JP3450456B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に電気的書換え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共用する形で直列接続して１単位とし
てビット線に接続するものである。メモリセルは通常、
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介して共通ソー
ス線に接続される。メモリセルの制御ゲートは、行方向
に連続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書き込みは、選択されたメモリ
セルの制御ゲートには高電圧Ｖｐｐ１（＝２０Ｖ程度）
を印加し、非選択メモリセルの制御ゲート及び選択ゲー
トには中間電圧Ｖｐｐｍ（＝１０Ｖ程度）を印加し、ビ
ット線にはデータに応じて０Ｖまたは中間電圧Ｖｍ（＝
８Ｖ程度）を与える。ビット線に０Ｖが与えられた時、
その電圧は選択メモリセルのドレインまで転送されて、
電荷畜積層に電子注入が生じる。これにより、選択され
たメモリセルのしきい値は正方向にシフトする。この状
態を例えば”０”とする。ビット線にＶｍが与えられた
時は電子注入が実効的に起こらず、従ってしきい値は変
化せず、負に止まる。この状態は消去状態で”１”とす
る。データ書き込みは制御ゲートを共有するメモリセル
に対して同時に行われる。

【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち全ての制御ゲー
トを０Ｖとし、ｐ型ウェルをＶｐｐ２（＝２０Ｖ程度）
とする。このとき選択ゲート、ビット線、ソース線も２
０Ｖにされる。これにより、全てのメモリセルで電荷蓄
積層の電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。

【０００５】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電圧Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。

【０００６】読出し動作の制約から、”０”書き込み後
のしきい値は０ＶからＶｃｃの間に制御しなければなら
ない。このため書き込みベリファイが行われ、”０”書
き込み不足のメモリセルのみを検出し、”０”書き込み
不足のメモリセルに対してのみ再書き込みが行われるよ
う再書き込みデータを設定する（ビットごとベリファ
イ）。”０”書き込み不足のメモリセルは、選択された
制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして
読み出すこと（ベリファイ読み出し）で検出される。つ
まり、メモリセルのしきい値が０Ｖに対してマージンを
持って、０．５Ｖ以上になっていないと、選択メモリセ
ルで電流が流れ、”０”書き込み不足と検出される。”
１”書き込み状態にするメモリセルでは当然電流が流れ
るため、このメモリセルが”０”書き込み不足と誤認さ
れないよう、メモリセルを流れる電流を補償するベリフ
ァイ回路と呼ばれる回路が設けられる。このベリファイ
回路によって高速に書き込みベリファイは実行される。

【０００７】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され”０”書き込み
後のしきい値は０ＶからＶｃｃの間に制御される。

【０００８】また、ＮＯＲ型ＥＥＰＲＯＭは、０Ｖから
Ｖｃｃの間にしきい値を制御する事により、”１”デー
タとし、Ｖｃｃ以上にしきい値を制御する事により、”
０”データとする。

【０００９】この様にＥＥＰＲＯＭは、データ書き込み
時において、”０”、”１”それぞれに対して、しきい
値を適切に設定する。しかし、メモリセルのしきい値
は、時間がたつにつれて変化する。例えば、データが書
込まれた後に放置される事によって、電荷蓄積層の電荷
は、電荷蓄積層の回りの絶縁膜の漏れ電流によって、減
少してしまうため、適切に設定してあったしきい値から
中性しきい値に変化してしまう。例えば、中性しきい値
を約０．５Ｖとすると、ＮＡＮＤ型ＥＥＰＲＯＭの場合
には、”１”データが”０”データになってしまい、Ｎ
ＯＲ型ＥＥＰＲＯＭの場合には、”０”データが”１”
データになってしまい、データが破壊されてしまう。ま
た、ＮＡＮＤ型ＥＥＰＲＯＭは読みだし時に、非選択セ
ルにＶｃｃ電圧が印加されるため、電荷蓄積層に電子が
注入され”１”データが”０”データになりデータが破
壊されるという問題がある。

【００１０】一方、上記のように、ビット毎ベリファイ
書き込みを行っても所定の範囲にしきい値を設定できな
いことがある。例えば、ＮＡＮＤ型ＥＥＰＲＯＭにおい
て、”０”データを選択セルに書き込み、その時、その
しきい値が、Ｖｃｃ以上（例えば、７Ｖ）になったとす
る。次に、前記選択セルを含む、ＮＡＮＤセルの別のセ
ルを選択してデータを読み出そうとしたとしても、非選
択セルの中にしきい値がＶｃｃ以上のセルが存在するの
で、セル電流が流れないため、選択セルのデータに関係
なく、常に”０”データと読み出してしまうため、不良
になってしまうという問題がある。

【００１１】この様に、不揮発性半導体記憶装置におい
て、書込んでおいたデータが放置されることによって、
データが破壊されてしまうといった問題と、所定の範囲
にしきい値が設定できないと誤読み出しをしてしまうと
いう問題があった。

【００１２】

【発明が解決しようとする課題】以上のように従来の不
揮発性半導体記憶装置において、書込んでおいたデータ
が放置されることによって、データが破壊されてしまう
といった問題と、所定の範囲にしきい値が設定できない
と誤読み出しをしてしまうという問題があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルのしきい値
の変動を検知して当データを読み出し、当データを同一
ブロックもしくは別ブロックに再書き込みを行うことに
よって、所定の範囲にしきい値を設定して、データの破
壊を回避することを可能とする動作と、所定の範囲内の
しきい値に設定できない時に、当データを読み出して、
当データを同一ブロックもしくは別ブロックに再書き込
みを行うことによって、所定の範囲にしきい値を設定し
て、誤読み出しを回避することを可能とする動作を具備
した半導体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体記憶装置は、半導体層上にメモリセ
ルがマトリクス状に配置されたメモリセルアレイと、前
記メモリセルアレイ中の任意の複数のメモリセル、もし
くは、前記メモリセルアレイ中の少なくとも同一ワード
線につながる複数個のメモリセルのしきい値を検知する
しきい値ベリファイ手段を備えた半導体記憶装置におい
て、前記複数のメモリセルの内少なくとも１個以上のセ
ルのしきい値が変動していることを前記しきい値ベリフ
ァイ手段で検知した場合、少なくともしきい値が変動し
ている前記セルに対して再書き込みを行う動作を具備す
る事を特徴としている。

【００１５】具体的には、メモリセルアレイ中の同一ワ
ード線に連なる複数のメモリセルのしきい値状態を第一
の電圧を選択ワード線に、印加することにより、”１”
データか”０”データかを検知する第一の動作と、前記
複数のメモリセルのしきい値の変動状態を第一の電圧よ
りも高い第二の電圧を選択ワード線に印加することによ
り検知する第二の動作と、第一の電圧よりも低い第三の
電圧を選択ワード線に印加することにより検知する第三
の動作と、前記ワード線に、第一の電圧を与えて読み出
したメモリセルの第一のデータと、前記ワード線に、第
一の電圧よりも高い第二の電圧を与えて読み出したメモ
リセルの第二のデータを比較する事により、メモリセル
のしきい値が小さい方向に変動した事を検知する第四の
動作と、検知した場合において、第二の電圧よりも高い
値に上記セルのしきい値を変動させる第五の動作と、前
記ワード線に、第一の電圧を与えて読み出したメモリセ
ルの第一のデータと、前記ワード線に、第一の電圧より
も低い第三の電圧を与えて読み出したメモリセルの第三
のデータを比較する事により、メモリセルのしきい値が
大きい方向に変動した事を検知する第六の動作と、検知
した場合において、第三の電圧よりも低い値に上記セル
のしきい値を変動させる第七の動作とを、具備している
事を特徴とする。

【００１６】また、誤読み出し防止として、所定の範囲
にしきい値が制御できていない時には、しきい値が所定
範囲を超えて大きく設定された場合は、所定の読み出し
電圧よりも大きい電圧をワード線に印加してデータを読
み出す動作と、またしきい値が所定範囲より小さく設定
された場合は、所定の読み出し電圧よりも小さい電圧を
ワード線に印加してデータを読み出す動作と、当データ
を別ブロックもしくは同一ブロックに再書き込みを行う
動作とを具備していることを特徴とする。

【００１７】

【作用】本発明においては、第一の電圧よりも高い第二
の電圧をワード線に印加し、セルデータを読みだし、第
一の電圧をワード線に印加して読み出したセルデータと
を比較することによって、もし、これらのデータが同一
の場合は、正常の範囲に設定されていると判断し、一
方、これらのデータが異なる場合は、データ破壊はして
いないが、十分しきい値変動していると検知できる。ま
た、第一の電圧よりも低い第三の電圧をワード線に印加
し、セルデータを読みだし、第一の電圧をワード線に印
加して読み出したセルデータとを比較することによっ
て、もし、これらのデータが同一の場合は、正常の範囲
に設定されていると判断し、一方、これらのデータが異
なる場合は、データ破壊はしていないが、十分しきい値
変動していると検知できる。もし、セルのしきい値が十
分変動していると検知されたときは、各セルの元のしき
い値に戻すように、データを再書き込みを行う。このよ
うにして、本発明によれば、しきい値変動によって、デ
ータが破壊する前に、そのしきい値変動を検知し、元の
制御されたしきい値に修正される。

【００１８】また、誤読み出し防止として、所定の範囲
にしきい値が制御できていない時には次の動作を行う。
すなわち、しきい値が所定範囲を超えて大きく設定され
た場合は、所定の読み出し電圧よりも大きい電圧をワー
ド線に印加してデータを読み出す動作を行う。またしき
い値が所定範囲より小さく設定された場合は、所定の読
み出し電圧よりも小さい電圧をワード線に印加してデー
タを読み出す動作を行う。この様にすることによって、
例えば、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、”０”デー
タを選択セルに書き込み、そのしきい値が、Ｖｃｃ以上
（例えば、７Ｖ）になっていたとしても、次に、前記選
択セルを含む、ＮＡＮＤセルの別のセルを選択してデー
タを読み出した時に、非選択セルの中にしきい値がＶｃ
ｃ以上のセルが存在しても、当非選択セルのワード線に
は十分大きな電圧が印加されるため、選択セルのデータ
を正確に読み出すことが可能となる。また、この読み出
したデータを別ブロックにもしくは同一ブロックに再書
き込みを行う動作を行うことによって、メモリセルのし
きい値を所定の範囲に設定することができる。

【００１９】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第一の実施例に係わるＮＡＮＤセ
ル型ＥＥＰＲＯＭのメモリセルアレイの平面的なレイア
ウトを示し、図２、図３（ａ）、（ｂ）は、それぞれ図
１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’線に沿った断面図を
示している。本実施例のメモリセルアレイは、図２に示
すようにｐ型半導体基板１上に形成されたｎ型ウェル２
ａに、さらに形成されたｐ型ウェル２ｂ上に形成されて
いる。メモリセルはｐ型半導体基板上に直接形成されて
もよい。

【００２０】図２において、ｐ型ウェル２ｂ上には第１
ゲート絶縁膜３を介して電荷蓄積層４が形成され、さら
に第２ゲート絶縁膜５を介して制御ゲート６が形成され
ている。これらの積層ゲート電極に挟まれた前記ｐ型ウ
ェル２ｂの表面にはｎ型拡散層７が形成され、隣接する
セルが共有するソース、ドレイン領域となり、直列に接
続されたメモリセルＭ１〜Ｍ４を形成している。これら
のメモリセルの左右にはｐ型ウェル上にゲート絶縁膜
３’を介して積層型の選択ゲート１１を有する選択トラ
ンジスタＳ１、Ｓ２が形成されている。制御ゲート６お
よび選択ゲート１１の上には層間絶縁膜９を介してビッ
ト線（ＢＬ）１０が形成され、ビットコンタクト１３を
通じてｎ+ 拡散層７’に接続されている。

【００２１】図１は上記のごときメモリセルアレイが２
列示された平面図であるが、並列するメモリセルの制御
ゲート６は横方向に連続的に接続されて制御ゲート線
（ワード線）ＣＧ１〜ＣＧ４となる。選択ゲート１１も
横方向に連続的に接続されて選択ゲート線ＳＧ１（ドレ
イン側）、ＳＧ２（ソース側）となる。ビット線ＢＬに
接続される選択トランジスタＳ１と共通ソース線Ｖｓに
接続される選択トランジスタＳ２の間に、４つのメモリ
セルＭ１〜Ｍ４が直列接続され１つのＮＡＮＤセルを構
成する。選択トランジスタＳ１、Ｓ２は選択ゲートＳＧ
を有する。各メモリセルは前述のごとく積層形成された
浮遊ゲート４と制御ゲート６を有し、浮遊ゲート４に蓄
えられる電荷の量で情報を記憶する。この蓄えられた電
荷の量は、メモリセルのしきい値として読み出すことが
できる。

【００２２】本発明では、このしきい値変動の検知を図
４（ａ）、（ｂ）、（ｃ）に示される電圧印加方法によ
って行う。ここでは制御ゲートＣＧ２を有するメモリセ
ルＭ２が選択されている。図４（ａ）に見られるように
選択ワード線ＣＧ２に読みだし電圧０．５Ｖを印加し、
非選択ワード線ＣＧ１、ＣＧ３、ＣＧ４及び、選択トラ
ンジスタＳ１、Ｓ２の選択ゲートＳＧ１，ＳＧ２にＶｃ
ｃ、例えば５Ｖを印加し、共通ソース線Ｖｓ及び、ｐ型
基板１およびｐ型ウェル２ｂは０Ｖに接地し、ビット線
ＢＬはＶｃｃにプリチャージしフローティングにする。

【００２３】この時、もし選択セルＭ２のしきい値が読
みだし電圧０．５Ｖ以上ならセル電流は流れず、ビット
線ＢＬの電圧は、維持され、一方、もし選択セルＭ２の
しきい値が読みだし電圧０．５Ｖ以下ならセル電流は流
れ、ビット線ＢＬの電圧はプリチャージレベルから０Ｖ
になり、このビット線の電圧差を持って、センスアンプ
で検知する。この時、ビット線電圧が０Ｖになる時を”
１”データとし、一方を”０”データとする。その後、
検知したセルの読み出しデータをセンスアンプからラッ
チ回路に転送し、センスアンプとラッチ回路を切り離
す。

【００２４】次に、ラッチしたデーターをＩ／Ｏに転送
する間に、次に示すしきい値変動レベルのチェックを行
う。図４（ｂ）に見られるように選択ワード線ＣＧ２に
第一の変動確認電圧０．０Ｖを印加し、非選択ワード線
ＣＧ１、ＣＧ３、ＣＧ４及び、選択ゲートＳＧ１、ＳＧ
２にＶｃｃ、例えば５Ｖを印加し、共通ソース線Ｖｓ及
び、ｐ型基板１およびｐ型ウェル２ｂは０Ｖに接地し、
ビット線ＢＬはＶｃｃにプリチャージしフローティング
にする。

【００２５】この時、もし選択セルＭ２のしきい値が第
一の変動確認電圧０．０Ｖ以上ならセル電流は流れず、
ビット線ＢＬの電圧は、維持され、一方、もし選択セル
Ｍ２のしきい値が第一の変動確認電圧０．０Ｖ以下なら
セル電流は流れ、ビット線ＢＬの電圧はプリチャージレ
ベルから０Ｖになる。このビット線の電圧差を持って、
センスアンプで第一の変動確認データを検知する。

【００２６】次に、図４（ｃ）に見られるように選択ワ
ード線ＣＧ２に第二の変動確認電圧１．０Ｖを印加し、
非選択ワード線ＣＧ１、ＣＧ３、ＣＧ４及び、選択ゲー
トＳＧ１、ＳＧ２にＶｃｃ、例えば５Ｖを印加し、共通
ソース線Ｖｓ及び、ｐ型基板１およびｐ型ウェル２ｂは
０Ｖに接地し、ビット線ＢＬはＶｃｃにプリチャージし
フローティングにする。

【００２７】この時、もし選択セルＭ２のしきい値が第
二の変動確認電圧１．０Ｖ以上ならセル電流は流れず、
ビット線ＢＬの電圧は維持され、一方、もし選択セルＭ
２のしきい値が第二の変動確認電圧１．０Ｖ以下ならセ
ル電流は流れ、ビット線ＢＬの電圧はプリチャージレベ
ルから０Ｖになる。このビット線の電圧差を持って、セ
ンスアンプで第二の変動確認データを検知する。この
時、表１に示す様に分類及び検知結果が判断できる。

【００２８】

【表１】 まず、セルのしきい値が１．０Ｖ以上の場合は、読み出
しデータは、”０”であり、かつ第一の変動確認データ
は、”０”であり、かつ第二の変動確認データは、”
０”となる。また、セルのしきい値が０．５Ｖ以上かつ
１．０Ｖ以下の場合は、読み出しデータは、”０”であ
り、かつ第一の変動確認データは、”０”であり、かつ
第二の変動確認データは、”１”となる。また、セルの
しきい値が０．０Ｖ以上かつ０．５Ｖ以上の場合は、読
み出しデータは、”１”であり、かつ第一の変動確認デ
ータは、”０”であり、かつ第二の変動確認データ
は、”１”となる。また、セルのしきい値が０．０Ｖ以
下の場合は、読み出しデータは、”１”であり、かつ第
一の変動確認データは、”１”であり、かつ第二の変動
確認データは、”１”となる。

【００２９】以下に、上記の各分類に対する修正動作法
を説明する。まず、読みだしデータ、第一及び第二の変
動確認データが”０”の場合は、本来”０”データが書
込まれたものであり、正常にデータ保持されていると判
断し、当セルに対するデータ修正は行わない。また、読
みだしデータ、第一及び第二の変動確認データが”１”
の場合は、本来”１”データが書込まれたものであり、
正常にデータ保持されていると判断し、当セルに対する
データ修正は行わない。

【００３０】これに対し、読みだしデータ及び、第一の
変動確認データが”０”であり、第二の変動確認データ
が”１”の場合は、本来”０”データが書込まれたもの
であるが、しきい値が正のしきい値から負のしきい値へ
変動してきており、十分その変動値は大きく、正常にデ
ータ保持されているとは判断されず、再びしきい値を正
の方向にシフトさせる様に、メモリセルに再書き込みを
行う。この時、前記第二の変動確認電圧以上のしきい値
にするのが好ましい。

【００３１】また、読みだしデータ及び、第二の変動確
認データが”１”であり、第一の変動確認データが”
０”の場合は、本来”１”データが書込まれたものであ
るが、しきい値が負のしきい値から正のしきい値へ変動
してきており、十分その変動値は大きく、正常にデータ
保持されているとは判断されず、再びしきい値を負の方
向にシフトさせる様に、メモリセルに再書き込みを行
う。この時、前記第一の変動確認電圧以下のしきい値に
するのが好ましい。以上に述べたシーケンスをまとめて
図５に示す。

【００３２】次に、上記の判断に従って行う再書き込み
動作を説明する。不良になったセルのみを再書き込みし
てもよいが、不良となったセルを含むセルブロック全体
を再書き込みしてもかまわない。セルブロック毎に再書
き込みする場合は、一度セルブロック内のデータを読み
出し、このデータに従って同一セルブロック内に再書き
込みしてもよく、別セルブロック内に再書き込みしても
よい。上記セルブロックは、同一ワード線につながる複
数のセルと定義してもよいし、同一ワード線につながる
複数のＮＡＮＤセルブロックと定義してもよい。また、
通常のデータ読み出し動作に引き続きデータ変動確認動
作によって、異常が検知されたときは、再書き込み動作
に入るため、通常の方法と同様に、チップ状態が救済動
作にあることを、フラグ等を立てることによって、チッ
プが待ち状態であることをチップ外に示すようにする。

【００３３】以上述べたデータ変動確認動作は、選択さ
れたセルデータの読み出し動作を行う毎にその選択セル
及びその選択セルを含むセルブロックに対して行っても
よいし、チップ内もしくはチップ外に設置されているタ
イマーに管理されて、所定の時間がきたら全セルに対し
て行うようにしてもよい。あるいはチップ内もしくはチ
ップ外に設置されているデータ読み出し回数をカウント
するカウンターによって管理されて、所定の回数だけ読
み出しを行ったら、そのセルもしくは、そのセルを含む
セルブロックに対して行うようにしてもよい。図６はＣ
ＰＵ２１、メモリチップ２２を含むカード２０のブロッ
ク図を示したものであるが、上記のタイマー２３もしく
はカウンター２４は、カードに外部電源２６が供給され
ているときは外部電源によって動作し、外部電源が供給
されていないときは、カード上に設置された電池２５に
よって動作するようにしてもよい。

【００３４】以上述べた第一の実施例に基づくカードシ
ステムを図７に示す。すなわち、外部装置はインターフ
ェイス３１を介して、カードシステム３０のコントロー
ラ（ＣＰＵ）３２に接続されている。このＣＰＵ３２
と、内部バッテリ３３と、タイマ３４に対して、メモリ
システム４０が接続されている。このメモリシステム４
０内での動作法を、メモリ構造としてＮＡＮＤ型ＥＥＰ
ＲＯＭセル構造を有する場合について、不良となったセ
ルのみでなく、不良となったセルを含む同一ワード線に
つながるセルブロック全体を、別のワード線につながる
別のブロックに再書き込みを行う場合を例にとって説明
する。なおここでいうメモリシステムは、単一のメモリ
チップで構成される場合もあるが、一部の機能がチップ
外に外付けとなる場合もある。

【００３５】図８はメモリシステム４０の内部構成を示
すブロック図である。まず、データ変動確認を行うセル
ブロックが選択され、内部アドレス発生回路５１によ
り、データを確認するべきメモリチップを選択し、さら
にその内部の制御ゲートとビット線を選択する。そし
て、読み出しタイミング制御回路５２によって、セルブ
ロックに接続されている全ビット線をＶｃｃ電圧までプ
リチャージした後に、選択ＮＡＮＤセル内の選択制御ゲ
ートに、読み出し電圧、例えば０．５Ｖを印加し、選択
ＮＡＮＤセル内の非選択制御ゲート及び選択ＮＡＮＤセ
ル内の選択ゲートに、Ｖｃｃ電圧、例えば３．３Ｖを印
加する。そして、各ビット線の電圧をセンスアンプ回路
４３によってデータを読み出し、その結果をＩ／Ｏバッ
ファ５４に入れ、データラッチ回路５５にデータを読み
出しデータとしてラッチする。

【００３６】次に、変動確認動作タイミング制御回路に
よって、セルブロックに接続されている全ビット線をＶ
ｃｃ電圧までプリチャージした後に、選択ＮＡＮＤセル
内の選択制御ゲートに、第一の変動確認電圧、例えば
０．０Ｖを印加し、選択ＮＡＮＤセル内の非選択制御ゲ
ート及び選択ＮＡＮＤセル内の選択ゲートに、Ｖｃｃ電
圧、例えば３．３Ｖを印加する。そして、各ビット線の
電圧をセンスアンプ回路４３によってデータを読み出
し、その結果をＩ／Ｏバッファ５４に入れ、データラッ
チ回路５５にデータを第一の変動確認データとしてラッ
チし、その後、セルブロックに接続されている全ビット
線をＶｃｃ電圧までプリチャージした後に、選択ＮＡＮ
Ｄセル内の選択制御ゲートに、第二の変動確認電圧、例
えば１．０Ｖを印加し、選択ＮＡＮＤセル内の非選択制
御ゲート及び選択ＮＡＮＤセル内の選択ゲートに、Ｖｃ
ｃ電圧、例えば３．３Ｖを印加する。そして、各ビット
線の電圧をセンスアンプ回路４３によってデータを読み
出し、その結果をＩ／Ｏバッファ５４に入れ、データラ
ッチ回路５５にデータを第二の変動確認データとしてラ
ッチする。

【００３７】次に、データ比較回路５６により、データ
ラッチ回路５５内にラッチしてある読み出しデータ、第
一の変動確認データ、第二の変動確認データの値を比較
する。その比較結果を変動確認動作判断回路５７によっ
て以下に示すように処理される。読みだしデータ、第一
及び第二の変動確認データの全てが”０”の場合は、本
来”０”データが書込まれたものであり、また、読みだ
しデータ、第一及び第二の変動確認データの全てが”
１”の場合は、本来”１”データが書込まれたものであ
り、共に、正常にデータ保持されていると判断し、変動
確認動作は終了する。また、読みだしデータ及び、第一
の変動確認データが”０”であり、第二の変動確認デー
タが”１”の場合は、本来”０”データが書込まれたも
のであるが、大きくしきい値が変動したものであると判
断する。また、読みだしデータ及び、第二の変動確認デ
ータが”１”であり、第一の変動確認データが”０”の
場合は、本来”１”データが書込まれたものであるが、
大きくしきい値が変動したものであると判断する。

【００３８】上記のように、変動確認動作判断回路５７
によって、しきい値が変動しているセルが検知された場
合は、チップ状態が救済状態にあることを示すフラグを
立て、次に示す手順でデータの再書き込みを行う。メモ
リセルアレイブロック管理回路によって、前記選択セル
ブロックを不良ブロックとしてプロテクトをかけ、次の
セルブロックを選択し、以前の選択セルブロック内のセ
ルアドレスを、今回選択したセルブロック内のセルに割
り付ける。そして、書き込み動作タイミング制御回路５
０によって、新しい選択セルブロック内の全制御ゲート
に０Ｖを印加し、非選択セルブロック内の全選択ゲー
ト、ｐ型ウエル、ｎ型半導体基板（ＳＵＢ）、及び、全
選択ゲートに、高電圧発生回路４５によって、消去用高
電圧、例えば２０Ｖ程度を印加し、選択セルブロック内
の全セルを消去する。

【００３９】次に、消去状態を確認するために消去ベリ
ファイ動作にはいる。選択セルブロック内の全制御ゲー
トに消去ベリファイ電圧を印加して、通常の読み出し手
順に従ってデータを読み出し、全データが”１”データ
になるまで、前記消去動作と、消去ベリファイ動作を繰
り返し行う。この時、消去ベリファイ電圧として、第一
の変動確認電圧以下の電圧を用い、特に、第一の変動確
認電圧を用いるのが最も望ましい。次に、書き込み動作
タイミング制御回路５０によって、新しい選択セルブロ
ック内の選択制御ゲートに、高電圧発生回路４５によっ
て、書き込み用高電圧、例えば２０Ｖ程度を印加し、新
しい選択セルブロック内の非選択制御ゲートに、中間電
圧発生回路４６によって、中間電圧、例えば１０Ｖ程度
を印加し、各ビット線には、前記データラッチ回路内に
ラッチしてあるデータ読み出しデータに従って、もし”
１”データなら前記中間電圧発生回路４６によって、中
間電圧、例えば７Ｖ程度を印加し、もし”０”データな
ら０Ｖを印加し、データを書き込む。

【００４０】次に、書き込み状態を確認するために書き
込みベリファイ動作にはいる。選択セルブロック内の選
択制御ゲートに書き込みベリファイ電圧を印加して、非
選択制御ゲートには、Ｖｃｃを印加し、通常の読み出し
手順に従ってデータを読み出し、全データが読み出しデ
ータと一致するまで、前記書き込み動作と、書き込みベ
リファイ動作を繰り返し行う。この時、書き込みベリフ
ァイ電圧として、第二の変動確認電圧以上の電圧を用
い、特に第二の変動確認電圧を用いるのが最も望まし
い。以上により、再書き込み動作は、終了し救済状態に
あることを示すフラグを立ち下げ、全ての変動確認動作
を終了する。

【００４１】以上の実施例は、第一及び第二の変動確認
電圧を用いて、読み出しデータとの３値比較することに
よって行っているが、セルのしきい値の変動方向が、決
まっているときは、第一の変動確認動作もしくは、第二
の変動確認動作いずれかのみを用いることによって、２
値比較することによって、行ってもよい。以下に、具体
的に述べる。

【００４２】次に本発明に関わる第二の実施例を説明す
る。本実施例は、セルのしきい値が小の方向に変動する
ことが明かな場合で、その検知は図９（ａ）、（ｂ）に
示される電圧印加法によって行う。ここでは制御ゲート
ＣＧ２を有するメモリセルＭ２が選択されている。図９
（ａ）に見られるように選択ワード線ＣＧ２に読みだし
電圧０．５Ｖを印加し、非選択ワード線ＣＧ１、ＣＧ
３、ＣＧ４及び、選択ゲートＳＧ１、ＳＧ２にＶｃｃ、
例えば５Ｖを印加し、共通ソース線Ｖｓ及びｐ型基板ま
たはｐ型ウェルは０Ｖに接地し、ビット線ＢＬはＶｃｃ
にプリチャージしフローティングにする。この時、選択
択セルＭ２のしきい値が読みだし電圧０．５Ｖ以上の場
合はセル電流は流れず、ビット線ＢＬの電圧は維持され
る。一方選択セルＭ２のしきい値が読みだし電圧０．５
Ｖ以下の場合はセル電流は流れ、ビット線ＢＬの電圧は
プリチャージレベルから０Ｖになり、このビット線の電
圧差をセンスアンプが検知する。この時、ビット線電圧
が０Ｖになる時を”１”データとし、他方を”０”デー
タとする。その後、検知したセルの読み出しデータをセ
ンスアンプからラッチ回路に転送し、センスアンプとラ
ッチ回路を切り離す。

【００４３】次に、ラッチしたデーターをＩ／Ｏに転送
する間に、次に示すしきい値変動レベルのチェックを行
う。図９（ｂ）に見られるように選択ワード線ＣＧ２に
第一の変動確認電圧０．０Ｖを印加し、非選択ワード線
ＣＧ１、ＣＧ３、ＣＧ４及び選択ゲートＳＧ１、ＳＧ２
にＶｃｃ、例えば５Ｖを印加し、共通ソース線Ｖｓ及び
ｐ型基板１およびｐ型ウェル２ｂは０Ｖに接地し、ビッ
ト線ＢＬはＶｃｃにプリチャージしフローティングにす
る。この時、もし選択セルＭ２のしきい値が第一の変動
確認電圧０．０Ｖ以上ならセル電流は流れず、ビット線
ＢＬの電圧は、維持され、一方、もし選択セルＭ２のし
きい値が第一の変動確認電圧０．０Ｖ以下ならセル電流
は流れ、ビット線ＢＬの電圧はプリチャージレベルから
０Ｖになる。このビット線の電圧差を持って、センスア
ンプで第一の変動確認データを検知する。この時、表２
に示す様な分類及び検知結果が判断できる。

【００４４】

【表２】 まず、セルのしきい値が０．５Ｖ以上の場合は、読み出
しデータは、”０”であり、かつ第一の変動確認データ
は、”０”である。また、セルのしきい値が０．０Ｖ以
上かつ０．５Ｖ以上の場合は、読み出しデータは、”
１”であり、かつ第一の変動確認データは、”０”であ
る。また、セルのしきい値が０．０Ｖ以下の場合は、読
み出しデータは、”１”であり、かつ第一の変動確認デ
ータは、”１”である。

【００４５】以下に、上記の分類に対する修正動作法を
説明する。まず、読みだしデータ、第一の変動確認デー
タが”０”の場合は、本来”０”データが書込まれたも
のであり、正常にデータ保持されていると判断し、当セ
ルに対するデータ修正は行わない。また、読みだしデー
タ、第一の変動確認データが”１”の場合は、本来”
１”データが書込まれたものであり、正常にデータ保持
されていると判断し、当セルに対するデータ修正は行わ
ない。

【００４６】また、読みだしデータが”１”であり、第
一の変動確認データが”０”であり、の場合は、本来”
１”データが書込まれたものであるが、しきい値が負の
しきい値から正のしきい値へ変動してきており、十分そ
の変動値は大きく、正常にデータ保持されているとは判
断されず、前実施例と同様にデータの再書き込みが行わ
れる。この時行われる前記消去ベリファイ動作時に用い
られる消去ベリファイ電圧は、第一の変動確認電圧以下
でもよいが、特に第一の変動確認電圧と同じ電圧を用い
るのが望ましい。また、前記書き込みベリファイ動作時
に用いられる書き込みベリファイ電圧は、読み出し電圧
と同じ電圧を用いるのが望ましい。以上に述べた動作の
シーケンスをまとめて図１０に示す。

【００４７】次に本発明に関わる第三の実施例を説明す
る。本実施例は、セルのしきい値が大の方向に変動する
ことが明かな場合で、その検知は図９（ｃ）、（ｄ）に
示される電圧印加法によって行う。ここでは制御ゲート
ＣＧ２を有するメモリセルＭ２が選択されている。図９
（ｃ）に見られるように選択ワード線ＣＧ２に読みだし
電圧０．５Ｖを印加し、非選択ワード線ＣＧ１、ＣＧ
３、ＣＧ４及び選択ゲートＳＧ１、ＳＧ２にＶｃｃ、例
えば５Ｖを印加し、共通ソース線Ｖｓ及び、ｐ型基板１
およびｐ型ウェル２ｂは０Ｖに接地し、ビット線ＢＬは
Ｖｃｃにプリチャージしフローティングにする。この
時、選択セルＭ２のしきい値が読みだし電圧０．５Ｖ以
上の場合はセル電流は流れず、ビット線ＢＬの電圧は維
持される。一方、選択セルＭ２のしきい値が読みだし電
圧０．５Ｖ以下の場合はセル電流は流れ、ビット線ＢＬ
の電圧はプリチャージレベルから０Ｖになり、このビッ
ト線の電圧差をセンスアンプが検知する。この時、ビッ
ト線電圧が０Ｖになる時を”１”データとし、一方を”
０”データとする。その後、検知したセルの読み出しデ
ータをセンスアンプから、ラッチ回路に転送し、センス
アンプとラッチ回路を切り離す。

【００４８】次に、図９（ｄ）に見られるように選択ワ
ード線ＣＧ２に第二の変動確認電圧１．０Ｖを印加し、
非選択ワード線ＣＧ１、ＣＧ３、ＣＧ４及び選択ゲート
ＳＧ１、ＳＧ２にＶｃｃ、例えば５Ｖを印加し、共通ソ
ース線Ｖｓ及び、ｐ型基板またはｐ型ウェルは０Ｖに接
地し、ビット線ＢＬはＶｃｃにプリチャージしフローテ
ィングにする。この時、選択セルＭ２のしきい値が第二
の変動確認電圧１．０Ｖ以上の場合はセル電流は流れ
ず、ビット線ＢＬの電圧は維持される。一方、選択セル
Ｍ２のしきい値が第二の変動確認電圧１．０Ｖ以下の場
合はセル電流は流れ、ビット線ＢＬの電圧はプリチャー
ジレベルから０Ｖになる。このビット線の電圧差を持っ
て、センスアンプが第二の変動確認データを検知する。
この時、表３に示す様な分類及び検知結果が判断でき
る。

【００４９】

【表３】 まず、セルのしきい値が１．０Ｖ以上の場合は、読み出
しデータは、”０”であり、かつ第二の変動確認データ
は、”０”となる。また、セルのしきい値が０．５Ｖ以
上かつ１．０Ｖ以下の場合は、読み出しデータは、”
０”であり、かつ第二の変動確認データは、”１”とな
る。また、セルのしきい値が０．５Ｖ以下の場合は、読
み出しデータは、”１”であり、かつ第二の変動確認デ
ータは、”１”となる。

【００５０】以下に、上記の分類に対する修正動作法に
ついて示す。まず、読みだしデータ、第二の変動確認デ
ータが”０”の場合は、本来”０”データが書込まれた
ものであり、正常にデータ保持されていると判断し、当
セルに対するデータ修正は行わない。また、読みだしデ
ータ、第二の変動確認データが”１”の場合は、本来”
１”データが書込まれたものであり、正常にデータ保持
されていると判断し、当セルに対するデータ修正は行わ
ない。

【００５１】これに対し、読みだしデータが”０”であ
り、第二の変動確認データが”１”であり、の場合は、
本来”０”データが書込まれたものであるが、しきい値
が正のしきい値から負のしきい値へ変動してきており、
十分その変動値は大きく、正常にデータ保持されている
とは判断されず、前実施例と同様にデータの再書き込み
が行われる。この時行われる前記消去ベリファイ動作時
に用いられる消去ベリファイ電圧は、読み出し電圧と同
じ電圧を用いるのが望ましい。また、前記書き込みベリ
ファイ動作時に用いられる書き込みベリファイ電圧は、
第二の変動確認電圧以上でもよいが、特に第二の変動確
認電圧と同じ電圧を用いるのが望ましい。以上に述べた
動作のシーケンスをまとめて図１１に示す。

【００５２】以上述べた読み出し電圧、第一の変動検知
電圧、第二の変動検知電圧は、その大小関係だけが重要
であり、いずれの電圧を０ＶやＶｃｃ等の基準電圧にし
てもよいし、ＮＯＲ型ＥＥＰＲＯＭやメモリセルを並列
に接続したＡＮＤ型ＥＥＰＲＯＭに適用してもよい。

【００５３】次に本発明を具体的に実現するための回路
を説明する。図１２は、プリチャージ回路、書き込み変
動確認回路、消去変動確認回路、ビット毎ベリファイ回
路、センスアンプ兼データラッチ回路、一括検知回路を
含めた回路例である。ｐチャネルＭＯＳトランジスタＴ
ｒ２，Ｔｒ３で書き込み変動確認回路が構成され、ｎチ
ャネルＭＯＳトランジスタＴｒ４，Ｔｒ５で消去変動確
認回路が構成されている。

【００５４】図１３は、図４、表１で説明した異常デー
タの検知を説明するための回路図で、図においてｎ＝
ｉ，ｊ，ｋ，ｌとする。ｉはメモリセルＭ２ｉの読出し
データ、第一および第二の変動確認データが”０”の場
合、すなわち本来”０”データが書き込まれ、それが正
常にデータ保持されている場合で、Ｍ２ｉに対するデー
タ修正を行わない場合に対応する。

【００５５】ｊはメモリセルＭ２ｊの読出しデータおよ
び第一の変動確認データが”０”であり、第二の変動確
認データが”１”の場合、すなわち本来”０”のデータ
が書き込まれたものであるが、しきい値が正のしきい値
から負のしきい値へ変動している場合で、再びしきい値
を正の方向へシフトさせるように、メモリセルＭ２ｊに
再書き込みを行う場合に対応する。

【００５６】ｋはメモリセルＭ２ｋの読出しデータ、お
よび第二の変動確認データが”１”であり、第一の変動
確認データが”０”の場合、すなわち本来”１”のデー
タが書き込まれたものであるが、しきい値が負のしきい
値から正のしきい値へ変動している場合で、再びしきい
値を負の方向へシフトさせるように、メモリセルＭ２ｋ
に再書き込みを行う場合に対応する。

【００５７】ｌはメモリセルＭ２ｌの読出しデータ、第
一および第二の変動確認データが”１”の場合、すなわ
ち本来”１”のデータが書き込まれ、それが正常にデー
タ保持されている場合で、Ｍ２ｌに対するデータ修正は
行わない場合に対応する。

【００５８】図１４、１５はメモリセルＭ２ｋに本来”
１”のデータが書き込まれたものであるが、しきい値が
負のしきい値から正のしきい値へ変動している場合を検
知すり動作タイミング図を２分割して示したものであ
る。最初ビット線リセット用の信号ＰＲＳＴＤがＶｃｃ
からＶｓｓに変化し、ビット線プリチャージ信号ＰＲＥ
ＢがＶｃｃからＶｓｓに変化すると、ビット線ＢＬｉ、
ＢＬｊ，ＢＬｋ，ＢＬｌがビット線プリチャージレベル
ＶＲまで充電される。このときビット線トランスファゲ
ート信号ＢＬＣＤもＶｓｓからＶｃｃへと変化し、ベリ
ファイノードＶＲＹｉ，ＶＲＹｊ，ＶＲＹｋ，ＶＲＹｌ
もＶＲまで充電される。次に制御ゲート信号ＣＧ２が読
出し電圧ＶＲＥＡＤ（例えば０．５Ｖ）に、その他の制
御ゲート信号ＣＧ１，ＣＧ３，ＣＧ４、選択ゲート信号
ＳＧ１，ＳＧ２がＶｃｃになると、メモリセルＭ２ｉ，
Ｍ２ｊ，Ｍ２ｋ，Ｍ２ｌが読み出される。

【００５９】メモリセルＭ２ｉ，Ｍ２ｊは本来”０”が
書かれており、Ｍ２ｋ、Ｍ２ｌは本来”１”が書かれて
いるため、ビット線ＢＬｋ，ＢＬｌのみが放電されてＶ
ＲからＶｓｓに変化する。その後センスアンプの制御信
号ＳＥＮ、ＲＬＣＨがＶｓｓからＶｃｃになり、ＳＥＮ
Ｂ、ＲＬＣＨＢがＶｃｃからＶｓｓになると、ベリファ
イノードＶＲＹｉ，ＶＲＹｊにはＶｃｃが、ＶＲＹｋ，
ＶＲＹｌにはＶｓｓがラッチ（記憶）される。

【００６０】その後再び第一の確認電圧ＶＲＥＦ１で読
み出すために、ビット線はビット線トランスファゲート
信号ＢＬＣＤがＶｃｃからＶｓｓになり、ベリファイノ
ードから切り離され、ビット線リセットの後、ＶＲまで
充電される。

【００６１】次に制御ゲート信号ＣＧ２に第一の確認電
圧ＶＲＥＦ１（例えば０Ｖ）、その他の制御ゲート信号
ＣＧ１，ＣＧ３，ＣＧ４、選択ゲート信号ＳＧ１，ＳＧ
２がＶｃｃになると、メモリセルＭ２ｉ，Ｍ２ｊ，Ｍ２
ｋ，Ｍ２ｌが読み出される。このときメモリセルＭ２ｋ
はしきい値が負のしきい値から正のしきい値へ変動して
いるため、ビット線ＢＬｋは放電されない。その他のビ
ット線は、その前回の制御ゲート信号ＣＧ２に読出し電
圧ＶＲＥＡＤが印加されて読み出された場合と同じであ
る。

【００６２】次に前回の読出しデータとの比較が始ま
る。前回の読出しデータは、ベリファイノードＶＲＹ
ｉ，ＶＲＹｊ，ＶＲＹｋ，ＶＲＹｌにラッチされてい
る。消去確認回路の消去確認信号ＲＥＦＥがＶｓｓから
Ｖｃｃになると、ビット線ＢＬｉ，ＢＬｊはＶＲからＶ
ｓｓになり、ビット線ＢＬｌはＶｓｓであるから、ビッ
ト線ＢＬｋのみプリチャージレベルＶＲを保つ。その後
ビット線トランスファゲートＢＬＣＤがＶｓｓからＶｃ
ｃになり、ビット線とベリファイノードが短絡すると、
ビット線ＢＬｉ，ＢＬｊはＶｓｓ＋β、ＢＬｋはＶＲ−
α、ＢＬｌはＶｓｓになる。ここでα、βはビット線、
ベリファイノードの容量をそれぞれＣＢ、ＣＶＲＹとす
ると、 ＶＲ−α＝−ＶＲ×ＣＢ／（ＣＢ＋ＣＶＲＹ） Ｖｓｓ＋β＝（Ｖｃｃ×ＣＶＲＹ）／（ＣＢ＋ＣＶＲ
Ｙ） であり、ＣＢはＣＶＲＹに比較して遥かに大きいので、
ＶＲ−αはほぼＶＲに等しくなり、Ｖｓｓ＋βはほぼ０
Ｖになる。

【００６３】次にセンスアンプ制御信号ＳＥＮ、ＲＬＣ
ＨがＶｓｓからＶｃｃになり、ＳＥＮＢ、ＲＬＣＨＢが
ＶｃｃからＶｓｓになると、ベリファイノードＶＲＹｋ
のみＶｃｃになり、その他のＶＲＹｉ，ＶＲＹｊ，ＶＲ
ＹｌはＶｓｓになる。その後一括検知リセット信号ＶＳ
ＴＩＮがＶｃｃからＶｓｓになり、消去検知信号ＡＥＣ
ＯＮがＶｓｓからＶｃｃになると、ＳＥＮＳＥがＶｃｃ
からＶｓｓになり、読出し異常を知らせる。読み出し異
常が知らされると、メモリセルの再書き込みが始まる。

【００６４】図１６、１７はメモリセルＭ２ｊに本来”
０”のデータが書き込まれたものであるが、しきい値が
正のしきい値から負のしきい値へ変動している場合を検
知すり動作タイミング図を２分割して示したものであ
る。最初ビット線リセット用の信号ＰＲＳＴＤがＶｃｃ
からＶｓｓに変化し、ビット線プリチャージ信号ＰＲＥ
ＢがＶｃｃからＶｓｓに変化すると、ビット線ＢＬｉ、
ＢＬｊ，ＢＬｋ，ＢＬｌがビット線プリチャージレベル
ＶＲまで充電される。このときビット線トランスファゲ
ート信号ＢＬＣＤもＶｓｓからＶｃｃへと変化し、ベリ
ファイノードＶＲＹｉ，ＶＲＹｊ，ＶＲＹｋ，ＶＲＹｌ
もＶＲまで充電される。次に制御ゲート信号ＣＧ２が読
出し電圧ＶＲＥＡＤ（例えば０．５Ｖ）に、その他の制
御ゲート信号ＣＧ１，ＣＧ３，ＣＧ４、選択ゲート信号
ＳＧ１，ＳＧ２がＶｃｃになると、メモリセルＭ２ｉ，
Ｍ２ｊ，Ｍ２ｋ，Ｍ２ｌが読み出される。

【００６５】メモリセルＭ２ｉ，Ｍ２ｊは本来”０”が
書かれており、Ｍ２ｋ、Ｍ２ｌは本来”１”が書かれて
いるため、ビット線ＢＬｋ，ＢＬｌのみが放電されてＶ
ＲからＶｓｓに変化する。その後センスアンプの制御信
号ＳＥＮ、ＲＬＣＨがＶｓｓからＶｃｃになり、ＳＥＮ
Ｂ、ＲＬＣＨＢがＶｃｃからＶｓｓになると、ベリファ
イノードＶＲＹｉ，ＶＲＹｊにはＶｃｃが、ＶＲＹｋ，
ＶＲＹｌにはＶｓｓがラッチ（記憶）される。

【００６６】その後再び第二の確認電圧ＶＲＥＦ２で読
み出すために、ビット線はビット線トランスファゲート
信号ＢＬＣＤがＶｃｃからＶｓｓになり、ベリファイノ
ードから切り離され、ビット線リセットの後、ＶＲまで
充電される。

【００６７】次に制御ゲート信号ＣＧ２に第二の確認電
圧ＶＲＥＦ２（例えば１Ｖ）、その他の制御ゲート信号
ＣＧ１，ＣＧ３，ＣＧ４、選択ゲート信号ＳＧ１，ＳＧ
２がＶｃｃになると、メモリセルＭ２ｉ，Ｍ２ｊ，Ｍ２
ｋ，Ｍ２ｌが読み出される。このときメモリセルＭ２ｊ
はしきい値が正のしきい値から負のしきい値へ変動して
いるため、ビット線ＢＬｊは放電される。その他のビッ
ト線は、その前回の制御ゲート信号ＣＧ２に読出し電圧
ＶＲＥＡＤが印加されて読み出された場合と同じであ
る。

【００６８】次に前回の読出しデータとの比較が始ま
る。前回の読出しデータは、ベリファイノードＶＲＹ
ｉ，ＶＲＹｊ，ＶＲＹｋ，ＶＲＹｌにラッチされてい
る。書込み確認回路の書込み確認信号ＲＥＦＰがＶｃｃ
からＶｓｓになると、ビット線ＢＬｋ，ＢＬｌはＶｓｓ
からＶｓｓになり、ビット線ＢＬｊはＶｓｓであるか
ら、ビット線ＢＬｉのみプリチャージレベルＶＲを保
つ。その後ビット線トランスファゲートＢＬＣＤがＶｓ
ｓからＶｃｃになり、ビット線とベリファイノードが短
絡すると、ビット線ＢＬｋ，ＢＬｌはＶｃｃ−α、ＢＬ
ｊはＶｓｓ＋β、ＢＬｉはＶｓｓになる。ここでα、β
はビット線、ベリファイノードの容量をそれぞれＣＢ、
ＣＶＲＹとすると、 Ｖｃｃ−α＝−（Ｖｃｃ×ＣＢ）／（ＣＢ＋ＣＶＲＹ） Ｖｓｓ＋β＝（Ｖｃｃ×ＣＶＲＹ）／（ＣＢ＋ＣＶＲ
Ｙ） であり、ＣＢはＣＶＲＹに比較して遥かに大きいので、
Ｖｃｃ−αはほぼＶｃｃに等しくなり、Ｖｓｓ＋βはほ
ぼ０Ｖになる。

【００６９】次にセンスアンプ制御信号ＳＥＮ、ＲＬＣ
ＨがＶｓｓからＶｃｃになり、ＳＥＮＢ、ＲＬＣＨＢが
ＶｃｃからＶｓｓになると、ベリファイノードＶＲＹｊ
のみＶｓｓになり、その他のＶＲＹｉ，ＶＲＹｋ，ＶＲ
ＹｌはＶｃｃになる。その後一括検知リセット信号ＶＳ
ＴＩＮがＶｃｃからＶｓｓになり、書込み検知信号ＡＰ
ＣＯＮがＶｓｓからＶｃｃになると、ＳＥＮＳＥがＶｃ
ｃからＶｓｓになり、読出し異常を知らせる。読み出し
異常が知らされると、メモリセルの再書き込みが始ま
る。

【００７０】図１８、１９はコア部の回路ブロックを２
分割して示したものであり、ブロックｈ，ｉは再書込み
用のスペアのブロックであり、その他のブロックｄ，
ｅ，ｆ，ｇは通常ブロックである。今、例えばブロック
ｄで読み出し異常が発生した場合を考える。この場合、
ブロックｄの記憶データを再書き込み用のスペアーブロ
ックｈにコピーをして、ブロックｄをブロック消去後、
ブロックｈの内容をブロックｄに再書込みする。すなわ
ち、まずスペアブロックｈをブロック消去した後、ブロ
ックｄの制御ゲート線ＣＧｄ４から読み出し電圧ＶＲＥ
ＡＤで読み出す。この時読み出しデータには異常がな
く、しきい値の変動があっても正確に読み出されてい
る。この内容は、センスアップ兼データラッチ回路ＤＬ
ｊ，ＤＬｋ，ＤＬｌにラッチされる。このセンスアップ
兼データラッチ回路ＤＬｊ，ＤＬｋ，ＤＬｌにラッチさ
れたデータを制御ゲート線ＣＧｈ４を選択して書き込
む。順次これをくり返し制御ゲート線ＣＧｄ４，ＣＧｄ
３，ＣＧｄ２，ＣＧｄ１に関する記憶データを制御ゲー
ト線ＣＧｈ４，ＣＧｈ３，ＣＧｈ２，ＣＧｈ１に書き込
む。続いて、ブロックｄをブロック消去後、逆にスペア
ーブロックｈの記憶データの内容をブロックｄに再書き
込みする。

【００７１】また、ブロック消去でなく各ページ単位の
消去が行える場合には、スペアーブロックｈ，ｉを使用
しなくても、ブロックｄの各制御ゲート線に関する内容
をセンスアンプ兼データラッチ回路ＤＬｊ，ＤＬｋ，Ｄ
Ｌｌに１本ずつ読み出し、その都度センスアンプ兼デー
タラッチ回路ＤＬｊ，ＤＬｋ，ＤＬｌに読み出されたデ
ータを各制御ゲート線ごとの消去後に再書き込みを行え
ばよい。また、ＤＲＶｄ〜ＤＲＶｉは制御ゲート線・選
択ゲート線ドライバ回路、ＢＡＬｄ〜ＢＡＬｉはブロッ
クアドレスラッチ回路である。

【００７２】また、図２０は他の回路例であるが、この
ように書き込み変動確認回路とビット毎ベリファイ回路
とを共用し、コア部のトランジスタ数を削減し、チップ
面積の減少を計った場合でも本発明は有効である。

【００７３】図２１はさらに他の回路例であるが、この
ように消去変動確認回路と書き込み変動確認回路とビッ
ト毎ベリファイ回路を共用してもよい。この場合トラン
ジスタＴｒ１の電源電圧Ｖｃｃ、Ｖｓｓは、書込み変動
確認時およびビット毎ベリファイ時にはＶｃｃになり、
消去変動確認時にはＶｓｓになる。図２１の消去変動確
認回路兼書き込み変動確認回路兼ビット毎ベリファイ回
路はｎチャネルＭＯＳトランジスタで構成されている。

【００７４】次に本発明の第四の実施例を述べる。図２
２のしきい値分布に示すように、前述のようなビット毎
ベリファイ書き込みを行っても、所定の範囲にしきい値
を設定できないことがある。例えば、ＮＡＮＤ型ＥＥＰ
ＲＯＭにおいて、”０”データを選択セルに書き込み、
その時、そのしきい値がＶｃｃ以上、例えば７Ｖになっ
たとする。次に、前記選択セルを含むＮＡＮＤセルの別
のセルを選択して、データを読み出そうとしたとして
も、非選択セルの中にしきい値がＶｃｃ以上のセルが存
在するので、セル電流が流れない。このため、選択セル
のデータに関係なく、常に”１”データと読み出してし
い、不良と判定されてしまう。つまり、ＮＡＮＤ型セル
の全ワード線にＶｃｃを印加してもしセル電流が流れな
いときは、選択ＮＡＮＤ型セル内のいづれかのセルにお
いて、そのしきい値が所定の範囲を超えて、Ｖｃｃ以上
になっていることになる。この時、図２３の電圧印加図
に示すように、Ｖｃｃよりは大きい電圧の強制読み出し
電圧Ｖｍ０を非選択ワード線もしくは、選択ゲートに印
加し、選択ワード線に読み出し電圧、例えば０．５Ｖ程
度を印加しセルデータを読み出す。このデータに従っ
て、別ブロックに同一データを再書き込みを行うことに
よって、不良セルを救済する。この時、前記強制読み出
し電圧Ｖｍ０は、Ｖｃｃ以上の電圧であり、特にデータ
書き込み時に選択ブロック内の非選択制御ゲートに印加
する中間電圧と同じであることが望ましい。以上に述べ
た動作のシーケンスをまとめて図２４に示す。

【００７５】以上述べた第四の実施例の具体的動作をカ
ードシステムを例にとって説明する。本実施例のカード
システムの基本構成は図７に示したシステムと同じであ
る。すなわち、外部装置はインターフェイス３１を介し
て、カードシステム３０のコントローラ（ＣＰＵ）３２
に接続されている。このＣＰＵ３２と、内部バッテリ３
３と、タイマ３４に対して、メモリシステム（この場合
は４０’）が接続されている。このメモリシステム内で
の動作法を、メモリ構造としてＮＡＮＤ型ＥＥＰＲＯＭ
セル構造を有するシステムについて、不良となったセル
のみでなく、不良となったセルを含む同一ワード線につ
ながるセルブロック全体を、別のワード線につながる別
のブロックに再書き込みを行う場合を例にとって説明す
る。なおここでいうメモリシステムは、単一のメモリチ
ップで構成される場合もあるが、一部の機能がチップ外
に外付けとなる場合もある。

【００７６】図２５は本実施例のメモリシステム４０’
の構成を示すブロック図である。図８と同一ブロックに
は同一番号を付している。まず、データを書き込みを行
うセルブロックが選択され、内部アドレス発生回路によ
り、データを書き込むべきメモリチップを選択しさらに
その内部の制御ゲートとビット線を選択し、さらに、書
き込むべきデータがデータ入力バッファによってラッチ
される。そして、書き込み動作タイミング制御回路５０
によって、選択セルブロック内の全制御ゲートに０Ｖを
印加し、非選択セルブロック内の全選択ゲート、ｐ型ウ
エル、ｎ型半導体基板、及び、全選択ゲートに、高電圧
発生回路４５によって、消去用高電圧、例えば２０Ｖ程
度を印加し、選択セルブロック内の全セルを消去する。

【００７７】次に、消去状態を確認するために消去ベリ
ファイ動作にはいる。選択セルブロック内の全制御ゲー
トに消去ベリファイ電圧を印加して、通常の読み出し手
順に従ってデータを読み出し、全データが”１”データ
になるまで、前記消去動作と、消去ベリファイ動作を繰
り返し行う。次に、書き込み動作タイミング制御回路５
０によって、選択セルブロック内の選択制御ゲートに、
高電圧発生回路４５によって、書き込み用高電圧、例え
ば２０Ｖ程度を印加し、選択セルブロック内の非選択制
御ゲートに、中間電圧発生回路４６によって、中間電
圧、例えば１０Ｖ程度を印加し、各ビット線には前記デ
ータ入力バッファ回路５３内にラッチしてあるデータに
従って、もし”１”データなら前記中間電圧発生回路４
６によって、中間電圧、例えば７Ｖ程度を印加し、も
し”０”データなら０Ｖを印加し、データを書き込む。

【００７８】次に、書き込み状態を確認するために書き
込みベリファイ動作にはいる。選択セルブロック内の選
択制御ゲートにしきい値の下限を判定する第一の書き込
みベリファイ電圧を印加して、非選択制御ゲートには、
Ｖｃｃを印加し、通常の読み出し手順に従ってデータを
読み出し、全データが読み出しデータと一致するまで、
前記書き込み動作と、書き込みベリファイ動作を繰り返
し行う。次に、選択セルブロック内の全ての制御ゲート
に、しきい値の上限を判定するＶｃｃ以下の第二の書き
込みベリファイ電圧を印加し、選択ゲートには、Ｖｃｃ
を印加して、各ビット線の電圧をセンスアンプ回路によ
ってデータを読み出し、その結果をＩ／Ｏバッファに入
れ、データラッチ回路にデータにラッチする。次に、デ
ータ比較回路により、データラッチ回路内にラッチして
あるデータの値を比較する。その比較結果をしきい値範
囲確認判断回路５７によって以下に示すように処理され
る。この時、もし、全データが、”１”データならば、
正常のしきい値の範囲にデータが書き込めたので正常に
終了する。一方、もし、全データが、”１”データにな
らなければ、選択ブロック内の少なくとも一つのセルの
しきい値が、所定の範囲を超えて書き込まれたことが判
断され、次にチップ状態が救済状態にあることを示すフ
ラグを立て、次に示す手順でデータの再書き込みを行
う。

【００７９】メモリセルアレイブロック管理回路５８に
よって、前記選択セルブロックを不良ブロックとしてプ
ロテクトをかけ、次のセルブロックを選択し、以前の選
択セルブロック内のセルアドレスを、今回選択したセル
ブロック内のセルに割り付ける。そして、書き込み動作
タイミング制御回路５０によって、新しい選択セルブロ
ック内の全制御ゲートに０Ｖを印加し、非選択セルブロ
ック内の全選択ゲート、ｐ型ウエル、ｎ型半導体基板、
及び、全選択ゲートに、高電圧発生回路４５によって、
消去用高電圧、例えば２０Ｖ程度を印加し、選択セルブ
ロック内の全セルを消去する。

【００８０】次に、消去状態を確認するために消去ベリ
ファイ動作にはいる。選択セルブロック内の全制御ゲー
トに消去ベリファイ電圧を印加して、通常の読み出し手
順に従ってデータを読み出し、全データが”１”データ
になるまで、前記消去動作と、消去ベリファイ動作を繰
り返し行う。次に読み出しタイミング制御回路５２によ
って、前選択セルブロックに接続されている全ビット線
をＶｃｃ電圧までプリチャージした後に、前選択ＮＡＮ
Ｄセル内の選択制御ゲートに、読み出し電圧、例えば
０．５Ｖを印加し、選択ＮＡＮＤセル内の非選択制御ゲ
ート及び選択ＮＡＮＤセル内の選択ゲートに、中間電圧
発生回路４６によって強制読み出し電圧Ｖｍ０、例えば
１０Ｖを印加する。そして、各ビット線の電圧をセンス
アンプ回路４３によってデータを読み出し、その結果を
Ｉ／Ｏバッファに入れ、データラッチ回路５５にデータ
を強制読み出しデータとしてラッチする。

【００８１】次に書き込み動作タイミング制御回路５０
によって、新しい選択セルブロック内の選択制御ゲート
に、高電圧発生回路４５によって、書き込み用高電圧、
例えば２０Ｖ程度を印加し、新しい選択セルブロック内
の非選択制御ゲートに、中間電圧発生回路４６によっ
て、中間電圧、例えば１０Ｖ程度を印加し、各ビット線
には、前記データラッチ回路内にラッチしてある強制読
み出しデータに従って、もし”１”データなら前記中間
電圧発生回路４６によって、中間電圧、例えば７Ｖ程度
を印加し、もし”０”データなら０Ｖを印加し、データ
を書き込む。

【００８２】次に、書き込み状態を確認するために書き
込みベリファイ動作にはいる。選択セルブロック内の選
択制御ゲートに書き込みベリファイ電圧を印加して、非
選択制御ゲートにはＶｃｃを印加し、通常の読み出し手
順に従ってデータを読み出し、全データが読み出しデー
タと一致するまで、前記書き込み動作と書き込みベリフ
ァイ動作を繰り返し行う。次に選択セルブロック内の全
ての制御ゲートに、しきい値の上限を判定するＶｃｃ以
下の第二の書き込みベリファイ電圧を印加し、選択ゲー
トには、Ｖｃｃを印加して、各ビット線の電圧をセンス
アンプ回路４３によってデータを読み出し、その結果を
Ｉ／Ｏバッファに入れ、データラッチ回路５５にデータ
にラッチする。次に、データ比較回路５６により、デー
タラッチ回路内にラッチしてあるデータの値を比較しす
る。その比較結果をしきい値範囲確認判断回路５７によ
って以下に示すように処理される。この時、もし、全デ
ータが、”１”データならば、正常のしきい値の範囲に
データが書き込めたので、再書き込み動作は終了し、救
済状態にあることを示すフラグを立ち下げ、全てのしき
い値範囲確認動作を終了する。もし、全データが、”
１”データにならなければ、正常終了するまでしきい値
範囲確認動作を行う。

【００８３】なお、本発明は、上述の実施例に限定され
るものではない。前記、実施例では、ＥＥＰＲＯＭ等の
不揮発性半導体記憶装置に関して述べたが、電荷蓄積層
に電荷を蓄積して”１”、”０”のデータを書き込む半
導体記憶装置、例えば、ダイナミックＲＡＭ等に適用し
てもよい。また、前記実施例では、データは”１”、”
０”とした、２値の場合について説明したが、３値以上
の多値の場合に適用してもよい。つまり、図２６に示す
ように、各データに対応する読み出し電圧（Ｖｒ−Ｎ）
に対して、その前後に、各データに対して、第一のしき
い値確認電圧（Ｖｖ１−Ｎ）と、第二のしきい値確認電
圧（Ｖｖ２−Ｎ）を設定して、前記実施例と同様に、各
データに対応する読み出し電圧（Ｖｒ−Ｎ）での読み出
しデータ（Ｄａｔａ−Ｎ）と、第一のしきい値確認電圧
（Ｖｖ１−Ｎ）による第一の確認データ（Ｄａｔａ−ｖ
１−Ｎ）と、第二のしきい値確認電圧（Ｖｖ２−Ｎ）に
よる第二の確認データ（Ｄａｔａ−ｖ２−Ｎ）を比較し
てしきい値の変動を検知する。そして、再書き込み時に
行うしきい値ベリファイ動作時に制御ゲート時に印加す
る電圧は、Ｎ番目のデータを書き込むときは、第一のし
きい値確認電圧（Ｖｖ１−Ｎ）と、第二のしきい値確認
電圧（Ｖｖ２−Ｎ）を用いてもよい。この時、表４に示
す様な分類及び検知結果が判断できる。

【００８４】

【表４】

【００８５】

【発明の効果】本発明においては、第一の電圧よりも高
い第二の電圧をワード線に印加し、セルデータを読みだ
し、第一の電圧をワード線に印加して読み出したセルデ
ータとを比較することによって、もし、これらのデータ
が同一の場合は、正常の範囲に設定されていると判断
し、一方、これらのデータが異なる場合は、データ破壊
はしていないが、十分しきい値変動していると検知でき
る。また、第一の電圧よりも低い第三の電圧をワード線
に印加し、セルデータを読みだし、第一の電圧をワード
線に印加して読み出したセルデータとを比較することに
よって、これらのデータが同一の場合は、正常の範囲に
設定されていると判断し、一方これらのデータが異なる
場合は、データ破壊はしていないが、十分しきい値変動
していると検知できる。セルのしきい値が十分変動して
いると検知されたときは、各セルの元のしきい値に戻す
ように、データを再書き込みを行う。

【００８６】このようにして、本発明によれば、しきい
値変動によって、データが破壊する前に、そのしきい値
変動を検知し、元の制御されたしきい値に修正される。

【図面の簡単な説明】

【図１】本発明の第一実施例に係るＮＡＮＤ型ＥＥＰＲ
ＯＭメモリセルアレイ部の平面図。

【図２】図１のＡ−Ａ’線に沿った断面図。

【図３】（ａ）は図１のＢ−Ｂ’線に沿った断面図、
（ｂ）は図１のＣ−Ｃ’線に沿った断面図。

【図４】第一実施例におけるしきい値変動検知時の電圧
印加法を説明する図。

【図５】第一実施例におけるしきい値変動の検知および
救済のシーケンスを説明する図。

【図６】第一実施例におけるカードのブロック図。

【図７】第一実施例におけるカードシステムのブロック
図。

【図８】図７におけるメモリシステムのブロック図。

【図９】（ａ）、（ｂ）は第二実施例におけるしきい値
変動検知時の電圧印加法を説明する図で、（ｃ）、
（ｄ）は第三実施例におけるしきい値変動検知時の電圧
印加法を説明する図。

【図１０】第二実施例におけるしきい値変動の検知およ
び救済のシーケンスを説明する図。

【図１１】第三実施例におけるしきい値変動の検知およ
び救済のシーケンスを説明する図。

【図１２】本発明を実現する具体的回路図。

【図１３】図１２の動作を説明するための図。

【図１４】図１３の一動作を説明する動作タイミング図
の一部。

【図１５】図１３の一動作を説明する動作タイミング図
の残りの部分。

【図１６】図１３の他の動作を説明する動作タイミング
図の一部。

【図１７】図１３の他の動作を説明する動作タイミング
図の残りの部分。

【図１８】本発明の半導体記憶装置のコア部のブロック
図の一部。

【図１９】本発明の半導体記憶装置のコア部のブロック
図の残りの部分。

【図２０】本発明を実現する他の具体的回路図。

【図２１】本発明を実現するさらに他の具体的回路図。

【図２２】しきい値分布の異常を説明する図。

【図２３】第四実施例におけるしきい値変動検知時の電
圧印加法を説明する図。

【図２４】第四実施例におけるしきい値変動の検知およ
び救済のシーケンスを説明する図。

【図２５】第四実施例におけるメモリシステムのブロッ
ク図。

【図２６】多値のしきい値変動確認の方法を説明するた
めの図。

【符号の説明】

１…ｐ型半導体基板、２ａ…ｎ型ウェル、２ｂ…ｐ型ウ
ェル、３…第一の絶縁膜、４…電荷蓄積層、５…第二の
絶縁膜、６…制御ゲート、７…ｎ型拡散層、８…素子分
離層、９…層間絶縁膜、１０…ビット線、１１…選択ゲ
ート、１３…ビット線コンタクト、１５…反転防止層、
Ｓ…選択トランジスタ、Ｍ…メモリセル、ＳＧ…選択ゲ
ート、ＣＧ…制御ゲート（ワード線）、ＢＬ…ビット
線、Ｖｓ…ソース線電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 昭62−128096（ＪＰ，Ａ) 特開 昭58−56300（ＪＰ，Ａ) 特開 昭62−128097（ＪＰ，Ａ) 特開 昭62−175998（ＪＰ，Ａ) 特開 平３−222196（ＪＰ，Ａ) 特開 平４−254994（ＪＰ，Ａ) 特開 平４−276393（ＪＰ，Ａ) 特開 平５−159586（ＪＰ，Ａ) 特開 平７−37397（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体層上にメモリセルがマトリクス状
   に配置されたメモリセルアレイと、前記メモリセルアレ
   イ中の任意の複数のメモリセル、もしくは、前記メモリ
   セルアレイ中の少なくとも同一ワード線につながる複数
   個のメモリセルのしきい値を検知するしきい値ベリファ
   イ手段を備えた半導体記憶装置において、 前記メモリセルのしきい値状態を、第一の電圧を選択ワ
   ード線に印加して、前記ベリファイ手段により、”１”
   データか”０”データかを検知する第一の動作と、 前記複数のメモリセルのしきい値の変動状態を、第一の
   電圧とは異なる第二の電圧を選択ワード線に印加して、
   前記ベリファイ手段により、”１”データか、”０”デ
   ータかを検知する第二の動作と、 前記複数のメモリセルの内少なくとも１個以上のセルの
   データが、前記第一の電圧を選択ワード線に印加して読
   み出したデータと、前記第二の電圧を選択ワード線に印
   加して読み出したデータを比較して、一致しない場合
   は、しきい値が変動していると検知し、少なくともしき
   い値変動しているセルに対して再書き込みを行う第三の
   動作と、センスアンプとして機能し、センスした情報をメモリセ
   ルの書き込み動作状態を制御するデータとして記憶する
   機能を兼ね備えた複数のデータ回路と 、同時に前記メモリセルアレイ中の複数のメモリセルにそ
   れぞれ対応する前記データ回路の内容に応じて書き込み
   動作を行うための書き込み手段と、 同時に前記複数のメモリセルの書き込み動作後の状態が
   所望のデータの記憶状態になっているか否かを確認する
   ため前記しきい値検出手段を用いた書き込みベリファイ
   手段と 、データ回路の内容とメモリセルの書き込み動作後の状態
   から書き込み不十分のメモリセルに対してのみ再書き込
   みを行うように、データ回路の内容を一括更新するデー
   タ回路内容一括更新手段と 、前記データ回路内容一括更新手段は、ビット線電圧が再
   書き込みデータとしてセンス／記憶されるよう、メモリ
   セルの書き込み動作後の状態が出力されるビッ ト線の電
   圧をデータ回路の内容に応じて修正し、ビット線電圧が
   修正されるまではデータ回路のデータ記憶状態を保持
   し、修正されたビット線電圧を保持したままデータ回路
   をセンスアンプとして動作させ、データ回路の内容の一
   括更新を行い、データ回路の内容に基づく書き込み動作
   とデータ回路内容一括更新を、メモリセルが所定の書き
   込み状態になるまで繰り返しながら行うことにより電気
   的にデータ書き込みを行う第四の動作と 、 を具備する事を特徴とする半導体記憶装置。
2. 【請求項２】 半導体層上にメモリセルがマトリクス状
   に配置されたメモリセルアレイと、前記メモリセルアレ
   イ中の任意の複数のメモリセル、もしくは、前記メモリ
   セルアレイ中の少なくとも同一ワード線につながる複数
   個のメモリセルのしきい値を検知するしきい値ベリファ
   イ手段を備えた半導体記憶装置において、 前記メモリセルのしきい値状態を、第一の電圧を選択ワ
   ード線に印加して、前記ベリファイ手段により、”１”
   データか”０”データかを検知する第一の動作と、 前記複数のメモリセルのしきい値の変動状態を、第一の
   電圧よりも高い第二の電圧を選択ワード線に印加して、
   前記ベリファイ手段により、”１”データか、”０”デ
   ータかを検知する第二の動作と、 前記第一の電圧よりも低い第三の電圧を選択ワード線に
   印加して、前記ベリファイ手段により、”１”データ
   か、”０”データかを検知する第三の動作と、 前記ワード線に、第一の電圧を与えて読み出したメモリ
   セルの第一のデータと、前記ワード線に、第一の電圧よ
   りも高い第二の電圧を与えて読み出したメモリセルの第
   二のデータを比較する事により、メモリセルのしきい値
   が変動した事を検知する第四の動作と、 前記第四の動作で変動が検知された場合、第二の電圧よ
   りも高い値に少なくとも上記セルに対して、再書き込み
   を行う第五の動作と、 前記ワード線に、第一の電圧を与えて読み出したメモリ
   セルの第一のデータと、前記ワード線に、第一の電圧よ
   りも低い第三の電圧を与えて読み出したメモリセルの第
   三のデータを比較する事により、メモリセルのしきい値
   が変動した事を検知する第六の動作と、 前記第六の動作で変動が検知された場合、第三の電圧よ
   りも低い値に少なくとも上記セルに対して、再書き込み
   を行う第七の動作と、センスアンプとして機能し、センスした情報をメモリセ
   ルの書き込み動作状態を制御するデータとして記憶する
   機能を兼ね備えた複数のデータ回路と 、同時に前記メモリセルアレイ中の複数のメモリセルにそ
   れぞれ対応する前記データ回路の内容に応じて書き込み
   動作を行うための書き込み手段と 、同時に前記複数のメモリセルの書き込み動作後の状態が
   所望のデータの記憶状態になっているか否かを確認する
   ため前記しきい値検出手段を用いた書き込みベリファイ
   手段と 、データ回路の内容とメモリセルの書き込み動作後の状態
   から書き込み不十分のメモリセルに対してのみ再書き込
   みを行うように、データ回路の内容を一括更新するデー
   タ回路内容一括更新手段と 、前記データ回路内容一括更新手段は、ビット線電圧が再
   書き込みデータとしてセンス／記憶されるよう、メモリ
   セルの書き込み動作後の状態が出力されるビット線の電
   圧をデータ回路の内容に応じて修正し、ビット線電圧が
   修正されるまではデータ回路のデータ記憶状態を保持
   し、修正されたビット線電圧を保持したままデータ回路
   をセンスアンプとして動作させ、データ回路の内容の一
   括更新を行い、データ回路の内容に基づく書き込み動作
   とデータ回路内容一括更新を、メモリセルが所定の書き
   込み状態になるまで繰り返しながら行うことにより電気
   的にデータ書き込みを行う第八の動作と 、 を具備する事を特徴とする半導体記憶装置。