JPH09251791A

JPH09251791A - 不揮発性半導体記憶装置

Info

Publication number: JPH09251791A
Application number: JP6137996A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】ベリファイ読み出しにおける選択ゲートの浮
きに起因するビット線のリークを防止することができ、
誤読み出しをなくして信頼性の向上をはかる。【解決手段】メモリセルへのデータの書き込みが十分
に行われているか否かを調べるベリファイ読み出し時
に、ビット線ＢＬ1Aとダミービット線ＢＬ1Bをプリチャ
ージしておき、メモリセルの書き込み情報に応じて変化
するビット線ＢＬ1Aの電位とダミービット線ＢＬ1Bの電
位とを比較し、かつ消去状態でビット線ＢＬ1Aが放電さ
れたメモリセルに対してビット線ＢＬ1Aを再充電（ベリ
ファイ充電）する方式のＥＥＰＲＯＭにおいて、消去状
態のメモリセルに対するベリファイ充電によるビット線
ＢＬ1Aの電位をビット線に接続する選択トランジスタの
しきい値電圧よりも低くし、かつこの時のダミービット
線ＢＬ1Bの電位をベリファイ充電によるビット線ＢＬ1A
の電位よりも低く設定した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にベリファイ読み出しの改良をはか
った不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ
型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯＭ
は、電荷蓄積層としての例えば浮遊ゲートと制御ゲート
が積層されたｎチャネルＦＥＴ−ＭＯＳ構造の複数のメ
モリセルを、それらのソース，ドレインを隣接するもの
同士で共有する形で直列接続し、これを１単位としてビ
ット線に接続するものである。

【０００３】図６（ａ）（ｂ）は、メモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図である。
図７（ａ）（ｂ）は、それぞれ図６（ａ）のＡ−Ａ’及
びＢ−Ｂ’断面図である。

【０００４】素子分離酸化膜１２で囲まれたｐ型シリコ
ン基板（又はｐ型ウエル）１１に、複数のＮＡＮＤセル
からなるメモリセルアレイが形成されている。１つのＮ
ＡＮＤセルに着目して説明すると、この例では、８個の
メモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤ
セルを構成している。メモリセルはそれぞれ、基板１１
にトンネル絶縁膜１３を介して浮遊ゲート１４（１４
₁ ，１４₂ ，〜，１４₈）を形成し、その上にゲート絶
縁膜１５を介して制御ゲート１６（１６₁ ，１６₂ 〜１
６₈ ）を形成して、構成されている。これらのメモリセ
ルのソース，ドレインであるｎ型拡散層１９は、隣接す
るもの同士共有する形で接続され、これによりメモリセ
ルの複数個が直列接続されている。

【０００５】ＮＡＮＤセルのドレイン側，ソース側には
各々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された第１の選択ゲート１４₉ ，１６₉ 及び第２の選
択ゲート１４₁₀、１６₁₀が設けられている。素子形成さ
れた基板はＣＶＤ酸化膜１７により覆われ、この上にビ
ット線１８が配設されている。ＮＡＮＤセルの制御ゲー
ト１４は、共通に制御ゲートＣＧ1 ，ＣＧ2 〜ＣＧ8 と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀も
それぞれ行方向に連続的に選択ゲートＳＧ1 ，ＳＧ2 と
して配設されている。

【０００６】図８は、このようなＮＡＮＤセルがマトリ
クス状に配列されたメモリセルアレイの等価回路を示し
ている。ソース線は、例えば６４本のビット線毎につき
１箇所、コンタクトを介してＡｌ，ポリＳｉなどの基準
電位配線に接続される。この基準電位配線は周辺回路に
接続される。メモリセルの制御ゲート及び第１，第２の
選択ゲートは、行方向に連続的に配設される。通常制御
ゲートにつながるメモリセルの集合を１ページと呼び、
１組のドレイン側（第１の選択ゲート）及びソース側
（第２の選択ゲート）の選択ゲートによって挟まれたペ
ージの集合を１ＮＡＮＤブロック又は単に１ブロックと
呼ぶ。

【０００７】ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通
りである。データ書き込みは、ビット線から遠い方のメ
モリセルから順に行う。選択されたメモリセルの制御ゲ
ートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）
を印加し、他の非選択メモリセルの制御ゲート及び第１
の選択ゲートには中間電位（＝１０Ｖ程度）を印加し、
ビット線にはデータに応じて０Ｖ（“０”書き込み）又
は中間電位（“１”書き込み）を印加する。このとき、
ビット線の電位は選択メモリセルに伝達される。データ
“０”の時は、選択メモリセルの浮遊ゲートと基板間に
高電圧がかかり、基板から浮遊ゲートに電子がトンネル
注入されてしきい値電圧が正方向に移動する。データが
“１”の時はしきい値電圧は変化しない。

【０００８】データ消去は、ブロック単位でほぼ同時に
行われる。即ち、消去するブロックの全ての制御ゲー
ト，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に
昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。
消去を行わないブロックの制御ゲート，選択ゲートにも
ＶppE を印加する。これにより、消去するブロックのメ
モリセルにおいて浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。

【０００９】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲートを電源電圧Ｖcc（例えば３Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモリ
セルが縦列接続されているため、読み出し時のセル電流
が小さい。また、メモリセルの制御ゲート及び第１，第
２の選択ゲートは、行方向に連続的に配設されているの
で、１ページ分のデータが同時にビット線に読み出され
る。

【００１０】高速な読み出し，書き込みを行うために、
差動センスアンプを用いたオープンビット線方式の読み
出し方法及びベリファイ方法が提案されている（文献：
T.Tanaka et. al. : IEEE J.Solid-State Circuit, vo
l.29,pp.1366-1373, 1994）に記されている。この方法
を、以下で簡単に説明する。

【００１１】ビット線を読み出し電位例えば１．８Ｖに
プリチャージし、ダミービット線を１．５Ｖにプリチャ
ージした後に、フローティングにする。次に、読み出す
制御ゲートを０Ｖ、それ以外の制御ゲート及び選択ゲー
トを３Ｖにする。メモリセルに書き込まれたデータが
“１”（消去状態）ならば、プリチャージしたビット線
は放電しプリチャージ電位から１．５Ｖ以下に低下す
る。メモリセルに書き込まれたデータが“０”（書き込
み状態）ならば、ビット線は放電を行わずプリチャージ
電位を保つ。その後、ビット線とダミービット線の電位
差をセンスアンプによって増幅する。

【００１２】書き込みが十分に行われたかを調べるベリ
ファイ読み出しは、通常の読み出しとほぼ同様な手順で
行われるビット線の放電とベリファイ充電から成ってい
る。まず、ビット線を１．８Ｖにプリチャージし、ダミ
ービット線を１．５Ｖにプリチャージした後に、フロー
ティングにする。次に、ベリファイ読み出しする制御ゲ
ートを０．５Ｖ、それ以外の制御ゲート及び選択ゲート
を３Ｖにする。

【００１３】メモリセルが“１”書き込みの場合又は
“０”書き込み不十分の場合には、プリチャージしたビ
ット線は放電し、プリチャージ電位から１．５Ｖ以下に
低下する。メモリセルが“０”書き込み十分ならばビッ
ト線は放電を行わず、プリチャージ電位を保つ。その
後、ベリファイ充電によって、“１”書き込みするメモ
リセルのビット線は１．５Ｖ以上になる。そして、ビッ
ト線とダミービット線の電位差をセンスアンプによって
増幅され、再書き込みデータがラッチされる。

【００１４】また、図９のように２カラムのメモリセル
で１つのビット線を共有してビット線のピッチを緩和
し、ビット線の加工を容易にする方法が提案されてい
る。このアレイではＮＡＮＤセルユニットＮＣＵ１とＮ
ＣＵ２で１本のビット線を共有している。図中、Ｄ‐ty
pe選択ゲートのしきい値は例えば−１０Ｖ，Ｅ‐type選
択ゲートのしきい値は０．７Ｖである。読み出し時にＮ
ＣＵ１を選択する場合にはＳＧＤ１は０Ｖ、ＳＧＤ２は
３Ｖにすると、ＮＣＵ１を選択、ＮＣＵ２を非選択にす
ることができる。ＮＣＵ２を選択する場合には、ＳＧＤ
１は３Ｖ、ＳＧＤ２は０Ｖにすると、ＮＣＵ２を選択、
ＮＣＵ１を非選択にすることができる。

【００１５】ところで、この種のＮＡＮＤ型ＥＥＰＲＯ
Ｍにおいては、ベリファイ読み出しに際してビット線の
リークによりデータが破壊される問題があった。以下、
この問題について詳しく説明する。

【００１６】ベリファイ読み出し時には、ビット線放電
後、“１”書き込みするビット線を再充電（ベリファイ
充電）する。その際、非選択ブロックの選択ゲート，制
御ゲートは接地される。

【００１７】図１０はベリファイ読み出し時の１本のビ
ット線に接続されるメモリセルを記したもの、図１１は
選択ＭＯＳトランジスタの構造を記したもの（Ｃ1 ，Ｃ
2 ；拡散層−選択ゲート間のオーバーラップ容量、周り
込み容量の和、Ｃ3 ；選択ゲート−基板間容量、選択Ｍ
ＯＳトランジスタが反転層を形成するとＣ3 ＝Ｃox（酸
化膜容量）になる）である。

【００１８】ベリファイ読み出し時にビット線を充電す
る際に、非選択ブロックのＤ‐type選択ＭＯＳトランジ
スタはオンする。その結果、図１０の非選択ブロックの
選択ゲートＳＧ１〜ＳＧ２５５は、図１１のＣ1 ，Ｃ2
，Ｃ3 からの容量結合で、０Ｖから上昇する雑音を受
ける。また、Ｅ‐type選択ＭＯＳトランジスタでもビッ
ト線コンタクトに接続する拡散層が充電されるために、
図１１の容量Ｃ2 によって選択ゲート（ＳＧ１〜ＳＧ２
５５）が０Ｖから上昇する雑音を受ける。選択ゲート
（ＳＧ１〜ＳＧ２５５）がこの雑音によって上昇する大
きさは、選択ゲートの抵抗の大きさによる。

【００１９】即ち、図１２（ａ）のメモリセルアレイの
ように、選択ゲートの一端がロウデコーダを通じて接地
されている場合には、図１２（ｂ）のようにロウデコー
ダから遠い選択ＭＯＳトランジスタ（例えば図１２
（ａ）（ｂ）の３）ほど接地しているノード（ロウデコ
ーダ）との間の抵抗が大きいので接地電位から浮くこと
になる。図１２（ｂ）には図１０のＥ‐type選択ゲート
のしきい値（ＶthＳＧ）も記しているが、図１２（ｂ）
のように非選択ブロックの選択ゲートが容量結合によっ
て選択ＭＯＳトランジスタのしきい値よりも大きくなる
と、Ｅ‐type選択ＭＯＳトランジスタが導通する。

【００２０】また、Ｅ‐type選択ＭＯＳトランジスタに
直列接続されるＤ‐type選択ＭＯＳトランジスタはゲー
ト電圧が０Ｖの非選択時もオンしているので、ビット線
の電荷がＥ‐type選択ＭＯＳトランジスタ、Ｄ‐type選
択ＭＯＳトランジスタを通じて非選択ブロックのＮＡＮ
Ｄセル列にリークする。

【００２１】このように図９、図１０のようなメモリセ
ルアレイでは、ベリファイ充電時にビット線を充電する
際に非選択の選択ゲートが浮く。以下では、ベリファイ
読み出し時に選択ゲートが浮くために、ビット線がリー
クし、書き込みデータが変化してしまう様子を図１３を
用いて説明する。

【００２２】ＮＡＮＤ型ＥＥＰＲＯＭでは、書き込みが
十分に行われたのかを調べるベリファイ読み出し動作を
行う。即ち、通常読み出しのようにビット線をプリチャ
ージした後、フローティングにする。その後、書き込み
を行ったメモリセルの制御ゲートにベリファイ電圧（例
えば０．５Ｖ）を印加すると、メモリセルに“０”書き
込みされたメモリセルではビット線はプリチャージ電位
を保ち、“１”書き込みされたメモリセル及び“０”書
き込み不十分のメモリセルではビット線が放電される。
その後、“１”書き込みされたメモリセルが接続される
ビット線には再充電（ベリファイ充電）が行われる。

【００２３】図１３のように、例えばロウデコーダから
一番遠いメモリセルに“０”書き込みが十分に行われ、
その他の全てメモリセルには“１”書き込みが行われる
場合には、ビット線ＢＬj 以外のビット線はベリファイ
充電が行われることになる。その結果、上記のように非
選択ブロックの選択ゲートが０Ｖから浮くことになる。
選択ゲートが浮くことにより、フローティング状態のビ
ット線ＢＬj の電荷はリークし、ビット線ＢＬj はプリ
チャージ電位から低下する。そして、Highプリチャージ
（例えば１．８Ｖ）を保つはずのビット線ＢＬj が上記
のリークによって低下して、ダミービット線の電位（例
えば１．５Ｖ）よりも低くなる（例えば１Ｖ）と、ビッ
ト線ＢＬj はLow レベルと読み出され、“０”書き込み
が十分であるにも拘らず、“０”書き込み不十分と読み
出される。

【００２４】その結果、このメモリセルは書き込みが十
分であるにも拘らず、更に書き込まれることになるの
で、しきい値が大きくなり、メモリセルのしきい値分布
が大きくなる。また、この過剰書き込みによってメモリ
セルのしきい値が電源電圧Ｖcc以上になると、このメモ
リセルを含む直列接続するメモリセルブロック全体が不
良セルになる。

【００２５】

【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤ型ＥＥＰＲＯＭ等においては、ベリファイ読み出し
時に、“１”書き込み（消去）されたメモリセルにつな
がるビット線を放電した後にベリファイ充電する必要が
あり、このベリファイ充電時に非選択ブロック内の選択
ゲートが浮く。そして、非選択ブロック内の選択ゲート
が浮くことにより、“０”書き込みのビット線の電位が
リークによって低下し、“０”書き込み不十分と読み出
される。このため、“０”書き込みのメモリセルに対し
て過剰書き込みが行われ、しきい値分布が大きくなった
り、このメモリセルを含むメモリセルブロック全体が不
良セルになる問題があった。

【００２６】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ベリファイ読み出しに
おける選択ゲートの浮きに起因するビット線のリークを
防止することができ、誤読み出しをなくして信頼性の向
上をはかり得る不揮発性半導体記憶装置を提供すること
にある。

【００２７】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
不揮発性半導体記憶装置において、メモリセルが配列接
続されたメモリセルアレイと、前記メモリセルアレイ内
の複数のメモリセルの書き込み動作状態を制御するデー
タを一時記憶するためのデータ回路と、前記データ回路
に接続され、前記メモリセルの書き込み状態を読み出す
際に、書き込み情報が読み出されるビット線と、前記デ
ータ回路に接続され、読み出しに際して前記ビット線と
比較される参照線と、前記メモリセルに書き込み或いは
消去が十分に行われているか否かを調べるベリファイ読
み出し手段と、前記データ回路に一時記憶された書き込
み情報に応じて、ビット線と参照線を制御することによ
り、書き込み不十分のメモリセルに対してのみ再書き込
みを行うように、データ回路の内容を更新するデータ更
新手段とを具備してなることを特徴とする。

【００２８】また、本発明（請求項２）は、メモリセル
へのデータの書き込みが十分に行われているか否かを調
べるベリファイ読み出し時に、メモリセルの書き込み情
報に応じて変化するビット線の電位と参照線の電位とを
比較し、かつ消去状態でビット線が放電されたメモリセ
ルに対してビット線を再充電（ベリファイ充電）する方
式の不揮発性半導体記憶装置において、前記消去状態の
メモリセルに対するベリファイ充電によるビット線の電
位を前記プリチャージ時の参照線の電位よりも低くし、
かつ消去状態のメモリセルに対する参照線の電位をベリ
ファイ充電によるビット線の電位よりも低く設定したこ
とを特徴とする。

【００２９】また、本発明（請求項３）は、メモリセル
が配列接続されたメモリセルアレイと、このメモリセル
アレイ内の複数のメモリセルの書き込み動作状態を制御
するデータを一時記憶するためのデータ回路と、前記デ
ータ回路に接続され前記メモリセルの書き込み状態を読
み出す際に書き込み情報が読み出されるビット線と、前
記データ回路に接続され読み出しに際して前記ビット線
と比較される参照線と、前記メモリセルに書き込みが十
分に行われているか否かを調べるベリファイ読み出し手
段と、前記データ回路に一時記憶された書き込み情報に
応じて、ビット線と参照線を制御することにより、書き
込み不十分のメモリセルに対してのみ再書き込みを行う
ように、データ回路の内容を更新するデータ更新手段と
を備え、前記ベリファイ読み出し時に、メモリセルの書
き込み情報に応じて変化するビット線の電位と参照線の
電位とを比較し、かつ消去状態でビット線が放電された
メモリセルに対してビット線を再充電（ベリファイ充
電）する方式の不揮発性半導体記憶装置において、前記
消去状態のメモリセルに対するベリファイ充電によるビ
ット線の電位を前記プリチャージ時の参照線の電位より
も低くし、かつ消去状態のメモリセルに対する参照線の
電位をベリファイ充電によるビット線の電位よりも低く
設定したことを特徴とする。

【００３０】また、本発明（請求項４）は、メモリセル
が配列接続されたメモリセルアレイと、このメモリセル
アレイ内の複数のメモリセルの書き込み動作状態を制御
するデータを一時記憶するためのデータ回路と、前記デ
ータ回路に接続され前記メモリセルの書き込み状態を読
み出す際に書き込み情報が読み出されるビット線と、前
記データ回路に接続され、読み出しに際してビット線と
比較される参照線と、前記メモリセルの書き込み状態を
ビット線に読み出すための書き込みベリファイ手段とを
具備した不揮発性半導体記憶装置において、書き込み或
いは消去が十分に行われたかを調べるベリファイ読み出
し時に、データ回路に書き込み或いは消去非選択が一時
記憶されている場合に、該データ回路に接続された参照
線の電位をベリファイ参照電位にし、該データ回路に接
続されたビット線の電位がベリファイ充電電位以下なら
ばベリファイ充電電位にすることを特徴とする。

【００３１】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) メモリセルアレイは、正のしきい値（第１のしきい
値電圧）を持つ第１の選択ＭＯＳトランジスタを介して
ビット線に接続される、少なくとも１個のメモリセルを
含む第１のメモリセル部と、負のしきい値（第２のしき
い値電圧）を持つ第２の選択ＭＯＳトランジスタを介し
てビット線に接続される、少なくとも１個のメモリセル
を含む第２のメモリセル部とから構成され、第１及び第
２の選択ＭＯＳトランジスタのゲート電極が選択ゲート
として共有されている。 (2) メモリセルアレイは、少なくとも１個のメモリセル
を含むメモリセル部と、メモリセル部をビット線と導通
させる、直列接続された２つの選択ＭＯＳトランジスタ
（ビット線に接続する第１の選択ＭＯＳトランジスタ及
びメモリセル部に接続する第２の選択ＭＯＳトランジス
タ）を含むメモリセルユニットから構成され、第１の選
択ＭＯＳトランジスタが第１のしきい値電圧を持ち、第
２の選択ＭＯＳトランジスタが第２のしきい値電圧を持
つ第１のメモリセルユニットと、第１の選択ＭＯＳトラ
ンジスタが第３のしきい値電圧を持ち、第２の選択ＭＯ
Ｓトランジスタが第４のしきい値電圧を持つ第２のメモ
リセルユニットとが、各々の第１の選択ＭＯＳトランジ
スタのゲート電極をそれぞれ第１及び第２の選択ゲート
として共有してサブアレイを構成し、第１及び第４のし
きい値電圧が負の電圧であり、第２及び第３のしきい値
電圧が正の電圧であること。 (3) (1) において、データ更新手段によって制御される
ビット線の電圧の振幅は第１の選択ＭＯＳトランジスタ
のしきい値電圧以下であること。 (4) (2) において、データ更新手段によって制御される
ビット線の電圧の振幅は第２及び第３のしきい値電圧以
下であること。 (5) メモリセルは電気的書き替え可能な不揮発性メモリ
セルで構成されること。 (6) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層形成して構成され、複数のメモリセル
が隣接するもの同士でソース，ドレインを共有する形で
直列接続されてメモリセル部を構成すること。 (7) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層形成して構成され、１個又は複数個の
メモリセルが全てソース，ドレインを共有する形で並列
接続されてメモリセル部を構成すること。 (8) ベリファイ参照電位がベリファイ充電電位よりも低
いこと。 (9) (2) において、データ更新手段によって制御される
ビット線の電圧の振幅は第３のしきい値電圧以下である
こと。（作用）本発明によれば、ベリファイ読み出しにおい
て、“１”書き込み（消去）されたメモリセルにつなが
るビット線のベリファイ充電を低電圧（プリチャージ時
の参照線の電位よりも低い）とすることにより、ベリフ
ァイ充電時における非選択ブロック内の選択ゲートの浮
きを抑えることができる。このため、非選択ブロック内
の選択ゲートが浮くことによる“０”書き込みのビット
線リークを防止することができ、過剰書き込みを防止す
ることができる。

【００３２】また、ビット線放電時に“１”書き込みの
ダミービット線を放電し、ダミービット線をベリファイ
充電によるビット線の電位よりも低く設定することによ
り、“１”書き込みのビット線の電位を下げても正しく
ベリファイ読み出しが行われることになる。従って、ベ
リファイ読み出しにおける選択ゲートの浮きに起因する
ビット線のリークを防止することができ、誤読み出しを
なくして信頼性の向上をはかることが可能となる。

【００３３】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。図１は、本発明の一実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図
である。図中、１はメモリ手段としてのメモリセルアレ
イであり、オープンビット線方式なので、メモリセルア
レイは１Ａ、１Ｂに２分割されている。２はデータ書き
込み，読み出しを行うためのラッチ手段としてのセンス
アンプ回路である。３はワード線選択を行うロウデコー
ダであり、各々のメモリセルアレイ１Ａ，１Ｂに応じて
３Ａ，３Ｂと２つ設けられている。４はビット線選択を
行うカラムデコーダ、５はアドレスバッファ、６はＩ/
Ｏセンスアンプ、７はデータ入出力バッファ、８は基板
電位制御回路である。

【００３４】図２は、メモリセルアレイ１Ａの一例であ
る。アレイ構造はこれに限らず、前記図８に示す構成で
も良いし、前記図９、図１０に示す構成であってもよ
い。メモリセルアレイ１Ｂも同様に配設される。

【００３５】本実施形態では、メモリセル又はメモリセ
ル及び選択トランジスタから構成されるメモリセルユニ
ットが図２のように配設され、サブアレイを構成する。
即ち、メモリセルユニットの一端側は、２個のメモリセ
ルユニットでコンタクトを共有して共通信号線に接続さ
れる。メモリセルユニットの他端側は共通ソース線に配
設される。メモリセルユニットの一端側にはＥ‐typy選
択ゲートとＤ‐type先端ゲートを直列に挿入され、他端
側にはＥ‐type選択ゲートが挿入されている。Ｅ‐type
選択ゲートのしきい値は例えば０．６Ｖ、Ｄ‐type選択
ゲートのしきい値は−４Ｖにすればよい。

【００３６】図２のメモリセルを選択する際には、選択
ブロック内の選択ゲートＳＧ１，２，３に印加する電圧
は２種類で、ＥタイプもＤタイプもオンする電圧Ｖsgh
（例えばＶcc、３Ｖ）、及びＤタイプはオンするがＥタ
イプはオフする電圧Ｖsgl （例えば０Ｖ）である。例え
ば、メモリセルユニット１を選択する際にはＳＧ１，Ｓ
Ｇ３はＶsgh 、ＳＧ２はＶsgl 、メモリセルユニット２
を選択する際には、ＳＧ３はＶsgl 、ＳＧ１，ＳＧ２は
Ｖsgh にすればよい。

【００３７】メモリセル部の構成は様々なバリエーショ
ンがある。ＮＯＲ型フラッシュメモリや、ＡＮＤ型ＥＥ
ＰＲＯＭ（H.Kume el al.;IEDM Tech.Dig.,Dec.1992,p
p.991-993）、ＤＩＮＯＲ型等でもよい。また、本発明
はＥＥＰＲＯＭに限らず、いわゆるＥＰＲＯＭや、マス
クＲＯＭでも有効である。

【００３８】図３は、図２中のビット線ＢＬ1Aが接続さ
れるセンスアンプ兼データラッチ回路２である。読み出
し動作は従来例（T.Tanaka et. al. : IEEE J.Solid-St
ateCircuit, vol.29, pp.1366-1373, 1994 ）と同様で
ある。

【００３９】本実施形態の書き込み及び、ベリファイ読
み出し動作を以下で説明する。＜書き込み＞本実施形態の書き込み動作を以下で説明す
る。

【００４０】図２のメモリセルユニット１内のメモリセ
ルＭＣ11，ＭＣ31…に書き込みを行う場合の書き込み手
順を以下で説明する。図４がタイミング図である。メモ
リセルユニット１内のメモリセルＭＣ11に書き込むデー
タはセンスアンプ回路（図３のＳＡ１）にラッチされて
いる。つまり、“０”書き込みの場合にはノードＮ１は
０Ｖ、Ｎ２は３Ｖ、“１”書き込みの場合にはノードＮ
１は３Ｖ、Ｎ２は０Ｖになる。

【００４１】書き込み動作に入ると、まず時刻ｔ１に共
通ソース線をＶcc、ＳＧ２，ＳＧ３をＶss、ＳＧ１，Ｃ
Ｇ１〜ＣＧ８をＶcc或いはＶcc＋Ｖth或いはＶcc＋２Ｖ
thにする。本実施形態では、メモリセルユニット１内の
メモリセルＭＣ11，ＭＣ31…に書き込みを行う際には、
メモリセルユニット２内のメモリセルには書き込みを行
わない。この例では、メモリセルユニット２のチャネル
を共通ソース線から充電する。その結果、非選択メモリ
セルのチャネルはＶcc−Ｖth或いはＶccに充電される。
メモリセルユニット２のメモリセルのチャネルをＶcc
（−Ｖth）に充電する方法としては、ソース線から充電
してもよいし、ＢＬ１A から充電してもよい。

【００４２】一方、ビット線ＢＬ１A に対してはセンス
アンプ回路ＳＡ１にラッチされたデータに応じて、Ｖcc
かＶss（０Ｖ）の電位を与えられる。この際、ＶrAはＶ
ccにする。非選択メモリセルユニットのチャネルを充電
した後に、例えばメモリセルＭＣ11に“０”書き込みを
行う場合には、ビット線ＢＬ１A を０Ｖにしてメモリセ
ルＭＣ11のチャネルを０Ｖにすることになる。メモリセ
ルＭＣ11に“１”書き込みを行う場合にはビット線ＢＬ
１A をＶcc（例えば３Ｖ）にしてメモリセルＭＣ31のチ
ャネルをＶcc（−Ｖth）に充電することになる。

【００４３】このとき、選択ゲートＳＧ１，ＳＧ２をＶ
ss、ＳＧ３をＶcc或いはＶcc＋Ｖth或いはＶcc＋２Ｖth
にする。選択ゲートＳＧ１をゲート電極とする選択ＭＯ
Ｓトランジスタはオフになる。書き込みを行わないメモ
リセルユニット２内のＳＧ２をゲート電極とする選択Ｍ
ＯＳトランジスタはＥ‐typeなのでオフし、メモリセル
ユニット２内のメモリセルのチャネルはＶcc（−Ｖth）
でフローティングになる。

【００４４】メモリセルＭＣ11に“１”書き込みを行う
場合には、ビット線ＢＬ1AはＶccなので、これらのメモ
リセルのチャネルはフローティングになる。メモリセル
ＭＣ11に“０”書き込みを行う場合には、ビット線ＢＬ
1Aは０Ｖなので、メモリセルのチャネルは０Ｖが保たれ
る。

【００４５】選択ゲートＳＧ２を０Ｖ、ＳＧ３をＶccに
した後、時刻ｔ2 に制御ゲートＣＧ１〜ＣＧ８をＶccか
ら中間電位ＶM （１０Ｖ程度）にする。そうすると書き
込み非選択のメモリセルユニット２、及び“１”書き込
みを行うメモリセルＭＣ11のチャネルはフローティング
状態なので、制御ゲート−チャネル間の容量結合によっ
て、Ｖcc（−Ｖth）から中間電位（８Ｖ程度）に上昇す
る。“０”書き込みを行うメモリセルＭＣ11のチャネル
はビット線が０Ｖなので０Ｖである。

【００４６】書き込み非選択及び“１”書き込みを行う
メモリセルのチャネルがＶcc（−Ｖth）から中間電位に
昇圧した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位
ＶMから書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そう
すると書き込まないメモリセルユニット２内のメモリセ
ル、及び“１”書き込みを行うメモリセルＭＣ11のチャ
ネルは中間電位（８Ｖ程度）、制御ゲートＣＧ１はＶpp
（２０Ｖ程度）なのでこれらのメモリセルは書き込まれ
ないが、“０”書き込みを行うメモリセルＭＣ11のチャ
ネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので基
板から浮遊ゲートに電子が注入されて“０”書き込みが
行われる。

【００４７】書き込み終了後、制御ゲート，選択ゲー
ト，ビット線が順次放電されて書き込み動作は終了す
る。その後、書き込みが十分に行われたかを調べるベリ
ファイ読み出しが行われる。図５がベリファイリードの
タイミング図である。

【００４８】まず、プリチャージ信号ＰＲA1，ＰＲB1が
ＶssからＶccになり（時刻ｔ４）、ビット線ＢＬ１A が
ＶA1（例えば１．７Ｖ）に、（ダミー）ビット線ＢＬ１
B がＶB1（例えば１．５Ｖ）にプリチャージされる（時
刻ｔ５）。

【００４９】プリチャージが終わるとＰＲA1，ＰＲB1が
Ｖssとなり、ビット線ＢＬ１A はフローティング状態に
なる。この後、ロウデコーダ３から選択ゲート，制御ゲ
ートに所望の電圧が印加される（時刻ｔ６）。制御ゲー
トＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３
Ｖ）、ＳＧ１，３は３Ｖ、ＳＧ２は０Ｖとなる。

【００５０】メモリセルユニット１内のメモリセルＭＣ
11が“０”書き込み十分の場合は、メモリセルのしきい
値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A
の電位は１．７Ｖのままである。“１”書き込み又は
“０”書き込み不十分の場合は、セル電流が流れてビッ
ト線ＢＬ１A の電位は下がり、１．５Ｖ以下になる。ま
た、選択ゲートＳＧ２が０Ｖなので、ＳＧ２をゲート電
極とするＥ‐type選択ＭＯＳトランジスタはオフにな
り、メモリセルユニット２内のメモリセルのデータはビ
ット線に転送されない。この間（ダミー）ビット線ＢＬ
１B はプリチャージ電位１．５Ｖに保たれる。

【００５１】また、ビット線を放電している間に、
“１”書き込みの場合のダミービット線ＢＬ1Bが接地さ
れる。つまり、時刻ｔ６にＳB が２Ｖ程度或いはＶccに
なる。“１”書き込みするメモリセルでは、ノードＮ２
がＶssなのでビット線ＢＬ１B はノードＮ２を通じて０
Ｖに放電される。一方、“０”書き込みする場合では、
Ｎ２はＶccなので、ＳB をゲート電極とするトランスフ
ァゲートはオフし、ダミービット線ＢＬ1Bはプリチャー
ジ電位１．５Ｖを保つ。ＳB に印加する電圧は、“１”
書き込みする場合のダミービット線が０Ｖに放電され、
“０”書き込みする場合のダミービット線はプリチャー
ジ電位（例えば１．５Ｖ）を保つ電圧に設定すればよ
い。

【００５２】その後、時刻ｔ７にＶＲＦＹA をＶccにし
て“１”書き込みする場合のビット線ＢＬ１A をＶrAに
充電する。前述したように従来は、ベリファイ充電され
たビット線電位がダミービット線電位（例えば１．５
Ｖ）以上になるように、ＶrAをＶccにしていた。その結
果、選択ゲートが浮くノイズが発生した。

【００５３】これに対し本実施形態では、ＶrAを例えば
０．３Ｖ，０．５Ｖ等の低電圧にする。このようにＶrA
が低電圧であれば、選択ゲートが浮きの大きさをＥ‐ty
pe選択ゲートのしきい値電圧ＶthSGよりも小さくするこ
とができる。その結果、Ｅ‐type選択ゲートがオンする
ことはないので、ビット線のリークもなくなり、“０”
書き込みが十分であるにも拘らず、“０”書き込み不十
分と読み出されるという問題はない。

【００５４】従って、ＶrAの電圧はＥ‐type選択ゲート
のしきい値電圧ＶthSGよりも低い電圧が好ましい。ベリ
ファイ充電の方法としては、ＶrAをＶcc（例えば３Ｖ）
にし、ＶＲＦＹA を例えば１．５Ｖにすることにより、
ビット線を０．５Ｖ程度に充電してもよい。

【００５５】本実施形態では、選択ゲートの浮きによっ
て生じるノイズを防ぐために、ベリファイ充電の電位を
０．５Ｖ程度に下げるが、このように“１”書き込みの
場合のビット線電位を下げても正しく読み出しが行われ
るように、上記のようにビット線放電時に“１”書き込
みのダミービット線電位を０Ｖに放電している。

【００５６】その後、時刻ｔ８にφP が３Ｖ、φN が０
Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化さ
れ、時刻ｔ９にφE が３ＶになることによりＳＡ１のＣ
ＭＯＳフリップフロップＦＦがイコライズされてノード
Ｎ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻
ｔ１０にＳA ，ＳB が３Ｖになり、ビット線とセンスア
ンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖ
から０Ｖになりビット線ＢＬ１A とダミービット線ＢＬ
１B の電位差が増幅され、再書き込みデータがラッチさ
れる（時刻ｔ１１）。

【００５７】つまり、“１”書き込みの場合又は“０”
書き込みが十分に行われていれば、ＳＡ１のノードＮ１
が３Ｖ、ノードＮ２が０Ｖになり、以降では“０”書き
込みは行われない。“０”書き込みが不十分ならば、ノ
ードＮ１が０Ｖ、ノードＮ２が３Ｖになり、追加書き込
みが行われる。全てのメモリセルに書き込みが十分に行
われると、ベリファイ読み出しの結果、ノードＮ１はＶ
ccになるので、ノードＮ１をモニタすることによって、
書き込み終了を検知できる。

【００５８】なお、本発明は上述した実施形態に限定さ
れるものではない。実施形態では、オープンビット線配
置の例を記しているが、もちろんフォールディッドビッ
ト線配置でも本発明のベリファイ方法は有効である。ま
た本発明は、ＮＯＲ型，ＡＮＤ型(A.Nozoe : ISSCC, Di
gest of Technichal Papers,1995) 、ＤＩＮＯＲ型(S.K
obayashi : ISSCC, Digest of Technichal Papers,199
5) 、ＮＡＮＤ型や、Virtual Ground Array型(Lee, et
al. : Symposium on VLSI Circuits, Digest ofTechnic
hal Paper s,1994) 等のいかなるメモリセルアレイでも
適用可能で有り、さらにはフラッシュメモリに限らず、
マスクＲＯＭ，ＥＰＲＯＭ等などでも良いが、図９のよ
うにビット線にＥ‐type選択ゲートとＤ‐type選択ゲー
トが接続するメモリセルアレイに対して特に有効であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。

【００５９】

【発明の効果】以上詳述したように本発明によれば、ベ
リファイ読み出し時に、データ回路に書き込み或いは消
去非選択が一時記憶されている場合に、該データ回路に
接続された参照線の電位をベリファイ参照電位にし、該
データ回路に接続された書込み或いは消去不十分のビッ
ト線の電位がベリファイ充電電位以下ならばベリファイ
充電電位にし、かつベリファイ充電電位がビット線に接
続する選択トランジスタのしきい値電圧以下にすること
により、ベリファイ読み出しにおける選択ゲートの浮き
に起因するビット線のリークを防止することができ、誤
読み出しをなくして信頼性の向上をはかることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わるＮＡＮＤ型ＥＥＰ
ＲＯＭを示すブロック図。

【図２】本実施形態のメモリセルアレイを示す回路構成
図。

【図３】本実施形態のビット線制御回路を示す回路構成
図。

【図４】本実施形態のデータ書き込み動作を説明するた
めのタイミング図。

【図５】本実施形態のベリファイ読み出し動作を説明す
るためのタイミング図。

【図６】従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構成を示
す平面図と等価回路図。

【図７】図６（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。

【図８】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルア
レイを示す回路構成図。

【図９】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルア
レイを示す回路構成図。

【図１０】ベリファイ読み出し時のノイズを説明するた
めの図。

【図１１】選択ＭＯＳトランジスタの構成を示す断面
図。

【図１２】選択ゲートの接地電位からの浮きを説明する
ための模式図。

【図１３】選択ゲートの接地電位からの浮きを説明する
ための別の図。

【符号の説明】

１…メモリセルアレイ２…センスアンプ回路３…ロウデコーダ４…カラムデコーダ５…アドレスバッファ６…Ｉ/ Ｏセンスアンプ７…データ入出力バッファ８…基板電位制御回路ＭＣ…メモリセルＣＧ…制御ゲートＳＧ…選択ゲート

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】メモリセルが配列接続されたメモリセルア
レイと、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するためのデータ
回路と、前記データ回路に接続され、前記メモリセルの書き込み
状態を読み出す際に、書き込み情報が読み出されるビッ
ト線と、前記データ回路に接続され、読み出しに際して前記ビッ
ト線と比較される参照線と、前記メモリセルに書き込み或いは消去が十分に行われて
いるか否かを調べるベリファイ読み出し手段と、前記データ回路に一時記憶された書き込み情報に応じ
て、ビット線と参照線を制御することにより、書き込み
不十分のメモリセルに対してのみ再書き込みを行うよう
に、データ回路の内容を更新するデータ更新手段とを具
備してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】メモリセルへのデータの書き込みが十分に
行われているか否かを調べるベリファイ読み出し時に、
メモリセルの書き込み情報に応じて変化するビット線の
電位と参照線の電位とを比較し、かつ消去状態でビット
線が放電されたメモリセルに対してビット線を再充電
（ベリファイ充電）する方式の不揮発性半導体記憶装置
において、前記消去状態のメモリセルに対するベリファイ充電によ
るビット線の電位を前記プリチャージ時の参照線の電位
よりも低くし、かつ消去状態のメモリセルに対する参照
線の電位をベリファイ充電によるビット線の電位よりも
低く設定したことを特徴とする不揮発性半導体記憶装
置。
【請求項３】半導体基板上にメモリセルが配列接続され
たメモリセルアレイと、このメモリセルアレイ内の複数
のメモリセルの書き込み動作状態を制御するデータを一
時記憶するためのデータ回路と、前記データ回路に接続
され前記メモリセルの書き込み状態を読み出す際に書き
込み情報が読み出されるビット線と、前記データ回路に
接続され読み出しに際して前記ビット線と比較される参
照線と、前記メモリセルに書き込みが十分に行われてい
るか否かを調べるベリファイ読み出し手段と、前記デー
タ回路に一時記憶された書き込み情報に応じて、ビット
線と参照線を制御することにより、書き込み不十分のメ
モリセルに対してのみ再書き込みを行うように、データ
回路の内容を更新するデータ更新手段とを備え、前記ベリファイ読み出し時に、メモリセルの書き込み情
報に応じて変化するビット線の電位と参照線の電位とを
比較し、かつ消去状態でビット線が放電されたメモリセ
ルに対してビット線を再充電（ベリファイ充電）する方
式の不揮発性半導体記憶装置において、前記消去状態のメモリセルに対するベリファイ充電によ
るビット線の電位を前記プリチャージ時の参照線の電位
よりも低くし、かつ消去状態のメモリセルに対する参照
線の電位をベリファイ充電によるビット線の電位よりも
低く設定したことを特徴とする不揮発性半導体記憶装
置。
【請求項４】メモリセルが配列接続されたメモリセルア
レイと、このメモリセルアレイ内の複数のメモリセルの
書き込み動作状態を制御するデータを一時記憶するため
のデータ回路と、前記データ回路に接続され前記メモリ
セルの書き込み状態を読み出す際に書き込み情報が読み
出されるビット線と、前記データ回路に接続され、読み
出しに際してビット線と比較される参照線と、前記メモ
リセルの書き込み状態をビット線に読み出すための書き
込みベリファイ手段とを具備してなり、書き込み或いは消去が十分に行われたかを調べるベリフ
ァイ読み出し時に、データ回路に書き込み或いは消去非
選択が一時記憶されている場合に、該データ回路に接続
された参照線の電位をベリファイ参照電位にし、該デー
タ回路に接続されたビット線の電位がベリファイ充電電
位以下ならばベリファイ充電電位にすることを特徴とす
る不揮発性半導体記憶装置。
【請求項５】前記メモリセルアレイは、正のしきい値
（第１のしきい値電圧）を持つ第１の選択ＭＯＳトラン
ジスタを介してビット線に接続される、少なくとも１個
のメモリセルを含む第１のメモリセル部と、負のしきい
値（第２のしきい値電圧）を持つ第２の選択ＭＯＳトラ
ンジスタを介してビット線に接続される、少なくとも１
個のメモリセルを含む第２のメモリセル部とから構成さ
れ、第１及び第２の選択ＭＯＳトランジスタのゲート電
極が選択ゲートとして共有されていることを特徴とする
請求項１〜４のいずれか記載の不揮発性半導体記憶装
置。
【請求項６】前記メモリセルアレイは、少なくとも１個
のメモリセルを含むメモリセル部と、メモリセル部をビ
ット線と導通させる、直列接続された２つの選択ＭＯＳ
トランジスタ（ビット線に接続する第１の選択ＭＯＳト
ランジスタ及びメモリセル部に接続する第２の選択ＭＯ
Ｓトランジスタ）を含むメモリセルユニットから構成さ
れ、第１の選択ＭＯＳトランジスタが第１のしきい値電圧を
持ち、第２の選択ＭＯＳトランジスタが第２のしきい値
電圧を持つ第１のメモリセルユニットと、第１の選択Ｍ
ＯＳトランジスタが第３のしきい値電圧を持ち、第２の
選択ＭＯＳトランジスタが第４のしきい値電圧を持つ第
２のメモリセルユニットとが、各々の第１の選択ＭＯＳ
トランジスタのゲート電極をそれぞれ第１及び第２の選
択ゲートとして共有してサブアレイを構成し、第１及び第４のしきい値電圧が負の電圧であり、第２及
び第３のしきい値電圧が正の電圧であることを特徴とす
る請求項１〜４のいずれかに記載の不揮発性半導体記憶
装置。
【請求項７】データ更新手段によって制御されるビット
線の電圧の振幅は、第１の選択ＭＯＳトランジスタのし
きい値電圧以下であることを特徴とする請求項５記載の
不揮発性半導体記憶装置。
【請求項８】データ更新手段によって制御されるビット
線の電圧の振幅は、第３のしきい値電圧以下であること
を特徴とする請求項６記載の不揮発性半導体記憶装置。