JP2007200512A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ読み出し等、半導体記憶装置に対するアクセス時間の増大を防ぐことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、各々が、データを記憶するメモリセルを含むメモリマットＭ＿ＬおよびメモリマットＭ＿Ｒと、メモリセルが記憶するデータの検出を行なうセンスラッチ部ＳＬＵと、センスラッチ部ＳＬＵが検出した読み出しデータを外部へ出力するバッファ回路ＢＦとを備え、センスラッチ部ＳＬＵおよびバッファ回路ＢＦは、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒ間で共有され、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒに挟まれた状態で配置される。
【選択図】図７

Description

本発明は、半導体記憶装置に関し、特に、複数個のメモリセルが複数個のメモリマットに分割して配置される半導体記憶装置に関する。

浮遊ゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは浮遊ゲート、制御ゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を抜き取ると閾値電圧が低下する。一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。また、半導体記憶装置においては、たとえばメモリセルに接続されるビット線等の電圧供給線に電荷を充放電することによりメモリセル対してデータ書き込みおよびデータ読み出しを行なう。

ここで、近年、メモリ容量の増加に伴ってメモリセルが配置されるメモリマットの面積が大きくなり、メモリセルに接続されるビット線長が増大している。ビット線長が増大すると配線容量が増大し、ビット線の充放電に長時間を要するため、メモリセルに対するデータ読み出し時間およびデータ書き込み時間が増大してしまう。

このような問題点を解決するために、たとえば、特許文献１には以下のような半導体記憶装置が開示されている。すなわち、メモリアレイを２分割し、各メモリアレイ間にセンスアンプを配置する。このような構成により、ビット線長が増大して配線容量が増大することを防ぐことができる。
特開平６−１０３７８９号公報 特開平８−２３５８７８号公報 特開２００４−３１８９４１号公報 特開平８−１４７９９０号公報

ところで、メモリセルに記憶されたデータを検出するセンスアンプは、通常、読み出しデータの外部への出力、および書き込みデータの外部からの入力を行なう入出力回路に接続される。ここで、センスアンプおよび入出力回路間の配線が長い場合には、配線容量が大きいためにデータ読み出し時間が増大してしまう。特に、メモリセルが複数ビットのデータを記憶する半導体記憶装置では、センスアンプおよび入出力回路間のデータ転送回数が多くなるため、データ読み出し時間の増大が顕著になる。

しかしながら、特許文献１〜４記載の半導体記憶装置では、センスアンプおよび入出力回路間のデータ転送に起因するデータ読み出し時間の増大については対策が講じられていない。

それゆえに、本発明の目的は、データ読み出し等、半導体記憶装置に対するアクセス時
間の増大を防ぐことが可能な半導体記憶装置を提供することである。

上記課題を解決するために、本発明のある局面に係る半導体記憶装置は、各々が、データを記憶するメモリセルを含む複数個のメモリマットと、メモリセルが記憶するデータの検出を行なうセンスアンプと、センスアンプが検出した読み出しデータを外部へ出力するバッファ回路とを備え、センスアンプおよびバッファ回路は、複数個のメモリマット間で共有され、複数個のメモリマットに挟まれた状態で配置される。

また本発明のさらに別の局面に係る半導体記憶装置は、各々が、データを記憶するメモリセルを含む第１のメモリマットおよび第２のメモリマットと、メモリマットごとに少なくとも１本ずつ配置され、メモリセルの一方の導通電極に接続される第１の電流線と、各メモリマット間で共有され、メモリセルに対する書き込みデータに対応する電荷を第１の電流線に蓄え、かつ第１の電流線の電圧値または電流値に基づいてメモリセルが記憶するデータを検出するセンスラッチと、メモリマットごとに少なくとも１本ずつ配置される第２の電流線と、第１の電流線に対応して配置され、第１の電流線と第２の電流線との接続および非接続を切り替える複数個の第１のトランジスタと、第１の電流線に対応して配置され、第１の電流線とセンスラッチとの接続および非接続を切り替える複数個の第２のトランジスタと、メモリマットごとに少なくとも１本ずつ配置される第３の電流線と、第１の電流線に対応して配置され、メモリセルの他方の導通電極と第３の電流線との接続および非接続を切り替える複数個の第３のトランジスタとを備える。

本発明によれば、半導体記憶装置に対するアクセス時間の増大を防ぐことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を概略的に示す図である。

同図を参照して、半導体記憶装置は、データを記憶する複数個のメモリセルと、メモリマットＭ０＿Ｌ〜Ｍ３＿Ｌと、メモリマットＭ０＿Ｒ〜Ｍ３＿Ｒと、センスラッチ部ＳＬＵ０〜ＳＬＵ３と、バッファ回路（入出力回路）ＢＦ０〜ＢＦ３と、電圧発生回路ＰＳと、制御回路ＣＮＴＬ０〜ＣＮＴＬ３とを備える。

メモリマットＭ０＿Ｌ〜Ｍ３＿ＬおよびメモリマットＭ０＿Ｒ〜Ｍ３＿Ｒには、半導体記憶装置における複数個のメモリセルが分割して配置される。

メモリマットＭ０＿Ｌ〜Ｍ３＿Ｌは、センスラッチ部ＳＬＵ０〜ＳＬＵ３の左側に配置される。メモリマットＭ０＿Ｒ〜Ｍ３＿Ｒは、センスラッチ部ＳＬＵ０〜ＳＬＵ３の右側に配置される。すなわち、センスラッチ部ＳＬＵ０〜ＳＬＵ３は、メモリマットに挟まれた状態で配置される。

バッファ回路は、たとえばＳＲＡＭ（Static Random Access Memory）であり、読み出しデータの半導体記憶装置外部への出力、および書き込みデータの半導体記憶装置外部からの入力を行なう。

センスラッチ部ＳＬＵ０〜部ＳＬＵ３は、グローバルビット線（電流線）ＧＢＬに対応して配置されるセンスラッチＳＬを含む。グローバルビット線ＧＢＬは、メモリマットにおけるメモリセルに接続される。センスラッチＳＬは、図示しないラッチ回路およびセンスアンプを含み、読み出しデータの検出ならびに書き込みデータおよび読み出しデータの一時保存を行なう。

より詳細には、センスラッチＳＬにおけるラッチ回路は、バッファ回路ＢＦから受けた書き込みデータを一時保存する。そして、センスラッチＳＬは、ラッチ回路に一時保存している書き込みデータの論理レベルに応じた電荷をグローバルビット線ＧＢＬに蓄える。

また、センスラッチＳＬにおけるセンスアンプは、グローバルビット線ＧＢＬにおける電圧値を検出することによりメモリセルに記憶されたデータの検出を行なう。センスラッチＳＬにおけるラッチ回路は、検出されたデータを一時保存し、また、一時保存したデータをバッファ回路ＢＦへ出力する。このような構成により、各センスアンプが検出した読み出しデータをバッファ回路ＢＦが外部へ一時に出力できない場合でも、バッファ回路ＢＦが各ラッチ回路から読み出しデータを順次取り出して外部へ出力することができる。

なお、センスラッチＳＬにおけるセンスアンプは、グローバルビット線ＧＢＬに流れる電流を検出することによりメモリセルに記憶されたデータの検出を行なう構成であってもよい。

電圧発生回路ＰＳは、後述する各電圧供給線を介して各メモリマットおよび各センスラッチ部に電圧を供給する。

制御回路ＣＮＴＬ０〜ＣＮＴＬ３は、電圧発生回路ＰＳを制御して、それぞれ対応するメモリマットおよびセンスラッチ部に電圧を供給する。

図２は、本発明の第１の実施の形態に係る半導体記憶装置におけるセンスラッチ部およびメモリマットの構成を示す図である。

同図を参照して、センスラッチ部ＳＬＵは、プリチャージ／ディスチャージＭＯＳ（Metal Oxide Semiconductor）トランジスタ（第１のトランジスタ）ＭＰＣ１〜ＭＰＣ６と、トランスファＭＯＳトランジスタ（第２のトランジスタ）ＭＴ１〜ＭＴ６と、センスラッチＳＬ１〜ＳＬ３とを含む。メモリマットＭ＿Ｌは、メモリセルＭＣ１〜ＭＣ６と、トランスファＭＯＳトランジスタ（第３のトランジスタ）ＭＴ５１〜ＭＴ５３とを含む。メモリマットＭ＿Ｒは、メモリセルＭＣ７〜ＭＣ１２と、トランスファＭＯＳトランジスタ（第３のトランジスタ）ＭＴ５４〜ＭＴ５６とを含む。

センスラッチＳＬ１〜ＳＬ３の左側に配置される各トランジスタの接続関係について説明する。トランスファＭＯＳトランジスタＭＴ１〜ＭＴ３のソースがセンスラッチＳＬ１〜ＳＬ３に接続され、ゲートが電圧供給線ＴＲ＿Ｌに接続され、ドレインがグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に接続される。プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３のソースが電圧供給線ＦＰＣ＿Ｌに接続され、ゲートが電圧供給線ＰＣ＿Ｌに接続され、ドレインがグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に接続される。

次に、センスラッチＳＬ１〜ＳＬ３の右側に配置される各トランジスタの接続関係について説明する。トランスファＭＯＳトランジスタＭＴ４〜ＭＴ６のソースがセンスラッチＳＬ１〜ＳＬ３に接続され、ゲートが電圧供給線ＴＲ＿Ｒに接続され、ドレインがグローバルビット線ＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞に接続される。プリチャージ／ディス
チャージＭＯＳトランジスタＭＰＣ４〜ＭＰＣ６のソースが電圧供給線ＦＰＣ＿Ｒに接続され、ゲートが電圧供給線ＰＣ＿Ｒに接続され、ドレインがグローバルビット線ＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞に接続される。

次に、メモリマットＭ＿Ｌにおける接続関係について説明する。メモリセルＭＣ１〜ＭＣ３の端子（導通電極）Ａがグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に接続され、ゲートがワード線（電圧供給線）ＷＬ＜１＞に接続され、端子（導通電極）ＢがトランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３のドレインに接続される。メモリセルＭＣ４〜ＭＣ６の端子Ａがグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に接続され、ゲートがワード線ＷＬ＜２＞に接続され、端子ＢがトランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３のドレインに接続される。トランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３のゲートが電圧供給線ＳＴに接続され、ソースが電圧供給線ＶＷＤに接続される。メモリマットＭ＿Ｒにおける接続関係はメモリマットＭ＿Ｌと同様であるため、ここでは詳細な説明を繰り返さない。

図３は、センスラッチおよびバッファ回路間の配線を示す図である。同図を参照して、センスラッチＳＬおよびバッファ回路ＢＦ間の配線ＩＯの両側に接地電圧ＶＳＳのシールド配線がほぼ平行に延在している。言い換えれば、配線ＩＯおよび接地電圧ＶＳＳのシールド配線が交互に延在している。このような構成により、配線間の干渉を防ぐことができる。

図４は、センスラッチおよびバッファ回路間の配線の他の例を示す図である。同図を参照して、センスラッチＳＬおよびバッファ回路ＢＦ間の配線ＩＯをツイスト配線にすることにより、配線間の干渉を防ぐことができる。

なお、センスラッチＳＬおよびバッファ回路ＢＦ間の配線は、接地電圧のシールド配線およびツイスト配線を適宜組み合わせることも可能である。

［データ読み出し動作］
次に、本発明の第１の実施の形態に係る半導体記憶装置がメモリセルに対してデータ読み出しおよびデータ書き込みを行なう際の動作について説明する。

ここでは、メモリマットＭ＿Ｌのワード線ＷＬ＜１＞に対応するメモリセルＭＣ１〜ＭＣ３にデータ読み出しおよびデータ書き込みを行なう場合について説明する。

データ読み出し時、読み出しデータに対応する電圧がワード線ＷＬ＜１＞に印加され、メモリセルＭＣ４〜ＭＣ６におけるリーク電流を抑制するための低電圧、たとえば−２Ｖがワード線ＷＬ＜２＞に印加される。また、たとえば３．５Ｖの電圧が電圧供給線ＴＲ＿Ｌに印加され、接地電圧が電圧供給線ＰＣ＿Ｌに印加され、１．８Ｖの電圧が電圧供給線ＦＰＣ＿Ｌに印加され、接地電圧が電圧供給線ＳＴおよび電圧供給線ＶＷＤに印加される。このとき、トランスファＭＯＳトランジスタＭＴ１〜ＭＴ３がオン状態となり、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３がオフ状態となり、メモリセルＭＣ１〜ＭＣ３のうちワード線ＷＬ＜１＞に印加された電圧より低い閾値電圧を有するメモリセルがオン状態となり、メモリセルＭＣ４〜ＭＣ６がオフ状態となり、トランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３がオフ状態となる。

そして、たとえば２Ｖの電圧が電圧供給線ＰＣ＿Ｌに印加され、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３がオン状態となる。そうすると、２Ｖであるプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３のゲート電圧から閾値電圧だけ小さい電圧にグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞
がプリチャージされる、すなわちグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に電荷が蓄積される。

そして、たとえば８Ｖの電圧が電圧供給線ＳＴに印加され、トランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３がオン状態となる。そうすると、グローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞のうち、オン状態のメモリセルＭＣに接続されるグローバルビット線ＧＢＬ＿Ｌに蓄積された電荷がディスチャージ、すなわちオン状態のメモリセルＭＣの端子Ａおよび端子Ｂ間を流れて電圧供給線ＶＷＤに流れる。グローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞にプリチャージされた電荷がディスチャージされると、グローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞における電圧が変わる。そして、センスラッチＳＬ１〜ＳＬ３は、グローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞の電圧変動に基づいてメモリセルＭＣ１〜ＭＣ３に記憶されたデータの論理レベルを検出し、バッファ回路ＢＦへ出力する。

なお、プリチャージ／ディスチャージＭＯＳは、メモリセルが複数ビットのデータを記憶する場合、データ読み出し時、グローバルビット線ＧＢＬをプリチャージして電圧変動の検出が行なわれた後、電圧供給線ＦＰＣ＿Ｌに接地電圧を供給してグローバルビット線ＧＢＬをディスチャージしてから再びプリチャージする。このような構成により、メモリセルから複数ビットのデータを読み出すために複数の電圧を連続してワード線ＷＬに印加しても、メモリセルの閾値電圧に応じたグローバルビット線ＧＢＬの電圧変動を正確に検出することができる。

［データ書き込み動作］
データ書き込み時、バッファ回路ＢＦは、半導体記憶装置外部から受けた書き込みデータをセンスラッチＳＬへ出力する。そして、たとえば３．５Ｖの電圧が電圧供給線ＴＲ＿Ｌに印加される。書き込み対象のメモリセルＭＣに対応するグローバルビット線ＧＢＬ＿Ｌには、センスラッチＳＬからたとえば接地電圧の電圧が印加され、書き込み対象でないメモリセルＭＣに対応するグローバルビット線ＧＢＬ＿Ｌには、センスラッチＳＬからたとえば４．５Ｖの電圧が印加される。

そして、たとえば８Ｖの電圧が電圧供給線ＳＴに印加され、４．５Ｖの電圧が電圧供給線ＶＷＤに印加され、トランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５３がオン状態となる。そうすると、メモリセルＭＣ１〜ＭＣ６の端子Ｂの電圧が４．５Ｖとなる。また、メモリセルＭＣの閾値電圧より大きい電圧がワード線ＷＬ＜１＞に印加され、メモリセルＭＣ４〜ＭＣ６におけるリーク電流を抑制するための低電圧、たとえば−２Ｖがワード線ＷＬ＜２＞に印加される。ここで、ワード線ＷＬ＜１＞において、書き込み対象のメモリセルＭＣの端子Ａの電圧は０Ｖであり、書き込み対象でないメモリセルＭＣの端子Ａの電圧は４．５Ｖであることから、書き込み対象のメモリセルＭＣの端子Ａおよび端子Ｂ間に電荷が流れてデータ書き込みが行なわれる。

したがって、本発明の第１の実施の形態に係る半導体記憶装置では、データ読み出しまたはデータ書き込みの対象となるメモリセルに対応するメモリマットおよびトランジスタごとに独立して電圧供給等の制御を行なうことができるため、グローバルビット線を充放電する電荷量を低減することができ、半導体記憶装置の消費電力を低減することができる。

次に、パラレルデータ読み出しおよびパラレルデータ書き込み、すなわちメモリマットＭ＿ＬおよびメモリマットＭ＿Ｒの両方におけるメモリセルに対してデータ読み出しおよびデータ書き込みを行なう場合について説明する。メモリセルに対するデータ読み出しおよびデータ書き込み動作の詳細については前述した内容と同様であるため、ここでは詳細
な説明を繰り返さない。

［パラレルデータ読み出し動作］
パラレルデータ読み出し時、制御回路ＣＮＴＬは、電圧発生回路ＰＳを制御して、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ６をオン状態としてグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞およびＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞をプリチャージする。そして、制御回路ＣＮＴＬは、トランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５６をオン状態としてグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞およびＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞をディスチャージする。

そして、制御回路ＣＮＴＬは、メモリマットＭ＿Ｌに対応するトランスファＭＯＳトランジスタＭＴ１〜ＭＴ３をオン状態とし、メモリマットＭ＿Ｒに対応するトランスファＭＯＳトランジスタＭＴ４〜ＭＴ６をオフ状態として、メモリマットＭ＿ＬのメモリセルＭＣに接続されるグローバルビット線ＧＢＬの電圧変動に基づいてメモリセルＭＣに記憶されたデータを検出する。そして、制御回路ＣＮＴＬは、メモリマットＭ＿Ｌに対応するトランスファＭＯＳトランジスタＭＴ１〜ＭＴ３をオフ状態とし、メモリマットＭ＿Ｒに対応するトランスファＭＯＳトランジスタＭＴ４〜ＭＴ６をオン状態として、メモリマットＭ＿ＲのメモリセルＭＣに接続されるグローバルビット線ＧＢＬの電圧変動に基づいてメモリセルＭＣに記憶されたデータを検出する。

［パラレルデータ書き込み］
パラレルデータ書き込み時、バッファ回路ＢＦは、半導体記憶装置外部から受けた、メモリマットＭ＿ＬのメモリセルＭＣに対する書き込みデータをセンスラッチＳＬへ出力する。そして、制御回路ＣＮＴＬは、電圧発生回路ＰＳを制御して、トランスファＭＯＳトランジスタＭＴ１〜ＭＴ３をオン状態とし、トランスファＭＯＳトランジスタＭＴ４〜ＭＴ６をオフ状態とし、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３をオン状態とする。センスラッチＳＬは、トランスファＭＯＳトランジスタＭＴ１〜ＭＴ３を介してグローバルビット線ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞に書き込みデータに対応する電荷をチャージする。

そして、バッファ回路ＢＦは、半導体記憶装置外部から受けた、メモリマットＭ＿ＲのメモリセルＭＣに対する書き込みデータをセンスラッチＳＬへ出力する。そして、制御回路ＣＮＴＬは、トランスファＭＯＳトランジスタＭＴ１〜ＭＴ３をオフ状態とし、トランスファＭＯＳトランジスタＭＴ４〜ＭＴ６をオン状態とし、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ４〜ＭＰＣ６をオン状態とする。センスラッチＳＬは、トランスファＭＯＳトランジスタＭＴ４〜ＭＴ６を介してグローバルビット線ＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞に書き込みデータに対応する電荷をチャージする。そして、制御回路ＣＮＴＬは、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒに対応するトランスファＭＯＳトランジスタＭＴ５１〜ＭＴ５６をオン状態としてメモリマットＭ＿ＬおよびメモリマットＭ＿ＲのメモリセルＭＣの端子Ａおよび端子Ｂ間に電荷を流す。

したがって、本発明の第１の実施の形態に係る半導体記憶装置では、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒの両方におけるメモリセルＭＣに対してデータ読み出しおよびデータ書き込みを効率的に行なうことができ、半導体記憶装置に対するアクセス時間の増大を防ぐことができる。

なお、パラレルデータ読み出しおよびパラレルデータ書き込みにおいて、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒに対するデータ読み出しおよびデータ書き込みの順番を入れ替えることも可能である。

［レイアウト］
図５は、本発明の第１の実施の形態に係る半導体記憶装置におけるプリチャージ／ディスチャージＭＯＳトランジスタのレイアウトを示す図である。

同図を参照して、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌはプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ１〜ＭＰＣ３に対応し、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒはプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ４〜ＭＰＣ６に対応する。

プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿ＬおよびＭＰＣ＿Ｒは、グローバルビット線ＧＢＬの延在方向に順次ドレイン（導通電極）領域、ゲート（制御電極）領域およびソース（導通電極）領域が形成される。ドレイン領域およびソース領域は半導体記憶装置の基板の拡散層Ｐに形成され、ゲート領域は拡散層Ｐの上に形成される。

プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌにおいて、ドレイン領域Ｄ＿Ｌ、ゲート領域Ｇ＿Ｌおよびソース領域Ｓ＿ＬにそれぞれコンタクトＴＤ＿Ｌ、ＴＧ＿ＬおよびＴＳ＿Ｌが形成される。ドレイン領域Ｄ＿ＬがコンタクトＴＤ＿Ｌを介してグローバルビット線ＧＢＬ＿Ｌに接続され、ゲート領域Ｇ＿ＬがコンタクトＴＧ＿Ｌを介して電圧供給線ＰＣ＿Ｌに接続され、ソース領域Ｓ＿ＬがコンタクトＴＳ＿Ｌを介して電圧供給線ＦＰＣ＿Ｌに接続される。プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒの各領域およびコンタクトの接続関係はプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌと同様であるためここでは詳細な説明を繰り返さない。

プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌのドレイン領域Ｄ＿ＬがメモリマットＭ＿Ｌ側に配置され、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒのソース領域Ｓ＿ＲがメモリマットＭ＿Ｒ側に配置される。

すなわち、グローバルビット線ＧＢＬの延在方向に順次、メモリマットＭ＿Ｌ、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌのドレイン領域Ｄ＿Ｌ、ゲート領域Ｇ＿Ｌ、ソース領域Ｓ＿Ｌ、センスラッチＳＬ、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒのドレイン領域Ｄ＿Ｒ、ゲート領域Ｇ＿Ｒ、ソース領域Ｓ＿ＲおよびメモリマットＭ＿Ｒが配置される。

ここで、アライメントずれによってゲート領域Ｇ＿Ｌおよびゲート領域Ｇ＿Ｒが同図において右上がりの斜線で示す領域にずれて、拡散層およびゲート領域の位置関係が所望のレイアウトと異なってしまう場合がある。この場合、たとえばプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌのドレイン領域Ｄ＿Ｌの面積が大きくなり、プリチャージする領域の面積、すなわちドレイン領域およびグローバルビット線ＧＢＬの面積が大きくなる。そうすると、メモリマットＭ＿ＬにおけるメモリセルＭＣの閾値等の特性が変わってしまう。

しかしながら、本発明の第１の実施の形態に係る半導体記憶装置では、同図に示すようにアライメントずれが生じてもプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒのドレイン領域Ｄ＿Ｒの面積がドレイン領域Ｄ＿Ｌと同様に大きくなるため、メモリマットＭ＿ＬおよびメモリマットＭ＿ＲでメモリセルＭＣの閾値等の特性ずれが生じることを防ぐことができる。

［レイアウトの変形例］
図６は、本発明の第１の実施の形態に係る半導体記憶装置におけるプリチャージ／ディスチャージＭＯＳトランジスタのレイアウトの変形例を示す図である。

同図を参照して、センスラッチＳＬおよびメモリマットＭ＿Ｌ間においてグローバルビット線ＧＢＬの延在方向にＭＯＳトランジスタ（第４のトランジスタ）Ｔ１およびＭＯＳトランジスタ（第５のトランジスタ）Ｔ２が配置される。また、センスラッチＳＬおよびメモリマットＭ＿Ｒ間においてグローバルビット線ＧＢＲの延在方向にＭＯＳトランジスタ（第６のトランジスタ）Ｔ３およびＭＯＳトランジスタ（第７のトランジスタ）Ｔ４が配置される。ＭＯＳトランジスタＴ１およびＭＯＳトランジスタＴ２のソース領域Ｓが拡散層Ｐにおいて共通に形成される。ＭＯＳトランジスタＴ３およびＴ４のソース領域Ｓが拡散層Ｐにおいて共通に形成される。

すなわち、グローバルビット線ＧＢＬの延在方向に順次、メモリマットＭ＿Ｌ、ＭＯＳトランジスタＴ１のドレイン領域Ｄ１、ゲート領域Ｇ１、ＭＯＳトランジスタＴ１およびＭＯＳトランジスタＴ２のソース領域Ｓ、ＭＯＳトランジスタＴ２のゲート領域Ｇ２、ドレイン領域Ｄ２、センスラッチＳＬ、ＭＯＳトランジスタＴ３のドレイン領域Ｄ２、ゲート領域Ｇ２、ＭＯＳトランジスタＴ３およびＭＯＳトランジスタＴ４のソース領域Ｓ、ＭＯＳトランジスタＴ４のゲート領域Ｇ１、ドレイン領域Ｄ１およびメモリマットＭ＿Ｒが配置される。

センスラッチＳＬおよびメモリマットＭ＿Ｌ間において配置されるＭＯＳトランジスタＴ１およびＭＯＳトランジスタＴ２のうち、メモリマットＭ＿Ｌに対して近いＭＯＳトランジスタＴ１のドレイン領域Ｄ１にグローバルビット線ＧＢＬ＿Ｌが接続され、また、ゲート領域Ｇ１に電圧供給線ＰＣ＿Ｌが接続される。すなわち、メモリマットＭ＿Ｌに対して近いＭＯＳトランジスタＴ１がプリチャージ／ディスチャージＭＯＳトランジスタとして使用される。

センスラッチＳＬおよびメモリマットＭ＿Ｒ間において配置されるＭＯＳトランジスタＴ３およびＴ４のうち、メモリマットＭ＿Ｒに対して遠いＭＯＳトランジスタＴ３のドレイン領域Ｄ１にグローバルビット線ＧＢＬ＿Ｒが接続され、また、ゲート領域Ｇ２に電圧供給線ＰＣ＿Ｒが接続される。すなわち、メモリマットＭ＿Ｒに対して遠いＭＯＳトランジスタＴ３がプリチャージ／ディスチャージＭＯＳトランジスタとして使用される。

したがって、図６に示す構成では、図５に示す構成と同様に、アライメントずれが生じてもドレイン領域Ｄ＿Ｌおよびドレイン領域Ｄ＿Ｒの面積が同様に大きくなるため、メモリマットＭ＿ＬおよびメモリマットＭ＿ＲでメモリセルＭＣの閾値等の特性ずれが生じることを防ぐことができる。

また、本発明の第１の実施の形態に係る半導体記憶装置のように、センスラッチＳＬの両側にプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣが配置される構成では、各プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣがセンスラッチに対して対称な配置であることが半導体記憶装置のレイアウト設計を簡易に行なうために好ましい。

ここで、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣにおけるドレイン領域およびソース領域の構造が異なる場合、たとえばドレイン領域またはソース領域に高電圧を供給するためにゲート領域およびソース領域間の距離とゲート領域およびドレイン領域間の距離とが異なる構成とする場合がある。また、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣにおいて、ドレイン領域と周辺領域との接続関係、およびソース領域と周辺部との接続関係が異なり、ドレイン領域およびソース領域でコンタクト等の数が異なる場合がある。

図５に示す構成では、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌお
よびＭＰＣ＿Ｒをセンスラッチに対して対称な配置とすると、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌではドレイン領域として使用していた領域をプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒではソース領域として使用することになるため、ドレイン領域およびソース領域の構造が異なる場合に対応することができない。

しかしながら、図６に示す構成では、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿ＬおよびＭＰＣ＿Ｒをセンスラッチに対して対称な配置としても、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌでソース領域として使用していた領域をプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒでもソース領域として使用し、また、プリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｌでは使用していないドレイン領域Ｄ２をプリチャージ／ディスチャージＭＯＳトランジスタＭＰＣ＿Ｒで使用するため、ドレイン領域およびソース領域の構造が異なる場合に対応することができる。したがって、図６に示す構成では、図５に示す構成に対して、半導体記憶装置のレイアウト設計の簡易化を図ることができる。

また、本発明の第１の実施の形態に係る半導体記憶装置では、センスラッチＳＬがメモリマットＭ＿ＬおよびメモリマットＭ＿Ｒ間で共有され、かつメモリマットＭ＿ＬおよびメモリマットＭ＿Ｒに挟まれた状態で配置される。このような構成により、グローバルビット線長を短くすることができ、メモリセルに対するデータ読み出し時間およびデータ書き込み時間の増大を防ぐことができる。また、グローバルビット線長を短くすることができるため、グローバルビット線を充放電する電荷量を低減することができ、データ書き込み時におけるメモリセルの閾値電圧のばらつきを防ぐことができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、バッファ回路の配置を変更した半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体記憶装置と同様である。

図７は、本発明の第２の実施の形態に係る半導体記憶装置の構成を概略的に示す図である。図８は、本発明の第２の実施の形態に係る半導体記憶装置におけるセンスラッチ部およびメモリマットの構成を示す図である。

図７および図８を参照して、メモリマットＭ０＿Ｌ〜Ｍ３＿Ｌの右側にセンスラッチ部ＳＬＵ０〜ＳＬＵ３が配置され、センスラッチ部ＳＬＵ０〜ＳＬＵ３の右側にバッファ回路ＢＦ０〜ＢＦ３が配置され、バッファ回路ＢＦ０〜ＢＦ３の右側にメモリマットＭ０＿Ｒ〜Ｍ３＿Ｒが配置される。すなわち、センスラッチ部ＳＬＵおよびバッファ回路ＢＦは、メモリマットＭ＿ＲおよびＭ＿Ｌに挟まれた状態で配置される。

ところで、センスアンプおよび入出力回路間の配線が長い場合には、配線容量が大きいためにデータ読み出し時間が増大してしまうが、特許文献１〜４記載の半導体記憶装置では、センスアンプおよび入出力回路間のデータ転送に起因するデータ読み出し時間の増大を防ぐことができないという問題点があった。

特に、メモリセルが複数ビットのデータを記憶する半導体記憶装置では、データ読み出し時、ワード線に複数種類の電圧が印加され、各電圧に応じたグローバルビット線の電圧変動をセンスアンプが検出し、検出結果を表わす２値のデータをバッファ回路に出力する。そして、バッファ回路は、センスアンプから受けた２値のデータを多値のデータに変換
して外部へ出力する。したがって、メモリセルが複数ビットのデータを記憶する場合には、バッファ回路と外部とのデータ転送回数に対してセンスアンプおよびバッファ回路間におけるデータ転送回数が多くなるため、データ読み出し時間の増大が顕著になる。

しかしながら、本発明の第２の実施の形態に係る半導体記憶装置では、センスアンプを含むセンスラッチＳＬおよびバッファ回路ＢＦが、メモリマットＭ＿ＬおよびメモリマットＭ＿Ｒ間で共有され、かつメモリマットＭ＿ＬおよびメモリマットＭ＿Ｒに挟まれた状態で配置される。このような構成により、バッファ回路および半導体記憶装置外部間のデータ転送と比べてデータ読み出し時間に対する影響の大きいセンスアンプおよびバッファ回路間におけるデータ転送時間の増大を防ぐことができる。したがって、本発明の第２の実施の形態に係る半導体記憶装置では、データ読み出し等、半導体記憶装置に対するアクセス時間の増大を防ぐことができる。

なお、本発明の第１および第２の実施の形態に係る半導体記憶装置は、たとえばメモリセル配置がＮＡＮＤ型、ＮＯＲ型およびＡＧ−ＡＮＤ型のメモリ等、様々な種類のメモリに適用することが可能である。また、高速動作が要求されるＳＲＡＭ等のメモリに適用する場合には、特に効果が大きい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体記憶装置の構成を概略的に示す図である。 本発明の第１の実施の形態に係る半導体記憶装置におけるセンスラッチ部およびメモリマットの構成を示す図である。 センスラッチおよびバッファ回路間の配線を示す図である。 センスラッチおよびバッファ回路間の配線の他の例を示す図である。 本発明の第１の実施の形態に係る半導体記憶装置におけるプリチャージ／ディスチャージＭＯＳトランジスタのレイアウトを示す図である。 本発明の第１の実施の形態に係る半導体記憶装置におけるプリチャージ／ディスチャージＭＯＳトランジスタのレイアウトの変形例を示す図である。 本発明の第２の実施の形態に係る半導体記憶装置の構成を概略的に示す図である。 本発明の第２の実施の形態に係る半導体記憶装置におけるセンスラッチ部およびメモリマットの構成を示す図である。

符号の説明

Ｍ０＿Ｌ〜Ｍ３＿Ｌ，Ｍ０＿Ｒ〜Ｍ３＿Ｒ，Ｍ＿Ｌ，Ｍ＿Ｒ メモリマット、ＳＬＵ０〜ＳＬＵ３，ＳＬＵ センスラッチ部、ＢＦ０〜ＢＦ３，ＢＦ バッファ回路（入出力回路）、ＰＳ 電圧発生回路、ＣＮＴＬ０〜ＣＮＴＬ３ 制御回路、ＭＴ１〜ＭＴ６ トランスファＭＯＳトランジスタ（第２のトランジスタ）、ＭＴ５１〜ＭＴ５６ トランスファＭＯＳトランジスタ（第３のトランジスタ）、ＭＰＣ１〜ＭＰＣ６，ＭＰＣ＿Ｌ，ＭＰＣ＿Ｒ，ＭＰＣ プリチャージ／ディスチャージＭＯＳトランジスタ（第１のトランジスタ）、ＳＬ１〜ＳＬ３，ＳＬ センスラッチ、ＭＣ１〜ＭＣ１２，ＭＣ メモリセル、ＴＲ＿Ｌ，ＦＰＣ＿Ｌ，ＰＣ＿Ｌ，ＴＲ＿Ｒ，ＦＰＣ＿Ｒ，ＰＣ＿Ｒ 電圧供給線、ＧＢＬ＿Ｌ＜１＞〜ＧＢＬ＿Ｌ＜３＞，ＧＢＬ＿Ｒ＜１＞〜ＧＢＬ＿Ｒ＜３＞，ＧＢＬ＿Ｌ，ＧＢＬ＿Ｒ，ＧＢＬ グローバルビット線（電流線）、Ａ，Ｂ 端子、ＷＬ＜１＞〜ＷＬ＜
４＞ ワード線（電圧供給線）、ＴＤ＿Ｌ，ＴＧ＿Ｌ，ＴＳ＿Ｌ，ＴＤ＿Ｒ，ＴＧ＿Ｒ，ＴＳ＿Ｒ コンタクト、Ｇ＿Ｌ，Ｇ＿Ｒ ゲート領域、Ｓ＿Ｌ，Ｓ＿Ｒ，Ｓ ソース領域、Ｄ＿Ｌ，Ｄ＿Ｒ，Ｄ１，Ｄ２ ドレイン領域、Ｔ１〜Ｔ４ ＭＯＳトランジスタ（第４〜第７のトランジスタ）、Ｐ 拡散層、ＩＯ 配線。

Claims (7)

1. 各々が、データを記憶するメモリセルを含む複数個のメモリマットと、
   前記メモリセルが記憶するデータの検出を行なうセンスアンプと、
   前記センスアンプが検出した読み出しデータを外部へ出力するバッファ回路とを備え、
   前記センスアンプおよび前記バッファ回路は、前記複数個のメモリマット間で共有され、前記複数個のメモリマットに挟まれた状態で配置される半導体記憶装置。
2. 前記バッファ回路は、さらに、前記メモリセルに対する書き込みデータを外部から入力し、
   前記半導体記憶装置は、さらに、
   前記入力したメモリセルに対する書き込みデータおよび前記検出された読み出しデータの一時保存を行なうラッチ回路を備え、
   前記センスアンプ、前記バッファ回路および前記ラッチ回路は、前記複数個のメモリマット間で共有され、前記複数個のメモリマットに挟まれた状態で配置される請求項１記載の半導体記憶装置。
3. 各々が、データを記憶するメモリセルを含む第１のメモリマットおよび第２のメモリマットと、
   前記メモリマットごとに少なくとも１本ずつ配置され、前記メモリセルの一方の導通電極に接続される第１の電流線と、
   前記各メモリマット間で共有され、前記メモリセルに対する書き込みデータに対応する電荷を前記第１の電流線に蓄え、かつ前記第１の電流線の電圧値または電流値に基づいて前記メモリセルが記憶するデータを検出するセンスラッチと、
   前記メモリマットごとに少なくとも１本ずつ配置される第２の電流線と、
   前記第１の電流線に対応して配置され、前記第１の電流線と前記第２の電流線との接続および非接続を切り替える複数個の第１のトランジスタと、
   前記第１の電流線に対応して配置され、前記第１の電流線と前記センスラッチとの接続および非接続を切り替える複数個の第２のトランジスタと、
   前記メモリマットごとに少なくとも１本ずつ配置される第３の電流線と、
   前記第１の電流線に対応して配置され、前記メモリセルの他方の導通電極と前記第３の電流線との接続および非接続を切り替える複数個の第３のトランジスタとを備える半導体記憶装置。
4. 前記半導体記憶装置は、さらに、
   前記各トランジスタに電圧を供給する電圧発生回路と、
   前記センスラッチおよび前記電圧発生回路を制御する制御回路とを備え、
   前記制御回路は、前記センスラッチおよび前記電圧発生回路を制御して、
   前記各メモリマットの前記メモリセルに対するデータ読み出し時、前記各メモリマットに対応する前記第１のトランジスタを活性化させて前記第１の電流線および前記第２の電流線を接続した後、前記各メモリマットに対応する前記第３のトランジスタを活性化させて前記メモリセルの他方の導通電極および前記第３の電流線を接続し、その後、
   前記各メモリマットのいずれか１つに対応する前記第２のトランジスタを順次活性化させるとともに他の前記メモリマットの前記第２のトランジスタを非活性化させて、前記活性化させた第２のトランジスタに対応する前記第１の電流線の電圧値または電流値に基づいて、前記活性化させた第２のトランジスタに対応する前記第１の電流線に接続される前記メモリセルの記憶データを順次検出する請求項３記載の半導体記憶装置。
5. 前記半導体記憶装置は、さらに、
   前記各トランジスタに電圧を供給する電圧発生回路と、
   前記センスラッチおよび前記電圧発生回路を制御する制御回路とを備え、
   前記制御回路は、前記センスラッチおよび前記電圧発生回路を制御して、
   前記各メモリマットの前記メモリセルに対するデータ書き込み時、前記各メモリマットのいずれか１つに対応する前記第２のトランジスタを順次活性化させ、他の前記メモリマットの前記第２のトランジスタを非活性化させるとともに前記活性化させた第２のトランジスタに接続される前記第１の電流線に前記書き込みデータに対応する電荷を蓄え、その後、前記各メモリマットに対応する前記第３のトランジスタを活性化させて前記メモリセルの他方の導通電極および前記第３の電流線を接続する請求項３記載の半導体記憶装置。
6. 前記第１の電流線の延在方向に順次、前記第１のメモリマット、前記第１のメモリマットに対応する前記第１のトランジスタのドレイン領域、ゲート領域、ソース領域、前記センスラッチ、前記第２のメモリマットに対応する前記第１のトランジスタのドレイン領域、ゲート領域、ソース領域および前記第２のメモリマットが配置される請求項３記載の半導体記憶装置。
7. 前記センスラッチおよび前記第１のメモリマット間に第４のトランジスタおよび第５のトランジスタが配置され、前記第４のトランジスタおよび前記第５のトランジスタのソース領域が共通に形成され、
   前記センスラッチおよび前記第２のメモリマット間に第６のトランジスタおよび第７のトランジスタが配置され、前記第６のトランジスタおよび前記第７のトランジスタのソース領域が共通に形成され、
   前記第１の電流線の延在方向に順次、前記第１のメモリマット、前記第４のトランジスタのドレイン領域、ゲート領域、前記第４のトランジスタおよび前記第５のトランジスタのソース領域、前記第５のトランジスタのゲート領域、ドレイン領域、前記センスラッチ、前記第６のトランジスタのドレイン領域、ゲート領域、前記第６のトランジスタおよび前記第７のトランジスタのソース領域、前記第７のトランジスタのゲート領域、ドレイン領域および前記第２のメモリマットが配置され、
   前記第４のトランジスタが前記第１のメモリマットに対応する前記第１のトランジスタとして使用され、前記第６のトランジスタが前記第２のメモリマットに対応する前記第１のトランジスタとして使用される請求項３記載の半導体記憶装置。

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