JP2004362760A

JP2004362760A - マルチポートメモリ装置

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Publication number: JP2004362760A
Application number: JP2004166015A
Authority: JP
Inventors: Seung-Hoon Lee; 李昇勳
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-03
Filing date: 2004-06-03
Publication date: 2004-12-24
Also published as: DE102004027882A1; US20040246807A1; US7120081B2; TW200519963A; KR20040105007A; KR100546331B1; TWI256647B

Abstract

【課題】スタックバンクごとに独立的に動作するマルチポートメモリ装置を提供する。
【解決手段】多数個のポートと２つ以上のバンクが１つのデータラインセンスアンプを共有する多数個のスタックバンクを含むマルチポートメモリ装置であり、それぞれのスタックバンクと読出しバッファ間にはデータラインセンスアンプが連結されて選択されたバンクのメモリセルから読み出されたデータをセンシングし、それぞれのポートとそれぞれ連結される読出しバッファはデータラインセンスアンプから出力されたメモリセルデータを保存してポートに出力し、それぞれのポートと連結される書込みバッファはポートを介して直列に入力される書込みデータを並列に変換して保存し、それぞれのデータラインドライバとそれぞれの書込みバッファ間は書込みデータラインにより連結される。
【選択図】図４

Description

本発明は、マルチポートメモリ装置に係り、特にスタックバンクごとに独立的に動作するマルチポートメモリ装置に関する。

入力ポート及び出力ポートを介して１対のデータが同時にメモリセルアレイから読み出されるとともにメモリセルアレイに書き込まれる一般的なデュアルポートメモリ装置がある。デュアルポートメモリ装置は、ビデオカメラなどにおいて画像メモリ装置として使われる。デュアルポートメモリ装置は、同時にアクセス可能なポートが限定される問題点を抱いているために、高機能化・高画質化の実現のために、用途に応じて必要なポート数を確保できるマルチポートメモリ装置の存在が必要である。

マルチポートメモリ装置は、その内部でマルチチャンネルを介して独立的にバンクアクセス動作を行う。独立的なバンクアクセス動作と共に独立的な読出し及び書込み動作がマルチポートメモリ装置の動作速度を決定する要素となる。独立的な読出し及び書込み動作は、マルチポートメモリ装置内部のデータライン構造と密接な関係がある。

図１は、従来のマルチポートメモリ装置の内部構造を説明する図面である。これを参照すれば、マルチポートメモリ装置１０は、複数個のバンク、バンク０（１００）、バンク１（１０１）、バンク２（１０２）及びバンク３（１０３）、データラインセンスアンプ（ＩＯＳＡ）１１０，１１２、データラインドライバ（ＩＯＤＲＶ）１２０，１２２、書込みバッファ１３０，１３２，１３４，１３６、読出しバッファ１４０，１４２，１４４，１４６、並びに、複数個のポート、すなわちポート０（１５０）、ポート１（１５２）、ポート２（１５４）及びポート３（１５６）を含む。バンク０（１００）とバンク１（１０１）、バンク２（１０２）とバンク３（１０３）は、スタックバンク構造で構成され、ポート１５０，１５２，１５４，１５６を介してマルチビット、例えば５１２ビットデータが入出力される。

バンク０（１００）とバンク１（１０１）とは、第１グローバルデータラインＧＩＯ＜ｉ＞（ｉ＝０，１，２， …，５１１）を介して第１ＩＯＳＡ１１０または第１ＩＯＤＲＶ１２０と連結され、バンク２（１０２）とバンク３（１０３）とは、第２グローバルデータラインＧＩＯ＜ｊ＞（ｊ＝０，１，２， …，５１１）を介して第２ＩＯＳＡ１１２または第２ＩＯＤＲＶ１２２と連結される。ＩＯＳＡ１１０，１１２は、読出しデータラインＲＤＬを介して読出しバッファ１４０，１４２，１４４，１４６と連結され、読出しバッファ１４０，１４２，１４４，１４６のそれぞれは、ポート１５０，１５２，１５４，１５６と連結される。ＩＯＤＲＶ１２０，１２２は、書込みデータラインＷＤＬを介して書込みバッファ１３０，１３２，１３４，１３６と連結され、書込みバッファ１３０，１３２，１３４，１３６のそれぞれは、ポート１５０，１５２，１５４，１５６と連結される。

このような構造のマルチバンクメモリ装置１０の読出し及び書込み動作は、次の通りなされる。図２は、マルチバンクメモリ装置１０の読出しデータ経路を説明する図面である。これを参照すれば、バンク０（１００）とバンク１（１０１）とから読み出された５１２個のメモリセルデータは、第１グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介して第１ＩＯＳＡ１１０に伝えられる。バンク２（１０２）とバンク３（１０３）とから読み出された５１２個のメモリセルデータは、第２グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介して第２ＩＯＳＡ１１２に伝えられる。第１ＩＯＳＡ１１０と第２ＩＯＳＡ１１２とは、読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を共有する。

第１及び第２ＩＯＳＡ１１０，１１２が読出しデータラインＲＤＬを共有しているために、第１及び第２ＩＯＳＡ１１０，１１２のうちいずれか１つだけ選択的に読出しバッファ１４０，１４２，１４４，１４６と連結される。例えば、第１ＩＯＳＡ１１０が読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞と連結される場合は、バンク０（１００）とバンク１（１０１）とから選択された５１２個のメモリセルデータが、第１ＩＯＳＡ１１０により感知増幅されて読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を介して読出しバッファ１４０，１４２，１４４，１４６のうちいずれか１つ、例えば第１読出しバッファ１４０に保存される。第１読出しバッファ１４０に保存された５１２ビットデータは、ポート０（１５０）を介して順次に出力される。

ここで、バンク０（１００）とバンク１（１０１）とがアクセスされて読み出されたメモリセルデータが読出しバッファ１４０とポート０（１５０）とを介して出力される間、バンク２（１０２）とバンク３（１０３）のメモリセルデータはアクセスされない。

図３は、図１のマルチポートメモリ装置の書込みデータ経路を説明する図面である。これを参照すれば、図２の読出しデータ経路と類似していて、例えばポート０（１５０）を介して入力される書込みデータは、順次に第１書込みバッファ１３０に保存されて、５１２ビットのデータを構成する。第１書込みデータバッファ１３０に保存された５１２ビットデータは、書込みデータラインＷＤＬ＜０＞，ＷＤＬ＜１＞，ＷＤＬ＜２＞， …，ＷＤＬ＜５１１＞を介して、例えば第１ＩＯＤＲＶ１２０に伝えられる。第１ＩＯＤＲＶ１２０は、グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介してバンク０（１００）またはバンク１（１０１）と連結されて、選択されたバンク、例えばバンク０（１００）の５１２個のメモリセルに書込みデータを保存する。

書込み動作においても、ポート０（１５０）と書込みバッファ１３０とを介して入力された書込みデータがバンク０（１００）またはバンク１（１０１）のメモリセルにアクセスされて保存される間、バンク２（１０２）とバンク３（１０３）のメモリセルにはアクセスされない。

このように、従来のマルチポートメモリ装置１０は、スタックされたバンク０（１００）及びバンク１（１０１）と、バンク２（１０２）及びバンク３（１０３）とが互いに独立的にアクセスされないために、データ読出し速度とデータ書込み速度とが制限されるという問題点を抱いている。このような状況において、スタックバンク構造で独立的にアクセスされて独立的に読出し及び書込み動作が可能なマルチポートメモリ装置の必要性が存在する。

本発明の目的は、互いに独立的なアクセスの可能なスタックバンク構造を有するマルチポートメモリ装置を提供するところにある。

前記目的を達成するために、本発明のマルチポートメモリ装置の望ましい一例は、複数個のポートと、複数個のメモリセルが配列された少なくとも２個のバンクが１つのＩＯＳＡを共有する複数個のスタックバンクと、それぞれのスタックバンクと読出しバッファとの間に連結され、スタックバンク内の選択されたバンクのメモリセルから読み出されたデータをセンシングするＩＯＳＡと、それぞれのポートとそれぞれ連結され、ＩＯＳＡから出力されたメモリセルデータを保存してポートに出力する読出しバッファと、それぞれのＩＯＳＡとそれぞれの読出しバッファとの間を連結させる読出しデータラインとを含む。ＩＯＳＡは、スタックバンク内の選択されたバンクのメモリセルから並列に読み出されたデータをセンシングし、読出しバッファは、ＩＯＳＡから出力されたメモリセルデータをポートに直列に出力する。

前記目的を達成するために、本発明のマルチポートメモリ装置の望ましい他の例は、複数個のポートと、複数個のメモリセルが配列された少なくとも２個のバンクが１つのＩＯＤＲＶを共有する複数個のスタックバンクと、それぞれのポートと連結され、ポートを介して入力される書込みデータを保存する書込みバッファと、それぞれのスタックバンクと書込みバッファとの間に連結され、スタックバンク内の選択されたバンクのメモリセルに対して書込みデータを駆動するＩＯＤＲＶと、それぞれのＩＯＤＲＶとそれぞれの書込みバッファとの間を連結させる書込みデータラインとを含む。書込みバッファは、ポートを介して直列に入力される書込みデータを並列に変換して保存し、ＩＯＤＲＶは、スタックバンク内の選択されたバンクのメモリセルに書込みデータを並列に駆動する。

前記目的を達成するために、本発明のマルチポートメモリ装置のさらに望ましい例は、両方向に入出力される複数個のポートと、複数個のメモリセルが配列された少なくとも２個のバンクが１つのＩＯＳＡと１つのＩＯＤＲＶを共有する複数個のスタックバンクと、スタックバンクと読出しバッファとの間に連結され、スタックバンク内の選択されたバンクのメモリセルから並列に読み出されたデータをセンシングするＩＯＳＡと、それぞれの前記スタックバンクと書込みバッファとの間に連結され、スタックバンク内の選択されたバンクのメモリセルに書込みデータを並列に駆動するＩＯＤＲＶと、それぞれのポートとそれぞれ連結され、ＩＯＳＡから出力された並列メモリセルデータを保存してポートに直列に出力する読出しバッファと、それぞれのポートと連結され、ポートを介して直列に入力される書込みデータを並列に変換して保存する書込みバッファと、それぞれのＩＯＳＡとそれぞれの読出しバッファとの間を連結させる読出しデータラインと、それぞれのＩＯＤＲＶとそれぞれの書込みバッファとの間を連結させる書込みデータラインとを含む。

本発明のマルチポートメモリ装置によれば、複数個のスタックバンクが互いに独立的にアクセスされて独立的に読出し及び書込み動作が可能なために、データ処理量が多くなってデータ読出し速度とデータ書込み速度とが向上する。

本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及びそれに記載された内容を参照しなければならない。

以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。本発明の実施形態は、説明の便宜のために、４個のポートと２個のスタックバンク構造を有するマルチポートメモリ装置について例示的に説明する。この開示事項を多様な数のポートとスタックバンクとを有するマルチポートメモリ装置に拡張適用できることは当業者に自明である。

図４は、本発明の一実施形態によるマルチポートメモリ装置を説明する図面である。本発明の一実施形態のマルチポートメモリ装置４０は、第１スタックバンクのバンク０（４００）とバンク１（４０１）、第２スタックバンクのバンク２（４０２）とバンク３（４０３）、ＩＯＳＡ（４１０、４１２）、ＩＯＤＲＶ４２０，４２２、書込みバッファ４３０，４３２，４３４，４３６、読出しバッファ４４０，４４２，４４４，４４６、ポート０（４５０）、ポート１（４５２）、ポート２（４５４）並びに、ポート３（４５６）を含む。

バンク０（４００）とバンク１（４０１）とは、第１グローバルデータラインＧＩＯ＜ｉ＞（ｉ＝０〜５１１）を介して第１ＩＯＳＡ４１０と第１ＩＯＤＲＶ４２０とに連結される。バンク２（４０２）とバンク３（４０３）とは、第２グローバルデータラインＧＩＯ＜ｊ＞（ｊ＝０〜５１１）を介して第２ＩＯＳＡ４１２と第２ＩＯＤＲＶ４２２とに連結される。第１及び第２ＩＯＳＡ４１０，４１２は、第１読出しデータラインＲＤＬ＜ｉ＞（ｉ＝０〜５１１）と第２読出しデータラインＲＤＬ＜ｊ＞（ｊ＝０〜５１１）とを介して読出しバッファ４４０，４４２，４４４，４４６と連結される。

第１及び第２ＩＯＤＲＶ４２０，４２２は、第１書込みデータラインＷＤＬ＜ｉ＞（ｉ＝０〜５１１）と第２書込みデータラインＷＤＬ＜ｊ＞（ｊ＝０〜５１１）とを介して書込みバッファ４３０，４３２，４３４，４３６と連結される。第１書込みバッファ４３０と第１読出しバッファ４４０とはポート０（４５０）と連結され、第２書込みバッファ４３２と第２読出しバッファ４４２とはポート１（４５２）と連結され、第３書込みバッファ４３４と第３読出しバッファ４４４とはポート３（４５４）と連結され、第４書込みバッファ４３６と第４読出しバッファ４４６とはポート４（４５６）と連結される。

本実施形態のマルチポートメモリ装置４０は、図１のマルチポートメモリ装置１０と比較して、第１及び第２ＩＯＳＡ４１０，４１２と読出しバッファ４４０，４４２，４４４，４４６との間に連結される第２読出しデータラインＲＤＬ＜ｊ＞（ｊ＝０〜５１１）を追加的に含み、また、第１及び第２ＩＯＤＲＶ４２０，４２２と書込みバッファ４３０，４３２，４３４，４３６との間に連結される第２書込みデータラインＷＤＬ＜ｊ＞，（ｊ＝０〜５１１）を追加的に含むという点で異なる。

これは、本実施形態のようにＩＯＳＡ４１０，４１２を２個、そしてＩＯＤＲＶ４２０，４２２を２個含むマルチポートメモリ装置において、それぞれのＩＯＳＡ４１０，４１２とＩＯＤＲＶ４２０，４２２とを独立的に動作させるために、ＩＯＳＡ４１０，４１２とそれぞれ連結される第１及び第２読出しデータラインＲＤＬ＜ｉ＞，ＲＤＬ＜ｊ＞，（ｉ、ｊ＝０〜５１１）とＩＯＤＲＶ４２０，４２２とそれぞれ連結される第１及び第２書込みデータラインＷＤＬ＜ｉ＞，ＷＤＬ＜ｊ＞，（ｉ、ｊ＝０〜５１１）とを備えるために現れる差である。

本実施例のマルチポートメモリ装置４５０の読出し動作と書込み動作を図５及び図６を参照して説明する。

図５は、マルチポートメモリ装置４０の読出し経路を説明する図面である。これを参照すれば、バンク０（４００）とバンク１（４０１）とから読み出された５１２個のメモリセルデータは、第１グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介して第１ＩＯＳＡ４１０に伝えられる。バンク２（４０２）とバンク３（４０３）とから読み出された５１２個のメモリセルデータは、第２グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介して第２ＩＯＳＡ４１２に伝えられる。第１ＩＯＳＡ４１０は、第１読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を介して読出しバッファ４４０，４４２，４４４，４４６と連結され、第２ＩＯＳＡ４１２は、第２読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を介して読出しバッファ４４０，４４２，４４４，４４６と連結される。

バンク０（４００）とバンク１（４０１）とから選択された５１２個のメモリセルデータは、第１ＩＯＳＡ４１０により感知増幅されて第１読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を介して読出しバッファ４４０，４４２，４４４，４４６のうちいずれか１つ、例えば第１読出しバッファ４４０に保存される。バンク２（４０２）とバンク３（４０３）とから選択された５１２個のメモリセルデータは、第２ＩＯＳＡ４１２により感知増幅されて第２読出しデータラインＲＤＬ＜０＞，ＲＤＬ＜１＞，ＲＤＬ＜２＞， …，ＲＤＬ＜５１１＞を介して読出しバッファ４４０，４４２，４４４，４４６のうち他のいずれか１つ、例えば第２読出しバッファ４４２に保存される。第１読出しバッファ４４０に保存された５１２ビットデータは、ポート０（４５０）を介して順次に出力されて、第２読出しバッファ４４２に保存された５１２ビットデータは、ポート１（４５２）を介して順次に出力される。

ここで、バンク０（４００）とバンク１（４０１）とから読み出されたメモリセルデータがアクセスされて第１読出しバッファ４４０とポート０（４５０）とを介して出力される間、バンク２（４０２）とバンク３（４０３）とから読み出されたメモリセルデータがアクセスされ、第２読出しバッファ４４２とポート１（４５２）とを介して出力される。図１の従来マルチポートメモリ装置１０では、スタックされたバンク０（１００）及びバンク１（１０１）とバンク２（１０２）及びバンク３（１０３）とが互いに独立的にアクセスされずにマルチポートメモリ装置１０のデータ読出し速度が制限されたのに対して、本実施形態では、スタックされたバンク０（４００）及びバンク１（４０１）とバンク２（４０２）及びバンク３（４０３）とが互いに独立的にアクセスされるためにマルチポートメモリ装置４０のデータ読出し速度が速くなる。

図６は、マルチポートメモリ装置４０の書込み経路を説明する図面である。図６において、例えば、ポート０（５５０）を介して入力される書込みデータは、順次に第１書込みバッファ４３０に保存されて５１２ビットのデータを構成する。第１書込みデータバッファ４３０に保存された５１２ビットデータは、第１書込みデータラインＷＤＬ＜０＞，ＷＤＬ＜１＞，ＷＤＬ＜２＞， …，ＷＤＬ＜５１１＞を介して、例えば第１ＩＯＤＲＶ４２０に伝えられる。一方、例えば、ポート１（４５２）を介して入力される書込みデータは、順次に第２書込みバッファ４３２に保存されて５１２ビットのデータを構成する。第２書込みデータバッファ（４２２）に保存された５１２ビットデータは、第２書込みデータラインＷＤＬ＜０＞，ＷＤＬ＜１＞，ＷＤＬ＜２＞， …，ＷＤＬ＜５１１＞を介して、例えば第２ＩＯＤＲＶ４２２に伝えられる。

第１ＩＯＤＲＶ４２０は、第１グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介してバンク０（４００）またはバンク１（４０１）と連結されて、選択されたバンク、例えばバンク０４００の５１２個のメモリセルに書込みデータを保存する。第２ＩＯＤＲＶ４２２は、第２グローバルデータラインＧＩＯ＜０＞，ＧＩＯ＜１＞，ＧＩＯ＜２＞， …，ＧＩＯ＜５１１＞を介してバンク２（４０２）またはバンク３（４０３）と連結されて、選択されたバンク、例えばバンク２４０２の５１２個のメモリセルに書込みデータを保存する。
このように、書込み動作においても、ポート０（４５０）と第１書込みバッファ４３０とを介して入力された書込みデータがバンク０（４００）またはバンク１（４０１）のメモリセルにアクセスされて保存される間、ポート１（４５２）と第２書込みバッファ４３２とを介して入力された書込みデータがバンク２（４０２）またはバンク３（４０３）のメモリセルにアクセスされて保存されるために、本実施形態では、スタックされたバンク０（４００）及びバンク１（４０１）と、バンク２（４０２）及びバンク３（４０３）とが互いに独立的にアクセスされてマルチポートメモリ装置４０のデータ書込み速度が速くなる。

本発明は、図面に示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者ならば、これから多様な変形及び均等な他の実施形式が可能であることを理解するであろう。本発明は、４個のポートと２個のスタックバンクとを有するマルチポートメモリ装置において、２個のスタックバンクとそれぞれ連結される２つのＩＯＳＡと２つのＩＯＤＲＶの合計で４個のポートにそれぞれ連結される４つの読出しバッファと４つの書込みバッファの間に、第１及び第２読出しデータラインと第１及び第２書込みデータラインとを備えるものについて例示的に説明したが、例えば４個のポートと４個のスタックバンクとを有するマルチポートメモリ装置では、４個のスタックバンクとそれぞれ連結される４つのＩＯＳＡと４つのＩＯＤＲＶと４個のポートとにそれぞれ連結される４つの読出しバッファと４つの書込みバッファの間に、第１ないし第４読出しデータラインと第１ないし第４書込みデータラインとを具備できることはもちろんである。従って、本発明の真の技術的保護範囲は、特許請求範囲の技術的思想により決まるものである。

本発明は、複数個のスタックバンクを含むメモリ装置に適用され、スタックバンクが互いに独立的にアクセスされて独立的に読出し動作及び書込み動作を可能にする。そして、本発明は、複数個のポートと複数個のスタックバンクとを有するマルチポートメモリ装置に適用され、データ処理量が多く、かつデータ読出し速度とデータ書込み速度とが速いメモリ装置を具現する。

従来のマルチポートメモリ装置を説明する図面である。図１のマルチポートメモリ装置の読出し経路を説明する図面である。図１のマルチポートメモリ装置の書込み経路を説明する図面である。本発明の一実施形態のマルチポートメモリ装置を説明する図面である。図４のマルチポートメモリ装置の読出し経路を説明する図面である。図４のマルチポートメモリ装置の書込み経路を説明する図面である。

符号の説明

４０マルチポートメモリ装置
４００バンク０
４０１バンク１
４０２バンク２
４０３バンク３
４１０，４１２ＩＯＳＡ
４２０，４２２ＩＯＤＲＶ
４３０，４３２，４３４，４３６書込みバッファ
４４０，４４２，４４４，４４６読出しバッファ
４５０ポート０
４５２ポート１
４５４ポート２
４５６ポート３
第１グローバルデータラインＧＩＯ＜ｉ＞，（ｉ＝０〜５１１）
第２グローバルデータラインＧＩＯ＜ｊ＞，（ｊ＝０〜５１１）
第１読出しデータラインＲＤＬ＜ｉ＞，（ｉ＝０〜５１１）
第２読出しデータラインＲＤＬ＜ｊ＞，（ｊ＝０〜５１１）
第１書込みデータライン（ＷＤＬ＜ｉ＞，ｊ＝０〜５１１）
第２書込みデータラインＷＤＬ＜ｊ＞，（ｊ＝０〜５１１）

Claims

複数個のバッファと、
複数個のメモリセルがそれぞれ配列された複数個のスタックバンクと、
前記複数個のスタックバンクと前記複数のバッファとの間にそれぞれ連結され、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
前記複数個のデータラインセンスアンプと前記複数個のバッファとの間を連結し、前記複数個のデータラインセンスアンプから読み出されるデータを前記複数個のバッファに同時に伝達する複数個の読出しデータラインとを備えることを特徴とするマルチポートメモリ装置。
前記データラインセンスアンプは、前記選択されたバンクの前記メモリセルから並列に読み出されたデータをセンシングすることを特徴とする請求項１に記載のマルチポートメモリ装置。
前記マルチポートメモリ装置は、前記複数個のバッファにそれぞれ連結される複数個のポートをさらに備え、
前記バッファは、前記データラインセンスアンプから出力された前記メモリセルのデータを前記ポートに直列に出力することを特徴とする請求項１に記載のマルチポートメモリ装置。
複数個のポートと、
複数個のメモリセルがそれぞれ配列された少なくとも２個のバンクが１つのデータラインドライバを共有する複数個のスタックバンクと、
前記複数個のポートとそれぞれ連結され、連結された前記ポートを介して入力される書込みデータを保存する複数個の書込みバッファと、
前記複数個のスタックバンクと前記複数個の書込みバッファとの間に連結され、前記スタックバンク内の選択された前記バンクの前記メモリセルに対して前記書込みデータを駆動する複数個の前記データラインドライバと、
前記複数個のデータラインドライバと前記複数個の書込みバッファとの間を連結する複数個の書込みデータラインとを備えることを特徴とするマルチポートメモリ装置。
前記書込みバッファは、前記ポートを介して直列に入力される書込みデータを並列に変換して保存することを特徴とする請求項４に記載のマルチポートメモリ装置。
前記データラインドライバは、前記スタックバンク内の選択された前記バンクの前記メモリセルに対して前記書込みデータを並列に駆動することを特徴とする請求項４に記載のマルチポートメモリ装置。
両方向に入出力される複数個のポートと、
複数個のメモリセルがそれぞれ配列された複数個のスタックバンクと、
前記複数個のスタックバンクのそれぞれに連結され、前記複数個のスタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
前記複数個のスタックバンクと複数個の書込みバッファとの間にそれぞれ連結され、前記複数個のスタックバンク内の選択されたバンクの前記メモリセルに対して書込みデータを駆動する複数個のデータラインドライバと、
前記複数個のポートのそれぞれに連結され、前記データラインセンスアンプから出力された前記メモリセルデータを保存して前記ポートに出力する複数個の読出しバッファと、
前記複数個のポートにそれぞれ連結され、前記ポートを介して入力される書込みデータを保存する複数個の書込みバッファと、
前記複数個のデータラインセンスアンプと前記複数個の読出しバッファとの間にそれぞれ連結される複数個の読出しデータラインと、
前記複数個のデータラインドライバと前記複数個の書込みバッファとの間にそれぞれ連結される複数個の書込みデータラインとを備えることを特徴とするマルチポートメモリ装置。
前記データラインセンスアンプは、前記選択されたバンクの前記メモリセルから並列に読み出されたデータをセンシングすることを特徴とする請求項７に記載のマルチポートメモリ装置。
前記読出しバッファは、前記データラインセンスアンプから出力された前記メモリセルデータを前記ポートに直列に出力することを特徴とする請求項７に記載のマルチポートメモリ装置。
前記書込みバッファは、前記ポートを介して直列に入力される書込みデータを並列に変換して保存することを特徴とする請求項７に記載のマルチポートメモリ装置。
前記データラインドライバは、前記スタックバンク内の選択された前記バンクの前記メモリセルに対して前記書込みデータを並列に駆動することを特徴とする請求項７に記載のマルチポートメモリ装置。
スタックされたバンク内のメモリセルからデータを読み出す段階と、
少なくとも２個のデータラインセンスアンプで前記データをセンシングする段階と、
前記少なくとも２個のデータラインセンスアンプからセンシングされたデータを少なくとも２個のバッファにそれぞれ同時に伝送する段階とを備えることを特徴とするメモリ装置の動作方法。
前記メモリ装置の動作方法は、前記少なくとも２個のバッファからデータをポートに伝送する段階をさらに備えることを特徴とする請求項１２に記載のメモリ装置の動作方法。
前記少なくとも２個のバッファからデータをポートに伝送する段階は、直列に前記データを伝送する段階であることを特徴とする請求項１３に記載のメモリ装置の動作方法。
前記メモリ装置の動作方法は、少なくとも２個のバッファから書込みデータラインを介してデータラインドライバにデータを書き込むことを特徴とする請求項１２に記載のメモリ装置の動作方法。
マルチポートメモリ装置の１つのポートに第１データを伝送する段階と、
前記マルチポートメモリ装置の他のポートに第２データを伝送する段階と、
前記マルチポートメモリ装置のスタックされたバンク内のメモリセルに前記第１データを保存する段階と、
前記マルチポートメモリ装置のスタックされたバンク内の他のメモリセルに前記第２データを保存する段階とを含み、
前記第１及び第２データが同時に保存されることを特徴とするマルチポートメモリ装置の動作方法。
前記第１データを伝送する段階は、直列に伝送する段階であることを特徴とする請求項１６に記載のマルチポートメモリ装置の動作方法。
前記第１データを伝送する段階は、並列に伝送する段階であることを特徴とする請求項１６に記載のマルチポートメモリ装置の動作方法。
前記マルチポートメモリ装置の動作方法は、前記メモリセルの前記第１データをアクセスすると同時に前記他のメモリセルの前記第２データをアクセスする段階をさらに含むことを特徴とする請求項１６に記載のマルチポートメモリ装置の動作方法。