CN115413367A - 具有低有效延迟的高容量存储器电路 - Google Patents

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S.萨拉胡丁
E.哈拉里
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Abstract

形成在第一半导体衬底上的第一电路与形成在第二存储器电路上的第二电路进行晶片键合，其中第一电路包括准易失性或非易失性存储器电路，第二存储器电路包括比准易失性或非易失性存储器电路具有更低读取延迟的快速存储器电路，以及逻辑电路。易失性和非易失性存储器电路可以包括静态随机存取存储器(SRAM)电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM(eDRAM)电路、磁随机存取存储器(MRAM)电路、嵌入式MRAM(eMRAM)，或这些电路的任何适当组合。

Description

具有低有效延迟的高容量存储器电路
技术领域
本发明涉及存储器电路和计算系统。具体地说，本发明涉及非常高容量的存储器电路，同时提供可与现有动态随机存取存储器(“DRAM”)电路相比的低有效延迟和存储器与计算机系统之间的交互。
背景技术
非临时申请II和III各自公开了可以被配置为准易失性存储器电路的高容量三维薄膜存储器电路。准易失性存储器电路虽然与非易失性存储器电路的数据保持时间(例如，年)相比具有更短的数据保持时间(例如，分钟)，但与传统的非易失性电路相比具有更快的写入和擦除操作、更大的耐久性和更低的读取延迟以及相当的电路密度。非临时申请II和III还各自公开了在半导体衬底上形成作为薄膜存储晶体管的三维阵列的准易失性存储器电路，在半导体衬底上形成模拟和数字支持电路，诸如各种电源电路、驱动器、感测放大器、字线和位线解码电路、数据锁存器、复用器、选择晶体管以及输入和输出电路。这些电路中的一些可以在高电压(例如，8.0-16.0伏)下工作，而其他一些可以在中电压(例如，2.0-6.0伏)和低电压(例如，0.6-1.2伏)下工作。在本说明书中，在薄膜存储晶体管的三维存储器阵列下面的半导体衬底中形成的电路通常被称为“阵列下的电路”(“CuA”)。通常，对于非易失性或准易失性薄膜存储器阵列，高压电路是相对低密度(即，大面积)电路，而低压晶体管是相对高密度。在这些晶体管类型中，低压晶体管通常具有最高的性能(即最快)，并提供最密集的电路。
在非临时申请II中公开的一个实施例中，每个三维阵列的存储晶体管被组织成NOR存储器串的平行堆叠，其中堆叠具有八个或更多个NOR存储器串，一个被设置在另一个之上，由介电层隔开。每个NOR存储器串中的存储晶体管共享公共漏极区和公共源极区。每个NOR存储器串的公共漏极区，也通俗地称为“位线”，沿着平行于半导体衬底表面的方向延伸。与存储晶体管的栅电极的连接由许多NOR存储器串共享的导体(“字线”)提供。每个字线沿着基本上垂直于半导体衬底表面的方向延伸。在本详细描述中，基于它们基本上“水平”的公共漏极和公共源极区域，将非临时申请II的存储器阵列称为HNOR存储器阵列。
如在非临时申请II中所公开的，三维存储器阵列中的存储晶体管形成存储部分(“阵列部分”)和接触部分(“阶梯部分”)。之所以如此命名阶梯部分，是因为随着位线与半导体衬底表面之间的距离增加，每个NOR存储器串堆叠的每个位线延伸到阵列部分之外的量依次较小，从而形成阶梯结构。可以在阶梯部分提供到位线的电触点。NOR存储器串的每个堆栈的阶梯部分可以在阵列部分的相对侧上具有两个阶梯结构。
在非临时申请III中的一个公开的实施例中，每个三维阵列的存储晶体管被组织成NOR存储器串的平行列，每个列具有至少一个NOR存储器串，其中存储晶体管共享公共漏极区和公共源极区。每个NOR存储器串的公共漏极区或位线沿着基本上垂直于半导体衬底表面的方向延伸。在本详细描述中，基于它们基本上“垂直”的公共漏极和公共源极区域，将非临时申请III的存储器阵列称为VNOR存储器阵列。与HNOR存储器阵列一样，三维VNOR存储器阵列中的存储晶体管也形成存储部分(“阵列部分”)和接触部分(“阶梯部分”)。VNOR存储器阵列的阶梯部分提供与字线的电接触。可以在阶梯部分提供到位线的电触点。VNOR存储器阵列的阶梯部分可以在阵列部分的相对侧上具有两个阶梯结构。
在CuA上形成薄膜存储器阵列提出了挑战。例如，在衬底上制造准易失性和非易失性存储器阵列需要高温步骤(“热循环”)。由于CuA首先在衬底中形成，在形成准易失性和非易失性存储器阵列之前，CuA也暴露于热循环中。密集低压逻辑电路特别容易因暴露于热循环而劣化。例如，感测放大器在热处理下特别容易劣化，这对它们的灵敏度和信号完整性产生不利影响。因此，CuA对形成存储器阵列所允许的热预算施加限制，以防止热循环降低CuA中的高性能、低压和其他类型的晶体管的性能。一般来说，高压和中压电路能够承受热循环而不会经历任何重大的不利影响。
形成CuA和存储器电路所需的大量制造步骤不利地影响了潜在的成品率和性能。非临时申请I公开了一种通过半导体管芯的晶片级混合键合形成的集成电路。使用晶片级或芯片级混合键合，存储器电路及其相关的CuA(“存储器芯片”)和逻辑电路(“伴随芯片”)可以独立地制造在分离的半导体衬底上，并通过在它们各自的键合表面上提供的对准的混合键互连而聚集在一起。在本详细描述中，术语“键”(bond)或“键合”(bonding)可以指任何晶片级键合技术、芯片级键合、或晶片级键合和芯片级键合的任何组合(例如，晶片到晶片混合键合、芯片到芯片混合键合和芯片到晶片混合键合)。非临时申请I表明，这样的组合不仅减轻了制造步骤中的挑战，而且可以在存储器电路中产生更高的性能和以前不可能的存储器电路的新应用。
2018年7月26日提交的Z.Lu等人的题为“Hybrid Bonding Contact Structure OfThree-Dimensional Memory Device”的美国专利申请公开2019/0057974(“Lu”)，公开了一种通过键合两个半导体衬底形成的三维(3-D)NAND存储器件。在Lu中，一个三维NAND存储器阵列被制造在第一衬底的平面表面之上，“外围电路”被制造在第二衬底上。两个衬底使用混合键以“倒装芯片”方式键合。在每个衬底的接合表面的正下方，Lu教导形成互连结构，使得当两个衬底接合时，混合键将两个互连结构连接在一起，以形成连接外围电路和3-DNAND存储器阵列的互连网络。
Lu公开了形成在第二衬底上的外围电路包括“页缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、电荷泵、电流或电压基准或电路的任何有源或无源组件(例如，高压和低压晶体管、二极管、电阻器或电容器)”。在一些实施例中，一个或多个外围电路可以使用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)在第二衬底510上形成(Lu，在段落[0125])。请注意，页缓冲器、解码器和感测放大器是低压逻辑电路，可以充分利用先进制造工艺节点的最佳性能，如上所述。驱动器、电荷泵、电流或电压基准通常是3-D NAND存储器电路中所需的中压和高压模拟电路，例如用于产生编程、擦除、读取和禁止电压。中压或高压电路通常不像低压电路那样具有可扩展性，这使得它们在先进制造工艺节点下制造时成本效益较低。另外，多氧化物CMOS技术需要在同一芯片上同时容纳高压和低压晶体管。这样的过程损害了低压晶体管的缩放和性能，否则是可能的。因此，通过在第二衬底上放置高压、中压和低压电路，只能使用能够形成所有低压逻辑电路以及中压和高压模拟电路的制造工艺在第二衬底上制造LU的外围电路，从而牺牲了高压和低压晶体管。Lu的方法阻止了低压逻辑电路在更先进的制造工艺节点上利用更好的性能和电路密度。
发明内容
根据本发明的一个实施例，形成在第一半导体衬底上的第一电路与形成在第二半导体衬底上的第二电路键合，其中第一电路包括准易失性或非易失性存储器电路，并且其中第二存储器电路包括比准易失性或非易失性存储器电路更快的存储器电路。这种更快的存储器电路可以是易失性或非易失性存储器电路。存储器电路可以包括静态随机存取存储器(SRAM)电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM(eDRAM)电路、磁随机存取存储器(MRAM)电路、嵌入式MRAM(eMRAM)电路、自旋转移转矩MRAM(ST-MRAM)电路、相变存储器(PCM)、电阻随机存取存储器(RRAM)、导电桥接随机存取存储器(CBRAM)、铁电电阻随机存取存储器(FRAM)、碳纳米管存储器或这些电路的任何适当组合。键合第一电路和第二电路可以使用常规技术来完成，诸如晶片级或芯片级混合键合。
由于存储器芯片上的准易失性存储器电路可以实现高数据密度、高耐久性和高速访问，本发明的集成电路使得许多新应用成为可能，而伴随芯片上的更快的存储器电路提供了更快的访问时间，这种组合有效地产生了高密度、低延迟的存储器电路，基本上是具有可在新应用中利用的优点的异构存储器。例如，本发明的集成电路特别适合于存储器内计算或近存储器计算应用。
结合附图考虑下面的详细描述，可以更好地理解本发明。
附图说明
图1(a)示出了根据本发明的一个实施例的在主机处理器103的控制或监督下工作的集成电路120，其包括通过混合键互连的存储器芯片101和伴随芯片102。
图1(b)示出了根据本发明的一个实施例的集成电路120的替代实现，其中每个模块化逻辑电路106被提供对两个快速存储器电路107的访问。
图1(c)示出了根据本发明的一个实施例的集成电路120的另一替代实现，其中单个模块化逻辑电路106被提供对每个快速存储器电路107的访问。
图1(d)示出了根据本发明的一个实施例的快存储器电路106之一的功能表示图。
图1(e)示出了根据本发明的一个实施例的伴随芯片101中的快速存储器电路的存储器存储体组(memory bank group)BG(0)-BG(3)的功能组织。
图1(f)示出了根据本发明的一个实施例的在伴随芯片102上的半存储体组(例如，图1(e)的半带组(half-bank group)182-1a)的四个半存储体188a-188d，存储器芯片101中的准易失性存储器电路的相对对应的半存储体189a-189d。
图1(g)示出了根据本发明另一实施例的伴随芯片102上的半存储体组(例如，图1(e)的半带组182-1a)的四个半存储体187a-187d，存储器芯片101中的准易失性存储器电路的相对对应的半存储体189a-189d。
图1(h)示出了根据本发明的一个实施例的基于诸如上面结合图1(e)描述的组织的16存储体计算平台170的功能配置。
图1(i)示出了根据本发明的一个实施例的图1(e)的16存储体计算平台170的替代组织，其中模块化逻辑电路172分布在模块化存储器电路171之间。
图1(j)示出了根据本发明的一个实施例的电路190，其中集成电路120a和120b实现数据密集型的存储器内计算和CAM中的大规模并行搜索。
图2(a)大体上示出了根据本发明的一个实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该实施例中，存储器芯片和伴随芯片102以“倒装”方向结合。
图2(b)更详细地示出了阵列结构202-a和202b，它们代表阵列结构202-(1，1)到202-(n，m)中的任何两个相邻阵列结构。
图2(c)大体上示出了根据本发明另一实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该实施例中，存储器芯片和伴随芯片102以“堆叠”方向结合。
图2(d)大体上示出了根据本发明第三实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该第三实施例中，存储器芯片101包括VNOR存储器阵列。
图2(e)大体上示出了根据本发明第四实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该第四实施例中，存储器芯片101包括VNOR存储器阵列和垂直薄膜晶体管(TFT)。
图3更详细地示出了图2(a)的集成电路120的一部分。
图4示出伴随芯片102的顶视图，示出混合键的条纹203和金属层204和206。
图5(a)示出了根据本发明的第一实施例的形成在伴随芯片102中的衬底211的表面212处的感测放大器、锁存器、SRAM阵列和各种逻辑电路。
图5(b)示出根据本发明第二实施例的在伴随芯片102的衬底211的表面212处的感测放大器、锁存器、SRAM阵列和各种逻辑电路。
图6大体示出根据本发明的一个实施例的存储器模块600，其中芯片组601-0至601-15每个包括结合在一起的存储器芯片101及其伴随芯片102；存储器模块可以以双列直插存储器模块(DIMM)的格式提供。
图7示出集成电路150，其包括由存储器芯片101和伴随芯片102形成的存储器芯片组120和非存储器芯片151。
图8示出了通过硅插入器(interposer)801互连的存储器芯片组120和非存储器芯片151。
图9是计算系统900的示意性表示，其可以是较大主机系统(例如，图6的主机系统603)内的子系统。
图10是存储器芯片组170的示意性表示，存储器芯片组170被提供在伴随芯片102上的电池1001。
图11示意性地示出了根据本发明的一个实施例的使用集成电路120的快速存储器电路(例如，SRAM电路)和准易失性存储器电路的寻呼系统。
具体实施方式
根据本发明的一个实施例，集成电路可以通过组合形成在第一半导体管芯(“存储器芯片”)上的高密度准易失性存储器电路或非易失性存储器电路，以及形成在第二半导体管芯(“伴随管芯”)上的更快的存储器电路(例如，SRAM、DRAM、eDRAM、MRAM、eMRAM、PCM或任何其他合适的存储器电路)来形成。存储器芯片上的准易失性存储器电路或非易失性存储器电路优选为高密度构建，诸如通过三维构建实现。相反，伴随芯片上的更快的存储器电路优选地为高性能而构建，诸如通过更高级的逻辑处理节点来实现。例如，可以通过高密度混合键合将存储器芯片和伴随芯片聚集在一起。
重要的是，在本发明的一个实施例中，存储器芯片和伴随芯片都被组织在模块块中，这些模块块通俗地称为“电路块”(tile)。在该实施例中，存储器芯片的电路块和伴随芯片的电路块具有一对一的对应关系。伴随芯片中的每个电路块区域--其面积相当于存储器芯片中的对应的电路块--为对应的电路块中的准易失性存储器电路提供感测放大器和其他逻辑支持电路。此外，伴随芯片中的每个电路块包括放置在电路块上的特定“口袋”(pocket)区域内的快速存储器电路(例如，SRAM电路)。结果，存储器芯片和伴随芯片中的对应的电路块形成非常高密度、非常低延迟的异构存储器电路(即，存储器芯片的存储器电路(例如，准易失性存储器电路)的三维结构提供高密度，而快速存储器电路提供非常低延迟(例如，SRAM电路))。存储器芯片上的存储器电路可以包括3-D NAND、3-D PCM、3-D HNOR存储器、3-D VNOR存储器或其他合适的非易失性或准易失性存储器电路类型。伴随芯片上的存储器电路可以包括易失性存储器电路(例如SRAM或DRAM)，或高性能、非易失性存储器电路(例如MRAM、ST-MRAM或FRAM)，或这些类型的存储器电路的任何适当组合。
根据本发明的一个实施例，在伴随芯片上而不是存储器芯片上提供高性能低压晶体管，以便(i)避免在存储器芯片上的存储器阵列制造中的热循环期间高性能低压逻辑晶体管的劣化，以及(ii)受益于为它们的生产而优化的先进制造节点。由于低压晶体管形成感测放大器、寄存器或数据锁存器、高性能数据路径电路、输入和输出接口、纠错电路和快速逻辑电路(例如，低压解码器和复用器、状态机和定序器以及输入和输出电路)，这些电路可以最好地利用比也能够制造高压和中压晶体管的制造工艺节点更先进(尽管更昂贵)的一代或多代制造工艺节点。此外，取决于预期应用或预期制造技术，存储器芯片可以混合键合到专门为该预期应用配置的伴随芯片，或者可以使用该制造工艺(例如，足够先进或成本有效的CMOS制造工艺节点)制造。在存储器阵列制造过程中，高性能低压晶体管在热循环过程中特别容易劣化。通过在不同的芯片上制造低压晶体管，将它们从高压和中压晶体管中解耦，提供了一种有利的解决方案。
在一个实施例中，虽然使用例如65-nm至28-nm最小设计规则在存储器芯片中作为CuA制造中压和高压晶体管，但可以使用更快和更密集的28-nm至低于5-nm的仅低电压设计规则来实现伴随芯片上的高性能低压晶体管。在该方案下，伴随芯片不仅为存储器芯片中的存储器阵列提供传统的支持电路，使用更先进的制造节点可实现的密度允许包括其他电路(例如，SRAM电路、算术和逻辑电路、精简指令集计算机(RISC)和其他合适的逻辑电路)，这些电路例如在存储器内计算或近存储器应用中是有效的。此外，通过在伴随芯片中提供低压电路，存储器芯片上的CuA只需提供高压和中压晶体管，从而允许存储器芯片受益于减小的管芯(die)尺寸和更简单的制造工艺，从而导致更高的成品率。
在该实施例中，字线相关电路及其连接都驻留在存储器芯片中，而不需要与伴随芯片的字线相关混合键连接。如果没有这样的字线相关混合键连接，本发明的这个实施例所需的混合键的数目必然显著地少于上面讨论的LU的3-D NAND存储器件所需的数目，后者需要用于所有字线信号和所有位线信号的混合键连接以被接收到伴随芯片中的支持电路(例如，信号解码器)中或从伴随芯片中的支持电路(例如，信号解码器)中产生。伴随芯片中的互连层将信号路由到伴随芯片衬底中的电路和从伴随芯片衬底中的电路。因此，将字线相关信号和位线相关信号都路由到伴随芯片导致在伴随芯片中留下很少的混合键和可用于其他信号或其他用途的路由轨道。本发明避免了这个问题。
本发明的一个实施例可由图1(a)示出。图1(a)示出在主机处理器103的控制或监督下操作的集成电路120，其包括键合在一起的存储器芯片101和伴随芯片102(例如，使用混合键合)。(其他合适的键合技术包括，例如，微凸点或直接互连键合。)在下面的详细描述中，结合集成电路120可称为“存储器芯片组”。主机处理器103可以是例如传统的中央处理单元(CPU)、图形处理单元(GPU)、现场可编程门阵列(FPGA)或存储器控制器。如图1(a)所示，存储器芯片101可以包括任何准易失性或非易失性存储器电路，例如，非临时申请II和III中描述的任何类型。这些准易失性存储器电路的示例包括HNOR存储器串阵列和VNOR存储器串阵列。准易失性存储器电路可以包括形成在单晶半导体衬底上的多个薄膜存储晶体管的三维阵列。半导体衬底还可以在其中形成适当的支持电路(CuA)，诸如用于产生在读取、编程或擦除操作中使用的信号的电压源。如下所述，用于准易失性存储器电路的低电压、快速逻辑电路、感测放大器和其他支持电路可在伴随电路102中实现。
当使用准易失性存储器电路实现时，存储器芯片101上的高密度存储器阵列提供了高耐久性的好处。然而，在读密集型应用中，存储器芯片101上的高密度存储器阵列可以由非易失性存储器电路或准易失性存储器电路和非易失性存储器电路的组合来实现。在这种组合中，非易失性存储器电路用于存储很少改变的数据，对于这些数据，长期保持比高耐久性更重要。例如，在非临时申请II和III中描述了可在存储器芯片101上使用的三维非易失性和准易失性存储器电路的示例。
伴随芯片102可包括快速存储器电路107，如图1(a)所示为模块化的快速存储器电路107-1、107-2、…、107-n。辅助芯片102上的准易失性存储器电路和快速存储器电路107的支持电路可以使用混合键互连到存储器芯片101上的CuA。图1(a)示出紧密耦合到存储器芯片101的对应的存储器电路块的模块化快速存储器电路中的每一个。例如，在存储器芯片101中，存储器存储体110-1、110-2、…110-n(即，存储器存储体bank[0]、bank[1]、…、bank[n])，它们中的每一个可以是准易失性或非易失性存储器单元的存储体，示出通过例如混合键111-1、111-2、…、111-n分别在物理上紧密地连接到模块化快速存储器电路107-1、107-2、…、107-n。在一个实施例中，伴随芯片102上的每个模块化快速存储器电路紧密耦合到存储器芯片101中的对应的存储器电路块。因此，模块化快速存储器电路107成为对应的准易失性或非易失性存储器存储体110的组成部分。在实际实现中，存储器芯片101和伴随芯片102将彼此键合，使得最小的电阻导致在存储器芯片101中的存储器存储体110和伴随芯片101上的快速存储器电路107之间的导体(例如，混合键111)。如图1(a)所示，逻辑电路106还可以模块化并布置为模块化逻辑电路106-1、106-2、…、106-n，每个通过紧密接近和低电阻率互连导体112-1、112-2、…、112-n中的对应一个与模块化快速存储器电路107-1、107-2、…、107-n中的对应一个相关联，所述模块化快速存储器电路107-1、107-2、…、107-n支持它们各自的模块化逻辑电路的操作。模块化逻辑电路106-1、106-2、…、106-n可以是任何合适的逻辑电路，诸如复用器、加法器、乘法器、布尔逻辑运算器、RISC处理器、数学协处理器和FPGA。这样的模块化逻辑电路106与它们相关联的模块化存储器电路107一起操作，形成有时称为“存储器内计算”元件。存储器内计算元件提供了在许多机器学习、分类和其他人工智能(AI)应用中广泛使用的神经网络中占主导地位的计算操作。在一个实施例中，每个逻辑电路106所需的计算复杂度可以足以要求实现嵌入式处理器(例如，RISC处理器、数学协处理器或微控制器)。
如图1(a)所示，还可以提供一般指示为控制和数据电路108的其他控制电路和数据路径。控制和数据电路108、逻辑电路106、易失性存储器107以及通过混合键111的键合垫，存储器芯片101上的电路通过各种互连导体112、113和114和互连结构105互连在伴随芯片102上。伴随芯片102通过输入和输出接口电路109与主机处理器或控制器103通信。处理器或控制器103可以被提供在独立的集成电路上。输入和输出接口104可以是工业标准存储器接口(例如DDR4、DDR5或PCIe)、硅通孔(TSV)、微凸点或直接互连、或第二组混合键。
在该实施例中，存储器芯片101中的三维存储器阵列及其相关联的CuA被组织在模块化构建块中，该模块化构建块被通俗地称为“电路块”，其以二维形式布置在半导体衬底上。每个电路块可以实现一个或多个三维存储器阵列，以及用于访问电路块的存储器阵列的位线和字线。由于用于访问电路块的三维存储器阵列的字线和位线被提供在电路块内，它们的必要的短长度比它们在半导体管芯上长距离布线时引起的阻抗要小得多。较小的阻抗有助于对存储器阵列中的存储器单元的较低的读和写延迟。在早期的电路块实现中，包括驱动器、解码器、复用器在内的控制电路被提供在电路块的存储器阵列下的CuA中。然而，如上所述，控制电路的一部分(例如，感测放大器、寄存器和数据锁存器)被提供在伴随芯片102中，从而显著减小了电路块的CuA所需的面积。在该实施例中，实现CuA所需的减小的面积也导致更小的电路块。
此外，电路块可以被组织成存储器存储体，每个存储体具有多行电路块并可由同一组字线一起寻址。在一个实现中，每一行可以具有18个电路块，每个每次处理210位(“1k比特”)的数据输入或输出，以便处理211字节(“2-K字节”)的用户数据加开销的页(例如，提供有限的纠错和冗余的备用电路块能力)。一些控制结构(例如，列或位线解码器)可以在多个存储体的组(“存储体组”)之间共享。在一个实现中，每个存储体组可以被配置为具有2、4、8或16个存储体。
在图1(a)中，模块化逻辑电路106-1、106-2、…、106-n各自通过互连导体112-1、112-2、…、112-n中的一个直接访问快速存储器电路107-1、107.2、…、107-n中的相应一个。取决于所需应用的计算需要，例如，对模块化逻辑电路106的计算功率要求，或者要存储在快速存储器电路107中的数据的性质，具有其他组织可能更有效。例如，图1(b)示出了一种组织，其中模块化逻辑电路106-1、106-2、…、106-(n-1)各自通过互连导体112-1、112-2、…、112-n中的两个直接访问快速存储器电路107-1、107.2、…、107-n中的相应两个。或者，在图1(c)中，提供单个模块化逻辑电路106通过互连导体112和互连结构105直接访问快速存储器电路107-1、107.2、…、107-n中的每一个。当然，图1(a)-1(c)的替代配置并不是详尽无遗的，根据所需应用的需求，可以进行许多变化和修改。
图1(d)示出了根据本发明的一个实施例的快存储器电路106之一的功能表示图。图1(d)示出感测放大器160，其表示通过混合键110从存储器芯片101中的准易失性存储器中的对应的存储体检索的感测数据值。在每个读取激活周期中，存储器芯片101中的每个存储体向感测放大器150递送来自每个电路块的固定数目的比特(例如，1024比特)。数据值被锁存到主从寄存器151中，这允许激活的数据被保存在主从寄存器151的从锁存器中，而主从寄存器151的主锁存器可用于接收来自下一个激活的数据值。复用器152进而从从锁存器中选择预定数目的比特，并将所选择的比特放在包括真总线154a和补码总线(complementbus)154b的计算数据总线154上，以真和补码形式表示每个比特。计算数据总线154上的每个位及其补码出现在快速存储器阵列153(例如，SRAM阵列)中的存储器单元的真和补码位线上。例如，从主机处理器103看，快速存储器阵列153映射到准易失性存储器的地址空间。(如下面结合图5a和5b所讨论的，如果需要，SRAM阵列153可以驻留在地址空间的预留部分中)。当被启用时，字线155将计算数据总线154上的数据写入快速存储器阵列153的对应的存储器单元中。
存储器阵列153可用作逐位乘法器(无进位)，其将由字线155的位表示的第一操作数和由来自主从寄存器152的从锁存器的选定位表示的第二操作数相乘。例如，在矩阵乘法操作中，来自从锁存器的所选择的位可以表示矩阵中的行(或行的一部分)中的元素，字线上的位可以表示矩阵中的列(或列的一部分)。在乘法器模式下的操作期间，字线155的使能位将第二操作数的对应位写入其对应的存储器单元，而字线155中的禁用位每个触发复位信号，该复位信号使零值被写入对应的存储器单元。存储在快速存储器阵列153中的结果构成乘法运算的乘积项。计算电路(例如，算术和逻辑电路107-1、107-2、…、107-n)中的加法器和进位电路可以提供乘积项的和来完成乘法运算。然后，乘法运算的结果可以从计算总线155回写到快速存储器阵列153中。乘法器模式在大量使用矩阵乘法的应用中特别有利，诸如许多AI应用。
图1(e)示出了根据本发明的一个实施例的伴随芯片102中的存储器存储体组BG(0)-BG(3)的功能组织。如图1(e)所示，伴随芯片102上的快速存储器电路106的存储器存储体180可以被组织成部分180a和180b，这两个部分共享数据路径控制和输入和输出接口电路181，表示图1(a)-1(c)中每一个的控制和数据电路108和输入和输出接口电路109。部分180a包括存储体组BG(0)和BG(1)，而部分180b包括存储体组BG(2)和BG(3)，使得部分180a和180b一起呈现四个存储体组。在该实施例中，伴随芯片192上的快速存储器电路106可以服务于存储器芯片101上的64G比特的准易失性存储器单元。每个存储体组被分为两个半存储体组，如图1(e)所示为半存储体组182-1a、182-2a、182-3a、182-4a、182-1b、182-2b、182-3b、182-4b。具体地说，半存储体组182-1a和182-3a形成存储体组BG[0]，半存储体组182-2a和182-4a形成存储体组BG[1]，半存储体组182-1b和182-3b形成存储体组BG[2]，半存储体组182-2b和182-4b形成存储体组BG[3]。通用输入/输出总线，GIO总线184(在图1(e)中由GIO总线184A和184b指示)允许从输入和输出接口电路109访问。此外，为了在存储体组之间进行数据传输，例如，为了使用算术和逻辑电路107进行计算，提供了256位内部数据总线DIO183(在图1(e)中，分别由部分180a中的128位半总线183-1a和183-2a以及部分180b中的128位半总线183-1b和183-2b表示)。在该实施例中，每个半存储体组可以包括四个8电路块宽的半存储体，每个半存储体具有4-8兆比特的快速存储器单元。在该实施例中，GIO总线183在工业标准总线协议(例如，DDR5)的每个周期下，通过输入和输出接口109将一页数据(2K字节)递送到主机处理器103。
图1(f)示出了根据本发明的一个实施例的在伴随芯片102上的半存储体组(例如，图1(e)的半存储体组182-1a)的四个半存储体188a-188d，存储器芯片101中的准易失性存储器电路的相对对应的半存储体189a-189d。如图1(f)所示，半存储体188a-188d中的每一个在一侧由感测放大器部分(例如，感测放大器部分190-1)和在另一侧由算术和逻辑电路部分(例如，算术和逻辑部分191-1)接壤。每个感测放大器服务于通过混合键或微凸块从存储器芯片101中对应的准易失性存储器单元的半存储体(例如，半存储体189a)检索的数据。在一个实施例中，在每个半存储体中提供用于4096比特用户数据的感测放大器。GIO总线183除了允许来自输入和输出接口电路109的主机访问之外，还允许在伴随芯片102的快速存储器电路的每个半存储体与其在存储器芯片101上对应的准易失性存储器电路的半存储体之间进行读和写。以这种方式，快速存储器电路可以用作对应的准易失性存储器电路的高速缓存，或者独立地用于存储频繁访问的数据(“热数据”(hot data)；例如，比存储在准易失性存储器电路中的数据频繁十倍以上的数据)，或者用作对应的准易失性存储器电路的配置或控制数据(“元数据”)的存储。这样的元数据提高了准易失性存储器电路的性能和可靠性。
图1(g)示出了根据本发明的替代实施例的在伴随芯片102上的半存储体组(例如，图1(e)的半存储体组182-1a)的四个半存储体187a-187d，存储器芯片101中的准易失性存储器电路的相对对应的半存储体189a-189d。如图1(g)所示，与图1(f)的实施例不同，半存储体187a-187d不具有相同的构造。半存储体187a-187d中的每个中的感测放大器作为感测放大器部分被提供在每个半存储体的两侧(例如，半存储体187a中的感测放大器部分190-1a和190-1b)。不是在每个半存储体中提供算术和逻辑电路，而是将算术和逻辑电路集中在半存储体187-d中。除了其配置之外，该替代实施例以与上面结合图1(f)的实施例所描述的方式相同的方式操作。对于一些应用，该替代实施例可以提供与图1(f)的实施例相比的或更好的性能。对于其他应用，图1(f)的实施例可以提供比图1(g)的实施例更好的性能。
如图1(e)和1(f)所示，每个半存储体组内的每个半存储体(例如，半存储体组182-1a的半存储体188a)被提供对计算总线(通常由计算总线154指示)的访问，该计算总线是在感测放大器部分、快速存储器电路以及算术和逻辑电路之间共享的总线。在一个实施例中，计算数据总线为每电路块列256位宽，每个半存储体组为八电路块宽。当然，计算数据总线和半存储体组的宽度可能会有所不同，这取决于预期应用程序的要求。因此，在半存储体组内提供显著的片上数据带宽，用于感测放大器部分(其传送从存储器芯片中的准易失性存储器电路读取的数据)、快速存储器电路和算术和逻辑电路之间的数据传输。以这种方式，可以将大量数据作为与其他操作数进行算术和逻辑操作的操作数流式地传送到快速存储器电路中，所述其他操作数是已经存储在快速存储器电路或准易失性存储器电路中的其他数据或先前的计算结果。例如，在AI应用中，数据可以存储在准易失性存储器中，并在读取操作期间通过感测放大部分输出。然后，该数据与存储在快速存储器电路中的权值一起被用于执行矩阵乘法，例如，使用片上算术和逻辑电路以及计算总线。这与现有技术中的实践形成鲜明对比，现有技术要求将数据传送到DRAM或从DRAM传送到处理器(例如，CPU或GPU)。在本发明的实施例中，这样的计算可以在不向CPU或GPU传送数据进入或离开存储器或伴随芯片的情况下进行。
计算总线154使得能够执行大规模并行计算操作(“存储器内计算”)，而不需要操作数提取和所产生的涉及主机接口总线的存储操作。在本实施例中，由于每个存储体组包括四个存储体，所以可以在每个存储体组中并行执行四组存储器内计算。每个电路块列可以被配置用于与其他电路块列相同或不同的存储器中计算。然后，这些存储器中计算的结果可以通过输入和输出接口发送到主机。同时执行的存储器内计算可以是独立的，或者可以是协调计算的一部分(即，针对每个存储体的存储器内计算可以涉及整个数据页)。这些存储器内计算不仅显著地提高了功率和性能，而且使集成电路120对于许多应用特别有利，例如以前被认为难以处理的许多AI应用。例如，神经网络可以使用存储器内计算来实现，使用从准易失性存储器电路提取的输入数据以及神经元的权重和已经存储或从快速存储器电路及时可用的中间结果。作为另一示例，递归计算(例如，递归神经网络中涉及的那些计算)也可以通过存储器内计算来实现。利用存储器101上的准易失性存储器(例如，64位)和伴随芯片102上的大量片上快速存储器电路(例如，64G比特的SRAM)，它们的组合(即集成电路120)实现了对现有应用而言迄今无法实现的性能和迄今难以实现的计算应用。
伴随芯片102使得集成电路120基本上是具有高密度(例如，大于64G字节)准易失性或非易失性存储器的计算平台，相对于使用通过插入器连接连接到主机处理器的DRAM模块(例如，HBM模块)的传统高性能计算平台，该计算平台的带宽要大得多。图1(h)示出了根据本发明的一个实施例的基于诸如上面结合图1(e)描述的组织的包括计算存储体170-1、170-2、…、170-16的16存储体计算平台170的功能配置。如图1(e)所示，代表性计算存储体170-1包括代表性模块化存储器电路171-1、171-2和171-3(例如，SRAM电路)，其构成存储器存储体，诸如上文讨论的图1(e)中的任何存存储器存储体。此外，计算存储体170-1还包括代表性的模块化逻辑电路172，通过本地计算总线173(例如，上面描述的计算总线154)连接到模块化存储器电路171-1、171-2和171-3。图1(h)中每个存储体中模块化存储器电路的数目仅用于说明目的；任何适当数目的模块化存储器或逻辑电路都是可能的。计算存储体170-1至170-16中的每一个中的本地总线173具有对存储体内数据总线(例如，上文描述的GIO总线184或DIO总线183)的访问，以允许计算存储体之间的数据传输。在该配置中，模块化逻辑电路172可以形成任何合适的计算电路，诸如ALU核、GPU核或任何合适的嵌入式控制器或微处理器。模块化逻辑电路172可以例如通过FPGA来实现。在图1(h)的配置中，计算存储体170-1可以形成具有支持由存储器芯片101的准易失性或非易失性存储器提供的16-GB存储器的16M字节SRAM高速缓存的CPU。计算存储体170的一个优点来自于使模块化逻辑电路172(例如，ALU或GPU核)与快速存储器电路171-1、171-2和171-3非常接近，由本地计算总线173促进。事实上，通过在模块化快速存储器电路之间分配模块化逻辑电路，如图1(i)所示，可以实现更大的优点，以便在模块化存储器电路和模块化逻辑电路之间提供更大的接近度。计算存储体之间的数据传输可以在存储体间总线175中执行。
如图1(i)所示，计算存储体170-1、…、170-16中的每一个包括模块化快速存储器电路171-1、171-2、…、171-n和模块化逻辑电路172-1、172-2、…、172-n。除了存储体内本地计算总线173之外，还可以提供模块化数据总线174-1、174-2、…、174-n，每个数据总线允许模块化存储器电路和与其相邻的模块化逻辑电路之间的数据传输。因此，每个模块化逻辑电路可以连接到邻近的处理器核。
16存储体计算平台可以被配置为以流水线方式操作。例如，深度神经网络可以包括许多层。在一个实施例中，可以对这种深度神经网络的每一层使用一个计算存储体。该层神经网络中神经元的权重矩阵可以存储在计算存储体的快速存储器电路中。当神经网络的s层计算完成时，其结果被转发到下一个计算存储体。数据从一个计算体到另一个计算体的转发可以以同步方式进行，即在时钟信号的指定边沿进行。这样，在最初16个周期的初始延迟之后，深度神经网络的结果可以在此后的每个周期中出现。对于这种计算，传统处理器受到可放置在快速存储器电路(例如，SRAM)中的数据总量的限制，然后必须离开芯片以从DRAM中获取新数据。
非临时申请IV公开了可以使用NOR存储器串(例如内容寻址存储器(CAM))来实现的逻辑功能。CAM允许并行搜索数据。由于在存储器芯片101中可实现的高密度，可以在集成电路120上实现CAM，以实现大规模并行搜索数据，如非临时申请IV中所公开的。图1(j)示出电路190，其中集成电路120a和120b——上述集成电路120的两个副本——分别实现数据密集型存储器内计算和CAM中的大规模并行搜索。集成电路120a和120b都通过存储器接口104由主机处理器103控制。例如，集成电路120a可以被赋予高度数据密集型计算的任务，诸如图像分类。数据密集型计算的结果可以在主机处理器103的控制下通过存储器接口总线104传送到集成器120b，在集成器120b中可以对存储在存储器芯片101中的CAM电路中的图像数据存储体进行大规模并行搜索。由于上文和非临时申请程序IV中已经说明的原因，这两个操作，独立和组合，预计将提供非常快的执行。人们还可以设想使用集成电路120的许多副本，其中一些被编程用于逻辑功能，而其余的实现CAM。在该配置中，逻辑功能集成电路可以被编程为并行地或在一个或多个流水线中执行各种计算任务，其结果通过一个或多个高带宽存储器接口总线提供，以便并行搜索。
图2(a)大体示出集成电路120的“倒装芯片”(flip-chip)或“面对面”(face-to-face)键合的存储器芯片101和伴随芯片102。在图2(a)的实施例中，伴随芯片102而不是存储器芯片101实现支持存储器芯片101的准易失性或非易失性存储器阵列202的操作的感测放大器(在图2(a)中表示为电路元件208-1至208-n中的一些)。伴随芯片101还在衬底211的表面212处或附近实现位线控制逻辑电路(在图2(a)中由电路元件208-1、…、208-n中的一些表示)。伴随芯片102还可以路由来自存储器芯片101的CuA的外部高压信号(未示出)，提供存储器芯片101中的准易失性或非易失性存储单元的阵列202。例如，在存储器芯片101的CuA中提供高压位线选择(BLSEL)晶体管，每个晶体管将准易失性存储器阵列202的多个位线信号复用到位线内部(BLI)节点上，该BLI节点然后通过混合键路由作为输入信号到伴随芯片102上的相应感测放大器。在伴随芯片102中，BLI节点通过导体填充通孔(由图2(a)中的通孔215表示)连接到感测放大器的输入端，在图2(a)中分别由通孔21和电路元件208-2表示。
感测放大器及其相关联的数据锁存器，使用优化到CMOS逻辑技术的先进制造工艺节点在伴随芯片102上由高性能低压晶体管形成，并且在存储器芯片101的准易失性存储器阵列的形成中不暴露于热循环，不会由于热循环而遭受性能劣化。由于BLI节点的附加电容非常小(例如，小于2％)，因此这种电容对感测放大器的性能或操作没有实质性影响。在这种配置下，存储器芯片101上的CuA实现高压字线和位线解码器、驱动器和复用器。结果，存储器芯片101和伴随芯片102之间的“分工”(division of labor)不仅减少了对存储器芯片101的CuA的面积要求，而且通过BLI节点的信号复用大大减少了将位线信号路由到伴随芯片102所需的混合键的数量。这与上面讨论的Lu教导的使用混合键路由位线信号形成鲜明对比。在该实施例中，不需要在不复用的情况下(如Lu中教导的)每个电路块中需要约20,000个混合键，而是在每个电路块中需要约1K个混合键来将位线信号路由到伴随芯片102，同时享受由于在准易失性存储器阵列的制造过程中不在热循环中暴露高性能、低电压电路(例如，感测放大器)而导致的高信号完整性的优点。将信号路由到伴随芯片102所需的混合键数量的显著减少基本上释放了伴随芯片102的金属互连层中的显著数量的路由通道。在存储器芯片101中不实施高性能、低电压逻辑电路也减少了在制造存储器芯片101中所需的掩蔽步骤的数量，导致在制造存储器芯片101时更简单的制造工艺(即，更高的成品率)和更低的晶片处理成本。
具有存储器芯片101的存储阵列202的感测放大器和高性能、低电压快速存储器电路107和逻辑电路106都在伴随芯片102上彼此紧邻提供了以下优点：(i)允许在针对其性能优化的工艺下制造这些电路，(ii)避免将数据从存储器芯片101带到伴随芯片102并再次返回存储器芯片101的耗电和耗时的计算操作，(iii)提供来自仍然驻留在存储器芯片101上的高压电路的更大的噪声抗扰性，从而导致更大的感测灵敏度；(iv)利用伴随芯片中的快速存储器电路和感测放大器，以在准易失性存储器电路中并行地执行写操作(即，服务于来自快速存储器电路的读操作，同时在准易失性存储器电路中并行地执行涉及同一页上数据的写操作)；以及(v)利用快速存储器电路和感测放大器来监控准易失性存储器电路的健康状况，以提高准易失性存储器电路的可靠性和耐久性。
在一个实施例中，存储器芯片101在三维准易失性存储器阵列中具有64-G比特的存储容量，该三维准易失性存储器阵列被分割成1024个电路块，每个电路块具有64M比特的随机存取准易失性存储器单元，其支持电路位于CuA中(感测放大器除外)。到准易失性存储器阵列中的位置的读取延迟约为100纳秒，具有约1010个编程和擦除周期的耐久性。在该实施例中，存储器芯片101中的每个电路块通过混合键合分别连接到伴随芯片102上的1024个SRAM模块中的对应一个。在伴随芯片102上，每个电路块具有(i)64K比特的SRAM单元和(ii)用于支持存储器芯片101的对应的电路块中的准易失性存储器单元的感测放大器。到电路块的SRAM单元中的位置的读取延迟大约为25纳秒，具有基本上无限的耐久性。使伴随芯片102上的SRAM模块用作快速高速缓冲存储器，唯一地映射到对应的指定电路块中的准易失性存储器阵列，导致异构存储器电路，该异构存储器电路可以提供两种存储器类型的最佳优点，即，(i)准易失性存储器单元的显著更高密度和(ii)SRAM电路中显著更快的读访问时间和显著更高的耐久性。因此，对于操作在大数据集上的应用来说，独立依赖SRAM电路可能过于昂贵，或者独立依赖准易失性存储器电路可能过于缓慢或具有不足以支持高频、读密集型或写密集型应用的耐久性，组合存储器类型的异构存储器电路可以提供优越的解决方案。本发明包括电路和方法，用于在快速存储器电路(例如SRAM)和较慢存储器电路(例如准易失性存储器)之间分配数据以及在一种类型的存储器电路和另一种类型的存储器电路之间移动数据而不涉及主机。
如图2(a)所示，存储器芯片101包括电路块的n×m形成，每个电路块具有CuA结构和相关联的阵列结构。因此，图2(a)示出了CuA结构201-(1，1)至201-(n，m)和阵列结构202-(1，1)至202-(n，m)。每个CuA结构可以包括，例如，各种电压源和各种高压和中压模拟和逻辑电路以支持其对应的电路块。在电路块的该形成的一侧提供顺序和控制模块209-1至209-n，每个包括用于存储器存储体(BCU)的定序器(Seq)和位线和字线控制电路。如上所述，每个阵列结构包括被组织为准易失性或非易失性NOR存储器串的存储单元的三维阵列，以及允许电访问每个NOR存储器串的公共漏极区域或位线的阶梯结构。图2(b)更详细地示出了阵列结构202-a和202b，它们代表阵列结构202-(1，1)到202-(n，m)中的任何两个相邻阵列结构。如图2(b)所示，阵列结构202-a和202b各自包括存储单元阵列(分别以阵列251a和251b为例)和在其相对侧上的阶梯(以阶梯252a和252b为例)。图2(b)还示出了来自存储器芯片101的CuA的信号通过填充导体的通孔254a和254b在互连导体层256上被路由到混合键253a和253b，其中区段256a和256b分别重叠阶梯251a和251b。
存储器芯片101和伴随芯片102通过混合键的条纹(strip)203-1至203-n结合，每个混合键的条纹沿字线(WL)方向延伸，每个混合键的条纹设置在相邻阵列结构的存储单元阵列之间的空间上方，重叠它们各自的阶梯。这些混合键通过充满导体的通孔连接“垂直”(即，基本上垂直于半导体衬底表面)传播的信号。在一个实施例中，在需要的情况下，通过混合键连接在存储器芯片和伴随芯片之间的信号被复用和解复用，以共享和增加通过混合键连接的有效互连数量，并克服当前混合键技术的密度限制。图2(a)还示出了伴随芯片102中的金属层204-207。金属层204提供互连层，该互连层用于将信号分配到存储器芯片101和伴随芯片102中的目的地，包括来自存储器芯片101中的CuA的高电压信号。金属层205提供了屏蔽伴随芯片102中的其他电路免受这些高压信号干扰的实质接地层。金属层206提供每个沿着位线(BL)方向延伸的平行互连导体(“馈通导体”(feed-thru conductor))，以允许位线信号被路由到第二互连网络207，该第二互连网络具有沿着WL方向延伸的互连导体。
更具体地说，混合键合203-1至203-n将从存储器芯片101中的阵列结构202-(1，1)至202-(n，m)的位线连接到伴随芯片102中的衬底211的表面212处以及存储器芯片101的CuA中的电路与伴随芯片102中的衬底211的表面212处的电路之间的感测放大器。混合键203-1到203-n还将来自存储器芯片101中的半导体衬底的表面212处的电压源的高压信号通过伴随芯片102中的金属层204路由到存储器芯片101的其他部分。衬底211可以是在将伴随芯片102的电路形成到绝缘体层(例如氧化硅层)之后变薄的半导体晶片。或者，衬底211可以通过在退火后将氧原子注入半导体晶片以形成氧化物层来形成。在表面212处形成伴随芯片102的电路之后，衬底211可以机械地与半导体晶片分离。衬底211被称为绝缘体上硅(SOI)衬底。然后可以在劈裂表面(cleaved surface)213上形成键合垫210-1到210-n。
图2(a)还示出了衬底211的表面213上与表面212相对的键合垫210-1至210-n，其中形成了电路元件208-1至208-n。键合垫210-1和210-n各自被提供以允许通过TSV，诸如图2(a)中所示的TSV 214-1至214-n来访问来自形成在衬底211的表面212处的电路的信号。键合垫210-1至210-n可允许晶片级或芯片级键合到另一衬底。合适的键合技术可以是混合键合、直接互连或微凸点键合。在图2(a)中，为了说明目的，键合垫210-n由适于混合键合的键合垫表示。接合垫210-1由适于微凸点接合的微凸点表示。
图2(c)大体上示出了根据本发明另一实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该实施例中，存储器芯片和伴随芯片102以“堆叠”方向结合。如图2(c)所示，存储器芯片101和伴随芯片102各自包含与上面结合图2(a)所描述的基本相同的电路。除了用于混合键合的键合垫(或用于微凸点键合的微凸点，视情况而定)形成在衬底211的“背面”上。例如，这是通过在SOI衬底上制造伴随芯片102来实现的，所述SOI衬底被充分地减薄(例如，减至3微米或更薄)。然后在衬底211的表面213上形成连接器(例如，键合垫或微凸点)，以通过混合键合(或微凸点键合)与存储器芯片101上的对应连接器匹配。衬底211的表面213上的连接器通过微型化的高密度TSV通过穿过衬底211的充满导体的通孔连接到表面212上的电路。相对于图2(a)所示的“倒装芯片”实施例，该实施例的优点是可以显著简化或基本上避免金属层204、205、206和207中的信号路由(例如，金属层206和207中的“馈通”路由)的复杂性。
在图2(a)和图2(c)中，存储器芯片101实现HNOR存储器串阵列。本发明还可以用实现准易失性或非易失性VNOR存储器串阵列的存储器101来实践。例如，在非临时申请程序III中描述了VNOR存储器串阵列的各种实施例。图2(d)大体上示出了根据本发明第三实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该第三实施例中，存储器芯片101包括VNOR存储器串阵列。如图2(d)所示。在一个或多个准易失性或非易失性VNOR存储器串阵列的电路块中的行220包括存储器串对228-1、228-2、…和228-n，在每个存储器串对的相对侧形成两个VNOR存储器串。
如图2(d)所示，每个存储器串对中的VNOR存储器串共享公共源极线和公共位线，在图2(d)中由位线()222-1指示。222-2、…和222-n以及源极线()223-1、223-2、…和223-n。在存储器串对228-1、228-2、…和228-n中的每一个在公共位线和公共源线之间的两侧形成两个通道区，每个通道区通过电荷俘获层与字线导体堆叠隔离。在图2(d)中，一个字线导体堆栈由字线导体221-1、221.20、…和221-m表示。跨行220，存储器串对的公共源极线和公共位线在行220的前部分和后部分之间交替。一对导体(“全局字线”)224-1和224-2在存储器串对228-1、228-2、…和228-n的前面和后面连接行220的公共位线。在该实施例中，电压公共源极线223-1、223-2、…、223-n每个通过施加到公共位线222-1、…、222-n中相关联的一个的电压或通过硬线连接(未示出)到存储器芯片101的CuA中的电压源预充电，如在非临时申请III中所述。
位线选择器电路225，每个连接到电路块中的多行VNOR存储器串的全局位线，在VNOR存储器串阵列下面的CuA中提供，以从电路块中的全局位线之一选择信号。位线选择电路225执行与复用器基本相同的功能，复用器从位线信号中选择以提供所选择的位线信号到上面结合图2(a)描述的BNI节点。在图2(d)的该实施例中，将所选信号提供给由导体填充通孔226表示的BNI节点，该BNI节点在存储器芯片101的键合表面处连接到键合垫(或微凸点)227之一。键合垫(或微凸点)227通过混合键合(或微凸点键合)以与上面结合图2(a)描述的基本相同的方式与伴随芯片102中的相应键合垫(或微凸点)连接。
图2(e)大体上示出了根据本发明第四实施例的集成电路120的混合键合存储器芯片101和伴随芯片102；在该第四实施例中，存储器芯片101包括用作位线选择电路的附加层的VNOR存储器串阵列和垂直薄膜晶体管(TFT)。在图2(e)中，由全局字线242-1和242-2表示的全局字线的附加导体层被提供在VNOR存储器串阵列上方的金属层(“全局位线层242”)中。在该实施例中，这些附加的全局位线不是通过存储器芯片的CuA中的位线选择器电路连接到键合垫227，而是通过图2(e)中由形成在全局位线层242上方的垂直TFT 229表示的垂直TFT连接到键合垫227。在临时申请中描述了用于位线选择的垂直TFT。在垂直TFT 229中具有位线选择电路225和位线选择电路允许在通过BNI节点将位线信号路由到伴随芯片102中的感测放大器方面具有更大的灵活性。由于可减少该路由所需的混合键的数目，可减少存储器芯片101和伴随芯片102的占地面积，从而产生更密集电路的优点。垂直TFT还可用于HNOR存储器串阵列中，以有效地选择位线并将位线路由到伴随芯片102。
图3更详细地示出了图2(a)的集成电路120的一部分。如图3所示，混合键的条纹203-1、203-2和203-3邻近阵列结构202-(1，1)和202-(2，1)设置，它们代表图2(a)的任意两个相邻阵列结构202-(1，1)到202-(n，m)。通过混合键的条纹203-1、203-2和203-3连接的一些信号通过填充导体的通孔垂直地通过伴随芯片102的金属层204-207中的开口路由到衬底211的表面212处的电路。其它信号由馈通金属层206扇形展开。如上所述，金属层204还允许将高压信号路由回存储器芯片101，如将金属层204中的导体中的信号连接到阵列结构202-(1，1)的信号路径302所示。图3还示出区域301-1、301-2和301-3，它们是条纹203-1、203-2和203-3在伴随芯片102的半导体衬底上的投影。相邻对区域301-1、301-2和301-3之间的间隙(“口袋区域”)是伴随芯片102的半导体衬底上的相对较大的区域。
图4示出了伴随芯片102的顶视图，示出了混合键的条纹203和金属层206。如图4所示，条纹203包括混合键503。混合键503中的某些用于路由通过填充导体的通孔(“BLI通孔”)215连接在伴随芯片102中的BLI节点。在金属层204-207上路由的信号必须绕BLI通孔215路由(即，“馈通”路由)，例如由金属206上的导体505所示，其被视为绕两个BLI节点通孔215“慢跑”(jog)。在图4中未示出的是提供金属层204中的信号线以路由高压信号。每个高压信号由同一金属层(即金属层204)上的两个接地导体之间的导体路由，该导体提供额外的屏蔽(除了金属层205中的接地平面之外，也未在图4中示出)。互连导体501是馈通金属层206中互连导体。
根据本发明的一个实施例，口袋区域可用于使集成电路120具有存储器电路以前不可用的能力的电路。例如，根据本发明的一个实施例，图5(a)在伴随芯片102的衬底211的表面212处的电路。图5(a)示出了在由提供集成电路120的输入和输出接口(例如，用于与主机处理器103通信的数据输入和输出总线)的区域(“垫区域”)分隔的伴随芯片102的衬底211的表面212处的电路中的代表性电路模块组510a和510b。电路模块组510a和510b中的每一个包括电路模块的二维阵列，其中每一列电路模块(即，沿WL方向)占据混合键的相邻条纹之间的口袋区域。在图5中，电路模块组510a和510b中的每一个包括电路模块的类型521和522。电路模块类型521可以是每个包括易失性存储器电路(例如，SRAM阵列)的电路模块。电路模块类型522包括为同一列的易失性存储器电路中的相邻存储器存储体和存储器芯片101中的对应阵列结构中的准易失性存储单元服务的列解码器电路(即，通过局部相关的特定电路块)。
图5(a)还示出了类型521电路模块的变型531和532。变型531和532中的每一个包括一个或多个SRAM阵列541以及感测放大器和数据锁存电路543。感测放大器和数据锁存器可以使用复用器在存储器阵列中的多个存储器单元之间共享。变型531可实现单端口SRAM阵列，而变型532可实现双端口SRAM阵列。
在一个实施例中，伴随芯片102中的所有SRAM阵列541可以占用与存储器芯片101中的准易失性存储单元不同的地址空间，如地址空间映射550所示。在地址空间映射550中，SRAM阵列541被映射到较低的地址，而存储器芯片101中的准易失性存储单元被映射到较高的地址。因此，准易失性存储单元和SRAM 541一起形成扩展的地址空间，在同一存储器存储体内集成和共享数据线。当在准易失性存储器电路中进行编程、擦除或刷新操作时，扩展的地址空间使得能够从SRAM 541进行读和写操作。
可选地，电路模块还可另外实现算术和逻辑电路544(例如，加法器、乘法器、除法器、减法器、RISC处理器、数学协处理器和逻辑门，例如XOR)。既有SRAM阵列又有算术逻辑电路的电路模块，特别适合于实现许多应用中所需的存储器内和近存储器计算，诸如机器学习、分类、神经网络和其他AI应用。由于SRAM阵列541与算术和逻辑电路544之间的带宽高得多——即，从存储器检索和写回存储器的数据通过片上信号路由在存储器和处理单元之间路由，而没有传统存储器接口总线的有限带宽(“冯·诺伊曼瓶颈”)——因此与传统处理器体系结构相比，实现了明显更高的性能。利用电池或容量备用电源，SRAM阵列即使在电源损失期间也保持其数据，从而允许无限制地访问相同的数据而不与执行刷新操作的需要冲突，这特别适合于存储系统数据以及应用程序和操作系统软件。此外，可以使用准易失性存储器电路和快速SRAM电路的大存储容量来执行用于AI应用中的训练的递归计算操作。此外，准易失性存储器电路可以是具有准易失性和非易失性存储器部分的较大存储器的一部分，其中非易失性存储器部分存储不频繁改变的权重。
或者，SRAM阵列541可以各自用作对应的存储器存储体中的对应阵列结构中的准易失性存储单元的高速缓存。由于存储器芯片101和伴随芯片102通过混合键互连，该混合键可被组织为在存储器芯片101的对应的准存储器电路和伴随芯片102中的SRAM阵列之间提供高带宽内部数据总线(例如，每电路块256位或1024位宽的总线)。为了实现高速缓存功能，可在每个电路模块中提供电路，以通过这些高带宽内部数据总线直接将数据从存储器存储体传送到对应的SRAM阵列(例如，一次一页)。在一个实施例中，每个SRAM阵列具有64k比特的存储容量，并用作准易失性存储器电路64M比特的高速缓存。在该实施例中，一行16电路块(加上开销)被一起激活，以提供一起加载或写入的2-K字节页。以此方式，在对应的准易失性存储器存储体处的单个激活将数据页预取(在感测放大器处的读出之后)到SRAM阵列541中。如果主机处理器103以常规高速缓存线大小(例如，64字节)并且具有引用的局部性来访问数据，则每个预取可以服务于许多读取访问。如果SRAM阵列541在存储器芯片101中保持对应的准易失性存储器存储体的多个页，则集成电路120的有效读取延迟时间——将准易失性存储器存储体的激活时间摊销在许多主机访问上——接近SRAM阵列的读取延迟时间。SRAM存储体的激活时间(例如，2ns或更少)相对于相应准易失性存储器电路的激活时间非常短。此外，写操作可以被推迟，直到需要交换出或“驱逐”高速缓存在SRAM阵列541中的准易失性存储器存储体的页为止。
由于在准易失性存储器阵列中，一次写入或擦除页是优选的，有时也是必需的，因此从性能和耐久性的观点来看，从SRAM阵列541的高速缓存数据的这种延迟写入是特别有利的。从性能的观点来看，将准易失性存储器存储体的写访问时间摊销于许多主计算机访问提供了集成电路120类似SRAM电路的性能。结果，利用SRAM阵列541中的多页高速缓存，组合易失性和准易失性存储器的性能有效地是SRAM存储器电路的性能。此外，由于SRAM阵列在不主动读或写时耗散最小的功率，因此具有SRAM和准易失性存储器电路两者的集成电路120是非常节能的。由于数据主要在SRAM电路中被操作和访问，SRAM和准易失性存储器电路的这种组合降低了功耗，因为在准易失性存储器电路上执行的读、写和擦除操作较少。通过在准易失性存储器电路上执行较少的读、写和擦除操作，准易失性存储器中的擦除抑制干扰、写抑制干扰和读干扰的频率相应地降低。此外，由于准易失性存储器单元在写入和擦除操作下对高压电场应力的暴露显著减少，因此实现了更大的耐久性。
如在非临时申请I和II中所述，准易失性存储器电路需要刷新操作以将数据保留超过其保留时间(例如，分钟)。自然地，当在存储器单元页的刷新操作到期的时刻对该页执行数据读取操作时，出现“刷新冲突”。本领域普通技术人员将理解，刷新冲突(例如，DRAM中发生的那些冲突)有时通过延迟读取操作直到刷新操作完成来解决。因此，刷新冲突是对存储器性能产生不利影响的开销。然而，使用SRAM阵列作为存储器电路中对应的准易失性存储器阵列的高速缓存，读操作可能在SRAM高速缓存之外服务，而不需要对准易失性存储器电路的访问，从而基本上避免了大多数刷新冲突。由于准易失性存储器电路的保持时间已经相对长于DRAM，如本发明所提供的，使用与准易失性存储器结合的SRAM高速缓存，可以实现的有效性能可能超过诸如DRAM的传统存储器系统。
现有技术中的高速缓存器主要包括快速专用存储器电路(例如，SRAM或类似SRAM的电路)，所述快速专用存储器电路与高速缓存数据的存储器电路独立。通常，这样的高速缓存具有自己的数据路径和地址空间，因此不能或非常限制其作为另一个独立的存储或存储器电路操作的能力。然而，如图1(a)所示，在伴随芯片102上提供的SRAM阵列与存储器芯片101的准易失性存储器电路共享数据路径111和地址空间。在这样的布置下，即使当作为存储器芯片101中的准易失性存储器电路的高速缓存操作时(即，被映射到准存储器电路地址空间中)，SRAM阵列仍然可以用作从上面讨论的独立的SRAM地址空间可访问的快速存取存储器电路。此外，高速缓存和快速存取存储器操作可以在共享数据路径上进行。如上所述，通过输入和输出接口电路109(例如，工业标准DDR5接口或高带宽存储器(HBM)接口)，主机处理器103的访问可用于高速缓存访问和快速存储器访问。
在一个实施例中，用于在存储器芯片101和伴随芯片102之间进行数据传输的高带宽内部数据总线也可用于在伴随芯片102中的SRAM阵列之间以大规模并行方式传输数据。这种功能对于存储器中的计算操作特别有利。这些内部总线在每个执行周期向伴随芯片102上的高速逻辑、RISC处理器、数学协处理器或算术电路模块传送大量数据，而不涉及在输入和输出接口109上移动数据。这样的布置允许主机处理器103建立由伴随芯片102上的逻辑或算术电路模块执行的算术或逻辑操作，而数据不必在输入和输出接口109上移动，从而绕过众所周知的“冯·诺伊曼瓶颈”。
在一个实施例中，伴随芯片102中的SRAM阵列仅在一对一相关高速缓存模式中用作准易失性存储器电路的高速缓存存储器(即，诸如“页”的可寻址存储器单元在两个准存储器阵列中与在SRAM阵列中相同)。然而，对于某些应用，这种方法可能并不理想。例如，伴随芯片102中的SRAM阵列可以被配置为以“页”为基础进行寻址，该“页”可以是2K字节，如在上面讨论的一些实施例中。在某些操作系统软件中，页可能被定义为512字节或1K字节。作为另一示例，在一个工业标准下，基于工业标准存储器接口总线(例如，128位)的宽度的可寻址数据单元可能是优选的。在一个实施例中，SRAM阵列的一部分可以被配置为在“逐页”的基础上寻址，其中页大小是可配置的，或者任何合适的可寻址数据单元以适应主机处理器103、操作系统或任何合适的应用程序的要求。寻址方案可以是固定的，或者可由软件、固件或基于“运行”时间的主机命令(即，动态地)，例如通过设置伴随芯片102中的配置寄存器来配置。
由于可用的高带宽内部数据总线的数量，并行多存储体(无论是并发还是非并发)操作都是可能的。当伴随芯片102上的高速算术或逻辑电路模块为算术和逻辑操作传送大量数据时，下一组数据可以从存储器芯片101中的准易失性存储器电路并行地取出，以加载到伴随芯片102中的SRAM阵列中。以行和列组织SRAM阵列以及逻辑和算术电路模块，并行计算任务(例如，在AI应用中使用的那些任务)可以是基于存储体的各种段(例如，一次小于所有逻辑电路块)、基于电路块列或一次在多个存储体上。SRAM阵列的该操作可以由伴随芯片102上的固件或电路(例如，状态机)或由主机处理器103发布的命令集来控制或分配。
在一个实施例中，SRAM阵列组可被组织成256行乘16列的电路块阵列，使得256位内部数据总线与SRAM电路块的一列相关联。在该配置中，对于与每个存储体相关联的数据，可以同时执行16个并行的256位算术或逻辑操作。此外，在一个实施例中，16列可以被划分为四个存储体段，例如，使得16个并行操作是4组不同的操作，每组对应于存储体段。伴随芯片102上的SRAM阵列也可以被组织成存储体组，每存储体个组具有多个存储体。可以在存储体组的基础上进行独立和平行的业务。以这种方式，本发明的存储器芯片组中的SRAM阵列可以在许多可能的配置中容易地分配，以同时执行高速缓存操作和存储器内计算操作。
图5(b)示出了根据本发明的一个实施例的在伴随芯片102的衬底211的表面212处的类型521电路模块的附加变型533和534。
一些或全部SRAM阵列541可以由eDRAM、MRAM、相变存储器、电阻随机存取存储器、导电桥接随机存取存储器或铁电电阻随机存取存储器的阵列或这些电路的任何适当组合来取代。在本发明的其他实施例中，这些存储器阵列中的一些可以提供可比的结果。
图6大体示出了根据本发明的一个实施例的存储器模块600，其可以以双列直插存储器模块(DIMM)的格式提供。如图6所示，存储器模块600包括控制器电路602和存储器芯片组601-0至601-15，每个芯片组可以是键合到伴随芯片(例如，上述集成电路102)的存储器芯片。存储器模块600可以机械地附接到印刷电路板上，在该印刷电路板上提供到主机计算系统603的电连接(例如，通过工业标准数据总线)。主机计算系统603可以是任何计算系统，例如，服务器和移动设备，或任何其他合适的计算设备(例如，任何电信交换机、路由器或基因定序器)。尽管图6示出了16个存储器芯片组，但该存储器芯片组的数量仅仅是说明性的，并不打算限制本发明。存储器模块600可以包括准易失性存储器电路的存储器芯片组，在一些实施例中，芯片组可以包括准易失性存储器电路和非易失性电路，以及另一存储器类型(例如DRAM)的电路。可以优化特定存储器配置以适应主机系统603的预期工作负载和功率需求。控制器电路602可以作为独立的集成电路提供。控制器602可以是传统的存储器控制器，或者可以特定于具有在芯片组上具有计算或数学运算功能的准易失性存储器电路的芯片组的操作。
根据本发明的一个实施例，图7示出集成电路150，其包括非存储器芯片151和存储器芯片组(例如，上面的芯片组120，其包括存储器芯片101和伴随芯片102)。非存储器芯片151可以包括一个或多个CPU、GPU、FPGA、图像传感器、基带和其他信号处理器、以太网和其他数据通信电路、或任何其他合适的逻辑电路。在集成电路150中，存储器芯片组120和非存储器芯片151可以键合在一起，存储器芯片组和非存储器芯片151之间的信号使用例如通过硅通孔(TSV)电连接，这在操作期间提高了信号通信速度并减少了存储器芯片组120和非存储器芯片151之间的延迟。另一实施例可使用另一传统互连、键合或凸点技术。例如，存储器芯片组120和非存储器芯片151可以被配置为使用任何合适的接口技术(例如，DDR、HBM或寄存器到寄存器数据传输技术)。实现寄存器到寄存器数据传输协议的接口可以优化软件或硬件性能(例如，操作系统的软件或在主计算机系统上执行的应用，或电信路由器中的分组交换电路)。
根据本发明的另一实施例，如图8所示，集成电路800包括存储器芯片组120和非存储器芯片151，所述存储器芯片组120和非存储器芯片151通过硅插入器(由插入器801举例说明)互连，硅插入器801用作提供互连导体的硅衬底，其方式类似于印刷电路板。硅插入器801可以提供到附加存储器芯片组和附加非存储器芯片的电连接。硅插入器801提供了在互连芯片之间快速信号通信的优点，同时避免了诸如散热等封装挑战。
图9是计算系统900的示意性表示，例如，计算系统900可以是较大主机系统(例如，图6的主机系统603)内的子系统。计算系统900可以执行专门的应用(例如，基因定序、电信或汽车和物联网(IoT)应用)。计算系统900示出了可以定制和优化辅助芯片102以满足由软件应用903、操作系统902和主机处理器903的固件903产生的工作负载。在计算系统900中，与存储器芯片101的准易失性或非易失性存储器阵列110相关联的存储器芯片组120内的SRAM阵列107或其他缓冲型或高速缓冲型存储器电路可在存储器芯片组120外管理和配置。例如，可以通过机器学习或数字信号处理技术来实现管理优化。
图10是存储器芯片组170的示意性表示，存储器芯片组170被提供在伴随芯片102上的电池1001或电容器。存储器芯片组对于其中伴随芯片102存储系统信息(例如，存储器管理信息，包括坏块的位置、查找表和寄存器)的应用是有利的。当存储器芯片组170断电时，存储器芯片组避免数据丢失。电池1001将数据保持在伴随芯片102或存储器芯片101上的任何SRAM阵列或其他易失性存储器电路中。在功率损失的情况下，电池1001、伴随芯片102上的固件和存储器芯片101上的专用准易失性或其他非易失性备份存储器允许存储器芯片组107将这种系统信息(例如，存储器管理信息)写入非易失性存储器电路。存储的系统信息可以在下一次上电时恢复。
伴随芯片102上的SRAM阵列的一个优点是节省功率。当主机系统(例如，图6的主机系统603)空闲时，用于存储器模块的标准DDR5允许暂停刷新操作。本发明的一些实施例允许关闭选定的准易失性存储器块。当允许刷新暂停时，用户可以将关键数据(例如，用于存储器芯片组的固件或关于存储器电路块的最新状态的元数据)从准易失性存储器电路传送到SRAM阵列，从而可以暂停准易失性存储器电路上的刷新操作以节省功率。当电源恢复时，伴随芯片的SRAM阵列中的固件可以快速重新启动正常操作。或者，除了所选择的少数电路之外，可以停止对所有准存储器电路的刷新操作。用于恢复操作的关键信息(例如，用于存储器芯片组的固件)可以存储在所选择的保持刷新操作的少数块中。
根据本发明，本发明的集成电路120可以支持虚拟存储器系统中的分页方案。图11示意性地示出了根据本发明的一个实施例的使用集成电路120的快速存储器电路(例如，SRAM电路)和准易失性存储器电路的寻呼系统。在一个实施例的寻呼方案下，伴随芯片102基于预期应用或操作系统的要求，保持适当数量的SRAM电路1101的块(在适当的块大小下，诸如1字节、64比特、128比特、2K字节或任何适当的可寻址单元)，以服务于来自主机处理器103的存储器芯片101中与准易失性存储器电路1157相关联的特定位置处的下一个输入的数据读或写命令。
在图11中，提供流程图1103来说明该寻呼系统的操作。首先，在步骤1151中，分配SRAM电路1101的多个块(“存储器块”)。为此，可以使用页表和适当的数据结构(例如“堆”、“堆栈”、“列表”或本领域普通技术人员已知的任何其他适当的数据结构)来管理或分配SRAM电路的块。为了提高性能，从主机处理器103的角度来看，可以提供数据路径中的存储器操作控制电路(例如，基于状态机的控制电路)和伴随芯片102(参见图1)的控制电路108。回想一下，对准易失性存储器电路1157的实际写操作可能需要高达例如100纳秒，即使可以在非常短的时间内(例如，10纳秒)从存储在SRAM电路1101中的副本中读出数据。因此，伴随芯片102通过在后台调度对准易失性存储器电路1157的较慢的写操作来避免对主机处理器103的服务停顿。特别地，必须允许保存要写入准易失性存储器电路1157中的数据的存储器块完成其全部内容到准易失性存储器电路1157中的写入操作。这要求具有足够数量的存储器块可用于服务来自主机系统103的适当数量的下一个输入的读或写命令。
在步骤1162，存储器操作控制电路确定尚未分配的存储器块的数目，并且在步骤1153确定未分配的存储器块的数目是否超过阈值。如果是，则在步骤1154处，剩余有足够的未分配存储器块，而不要求当前分配的存储器块将其内容写回准易失性存储器1157以腾出空间。否则，在步骤1155中，基于“驱逐”策略选择当前分配的存储器块，并且将其数据“驱逐”或写回存储器芯片101中的准易失性存储器电路1157中的对应位置。例如，合适的驱逐策略可以是：最近访问最少的”(即，所有分配的块中没有被读取的时间最长的块)。在步骤1156，将所选存储器块中的数据写回准易失性存储器电路1157的对应位置(如在页表中标识的)。在此期间，存储器操作控制电路监控适用的准易失性存储器存储体的“就绪或忙”状态，并且当该存储体不忙时，伴随芯片102认为写操作完成并返回到步骤1102。由于有足够的未分配存储器块来处理来自主机处理器103的读和写访问请求，而返回到准易失性存储器1157的多个不完全写操作可能并行进行，因此来自主机处理器103的读和写请求不会因不完全写操作而停滞。
由流程图1103表示的方法也适用于高速缓存操作并且对高速缓存操作有利。当然，在高速缓存应用中，通常不需要选择要写回哪个存储器块。
尽管上述详细描述提供了作为存储器芯片上的准易失性和非易失性存储器电路的主要示例的HNOR存储串阵列(例如，在非临时申请II中描述的那些)。其他类型的准易失性和非易失性存储器电路(例如，在非临时申请III中描述的VNOR存储器串阵列)也可用于本发明的各种实施例中，并实现上述优点。例如，混合键合允许VNOR存储器阵列与伴随芯片中的SRAM阵列和计算逻辑元件(例如，图5A和图5B的伴随芯片102上的SRAM电路541和算术和逻辑电路544)的高带宽互连。无论使用HNOR存储器串阵列还是VNOR存储器串阵列来提供准易失性和非易失性存储器电路，感测放大器和其他高性能、低电压逻辑电路都可以在伴随芯片上实现，并通过混合键电连接以提供数据，以利用来自感测放大器的数据靠近SRAM电路和计算逻辑电路的优点。
提供上述详细描述是为了说明本发明的特定实施例，而不是旨在限制。本发明的许多变化和修改是可能的。例如，在本详细描述和附图中，SRAM电路被广泛提及或使用以说明本发明。然而，本发明也适用于其它快速存储器电路。这里使用SRAM电路来说明快速存储器电路并不是为了限制。在所附权利要求中阐述了本发明。

Claims (107)

1.一种集成电路，包括：
第一半导体管芯，其上形成有第一类型的存储器电路，其中，所述第一类型的存储器电路具有形成在所述半导体管芯中的衬底层上方的至少一层存储器单元；以及
第二半导体管芯，其上形成有第二类型的存储器电路，其中，所述第二类型的存储器电路具有比所述第一类型的存储器电路更低的读取延迟，并且其中，所述第一类型的存储器电路和所述第二类型的存储器电路通过在所述第一半导体管芯和所述第二半导体管芯之间形成的晶片级或芯片级键合而互连。
2.根据权利要求1所述的集成电路，其中，所述晶片级或芯片级键合包括以下各项之一：混合键合、直接互连键合和微凸点键合。
3.根据权利要求1所述的集成电路，其中，所述第一类型的存储器电路包括准易失性存储器电路或非易失性存储器电路，并且所述第二类型的存储器电路包括以下各项中的一个或多个：静态随机存取存储器(SRAM)电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM(eDRAM)电路、磁随机存取存储器(MRAM)电路、嵌入式MRAM(eMRAM)电路、自旋转移转矩MRAM(ST-MRAM)电路、相变存储器(PCM)、电阻性随机存取存储器(RRAM)、导电桥接随机存取存储器(CBRAM)、铁电电阻性随机存取存储器(FRAM)、碳纳米管和存储器。
4.根据权利要求1所述的集成电路，其中，所述第二半导体管芯是在为制造CMOS逻辑电路而优化的制造工艺下制造的。
5.根据权利要求1所述的集成电路，其中，所述第二半导体管芯还包括形成在其上的感测放大器、寄存器或数据锁存器以及逻辑电路。
6.根据权利要求3所述的集成电路，其中，在所述第一半导体管芯和所述第二半导体管芯之间通信的信号被复用和解复用以共享键互连。
7.根据权利要求1所述的集成电路，其中，所述第二类型的存储器电路被模块化为存储器模块，所述集成电路还包括在所述第二半导体管芯上的多个内部数据总线，每个内部数据总线提供对一组存储器模块的读和写访问。
8.根据权利要求7所述的集成电路，还包括形成在所述第二半导体管芯上的算术和逻辑电路，其中，所述算术和逻辑电路被模块化为逻辑模块，并且其中，所述逻辑模块通过所述内部总线访问所述存储器模块。
9.根据权利要求8所述的集成电路，其中，所述第一半导体管芯上的所述存储器电路各自被模块化为存储器模块，并且其中，所述第一半导体管芯中的每个存储器模块通过键连接到所述第二半导体管芯中专用于所述存储器模块的数据输出电路，并且其中，所述专用数据输出电路将数据从所述存储器模块提供到所述第二半导体管芯中的存储器模块中的相关联的一个。
10.根据权利要求9所述的集成电路，其中，所述数据输出电路包括感测放大器。
11.根据权利要求9所述的集成电路，在所述第一半导体管芯中，还包括复用器电路，用于从所述存储器模块中选择要发送到所述第二半导体管芯中的专用数据输出电路的数据。
12.根据权利要求9所述的集成电路，还包括被提供在所述第二半导体管芯中的数据输出电路和存储模块之间的主从寄存器，其中，每个主从寄存器的从锁存器保持所述数据输出电路的当前数据输出，而每个主从寄存器的主锁存器接收来自所述数据输出电路中的一个的下一数据输出。
13.根据权利要求9所述的集成电路，其中，所述专用数据输出电路通过所述第二半导体管芯中的相关联的存储器模块的内部数据总线提供所述数据。
14.根据权利要求9所述的集成电路，其中，每个逻辑模块与所述第二半导体管芯中的一个或多个存储器模块相关联，其中，所述逻辑模块通过所述第二半导体管芯中的相关联的存储器模块的内部数据总线访问相关联的存储器模块。
15.根据权利要求10所述的集成电路，其中，所述存储模块包括多个存储器单元、多个字线和多个位线，用于选择用于读或写访问的存储器单元，并且其中，所述存储器模块可配置为执行作为位乘法器，所述位乘法器接收由选定的一组字线表示的数据值作为第一输入操作数和由选定的一组位线表示的第二操作数，其中，所述第一操作数在所述选定的一组字线上的每个断言值导致通过移位所述第二操作数形成的乘积项被写入选定的存储器单元，并且其中，所述第一操作数在所述选定的一组字线上的每个去断言值导致零被写入选定的存储器单元。
16.根据权利要求15所述的集成电路，其中，提供多个所述逻辑模块以对写入选定的存储器单元的乘积值求和。
17.根据权利要求9所述的集成电路，其中，所述第二半导体管芯中的每个存储器模块被配置为以下各项之一：双端口存储器电路和单端口存储器电路。
18.根据权利要求9所述的集成电路，其中，所述第二半导体管芯中的每个逻辑模块被配置为以下各项之一：加法器电路、除法器电路、布尔运算器电路、乘法器电路、减法器电路、RISC处理器、数学协处理器和复用器电路。
19.根据权利要求9所述的集成电路，还包括在所述第二半导体管芯中的片上控制电路，所述片上控制电路控制所述存储器和逻辑模块的操作。
20.根据权利要求19所述的集成电路，其中，所述片上控制电路在所述第二半导体管芯的快速存储器电路中实现来自所述第一半导体管芯的准易失性或非易失性存储器电路的数据的高速缓存或分页。
21.根据权利要求20所述的集成电路，其中，使用由固定在所述准易失性或非易失性存储器电路中的页大小确定的块大小来执行数据的高速缓存或分页。
22.根据权利要求21所述的集成电路，其中，数据的缓存或分页是使用可编程块大小来执行的。
23.根据权利要求22所述的集成电路，其中，所述可编程块大小是多个块大小中的一个，每个块大小对应于一个或多个工业标准存储器接口协议中的数据传输的单元。
24.根据权利要求22所述的集成电路，其中，所述可编程块大小由主机处理器设置。
25.根据权利要求20所述的集成电路，其中，所述片上控制电路以块为单位分配所述快速存储器电路，保持至少预定数量的未分配块。
26.根据权利要求25所述的集成电路，其中，未分配块的数量在预定数量以下，所述片上控制电路选择分配的块中的一个用于数据传输到所述准易失性或非易失性存储器电路。
27.根据权利要求26所述的集成电路，其中，所述片上控制电路基于“驱逐”策略选择用于数据传输的块。
28.根据权利要求26所述的集成电路，其中，所述片上控制电路监控到所述准易失性或非易失性存储器电路的数据传输，并基于是否完成一个或多个先前数据传输来调度所述高速缓存中的数据传输。
29.根据权利要求28所述的集成电路，其中，所述数据传输以可编程块大小的整数倍执行。
30.根据权利要求19所述的集成电路，还包括形成在所述第二半导体管芯中的存储器接口，所述存储器接口由主机处理器可访问，以及连接在所述第一半导体管芯和所述半导体管芯的存储器模块以及所述逻辑模块和所述存储器接口之间的数据路径。
31.根据权利要求30所述的集成电路，其中，所述存储器接口包括工业标准存储器接口。
32.根据权利要求30所述的集成电路，其中，所述主机处理器使用基于将所述第一半导体管芯中的存储器模块和所述第二半导体管芯中的存储器模块分别映射到地址空间中的地址的第一和第二非重叠部分的访问方案，通过所述存储器接口访问所述第一半导体管芯和所述第二半导体管芯中的存储器模块。
33.根据权利要求32所述的集成电路，其中，在所述地址空间的第二部分中的地址处存储热数据或元数据并从存储器读取热数据或元数据。
34.根据权利要求32所述的集成电路，其中，所述主机处理器通过呈现映射到地址空间的位置的地址，从所述第一半导体管芯中的存储器电路中的位置请求数据，并且其中，所述片上控制电路提供从所述第二半导体管芯中的存储器模块检索的数据作为请求的数据。
35.根据权利要求33所述的集成电路，其中，从所述第二半导体管芯中检索所述数据的存储器模块被分配为用作所述地址映射到其的第一半导体管芯中的存储器模块的高速缓冲存储器。
36.根据权利要求34所述的集成电路，其中，所述第一半导体管芯上的存储器模块被组织为存储器存储体，并且其中第二半导体管芯中用作第一半导体管芯中存储器存储体的存储器模块的高速缓冲存储器的存储器模块在所述第二半导体管芯中形成对应的存储器存储体。
37.根据权利要求36所述的集成电路，其中，在两个半导体管芯中，每个存储器模块在其各自的半导体管芯上占据二维区域(“电路块”)。
38.根据权利要求37所述的集成电路，其中，所述第一半导体管芯中的每个电路块一对一地映射到所述第二半导体管芯中的对应的电路块上，并且其中，来自所述第一半导体管芯中的每个电路块的一个或多个信号通过晶片级或芯片级键合、硅通孔提供到所述对应的电路块的衬底处的电路。
39.根据权利要求38所述的集成电路，其中，所述一对一映射将所述第一半导体管芯中的电路块映射到所述第二半导体管芯中最接近的电路块。
40.根据权利要求37所述的集成电路，其中，每个电路块包括其中放置快速存储器电路的快速存储器电路部分，以及被提供在快速存储部分的一侧或两侧的、其中放置数据输出电路的一个或多个数据输出部分。
41.根据权利要求40所述的集成电路，其中，所述快速存储器电路部分中的快速存储器电路用作所述第二半导体管芯中的对应的电路块中的准易失性或非易失性存储器电路的高速缓冲存储器。
42.根据权利要求37所述的集成电路，其中，所述电路块以行和列的形式布置在每个半导体管芯上，并且其中，所述第二半导体管芯上的每个内部总线提供对一列电路块中的存储器模块的读和写访问。
43.根据权利要求42所述的集成电路，其中，每个逻辑模块还占据电路块。
44.根据权利要求43所述的集成电路，其中，所述电路块被布置为形成一个或多个计算单元，每个计算单元包括在所述第二半导体管芯中的第一多个连续的电路块的行，每个电路块的行包括所述存储器模块中的一个(“快速存储器模块电路块”)；所述第二半导体管芯中的第二多个连续的电路块的行，每个电路块的行包括逻辑模块(“逻辑模块电路块”)，以及多个计算数据总线，每个计算数据总线促进存储器模块电路块和逻辑模块电路块之间的数据传输。
45.根据权利要求44所述的集成电路，其中，对于每个存储器模块电路块，每个计算单元还包括所述第一半导体管芯中的对应的电路块，所述电路块包括通过数据输出电路连接到所述存储器模块电路块的准易失性或非易失性存储器电路(“QV存储器模块电路块”)，使得所述计算数据总线还促进到所述QV存储器模块电路块、所述快速存储器模块电路块和所述逻辑模块电路块的数据输出电路之间的数据传输。
46.根据权利要求45所述的集成电路，其中，所述每个计算单元可配置为实现具有神经元的神经网络，每个神经元由存储在所述快速存储器模块电路块中的参数值矩阵参数化，其中，输入数据作为向量存储在所述QV存储器模块电路块中，并且其中，所述逻辑模块实现所述参数值矩阵和所述向量之间的矩阵乘法。
47.根据权利要求44所述的集成电路，其中，每个计算数据总线连接所述存储器模块电路块和所述逻辑模块电路块，所述逻辑模块电路块是列对准的电路块。
48.根据权利要求44所述的集成电路，其中，所述计算单元具有第一配置和第二配置，其中，所述第一配置中的每个逻辑模块电路块与其最近的快速存储器模块电路块的接近度比所述第二配置中的每个逻辑模块电路块与其最近的快速存储器模块电路块的接近度更近。
49.根据权利要求44所述的集成电路，其中，每个逻辑模块电路块包括以下各项之一：中央处理单元(CPU)核、图形处理单元(GPU)核、现场可编程门阵列(FPGA)和嵌入式控制器。
50.一种计算系统，包括通过存储器接口总线互连的根据权利要求44所述的多个集成电路，其中，所述集成电路的子集被配置为以流水线方式操作。
51.根据权利要求50所述的计算系统，其中，集成电路的第一子集被配置为使得所述准易失性或非易失性存储器电路包括执行逻辑功能的NOR存储器串。
52.根据权利要求51所述的计算系统，其中，所述集成电路的第一子集实现一个或多个内容可寻址存储器电路。
53.根据权利要求51所述的计算系统，其中，所述集成电路的第一子集还被配置为在所述内容可寻址存储器上执行并行搜索功能。
54.根据权利要求50所述的计算系统，其中，集成电路的第二子集被配置为执行数据密集型计算。
55.根据权利要求53所述的计算系统，其中，所述计算系统被配置为在所述内容可寻址存储器上传送要在所述并行搜索功能中使用的所述数据密集型计算的结果。
56.根据权利要求42所述的集成电路，其中，每个存储器存储体包括跨越多个行和多个列的电路块的存储器模块。
57.根据权利要求56所述的集成电路，其中，多个存储器存储体形成存储体组，所述存储体组还包括由所述存储体组内的存储器存储体中的每一个可访问的第一数据总线。
58.根据权利要求57所述的集成电路，其中，所述集成电路包括多个所述存储体组，其中，所述集成电路还包括由所述存储体组中的每一个可访问的第二数据总线，并且其中，每个存储体中的存储器存储体中的每一个通过其自己的存储体组的第一数据总线访问所述第二数据总线。
59.根据权利要求56所述的集成电路，其中，与存储体内的一行电路块中的存储器电路相关联的数据形成数据页，并且其中，在所述第一半导体管芯中的存储体和所述第二半导体管芯中的对应的存储体之间的每个数据传输包括整数个数据页。
60.根据权利要求8所述的集成电路，其中，所述逻辑模块各自对通过所述内部数据总线从所述第二半导体管芯上的一个或多个存储器模块的选定组中读取的数据进行操作。
61.根据权利要求60所述的集成电路，其中，所述第二半导体管芯中的存储器模块各自可配置为用作所述第一半导体管芯中的对应的存储器模块的高速缓冲存储器，或用作在逻辑模块的操作期间由所述逻辑模块访问的数据存储器。
62.根据权利要求61所述的集成电路，其中，通过其专用数据输出电路从所述第一半导体管芯的存储器模块传送的数据被提供在由对应的逻辑模块可访问的内部数据总线上。
63.根据权利要求62所述的集成电路，还包括在所述第二半导体管芯中的片上控制电路，其中，每个逻辑模块的操作、从所述第一半导体管芯的存储器模块的数据传输以及对所述第二半导体管芯的存储器模块的读和写访问由所述片上控制电路控制，所述片上控制电路在规定的软件和固件命令集上执行。
64.根据权利要求62所述的集成电路，其中，在主机处理器的控制下通过存储器接口执行所述第一半导体管芯的存储器模块和所述第二半导体管芯的对应的存储器模块之间的数据传输操作。
65.根据权利要求63所述的集成电路，其中，所述存储器接口包括工业标准存储器接口。
66.根据权利要求36所述的集成电路，其中，所述主机处理器包括中央处理单元、图形处理单元、现场可编程门阵列或存储器控制器。
67.根据权利要求3所述的集成电路，其中，所述准易失性或非易失性存储器电路各自包括一个或多个NOR存储器串的三维阵列，所述NOR存储器串具有形成在所述第一半导体管芯的衬底层之上的至少一层准易失性薄膜存储单元。
68.根据权利要求67所述的集成电路，其中，所述NOR存储器串包括VNOR存储器串。
69.根据权利要求67所述的集成电路，其中，所述NOR存储器串包括HNOR存储器串。
70.根据权利要求69所述的集成电路，还包括在所述第一半导体管芯的衬底层的表面处形成在所述三维阵列下面的支持电路。
71.根据权利要求70所述的集成电路，其中，所述第一半导体管芯和所述第二半导体管芯以“倒装芯片”或“面对面”方向键合。
72.根据权利要求71所述的集成电路，其中，所述第一半导体管芯键合到所述第二半导体管芯中的衬底的第一侧上的第一表面，并且其中，所述第二半导体管芯中的支持电路制造在所述衬底的第二侧上的衬底的第二表面上，所述第一侧和第二侧是所述衬底的相对侧。
73.根据权利要求72所述的集成电路，其中，所述衬底包括绝缘体。
74.根据权利要求73所述的集成电路，其中，所述衬底通过劈裂、机械研磨或化学蚀刻与半导体晶片分离。
75.根据权利要求73所述的集成电路，其中，通过注入氧原子创建绝缘体来完成所述劈裂。
76.根据权利要求73所述的集成电路，其中，提供硅通孔(TSV)以将所述支持电路连接到所述晶片级或芯片级键。
77.根据权利要求70所述的集成电路，还包括选择晶体管，所述选择晶体管包括垂直薄膜晶体管，用于将信号从所述第一半导体管芯中的第一类型的存储器电路路由到所述晶片级或芯片级键。
78.根据权利要求70所述的集成电路，其中，所述支持电路包括用于读取、编程或擦除的电压源。
79.根据权利要求78所述的集成电路，其中，所述支持电路还包括在幅度小于所述电压源的电压的电压上操作的逻辑电路，用于编程和擦除。
80.根据权利要求77所述的集成电路，其中，所述支持电路还包括选择晶体管，用于将信号从所述第一半导体管芯中的第一类型的存储器电路路由到所述晶片级或芯片级键。
81.根据权利要求68所述的集成电路，其中，所述支持电路还包括字线相关控制电路。
82.根据权利要求81所述的集成电路，其中，所述字线相关控制电路包括字线解码器。
83.根据权利要求70所述的集成电路，其中，用于感测所述第一类型的存储器电路的感测放大器形成在所述第二半导体管芯的平面表面上，并通过所述晶片级或芯片级键连接到所述第一半导体管芯上的第一类型的存储器电路。
84.根据权利要求78所述的集成电路，还包括形成在所述晶片级或芯片级键与所述第二半导体管芯的平面表面之间的第一导体层，并且其中，由所述电压源产生的用于读取、编程和擦除的一个或多个信号由所述第一导体层的导体路由到所述第一半导体管芯中的第一类型的存储器电路。
85.根据权利要求84所述的集成电路，其中所述信号中的每一个由所述电压源产生用于读取、编程和擦除，并由所述第一导体层的导体路由，并在提供屏蔽的接地导体之间路由。
86.根据权利要求84所述的集成电路，还包括形成在所述晶片级或芯片级键与所述第一导体层之间的第二导体层，其中，所述第二导体层的导体接地，以提供所述第一半导体管芯中的第一类型的存储器电路对所述第一导体层上路由的信号的屏蔽。
87.根据权利要求84所述的集成电路，还包括第二导体层，其分配通过形成在所述第二半导体管芯的平面表面上的晶片级和芯片级键互连电路路由的信号。
88.根据权利要求1所述的集成电路，还包括形成在第三半导体管芯上的非存储器电路，其中，所述第三半导体管芯与所述第二半导体管芯键合，以允许所述非存储器电路和所述第二半导体管芯上的电路电互连。
89.根据权利要求87所述的集成电路，其中，在所述第二半导体管芯和所述第三半导体中的一个或两个上形成硅通孔，以提供信号路径。
90.根据权利要求88所述的集成电路，其中，所述非存储器电路是计算系统的一部分。
91.根据权利要求90所述的集成电路，其中，所述计算系统包括以下各项中的一个或多个：中央处理单元、图形处理单元、存储器控制器、RISC处理器、数学协处理器、服务器、移动设备、电信交换机、路由器和基因定序器。
92.根据权利要求1所述的集成电路，还包括形成在第三半导体管芯上的非存储器电路，其中，所述第二半导体管芯和所述第三半导体管芯都键合到硅插入器衬底上，以允许所述第二半导体管芯上的非存储器电路和电路通过形成在所述硅插入器衬底中的导体电互连。
93.根据权利要求92所述的集成电路，其中，所述非存储器电路是计算系统的一部分。
94.根据权利要求93所述的集成电路，其中，所述计算系统包括以下各项中的一个或多个：中央处理单元、图形处理单元、存储器控制器、RISC处理器、数学协处理器、服务器、移动设备、电信交换机、路由器和基因定序器，包括以下各项中的中的一个或多个：中央处理单元、图形处理单元、存储器控制器、服务器、移动设备、电信交换机、路由器和基因定序器。
95.根据权利要求1所述的集成电路，还包括向所述集成电路提供备用电源的电池。
96.一种具有输入和输出接口的存储器模块，包括：
多个集成电路，其中，所述集成电路中的一个由根据权利要求1所述的集成电路提供；以及
控制器，管理所述集成电路，以便通过所述输入和输出接口提供对所述集成电路的访问。
97.根据权利要求96所述的存储器模块，其中，所述存储器模块符合双列直插式存储器模块格式。
98.一种系统，包括：
准易失性存储器电路或非易失性存储器电路；
与所述准易失性存储器电路集成的快速存储器电路；
由所述准易失性存储器电路或所述非易失性存储器电路和所述快速存储器电路共享的数据路径电路，用于在扩展的地址空间上所述访问准易失性存储器电路或所述非易失性存储器电路和所述快速存储器电路的读和写操作。
99.一种集成电路，包括：
第一半导体管芯，包括：
准易失性存储器电路或非易失性存储器电路，形成在所述第一半导体管芯的衬底的平面表面上方；以及
所述准易失性存储器电路的支持电路，其形成于所述衬底的平面表面处，其中，所述第一存储器管芯；以及
第二存储器管芯，包括：
快存储器电路，其读取延迟小于所述准易失性存储器电路的读取延迟；
逻辑电路，能够访问所述快速存储器电路以执行存储器内计算；
输入和输出总线，用于外部处理器访问和配置所述快速存储器电路、所述逻辑电路和所述准易失性存储器电路；以及
可配置用于要求高容量存储器的标准和AI应用的逻辑；并且
其中，所述第一半导体管芯和所述第二半导体管芯使用混合键或通过硅通孔技术键合，其中，所述第一半导体管芯在针对所述支持电路优化的第一制造工艺下制造；以及其中所述第二半导体管芯在支持低电压、高性能CMOS电路的制造工艺下制造。
100.一种半导体管芯，包括：(i)形成在所述半导体管芯的衬底的平面表面上方的准易失性存储器电路；(ii)在所述衬底的平面表面处形成的用于准易失性存储器电路的支持电路；以及(iii)模块化的键合接口，其允许使用混合键或硅通孔技术与多个伴随半导体管芯中的任何一个键合，其中，伴随半导体管芯各自包括一个具有在其中形成的专用可配置电路的管芯。
101.一种配置用于与权利要求100所述的半导体管芯键合的伴随半导体管芯，包括：
快存储器电路，其读取延迟小于所述准易失性存储器电路的读取延迟；
算术与逻辑电路，能够访问所述快速存储器电路以执行存储器内计算；
内部数据总线，由所述算术逻辑电路可访问以执行存储器内计算；以及
输入和输出总线，用于外部处理器访问和配置所述快速存储器电路、所述逻辑电路和所述准易失性存储器电路或所述非易失性存储器电路；
其中，所述内部数据总线和所述输入和输出总线彼此独立且同时操作。
102.根据权利要求36所述的集成电路，其中，所述存储器存储体每个被配置为允许在所述存储器存储体的准易失性存储器电路或非易失性存储器被刷新、编程或擦除时从与所述存储器存储体相关联的快速存储器电路读取。
103.根据权利要求36所述的集成电路，其中，所述存储器存储体各自被配置为允许在所述存储器存储体的准易失性存储器电路或非易失性存储器被写入时从与所述存储器存储体相关联的快速存储器电路读取。
104.根据权利要求19所述的集成电路，其中，所述片上控制电路配置所述存储器模块和所述逻辑模块以对可编程块大小的数据执行计算操作。
105.根据权利要求101所述的集成电路，其中，所述可编程块大小为以下任一项：4比特及其整数倍，最多2K字节。
106.根据权利要求19所述的集成电路，其中，所述第二集成电路上的存储器模块和所述逻辑模块被模块化为每一个占据所述第二半导体管芯上的预定区域的电路块，并且其中，所述电路块在功能上被组织成存储体，并且其中，所述片上控制电路配置存储器内计算，以便在逐电路块、逐存储体或多存储体的基础上执行。
107.根据权利要求6所述的集成电路，其中，在所述第二半导体管芯上提供导体层，用于允许信号从所述键互连中解复用。
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