JP4785180B2 - 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法 - Google Patents
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Description
なお、このような1Tr型FeRAMの歴史は非常に古く、1957年まで遡ることができる(例えば、特許文献4参照)。
図3(A)は、本発明の第1の実施形態によるMFS型FeRAM10の一つのメモリセルの構成を示す。
図4(H)の状態では、領域21Aには下向きの分極が、領域21Bと21Cには上向きの分極が誘起されており、これを(011)と表記する。
[第2の実施形態]
以下、本発明の第2の実施形態について説明する。
[第3の実施形態]
次に、図3(A)のFeRAM10の製造工程を、本発明の第3の実施形態として説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第4の実施形態]
図20は、本発明の第4の実施形態によるFeRAM10Aの構成を示す。ただし図20中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第5の実施形態]
図21は、本発明の第5の実施形態によるFeRAM10Bの構成を示す。ただし図21中、先に説明した部分には同一の参照符号を付し、説明を省略する。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域と
を含み、
前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記第1、第2および第3の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。
多値データを供給され、前記多値データの値に応じて前記駆動回路を制御するデータ判別回路と、を備え、
前記駆動回路は、前記第1、第2および第3の領域に、同一の分極を誘起する第1の書き込み段階と、前記第1の書き込み段階の後、前記第1、第2および第3の領域の一つにおいて分極を反転させる第2の書き込み段階を実行することを特徴とする付記1記載の強誘電体メモリ。
前記強誘電体メモリは、第1導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域とを含み、前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記記録方法は、
前記第1〜第3の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。
前記強誘電体メモリは、第1導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域とを含み、前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第2の拡散領域に第2の読出しドレイン電圧を印加した状態で第2のドレイン電流を検出する第2の読出し段階と、
前記第1および第2のドレイン電流の組み合わせから、前記第1、第2および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、
前記絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域と
よりなる強誘電体メモリにおいて、
前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、HfO2を主成分とする多結晶膜を積層した構成を有することを特徴とする強誘電体メモリ。
熱酸化を行うことによって前記非晶質絶縁膜を、HfO2 を主成分とする多結晶膜に変換する工程とを含み、
さらに前記非晶質絶縁膜を多結晶膜に変換する工程において、同時に、前記半導体基体との界面に酸化珪素を主成分とする非晶質膜を形成する工程を含むことを特徴とする強誘電体メモリの製造方法。
データ書き込み時に各メモリセルの書き込み前のデータを読み出し、書き込みデータが同一の場合には書き込みを行わず、書き込みデータが異なる場合には、書き込み後に再度読み出しを行って、正常に書き込みが行われているかどうかを判別し、書き込みが正常でない場合は繰り返し前記読み出し及び書き込み動作を繰り返すことを特徴とする強誘電体メモリの駆動方法。
データを書き込む際に、書き込みデータとは逆極性の逆データの書き込みパルスを先行させた後、データ書き込みパルスを前記ゲート電極に印加することを特徴とする強誘電体メモリの駆動方法。
12 素子間分離絶縁膜
13 n型ウェル領域
14 ダミーゲート酸化膜
15 ダミーゲート電極
16 p型ソース領域
17 p型ドレイン領域
18 非晶質HfO2 膜
19 多結晶HfO2 膜
20 SiO2 膜
21 強誘電体膜
22 導電性酸化物膜
23 Pt膜
41 n型シリコン基板
42 素子間分離絶縁膜
43 p型ソース領域
44 p型ドレイン領域
45 バッファ絶縁膜
46 強誘電体膜
47 ゲート電極
101,114 データ判別回路
102 駆動回路
103,115 ROM
111 ワード線選択回路
112 ビット線選択回路
113 センスアンプ
Claims (11)
- 第1導電型のチャネル領域を含む半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成された単一のゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域と
を含み、
前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記第1、第2および第3の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。 - 前記第1の拡散領域は、前記半導体基板中であって、前記第1の領域を挟んで前記ゲート電極と対向する位置に設けられ、前記第2の拡散領域は、前記半導体基板中であって、前記第2の領域を挟んで前記ゲート電極と対向する位置に設けられることを特徴とする請求項1記載の強誘電体メモリ。
- さらに、前記ゲート電極、前記第1および第2の拡散領域、および前記半導体基体に、それぞれの駆動電圧を印加し、前記強誘電体膜中の前記第1〜第3の領域に、それぞれの分極を誘起する駆動回路を備え、
前記駆動回路は、前記第1、第2および第3の領域に、同一の分極を誘起する第1の書き込み段階と、前記第1の書き込み段階の後、前記第1、第2および第3の領域の一つにおいて分極を反転させる第2の書き込み段階を実行することを特徴とする請求項1または2記載の強誘電体メモリ。 - 前記駆動回路は、(1)前記ゲート電極に第1の極性の書き込み電圧を印加し、前記第1および第2の拡散領域、および前記半導体基体を接地する動作と、(2)前記ゲート電極に第2の極性の書き込み電圧を印加し、前記第1および第2の拡散領域、および前記半導体基体を接地する動作と、(3)前記動作(1)の後、前記ゲート電極および前記第1および第2の拡散領域に前記第2の極性の書き込み電圧を印加し、前記半導体基体を接地する動作と、(4)前記動作(2)の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第2の拡散領域を浮遊状態とし、前記半導体基体を接地する動作と、(5)前記動作(1)の後、前記ゲート電極および前記第1の拡散領域、および前記半導体基体に、前記第2の極性の書き込み電圧を印加し、前記第2の拡散領域を接地する動作と、(6)前記動作(1)の後、前記ゲート電極および前記第2の拡散領域、および前記半導体基体に、前記第2の極性の書き込み電圧を印加し、前記第1の拡散領域を接地する動作と、(7)前記動作(2)の後、前記ゲート電極におよび半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第2の拡散領域を浮遊状態とする動作と、(8)前記動作(2)の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第2の拡散領域を接地する動作のいずれかを行うことを特徴とする請求項1または2記載の強誘電体メモリ。
- さらに前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第2の拡散領域に第2の読出しドレイン電圧を印加した状態で第2のドレイン電流を検出する第2の読出し段階を実行する読出し回路と、前記第1および第2のドレイン電流の組み合わせから、前記第1、第2および第3の領域に誘起された分極の組み合わせを求めるデータ判定回路と、を有することを特徴とする請求項1または2記載の強誘電体メモリ。
- 強誘電体メモリへの多値データ記録方法であって、
前記強誘電体メモリは、第1導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成された単一のゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域とを含み、前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記記録方法は、
前記第1〜第3の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。 - 前記分極を誘起する手順は、前記第1、第2および第3の領域に、同一の分極を誘起する第1の段階と、前記第1の段階の後、前記第1、第2および第3の領域のいずれか一つの分極を反転させる第2の段階よりなることを特徴とする請求項6記載の多値データ記録方法。
- 前記分極を誘起する手順は、(1)前記ゲート電極に第1の極性の書き込み電圧を印加し、前記第1および第2の拡散領域、および前記半導体基体を接地する手順と、(2)前記ゲート電極に第2の極性の書き込み電圧を印加し、前記第1および第2の拡散領域、および前記半導体基体を接地する手順と、(3)前記動作(1)の後、前記ゲート電極および前記第1および第2の拡散領域に前記第2の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、(4)前記動作(2)の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第2の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、(5)前記動作(1)の後、前記ゲート電極および前記第1の拡散領域、および前記半導体基体に、前記第2の極性の書き込み電圧を印加し、前記第2の拡散領域を接地する手順と、(6)前記動作(1)の後、前記ゲート電極および前記第2の拡散領域、および前記半導体基体に、前記第2の極性の書き込み電圧を印加し、前記第1の拡散領域を接地する手順と、(7)前記動作(2)の後、前記ゲート電極におよび半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第2の拡散領域を浮遊状態とする手順と、(8)前記動作(2)の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第2の拡散領域を接地する手順のいずれかよりなることを特徴とする請求項6記載の多値データ記録方法。
- 強誘電体メモリからの多値データ読出し方法であって、
前記強誘電体メモリは、第1導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成された単一のゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第2導電型の第1および第2の拡散領域とを含み、前記強誘電体膜中には、前記第1の拡散領域の近傍に位置する第1の領域と、前記第2の拡散領域の近傍に位置する第2の領域と、前記第1および第2の領域の中間に位置する第3の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第2の拡散領域に第2の読出しドレイン電圧を印加した状態で第2のドレイン電流を検出する第2の読出し段階と、
前記第1および第2のドレイン電流の組み合わせから、前記第1、第2および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。 - 前記第1の読出し段階では前記第2のドレイン領域が接地され、前記第2の読出し段階では、前記第1のドレイン領域が接地されることを特徴とする請求項9記載の多値データ読出し方法。
- 前記第1の読出し段階は、前記第1のドレイン電流が、4段階の電流値のいずれに該当するかを検出する段階を含み、前記第2の読出し段階は、前記第2のドレイン電流が、前記4段階の電流値のいずれに該当するかを検出する段階を含むことを特徴とする請求項9または10記載の多値データ読出し方法。
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