KR20050038658A - 강유전 반도체를 이용한 비휘발성 메모리 - Google Patents

Abstract

본 발명은 Si 기판 위에 2-6족 화합물의 강유전 반도체 게이트 절연막을 형성함으로써 계면에서 큰 양의 점 결합과 탈구가 형성되지 않고, 성장 동안이거나 금속화 공정 중에 원자의 내부 침투가 일어나지 않도록 한 강유전 반도체를 이용한 비휘발성 메모리에 관한 것이다.

이같은 본 발명은, Si기판의 양측에 소스영역 및 드레인영역이 형성된 채널영역에는 2-6족 화합물의 강유전 반도체 게이트 절연막을 형성하고,

상기 강유전체 게이트 절연막에는 게이트 전압이 인가되는 게이트전극을 형성하는 한편, 소스전극과 드레인전극은 소스영역 및 드레인영역에 대응하도록 Si 기판상에 형성하므로서, 강유전체의 자발분극의 방향에 의존하여 같은 게이트전압을 걸더라도 드레인과 소스 사이의 채널영역 크기가 다름을 이용하여 비휘발성 메모리의 '1(one)'과 '0(zero)'을 구분할 수 있도록 하는 강유전 반도체를 이용한 비휘발성 메모리를 제공함에 그 특징이 있다.

Description

강유전 반도체를 이용한 비휘발성 메모리{Non-volatile of using ferroelectric a semiconductor}

본 발명은 강유전 반도체를 이용한 비휘발성 메모리에 관한 것으로, 특히 Si 기판 위에 2-6족 화합물(CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe)의 강유전 반도체 게이트 절연막을 형성함으로써 계면에서 큰 양의 점 결합과 탈구가 형성되지 않고, 성장동안이거나 금속화 공정 중에 원자의 내부 침투가 일어나지 않도록 함은 물론, 강유전체의 자발분극 방향에 의존하여 같은 게이트전압을 걸더라도 드레인과 소스 사이의 채널영역 크기가 다름을 이용하여 비휘발성 메모리의 '1(one)'과 '0(zero)'을 구분할 수 있도록 하는 강유전 반도체를 이용한 비휘발성 메모리에 관한 것이다.

일반적으로 강유전체는 어떤 온도에서 자발분극(spontaneous polarization)이 존재하고, 이러한 자발분극이 외부 자기장에 의해서 반전될 수 있는 물질을 칭하는 것으로, 전원의 공급이 차단되어도 자발분극 특성에 의하여 저장된 정보가 지워지지 않는 우수한 정보보전 성질을 이용하여 비휘발성 메모리를 대체하기 위한 연구가 활발히 진행되고 있음은 이미 잘 알려진 사실이다.

기존의 반도체 기억소자의 고집적화 및 대용량화에는 한계가 있으므로 고유전율 및 비휘발성을 가지는 강유전체의 메모리에 대한 연구가 활발하게 진행되고 있다.

상기의 강유전체 메모리는 Si 기판 위에 페로브스카이트(perovskites) 산화 강유전체의 증착을 기반으로 하고 있으며, 이 메모리는 금속-강유전체-반도체(MFS), 두 개의 트랜지스터와 두 개의 캐패시터(2T2C) 또는 하나의 트랜지스터와 하나의 캐패시터(1T1C) 구조를 이용하여 만든다.

강유전체는 MFS 셀에서 게이트 유전처럼 작용한다,

강유전체의 분극이 표면전위를 컨트롤하고 결과적으로 전류는 소스에서 드레인으로 흐른다.

분극 상태에 의한 다른 전류는 로직센싱에 사용된다.

페로브스카이트 산화 강유전체의 사용은 강유전체와 실리콘 접합시 계면에서 불가피하게 구조적으로 잘 맞지 않기 때문에 이것이 피로, 보존, 날인 그러한 것이 디바이스 감손에 주된 요인이 된다.

즉, 종래 강유전체 메모리(FRAM: Ferroelectric Random Access Memory)는 FRAM셀에 전계(electric field)를 인가하면 전하의 분극이 생기고, 인가 전압과 분극량과의 관계는 소위 히스테리시스 특성으로 나타나는 것으로서, 도 1은 종래 FRAM셀의 일 실시예로서 1트랜지스터/1커패시터(1T/1C)형 구성의 등가 회로를 도시한 것이다.

이 FRAM셀이 행렬 형상으로 복수 배치된 메모리 셀 어레이에 있어서, 각 셀의 셀 선택용 MOS트랜지스터(Tst)의 드레인은 비트선(BL)에 접속되고, 셀 선택용 MOS 트랜지스터(Tst)의 게이트는 워드선(WL)에 접속되고, 강유전체 커패시터(Cm)의 일단(플레이트 전극)은 플레이트선(PL)에 접속되도록 하였다.

도 2는 FRAM셀에 사용되는 강유전체막의 인가 전계(인가 전압 V)와 분극량 P와의 관계(히스테리시스 곡선)를 나타내는 특성도이다.

이 히스테리시스 특성에서 알 수 있는 바와 같이, FRAM셀의 강유전체 커패시터의 강유전체막에 전계가 인가되어 있지 않은 상태, 즉 커패시터 전극간의 인가 전압 V=0인 상태에서, 강유전체막의 잔류 분극 Pr이 양(+) 또는 음(-)인지에 따라 정해지는 2차 데이터가 FRAM셀에 기억된다.

여기서 잔류 분극 Pr의 양(+)과 음(-)은 강유전체 커패시터의 플레이트 전극과 비트선(BL)측 전극과의 사이에서 분극 방향이 어느 쪽을 향하고 있는지를 나타내고 있으며, 한쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '1'로 정의하고, 다른 쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '0'으로 정의한다.

그런데, 상기한 바와 같은 FRAM의 신뢰성의 향상을 도모하기 위해서는 FRAM 셀의 기입 가능 횟수를 높여야 하고, 데이터를 장시간 보유하여야 하며, 내환경성이 향상되도록 하고, 임프린트를 억제하여야 하였다.

또한 종래의 강유전체 메모리는 도 3에 도시한 것과 같이 n-형으로 도포되고, 채널영역(11a)에 대응하여 PbTiO3 또는 PZT(PbZrO3 또는 PbTiO3의 고용체)의 강유전체 게이트 절연막(12)이 형성된 SrTiO3의 유전체 기판(11)을 형성하였다.

그리고 n+ 형의 소스영역(11b) 및 드레인영역(11c)은 Ar 이온 빔 조사에 의해 산소의 감소를 유도함으로써 채널영역(11a) 양측의 기판(11)에 형성하였다.

또한 기판(11)은 약 400㎚의 두께를 가지며 반면 강유전체 게이트 절연막(12)은 약 100㎚의 두께를 갖도록 하였다.

상기 강유전체 게이트 절연막(12)상에는 게이트 전압이 인가되는 게이트전극(15)을 형성하면서 소스전극(13)과 드레인전극(14)은 소스영역(11b) 및 드레인영역(11c)에 대응하여 기판(11)상에 형성하여 기판(11)으로 또는 기판(11)으로부터의 캐리어를 각각 주입하거나 제거하도록 한다.

그리고 기판(11)의 후면에는 전압이 가해지는 접지전극(16)을 형성하였다.

상기 전극(13)(14)은 Nb, Y 및 W군으로부터 선택한 금속을 증착하여 형성하며, 이들 금속은 산화물에 증착되면 옴(ohmic)접촉 또는 저지항 접촉을 형성한다.

상기 게이트전극(15) 또는 접지전극(16)은 산화물에 증착되면 쇼트키(Schottky) 접촉을 이루는 Au 또는 Pt로 형성한다.

따라서 상기의 쇼트키접촉으로 인하여 기판(11)과 접지전극(16)간에 공핍 영역(depletion region)이 형성되도록 하였다.

그러나 상기와 같은 종래의 강유전체 메모리에 의하여서는 SrTiO3의 유전체 기판(11)과 그위에 PbTiO3 또는 PZT(PbZrO3 또는 PbTiO3의 고용체)의 강유전체 게이트 절연막(12)이 형성되어 있으나, 유전체 기판(11)은 다이아몬드 구조를 가지고 있고, 일반적인 강유전체 게이트 절연막(12)은 페로브스카이트 고로를 가지고 있는데 이것은 유전체 기판(11)과 유사성을 공유하지 않는다.

그래서 그들이 유전체 기판(11) 위에 증착될 때, 그들은 강유전체 게이트 절연막(2)과 유전체 기판(11)의 계면에서 큰 양의 점 결합(예를 들어 수소 빈자리)과 탈구가 형성되고, 또한 거기에는 성장동안이거나 금속화 공정을 포함해서 종속적인 과정 중에 원자의 내부 침투가 일어나게 된다.

그리고 이 결함과 과정은 피로, 보존, 날인을 포함하는 감쇠를 초래하게 되는 등의 문제점이 되었다.

그리고 상기의 문제점을 해결하기 위하여는 강유전체 게이트 절연막과 실리콘 기판의 사이에 적절한 유전체가 삽입되는 구조 즉, 금속-강유전체-절연체-반도체 구조(MFIS)를 형성하여야 하거나, 다른 방법으로 금속층이 절연체 위에 증착되는 구조 즉, 금속-절연체-금속-절연체-반도체 구조를 형성하여야 하였다.

그러나 박막화를 필요로 하는 반도체의 두께에 영향을 주게될 뿐아니라 제조공정이 복잡해지는 단점이 있었다.

이에, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로써, Si 기판 위에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 게이트 절연막을 형성함으로써, 계면에서 큰 양의 점 결합과 탈구가 형성되지 않고, 성장동안이거나 금속화 공정 중에 원자의 내부 침투가 일어나지 않도록 함은 물론, 강유전체의 자발분극 방향에 의존하여 같은 게이트 전압을 걸더라도 드레인과 소스 사이의 채녈 영역 크기가 다름을 이용하여 비휘발성 메모리의 '1'과 '0'을 구분할 수 있도록 하는 강유전 반도체를 이용한 비휘발성 메모리를 제공하려는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 강유전 반도체를 이용한 비휘발성 메모리는 Si기판의 양측에 소스영역 및 드레인영역이 형성된 채널영역에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 게이트 절연막을 형성하고,

상기 강유전체 게이트 절연막에는 게이트 전압이 인가되는 게이트전극을 형성하며, 소스전극과 드레인전극은 소스영역 및 드레인영역에 대응하여 Si 기판상에 형성함을 특징으로 한다.

이하, 본 발명을 첨부한 예시 도면을 참조하여 상세히 설명한다.

도 4는 본 발명의 구성도로서,

Si 기판(1)의 채널영역(1a)에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 게이트 절연막(2)을 형성하고,

상기 채널영역(1a)의 양측에는 소스영역(3) 및 드레인영역(4)을 형성하며,

상기 강유전체 게이트 절연막(2)에는 게이트 전압이 인가되는 게이트전극(5)을 형성하는 한편, 소스전극(6)과 드레인전극(7)은 소스영역(3) 및 드레인영역(4)에 대응하여 Si 기판(1)상에 형성하여 캐리어가 주입하거나 제거되도록 구성한 것이다.

이와 같이 구성한 본 발명의 강유전 반도체를 이용한 비휘발성 메모리는 잘 맞지 않은 Si 기판과 강유전체 게이트 절연막 사이의 문제를 해결하기 위한 방법으로 실리콘 구조와 근접한 구조를 가지는 강유전 반도체를 사용하도록 한 것으로서,

강유전체의 구조에 2-6족 화합물의 하나가 더 들어가는 구조의 강유전 반도체의 구조가 실리콘 구조에 적절하게 맞는 형태를 가지므로 다바이스 감손을 감소시킬 수 있게 되고, 이는 MFS 비휘발성 메모리 디바이스에 강유전 반도체를 게이트 유전체로 사용하게 되는 것이다.

즉, Si 기판(1)의 채널영역(1a)에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 게이트 절연막(2)을 형성하고, 상기 채널영역(1a)의 양측에는 소스영역(3) 및 드레인영역(4)을 형성하며,

게이트 전압이 인가되는 게이트전극(5)을 형성한 상기 강유전체 게이트 절연막(2)의 소스영역(3) 및 드레인영역(4)에 소스전극(6)과 드레인전극(7)을 형성하므로서, 강유전체의 자발분극 방향에 의존하여 같은 게이트전압을 걸더라도 드레인과 소스 사이의 채녈영역 크기가 다름을 이용하여 비휘발성 메모리의 '1'과 '0'의 비트들이 자발분극의 업/다운 상태에 의해 저장되도록 한다.

읽기 동작은 MFS 셀에서 차이를 가지는 전류를 감지함으로써 현실화되는데 이것은 보통의 메모리 디바이스에 페로브스카이트를 사용하는 것처럼 이용된다.

즉, 페로브스카이트 대신에 강유전 반도체를 사용하는 이점은 실리콘과 구조적으로 잘 맞기 때문이다.

예를 들어 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe의 정크 블렌드 구조를 가지는 2-6족 화합물이 다이아몬드 구조를 가지는 실리콘과 적절하게 맞는다.

특히 정크 블렌드 구조를 가지는 CdZnS가 실리콘 위에 증착되면 격자 안맞음(lattice mismatch) 상태를 1% 이하로 줄일 수 있다.

즉, CdZnS의 경우에서 Si 기판 위에 좋은 CdZnS 방향을 가지는 수정 필름을 성장하는 동안 SiO₂가 빈번하게 형성되는 중간층의 형성없이 성공적으로 성장하였고, 이는 도 5의 그림에 도시한 것과 같다.

그리고 FES의 금속화 공정도 문제가 없는데, 이는 저항성 접촉이 절연 강유전체보다 쉽기 때문이다.

그리고 도 6의 그래프를 통해 알 수 있는 바와 같이 CdZnS를 성장할 경우 FES에서의 감쇠가 쉽게 줄어들게 된다.

또한 도 7의 그래프를 통하여 CdZnTe를 성장할 경우에도 FES에서의 감쇠가 쉽게 줄어들게 됨을 알 수 된다.

즉, 도 5의 사진은 Si 기판 위에 성장된 CdZnS를 평면상태로 보여 주는 것으로서, CdZnS 성장이 발생하는데 매우 초기단계에서 약간의 단층이 발생함을 알 수 있다.

그리고 도 6의 그래프를 통하여 CdZnS의 피로 데이터에서 분극이 분극 반전 후 10% 감쇠함을 알 수 있다.

또한 도 7의 그래프를 통하여 마그내트론 스퍼터리가 만든 PZT와 CdZnTe의 피로 경향을 비교한 것으로서, 이 데이터를 통하여 CdZnTe의 피로 인내가 PZT에 양호함을 알 수 있다.

이상 기술한 바와 같이 본 발명의 강유전 반도체를 이용한 비휘발성 메모리에 의하여서는 Si 기판 위에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 게이트 절연막을 형성함으로써 계면에서 큰 양의 점 결합과 탈구가 형성되지 않고, 성장동안이거나 금속화 공정 중에 원자의 내부 침투가 일어나지 않도록 함은 물론, 강유전체의 자발분극 방향에 의존하여 같은 게이트전압을 걸더라도 드레인과 소스 사이의 채널영역 크기가 다름을 이용하여 비휘발성 메모리의 '1'과 '0'을 구분할 수 있는 효과가 있다.

도 1은 종래 FRAM 셀의 1T1C형의 등가 회로를 도시한 회로도.

도 2는 종래 FRAM 셀에 사용되는 강유전체막의 인가 전계와 분극량과의 관계를 나타내는 히스테리시스 곡선도.

도 3은 종래 강유전체 메모리의 구성을 나타낸 개략도.

도 4는 본 발명의 실시예에 따른 비휘발성 메모리의 구성을 나타낸 개략도,

도 5는 Si 기판 위에 성장된 CdZnS를 평면상태로 보여주는 사진

도 6은 CdZnS 의 피로 데이터를 나타낸 그래프.

도 7은 마그내트론 스퍼터리가 만든 PZT와 CdZnTe의 피로 경향을 비교한 그래프.

*도면의 주요부분에 대한 부호의 설명*

1 : Si 기판 2 : 강유전 반도체 게이트 절연막

3 : 소스영역 4 : 드레인영역

5 : 게이트전극 6 : 소스전극

7 : 드레인전극

Claims (2)

1. Si기판의 양측에 소스영역 및 드레인영역이 형성된 채널영역에 있어서,

   상기 채널영역에는 강유전 반도체 게이트 절연막을 형성함을 특징으로 하는 강유전 반도체를 이용한 비휘발성 메모리.
2. 제 1 항에 있어서, 상기 강유전 반도체 게이트 절연막은, 2-6족 화합물로 구성함을 특징으로 하는 강유전 반도체를 이용한 비휘발성 메모리.