JP3507038B2 - 強誘電体不揮発性記憶装置 - Google Patents
強誘電体不揮発性記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体不揮発性記憶
装置に関するものである。
装置に関するものである。
【０００２】
【従来の技術】不揮発性記憶装置としてフローティング
ゲートタイプ、ＭＮＯＳタイプがよく知られている。今
日、強誘電体物質の特徴の一つである残留分極を利用し
た不揮発性記憶装置が報告されている（米国特許：第3,
832,700号）。この強誘電体不揮発性記憶装置は、情報
の書込及び消去において動作が高速であるという特徴を
有する。
ゲートタイプ、ＭＮＯＳタイプがよく知られている。今
日、強誘電体物質の特徴の一つである残留分極を利用し
た不揮発性記憶装置が報告されている（米国特許：第3,
832,700号）。この強誘電体不揮発性記憶装置は、情報
の書込及び消去において動作が高速であるという特徴を
有する。
【０００３】この強誘電体不揮発性記憶装置のメモリセ
ル１の構成断面略図を図４に示す。ｐ形シリコン基板10
内にｎ+形ドレイン層６及びｎ+形ソース層８が設けられ
る。ｐ形シリコン基板10上に強誘電体膜４が設けられ
る。さらに、強誘電体膜４上に制御電極であるアルミニ
ウム等の金属導電体２が設けられている。なお、ｐ形シ
リコン基板10のうち、ｎ+形ドレイン層６とｎ+形ソース
層８に挟まれた部分12を以下チャンネル領域と呼ぶ。
ル１の構成断面略図を図４に示す。ｐ形シリコン基板10
内にｎ+形ドレイン層６及びｎ+形ソース層８が設けられ
る。ｐ形シリコン基板10上に強誘電体膜４が設けられ
る。さらに、強誘電体膜４上に制御電極であるアルミニ
ウム等の金属導電体２が設けられている。なお、ｐ形シ
リコン基板10のうち、ｎ+形ドレイン層６とｎ+形ソース
層８に挟まれた部分12を以下チャンネル領域と呼ぶ。
【０００４】上記のメモリセル１では、情報”１”の書
込み及び消去を電気的に行うことができる。従って、メ
モリセル１は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。
込み及び消去を電気的に行うことができる。従って、メ
モリセル１は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。
【０００５】強誘電体膜４のヒステリシスループを図５
に示す。図５において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル１に対する情報の書込お
よび消去の原理を図５のＥ−Ｐヒステリシスループを参
照して説明する。
に示す。図５において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル１に対する情報の書込お
よび消去の原理を図５のＥ−Ｐヒステリシスループを参
照して説明する。
【０００６】メモリセル１に情報”１”を書込む場合、
基板10に接地電位を与え、かつ制御電極２に抗電圧より
十分大きなプログラミング電圧を印加する。抗電圧と
は、強誘電体物質の残留分極を取り除くのに必要な電界
Ｅｃを得る為の電圧をいう。この時、制御電極２と基板
10間に発生する電界によって、強誘電体膜４は発生した
電界の方向とほぼ同じ方向に分極する（図５のＰ１）。
プログラミング電圧が遮断されても、分極状態はほぼそ
のままの状態である（図５のＱ１）。この状態が、メモ
リセル１が情報”１”を記憶した状態である。この情
報”１”を記憶したメモリセル１の強誘電体膜４は、制
御電極側がマイナスに、シリコン基板側がプラスに誘電
している。この為、チャンネル領域12は通電状態にあ
る。
基板10に接地電位を与え、かつ制御電極２に抗電圧より
十分大きなプログラミング電圧を印加する。抗電圧と
は、強誘電体物質の残留分極を取り除くのに必要な電界
Ｅｃを得る為の電圧をいう。この時、制御電極２と基板
10間に発生する電界によって、強誘電体膜４は発生した
電界の方向とほぼ同じ方向に分極する（図５のＰ１）。
プログラミング電圧が遮断されても、分極状態はほぼそ
のままの状態である（図５のＱ１）。この状態が、メモ
リセル１が情報”１”を記憶した状態である。この情
報”１”を記憶したメモリセル１の強誘電体膜４は、制
御電極側がマイナスに、シリコン基板側がプラスに誘電
している。この為、チャンネル領域12は通電状態にあ
る。
【０００７】一方、メモリセル１から情報”１”を消去
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極２に接地電位を与え、かつ基板10に抗電圧
より十分大きなプログラミング電圧を印加する。この
時、制御電極２と基板10間に書込時とは反対方向の電界
が発生する。従って、この電界効果によって強誘電体膜
４の分極状態が反転する（図５のＲ１）。プログラミン
グ電圧が遮断されても、分極状態はほぼそのままの状態
である（図５のＳ１）。この状態が、メモリセル１が情
報”０”を記憶した状態である。この情報”０”を記憶
した（情報”１”が消去された）メモリセル１の強誘電
体膜４は、制御電極側がプラスに、シリコン基板側がマ
イナスに誘電している。この為、チャンネル領域12は通
電状態にない。
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極２に接地電位を与え、かつ基板10に抗電圧
より十分大きなプログラミング電圧を印加する。この
時、制御電極２と基板10間に書込時とは反対方向の電界
が発生する。従って、この電界効果によって強誘電体膜
４の分極状態が反転する（図５のＲ１）。プログラミン
グ電圧が遮断されても、分極状態はほぼそのままの状態
である（図５のＳ１）。この状態が、メモリセル１が情
報”０”を記憶した状態である。この情報”０”を記憶
した（情報”１”が消去された）メモリセル１の強誘電
体膜４は、制御電極側がプラスに、シリコン基板側がマ
イナスに誘電している。この為、チャンネル領域12は通
電状態にない。
【０００８】次に、メモリセル１からの情報の読み出し
について説明する。メモリセル１の制御電極２に抗電圧
より小さい電圧を印加し、かつソース層８とドレイン層
６間にある一定の電圧を印加した時にチャンネル領域12
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル１のチャンネル領域12は
通電状態にある。従って、チャンネル領域12には電流が
流れる。一方、情報”０”を記憶するメモリセル１のチ
ャンネル領域12は通電状態にない。従って、チャンネル
領域12には電流が流れない。
について説明する。メモリセル１の制御電極２に抗電圧
より小さい電圧を印加し、かつソース層８とドレイン層
６間にある一定の電圧を印加した時にチャンネル領域12
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル１のチャンネル領域12は
通電状態にある。従って、チャンネル領域12には電流が
流れる。一方、情報”０”を記憶するメモリセル１のチ
ャンネル領域12は通電状態にない。従って、チャンネル
領域12には電流が流れない。
【０００９】上記の様にして、メモリセル１は記憶装置
として利用される。
として利用される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
メモリセル１を利用した強誘電体記憶装置には以下の様
な問題点があった。
メモリセル１を利用した強誘電体記憶装置には以下の様
な問題点があった。
【００１１】シリコン領域上に直接強誘電体膜を形成す
る場合に、シリコン領域と強誘電体膜の界面が問題とな
っていた。特に、強誘電体形成時にシリコン界面が酸化
されてしまう。この様なシリコン酸化膜は、誘電率が低
い為コントロールゲートからプログラミング電圧をかけ
た場合強誘電体膜にかかる電圧が相対的に低かった。そ
の為、プログラミング電圧の低電圧化には限界があっ
た。
る場合に、シリコン領域と強誘電体膜の界面が問題とな
っていた。特に、強誘電体形成時にシリコン界面が酸化
されてしまう。この様なシリコン酸化膜は、誘電率が低
い為コントロールゲートからプログラミング電圧をかけ
た場合強誘電体膜にかかる電圧が相対的に低かった。そ
の為、プログラミング電圧の低電圧化には限界があっ
た。
【００１２】また、シリコン表面と強誘電体膜が直接接
するように製造される為、製造工程中に強誘電体膜の成
分（金属成分等）がシリコン領域内に拡散していた。す
なわち、不純物の拡散等でクリーンなシリコン界面を得
ることが出来なかった。この場合も、このメモリセルを
利用した記憶装置が正確に作動しないことがあり、問題
となっていた。
するように製造される為、製造工程中に強誘電体膜の成
分（金属成分等）がシリコン領域内に拡散していた。す
なわち、不純物の拡散等でクリーンなシリコン界面を得
ることが出来なかった。この場合も、このメモリセルを
利用した記憶装置が正確に作動しないことがあり、問題
となっていた。
【００１３】よって、本発明に係る強誘電体不揮発性記
憶装置は、上記の様な問題点を解決し、低電圧で正確に
作動する強誘電体不揮発性記憶装置を提供することを目
的とする。
憶装置は、上記の様な問題点を解決し、低電圧で正確に
作動する強誘電体不揮発性記憶装置を提供することを目
的とする。
【００１４】
【課題を解決するための手段】 本発明に係る強誘電体
不揮発性記憶装置は、半導体基板に設けられた第一導電
性の半導体領域と、前記半導体領域内に形成された第二
導電型の少なくとも一対の拡散領域と、前記半導体領域
上の前記一対の拡散領域の間に形成された導電体膜と、
前記導電体膜上に形成された強誘電体材料から成る強誘
電体膜と、前記強誘電体膜上に形成された制御電極と、
を備える強誘電体不揮発性記憶装置において、前記半導
体領域と前記導電体膜との間にシリコン酸化膜よりも誘
電率の高いペロブスカイト系の高誘電体膜を設けたこと
を特徴とする。より具体的には、前記高誘電体膜が、Ｓ
ｒＴｉＯ3からなることを特徴とする。
不揮発性記憶装置は、半導体基板に設けられた第一導電
性の半導体領域と、前記半導体領域内に形成された第二
導電型の少なくとも一対の拡散領域と、前記半導体領域
上の前記一対の拡散領域の間に形成された導電体膜と、
前記導電体膜上に形成された強誘電体材料から成る強誘
電体膜と、前記強誘電体膜上に形成された制御電極と、
を備える強誘電体不揮発性記憶装置において、前記半導
体領域と前記導電体膜との間にシリコン酸化膜よりも誘
電率の高いペロブスカイト系の高誘電体膜を設けたこと
を特徴とする。より具体的には、前記高誘電体膜が、Ｓ
ｒＴｉＯ3からなることを特徴とする。
【００１５】
【作用】本発明に係る強誘電体不揮発性記憶装置では、
誘電率の高い前記高誘電体膜は、製造工程中に強誘電体
膜の成分（例えば金属成分）がシリコン領域へ拡散する
ことを防ぐ。また、前記制御電極と前記基板間に情報の
書込及び消去為に必要なプログラミング電圧を印加した
場合に、前記シリコン領域上面と前記絶縁膜との界面
は、情報の書込及び消去に必要な電界を損わない。更
に、前記制御電極と前記基板間にある一定のプログラミ
ング電圧が印加された場合の強誘電体膜にかかる分圧比
を増大させる。
誘電率の高い前記高誘電体膜は、製造工程中に強誘電体
膜の成分（例えば金属成分）がシリコン領域へ拡散する
ことを防ぐ。また、前記制御電極と前記基板間に情報の
書込及び消去為に必要なプログラミング電圧を印加した
場合に、前記シリコン領域上面と前記絶縁膜との界面
は、情報の書込及び消去に必要な電界を損わない。更
に、前記制御電極と前記基板間にある一定のプログラミ
ング電圧が印加された場合の強誘電体膜にかかる分圧比
を増大させる。
【００１６】
【実施例】本発明の一実施例による強誘電体不揮発性記
憶装置について以下に説明する。強誘電体不揮発性記憶
装置のメモリセル３の断面構成略図を図１に示す。
憶装置について以下に説明する。強誘電体不揮発性記憶
装置のメモリセル３の断面構成略図を図１に示す。
【００１７】基板内に設けられた第一導電型の半導体領
域であるｐ形シリコンウエル14内に第二導電型の一対の
拡散領域であるｎ+形ドレイン層24及びｎ+形ソース層26
が設けられる。ｐ形シリコンウエル14の上面には高い誘
電率を有するSrTiO3から成る高誘電体膜22が設けられ
る。高誘電体膜22の上面には導電体膜である白金層20が
設けられる。白金層20の上面には強誘電体材料であるPb
TiO3からなる強誘電体膜18が設けられる。さらに、強誘
電体膜18の上面には制御電極である白金層16が設けられ
ている。なお、ｐ形シリコンウエル14のうち、ｎ+形ド
レイン層24とｎ+形ソース層26に挟まれた部分28を以下
チャンネル領域と呼ぶ。
域であるｐ形シリコンウエル14内に第二導電型の一対の
拡散領域であるｎ+形ドレイン層24及びｎ+形ソース層26
が設けられる。ｐ形シリコンウエル14の上面には高い誘
電率を有するSrTiO3から成る高誘電体膜22が設けられ
る。高誘電体膜22の上面には導電体膜である白金層20が
設けられる。白金層20の上面には強誘電体材料であるPb
TiO3からなる強誘電体膜18が設けられる。さらに、強誘
電体膜18の上面には制御電極である白金層16が設けられ
ている。なお、ｐ形シリコンウエル14のうち、ｎ+形ド
レイン層24とｎ+形ソース層26に挟まれた部分28を以下
チャンネル領域と呼ぶ。
【００１８】上記のメモリセル３では、情報”１”の書
込み及び消去を電気的に行うことができる。従って、メ
モリセル３は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。
込み及び消去を電気的に行うことができる。従って、メ
モリセル３は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。
【００１９】強誘電体膜18のヒステリシスループを図２
に示す。図２において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル３に対する情報の書込お
よび消去の原理を図２のＥ−Ｐヒステリシスループを参
照して説明する。
に示す。図２において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル３に対する情報の書込お
よび消去の原理を図２のＥ−Ｐヒステリシスループを参
照して説明する。
【００２０】メモリセル３に情報”１”を書込む場合、
シリコンウエル14に接地電位を与え、かつ制御電極16に
抗電圧より十分大きなプログラミング電圧を印加する。
この時、制御電極16とシリコンウエル14間に発生する電
界によって、強誘電体膜18は発生した電界の方向とほぼ
同じ方向に分極する（図２のＰ３）。プログラミング電
圧が遮断されても、分極状態はほぼそのままの状態であ
る（図２のＱ３）。この状態が、メモリセル３が情報”
１”を記憶した状態である。この情報”１”を記憶した
メモリセル３の強誘電体膜18は、制御電極側がマイナス
に、シリコン基板側がプラスに誘電している。この為、
チャンネル領域28は通電状態にある。
シリコンウエル14に接地電位を与え、かつ制御電極16に
抗電圧より十分大きなプログラミング電圧を印加する。
この時、制御電極16とシリコンウエル14間に発生する電
界によって、強誘電体膜18は発生した電界の方向とほぼ
同じ方向に分極する（図２のＰ３）。プログラミング電
圧が遮断されても、分極状態はほぼそのままの状態であ
る（図２のＱ３）。この状態が、メモリセル３が情報”
１”を記憶した状態である。この情報”１”を記憶した
メモリセル３の強誘電体膜18は、制御電極側がマイナス
に、シリコン基板側がプラスに誘電している。この為、
チャンネル領域28は通電状態にある。
【００２１】一方、メモリセル３から情報”１”を消去
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極16に接地電位を与え、かつシリコンウエル
14に抗電圧より十分大きなプログラミング電圧を印加す
る。抗電圧とは、強誘電体物質の残留分極を取り除くの
に必要な電界Ｅｃを得る為の電圧をいう。この時、制御
電極16と基板10間に書込時とは反対方向の電界が発生す
る。従って、この電界効果によって強誘電体膜18の分極
方向が反転する（図２のＲ３）。プログラミング電圧が
遮断されても、分極状態はほぼそのままの状態である
（図２のＳ３）。この状態が、メモリセル３が情報”
０”を記憶した状態である。この情報”０”を記憶した
（情報”１”が消去された）メモリセル３の強誘電体膜
18は、制御電極側がプラスに、シリコン基板側がマイナ
スに誘電している。この為、チャンネル領域28は通電状
態にない。
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極16に接地電位を与え、かつシリコンウエル
14に抗電圧より十分大きなプログラミング電圧を印加す
る。抗電圧とは、強誘電体物質の残留分極を取り除くの
に必要な電界Ｅｃを得る為の電圧をいう。この時、制御
電極16と基板10間に書込時とは反対方向の電界が発生す
る。従って、この電界効果によって強誘電体膜18の分極
方向が反転する（図２のＲ３）。プログラミング電圧が
遮断されても、分極状態はほぼそのままの状態である
（図２のＳ３）。この状態が、メモリセル３が情報”
０”を記憶した状態である。この情報”０”を記憶した
（情報”１”が消去された）メモリセル３の強誘電体膜
18は、制御電極側がプラスに、シリコン基板側がマイナ
スに誘電している。この為、チャンネル領域28は通電状
態にない。
【００２２】次に、メモリセル３からの情報の読み出し
について説明する。メモリセル３の制御電極16に抗電圧
より小さい電圧を印加し、かつソース層26とドレイン層
24間にある一定の電圧を印加した時にチャンネル領域28
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル３のチャンネル領域28は
通電状態にある。従って、チャンネル領域28には電流が
流れる。一方、情報”０”を記憶するメモリセル３のチ
ャンネル領域28は通電状態にない。従って、チャンネル
領域28には電流が流れない。
について説明する。メモリセル３の制御電極16に抗電圧
より小さい電圧を印加し、かつソース層26とドレイン層
24間にある一定の電圧を印加した時にチャンネル領域28
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル３のチャンネル領域28は
通電状態にある。従って、チャンネル領域28には電流が
流れる。一方、情報”０”を記憶するメモリセル３のチ
ャンネル領域28は通電状態にない。従って、チャンネル
領域28には電流が流れない。
【００２３】上記の様にして、メモリセル３は記憶装置
として利用される。
として利用される。
【００２４】次に、強誘電体不揮発性記憶装置のメモリ
セル３部の製造方法について図３に基づいて説明する。
セル３部の製造方法について図３に基づいて説明する。
【００２５】ｎ形シリコン基板30内にｐ形シリコンウエ
ル14が設けられ、フィールド酸化膜32によって仕切られ
る（図５Ａ）。ｐ形シリコンウエル14の上面に、ＣＶＤ
法によりSrTiO3から成る高誘電体膜22、白金層20を順に
それぞれ堆積させる。さらに、白金層20の上面に、PbTi
O3から成る強誘電体膜18を高周波スパッタリング法によ
り形成した後、熱処理を数時間行う。高周波スパッタリ
ング法は以下の条件で行うとよい。ターゲット半径は80
mm、ターゲット基板スペースは35mm、ターゲットＲＰ電
圧は1.6kV、スパッタリングパワーは150W、スパッタリ
ングガスは９対１の割合で混合されたＡｒとＯ2の混合
ガス、ガス圧は２×１０-2トル、基板温度は300から500
℃、スパッタリング率は3nm／分とする。この時、ター
ゲットに鉛（10wt％でかつ、か焼（calcination）した
もの）補償を行う必要がある。また、基板温度について
は、スパッタリング時は300℃に保ち、その後熱処理中
は500℃にすると良い。さらに、強誘電体膜18上面にＣ
ＶＤ法により白金層16を堆積させる（図３Ｂ）。次に、
レジストをマスクにしてエッチングすることにより高誘
電体膜22、白金層20、強誘電体膜18、白金層16を成形す
る（図３Ｃ）。次に、白金層16をマスクにして、ヒ素ま
たはリンをイオン注入および熱拡散させて、ｎ+形ドレ
イン層24およびｎ+形ソース層26を形成する（図１参
照）。この場合、クリーンな界面を有するシリコンウエ
ル14と配向性に優れた強誘電体膜18を得ることが出来
る。
ル14が設けられ、フィールド酸化膜32によって仕切られ
る（図５Ａ）。ｐ形シリコンウエル14の上面に、ＣＶＤ
法によりSrTiO3から成る高誘電体膜22、白金層20を順に
それぞれ堆積させる。さらに、白金層20の上面に、PbTi
O3から成る強誘電体膜18を高周波スパッタリング法によ
り形成した後、熱処理を数時間行う。高周波スパッタリ
ング法は以下の条件で行うとよい。ターゲット半径は80
mm、ターゲット基板スペースは35mm、ターゲットＲＰ電
圧は1.6kV、スパッタリングパワーは150W、スパッタリ
ングガスは９対１の割合で混合されたＡｒとＯ2の混合
ガス、ガス圧は２×１０-2トル、基板温度は300から500
℃、スパッタリング率は3nm／分とする。この時、ター
ゲットに鉛（10wt％でかつ、か焼（calcination）した
もの）補償を行う必要がある。また、基板温度について
は、スパッタリング時は300℃に保ち、その後熱処理中
は500℃にすると良い。さらに、強誘電体膜18上面にＣ
ＶＤ法により白金層16を堆積させる（図３Ｂ）。次に、
レジストをマスクにしてエッチングすることにより高誘
電体膜22、白金層20、強誘電体膜18、白金層16を成形す
る（図３Ｃ）。次に、白金層16をマスクにして、ヒ素ま
たはリンをイオン注入および熱拡散させて、ｎ+形ドレ
イン層24およびｎ+形ソース層26を形成する（図１参
照）。この場合、クリーンな界面を有するシリコンウエ
ル14と配向性に優れた強誘電体膜18を得ることが出来
る。
【００２６】なお、上記の実施例では、強誘電性物質と
してPbTiO3を使用したが、チタン酸バリウム、チタン酸
ビスマス、ジルコン酸チタン酸鉛、ＰＬＺＴ等の強誘電
性を示す物質であれば、他の物質を用てもよい。
してPbTiO3を使用したが、チタン酸バリウム、チタン酸
ビスマス、ジルコン酸チタン酸鉛、ＰＬＺＴ等の強誘電
性を示す物質であれば、他の物質を用てもよい。
【００２７】なお、上記の実施例では、導電体層として
白金層を使用したが、配向性に優れた強誘電体膜を形成
することが出来る導電体物質であれば、他の物質を用い
てもよい。また、白金層の下面にポリシリコン等の導電
体層を設け二層構造としてもよい。
白金層を使用したが、配向性に優れた強誘電体膜を形成
することが出来る導電体物質であれば、他の物質を用い
てもよい。また、白金層の下面にポリシリコン等の導電
体層を設け二層構造としてもよい。
【００２８】なお、上記の実施例では、誘電率の高い物
質としてSrTiO3を使用したが、誘電率の高い物質であれ
ば、他の物質を用てもよい。
質としてSrTiO3を使用したが、誘電率の高い物質であれ
ば、他の物質を用てもよい。
【００２９】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００３０】
【発明の効果】本発明に係る強誘電体不揮発性記憶装置
では、前記誘電体膜は製造工程中に強誘電体膜の成分
（例えば金属成分）がシリコン領域へ拡散することを防
ぎ、また前記制御電極と前記基板間に情報の書込及び消
去為に必要なプログラミング電圧を印加した場合に、前
記シリコン領域上面と前記誘電体膜との界面は情報の書
込及び消去に必要な電界を損わない。
では、前記誘電体膜は製造工程中に強誘電体膜の成分
（例えば金属成分）がシリコン領域へ拡散することを防
ぎ、また前記制御電極と前記基板間に情報の書込及び消
去為に必要なプログラミング電圧を印加した場合に、前
記シリコン領域上面と前記誘電体膜との界面は情報の書
込及び消去に必要な電界を損わない。
【００３１】従って、強誘電体膜を利用したメモリセル
として正確に作動させることが出来る。
として正確に作動させることが出来る。
【００３２】更に、前記高誘電体膜は高い誘電率である
から、前記制御電極にある一定のプログラミング電圧に
印加された場合の強誘電体膜にかかる分圧比を増大させ
る。
から、前記制御電極にある一定のプログラミング電圧に
印加された場合の強誘電体膜にかかる分圧比を増大させ
る。
【００３３】従って、情報の書込及び消去の為のプログ
ラミング電圧を低電圧に抑えることが出来る。
ラミング電圧を低電圧に抑えることが出来る。
【図１】本発明の一実施例によるメモリセル３の断面構
成略図である。
成略図である。
【図２】メモリセル３の強誘電体膜のＥ−Ｐヒステリシ
スループを示す図である。
スループを示す図である。
【図３】メモリセル３の製造工程を示す図である。
【図４】従来のメモリセル１の断面構成略図である。
【図５】メモリセル１の強誘電体膜のＥ−Ｐヒステリシ
スループを示す図である。
スループを示す図である。
14・・・ｐ形シリコンウエル
16・・・白金層
18・・・PbTiO3から成る強誘電体膜
20・・・白金層
22・・・SrTiO3から成る高誘電体膜
24・・・ｎ+形ドレイン層
26・・・ｎ+形ソース層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 21/8247
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 半導体基板に設けられた第一導電性の半
導体領域と、前記半導体領域内に形成された第二導電型
の少なくとも一対の拡散領域と、前記半導体領域上の前
記一対の拡散領域の間に形成された導電体膜と、前記導
電体膜上に形成された強誘電体材料から成る強誘電体膜
と、前記強誘電体膜上に形成された制御電極と、を備え
る強誘電体不揮発性記憶装置において、 前記半導体領域と前記導電体膜との間にシリコン酸化膜
よりも誘電率の高いペロブスカイト系の高誘電体膜を設
けたことを特徴とする強誘電体不揮発性記憶装置。 - 【請求項２】 前記高誘電体膜が、ＳｒＴｉＯ3からな
る請求項１記載の強誘電体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058794A JP3507038B2 (ja) | 2001-03-02 | 2001-03-02 | 強誘電体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058794A JP3507038B2 (ja) | 2001-03-02 | 2001-03-02 | 強誘電体不揮発性記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30168091A Division JP3264506B2 (ja) | 1991-11-18 | 1991-11-18 | 強誘電体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267525A JP2001267525A (ja) | 2001-09-28 |
| JP3507038B2 true JP3507038B2 (ja) | 2004-03-15 |
Family
ID=18918462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001058794A Expired - Fee Related JP3507038B2 (ja) | 2001-03-02 | 2001-03-02 | 強誘電体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3507038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4416380B2 (ja) | 2002-06-14 | 2010-02-17 | キヤノン株式会社 | 電気泳動表示装置およびその駆動方法 |
-
2001
- 2001-03-02 JP JP2001058794A patent/JP3507038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001267525A (ja) | 2001-09-28 |
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