JP4375560B2 - トランジスタ型強誘電体メモリの製造方法 - Google Patents
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Description
本発明は、新規な構造を有するトランジスタ型強誘電体メモリおよびその製造方法に関する。
従来の１Ｔ（トランジスタ）型ＦｅＲＡＭ（Ferroelectric Random Access Memory）としては、ＭＦＳ（Metal Ferroelectric Semiconductor）構造、ＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）構造およびＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）構造が知られている。しかしながら、これらのいずれのＦｅＲＡＭも、多くの課題を有する。
ＭＦＳ構造の場合、シリコンあるいはゲルマニウムからなるIV族半導体基板の表面が酸化されやすいため、該基板の表面上に酸化物強誘電体層を形成することが非常に困難であり、実用化に至っていない。その主な理由としては、IV族半導体（例えばシリコン）層上に酸化物強誘電体層を形成しようとすると、シリコン層と酸化物強誘電体層との界面に酸化シリコン膜などの不要な膜が形成されてしまう。このような膜が形成されると、該膜は比誘電率が小さいため、酸化物強誘電体を分極反転させるための動作電圧が増大するだけでなく、該膜でのトラップ準位の発生により膜中に電荷が注入され、残留分極による電荷が打ち消されてしまい充分な分極反転が行われない。
ＭＦＩＳ構造では、通常、Ｉ層（絶縁層）として酸化シリコン層が用いられるため、上述したＭＦＳと同様の問題がある。すなわち、酸化シリコンは比誘電率が小さいため、酸化物強誘電体を分極反転させるための動作電圧が増大するだけでなく、該酸化シリコン層でのトラップ準位の発生により膜中に電荷が注入され、残留分極による電荷が打ち消されてしまい充分な分極反転が行われない。また、Ｉ層としての酸化シリコン層はアモルファスであるため、該酸化シリコン層上に結晶構造を有する酸化物強誘電体を形成することが非常に困難である。
また、ＭＦＭＩＳ構造の場合には、酸化物強誘電体と結晶性の点で比較的相性の良い白金等の金属層をＩ層上に形成するため酸化物強誘電体層の成膜においてはＭＦＩＳ構造より有利である。しかしながら、Ｉ層を有する点でＭＦＩＳ構造と同様の問題を有する。
さらに、Ｉ層を有するＭＦＩＳおよびＭＦＭＩＳ構造では、不揮発性メモリとして以下のような問題を有する。すなわち、ＭＦＩＳおよびＭＦＭＩＳ構造では、Ｆ層（酸化物強誘電体層）とＩ層（絶縁層）の容量が結合されるため、電圧を印加してデータを書き込む際には、印加された電圧がＩ層とＦ層に対して、それぞれの比誘電率と膜厚に応じて分配され、それぞれの印加電圧に応じて電荷量が蓄積される。そして、その蓄積電荷の分極方向は、Ｉ層およびＦ層において印加電圧の方向と同じである。ところが、電圧の印加を行わず、データを保持する際には、Ｍ層（金属層）とＳ層（半導体層）とは短絡した状態となる。このとき、Ｆ層の分極方向は、残留分極によって固定されているため、Ｉ層には、Ｆ層によって形成される強誘電体キャパシタと同一の電荷量が誘起され、その方向は強誘電体キャパシタと逆方向となる。したがって、強誘電体キャパシタに対してＩ層によって形成されるキャパシタから大きな反電界を印加されることになる。その結果、Ｆ層の分極方向が反転し、蓄積データが消失する問題が生じる。
本発明は、新規な構造を有するトランジスタ型強誘電体メモリおよびその製造方法を提供することにある。
本発明にかかるトランジスタ型強誘電体メモリは、
IV族半導体層と、
前記IV族半導体層の上方に形成された酸化物半導体層と、
前記酸化物半導体層の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたゲート電極と、
前記IV族半導体層に形成されたソース領域およびドレイン領域と、
を含む。
IV族半導体層と、
前記IV族半導体層の上方に形成された酸化物半導体層と、
前記酸化物半導体層の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたゲート電極と、
前記IV族半導体層に形成されたソース領域およびドレイン領域と、
を含む。
本発明のトランジスタ型強誘電体メモリによれば、強誘電体層の分極方向を制御することによって酸化物半導体層に特定の固定電荷を励起させることができる。そして、酸化物半導体層に励起される固定電荷を制御することによって、IV族半導体層と酸化物半導体層との界面部分に形成される空乏層のエネルギー障壁の大きさを変えることができる。したがって、ソース領域とドレイン領域との間の電位差に対して空乏層のエネルギー障壁を小さくすることによって、ソース領域とドレイン領域間に電流が流れ、トランジスタ型強誘電体メモリをＯＮすることができる。また、ソース領域とドレイン領域との間の電位差に対して空乏層のエネルギー障壁を大きくすることによって、ソース領域とドレイン領域間には電流が流れず、トランジスタ型強誘電体メモリをＯＦＦすることができる。本発明のトランジスタ型強誘電体メモリは、このＯＮとＯＦＦを検出することで、不揮発性メモリとして機能することができる。本発明のトランジスタ型強誘電体メモリの動作については、後に詳述する。
本発明にかかるトランジスタ型強誘電体メモリにおいて、
前記IV族半導体層と前記酸化物半導体層とは、ｐｎ接合を有することができる。かかるｐｎ接合を有することによって、IV族半導体層と酸化物半導体層との界面に空乏層が形成される。ｐｎ接合が形成される態様としては、前記IV族半導体層はｐ型であり、前記酸化物半導体層はｎ型である場合、前記IV族半導体層はｎ型であり、前記酸化物半導体層はｐ型である場合がある。
前記IV族半導体層と前記酸化物半導体層とは、ｐｎ接合を有することができる。かかるｐｎ接合を有することによって、IV族半導体層と酸化物半導体層との界面に空乏層が形成される。ｐｎ接合が形成される態様としては、前記IV族半導体層はｐ型であり、前記酸化物半導体層はｎ型である場合、前記IV族半導体層はｎ型であり、前記酸化物半導体層はｐ型である場合がある。
本発明にかかるトランジスタ型強誘電体メモリにおいて、
前記ソース領域およびドレイン領域は、その端部が前記酸化物半導体層の一部において接触していることができる。このような構成を取ることによって、IV族半導体層と酸化物半導体層との間での電荷（キャリア）の移動がよりスムーズに行われる。
前記ソース領域およびドレイン領域は、その端部が前記酸化物半導体層の一部において接触していることができる。このような構成を取ることによって、IV族半導体層と酸化物半導体層との間での電荷（キャリア）の移動がよりスムーズに行われる。
本発明にかかるトランジスタ型強誘電体メモリにおいて、
ｎ型の前記酸化物半導体層は、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ、ＭｎＯおよびＦｅＯから選択される少なくとも１種の酸化物半導体から構成されることができる。
ｎ型の前記酸化物半導体層は、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ、ＭｎＯおよびＦｅＯから選択される少なくとも１種の酸化物半導体から構成されることができる。
本発明にかかるトランジスタ型強誘電体メモリにおいて、
ｐ型の前記酸化物半導体層は、ＣｕＡｌＯ２、ＮｉＯ、ＣｏＯ、Ｃｕ２Ｏ、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４、Ｉｎ２Ｏ３、ＭｎＯおよびＦｅＯから選択される少なくとも１種の酸化物半導体から構成されることができる。
ｐ型の前記酸化物半導体層は、ＣｕＡｌＯ２、ＮｉＯ、ＣｏＯ、Ｃｕ２Ｏ、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４、Ｉｎ２Ｏ３、ＭｎＯおよびＦｅＯから選択される少なくとも１種の酸化物半導体から構成されることができる。
本発明のトランジスタ型強誘電体メモリにおいて、
前記強誘電体層は、ＡＢＯ３または（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、ＬａおよびＨｆから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏから選択される少なくとも１種の元素、ｍは５以下の自然数である。）、で表されるペロブスカイトまたはビスマス層状構造の酸化物、Ａ０．５ＢＯ３（正方ブロンズ構造）またはＡ０．３ＢＯ３（六方ブロンズ構造）（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏからなる群から選択される少なくとも１種の元素）、で表されるタングステンブロンズ構造の酸化物のいずれかから構成されることができる。
前記強誘電体層は、ＡＢＯ３または（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、ＬａおよびＨｆから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏから選択される少なくとも１種の元素、ｍは５以下の自然数である。）、で表されるペロブスカイトまたはビスマス層状構造の酸化物、Ａ０．５ＢＯ３（正方ブロンズ構造）またはＡ０．３ＢＯ３（六方ブロンズ構造）（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏからなる群から選択される少なくとも１種の元素）、で表されるタングステンブロンズ構造の酸化物のいずれかから構成されることができる。
本発明にかかるトランジスタ型強誘電体メモリにおいて、
前記酸化物半導体層は、該酸化物半導体層を構成する金属元素と価数が異なり、ドナーあるいはアクセプターとして機能するドーパントを含むことができる。このようなドーパントを含むことにより、キャリアの移動度を大きくすることができ、動作速度を早くできる。
前記酸化物半導体層は、該酸化物半導体層を構成する金属元素と価数が異なり、ドナーあるいはアクセプターとして機能するドーパントを含むことができる。このようなドーパントを含むことにより、キャリアの移動度を大きくすることができ、動作速度を早くできる。
すなわち、ｎ型になりやすい酸化物半導体に、該酸化物半導体を構成する金属よりも原子価の大きい金属をドープすると、この金属はドナーとして機能する。ドナーとしては、例えば、酸化物半導体としてＴｉＯ２を用いた場合にはＮｂ、Ｔａを、酸化物半導体としてＺｎＯを用い場合にはＡｌを、酸化物半導体としてＢａＴｉＯ３を用いた場合には、Ｌａ、Ｔａを、酸化物半導体としてＳｎＯ２を用いた場合にはＳｂなどを用いることができる。
逆にｐ型になりやすい酸化物半導体に、該酸化物半導体を構成する金属より原子価の小さな金属をドープすると、この金属はアクセプターとして機能する。アクセプターとしては、例えば、酸化物半導体としてＮｉＯ、ＣｏＯ、ＦｅＯ、ＭｎＯを用いた場合にはＬｉを、酸化物半導体としてＢｉ２Ｏ３を用いた場合にはＢａを、酸化物半導体としてＣｒ２Ｏ３を用いた場合にはＭｇを、酸化物半導体としてＬａＣｒＯ３を用いた場合にはＳｒを用いることができる。
本発明にかかるトランジスタ型強誘電体メモリの製造方法は、
IV族半導体層の上方に酸化物半導体層を形成する工程と、
前記酸化物半導体層の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にゲート電極を形成する工程と、
前記IV族半導体層にソース領域およびドレイン領域を形成する工程と、
を含む。
IV族半導体層の上方に酸化物半導体層を形成する工程と、
前記酸化物半導体層の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にゲート電極を形成する工程と、
前記IV族半導体層にソース領域およびドレイン領域を形成する工程と、
を含む。
本発明にかかるトランジスタ型強誘電体メモリの製造方法において、
前記IV族半導体層と前記酸化物半導体層とは、互いに逆極性を有し、ｐｎ接合を構成するように形成される。ｐｎ接合は、前記IV族半導体層はｐ型であり、前記酸化物半導体層はｎ型である場合、前記IV族半導体層はｎ型であり、前記酸化物半導体層はｐ型である場合がある。
前記IV族半導体層と前記酸化物半導体層とは、互いに逆極性を有し、ｐｎ接合を構成するように形成される。ｐｎ接合は、前記IV族半導体層はｐ型であり、前記酸化物半導体層はｎ型である場合、前記IV族半導体層はｎ型であり、前記酸化物半導体層はｐ型である場合がある。
本発明にかかるトランジスタ型強誘電体メモリの製造方法において、
前記酸化物半導体層を形成する工程の前に、前記IV族半導体層の表面に、該IV族半導体層を構成する元素の酸化物より生成エンタルピーが小さい（生成エンタルピーが負の方向に大きい）元素の層を非酸化条件下で形成する工程を有することができる。
前記酸化物半導体層を形成する工程の前に、前記IV族半導体層の表面に、該IV族半導体層を構成する元素の酸化物より生成エンタルピーが小さい（生成エンタルピーが負の方向に大きい）元素の層を非酸化条件下で形成する工程を有することができる。
例えば、IV族半導体層としてシリコン層あるいはシリコン基板を用いる場合には、まず、IV族半導体層上に酸化シリコンよりも小さい生成エンタルピーを有する金属元素の層（以下、この「下地層」ともいう）を非酸化条件下で形成した後、酸化物半導体層を形成することができる。
このような下地層を形成することにより、IV族半導体層を構成する元素、例えばシリコンの酸化膜がIV族半導体層の表面に形成されることを防止することができる。したがって、前述した従来のＦｅＲＡＭにおいて問題となっていた酸化シリコン層などの誘電体膜の悪影響を排除できる。
また、下地層を構成する元素は、酸化物半導体層において、ドナーあるいはアクセプターとして機能するものを用いることが好ましい。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
１．トランジスタ型強誘電体メモリ
図１は、本実施形態のトランジスタ型強誘電体メモリ１００の一例を模式的に示す断面図である。
図１は、本実施形態のトランジスタ型強誘電体メモリ１００の一例を模式的に示す断面図である。
トランジスタ型強誘電体メモリ１００は、IV族半導体層１０と、IV族半導体層１０の上に形成された酸化物半導体層２０と、酸化物半導体層２０の上に形成された強誘電体層３０と、強誘電体層の上に形成されたゲート電極４０と、を有する。そして、IV族半導体層１０と酸化物半導体層２０とは、ｐｎ接合を構成する。図１に示す例では、IV族半導体層はｐ型であり、酸化物半導体層はｎ型である。IV族半導体層１０は、シリコン、ゲルマニウムなどのIV族半導体からなる層であり、図１に示す例では、シリコン基板を用いている。
IV族半導体層１０には、ソース領域１２と、ドレイン領域１４とが形成されている。また、IV族半導体層１０上には、酸化物半導体層２０，強誘電体層３０およびゲート電極４０が、この順序で積層されている。
酸化物半導体層２０の下面の両側部分は、ソース領域１２およびドレイン領域１４の端部とそれぞれ重なるように形成されている。すなわち、酸化物半導体層２０の一方の端部はソース領域１２の端部と接触し、酸化物半導体層２０の他方の端部はドレイン領域の端部と接触している。このような構成を取ることによって、IV族半導体層１０と酸化物半導体層２０との間での電荷（キャリア）の移動がよりスムーズに行われる。
ｎ型の酸化物半導体層２０の材質は、特に限定されず、前述したもののいずれかを用いることができる。図１に示す例では、酸化物半導体層２０は、ＺｎＯから構成されている。
酸化物半導体層２０の膜厚は、半導体であるがために、誘電体のように比誘電率を余り考慮する必要は無いが、実用上は１００ｎｍ以下が好ましい。また、トランジスタとして高速動作を望む場合は、酸化物半導体層２０の膜厚を３ｎｍ以下とすることで、トンネル電流が発生し、事実上、酸化物半導体の移動度を考慮することが無くなる。
強誘電体層３０の材質は、特に限定されず、前述したもののいずれかを用いることができる。図１に示す例では、ＰＺＴＮから構成されている。
強誘電体層３０の膜厚は、実用上無理の無い膜厚であれば良く、３Ｖ以下の低電圧で分極反転させる場合には、２００ｎｍ以下の膜厚が好ましい。
ゲート電極４０の材質は、特に限定されず、強誘電体層３０の材質、成膜方法などによって適宜選択される。ゲート電極４０の材質としては、白金、イリジウムなどの白金族元素、ＩｒＯ２、ＩｎＯ２等の酸化物、ＬａＮｉＯ３等のペロブスカイト型酸化物などを例示できる。
図２は、本実施形態にかかる他のトランジスタ型強誘電体メモリ２００の例を示す断面図である。
この例では、IV族半導体層１０と酸化物半導体層２０とのｐｎ接合が図１に示す例とは逆であって、IV族半導体層１０はｎ型であり、酸化物半導体層２０はｐ型である。その他の構成は、図１に示すトランジスタ型強誘電体メモリ１００と同様である。
ｐ型の酸化物半導体層２０の材質は、特に限定されず、前述したもののいずれかを用いることができる。図１に示す例では、酸化物半導体層２０は、ＣｕＡｌＯ２から構成されている。
次に、本実施形態のトランジスタ型強誘電体メモリの動作について述べる。
図３および図４は、図１に示すトランジスタ型強誘電体メモリ１００の動作を示す図である。
図３は、ソース領域１２とドレイン領域１４との間に電流が流れる場合を模式的に示す。この場合、強誘電体層３０に上向きの分極が生じている。例えば、ゲート電極４０に強誘電体を分極反転するのに充分なマイナスの電圧（−Ｖ）を印加し、その後ゲート電極４０に印加する電圧を０Ｖにすると、強誘電体層３０に上向きの分極が生じる。そして、酸化物半導体層２０も比誘電率が小さいために、酸化物半導体層２０においても強誘電体層３０と同様に上向きの分極が生じる。すなわち、ｐ型のIV族半導体層１０とｎ型の酸化物半導体層２０とによって形成されるｐｎ接合の界面近傍において、酸化物半導体層２０側には負の固定電荷が励起され、IV族半導体層１０側には正の固定電荷が励起される。このことから、ｐｎ接合領域で形成される空乏層５０のエネルギー障壁が小さくなる。そして、ソース領域１２とドレイン領域１４との間の電位差が空乏層５０のエネルギー障壁より大きくなることにより、ｐｎ接合部分で電荷（キャリア）の再結合が生じ、その結果ソース領域とドレイン領域との間に電流が流れる。
この状態でのエネルギーバンドの様子を図７に示す。図３に示すように、強誘電体層３０で上向きの分極が生じている場合、酸化物半導体層２０とIV族半導体層１０とによって形成されたｐｎ接合の酸化物半導体層２０側に誘起された負の固定電荷によって、その蓄積容量分だけエネルギー障壁をΔＥ１へ下げる。そして、ソース領域からホールが、ドレイン領域から電子が導入されると、これらはエネルギー障壁を乗り越えてｐｎ接合部分でホールと電子とが再結合し、ソース領域からドレイン領域へと電流が流れる。
図４は、ソース領域とドレイン領域との間に電流が流れない場合を模式的に示す。この場合、強誘電体層３０に下向きの分極が生じている。例えば、ゲート電極４０に強誘電体を分極反転するのに充分なプラスの電圧（＋Ｖ）を印加し、その後ゲート電極４０に印加する電圧を０Ｖにすると、強誘電体層３０に下向きの分極が生じる。そして、酸化物半導体層２０も比誘電率が小さいために、酸化物半導体層２０においても強誘電体層３０と同様に下向きの分極が生じる。すなわち、IV族半導体層１０と酸化物半導体層２０とによって形成されるｐｎ接合の界面近傍において、酸化物半導体層２０側には正の固定電荷が励起され、IV族半導体層１０側には負の固定電荷が励起される。このことから、ｐｎ接合領域で形成される空乏層５０のエネルギー障壁が大きくなる。そして、ソース領域１２とドレイン領域１４との間の電位差が空乏層５０のエネルギー障壁より相対的に小さくなることにより、ｐｎ接合部分で電荷（キャリア）の再結合が生じることはなく、その結果ソース領域とドレイン領域との間に電流が流れない。
この状態でのエネルギーバンドの様子を図８に示す。図４に示すように、強誘電体層３０で下向きの分極が生じている場合、酸化物半導体層２０とIV族半導体層１０とによって形成されたｐｎ接合の酸化物半導体層２０側に誘起された正の固定電荷によって、その蓄積容量分だけエネルギー障壁がΔＥ２へと押し上げられる。そのため、ソース領域からホールが、ドレイン領域から電子が導入されても、逆バイアスの状態にあり、ホールと電子はエネルギー障壁を乗り越えることができず、ｐｎ接合部分でホールと電子とが再結合することができず、ソース領域からドレイン領域へと電流が流れることはない。
図５および図６は、図２に示すトランジスタ型強誘電体メモリ２００の動作を示す図である。このトランジスタ型強誘電体メモリ２００の動作は、基本的に上述したトランジスタ型強誘電体メモリ１００と同じである。
図５は、ソース領域１２とドレイン領域１４との間に電流が流れる場合を模式的に示す。この場合、強誘電体層３０に下向きの分極が生じている。例えば、ゲート電極４０に強誘電体を分極反転するのに充分なプラスの電圧（＋Ｖ）を印加し、その後ゲート電極４０に印加する電圧を０Ｖにすると、強誘電体層３０に下向きの分極が生じる。そして、酸化物半導体層２０も比誘電率が小さいために、酸化物半導体層２０においても強誘電体層３０と同様に下向きの分極が生じる。すなわち、ｎ型のIV族半導体層１０とｐ型の酸化物半導体層２０とによって形成されるｐｎ接合の界面近傍において、酸化物半導体層２０側には正の固定電荷が励起され、IV族半導体層１０側には負の固定電荷が励起される。このことから、ｐｎ接合領域で形成される空乏層５０のエネルギー障壁が小さくなる。そして、ソース領域１２とドレイン領域１４との間の電位差が空乏層５０のエネルギー障壁より大きくなることにより、ｐｎ接合部分でホールと電子とが再結合し、ソース領域１２からドレイン領域１４へと電流が流れる。
図６は、ソース領域１２とドレイン領域１４との間に電流が流れない場合を模式的に示す。この場合、強誘電体層３０に上向きの分極が生じている。例えば、ゲート電極４０に強誘電体を分極反転するのに充分なマイナスの電圧（−Ｖ）を印加し、その後ゲート電極４０に印加する電圧を０Ｖにすると、強誘電体層３０に上向きの分極が生じる。そして、酸化物半導体層２０も比誘電率が小さいために、酸化物半導体層２０においても強誘電体層３０と同様に上向きの分極が生じる。すなわち、ｎ型のIV族半導体層１０とｐ型の酸化物半導体層２０とによって形成されるｐｎ接合の界面近傍において、酸化物半導体層２０側には負の固定電荷が励起され、IV族半導体層１０側には正の固定電荷が励起される。このことから、ｐｎ接合領域で形成される空乏層５０のエネルギー障壁が大きくなる。そして、ソース領域１２とドレイン領域１４との間の電位差が空乏層５０のエネルギー障壁より相対的に小さくなる。その結果、ソース領域１２からホールが、ドレイン領域１４から電子が導入されても、逆バイアスの状態にあり、ホールと電子はエネルギー障壁を乗り越えることができず、ｐｎ接合部分でホールと電子とが再結合できず、ソース領域１２からドレイン領域１４へと電流が流れることはない。
以上のように、ソース領域１２とドレイン領域１４との間の電位差に対して空乏層のエネルギー障壁を小さくすることによって、ソース領域１２とドレイン領域１４間に電流が流れ、トランジスタ型強誘電体メモリをＯＮすることができる。また、ソース領域１２とドレイン領域１４との間の電位差に対して空乏層のエネルギー障壁を大きくすることによって、ソース領域１２とドレイン領域１４間には電流が流れず、トランジスタ型強誘電体メモリをＯＦＦすることができる。
したがって、本実施形態のトランジスタ型強誘電体メモリでは、このＯＮとＯＦＦを検出することで、すなわち、一方の分極状態を“０”、他方の分極状態を“１”とすることで、読み出し時に記憶データを破壊することがない。
このように本発明によれば、全く新規な構造と動作によって、非破壊読み出し方式の不揮発性メモリとして機能するトランジスタ型強誘電体メモリを提供することができる。
本実施形態にかかるトランジスタ型強誘電体メモリによれば、IV族半導体層１０と酸化物半導体層２０とは、共に酸化物結晶であることから、良好な界面を得ることができる。
また、本実施形態にかかるトランジスタ型強誘電体メモリによれば、IV族半導体層１０と酸化物半導体層２０とによって形成されるｐｎ接合での空乏層のエネルギー障壁によってトランジスタのＯＮ、ＯＦＦができるため、強誘電体層の材質にこだわらなくとも良く、材料の選択の幅が広い。
また、酸化物半導体層２０の膜厚をトンネル電流が発生する物理膜厚を３ｎｍ以下とすることで、酸化物半導体の移動度を無視して、高速動作させることが可能となる。
２．トランジスタ型強誘電体メモリの製造方法
本実施形態にかかるトランジスタ型強誘電体メモリの製造方法は、以下の工程を含むことができる。この製造方法について図１，図２を参照しながら説明する。
本実施形態にかかるトランジスタ型強誘電体メモリの製造方法は、以下の工程を含むことができる。この製造方法について図１，図２を参照しながら説明する。
（ａ）IV族半導体層１０上に酸化物半導体層２０を形成する工程
この工程では、例えばシリコン基板などのIV族半導体層１０上に、例えばレーザアブレーション、ＲＦスパッタ、ＤＣスパッタ、蒸着法などの方法によって、酸化物半導体層２０を形成する。その際、IV族半導体層１０と酸化物半導体層２０とは、互いに逆極性を有し、ｐｎ接合を構成するように形成される。具体的には、図１に示すように、IV族半導体層１０がｐ型であるときは、酸化物半導体層２０はｎ型である。また、図２に示すように、IV族半導体層がｎ型であるときには、酸化物半導体層２０はｐ型となるように形成される。酸化物半導体層２０の極性は、該酸化物半導体層２０を構成する酸化物半導体の種類、あるいはドープされるドナーやアクセプターの種類で特定することができる。
この工程では、例えばシリコン基板などのIV族半導体層１０上に、例えばレーザアブレーション、ＲＦスパッタ、ＤＣスパッタ、蒸着法などの方法によって、酸化物半導体層２０を形成する。その際、IV族半導体層１０と酸化物半導体層２０とは、互いに逆極性を有し、ｐｎ接合を構成するように形成される。具体的には、図１に示すように、IV族半導体層１０がｐ型であるときは、酸化物半導体層２０はｎ型である。また、図２に示すように、IV族半導体層がｎ型であるときには、酸化物半導体層２０はｐ型となるように形成される。酸化物半導体層２０の極性は、該酸化物半導体層２０を構成する酸化物半導体の種類、あるいはドープされるドナーやアクセプターの種類で特定することができる。
ｎ型酸化物半導体、ｐ型酸化物半導体、ドーパントとしてのドナーおよびアクセプターとしては、前述したものを用いることができる。
また、酸化物半導体層２０を形成する前に、IV族半導体層１０の表面に、該IV族半導体層１０を構成する元素の酸化物より生成エンタルピーが小さな元素の層を非酸化条件下で形成する工程を有することが好ましい。例えば、IV族半導体層がシリコンから構成される場合には、まず、IV族半導体層１０上に酸化シリコンよりも小さい生成エンタルピーを有する金属元素の層（下地層）を非酸化条件下で形成する。ここで、「非酸化条件下」とは、酸素を含まない雰囲気中で成膜することを意味する。
下地層は、IV族半導体層１０と酸素との接触を避けることができれば良く、例えば３〜５０ｎｍの膜厚を有する。下地層の成膜方法としては、酸化物半導体層２０の成膜方法と同じ方法を用いることができる。
このような下地層を形成することにより、IV族半導体層１０を構成する元素、例えばシリコンの酸化膜がIV族半導体層の表面に形成されることを防止することができる。したがって、前述した従来の１Ｔ型ＦｅＲＡＭにおいて問題となっている酸化シリコン層などの誘電体膜の悪影響を排除できる。
また、下地層を構成する元素は、酸化物半導体層において、ドナーあるいはアクセプターとして機能するものを用いることが好ましい。このような元素からなる下地層を用いることにより、酸化物半導体の移動度を向上させることができる利点がある。加えて、最終的に酸化物半導体層２０を酸素雰囲気中で形成する際に、シリコンより酸化物の生成エンタルピーが小さい金属は、シリコンよりも酸化されやすいため、シリコン基板表面に元々存在したＳｉＯ２膜を逆に還元してシリコンと酸素に分離し、かつその分離した酸素を用いて該金属自身が酸化物となることで、良好なシリコン基板との界面を形成することができる。
酸化シリコンより酸化物の生成エンタルピーが小さい金属（生成エンタルピーが負の方向に大きい金属）としては、以下のものを例示できる。すなわち、３ａ族としてはＹ、３ｂ族としてはＡｌ，Ｂ，Ｇａ，Ｉｎ、４ａ族としてはＴｉ、５ａ族としてはＮｂ，Ｔａ，Ｖ、５ｂ族としてはＳｂ、６ａ族としてはＣｒ、７ａ族としてはＭｎ、８族としてはＦｅ、ランタノイドとしてはＣｅ，Ｅｒ，Ｅｕ，Ｇｄ，Ｌａ，Ｎｄを挙げることができる。
（ｂ）酸化物半導体層の上に強誘電体層を形成する工程
次いで、酸化物半導体層２０の上に強誘電体層３０を形成する。強誘電体層の材質は、特に限定されないが、前述したものを用いることができる。
次いで、酸化物半導体層２０の上に強誘電体層３０を形成する。強誘電体層の材質は、特に限定されないが、前述したものを用いることができる。
また、強誘電体としては、本願発明者によって既に提案されたＰＺＴＮ（特願２００３−３０２９００号）を用いることもできる。ＰＺＴＮは、Ｐｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３で示され、Ｎｂは、ＺｒとＴｉとの合計に対して、好ましくは０．０５〜０．３の割合で含まれる。また、この強誘電体ＰＺＴＮは、好ましくは、Ｓｉ、あるいはＳｉおよびＧｅを０．５〜５モル％の割合で含むことができる。
ＰＺＴＮ強誘電体層は、Ｐｂ、Ｚｒ、Ｔｉ、およびＮｂの少なくともいずれかを含む第１〜第３の原料溶液からなる混合溶液を用意し、これらの混合液に含まれる酸化物を熱処理等により結晶化させて得ることができる。第１の原料溶液としては、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＺｒによるＰｂＺｒＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。第２の原料溶液としは、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＴｉによるＰｂＴｉＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。第３の原料溶液としては、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＮｂによるＰｂＮｂＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。
強誘電体としてＰＺＴＮを用いたキャパシタは、ヒステリシス特性が優れ、リーク電流が極めて少ないため、本発明の強誘電体として有用である。
強誘電体層は、公知の方法、例えば、ゾルゲル法、ＣＶＤ法、スパッタ法、ＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）を用いることができる。
（ｃ）強誘電体層の上にゲート電極を形成する工程
次いで、強誘電体層３０の上にゲート電極４０を形成する。ゲート電極４０の材質は、特に限定されず、強誘電体の種類やゲート電極の成膜法などによって選択できる。ゲート電極としては、例えば前述した白金、イリジウムなどの白金系金属などを用いることができる。
次いで、強誘電体層３０の上にゲート電極４０を形成する。ゲート電極４０の材質は、特に限定されず、強誘電体の種類やゲート電極の成膜法などによって選択できる。ゲート電極としては、例えば前述した白金、イリジウムなどの白金系金属などを用いることができる。
酸化物半導体層２０，強誘電体層３０およびゲート電極４０は、これらの層を積層して成膜した後、リソグラフィーを用いたエッチングなどによってパターニングされる。
（ｄ）IV族半導体層にソース領域およびドレイン領域を形成する工程
ソース領域１２およびドレイン領域１４は、ゲート電極４０をマスクとして、ＭＯＳトランジスタのソース領域およびドレイン領域と同様に、IV族半導体層１０にｐ型またはｎ型の不純物をイオン注入によって導入して形成される。
ソース領域１２およびドレイン領域１４は、ゲート電極４０をマスクとして、ＭＯＳトランジスタのソース領域およびドレイン領域と同様に、IV族半導体層１０にｐ型またはｎ型の不純物をイオン注入によって導入して形成される。
本発明のトランジスタ型強誘電体メモリの製造方法によれば、IV族半導体層１０および酸化物半導体層２０も酸化物結晶であることから、良好な界面を形成することができる。
３．実施例
［実施例１］
本実施例では、図１に示すような、Ｐｔ／ＰＺＴＮ／ｎ−ＺｎＯ／ｐ−Ｓｉ構造を有するトランジスタ型強誘電体メモリ（１Ｔ型ＦｅＲＡＭ）を作成した。
［実施例１］
本実施例では、図１に示すような、Ｐｔ／ＰＺＴＮ／ｎ−ＺｎＯ／ｐ−Ｓｉ構造を有するトランジスタ型強誘電体メモリ（１Ｔ型ＦｅＲＡＭ）を作成した。
まず、レーザーアブレージョン法により、基板温度３５０℃で、５ｎｍ程度の膜厚を有するＭｇ層をシリコン基板上に形成した。その後、レーザーアブレージョン法により、基板温度３５０℃にて、Ｍｇ層上にＭｇＯ層を２０ｎｍの膜厚で成長させた。次に、レーザーアブレージョン法により、基板温度を６００℃で、ＭｇＯ層上にＺｎＯ層を５０ｎｍの膜厚で形成した。このとき、良好なＺｎＯ層が形成された。ＭｇＯは、ＺｎＯ（生成エンタルピー；−３５０．５ｋＪ／ｍｏｌ）に比べて、生成エンタルピーが−６００ｋＪ／ｍｏｌと小さく、シリコン基板の表面を酸化から防ぐ効果が確認できた。これは酸化物半導体の成長に先立って、Ｍｇ層でシリコン基板表面を被覆することで、シリコン基板表面を酸素から保護することができたことによる。
次に、ＺｎＯ層上に、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなる強誘電体層をゾルゲル法により形成した。具体的には、Ｐｂを１５％過剰に含んだＰｂＺｒ０．２５Ｔｉ０．５５Ｎｂ０．２Ｏ３形成用ゾルゲル溶液を用いて、焼成温度６５０℃で膜厚１２０ｎｍのＰｂＺｒ０．２５Ｔｉ０．５５Ｎｂ０．２Ｏ３層を形成した。
次いで、強誘電体層上に、スパッタ法を用いて白金からなる膜厚１００ｎｍのゲート電極を形成した。
このようにして得られたサンプルについて、ゲート電極−シリコン基板間のダイオードのＣ−Ｖ特性を求めたところ、図９に示す結果が得られた。図９から、強誘電体のヒステリシスを反映し、２つのしきい値を持つＣ−Ｖヒステリシス曲線が得られた。さらに、図９に示すＣ−Ｖ曲線において、電圧０Ｖで２値が得られたことから、この２値の保持特性を調べた。この保持特性は、＋側に電荷を印加しデータを書き込んだ後、０Ｖで蓄積電荷量の変化を測定し、次に、＋側に電荷を印加しデータを書き込んだ後、０Ｖで蓄積電荷量の変化を測定することで、データ保持特性を調べた。その結果、図１０に示す結果が得られた。図１０から、２値のいずれにおいても、良好なデータ保持特性が得られることが確認された。
なお、参考のために、酸化物半導体層を以下の方法で形成したところ、あまり良好な酸化物半導体層を得ることができなかった。ｐ型シリコン基板上の自然酸化膜をフッ酸で除去した後、ＺｎＯ層をレーザーアブレージョン法により作製したところ、始めにシリコン基板表面にＳｉＯ２が形成されてしまい、ＺｎＯの結晶化は困難であった。ＺｎＯの成長プロセスにおいてシリコン基板表面が酸化されやすいことは、ＺｎＯとＳｉＯ２の標準生成エンタルピーの差から説明することができる。ＳｉＯ２の生成エンタルピーは−９２０．７ｋＪ／ｍｏｌであるのに対し、ＺｎＯの生成エンタルピーは、−３５０．５ｋＪ／ｍｏｌであり、Ｚｎと比較してＳｉが酸化され易いことが分かる。このために、最初にＳｉ表面が酸化されてしまいＺｎＯが結晶化しなかったものと考えられる。
［実施例２］
本実施例では、Ｐｔ／ＰＺＴＮ／ｐ−ＣｕＡｌＯ２／ｎ−Ｓｉ構造を有するＩＴ型ＦｅＲＡＭを作成した。まず、シリコン基板上に蒸着によりＡｌ層を３０ｎｍの膜厚で形成した。次に、蒸着によりＡｌ層上にＣｕ層を３０ｎｍの膜厚で形成した。次に、Ｃｕ層上にＰｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなる強誘電体層をゾルゲル法により形成した。具体的には、Ｐｂを１５％過剰に含んだＰｂＺｒ０．３５Ｔｉ０．４５Ｎｂ０．２Ｏ３形成用ゾルゲル溶液を用いて、スピンコート法で膜形成し、予め３００℃に加熱したホットプレート上で有機成分を除去し、総膜厚が１２０ｎｍのアモルファスＰＺＴＮ薄膜を形成した。次に酸素雰囲気中で、焼成温度６５０℃で膜厚１２０ｎｍのＰｂＺｒ０．３５Ｔｉ０．４５Ｎｂ０．２Ｏ３結晶層を形成した。
本実施例では、Ｐｔ／ＰＺＴＮ／ｐ−ＣｕＡｌＯ２／ｎ−Ｓｉ構造を有するＩＴ型ＦｅＲＡＭを作成した。まず、シリコン基板上に蒸着によりＡｌ層を３０ｎｍの膜厚で形成した。次に、蒸着によりＡｌ層上にＣｕ層を３０ｎｍの膜厚で形成した。次に、Ｃｕ層上にＰｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなる強誘電体層をゾルゲル法により形成した。具体的には、Ｐｂを１５％過剰に含んだＰｂＺｒ０．３５Ｔｉ０．４５Ｎｂ０．２Ｏ３形成用ゾルゲル溶液を用いて、スピンコート法で膜形成し、予め３００℃に加熱したホットプレート上で有機成分を除去し、総膜厚が１２０ｎｍのアモルファスＰＺＴＮ薄膜を形成した。次に酸素雰囲気中で、焼成温度６５０℃で膜厚１２０ｎｍのＰｂＺｒ０．３５Ｔｉ０．４５Ｎｂ０．２Ｏ３結晶層を形成した。
次いで、強誘電体層上に、スパッタ法を用いて白金からなる膜厚１００ｎｍのゲート電極を形成した。
このようにして得られたサンプルについて、ゲート電極−シリコン基板間のダイオードのＣ−Ｖ特性を求めたところ、図１１に示す結果が得られた。図１１から、強誘電体のヒステリシスを反映し、２つのしきい値を持つＣ−Ｖヒステリシス曲線が得られた。さらに、図１１に示すＣ−Ｖ曲線において、電圧０Ｖで２値が得られたことから、この２値の保持特性を調べた。この保持特性は、＋側に電荷を印加しデータを書き込んだ後、０Ｖで蓄積電荷量の変化を測定し、次に、＋側に電荷を印加しデータを書き込んだ後、０Ｖで蓄積電荷量の変化を測定することで、データ保持特性を調べた。その結果、図１２に示す結果が得られた。図１２から、２値のいずれにおいても、良好なデータ保持特性が得られることが確認された。
以上のように、本発明の実施例のトランジスタ型強誘電体メモリは、良好なメモリ特性を有することを確認した。
［比較例１］
図１３は、本比較例にかかるサンプルの構造を示す。本比較例は、実施例１における強誘電体層がない他は、同様の層構造を有する。このサンプルについて、Ｃ−Ｖ特性を求めたところ図１４に示す結果が得られた。図１４から、IV族半導体層と酸化物半導体層との積層体からなるダイオードでは、実施例で得られた、強誘電体のヒステリシスを反映した２つのしきい値を有しないことが確認された。
図１３は、本比較例にかかるサンプルの構造を示す。本比較例は、実施例１における強誘電体層がない他は、同様の層構造を有する。このサンプルについて、Ｃ−Ｖ特性を求めたところ図１４に示す結果が得られた。図１４から、IV族半導体層と酸化物半導体層との積層体からなるダイオードでは、実施例で得られた、強誘電体のヒステリシスを反映した２つのしきい値を有しないことが確認された。
本発明は、上述した実施形態に限定されず、本発明の要旨の範囲内で各種の態様を取りうる。
１０ IV族半導体層、１２ ソース領域、１４ ドレイン領域、２０ 酸化物半導体層、３０ 強誘電体層、４０ ゲート電極、１００，２００ トランジスタ型強誘電体メモリ
Claims (4)
- IV族半導体層の表面に、該IV族半導体層を構成する元素の酸化物よりその酸化物の生成エンタルピーが小さい元素の膜を非酸化条件下で形成した後、該膜を構成する元素がドナー又はアクセプターとなる酸化物半導体層を酸素雰囲気中で形成する工程と、
前記酸化物半導体層の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にゲート電極を形成する工程と、
前記IV族半導体層にソース領域およびドレイン領域を形成する工程と、
を含む、トランジスタ型強誘電体メモリの製造方法。 - 請求項１において、
前記IV族半導体層と前記酸化物半導体層とは、互いに逆極性を有し、ｐｎ接合を構成する、トランジスタ型強誘電体メモリの製造方法 - 請求項２において、
前記IV族半導体層はｐ型であり、前記酸化物半導体層はｎ型である、トランジスタ型強誘電体メモリの製造方法。 - 請求項２において、
前記IV族半導体層はｎ型であり、前記酸化物半導体層はｐ型である、トランジスタ型強誘電体メモリの製造方法。
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