JP4445091B2 - 強誘電体記憶素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に強誘電体記憶素子に関し、より詳細には、トランジスタのゲートに強誘電体薄膜を用いてソース−ドレイン間の電流を制御することができる不揮発性メモリと、強誘電体キャパシタの電荷を用いた不揮発性メモリとに関するものである。
【０００２】
【従来の技術】
従来より、実用化されている強誘電体不揮発性メモリＦＲＡＭ（Ferroelectric Random Access Memory）は、低電圧動作であり、かつ、書き換え回数が従来のＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、Ｆｌａｓｈ Ｍｅｍｏｒｙなどの不揮発性メモリより優れていると言われている。しかしながら、このＦｅＲＡＭは、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構造で（特開平２−１１３４９６号公報記載）、データの読み出し毎に再度書き込みを必要とする。この読み出し、書き込み動作いずれもが強誘電体の分極反転を伴ない、強誘電体の疲労が激しく、また、いずれの動作もキャパシタの充放電を伴なうため、その動作時間は１００ｎｓｅｃ．程度を要している。さらに、トランジスタとキャパシタとを別々に設ける必要があり、大容量化を目指した面積縮小化には不利である。
【０００３】
これに対して、トランジスタのゲート絶縁膜部分に強誘電体を用いたＭＦＳ−ＦＥＴ（Metal Ferroelectrics Semiconductor Field Effect Transistor）は、強誘電体の分極がトランジスタのチャンネルの電荷を誘起することによって、ソース−ドレイン間をオン、オフさせるもので、セル面積を比例縮小させても、ドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている（電子情報通信学会誌７７−９、ｐ９７６、１９９４）ことを意味し、微細化に際して原理的な限界は存在しない。さらに、トランジスタ型強誘電体メモリは強誘電体の分極により、ＦＥＴのオン、オフを維持するため、低電圧による読み出し動作により情報が破壊されない。いわゆる非破壊読み出しすることも可能である。
【０００４】
しかし、この構造の場合、シリコン半導体基板上に直接強誘電体を形成し、その上に上部電極を形成したＭＦＳ構造にすると、シリコン半導体基板側のキャリアが強誘電体に注入される（S.Y.Wu, IEEE Trans. Electron Devices: Vol. ED-21, No.8, pp. 499-504 (1974)）、シリコン半導体基板と強誘電体とし相互拡散が生ずる（Jpn. J. Appl. Phys., Vol.33, pp5172 (1994)）などして、良好に動作するＦＥＴ（電界効果型トランジスタ）特性が得られない。
【０００５】
そこで、特開平９−６４２０６号公報に開示されるように、シリコン半導体基板と強誘電体との間に絶縁膜のバッフア層を挟んだＭＦＩＳ−ＦＥＴ（Metal Ferroelectrics Insulator Semiconductor FET）構造や、ＭＦＩＳ構造の強誘電体層と絶縁膜の間に金属（Ｍ）層を挟み込んだＭＦＭＩＳ−ＦＥＴ（Metal Ferroelectrics Metal Insulator Semiconductor - FET）（T.Nakamura et al. Dig. Tech. Pap. Of 1995 IEEE Int. Solid State Circuits Conf. P.68 (1995)）等が提案されている。本発明は前者のＭＦＩＳ構造に関するものである。
【０００６】
図５は、従来のＭＦＩＳ型強誘電体メモリの簡単化した原理図の断面を示す。図５中、半導体基板Ｓの主面にソース領域とドレイン領域とが形成されていて，その中間の半導体基板の主面に絶縁膜のバッフア層Ｉが形成されている。絶縁膜のバッフア層上には、強誘電体層Ｆ、導電体層Ｍが積み重ねられている。
【０００７】
図６は、図５のＭＦＩＳ構造の部分を等価回路で表したものである。トランジスタのゲート絶縁膜部分に強誘電体を用いたＦＥＴは、強誘電体層Ｆに発生する分極を利用するため、この強誘電体層Ｆに抗電界以上の電界が印加されないと分極を生じさせることができず、不揮発性メモリとして動作しない。さらに、記憶保持特性の観点から強誘電体Ｆの分極が十分飽和するまで電圧を印加することが必要である。このためには、上部電極Ａと半導体基板Ｂ間に電圧Ｖを印加したとき、キャパシタンスＣF（強誘電体層の容量）に分配される電圧を大きくする必要があり、そのためには、キャパシタンスＣI（絶縁膜のバッフア層の容量）がキャパシタンスＣF（強誘電体層の容量）に比較して大きくなるように設計することが重要である。キャパシタンスＣIおよびキャパシタンスＣFは、電圧が印加される絶縁膜のバッフア層Ｉまたは強誘電体層Ｆの比誘電率と面積に正比例し、その厚さに逆比例する関係を有する。
【０００８】
この設計を可能にする１つの方法として、絶縁膜のバッフア層の面積を強誘電体容量の面積よりも大きくすることが考えられるが、ＭＦＩＳ構造の場合、強誘電体容量の面積とバッフア層のゲート絶縁膜の面積は、強誘電体層上の導電体膜Ｍの面積で決まるため、面積比を変えることは出来ない。
【０００９】
別の方法として、キャパシタンスＣIがキャパシタンスＣFに比較して大きくなるように設計するために、絶縁膜のバッフア層Ｉを薄くすること、強誘電体層Ｆを厚くすることが考えられるが、ゲート絶縁層Ｉを薄くすることは耐圧およびリーク電流の点から限界があり、強誘電体層Ｆを厚くすると強誘電体の分極を飽和させるために、高い分極電圧を必要とし駆動電圧が高くなる。
【００１０】
これらの問題を避けてキャパシタンスＣIを大きくする方法は、絶縁膜のバッフア層Ｉに比誘電率の高い材料を用いる方法である。例えば、絶縁膜のバッフア層として比誘電率がシリコン酸化膜（ε＝３．９）より高いＣｅＯ2（酸化セリウム）（ε＝２６）を用いることによって、キャパシタンスＣIを大きくすることができる。
絶縁膜のバッフア層の形成方法は、ＣｅＯ2を直接にシリコン半導体基板上に電子線真空蒸着などで９００℃酸素雰囲気中で堆積させ、界面準位を下げるために（７００℃）酸素雰囲気中でアニールを施し、その後に強誘電体薄膜を堆積させ、結晶化させるために酸素雰囲気中でアニールしている。
【００１１】
【発明が解決しようとする課題】
しかし、この場合、バッファ層と強誘電体薄膜の形成時に、シリコン半導体基板とバッファ層の間にＳｉＯ2やＣｅＯXなどの低誘電率層が形成されることによって膜厚が増加して絶縁膜のバッフア層ＩのキャパシタンスＣIが低下し、強誘電体層に印加される分配電圧は小さくなる。その結果、強誘電体層に印加される分配電圧が低いと、ゲート電極に印加する電圧を高くしなければならず、駆動電圧を高くしなれければ使用できないという問題がある。
【００１２】
そこで本発明は、シリコン半導体基板と絶縁膜のバッファ層の間に、低誘電率層が形成されることを抑制して、絶縁膜のバッフア層のキャパシタンスの低下を抑えることにより、強誘電体薄膜に十分な分配電圧を印加することができ、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、シリコン半導体基板上に絶縁膜と強誘電体膜とを順次積層した構造の強誘電体記憶素子であって、絶縁膜が低誘電率層抑制膜と相互拡散防止膜とを有することを特徴とする強誘電体記憶素子を提供する。
【００１４】
また、本発明では、低誘電率層抑制膜がシリコン半導体基板の表面に窒素を含み、低誘電率層の抑制する手段がこの窒素から構成される。窒素を含んだシリコン半導体基板上に相互拡散防止膜を有することを特徴とする強誘電体記憶素子を提供する。
【００１５】
絶縁膜が有する低誘電率層抑制膜は、シリコン窒化酸化膜またはシリコン窒化膜である。絶縁膜が有する相互拡散防止膜は、ＣｅＯ2、Ｃｅ-ＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）らなるグループの中から選ばれた一つの材料の層または２つ以上の材料の積層である。強誘電体薄膜は、ＰｂＴｉＯ3、ＰｂＺｒXＴｉ1-XＯ3、ＰｂYＬａ1-YＺｒXＴｉ1-XＯ3、Ｂｉ4Ｔｉ3Ｏ12、Ｓｒ2Ｎｂ2Ｏ7、Ｓｒ2（ＴａXＮｂ1-X）2Ｏ7およびＳｒＢｉ2Ｔａ2Ｏ9からなるグループの中から選ばれた一つの材料の薄膜である。
【００１６】
本発明の上記構成によれば、低誘電率層抑制膜が、シリコン半導体基板とバッファ層の間に不要な低誘電率層が形成されることを防止する。したがって、絶縁膜のキャパシタンスが低下することがなく、強誘電体の分極の反転に十分な電圧を印加することができる。一方、相互拡散防止膜が、シリコン半導体基板と強誘電体薄膜の相互拡散を防止する。この結果、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供できる。以下、本発明の実施例を図面を参照しながら説明する。
【００１７】
【発明の実施の形態】
図１は、本発明によるＭＦＩＳ構造の強誘電体記憶素子の構成の特徴部分のみを示す断面図である。すなわち、シリコン半導体基板１上の絶縁膜２は、シリコン半導体基板１上の低誘電率層抑制膜３と相互拡散防止膜４を有する。低誘電率層抑制膜３は、シリコン窒化酸化膜またはシリコン窒化膜である。相互拡散防止膜４は、ＣｅＯ2、Ｃｅ-ＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）からなるグループの中から選ばれた一つの材料の層である。相互拡散防止膜４は、上記グループの中から選ばれた２つ以上の材料の積層であっても良い。
【００１８】
まず、本発明の絶縁膜が低誘電率層抑制膜と相互拡散防止膜を有するＭＩＳ構造（試料Ａ）と、比較として相互拡散防止膜のみを有する従来のＭＩＳ構造（試料Ｂ）を試作した。
【００１９】
試料Ａにおいて、あらかじめシリコン基板上に１〜２ｎｍのシリコン窒化膜の低誘電率抑制膜を基板の主面に形成し、その上にシリコン基板と後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層を、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2（酸化セリウム）膜を基板温度９００℃酸素雰囲気中で堆積させ、次に７００℃酸素雰囲気中でアニールして形成された。容量−電圧（Ｃ−Ｖ）特性を測定するために真空蒸着装置でＡｌ電極を形成した。
【００２０】
試料Ｂは、シリコン基板上に後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層を試料Ａと同様に、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2膜を基板温度９００℃酸素雰囲気中で堆積させ、次に７００℃酸素雰囲気中でアニールして形成された。容量−電圧（Ｃ−Ｖ）特性を測定するために真空蒸着装置でＡｌ電極を形成した。
【００２１】
図３は、上述の実施例のプロセスを用いて製作された、ｐ型シリコン基板（Ｓｉ）上に低誘電率層抑制膜のシリコン酸化窒化膜（ＳｉＯＮ）と相互拡散防止膜（ＣｅＯ2）とアルミニウム電極（Ａｌ）を積層した試料Ａ（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と、従来のｐ型シリコン基板（Ｓｉ）上に相互拡散防止膜（ＣｅＯ2）を形成しアルミニウム電極（Ａｌ）を積層した試料Ｂ（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）を測定した結果のグラフを示す。図３中、（Ａ）は本発明の構造による試料（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）の容量−電圧特性のグラフであり、（Ｂ）は従来の構造による試料（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧特性のグラフである。この結果から明らかなように、試料Ａの方が試料Ｂに比べてキャパシタンスが向上した特性になっていることがわかる。これは、シリコン半導体基板と相互拡散抑制膜の間の低誘電率層を抑制できたことによるものである。
【００２２】
次に、上述の実施例のプロセスにより得られた、試料Ａの低誘電率層抑制膜と相互拡散防止膜を有する絶縁膜上と、試料Ｂの相互拡散防止膜のみを有する絶縁膜上のそれぞれに、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の強誘電体薄膜を膜厚約５００ｎｍ形成した。形成方法は２エチルヘキセン塩酸からなるストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）の有機金属液を用意し、金属モル比で、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．２：２の割合で混合し、０．１５モルパーセントになるように、ヘキサンで希釈した。この薬液を２０００ｒｐｍで回転している基板１のウエハに滴下して塗布し、大気中で１５０℃で乾燥した後２５０℃で乾燥させ、さらに管状炉で４００℃酸素雰囲気中で乾燥させた。再度、前記薬液をウエハに塗布してこの操作を繰返して、計５回薬液をウエハに塗布し乾燥させた。次に、容量−電圧（Ｃ−Ｖ）特性を測定するために、この強誘電体薄膜上に、ＲＦスパッター装置を用いて上部電極白金（Ｐｔ）を約２００ｎｍ堆積させた。最後に７００℃酸素雰囲気中で結晶化アニールしてＭＦＩＳ構造を形成した。
【００２３】
図４は、上述の実施例のプロセスにより得られた、本発明構造の低誘電率層抑制膜（ＳｉＯＮ）と相互拡散防止膜（ＣｅＯ2）を有する絶縁膜上に、ＳＢＴ強誘電体薄膜を積層し、Ｐｔ電極を付けた試料Ａ（Ｐｔ／ＳＢＴ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と、従来の相互拡散防止膜（ＣｅＯ2）のみを有する絶縁膜上に、ＳＢＴ強誘電体薄膜を積層し、Ｐｔ電極を付けた試料Ｂ（Ｐｔ／ＳＢＴ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。図４において、縦軸のＣ／Ｃｍａｘは正規化容量を意味する。横軸は印加電圧（Ｖ）を表す。この図４から明らかなように、曲線（ａ）の強誘電体の分極による閾値のずれ（メモリウィンドウ幅）イは、曲線（ｂ）の閾値のずれ（メモリウィンドウ幅）ロより３．７倍の大きさを有している。このことから、シリコン半導体基板と相互拡散抑制膜の間の低誘電率層を抑制できたことにより、バッフア層のキャパシタンスが向上し、より強誘電体薄膜に十分な電圧を印加することができたことによるものである。
【００２４】
図２は、本発明の一実施例による強誘電体記憶素子に適用されるＭＦＩＳ−ＦＥＴの製造プロセスを示す。図２ａにおいて、出発として、抵抗率１０Ωｃｍのｐ型シリコン（１００）半導体単結晶基板１を用いる。この基板１の主面上には素子間分離用のフィールド酸化膜領域５および膜厚３５ｎｍの犠牲酸化膜Ｘが形成されている。次の図２ｂにおいて、低誘電率層抑制膜を形成するために、犠牲酸化膜Ｘを介して基板１に主面から窒素６を加速エネルギ１５ＫｅＶで、ドーズ量１Ｅ１５／ｃｍ2で注入する。そして犠牲酸化膜Ｘをエッチングした後に、図２ｃにおいて、希釈酸素雰囲気中で約８５０℃に加熱し、膜厚１ないし２ｎｍのシリコン窒化酸化膜（ＳｉＯＮ膜）の低誘電率層抑制膜３を基板１の主面上に形成した。
【００２５】
次に、図２ｄにおいて、この低誘電率層抑制膜３上に、シリコン基板１と後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層４を形成する。この相互拡散防止層４は、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2（酸化セリウム）膜を基板温度９００℃酸素雰囲気中で堆積させ、７００℃酸素雰囲気中でアニールして形成された。
【００２６】
次に、２エチルヘキサン塩酸からなるストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）の有機金属液を用意し、金属モル比で、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．２：２の割合で混合し、０．１５モルパーセントになるように、ヘキサンで希釈した。この薬液を２０００ｒｐｍで回転している基板１のウエハに滴下して塗布し、大気中で１５０℃で乾燥した後２５０℃で乾燥させ、さらに管状炉で４００℃酸素雰囲気中で乾燥させた。再度、前記薬液をウエハに塗布しこの操作を繰返して、計５回薬液をウエハに塗布し乾燥させた。この結果、図２ｅに示すように、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の強誘電体薄膜６が膜厚約５００ｎｍ形成され、相互拡散防止層４上に積層された。次に、図２ｆにおいて、この強誘電体薄膜６上に、ＲＦスパッター装置を用いて白金（Ｐｔ）の上部電極７を２００ｎｍの厚さ堆積させた。
【００２７】
次に、白金の表面にフォトレジストを塗布し、露光した後、現像した。さらに、ＡｒおよびＳＦ6ガスをエッチャントとしたＲＩＥ（リアクティブ・イオン・エッチング）により、図２ｆの積層膜をエッチングし、図２ｇに示すゲート部分を加工形成した。この時、ＣｅＯ2膜４によってエッチング速度が遅くなるなることを利用して、シリコン基板１上のシリコン窒化酸化膜（ＳｉＯＮ膜）３でエッチングを停止する。
【００２８】
次に、図２ｈにおいて、リン不純物をイオン注入装置を用いて基板１内にゲート部分およびフィールド酸化膜領域５をマスクとして注入し、管状炉により活性化し、ソース領域８およびドレイン領域９を半導体基板１内に形成した。この時の活性化プロセスは、エッチングで生じた強誘電体薄膜６の回復アニールも兼ねている。活性化および回復アニール条件は、７００℃酸素雰囲気中で６０分であった。
【００２９】
次に、図２ｉにおいて、層間膜としてＯ3−ＴＥＯＳ（tetraethylorthosilicate）装置で、ＢＰＳＧ（boron phosphorus silicate glass）膜１０を形成し、コンタクトホールをＲＩＥ装置を用いて形成した。次に、スパッタリング法を用いて、アルミニウム薄膜を形成した後、リソグラフィー工程により配線加工を行い、アルミニウム電極１１を形成した。
【００３０】
ソース−ドレイン間の電流のオン・オフをＳＢＴの自発分極を用いて制御してみたところ、その現象を確認することができ、不揮発性メモリとして作用させることができることを確認できた。
【００３１】
上述の実施例は次のような変更ができる。まず、低誘電率層抑制膜３はシリコン窒化膜でもよい。相互拡散防止膜４は、ＣｅＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）からなるグループから選んだ一つの材料の層としても同様に可能である。また、複数の材料の層を積層してもよい。強誘電体薄膜６は、ＰｂＴｉＯ3、ＰｂＺｒXＴｉ1-XＯ3、ＰｂYＬａ1-YＺｒXＴｉ1-XＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＮｂＯ7、Ｓｒ2（ＴａXＮｂ1-X）2Ｏ7およびＳｒＢｉ2Ｔａ2Ｏ9からなるグループの中から選ばれた一つの材料の薄膜でも同様に可能である。図２ｅの強誘電体薄膜６の形成プロセスは、真空蒸着、レーザーアブレーション法、ＭＯＣＶＤ、またはスパッターでも同様に可能である。
さらに上述の図２の実施例で述べている低誘電率層抑制膜を形成せずに、犠牲酸化膜をエッチングした後に、相互拡散防止膜を形成することも同様に可能である。
【００３２】
【発明の効果】
以上説明したように、本発明による強誘電体不揮発性記憶素子によれば、シリコン半導体基板と強誘電体薄膜の間に、絶縁膜として低誘電率層抑制膜と相互拡散防止膜を設けることにより、シリコン半導体基板に不要な低誘電率層の生成を抑制して、強誘電体薄膜に十分に電圧が印加されることを可能にできる。この結果、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による強誘電体記憶素子の構成の特徴部分（ＣｅＯ2／ＳｉＯＮ／Ｓｉ）のみを示す断面図である。
【図２ａ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｂ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｃ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｄ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｅ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｆ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｇ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｈ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｉ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図３】本発明の実施例による構成を持つ試料（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と従来の構成を持つ試料（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
【図４】本発明の実施例による構成を持つ試料（Ｐｔ／ＳＢＴ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と従来の構成を持つ試料（Ｐｔ／ＳＢＴ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
【図５】従来のＭＦＩＳ型強誘電体メモリの断面図である。
【図６】ＭＦＩＳ型強誘電体メモリの等価回路図である。
【符号の説明】
１ シリコン半導体基板
２ 絶縁膜
３ 低誘電率層抑制膜
４ 相互拡散防止膜
５ 素子間分離のフィールド酸化膜
６ 強誘電体薄膜
７ 白金電極
８ ソース領域
９ ドレイン領域
１０ 層間絶縁層
１１ Ａｌ電極
【発明の属する技術分野】
本発明は、一般に強誘電体記憶素子に関し、より詳細には、トランジスタのゲートに強誘電体薄膜を用いてソース−ドレイン間の電流を制御することができる不揮発性メモリと、強誘電体キャパシタの電荷を用いた不揮発性メモリとに関するものである。
【０００２】
【従来の技術】
従来より、実用化されている強誘電体不揮発性メモリＦＲＡＭ（Ferroelectric Random Access Memory）は、低電圧動作であり、かつ、書き換え回数が従来のＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、Ｆｌａｓｈ Ｍｅｍｏｒｙなどの不揮発性メモリより優れていると言われている。しかしながら、このＦｅＲＡＭは、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構造で（特開平２−１１３４９６号公報記載）、データの読み出し毎に再度書き込みを必要とする。この読み出し、書き込み動作いずれもが強誘電体の分極反転を伴ない、強誘電体の疲労が激しく、また、いずれの動作もキャパシタの充放電を伴なうため、その動作時間は１００ｎｓｅｃ．程度を要している。さらに、トランジスタとキャパシタとを別々に設ける必要があり、大容量化を目指した面積縮小化には不利である。
【０００３】
これに対して、トランジスタのゲート絶縁膜部分に強誘電体を用いたＭＦＳ−ＦＥＴ（Metal Ferroelectrics Semiconductor Field Effect Transistor）は、強誘電体の分極がトランジスタのチャンネルの電荷を誘起することによって、ソース−ドレイン間をオン、オフさせるもので、セル面積を比例縮小させても、ドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている（電子情報通信学会誌７７−９、ｐ９７６、１９９４）ことを意味し、微細化に際して原理的な限界は存在しない。さらに、トランジスタ型強誘電体メモリは強誘電体の分極により、ＦＥＴのオン、オフを維持するため、低電圧による読み出し動作により情報が破壊されない。いわゆる非破壊読み出しすることも可能である。
【０００４】
しかし、この構造の場合、シリコン半導体基板上に直接強誘電体を形成し、その上に上部電極を形成したＭＦＳ構造にすると、シリコン半導体基板側のキャリアが強誘電体に注入される（S.Y.Wu, IEEE Trans. Electron Devices: Vol. ED-21, No.8, pp. 499-504 (1974)）、シリコン半導体基板と強誘電体とし相互拡散が生ずる（Jpn. J. Appl. Phys., Vol.33, pp5172 (1994)）などして、良好に動作するＦＥＴ（電界効果型トランジスタ）特性が得られない。
【０００５】
そこで、特開平９−６４２０６号公報に開示されるように、シリコン半導体基板と強誘電体との間に絶縁膜のバッフア層を挟んだＭＦＩＳ−ＦＥＴ（Metal Ferroelectrics Insulator Semiconductor FET）構造や、ＭＦＩＳ構造の強誘電体層と絶縁膜の間に金属（Ｍ）層を挟み込んだＭＦＭＩＳ−ＦＥＴ（Metal Ferroelectrics Metal Insulator Semiconductor - FET）（T.Nakamura et al. Dig. Tech. Pap. Of 1995 IEEE Int. Solid State Circuits Conf. P.68 (1995)）等が提案されている。本発明は前者のＭＦＩＳ構造に関するものである。
【０００６】
図５は、従来のＭＦＩＳ型強誘電体メモリの簡単化した原理図の断面を示す。図５中、半導体基板Ｓの主面にソース領域とドレイン領域とが形成されていて，その中間の半導体基板の主面に絶縁膜のバッフア層Ｉが形成されている。絶縁膜のバッフア層上には、強誘電体層Ｆ、導電体層Ｍが積み重ねられている。
【０００７】
図６は、図５のＭＦＩＳ構造の部分を等価回路で表したものである。トランジスタのゲート絶縁膜部分に強誘電体を用いたＦＥＴは、強誘電体層Ｆに発生する分極を利用するため、この強誘電体層Ｆに抗電界以上の電界が印加されないと分極を生じさせることができず、不揮発性メモリとして動作しない。さらに、記憶保持特性の観点から強誘電体Ｆの分極が十分飽和するまで電圧を印加することが必要である。このためには、上部電極Ａと半導体基板Ｂ間に電圧Ｖを印加したとき、キャパシタンスＣF（強誘電体層の容量）に分配される電圧を大きくする必要があり、そのためには、キャパシタンスＣI（絶縁膜のバッフア層の容量）がキャパシタンスＣF（強誘電体層の容量）に比較して大きくなるように設計することが重要である。キャパシタンスＣIおよびキャパシタンスＣFは、電圧が印加される絶縁膜のバッフア層Ｉまたは強誘電体層Ｆの比誘電率と面積に正比例し、その厚さに逆比例する関係を有する。
【０００８】
この設計を可能にする１つの方法として、絶縁膜のバッフア層の面積を強誘電体容量の面積よりも大きくすることが考えられるが、ＭＦＩＳ構造の場合、強誘電体容量の面積とバッフア層のゲート絶縁膜の面積は、強誘電体層上の導電体膜Ｍの面積で決まるため、面積比を変えることは出来ない。
【０００９】
別の方法として、キャパシタンスＣIがキャパシタンスＣFに比較して大きくなるように設計するために、絶縁膜のバッフア層Ｉを薄くすること、強誘電体層Ｆを厚くすることが考えられるが、ゲート絶縁層Ｉを薄くすることは耐圧およびリーク電流の点から限界があり、強誘電体層Ｆを厚くすると強誘電体の分極を飽和させるために、高い分極電圧を必要とし駆動電圧が高くなる。
【００１０】
これらの問題を避けてキャパシタンスＣIを大きくする方法は、絶縁膜のバッフア層Ｉに比誘電率の高い材料を用いる方法である。例えば、絶縁膜のバッフア層として比誘電率がシリコン酸化膜（ε＝３．９）より高いＣｅＯ2（酸化セリウム）（ε＝２６）を用いることによって、キャパシタンスＣIを大きくすることができる。
絶縁膜のバッフア層の形成方法は、ＣｅＯ2を直接にシリコン半導体基板上に電子線真空蒸着などで９００℃酸素雰囲気中で堆積させ、界面準位を下げるために（７００℃）酸素雰囲気中でアニールを施し、その後に強誘電体薄膜を堆積させ、結晶化させるために酸素雰囲気中でアニールしている。
【００１１】
【発明が解決しようとする課題】
しかし、この場合、バッファ層と強誘電体薄膜の形成時に、シリコン半導体基板とバッファ層の間にＳｉＯ2やＣｅＯXなどの低誘電率層が形成されることによって膜厚が増加して絶縁膜のバッフア層ＩのキャパシタンスＣIが低下し、強誘電体層に印加される分配電圧は小さくなる。その結果、強誘電体層に印加される分配電圧が低いと、ゲート電極に印加する電圧を高くしなければならず、駆動電圧を高くしなれければ使用できないという問題がある。
【００１２】
そこで本発明は、シリコン半導体基板と絶縁膜のバッファ層の間に、低誘電率層が形成されることを抑制して、絶縁膜のバッフア層のキャパシタンスの低下を抑えることにより、強誘電体薄膜に十分な分配電圧を印加することができ、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、シリコン半導体基板上に絶縁膜と強誘電体膜とを順次積層した構造の強誘電体記憶素子であって、絶縁膜が低誘電率層抑制膜と相互拡散防止膜とを有することを特徴とする強誘電体記憶素子を提供する。
【００１４】
また、本発明では、低誘電率層抑制膜がシリコン半導体基板の表面に窒素を含み、低誘電率層の抑制する手段がこの窒素から構成される。窒素を含んだシリコン半導体基板上に相互拡散防止膜を有することを特徴とする強誘電体記憶素子を提供する。
【００１５】
絶縁膜が有する低誘電率層抑制膜は、シリコン窒化酸化膜またはシリコン窒化膜である。絶縁膜が有する相互拡散防止膜は、ＣｅＯ2、Ｃｅ-ＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）らなるグループの中から選ばれた一つの材料の層または２つ以上の材料の積層である。強誘電体薄膜は、ＰｂＴｉＯ3、ＰｂＺｒXＴｉ1-XＯ3、ＰｂYＬａ1-YＺｒXＴｉ1-XＯ3、Ｂｉ4Ｔｉ3Ｏ12、Ｓｒ2Ｎｂ2Ｏ7、Ｓｒ2（ＴａXＮｂ1-X）2Ｏ7およびＳｒＢｉ2Ｔａ2Ｏ9からなるグループの中から選ばれた一つの材料の薄膜である。
【００１６】
本発明の上記構成によれば、低誘電率層抑制膜が、シリコン半導体基板とバッファ層の間に不要な低誘電率層が形成されることを防止する。したがって、絶縁膜のキャパシタンスが低下することがなく、強誘電体の分極の反転に十分な電圧を印加することができる。一方、相互拡散防止膜が、シリコン半導体基板と強誘電体薄膜の相互拡散を防止する。この結果、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供できる。以下、本発明の実施例を図面を参照しながら説明する。
【００１７】
【発明の実施の形態】
図１は、本発明によるＭＦＩＳ構造の強誘電体記憶素子の構成の特徴部分のみを示す断面図である。すなわち、シリコン半導体基板１上の絶縁膜２は、シリコン半導体基板１上の低誘電率層抑制膜３と相互拡散防止膜４を有する。低誘電率層抑制膜３は、シリコン窒化酸化膜またはシリコン窒化膜である。相互拡散防止膜４は、ＣｅＯ2、Ｃｅ-ＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）からなるグループの中から選ばれた一つの材料の層である。相互拡散防止膜４は、上記グループの中から選ばれた２つ以上の材料の積層であっても良い。
【００１８】
まず、本発明の絶縁膜が低誘電率層抑制膜と相互拡散防止膜を有するＭＩＳ構造（試料Ａ）と、比較として相互拡散防止膜のみを有する従来のＭＩＳ構造（試料Ｂ）を試作した。
【００１９】
試料Ａにおいて、あらかじめシリコン基板上に１〜２ｎｍのシリコン窒化膜の低誘電率抑制膜を基板の主面に形成し、その上にシリコン基板と後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層を、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2（酸化セリウム）膜を基板温度９００℃酸素雰囲気中で堆積させ、次に７００℃酸素雰囲気中でアニールして形成された。容量−電圧（Ｃ−Ｖ）特性を測定するために真空蒸着装置でＡｌ電極を形成した。
【００２０】
試料Ｂは、シリコン基板上に後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層を試料Ａと同様に、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2膜を基板温度９００℃酸素雰囲気中で堆積させ、次に７００℃酸素雰囲気中でアニールして形成された。容量−電圧（Ｃ−Ｖ）特性を測定するために真空蒸着装置でＡｌ電極を形成した。
【００２１】
図３は、上述の実施例のプロセスを用いて製作された、ｐ型シリコン基板（Ｓｉ）上に低誘電率層抑制膜のシリコン酸化窒化膜（ＳｉＯＮ）と相互拡散防止膜（ＣｅＯ2）とアルミニウム電極（Ａｌ）を積層した試料Ａ（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と、従来のｐ型シリコン基板（Ｓｉ）上に相互拡散防止膜（ＣｅＯ2）を形成しアルミニウム電極（Ａｌ）を積層した試料Ｂ（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）を測定した結果のグラフを示す。図３中、（Ａ）は本発明の構造による試料（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）の容量−電圧特性のグラフであり、（Ｂ）は従来の構造による試料（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧特性のグラフである。この結果から明らかなように、試料Ａの方が試料Ｂに比べてキャパシタンスが向上した特性になっていることがわかる。これは、シリコン半導体基板と相互拡散抑制膜の間の低誘電率層を抑制できたことによるものである。
【００２２】
次に、上述の実施例のプロセスにより得られた、試料Ａの低誘電率層抑制膜と相互拡散防止膜を有する絶縁膜上と、試料Ｂの相互拡散防止膜のみを有する絶縁膜上のそれぞれに、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の強誘電体薄膜を膜厚約５００ｎｍ形成した。形成方法は２エチルヘキセン塩酸からなるストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）の有機金属液を用意し、金属モル比で、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．２：２の割合で混合し、０．１５モルパーセントになるように、ヘキサンで希釈した。この薬液を２０００ｒｐｍで回転している基板１のウエハに滴下して塗布し、大気中で１５０℃で乾燥した後２５０℃で乾燥させ、さらに管状炉で４００℃酸素雰囲気中で乾燥させた。再度、前記薬液をウエハに塗布してこの操作を繰返して、計５回薬液をウエハに塗布し乾燥させた。次に、容量−電圧（Ｃ−Ｖ）特性を測定するために、この強誘電体薄膜上に、ＲＦスパッター装置を用いて上部電極白金（Ｐｔ）を約２００ｎｍ堆積させた。最後に７００℃酸素雰囲気中で結晶化アニールしてＭＦＩＳ構造を形成した。
【００２３】
図４は、上述の実施例のプロセスにより得られた、本発明構造の低誘電率層抑制膜（ＳｉＯＮ）と相互拡散防止膜（ＣｅＯ2）を有する絶縁膜上に、ＳＢＴ強誘電体薄膜を積層し、Ｐｔ電極を付けた試料Ａ（Ｐｔ／ＳＢＴ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と、従来の相互拡散防止膜（ＣｅＯ2）のみを有する絶縁膜上に、ＳＢＴ強誘電体薄膜を積層し、Ｐｔ電極を付けた試料Ｂ（Ｐｔ／ＳＢＴ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。図４において、縦軸のＣ／Ｃｍａｘは正規化容量を意味する。横軸は印加電圧（Ｖ）を表す。この図４から明らかなように、曲線（ａ）の強誘電体の分極による閾値のずれ（メモリウィンドウ幅）イは、曲線（ｂ）の閾値のずれ（メモリウィンドウ幅）ロより３．７倍の大きさを有している。このことから、シリコン半導体基板と相互拡散抑制膜の間の低誘電率層を抑制できたことにより、バッフア層のキャパシタンスが向上し、より強誘電体薄膜に十分な電圧を印加することができたことによるものである。
【００２４】
図２は、本発明の一実施例による強誘電体記憶素子に適用されるＭＦＩＳ−ＦＥＴの製造プロセスを示す。図２ａにおいて、出発として、抵抗率１０Ωｃｍのｐ型シリコン（１００）半導体単結晶基板１を用いる。この基板１の主面上には素子間分離用のフィールド酸化膜領域５および膜厚３５ｎｍの犠牲酸化膜Ｘが形成されている。次の図２ｂにおいて、低誘電率層抑制膜を形成するために、犠牲酸化膜Ｘを介して基板１に主面から窒素６を加速エネルギ１５ＫｅＶで、ドーズ量１Ｅ１５／ｃｍ2で注入する。そして犠牲酸化膜Ｘをエッチングした後に、図２ｃにおいて、希釈酸素雰囲気中で約８５０℃に加熱し、膜厚１ないし２ｎｍのシリコン窒化酸化膜（ＳｉＯＮ膜）の低誘電率層抑制膜３を基板１の主面上に形成した。
【００２５】
次に、図２ｄにおいて、この低誘電率層抑制膜３上に、シリコン基板１と後述の強誘電体薄膜との間の相互拡散を阻止する相互拡散防止層４を形成する。この相互拡散防止層４は、電子ビーム蒸着法を用いて、膜厚が約１０ｎｍのＣｅＯ2（酸化セリウム）膜を基板温度９００℃酸素雰囲気中で堆積させ、７００℃酸素雰囲気中でアニールして形成された。
【００２６】
次に、２エチルヘキサン塩酸からなるストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）の有機金属液を用意し、金属モル比で、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．２：２の割合で混合し、０．１５モルパーセントになるように、ヘキサンで希釈した。この薬液を２０００ｒｐｍで回転している基板１のウエハに滴下して塗布し、大気中で１５０℃で乾燥した後２５０℃で乾燥させ、さらに管状炉で４００℃酸素雰囲気中で乾燥させた。再度、前記薬液をウエハに塗布しこの操作を繰返して、計５回薬液をウエハに塗布し乾燥させた。この結果、図２ｅに示すように、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の強誘電体薄膜６が膜厚約５００ｎｍ形成され、相互拡散防止層４上に積層された。次に、図２ｆにおいて、この強誘電体薄膜６上に、ＲＦスパッター装置を用いて白金（Ｐｔ）の上部電極７を２００ｎｍの厚さ堆積させた。
【００２７】
次に、白金の表面にフォトレジストを塗布し、露光した後、現像した。さらに、ＡｒおよびＳＦ6ガスをエッチャントとしたＲＩＥ（リアクティブ・イオン・エッチング）により、図２ｆの積層膜をエッチングし、図２ｇに示すゲート部分を加工形成した。この時、ＣｅＯ2膜４によってエッチング速度が遅くなるなることを利用して、シリコン基板１上のシリコン窒化酸化膜（ＳｉＯＮ膜）３でエッチングを停止する。
【００２８】
次に、図２ｈにおいて、リン不純物をイオン注入装置を用いて基板１内にゲート部分およびフィールド酸化膜領域５をマスクとして注入し、管状炉により活性化し、ソース領域８およびドレイン領域９を半導体基板１内に形成した。この時の活性化プロセスは、エッチングで生じた強誘電体薄膜６の回復アニールも兼ねている。活性化および回復アニール条件は、７００℃酸素雰囲気中で６０分であった。
【００２９】
次に、図２ｉにおいて、層間膜としてＯ3−ＴＥＯＳ（tetraethylorthosilicate）装置で、ＢＰＳＧ（boron phosphorus silicate glass）膜１０を形成し、コンタクトホールをＲＩＥ装置を用いて形成した。次に、スパッタリング法を用いて、アルミニウム薄膜を形成した後、リソグラフィー工程により配線加工を行い、アルミニウム電極１１を形成した。
【００３０】
ソース−ドレイン間の電流のオン・オフをＳＢＴの自発分極を用いて制御してみたところ、その現象を確認することができ、不揮発性メモリとして作用させることができることを確認できた。
【００３１】
上述の実施例は次のような変更ができる。まず、低誘電率層抑制膜３はシリコン窒化膜でもよい。相互拡散防止膜４は、ＣｅＺｒＯ2、ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム）、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＺｒＯ2、ＨｆＯ2および（ＢａＳｒ）ＴｉＯ3（ＢＳＴ）からなるグループから選んだ一つの材料の層としても同様に可能である。また、複数の材料の層を積層してもよい。強誘電体薄膜６は、ＰｂＴｉＯ3、ＰｂＺｒXＴｉ1-XＯ3、ＰｂYＬａ1-YＺｒXＴｉ1-XＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＮｂＯ7、Ｓｒ2（ＴａXＮｂ1-X）2Ｏ7およびＳｒＢｉ2Ｔａ2Ｏ9からなるグループの中から選ばれた一つの材料の薄膜でも同様に可能である。図２ｅの強誘電体薄膜６の形成プロセスは、真空蒸着、レーザーアブレーション法、ＭＯＣＶＤ、またはスパッターでも同様に可能である。
さらに上述の図２の実施例で述べている低誘電率層抑制膜を形成せずに、犠牲酸化膜をエッチングした後に、相互拡散防止膜を形成することも同様に可能である。
【００３２】
【発明の効果】
以上説明したように、本発明による強誘電体不揮発性記憶素子によれば、シリコン半導体基板と強誘電体薄膜の間に、絶縁膜として低誘電率層抑制膜と相互拡散防止膜を設けることにより、シリコン半導体基板に不要な低誘電率層の生成を抑制して、強誘電体薄膜に十分に電圧が印加されることを可能にできる。この結果、信頼性が高く、読み取りマージンが大きい強誘電体記憶素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による強誘電体記憶素子の構成の特徴部分（ＣｅＯ2／ＳｉＯＮ／Ｓｉ）のみを示す断面図である。
【図２ａ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｂ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｃ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｄ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｅ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｆ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｇ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｈ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図２ｉ】本発明の実施例による強誘電体不揮発性記憶素子の製作工程の一部を示す図。
【図３】本発明の実施例による構成を持つ試料（Ａｌ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と従来の構成を持つ試料（Ａｌ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
【図４】本発明の実施例による構成を持つ試料（Ｐｔ／ＳＢＴ／ＣｅＯ2／ＳｉＯＮ／Ｓｉ）と従来の構成を持つ試料（Ｐｔ／ＳＢＴ／ＣｅＯ2／Ｓｉ）の容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
【図５】従来のＭＦＩＳ型強誘電体メモリの断面図である。
【図６】ＭＦＩＳ型強誘電体メモリの等価回路図である。
【符号の説明】
１ シリコン半導体基板
２ 絶縁膜
３ 低誘電率層抑制膜
４ 相互拡散防止膜
５ 素子間分離のフィールド酸化膜
６ 強誘電体薄膜
７ 白金電極
８ ソース領域
９ ドレイン領域
１０ 層間絶縁層
１１ Ａｌ電極
Claims (3)
- シリコン半導体基板上に絶縁膜と強誘電体膜とを順次積層した構造の強誘電体記憶素子であって、前記絶縁膜が低誘電率層抑制膜と相互拡散防止膜とを含み、 前記低誘電率層抑制膜がシリコン窒化酸化膜であり、前記相互拡散防止膜が酸化セリウム（ＣｅＯ 2 ）膜であることを特徴とする強誘電体記憶素子。
- 前記低誘電率層抑制膜がシリコン半導体基板の表面近傍に窒素があることを特徴とする請求項１記載の強誘電体記憶素子。
- 前記強誘電体膜が、ＰｂＴｉＯ3、ＰｂＺｒXＴｉ1-XＯ3、ＰｂYＬａ1-YＺｒXＴｉ1-XＯ3、Ｂｉ4Ｔｉ3Ｏ12、Ｓｒ2Ｎｂ2Ｏ7 、Ｓｒ2（ＴａXＮｂ1-X）2Ｏ7およびＳｒＢｉ2Ｔａ2Ｏ9からなるグループの中から選ばれた一つの材料の薄膜であることを特徴とする請求項１記載の強誘電体記憶素子。
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