KR20080076173A - 금속 산화막 패턴 형성 방법 및 이를 이용한 반도체 소자의형성 방법 - Google Patents

금속 산화막 패턴 형성 방법 및 이를 이용한 반도체 소자의형성 방법 Download PDF

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Abstract

유전막으로 기능하는 금속 산화막 패턴 형성 방법에 있어서, 기판 상에 하부로 갈수록 선폭이 증가하는 예비 금속 산화막 패턴을 형성한다. 상기 예비 금속 산화막 패턴을 0.1 내지 10%의 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스를 이용하여 플라즈마 처리하여 하부 선폭이 감소된 금속 산화막 패턴을 형성한다. 이와 같이 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스를 이용하여 플라즈마 처리함으로써, 하부 선폭이 감소된 금속 산화막 패턴을 획득할 수 있으며, 이로 인하여 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 상기 금속 산화막 패턴 측벽에 잔류하는 식각 잔류물도 함께 제거함으로써, 반도체 소자의 신뢰도를 향상시킬 수 있다.

Description

금속 산화막 패턴 형성 방법 및 이를 이용한 반도체 소자의 형성 방법{Method of forming a metal oxide layer pattern and method of forming a semiconductor device using the same}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 금속 산화막 패턴의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 금속 산화막 패턴 형성 방법을 이용한 불 휘발성 메모리 소자를 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 10 내지 도 20은 도 1 내지 도 3에 도시된 금속 산화막 패턴 형성 방법을 이용한 강유전체 메모리 소자를 형성하는 방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102 : 금속 산화막
104 : 마스크 패턴 106 : 예비 금속 산화막 패턴
108 : 식각 잔류물 110 : 금속 산화막 패턴
본 발명은 금속 산화막 형성 방법 및 이를 이용한 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 금속 산화막을 블로킹 절연막으로 사용하는 전하 트랩 플래시 메모리 소자를 형성하는 방법 및 금속 산화막을 강유전체막으로 사용하는 강유전체 메모리 소자를 형성하는 방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자와 불 휘발성 메모리 소자를 포함한다. 일반적으로 휘발성 메모리 소자는 DRAM(dynamic random access memory)이나 SRAM(static RAM)과 같이 전원 공급이 중단되었을 경우에 저장된 데이터가 소멸되는 메모리 소자이며, 불 휘발성 메모리 소자는 EPROM(erase programmable read only memory), EEPROM(elec-erase PROM) 및 플래시 메모리(flash memory)와 같이 전원 공급이 중단되어도 저장된 데이터가 소멸되지 않는 메모리 소자이다.
특히, 플래시 메모리 소자를 상세하게 살펴보면, 상기 플래시 메모리 소자의 종류에는 크게 플로팅 게이트 내에 자유 전하를 저장하거나 빼내는 방법으로 프로그래밍 또는 소거를 수행하는 플로팅 게이트 타입과, 전자를 저장하여 프로그래밍하고 정공을 저장하여 소거를 수행하는 트랩 타입이 있다.
트랩 타입의 플래시 메모리 소자를 형성하는 방법은 우선, 기판 상에 터널 절연막, 전하 트랩막, 블로킹 절연막 및 도전막을 적층한 후, 상기 터널 절연막, 전하 트랩막, 블로킹 절연막 및 도전막을 패터닝하여, 터널 절연막 패턴, 전하 트랩막 패턴, 블로킹 절연막 패턴 및 도전막 패턴을 형성한다. 이로써, 터널 절연막 패턴, 전하 트랩막 패턴, 블로킹 절연막 패턴 및 도전막 패턴을 포함하는 트랩 타 입의 플래시 메모리 소자를 형성한다.
이때, 상기 블로킹 절연막 패턴은 플래시 메모리 소자의 집적도가 향상될수록 고유전율을 갖는 물질로 대체되는데, 상기 고유전율을 갖는 물질로는 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 또는 LaAlO을 들 수 있다. 상기 트랩 타입의 플래시 메모리 소자는, 상기 패터닝 공정에 의해 하부로 갈수록 선폭이 증가하게 된다.
특히, 상기 고유전율 물질을 포함하는 블로킹 절연막 패턴의 선폭이 도전막 패턴의 선폭보다 넓다. 이로써, 플래시 메모리 소자의 집적도가 향상될수록 메모리 셀 사이의 공간이 협소해지는 문제가 발생하게 된다.
또한, 상기 블로킹 절연막 패턴 측벽과 기판 상부에는, 상기 블로킹 절연막을 식각하는 동안 도전막 패턴 일부가 식각되어 폴리머(polymer) 형태로 식각 잔여물들이 형성된다. 상기 식각 잔여물은 전도성을 가지며, 비전도성인 블로킹 절연막 패턴 측벽에 형성된 식각 잔여물은 이후 불 휘발성 메모리 소자의 신뢰성에 악영향을 미치게 된다.
한편, 근래에는 불 휘발성 메모리 소자의 연구가 활발하며, 새로운 메모리 소자들이 개발되고 있다. 특히 강유전성 물질을 이용한 반도체 메모리 소자의 연구가 활발하게 진행되고 있다. 강유전성 물질은 유전 분극(dielectric polarization)이 가해지는 전계에 따라 이력곡선(hysteresis loop)을 형성하는 비선형 유전체를 말한다. 이러한 강유전성 물질을 이용한 FRAM(ferroelectric RAM)은 강유전 물질의 이중 안정적인 분극 상태를 이용한 비휘발성 메모리 소자이다. FRAM 소자는 DRAM 소자에서 유전막을 강유전막으로 대체한 구조를 가지며, 전원이 계속 인가되지 않더라도 기록된 정보를 유지하는 특성을 지닌다. 또한, 상기 FRAM 소자는 빠른 동작 속도, 저전압 동작 및 높은 내구성으로 인하여 차세대 불 휘발성 반도체 메모리 소자로 각광받고 있다. 현재 강유전성 물질로는 PZT(Lead Zirconate Titanate, Pb(ZrxTi1-x)O3), SBT(Strontium Bismuth Titanate, SrBi2Ti2O9), BST(Barium Strontium Titanate, Ba1-xSrxTiO3) 등이 활발하게 연구되고 있다.
상기 FRAM 소자는 트랜지스터와 커패시터를 포함하며, 상기 FRAM 소자의 커패시터는 하부 전극, 강유전체 패턴 및 상부 전극이 적층된 구조를 갖는다. 상기 FRAM 소자의 커패시터를 형성하는 방법은 하부 도전막, 강유전체 박막 및 상부 도전막을 순차적으로 적층한 후, 상기 하부 도전막, 강유전체 박막 및 상부 도전막을 패터닝하여 하부 전극, 강유전체 패턴 및 상부 전극을 포함하는 커패시터를 형성할 수 있다.
상기 FRAM 소자의 커패시터에서 상부 도전막 및 강유전체 박막을 식각하여 상부 전극 및 강유전체 패턴으로 형성하는 동안, 상기 강유전체 패턴 측벽에는 식각 잔여물이 형성될 수 있으며, 상기 식각 잔여물은 전기 전도성을 갖는다. 따라서, 유전막으로 기능하는 강유전체 패턴의 측벽에 형성된 식각 잔류물에 의해 전기가 통하게 되어 이후 형성되는 FRAM 소자 신뢰성을 저하시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 하부 선폭이 감소되고, 측벽에 형성된 식각 잔류물이 제거된 금속 산화막 패턴을 형성 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 금속 산화막 패턴의 형성 방법을 이용하여 반도체 메모리 소자의 형성 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 금속 산화막 패턴의 형성 방법에 있어서, 기판 상에 하부로 갈수록 선폭이 증가하는 예비 금속 산화막 패턴을 형성한다. 상기 예비 금속 산화막 패턴을, 0.1 내지 10%의 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스를 이용하여 플라즈마 처리하여 하부 선폭이 감소된 금속 산화막 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 상기 예비 금속 산화막 패턴은 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 예비 금속 산화막 패턴은 BST, PZT 및 SBT으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 할로겐 원소를 포함하는 가스는 CF4, HBr 및 Cl2로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소스 가스는 수소(H), 질소(N) 및 산소(O)로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 처리는 1 내지 100mTorr 압력 하에서 0 내지 300℃ 온도와, 0 내지 500 바이어스(bias)로 수행될 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에 금속 산화막과 도전막을 형성한다. 상기 금속 산화막 및 도전막을 패터닝하여, 상기 기판 상에 하부로 갈수록 선폭이 증가하여 예비 금속 산화막 패턴과, 도전막 패턴을 형성한다. 상기 예비 금속 산화막 패턴을, 0.1 내지 10%의 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스를 이용하여 플라즈마 처리하여 하부 선폭이 감소된 금속 산화막 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 상기 금속 산화막은 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있으며, 상기 예비 금속 산화막을 형성하기 전, 기판 상에 전하 트랩막 및 블로킹 절연막을 더 형성할 수 있으며, 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 금속 산화막은 BST, PZT, SBT 및 SBT 중 선택된 하나 또는 이들의 조합을 포함할 수 있다. 상기 기판 상에 제2 도전막을 더 형성할 수 있으며, 상기 도전막 및 제2 도전막은 플라티늄(Pt), 이리듐(Ir), 팔 라듐(Pd) 및 루데늄(Ru)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 금속 산화막 패턴 및 도전막 패턴을 형성하는 공정과, 상기 금속 산화막 패턴을 형성하는 공정은 인-시튜(in-situ)로 수행될 수 있다.
상기와 같은 본 발명에 따르면, 상기 금속 산화막 패턴이 불 휘발성 메모리 소자의 블로킹 절연막 패턴으로 적용될 경우, 상기 할로겐 원소를 포함하는 가스와 불활성 가스를 포함하는 소스 가스를 이용한 플라즈마 처리를 통하여 블로킹 절연막 패턴 하부 선폭이 감소될 수 있다. 그리고 동시에 블로킹 절연막 패턴 측벽에 형성된 식각 잔류물을 제거하여, 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
한편, 금속 산화막 패턴이 강유전체 메모리 소자의 유전막으로 적용될 경우, 상기 할로겐 원소를 포함하는 소스 가스를 이용한 플라즈마 처리를 통하여 강유전막 패턴 하부 선폭이 감소될 수 있다. 그리고 동시에, 강유전막 패턴 측벽에 형성된 식각 잔류물을 제거하여, 강유전체 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3", "제4" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3", "제4" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 일 실시예에 따른 금속 산화막 패턴의 형성 방법에 대해 상세하게 설명하면 다음과 같다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 금속 산화막 패턴의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 기판(100) 상에 금속 산화막(102)을 형성한다.
상기 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판(100) 또는 SOI(silicon on isolation) 기판(100)일 수 있다.
상기 금속 산화막(102)은 고유전율을 갖는 물질 또는 강유전체 물질을 포함 한다. 상기 고유전율을 갖는 물질의 예로서는, Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO을 들 수 있다. 상기 언급된 물질들은 단독 또는 그들의 조합으로 사용될 수 있다. 상기 금속 산화막(102)은 화학 기상 증착 또는 원자층 적층 공정을 통하여 형성될 수 있다.
상기 강유전체 물질의 예로서는, BST(Barium Strontium Titanate, Bi2SrTa2O9), PZT(Lead Zirconate Titanate, Pb(ZrxTi1-x)O3), SBT(Strontium bismuth tantalate, SrBi2Ta2O9) 및 SBT(Strontium Bismuth Titanate, SrBi2Ti2O9)을 들 수 있다. 상기 언급된 물질들은 단독 또는 그들의 조합으로 사용될 수 있다. 상기 금속 산화막(102)은 유기 금속 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정을 통하여 형성될 수 있다.
도 2를 참조하면, 상기 금속 산화막(102) 상에, 상기 금속 산화막(102)을 부분적으로 노출시키는 마스크 패턴(mask pattern, 104)을 형성한다. 상기 마스크 패턴(104)은 질화물을 포함할 수 있으며, 상기 질화물의 예로서는 실리콘 질화물 및 실리콘 산질화물을 들 수 있다.
이어서, 상기 마스크 패턴(104)을 식각 마스크로 사용하여 상기 금속 산화막(102)을 식각하여 예비 금속 산화막 패턴(106)을 형성한다. 상기 식각 공정은 이방성 건식 식각을 사용하며, 예컨대 플라즈마 식각을 사용할 수 있다.
상기 플라즈마 식각 공정을 보다 상세하게 설명하면, 우선, 상기 금속 산화막 및 마스크 패턴(104)이 형성된 기판(100)을 플라즈마 공정 챔버 내로 로딩시킨 다. 그리고, 상기 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제1 소스 가스를 제공한다. 이때, 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 10% 이상 포함되어 있다. 상기 불활성 가스의 예로서는, 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar) 등을 들 수 있다.
그리고, 상기 플라즈마 공정 챔버의 조건은 통상의 금속 산화막 식각 조건과 동일할 수 있다.
상기 식각 공정에 의해 형성된 예비 금속 산화막 패턴(106)은 도 2에 도시된 바와 같이 하부로 갈수록 넓은 선폭을 갖는다. 상기와 같이 하부로 갈수록 선폭이 증가하면, 예비 금속 산화막 패턴(106)이 차지하는 면적이 증가하고, 이는 반도체 메모리 소자의 집적도 향상에 악영향을 미칠 수 있다.
한편, 상기 예비 금속 산화막 패턴(106)의 측벽에 식각 잔여물이 형성될 수 있으며, 상기 식각 잔여물은 폴리머(polymer)의 형태로 전기 전도성을 갖는 물질일 수 있다.
도 3을 참조하면, 상기 예비 금속 산화막 패턴(106) 및 마스크 패턴(104)이 형성된 기판(100)으로 플라즈마 공정을 수행하여, 하부 선폭이 감소한 금속 산화막 패턴(110)을 형성한다.
상기 플라즈마 공정을 보다 상세하게 설명하면, 상기 예비 금속 산화막 패턴(106) 및 마스크 패턴(104)이 형성된 기판(100)을 공정 챔버 내로 로딩시킨다. 이때, 상기 예비 금속 산화막 패턴(106)이 형성된 공정 챔버와 동일한 챔버에서 상기 플라즈마 공정이 수행될 수 있다.(in-situ)
그리고, 상기 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제2 소스 가스를 제공한다. 이때, 상기 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 0.1 내지 10.0%가 포함되어 있다. 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크롬(Kr), 제논(Xe) 및 라돈(Rn)을 들 수 있으며, 언급된 가스들은 단독 또는 조합되어 사용될 수 있다. 또한, 상기 제2 소스 가스는 수소(H), 질소(N) 및 산소(O)를 더 포함할 수 있다.
그리고, 상기 플라즈마 공정 챔버 내부를 1 내지 100mTorr 압력, 0 내지 300℃의 온도로 유지한다. 또한, 상기 플라즈마 공정 챔버로 0 내지 500W의 바이어스를 인가된다.
상기와 같은 공정 조건에 의해, 상기 플라즈마 공정 챔버 내에서는 상기 제2 소스 가스를 이용하여 상기 예비 금속 산화막 패턴(106)의 일부를 식각한다. 보다 상세하게 설명하면, 상기 예비 금속 산화막 패턴(106)의 측벽에 불활성 가스들이 이방성으로 스퍼터링(sputtering)됨으로써 식각이 수행되며, 상기 이방성 식각의 특성 상 상부보다 넓은 선폭을 갖는 하부가 더 많이 식각된다. 즉, 예비 금속 산화막 패턴(106)으로부터, 하부의 선폭이 감소된 금속 산화막 패턴(110)이 형성될 수 있다.
그리고, 상기 0.1 내지 10.0%의 할로겐 원소를 포함하는 가스는 상기 예비 금속 산화막 패턴(106)의 식각 반응을 더욱 활발하게 하는 기능을 수행한다. 이때, 상기 할로겐 원소를 포함하는 가스가 제2 소스 가스의 10.0%를 초과하면, 상기 금속 산화막 패턴(110)이 과 식각되는 문제점이 있다.
상기와 같은 방법으로 금속 산화막 패턴(110)을 형성함으로써, 하부 선폭이 감소될 수 있으며, 측벽에 형성된 식각 잔류물(108)도 함께 제거될 수 있다. 또한, 인-시튜 공정으로 플라즈마 공정이 수행됨으로써, 이동 중 발생할 수 있는 오염을 방지할 수 있으며, 공정 시간도 단축시킬 수 있다.
이하, 도 1 내지 도 3에 도시된 금속 산화막 패턴의 형성 방법을 이용하여 플래시 메모리 소자를 형성하는 방법을 설명하기로 한다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 금속 산화막 패턴의 형성 방법을 이용하여 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 4를 참조하면, 기판(200) 상에 소자 분리 패턴(202)을 형성하여, 액티브 영역을 한정한다.
기판(200)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판을 사용할 수 있으며, 본 실시예에서는 실리콘을 포함하는 반도체 기판을 사용하기로 한다.
상기 소자 분리 패턴(202)을 형성하는 공정에 대하여 보다 상세하게 설명하 면, 우선 상기 기판(200) 상에 패드 산화막(pad oxide layer, 도시되지 않음)을 형성하고, 제1 마스크 패턴(mask pattern, 도시되지 않음)을 형성한다. 상기 패드 산화막은 실리콘 산화막으로써 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정에 의해 형성될 수 있다. 상기 제1 마스크 패턴은 실리콘 질화막으로써 화학 기상 증착 공정에 의해 형성될 수 있다. 이어서, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막 및 기판(200)을 식각하여 패드 산화막 패턴(도시되지 않음) 및 트렌치(trench, 도시되지 않음)를 형성한다. 특히, 상기 트렌치는 제1 방향으로 연장되며 형성된다.
계속해서, 상기 트렌치를 매립하는 소자 분리막(도시되지 않음)을 형성하고, 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막 상부를 연마하여 소자 분리 패턴(202)을 형성한다. 상기 형성된 소자 분리 패턴(202)은 상기 제1 방향으로 연장되며, 상기 소자 분리 패턴(202)에 의해 상기 액티브 영역도 상기 제1 방향으로 연장되며 한정된다. 상기 소자 분리 패턴(202)을 형성한 후, 상기 제1 마스크 패턴 및 패드 산화막 패턴을 제거한다.
한편, 상기 제1 마스크 패턴 및 패드 산화막 패턴을 제거하지 않고, 상기 패드 산화막 패턴을 터널 절연막 패턴(tunnel dielectric layer pattern)으로, 제1 마스크 패턴을 전하 트랩막 패턴(charge trap layer pattern)으로 사용할 수 있다. 그러나, 상기 제1 마스크 패턴 및 터널 절연막 패턴은 상기 식각 공정에 의해 손상될 수 있어, 제거하는 것이 바람직하다.
도 5를 참조하면, 상기 소자 분리 패턴(202)에 의해 노출된 기판(200) 상에 터널 절연막 패턴(204) 및 전하 트랩막 패턴(206)을 순차적으로 형성한다.
보다 상세하게 설명하면, 상기 터널 절연막 패턴(204)은 산화물을 포함할 수 있으며, 산화물의 예로서는 실리콘 산화물을 들 수 있다. 또한 상기 터널 절연막 패턴(204)은 열 산화 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
예를 들어, 열 산화 공정을 수행함으로써 상기 터널 절연막 패턴(204)을 형성하는 공정을 설명하면, 상기 기판(200)의 실리콘이 열 산화되어 노출된 기판(200)에만 선택적으로 실리콘 산화막이 형성될 수 있으며, 상기 실리콘 산화막이 터널 절연막 패턴(204)으로 기능할 수 있다. 여기에서, 상기 터널 절연막 패턴(204)은 소정의 식각 공정이 수행되지 않고 형성될 수 있다.
그리고, 상기 소자 분리 패턴(202)에 의해 한정되는 개구를 완전하게 매립하도록 전하 트랩막을 형성한다. 상기 전하 트랩막은 실리콘 질화물 또는 실리콘 리치 산화물(silicon rich oxide)을 포함할 수 있으며, 화학 기상 증착 공정 등을 형성될 수 있다.
이어서, 상기 소자 분리 패턴(202)의 상부면이 노출되도록 전하 트랩막의 상부면을 연마하여 전하 트랩막 패턴(206)을 형성한다.
상기와 같은 공정에 의해 형성된 터널 절연막 패턴(204) 및 전하 트랩막 패턴(206)은 액티브 영역에 형성되며, 상기 소자 분리 패턴(202)의 연장 방향과 동일한 방향인 제1 방향으로 연장된 바(bar)의 형상을 갖는다.
도 6을 참조하면, 상기 소자 분리 패턴(202) 및 전하 트랩막 패턴(206) 상에 블로킹 절연막(208)을 형성한다.
상기 블로킹 절연막(208)은 산화물을 포함하며, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 금속 산화물의 예로서는 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO을 들 수 있으며, 화학 기상 증착 또는 원자층 적층 공정에 의해 형성될 수 있다.
특히, 상기 블로킹 절연막(208)은 도 1에서 설명된 금속 산화막 형성 공정과 동일한 공정을 수행함으로써 형성될 수 있다.
도 7을 참조하면, 상기 블로킹 절연막(208) 상에 도전막(214)을 형성한다.
상기 도전막(214)은 불순물이 도핑된 폴리실리콘(polysilicon doped impurities), 금속(metal) 또는 금속 질화물(metal nitride)을 포함할 수 있으며, 상기 도전막(214)은 화학 기상 증착 공정 또는 물리 기상 증착(physical vapor deposition) 공정을 수행하여 형성할 수 있다. 상기 언급된 물질이 단독 또는 적층하여 사용할 수 있다.
본 실시예에서는 상기 도전막(214)으로 탄탈륨 질화막(TaN, 210) 및 텅스텐막(W, 212)이 적층된 구조를 갖는다.
도 8을 참조하면, 상기 도전막(214) 상에 제2 마스크 패턴(216)을 형성한다. 상기 제2 마스크 패턴(216)은 질화물을 포함하며, 상기 질화물의 예로서는 실리콘 질화물(SiN)을 들 수 있다. 상기 제2 마스크 패턴(216)은 상기 제1 방향과 수직된 제2 방향으로 연장된 바의 형상을 갖는다.
계속해서, 상기 제2 마스크 패턴(216)을 식각 마스크로 사용하여 상기 도전 막(214) 및 블로킹 절연막(208)을 식각하여, 도전막 패턴(224) 및 예비 블로킹 절연막 패턴(218)을 형성한다. 상기 식각 공정으로 플라즈마 식각을 들 수 있다. 후속에 수행되는 플라즈마 식각과 구분하기 위하여 상기 플라즈마 식각을 제1 플라즈마 식각이라 한다.
제1 플라즈마 식각을 보다 상세하게 설명하면, 우선, 상기 제2 마스크 패턴(216), 도전막 및 블로킹 절연막이 형성된 기판(200)을 제1 플라즈마 공정 챔버 내로 로딩시킨다. 그리고, 상기 제1 플라즈마 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제1 소스 가스를 제공한다. 이때, 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 10% 이상 포함되어 있다. 상기 불활성 가스의 예로서는, 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar) 등을 들 수 있다.
상기 제1 플라즈마 공정 챔버 내에서는 상기 제1 소스 가스를 이용하여 상기 도전막 및 블로킹 절연막을 식각한다.
상기와 같은 공정 분위기에서 상기 제1 소스 가스를 이용하여 제1 플라즈마 공정이 수행되는 동안, 우선 도전막이 식각되어 수직된 측벽 프로파일(profile)을 갖는 도전막 패턴(224)이 형성된다. 계속해서, 상기 제2 마스크 패턴(216) 및 상기 도전막 패턴(224)을 식각 마스크를 식각 마스크로 사용하여 상기 블로킹 절연막을 식각하면, 하부로 갈수록 선폭이 증가하여 측벽이 기울어진 예비 블로킹 절연막 패턴(218)이 형성된다.
그리고, 상기 블로킹 절연막을 식각하는 동안, 상기 도전막 패턴(224)의 일부가 식각되어 상기 예비 블로킹 절연막 패턴(218) 측벽에 잔류할 수 있다. 상기 잔류물을 식각 잔류물이라 한다. 상기 식각 잔류물은 폴리머일 수 있으며, 전기 전도성을 가질 수 있다. 따라서, 상기 예비 블로킹 절연막 패턴(218) 측벽에 잔류하는 상기 식각 잔여물을 반드시 제거되어야 한다.
도 9를 참조하면, 상기 예비 블로킹 절연막 패턴(218)으로 제2 플라즈마 식각 공정을 수행하여, 하부 선폭이 감소된 블로킹 절연막 패턴(226)을 형성한다.
상기 제2 플라즈마 공정을 보다 상세하게 설명하면, 상기 예비 블로킹 절연막 패턴(218)이 형성된 기판(200)을 제2 플라즈마 공정 챔버 내로 로딩시킨다. 이때, 상기 제2 플라즈마 공정은 상기 제1 플라즈마 공정이 수행된 제1 플라즈마 공정 챔버에서 수행될 수 있다.(in-situ)
그리고, 상기 제2 플라즈마 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제2 소스 가스를 제공한다. 이때, 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 0.1 내지 10.0%가 포함되어 있다. 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크롬(Kr), 제논(Xe) 및 라돈(Rn)을 들 수 있으며, 언급된 가스들은 단독 또는 조합되어 사용될 수 있다. 또한, 상기 제2 소스 가스는 수소(H), 질소(N) 및 산소(O)를 더 포함할 수 있다.
그리고, 상기 제2 플라즈마 공정 챔버 내부를 1 내지 100mTorr 압력, 0 내지 300℃의 온도로 유지한다. 또한, 상기 제2 플라즈마 공정 챔버로 0 내지 500W의 바이어스를 인가된다.
상기와 같은 공정 조건에 의해, 상기 제2 플라즈마 공정 챔버 내에서는 상기 제2 소스 가스를 이용하여 상기 예비 블로킹 절연막 패턴(218)의 일부를 식각하여 블로킹 절연막 패턴(226)을 형성한다. 또한, 상기 예비 블로킹 절연막 패턴(218) 측벽에 잔류하는 식각 잔류물도 제거될 수 있다. 상기 식각 공정에 대한 상세한 설명은 도 3에서 설명한 것과 유사하여 생략하기로 한다.
상기 공정으로 제1 방향으로 연장된 터널 잘연막 패턴 및 전하 트랩막 상에 상기 제1 방향과 수직된 제2 방향으로 연장하는 도전막 패턴(224) 및 블로킹 절연막 패턴(226)을 형성할 수 있다.
이때, 상기 블로킹 절연막 패턴(226)은 상기 예비 블로킹 절연막 패턴(218)보다 작은 하부 선폭을 가져, 반도체 소자의 집적도를 향상시킬 수 있다. 그리고, 상기 예비 블로킹 절연막 측벽에 형성된 식각 잔류물도 함께 제거함으로써, 반도체 소자의 신뢰성도 향상시킬 수 있다. 또한, 상기 제1 플라즈마 공정 및 제2 플라즈마 공정이 인-시튜 공정으로 플라즈마 공정이 수행됨으로써, 이동 중 발생할 수 있는 오염을 방지할 수 있으며, 공정 시간도 단축시킬 수 있다.
한편, 상세하게 도시되어 있지는 않지만, 상기 블로킹 절연막 패턴(226), 도전막 패턴(224) 및 제2 마스크 패턴(216)을 식각 마스크로 사용하여 상기 전하 트랩막 패턴(206)을 식각할 수 있다. 상기 식각 공정에 의해 상기 전하 트랩막 패턴(206)은 육각면체 형상을 가지며, 이웃하는 전하 트랩막 패턴(206)들과 격리되 어, 전하 트랩막 패턴(206) 내부에 저장된 전자(electron) 또는 정공(hole)이 이동하는 것을 억제할 수 있다.
그리고, 상기 전하 트랩막 패턴(206)에 의해 한정된 기판(200) 표면으로 불순물을 이온 주입하여 소스/드레인(source/drain)을 형성한다. 이때, 상기 터널 절연막 패턴(204)은 상기 이온 주입 공정에 대하여 기판(200)을 보호하는 보호막으로 기능한다.
이로써, 기판(200) 상에 터널 절연막 패턴(204), 전하 트랩막 패턴(206), 블로킹 절연막 패턴(226), 도전막 패턴(224) 및 소스/드레인을 포함하는 전하 트랩 타입의 플래시 메모리 소자를 형성할 수 있다.
이하, 도 1 내지 도 3에 도시된 금속 산화막 패턴의 형성 방법을 이용하여 강유전체 메모리 소자를 형성하는 방법을 설명하기로 한다.
도 10 내지 도 20은 도 1 내지 도 3에 도시된 금속 산화막 패턴의 형성 방법을 이용하여 강유전체 메모리 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 10을 참조하면, 기판(300)에 소자 분리 패턴(302)을 형성하여, 액티브 영역을 한정한다.
상기 기판(300)은 실리콘 또는 게르마늄을 포함하는 기판 또는 SOI(silicon on isulation) 기판을 이용할 수 있다.
상기 소자 분리 패턴(302)은 쉘로우 트렌치 소자 분리(shallow trench isolation) 공정에 의해 형성될 수 있다. 상기 소자 분리 패턴(302)을 형성하는 공정은 도 4에서 설명한 것과 동일할 수 있으며, 설명은 생략하기로 한다.
도 11을 참조하면, 상기 기판(300) 상에 게이트 절연막(도시되지 않음) 및 제1 도전막(도시되지 않음)을 순차적으로 형성한다.
상기 게이트 절연막은 산화물을 포함하며, 예컨대 실리콘 산화물일 수 있다. 상기 게이트 절연막은 열 산화 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 제1 도전막은 불순물이 도핑된 실리콘, 금속, 금속 실리사이드 및 금속 질화물을 포함할 수 있으며, 상기 물질들이 단독 또는 적층되어 형성될 수 있다. 상기 제1 도전막은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다.
이어서, 상기 제1 도전막 상에 상기 제1 도전막을 부분적으로 노출시키는 제1 마스크 패턴(303)을 형성한다. 상기 제1 마스크 패턴(303)은 질화물을 포함하며, 예컨대 실리콘 질화물일 수 있다.
상기 제1 마스크 패턴(303)을 식각 마스크로 사용하여 상기 제1 도전막 및 게이트 절연막을 식각하여 제1 도전막 패턴(306) 및 게이트 절연막 패턴(304)을 포함하는 게이트를 형성한다.
도 12를 참조하면, 상기 게이트에 의해 노출된 기판(300)으로 불순물을 주입하여 소스/드레인(308)을 형성한다.
이어서, 상기 게이트(310) 측벽에 스페이서(310)들을 형성한다. 상기 스페이서(310)들은 질화물을 포함하며, 예컨대 실리콘 질화물일 수 있다.
도시되어 있지는 않지만, 선택적으로 상기 스페이서(310)들에 의해 노출된 기판(300)을 이차 불순물 주입하여 LDD(lightly doped drain) 구조의 소스/드레인(308)을 형성할 수 있다.
이로써, 기판(300) 상에 게이트(310) 및 소스/드레인(308)을 포함하는 트랜지스터(312)를 형성한다.
도 13을 참조하면, 상기 트랜지스터(312)를 매립하는 제1 층간 절연막(도시되지 않음)을 형성한다. 상기 제1 층간 절연막은 산화물을 포함하며, 상기 산화물은 갭 매립 특성이 우수한 것이 바람직하다. 상기 산화물의 예로써는 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화물 등을 들 수 있다.
계속해서, 상기 제1 층간 절연막은 패터닝하여 소스/드레인(308)을 노출시키는 제1 콘택홀(contact hole, 도시되지 않음) 및 제2 콘택홀(도시되지 않음)을 포함하는 제1 층간 절연막 패턴(314)을 형성한다.
상기 제1 콘택홀 및 제2 콘택홀을 매립하도록 상기 제1 층간 절연막 패턴(314) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제1 층간 절연막 패턴(314)의 상부면이 노출되도록 상기 제2 도전막 상부를 연마하여, 상기 제1 층간 절연막 패턴(314) 내에 소스/드레인(308)과 전기적으로 접하는 제1 콘택(316) 및 제2 콘택(316)을 형성한다.
상기 제1 콘택(316)은 이후 비트 라인을 소스에 전기적으로 연결시키고, 제2 콘택(316)은 이후 커패시터를 드레인과 전기적으로 연결시킬 수 있다.
도 14를 참조하면, 상기 제1 층간 절연막 패턴(314), 제1 콘택(316) 및 제2 콘택(316) 상에 제2 층간 절연막(도시되지 않음)을 형성한다. 상세하게 도시되어 있지는 않지만, 상기 제2 층간 절연막을 패터닝하여 상기 제1 콘택을 노출시키는 개구를 포함하는 제2 층간 절연막 패턴(318)을 형성한다. 상기 개구를 매립하는 제3 도전막(도시되지 않음)을 형성하고, 상기 제2 층간 절연막 패턴(318)의 상부면이 노출되도록 상기 제3 도전막 상부를 연마하여 비트 라인(도시되지 않음)을 형성한다.
이어서, 상기 제2 층간 절연막 패턴(318) 및 비트 라인 상에 제3 층간 절연막(도시되지 않음)을 형성한다. 상기 제3 층간 절연막을 패터닝하여 상기 제2 콘택을 노출시키는 제3 콘택홀(도시되지 않음)을 포함하는 제3 층간 절연막 패턴(320)을 형성한다. 상기 제3 콘택홀을 매립하는 제4 도전막(도시되지 않음)을 형성하고, 상기 제2 층간 절연막 패턴(218) 및 제3 층간 절연막 패턴(320)의 상부면이 노출되도록 상기 제4 도전막 상부를 연마하여 콘택 패드(322)를 형성한다.
도 15를 참조하면, 상기 콘택 패드(322) 및 제3 층간 절연막 패턴(320) 상에, 커패시터용 하부 전극막(324)을 형성한다.
상기 하부 전극막(324)은 금속 및 금속 질화물을 포함할 수 있으며, 이들이 적층된 구조를 가질 수 있다. 상기 하부 전극막(324)은 화학 기상 증착 공정, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성될 수 있다.
도 16을 참조하면, 상기 하부 전극막(324) 상에 강유전체막(326)을 형성한다.
상기 강유전체막(326)은 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ti2O9), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3) 또는 BST(Bi(Sr, Ti)O3) 등의 강유전체를 사용하여 형성된다. 또는, 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi) 등의 금속이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성될 수 있다. 상기 강유전체막(326)은 티타늄 산화물(TiOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX), 아연 산화물(ZnOX) 또는 하프늄 산화물(HfOX) 등의 금속 산화물을 사용하여 형성할 수도 있다.
한편, 상기 강유전체막(326)은 유기 금속 화학 기상 증착 등에 의해 형성될 수 있다.
도 17을 참조하면, 상기 강유전체막(326) 상에 상부 전극막(328)을 형성한다.
상기 상부 전극막(328)은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간(Pt-Mn) 합금, 이리듐-루테늄(Ir-Ru) 합금, 이리듐 산화물(IrOX), 스트론튬 루테늄 산화물(SrRuO3: SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LaNiO3; LNO) 또는 칼슘 루테늄 산화물(CaRuO3: CRO) 등을 포함할 수 있다.
상기 상부 전극막(328)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 사용하여 형성될 수 있다.
도 18을 참조하면, 상기 상부 전극막(328) 상에 제2 마스크 패턴(330)을 형성한다.
상기 제2 마스크 패턴(330)은 질화물을 포함할 수 있으며, 예컨대, 실리콘 질화물을 포함할 수 있다.
상기 제2 마스크 패턴(330)을 식각 마스크로 사용하여 상기 상부 전극막(328) 및 강유전체막(326)을 순차적으로 식각하여 상부 전극 패턴(332) 및 예비 강유전체 패턴(334)을 형성한다.
이때, 상기 식각 공정으로 플라즈마 패턴 식각을 들 수 있으며, 후속에 수행되는 플라즈마 식각과 구분하기 위하여 상기 플라즈마 식각 공정을 제1 플라즈마 식각 공정이라 한다.
제1 플라즈마 식각을 보다 상세하게 설명하면, 우선, 상기 제2 마스크 패턴(330), 상부 전극막(328) 및 강유전체막(326)이 형성된 기판(300)을 제1 플라즈마 공정 챔버 내로 로딩시킨다. 그리고, 상기 제1 플라즈마 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제1 소스 가스를 제공한다. 이때, 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 10% 이상 포함되어 있다. 상기 불활성 가스의 예로서는, 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar) 등을 들 수 있다.
상기 제1 플라즈마 공정 챔버 내에서는 상기 제1 소스 가스를 이용하여 상기 상부 전극막(328) 및 강유전체막(326)을 식각한다.
상기와 같은 공정 분위기에서 상기 제1 소스 가스를 이용하여 제1 플라즈마 공정이 수행되는 동안, 우선 상부 전극막(328)이 식각되어 수직된 측벽 프로파일(profile)을 갖는 상부 전극 패턴(332)이 형성된다. 계속해서, 상기 제2 마스크 패턴(330) 및 상기 상부 전극 패턴(332)을 식각 마스크를 식각 마스크로 사용하여 상기 강유전체막(326)을 식각하면, 하부로 갈수록 선폭이 증가하여 측벽이 기울어진 예비 강유전체 패턴(334)이 형성된다.
그리고, 상기 강유전체막(326)을 식각하는 동안, 상기 상부 전극 패턴(332)의 일부가 식각되어 상기 예비 강유전체 패턴(334) 측벽에 잔류할 수 있다. 상기 잔류물을 식각 잔류물이라 한다. 상기 식각 잔류물은 폴리머일 수 있으며, 전기 전도성을 가질 수 있다. 따라서, 상기 예비 강유전체 패턴(334) 측벽에 잔류하는 상기 식각 잔여물을 반드시 제거되어야 한다.
도 19를 참조하면, 상기 예비 강유전체 패턴(334)으로 제2 플라즈마 식각 공정을 수행하여, 하부 선폭이 감소된 강유전체 패턴(336)을 형성한다.
상기 제2 플라즈마 공정을 보다 상세하게 설명하면, 상기 예비 강유전체 패턴(334)이 형성된 기판(300)을 제2 플라즈마 공정 챔버 내로 로딩시킨다. 이때, 상기 제2 플라즈마 공정은 상기 제1 플라즈마 공정이 수행된 제1 플라즈마 공정 챔버에서 수행될 수 있다.(in-situ)
그리고, 상기 제2 플라즈마 공정 챔버 내로 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 제2 소스 가스를 제공한다. 이때, 할로겐 원소를 포함하는 가스의 예로서는, CF4, HBr 및 Cl2등을 들 수 있으며, 상기 할로겐 원소를 포함하는 가스는 전체 반응 가스 중 0.1 내지 10.0%가 포함되어 있다. 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크롬(Kr), 제논(Xe) 및 라돈(Rn)을 들 수 있으며, 언급된 가스들은 단독 또는 조합되어 사용될 수 있다. 또한, 상기 제2 소스 가스는 수소(H), 질소(N) 및 산소(O)를 더 포함할 수 있다.
그리고, 상기 제2 플라즈마 공정 챔버 내부를 1 내지 100mTorr 압력, 0 내지 300℃의 온도로 유지한다. 또한, 상기 제2 플라즈마 공정 챔버로 0 내지 500W의 바이어스를 인가된다.
상기와 같은 공정 조건에 의해, 상기 제2 플라즈마 공정 챔버 내에서는 상기 제2 소스 가스를 이용하여 상기 예비 강유전체 패턴(334)의 일부를 식각하여, 상기 예비 강유전체 패턴(334)보다 하부 선폭이 감소한 강유전체 패턴(336)을 형성한다. 이때, 상기 예비 강유전체 패턴(334) 측벽에 형성된 식각 잔류물도 제거될 수 있다. 상기 식각 공정에 대한 상세한 설명은 도 3에서 설명한 것과 유사하여 생략하기로 한다.
도 20을 참조하면, 상기 제2 마스크 패턴(330), 상부 전극 패턴(332) 및 강유전체 패턴(336)을 식각 마스크로 사용하여 상기 하부 전극막(324)을 식각하여 하부 전극 패턴(338)을 형성한다.
이로써, 상기 하부 전극 패턴(338), 강유전체 패턴(336) 및 상부 전극 패 턴(332)을 포함하는 강유전체 메모리 소자의 커패시터를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 0.1 내지 10%의 할로겐 원소를 포함하는 소스 가스를 이용하여 플라즈마 식각 공정을 수행함으로써, 개선된 프로파일을 갖는 금속 산화막 패턴을 형성할 수 있다. 또한, 상기 금속 산화막 패턴의 측벽에 잔류하는 식각 잔류물을 함께 제거함으로써, 이후 금속 산화막 패턴을 유전막으로 사용하는 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판 상에 하부로 갈수록 선폭이 증가하는 예비 금속 산화막 패턴을 형성하는 단계; 및
    상기 예비 금속 산화막 패턴을, 0.1 내지 10%의 할로겐(halogen) 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스(source gas)를 이용하여 플라즈마 처리(plasma treatment)하여, 하부 선폭이 감소된 금속 산화막 패턴을 형성하는 단계를 포함하는 금속 산화막 패턴 형성 방법.
  2. 제1항에 있어서, 상기 예비 금속 산화막 패턴은 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 금속 산화막 패턴 형성 방법.
  3. 제1항에 있어서, 상기 예비 금속 산화막 패턴은 BST(Barium Strontium Titanate, BaxSr1-xTiO3), PZT(Lead Zirconate Titanate, Pb(ZrxTi1-x)O3) 및 SBT(Strontium Bismuth Titanate, SrBi2Ti2O9)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 것을 특징으로 하는 금속 산화막 패턴 형성 방법.
  4. 제1항에 있어서, 상기 할로겐 원소를 포함하는 가스는 CF4, HBr 및 Cl2로 이 루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 금속 산화막 패턴 형성 방법.
  5. 제1항에 있어서, 상기 소스 가스는 수소(H), 질소(N) 및 산소(O)로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 금속 산화막 패턴 형성 방법.
  6. 제1항에 있어서, 상기 플라즈마 처리는 1 내지 100mTorr 압력 하에서 0 내지 300℃ 온도와, 0 내지 500W의 바이어스(bias)로 수행되는 것을 특징으로 하는 금속 산화막 패턴 형성 방법.
  7. 기판 상에 금속 산화막과, 도전막을 형성하는 단계;
    상기 금속 산화막 및 도전막을 패터닝하며, 상기 기판 상에 하부로 갈수록 선폭이 증가하는 예비 금속 산화막 패턴과, 도전막 패턴을 형성하는 단계; 및
    상기 예비 금속 산화막 패턴을, 0.1 내지 10%의 할로겐 원소를 포함하는 가스 및 불활성 가스를 포함하는 소스 가스를 이용하여 플라즈마 처리하여, 하부 선폭이 감소된 금속 산화막 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  8. 제7항에 있어서, 상기 금속 산화막은 Al2O3, HfO2, ZrO2, TaO2, HfAlO, ZrSiO, HfSiO 및 LaAlO으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제8항에 있어서, 상기 예비 금속 산화막을 형성하기 전, 기판 상에 터널 절연막(tunnel dielectric layer) 및 전하 트랩막(charge trap layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제9항에 있어서, 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제7항에 있어서, 상기 금속 산화막은 BST(Barium Strontium Titanate, Bi2SrTa2O9), PZT(Lead Zirconate Titanate, Pb(ZrxTi1-x)O3), SBT(Strontium bismuth tantalate, SrBi2Ta2O9) 및 SBT(Strontium Bismuth Titanate, SrBi2Ti2O9)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제11항에 있어서, 상기 예비 금속 산화막을 형성하기 전에 제2 도전막을 형 성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제12항에 있어서, 상기 도전막은 플라티늄(Pt), 이리듐(Ir), 팔라듐(Pd) 및 루데늄(Ru)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제7항에 있어서, 상기 예비 금속 산화막 패턴 및 도전막 패턴을 형성하는 공정과, 상기 금속 산화막 패턴을 형성하는 공정은 인-시튜(in-situ)로 수행되는 것을 특징으로 하는 패턴 구조물 형성 방법.
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