KR100823168B1 - 강유전체 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
강유전체 메모리 장치 및 그 형성 방법이 제공된다. 상기 형성 방법은 도전 영역을 포함하는 기판 상에 절연막을 형성하는 단계, 상기 절연막 내에 상기 도전 영역과 전기적으로 연결되는 하부 전극을 형성하는 단계, 상기 절연막을 리세스시키는 단계, 및 상기 리세스된 절연막 상에 상기 하부 전극을 덮는 강유전막 및 상부 전극막을 형성하는 단계를 포함하고, 상기 하부 전극은 상기 리세스된 절연막의 상부면 위로 돌출된다.
강유전막, 하부 전극
Description
도 1은 본 발명에 따른 강유전체 메모리 장치의 일 실시예를 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 9 내지 도 11은 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 12 내지 도 13은 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 132 : 콘택 패드
162 : 하부 전극 콘택 170 : 블로킹막
180 : 커패시터 182 : 하부 전극
186 : 강유전막 188 : 상부 전극
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 강유전체 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
강유전체 메모리(FRAM;Ferroelectric Random Access Memory) 장치는 비휘발성 메모리 장치로, 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존 특성을 갖는다. 또, FRAM 장치는 다른 비휘발성 메모리 장치에 비하여 낮은 전력으로 구동시킬 수 있고, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점을 갖는다.
강유전체 메모리 장치의 커패시터는 하부 전극, 강유전막 패턴, 및 상부 전극을 포함한다. 상기 커패시터는 기판 상에 하부 전극막, 강유전막, 상부 전극막 및 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행함으로써 형성될 수 있다. 그러나 상부 전극막 및 강유전막을 식각한 후 하부 전극막을 식각할 때, 상부 전극과 강유전막 패턴이 측벽들이 점차 무너지면서, 초기에는 약 80°인 커패시터의 측벽 경사 각도가 약 60°정도로 낮아지게 된 다. 특히, 고온에서 강유전막을 식각할 경우에는, 상기 고온 식각 공정 동안 마스크 패턴이 강유전막을 충분하게 보호하지 못하기 때문에 강유전막 패턴의 측벽 경사 각도가 크게 낮아질 뿐만 아니라 강유전막 패턴에 식각 손상이 발생하게 된다. 이와 같이 강유전체 커패시터가 낮은 측벽 경사 각도를 가질 경우, 강유전막 패턴을 포함하는 강유전체 커패시터의 유효 면적이 감소하게 된다. 이에 의해, 강유전체 커패시터의 커패시턴스가 감소하게 된다. 또, 강유전막 패턴은 상기 식각 손상에 의해 데이터 보존 특성이 저하될 수 있다.
상기 하부 전극막의 식각 시간을 줄이기 위해 하부 전극막의 두께를 줄이는 것은 커패시터의 동작 특성을 저하시키는 등 다른 문제점들을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 증가된 커패시턴스를 갖는 고집적 강유전체 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성 및 동작 특성이 향상된 고집적 강유전체 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 일부 실시예들에 따른 강유전체 메모리 장치는: 도전 영역을 포함하는 기판; 상기 기판 상의 절연막; 상기 도전 영역과 전기적으로 연결되고, 상기 절연막의 상부면 보다 낮은 하부면을 가지며, 상기 절연막 위로 돌출된 하부 전극; 및 상기 돌출된 하부 전극의 상부면 및 측벽을 덮는 강유전막 및 상부 전극을 포함한다.
상기 메모리 장치는 상기 도전 영역과 상기 하부 전극 사이에 하부 전극 콘택을 더 포함할 수 있고, 상기 하부 전극의 폭과 상기 하부 전극 콘택의 폭이 같을 수 있다. 상기 하부 전극은 일정한 폭을 가질 수 있다. 상기 하부 전극은 루테늄(Ru) 또는 이리듐(Ir)을 포함할 수 있다.
상기 절연막은 층간 절연막과 상기 층간 절연막 상의 블로킹막을 포함할 수 있고, 상기 하부 전극의 하부면은 상기 블로킹막의 하부면보다 낮거나 같을 수 있다. 상기 블로킹막은 티타늄 산화막(TiO), 탄탈륨 산화막(TaO), 또는 실리콘 질화막(SiN)을 포함할 수 있다. 상기 강유전막은 시드막을 포함할 수 있다.
본 발명의 다른 실시예들에 따른 강유전체 메모리 장치의 형성 방법은: 도전 영역을 포함하는 기판 상에 절연막을 형성하는 단계; 상기 절연막 내에 상기 도전 영역과 전기적으로 연결되는 하부 전극을 형성하는 단계; 상기 절연막을 리세스시키는 단계; 및 상기 리세스된 절연막 상에 상기 하부 전극을 덮는 강유전막 및 상부 전극막을 형성하는 단계를 포함하고, 상기 하부 전극은 상기 리세스된 절연막의 상부면 위로 돌출된다.
상기 절연막을 형성하는 단계는, 상기 기판 상에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막 상에 블로킹막을 형성하는 단계를 포함할 수 있다. 상기 하부 전극을 형성하는 단계는, 상기 층간 절연막 및 상기 블로킹막을 패터닝하여 상기 도전 영역을 노출시키는 개구부를 형성하는 단계, 상기 개구부 하부에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계, 및 상기 하부 전극 콘택 상의 상기 개구부를 도전 물질로 채우는 단계를 포함할 수 있다. 상기 하부 전극을 형성하는 단계는, 상기 층간 절연막을 패터닝하여 상기 도전 영역을 노출시키는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계, 상기 하부 전극 콘택이 형성된 상기 층간 절연막 상에 상기 블로킹막을 형성하는 단계, 상기 블로킹막을 패터닝하여 상기 하부 전극 콘택을 노출시키는 제2 개구부를 형성하는 단계, 및 상기 제2 개구부를 도전 물질로 채우는 단계를 포함할 수 있다. 상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 클 수 있다. 상기 절연막을 리세스시키는 단계는 상기 블로킹막을 리세스시키는 단계를 포함할 수 있다.
상기 절연막을 형성하는 단계는, 상기 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 블로킹막을 형성하는 단계, 및 상기 블로킹막 상에 희생 절연막을 형성하는 단계를 포함할 수 있다. 상기 하부 전극을 형성하는 단계는, 상기 층간 절연막, 상기 블로킹막, 및 상기 희생 절연막을 패터닝하여 상기 도전 영역을 노출시키는 개구부를 형성하는 단계, 상기 개구부의 하부에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계, 및 상기 하부 전극 콘택 상의 상기 개구부를 도전 물질로 채우는 단계를 포함할 수 있다. 상기 하부 전극을 형성하는 단계는, 상기 층간 절연막을 패터닝하여 상기 도전 영역을 노출시키는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 하부 전극 콘택을 형성하는 단계, 상기 하부 전극 콘택이 형성된 상기 층간 절연막 상에 상기 블로킹막 및 상기 희생 절연막을 형성하는 단계, 상기 블로킹막 및 상기 희생 절연막을 패터닝하여 상기 하부 전극 콘택을 노출시키는 제2 개구부를 형성하는 단계, 및 상기 제2 개구부를 도전 물질로 채우는 단계를 포함할 수 있다. 상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 클 수 있다. 상기 절연막을 리세스시키는 단계는 상기 희생 절연막을 리세스시키는 단계를 포함할 수 있다. 상기 절연막을 리세스시키는 단계는 상기 희생 절연막을 제거하는 단계를 포함할 수 있다.
상기 형성 방법은 상기 강유전막을 형성하기 전에 상기 강유전막을 성장시키기 위한 시드막을 형성하는 단계를 더 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
도 1을 참조하여, 본 발명에 따른 강유전체 메모리 장치의 일 실시예를 설명한다. 반도체 기판(110)에 배치된 소자분리 영역(112)에 의해 활성 영역이 정의된다. 상기 활성 영역 상에 게이트 절연막(121)을 개재하여 게이트 전극(123)이 위치한다. 게이트 전극(123)의 양측의 활성 영역 내에 불순물 영역들(125)이 위치한다. 불순물 영역들(125)은 소오스 영역 또는 드레인 영역으로 기능한다. 게이트 전극(123) 상에 캡핑막(127)이 위치하고, 그 양측벽에 스페이서들(129)이 위치한다. 게이트 전극(123)은 제1 절연막(130) 내에 위치한다.
불순물 영역들(125) 상에 콘택 패드들(131,132)이 위치한다. 콘택 패드들(131,132)은 제1 절연막(130)을 관통하여 불순물 영역들(125)과 접촉한다. 콘택 패드들(131,132)은 스페이서들(129)에 자기정렬될 수 있다. 콘택 패드들(131,132) 상에 제2 절연막(140), 제3 절연막(150), 제4 절연막(160) 및 블로킹막(170)이 차례로 위치한다. 예컨대, 제1 내지 제4 절연막들(130,140,150,160)은 실리콘 산화막을 포함할 수 있고, 블로킹막(170)은 티타늄 산화막(TiO), 탄탈륨 산화막(TaO), 또는 실리콘 질화막(SiN)을 포함할 수 있다. 제3 절연막(140) 내에 도전 라인(152)이 위치하고, 제2 절연막(130) 내에 콘택 패드(131)와 도전 라인(152)을 전기적으로 연결하는 콘택 플러그(132)가 위치한다. 도전 라인(142)은 비트 라인 또는 데이터 라인으로 호칭될 수 있다.
콘택 패드(132) 상에 하부 전극 콘택(162)이 위치한다. 하부 전극 콘택(162)은 제2, 제3, 및 제4 절연막들(140,150,160)을 관통하여 콘택 패드(132)와 접촉할 수 있다. 하부 전극 콘택(162)의 상부면은 제4 절연막(160)의 상부면보다 낮거나 같을 수 있다. 하부 전극 콘택(162)은 예컨대, 텅스텐(W) 또는 도핑된 폴리실리콘을 포함할 수 있다.
하부 전극 콘택(162) 상에 커패시터(180)가 위치한다. 커패시터(180)는 하부 전극(182), 시드막 패턴(184), 강유전막 패턴(186), 및 상부 전극(188)을 포함할 수 있다. 하부 전극(182)은 블로킹막(170)을 관통하여 하부 전극 콘택(162)과 접촉한다. 하부 전극(182)은 블로킹막(170) 위로 돌출되어 블로킹막(170)의 상부면보다 높은 상부면을 가질 수 있으며, 그 측벽이 노출될 수 있다. 하부 전극(182)의 하부면은 블로킹막(170)의 하부면보다 낮거나 같을 수 있다. 하부 전극(182)의 폭은 하부 전극 콘택(162)의 폭과 같을 수 있다. 하부 전극(182)은 귀금속 물질, 예컨대 루테늄(Ru) 또는 이리듐(Ir)을 포함할 수 있다.
시드막 패턴(184), 강유전막 패턴(186), 및 상부 전극(188)은 블로킹막(170) 위로 돌출된 하부 전극(182)의 상부면과 측벽을 덮는다. 강유전막 패턴(186)은 PZT와 같은 강유전 물질을 포함할 수 있고, 시드막 패턴(184)은 강유전 물질을 결정 성장시킬 수 있는 물질, 예컨대 이리듐(Ir)을 포함할 수 있다. 상부 전극(188)은 귀금속 물질, 예컨대 이리듐(Ir)을 포함할 수 있다.
기판 상에 커패시터(180)를 덮는 보호막(190)이 배치된다. 보호막(180)은 산소 또는 수소 등의 가스가 강유전막(186)으로 침투하여 그 특성을 저하시키는 것을 방지한다. 보호막(190)은 예컨대, 알루미늄 산화막(Al2O3) 또는 실리콘 산화질 화막(SiON)을 포함할 수 있다.
본 발명의 실시예에 따르면, 하부 전극(182)이 블로킹막(170) 위로 돌출되므로 전하를 저장할 수 있는 유효 면적이 증가할 수 있다. 이에 의해, 증가된 커패시턴스(capacitance)를 갖는 고집적 강유전체 커패시터(180)가 구현될 수 있다.
도 2 내지 도 5를 참조하여, 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 일 실시예를 설명한다.
도 2를 참조하면, 반도체 기판(110)에 활성 영역을 정의하는 소자분리 영역(112)이 형성된다. 상기 활성 영역 상에 게이트 절연막(121), 게이트 전극(123), 및 캡핑막(127)이 형성된다. 게이트 전극(123) 양측의 활성 영역에 소오스/드레인 영역이 되는 불순물 영역들(125)이 형성된다. 게이트 전극(123)의 양측벽에 스페이서들(129)이 형성된다.
기판 상에 제1 절연막(130)이 형성된다. 제1 절연막(130)을 관통하여 불순물 영역들(125)과 접촉하는 콘택 패드들(131,132)이 형성된다. 콘택 패드들(127,129)은 도전 물질로 형성되고, 스페이서들(129)에 자기정렬되도록 형성될 수 있다. 콘택 패드들(131,132)이 형성된 기판 상에 제2 절연막(140)과 제3 절연막(150)이 형성된다. 제2 절연막(140) 내에 콘택 플러그(142)가 형성되고, 제3 절연막(150) 내에 도전 라인(152)이 형성된다. 도전 라인(152)은 콘택 플러그(142)에 의해 콘택 패드(131)에 전기적으로 연결될 수 있다. 도전 라인(152)과 콘택 플러그(142)는 예컨대, 듀얼 다마신 공정으로 동시에 형성될 수 있다. 도전 라 인(152)을 포함하는 제3 절연막(150) 상에 제4 절연막(160)과 블로킹막(170)이 형성된다. 예컨대, 절연막들(130,140,150,160)은 실리콘 산화막으로 형성될 수 있고, 블로킹막(170)은 티타늄 산화막(TiO), 탄탈륨 산화막(TaO), 또는 실리콘 질화막(SiN)으로 형성될 수 있다. 절연막들(140,150,160)과 블로킹막(170)을 패터닝하여 콘택 패드(132)를 노출하는 개구부(161)가 형성된다.
도 3을 참조하면, 개구부(161) 내에 콘택 패드(132)와 접촉하는 하부 전극 콘택(162)이 형성된다. 하부 전극 콘택(162)은 개구부(161)를 도전 물질 예컨대, 텅스텐 또는 도핑된 폴리실리콘으로 채운 후 상기 도전 물질을 리세스시킴으로써 형성될 수 있다. 하부 전극 콘택(162)의 상부면은 블로킹막(170)의 하부면보다 낮거나 같을 수 있다.
하부 전극 콘택(162) 상에 하부 전극(182)이 형성된다. 하부 전극(182)은 하부 전극 콘택(162) 상의 개구부(161)를 귀금속 물질, 예컨대 루테늄(Ru) 또는 이리듐(Ir)으로 채운 후 블로킹막(170)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다.
도 4 및 도 5를 참조하면, 식각 공정을 수행하여 블로킹막(170)이 리세스된다. 하부 전극(182)은 리세스된 블로킹막(170)의 상부면 위로 돌출되고, 그 측벽이 노출된다.
리세스된 블로킹막(170) 상에 돌출된 하부 전극(182)의 상부면 및 측벽을 덮는 시드막(183)이 형성된다. 시드막(183)은 강유전 물질을 결정 성장시킬 수 있는 물질, 예컨대 이리듐(Ir)으로 형성될 수 있다. 시드막(183) 상에 강유전 막(185)이 형성된다. 강유전막(185)은 PZT와 같은 강유전 물질로 형성될 수 있고, 상부 전극막(187)은 귀금속 물질, 예컨대, 이리듐(Ir)으로 형성될 수 있다. 강유전막(185)을 형성하는 동안 블로킹막(170)은 그 하부막들을 보호하는 기능을 한다. 예컨대, MOCVD 공정을 수행하여 시드막(183) 상에 PZT막을 형성할 때, 공급되는 공정 소스들 및/또는 공정 가스들 예컨대, 납(Pb) 및/또는 산소가 하부막들과 반응하여 리프팅을 야기하거나 하부막을 산화시킬 수 있다. 그러나 블로킹막(170)은 공정 소스들 및/또는 공정 가스들이 하부막들과 반응하는 것을 막아, 상기 문제점들이 발생하는 것을 방지할 수 있다. 강유전막(185) 상에 상부 전극막(187)이 형성된다. 상부 전극막(187)은 귀금속 물질 예컨대, 이리듐(Ir)으로 형성될 수 있다.
다시 도 1을 참조하면, 시드막(183), 강유전막(185), 및 상부 전극막(187)을 패터닝하여 시드막 패턴(184), 강유전막 패턴(186), 및 상부 전극(188)이 형성된다. 이에 의해, 하부 전극(182), 시드막 패턴(183), 강유전막 패턴(186) 및 상부 전극(188)을 포함하는 커패시터(180)가 형성된다. 커패시터(180)가 형성된 기판 상에 보호막(190)이 형성된다. 보호막(180)은 예컨대, 알루미늄 산화막(Al2O3) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다.
본 발명의 실시예에서는 강유전막(185) 및 상부 전극막(187)을 식각하기 전에 하부 전극을 먼저 형성하기 때문에, 강유전막 패턴(186)이 식각되는 시간이 크게 감소한다. 따라서 강유전막 패턴(186)은 식각 손상을 거의 받지 않아 그 특성 이 향상될 수 있다.
도 6 내지 도 8을 참조하여, 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 다른 실시예를 설명한다.
도 6을 참조하면, 전술한 실시예와 달리 본 실시예에서는 제4 절연막(160) 상에 블로킹막(170)과 희생 절연막(175)이 형성된다. 희생 절연막(175)은 예컨대, 실리콘 산화막으로 형성될 수 있다. 절연막들(140,150,160), 블로킹막(170), 및 희생 절연막(175)을 패터닝하여 콘택 패드(132)를 노출하는 개구부(161)가 형성된다.
도 7을 참조하면, 개구부(161) 내에 콘택 패드(125)와 접촉하는 하부 전극 콘택(162)이 형성된다. 하부 전극 콘택(162)은 개구부(161)를 도전 물질 예컨대, 텅스텐 또는 도핑된 폴리실리콘으로 채운 후 상기 도전 물질을 리세스시킴으로써 형성될 수 있다. 하부 전극 콘택(162)의 상부면은 블로킹막(170)의 하부면보다 낮거나 같을 수 있다.
하부 전극 콘택(162) 상에 하부 전극(182)이 형성된다. 하부 전극(182)은 하부 전극 콘택(162) 상의 개구부(161)를 귀금속 물질, 예컨대 루테늄(Ru) 또는 이리듐(Ir)으로 채운 후 희생 절연막(175)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다.
도 8을 참조하면, 식각 공정을 수행하여 희생 절연막(175)이 제거된다. 하부 전극(182)은 블로킹막(170)의 상부면 위로 돌출되고, 그 측벽이 노출된다. 본 실시예와 달리, 희생 절연막(175)이 전부 제거되지 않고, 잔존할 수 있다. 이후의 공정은 전술한 실시예에서 설명된 공정이 동일하게 적용될 수 있다.
도 9 내지 도 11을 참조하여, 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 또 다른 실시예를 설명한다.
도 9를 참조하면, 전술한 실시예들과 달리 본 실시예에서는 제4 절연막(160)을 형성한 후 블로킹막(170)을 형성하기 전에 제1 개구부(161)가 형성된다. 즉, 절연막들(140,150,160)을 패터닝하여 콘택 패드(132)를 노출하는 제1 개구부(161)가 형성된다.
도 10을 참조하면, 제1 개구부(161) 내에 콘택 패드(125)와 접촉하는 하부 전극 콘택(162)이 형성된다. 하부 전극 콘택(162)은 개구부(161)를 도전 물질 예컨대, 텅스텐 또는 도핑된 폴리실리콘으로 채운 후 제4 절연막(160)을 노출시키는 평탄화 공정을 수행함으로써 형성될 수 있다. 또, 하부 전극 콘택(162)을 리세스시키는 공정이 추가적으로 수행될 수 있다. 따라서 하부 전극 콘택(162)의 상부면은 제4 절연막(160)의 상부면보다 낮거나 같을 수 있다.
제4 절연막(160) 상에 블로킹막(170)이 형성된다. 블로킹막(170)은 티타늄 산화막(TiO), 탄탈륨 산화막(TaO), 또는 실리콘 질화막(SiN)으로 형성될 수 있다. 이어서, 블로킹막(170)을 패터닝하여 하부 전극 콘택(162)을 노출하는 제2 개구부(171)가 형성된다. 제2 개구부(171)의 폭은 하부 전극 콘택(162)의 폭 즉, 제1 개구부의 폭(161)보다 크거나 같을 수 있다.
도 11을 참조하면, 제2 개구부(171) 내에 하부 전극 콘택(162)과 접촉하는 하부 전극(182)이 형성된다. 하부 전극(182)은 제2 개구부(171)를 귀금속 물질, 예컨대 루테늄(Ru) 또는 이리듐(Ir)으로 채운 후 블로킹막(170)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 이후의 공정은 전술한 실시예들에서 설명된 공정이 동일하게 적용될 수 있다.
본 실시예에서는 하부 전극(182)의 폭을 하부 전극 콘택(162)의 폭보다 크게 할 수 있어, 하부 전극(182)의 표면적이 증가할 수 있다. 이에 의해 커패시턴스도 증가할 수 있다.
도 12 내지 도 13을 참조하여, 본 발명에 따른 강유전체 메모리 장치의 형성 방법의 또 다른 실시예를 설명한다.
도 12를 참조하면, 전술한 실시예에서 도 9 및 도 10을 참조하여 설명된 부분이 본 실시예에서도 동일하게 적용될 수 있다. 다만, 제4 절연막(160) 상에 블로킹막(170)과 희생 절연막(175)이 형성된다. 희생 절연막(175)은 예컨대, 실리콘 산화막으로 형성될 수 있다. 블로킹막(170)과 희생 절연막(175)을 패터닝하여 하부 전극 콘택(162)을 노출하는 제2 개구부(171)가 형성된다. 제2 개구부(171)의 폭은 하부 전극 콘택(162)의 폭 즉, 제1 개구부의 폭(161)보다 크거나 같을 수 있다.
도 13을 참조하면, 제2 개구부(171) 내에 하부 전극 콘택(162)과 접촉하는 하부 전극(182)이 형성된다. 하부 전극(182)은 제2 개구부(171)를 귀금속 물질, 예컨대 루테늄(Ru) 또는 이리듐(Ir)으로 채운 후 희생 절연막(175)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 이후의 공정은 전술한 실시예들에서의 공정이 동일하게 적용될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 입체 구조의 강유전체 커패시터가 형성될 수 있다. 상기 강유전체 커패시터는 전하를 저장할 수 있는 유효 면적이 넓어져 증가된 커패시턴스를 가질 수 있으며, 강유전체 메모리 장치가 고집적화될 수 있다. 또, 상기 강유전체 커패시터는 향상된 특성을 갖는 강유전막 패턴을 구비할 수 있어, 신뢰성 및 동작 특성이 향상될 수 있다.
Claims (20)
- 도전 영역을 포함하는 기판 상에 절연막을 형성하는 단계;상기 절연막 내에 상기 도전 영역과 전기적으로 연결되는 하부 전극을 형성하는 단계;상기 절연막을 리세스시키는 단계; 및상기 리세스된 절연막 상에 상기 하부 전극을 덮는 강유전막 및 상부 전극막을 형성하는 단계를 포함하고,상기 하부 전극은 상기 리세스된 절연막의 상부면 위로 돌출되는 강유전체 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계는,상기 기판 상에 층간 절연막을 형성하는 단계; 및상기 층간 절연막 상에 블로킹막을 형성하는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 하부 전극을 형성하는 단계는,상기 층간 절연막 및 상기 블로킹막을 패터닝하여 상기 도전 영역을 노출시 키는 개구부를 형성하는 단계;상기 개구부 하부에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계; 및상기 하부 전극 콘택 상의 상기 개구부를 도전 물질로 채우는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 하부 전극을 형성하는 단계는,상기 층간 절연막을 패터닝하여 상기 도전 영역을 노출시키는 제1 개구부를 형성하는 단계;상기 제1 개구부 내에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계;상기 하부 전극 콘택이 형성된 상기 층간 절연막 상에 상기 블로킹막을 형성하는 단계;상기 블로킹막을 패터닝하여 상기 하부 전극 콘택을 노출시키는 제2 개구부를 형성하는 단계; 및상기 제2 개구부를 도전 물질로 채우는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 4 항에 있어서,상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 큰 강유전체 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 절연막을 리세스시키는 단계는 상기 블로킹막을 리세스시키는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계는,상기 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 블로킹막을 형성하는 단계; 및상기 블로킹막 상에 희생 절연막을 형성하는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 하부 전극을 형성하는 단계는,상기 층간 절연막, 상기 블로킹막, 및 상기 희생 절연막을 패터닝하여 상기 도전 영역을 노출시키는 개구부를 형성하는 단계;상기 개구부의 하부에 상기 도전 영역과 접촉하는 하부 전극 콘택을 형성하는 단계; 및상기 하부 전극 콘택 상의 상기 개구부를 도전 물질로 채우는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 하부 전극을 형성하는 단계는,상기 층간 절연막을 패터닝하여 상기 도전 영역을 노출시키는 제1 개구부를 형성하는 단계;상기 제1 개구부 내에 하부 전극 콘택을 형성하는 단계;상기 하부 전극 콘택이 형성된 상기 층간 절연막 상에 상기 블로킹막 및 상기 희생 절연막을 형성하는 단계;상기 블로킹막 및 상기 희생 절연막을 패터닝하여 상기 하부 전극 콘택을 노출시키는 제2 개구부를 형성하는 단계; 및상기 제2 개구부를 도전 물질로 채우는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 9 항에 있어서,상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 큰 강유전체 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 절연막을 리세스시키는 단계는 상기 희생 절연막을 리세스시키는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 절연막을 리세스시키는 단계는 상기 희생 절연막을 제거하는 단계를 포함하는 강유전체 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 강유전막을 형성하기 전에 상기 강유전막을 성장시키기 위한 시드막을 형성하는 단계를 더 포함하는 강유전체 메모리 장치의 형성 방법.
- 도전 영역을 포함하는 기판;상기 기판 상의 절연막;상기 도전 영역 상의 하부전극 콘택;상기 하부 전극 콘택 상에 위치하고, 상기 절연막의 상부면 보다 낮은 하부면을 가지며, 상기 절연막 위로 돌출된 하부 전극; 및상기 돌출된 하부 전극의 상부면 및 측벽을 덮는 강유전막 및 상부 전극을 포함하고,상기 하부 전극의 폭과 상기 하부 전극 콘택의 폭이 같은 강유전체 메모리 장치.
- 삭제
- 제 14 항에 있어서,상기 하부 전극은 일정한 폭을 갖는 강유전체 메모리 장치.
- 제 14 항에 있어서,상기 하부 전극은 루테늄(Ru) 또는 이리듐(Ir)을 포함하는 강유전체 메모리 장치.
- 제 14 항에 있어서,상기 절연막은 층간 절연막과 상기 층간 절연막 상의 블로킹막을 포함하고,상기 하부 전극의 하부면은 상기 블로킹막의 하부면보다 낮거나 같은 강유전체 메모리 장치.
- 제 18 항에 있어서,상기 블로킹막은 티타늄 산화막(TiO), 탄탈륨 산화막(TaO), 또는 실리콘 질화막(SiN)을 포함하는 강유전체 메모리 장치.
- 제 14 항에 있어서,상기 강유전막은 시드막을 포함하는 강유전체 메모리 장치.
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