JP2004095866A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタを有する半導体装置に関し、下部電極と配線とのコンタクト部分に近い領域のキャパシタの劣化を抑制すること。
【解決手段】半導体基板１の上方に順に形成された第１絶縁層２、導電性パターン５ｃ、第２絶縁層９，１０，１１、キャパシタＱ、第３絶縁層１５及び下部電極引出配線１７ｄを有し、キャパシタＱの下部電極１２ａが導電性パターン５ｃの上面に接続され、下部電極引出配線１７ｄも導電性パターン５ｃの上方から電気的に接続される構造を有する。
【選択図】 図１１
【解決手段】半導体基板１の上方に順に形成された第１絶縁層２、導電性パターン５ｃ、第２絶縁層９，１０，１１、キャパシタＱ、第３絶縁層１５及び下部電極引出配線１７ｄを有し、キャパシタＱの下部電極１２ａが導電性パターン５ｃの上面に接続され、下部電極引出配線１７ｄも導電性パターン５ｃの上方から電気的に接続される構造を有する。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリではＦｅＲＡＭ、ＦＲＡＭと呼ばれる強誘電体キャパシタを用いた不揮発性メモリ素子が商品化されている。この不揮発性メモリは、高速動作であり、低消費電力であり、且つ書き換え回数が多いことが特徴で、今後の発展が見込まれている。
【０００３】
そのような不揮発性メモリ素子のメモリセル領域に形成されるキャパシタとして、プレーナー型とスタック型が知られている。
【０００４】
プレーナ型のキャパシタは、キャパシタを覆う絶縁層上に形成される第１の配線を第１のコンタクトホールを通して上部電極に接続し、且つその絶縁層上に形成される第２の配線を第２のコンタクトホールを通して下部電極に接続する構造を有している。
【０００５】
スタック型のキャパシタは、キャパシタの下地となる絶縁層内に形成された導電プラグ上に下部電極を直に形成する構造を有している。しかし、キャパシタを構成する強誘電体材料及び下部電極材料は、下地の配向性を引き継いで成長するため、下地は平坦且つ単一の材料である必要がある。また、強誘電体材料の形成には、酸素が不可欠であり、下部電極材料は酸素を透過しやすいために、導電プラグが酸化してコンタクト不良になりやすい。
【０００６】
従って、現在では、商品化されている多くのＦｅＲＡＭではプレーナー型のキャパシタが用いられている。
【０００７】
プレーナー型のキャパシタを有するメモリセルは、例えば図１〜図３に示すような構造を有している。図１は、ＦｅＲＡＭのメモリセル領域の一部を示す平面図であって素子分離絶縁層以外の絶縁層は省略して描かれている。図２は図１のＩ−Ｉ線断面図であり、図３は図１のＩＩ−ＩＩ線断面図である。
【０００８】
図１において、シリコン基板１０１には、素子分離絶縁層１０２に囲まれたウェル領域１０３が形成されている。そして、ウェル領域１０３には図２に示すような断面構造のＭＯＳトランジスタ１０７ａ，１０７ｂが形成され、さらに、ウェル領域１０３の側方には図２，図３に示すような断面構造のプレーナー型のキャパシタ１００が形成されている。
【０００９】
図２において、シリコン基板１０１のうち素子分離絶縁層１０２に囲まれたウェル領域１０３の上にはゲート絶縁層１０４を介して２つのゲート電極１０５ａ，１０５ｂが形成されている。また、各ゲート電極１０５ａ，１０５ｂの両側のシリコン基板１０１内にはＬＤＤ構造の不純物拡散領域１０６ａ，１０６ｂ，１０６ｃが形成されている。一方のゲート電極１０５ａと不純物拡散領域１０６ａ，１０６ｂ等によって第１のＭＯＳトランジスタ１０７ａが構成される。また、他方のゲート電極１０５ｂと不純物拡散領域１０６ｂ，１０６ｃ等によって第２のＭＯＳトランジスタ１０７ｂが構成される。
【００１０】
素子分離絶縁層１０２とＭＯＳトランジスタ１０７ａ，１０７ｂは第１、第２の絶縁層１０８，１０９に覆われている。第２の絶縁層１０９の上面は化学機械研磨（ＣＭＰ）法により平坦化され、その上面の上には強誘電体キャパシタ１００が形成されている。
【００１１】
強誘電体キャパシタ１００は、コンタクト領域を有する下部電極１００ａと、強誘電体層１００ｂと、上部電極１００ｃを有していている。さらに、キャパシタ１００及び第２絶縁層１０８の上には第３絶縁層１１０が形成されている。下部電極１００ａはプラチナ層をパターニングすることにより形成される。また、強誘電体層１００ｂは、例えばＰＺＴ層をパターニングすることにより形成される。さらに、上部電極１００ｃは、例えば酸化イリジウム層をパターニングすることにより形成される。
【００１２】
第１〜第３絶縁層１０８〜１１０において、２つのゲート電極１０４ａ，１０４ｂの間の不純物拡散領域１０６ｂ上には第１のコンタクトホール１１０ｂが形成され、ウェル領域１０３の両端寄りの他の不純物拡散領域１０６ａ，１０６ｃの上にはそれぞれ第２，第３のコンタクトホール１１０ａ，１１０ｃが形成されている。また、図３に示すように、下部電極１００ａのコンタクト領域の上には第４のコンタクトホール１１０ｄが形成されている。
【００１３】
第１〜第４のコンタクトホール１１０ａ〜１１０ｄ内には、それぞれ密着層とタングステン層からなる第１〜第４の導電プラグ１１１ａ〜１１１ｄが形成されている。さらに、キャパシタ１００の上部電極１００ｃの上には第５のコンタクトホール１１２が形成されている。
【００１４】
第３絶縁層１１０の上には、第１の導電プラグ１１１ａの上面に接続されるとともに第５のコンタクトホール１１２を通して上部電極１００ｃに接続される第１の配線１２０ａが形成されている。また、第３絶縁層１１０の上には、第３の導電プラグ１１１ｃの上面に接続されるとともに別の第５のコンタクトホール１１２を通して別の上部電極１００ｃに接続される第２の配線１２０ｃが形成されている。さらに、第３絶縁層１１０の上において第２の導電プラグ１１１ｂの上には導電性パッド１２０ｂが形成されている。
【００１５】
さらに、図３に示すように、第３絶縁層１１０上には、第４の導電プラグ１１１ｄを介して下部電極１００ａのコンタクト領域の上面に接続される第３の配線１２０ｄが形成されている。
【００１６】
第１、第２及び第３の配線１２０ａ，１２０ｃ，１２０ｄと導電性パッド１２０ｂと第３絶縁層１１０の上には第４絶縁層１２１が形成されている。第４絶縁層１２１のうち導電性パッド１２０ｂの上には第６のコンタクトホール１２１ａが形成され、第６のコンタクトホール１２１ａ内にはビット線用導電プラグ１２２が形成されている。さらに、第４絶縁層１２１の上には、ビット線用導電プラグ１２２に接続されるビット線１２３が形成されている。
【００１７】
【発明が解決しようとする課題】
ところで、上記したようなプレーナ型のキャパシタ１００においては、図３に示すように、第３絶縁層１１０を形成する前にキャパシタ１００の下部電極１００ａのコンタクト領域が強誘電体層１００ｂから露出した状態になっている。
【００１８】
下部電極１００ａ上に第３の導電プラグ１１１ｄを形成する場合に反応ガスとして還元ガスを用いると、その反応ガスがコンタクトホール１０１ｄを通してキャパシタ１００の下部電極１００ａに供給され、さらに下部電極１００ａに沿って移動して強誘電体層１００ｂを還元して第４の導電プラグ１１１ｄに近い領域に形成されるキャパシタ１００の特性を劣化させてしまう。 また、プラチナからなる下部電極１００ａは、第３の導電プラグ１１１ｄとのコンタクト領域で強誘電体層１００ｂから露出しているので、プラチナの触媒作用によってコンタクト領域の近くのキャパシタ１００の特性が劣化しやすくなっている。
【００１９】
本発明の目的は、下部電極と配線とのコンタクト部分に近い領域のキャパシタの劣化を抑制することができる半導体装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層の上に形成された導電性パターンと、前記導電性パターンを覆う第２絶縁層と、前記導電性パターンの上方であって前記第２絶縁層内に形成された第１ホールと、前記第２絶縁層上に形成されて前記第１ホールを通して下面が前記導電性パターンに電気的に接続されるコンタクト領域を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体層と、前記コンタクト領域以外の領域の前記誘電体層上に形成された前記キャパシタの上部電極と、前記上部電極及び前記第２絶縁層の上方に形成された第３絶縁層と、前記導電性パターンの上方であって前記第１ホールから間隔をおいて前記第３絶縁層及び前記第２絶縁層内に形成された第２のホールと、前記第３絶縁層上に形成されて前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線とを有することを特徴とする半導体装置によって解決される。
【００２１】
上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層の上に導電層を形成する工程と、前記導電層をパターニングして導電性パターンを形成する工程と、前記導電性パターン及び前記第１絶縁層の上に第２絶縁層を形成する工程と、前記導電性パターンの上方であって前記第２絶縁層に第１ホールを形成する工程と、前記第１ホール内と前記第２絶縁層上に下部電極用導電層を形成する工程と、前記下部電極用導電層の上に誘電体層を形成する工程と、前記誘電体層の上に上部電極用導電層を形成する工程と、前記上部電極用導電層をパターニングすることにより前記第１ホールから離れた領域にキャパシタ上部電極を形成する工程と、前記誘電体層をパターニングすることにより少なくとも前記上部電極の下にキャパシタ誘電体層を形成する工程と、前記下部電極用導電層をパターニングすることにより前記キャパシタ誘電体層の下から前記第１ホール内に至る範囲を含む領域に前記導電性パターンに電気的に接続されるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極、前記キャパシタ誘電体層及び前記キャパシタ上部電極及び前記第２絶縁層の上方に第３絶縁層を形成する工程と、前記導電パターンの上方であって前記第３絶縁層及び前記第２絶縁層内に前記第１ホールから間隔をおいて第２ホールを形成する工程と、前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線を前記第３絶縁層上に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００２２】
本発明によれば、半導体基板の上方で、第１絶縁層、導電性パターン、第２絶縁層、キャパシタ、第３絶縁層、下部電極引出配線が順に形成され、キャパシタの下部電極がその下の導電性パターンの上面に接続され、さらに、下部電極引出配線も導電性パターンの上方から電気的に接続されている。
【００２３】
したがって、下部電極を第３絶縁層上に電気的に引き出すために、下部電極引出配線を下部電極の上面に接続する必要がなくなる。これにより、下部電極の上にコンタクトホールを形成する工程が不要になり、コンタクトホールを通して還元ガスが下部電極に曝されないので、還元ガスが下部電極に沿って強誘電体層に供給されることが阻止され、キャパシタの劣化が防止される。
【００２４】
さらに、下部電極の上面の全体を誘電体層で覆うことが可能になり、キャパシタを形成した後の工程において、下部電極を構成するプラチナの触媒作用による誘電体層の劣化が抑制されてキャパシタの特性が良好に保持される。
【００２５】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２６】
図４〜図８は本発明の実施形態の半導体装置のメモリセルの製造工程に示すビット線延在方向の断面図である。また、図９〜図１３は、本発明の実施形態に係る半導体装置のメモリセルの形成工程を示すワード線延在方向の断面図である。図１４は、メモリセル領域のキャパシタとトランジスタの配置を示す平面図である。
【００２７】
まず、図４（ａ） 、図９（ａ） に示す断面構造を形成するまでの工程を説明する。
【００２８】
ｎ型又はｐ型のシリコン（半導体）基板１表面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。素子分離絶縁層２としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００２９】
そのような素子分離絶縁層２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にｐウェル３を形成する。
【００３０】
その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化層を形成してこれをゲート絶縁層４として用いる。
【００３１】
次に、シリコン基板１の上側全面に例えば多結晶シリコンからなる導電層を形成する。その後に、導電層をフォトリソグラフィ法によりパターニングすることにより、図４（ａ） に示すように導電層からなるゲート電極５ａ，５ｂを形成すると同時に、図９（ａ） に示すように素子分離絶縁層２の上であってキャパシタ下部電極領域の端部に一部が重なる島状の導電性パッド（導電性パターン）を形成する。導電性パッド５ｃは、幅が約２μｍ、長さが約３．５μｍとなっている。なお、多結晶シリコンの成長中又は成長後に、不純物が多結晶シリコン内に導入される。
【００３２】
ゲート電極５ａ，５ｂ及び導電パッド５ｃを構成する導電層として、多結晶シリコン層の他に、不純物含有非晶質シリコン、タングステンシリサイドのような単層構造、又は、シリサイド／シリコンなどの多層構造を採用してもよい。なお、導電層をパターニングすることにより素子分離絶縁層２の上に抵抗素子（不図示）を形成してもよい。
【００３３】
なお、導電層の上には窒化シリコン等の保護絶縁層６が形成され、導電層とともにパターニングされる。
【００３４】
メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。それらのゲート電極５ａ，５ｂは素子分離絶縁層２の上に延在してワード線の一部を構成する。
【００３５】
続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域７ａ〜７ｃを形成する。さらに、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁層８として残す。その絶縁層は、例えばＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）層である。
【００３６】
さらに、各ゲート電極５ａ，５ｂと側壁絶縁層８をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域７ａ〜７ｃをＬＤＤ構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａ，５ｂの間に挟まれるｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、また、ｐウェル３の両端寄りの他の２つの不純物拡散領域７ａ，７ｃは後述するキャパシタ上部電極に電気的に接続される。
【００３７】
以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域７ａ〜７ｃ等によって２つのｎ型ＭＯＳトランジスタＴ１ ，Ｔ２ が構成される。
【００３８】
次に、図４（ｂ） 、図９（ｂ） に示す断面構造を形成するまでの工程を説明する。
【００３９】
まず、ＭＯＳトランジスタＴ１ ，Ｔ２ 及び素子分離絶縁層２の上にカバー絶縁層９として酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）層をカバー絶縁層９の上に約１．０μｍの厚さに成長する。続いて、第１層間絶縁層１０を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨してその上面を平坦化する。
【００４０】
その後に、第１層間絶縁層１０上に下地絶縁層１１として窒化シリコン層及び酸化シリコン層をＣＶＤ法により順に形成する。
【００４１】
次に、第１層間絶縁層１０、下地絶縁層１１及び保護絶縁層６をフォトリソグラフィー法によりパターニングして、素子分離絶縁層２上の導電パッド５ｃのうちＭＯＳトランジスタＴ１ ，Ｔ２ に近い領域に１．８μｍ×１．８μｍの大きさの下部電極用コンタクトホール９ａを形成する。これにより導電性パッド５ｃの一部が露出する。
【００４２】
次に、図５（ａ） 、図１０（ａ） に示す構造を形成するまでの工程を説明する。
【００４３】
まず、下部電極用コンタクトホール９ａ内と下地絶縁層１１上に厚さ１００〜３００ｎｍのプラチナ（Ｐｔ）層をＤＣスパッタ法によって形成し、これを第１の導電層１２とする。第１の導電層１２として貴金属、貴金属酸化物の少なくとも一方の層を採用する。第１の導電層１２と下地絶縁層１０との密着性を改善するために、それらの間に厚さ１０〜３０ｎｍのチタン層を形成してもよい。
【００４４】
次に、スパッタリング法によりＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉＸ ）Ｏ３）を第１の導電層１２の上に１００〜３００ｎｍの厚さに形成し、これを強誘電体層１３として使用する。
【００４５】
続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ の条件で、強誘電体層１３を構成するＰＺＴ層をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） 処理することにより結晶化する。
【００４６】
強誘電体層１３の材料として、その他に、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２ のようなＢｉ層状構造化合物材料、その他の酸化物誘電体を形成してもよい。強誘電体層１３の形成方法としては、スパッタ法の他に、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ Ｄｅｐｏｓｉｔｉｏｎ） 法、ＭＯＣＶＤ法がある。
【００４７】
さらに、強誘電体層１３の上に第２の導電層１４として酸化イリジウム（ＩｒＯｘ ） 層をスパッタリング法により１５０〜２５０ｎｍの厚さに形成する。なお、第２の導電層１４として、プラチナ層又はルテニウム酸ストロンチウム（ＳＲＯ）層をスパッタ法により形成してもよい。
【００４８】
次に、図５（ｂ） 、図１０（ｂ） に示すように、第２の導電体層１４をパターニングすることにより、素子分離絶縁層２の上方であって各ワード線の側方に沿って上部電極１４ａを間隔をおいて複数形成する。
【００４９】
さらに、強誘電体層１３及び第１の導電層１２をパターニングすることによって、ワード線の側方に沿って配置された複数の上部電極１４ａの下を通るストライプ形状のキャパシタの強誘電体層１３ａと下部電極（プレートライン）１２ａを形成する。下部電極１２ａは、下部電極用コンタクトホール９ａを通して導電パッド５ｃに接続され、また、下部電極１２ａの上面は、端部に至る領域まで誘電体層１３ａに覆われている。下部電極１２ａの幅は約２μｍとなっている。
【００５０】
１つの上部電極１４ａとその下の誘電体層１３ａ及び下部電極１２ａから１つのキャパシタＱが構成される。
【００５１】
次に、温度６５０℃、６０分間の条件で、誘電体層１３ａを酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体層１３の質を回復させるために行われる。
【００５２】
なお、キャパシタＱの上部電極１４ａを形成した後に、上部電極１４ａ及び誘電体層１３ａの上にエンキャップ層としてＡｌ２Ｏ３ 層をスパッタリング法により５０ｎｍの厚さに形成してもよい。エンキャップ層は、還元され易い誘電体層１３ａを水素から保護するために形成される。エンキャップ層として、ＰＺＴ層、ＰＬＺＴ層又は酸化チタン層を形成してもよい。
【００５３】
次に、図６（ａ） 、図１１（ａ） に示すように、キャパシタＱ及び下地絶縁層１１の上に、第２層間絶縁層１５として厚さ１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成した後に、第２層間絶縁層１５の表面をＣＭＰ法により平坦化する。第２層間絶縁層１５の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２層間絶縁層１５の上面の平坦化は、キャパシタＱの上部電極１４ａの上面から約２００ｎｍの厚さとなるまで行われる。
【００５４】
次に、図６（ｂ） 、図１１（ｂ） に示す構造を形成するまでの工程について説明する。
【００５５】
まず、第１及び第２層間絶縁層１０，１５、下地絶縁層１１、カバー絶縁層９をパターニングすることにより、第１〜第３のｎ型不純物拡散層６ａ〜６ｃの上にそれぞれ第１〜第３の配線用コンタクトホール１０ａ〜１０ｃを形成し、同時に、導電パッド５ｃのうち下部電極１２ａに重ならない領域の上に約０．６μｍ×０．６μｍの大きさの第４の配線用コンタクトホール１０ｄを形成する。第１及び第２層間絶縁層１０，１５とカバー絶縁層９のエッチングガスとして、ＣＦ系ガス、例えばＣＦ４ にＡｒを加えた混合ガスを用いる。
【００５６】
次に、第２層間絶縁層１５上面と配線用コンタクトホール１０ａ〜１０ｄ内面に、スパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ）層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。さらに、フッ化タングステンガス（ＷＦ６） 、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン層を形成し、このタングステンにより各配線用コンタクトホール１０ａ〜１０ｄ内を完全に埋め込む。
【００５７】
さらに、第２層間絶縁層１５上のタングステン層と密着層をＣＭＰ法により除去し、各配線用コンタクトホール１０ａ〜１０ｄ内にのみ残す。これにより、各配線用コンタクトホール１０ａ〜１０ｄ内のタングステン層と密着層をそれぞれ第１〜第４の導電プラグ１６ａ〜１６ｄとして使用する。
【００５８】
なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂの間のｎ型不純物拡散領域７ｂ上の第２の導電プラグ１６ｂは後述するビット線に電気的に接続され、さらに、その両側方の第１、第３の導電プラグ１６ａ，１６ｃは、後述する配線を介して別々のキャパシタ上部電極１４ａに接続される。また、導電性パッド５ｃ上の第４の導電プラグ１６ｄは後述する配線に接続される。
【００５９】
その後に、真空チャンバ内で３９０℃の温度で第２層間絶縁層１５を加熱して脱水する。
【００６０】
次に、図７（ａ） 、図１２（ａ） に示す構造を形成するまでの工程を説明する。
【００６１】
まず、第２層間絶縁層１５と導電プラグ１６ａ〜１６ｄの上に、酸化防止層３０としてＳｉＯＮ層をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成される。
【００６２】
続いて、酸化防止層３０の上にフォトレジスト（不図示）を塗布し、これを露光、現像してキャパシタＱの上部電極１４ａの上に窓を形成する。そして、フォトレジストをマスクに用いて酸化防止層３０及び第２層間絶縁層１５をエッチングすることにより、各キャパシタＱの上部電極１４ａの上にそれぞれ上部電極用コンタクトホール１５ａを形成する。
【００６３】
フォトレジストを除去した後に、５５０℃、６０分間の条件で、キャパシタＱの誘電体層１３ａを酸素雰囲気中でアニールして、誘電体層１３ａの質を改善する。この場合、導電プラグ１６ａ〜１６ｄは酸化防止層３０によって酸化が防止される。続いて、ＣＦ系のガスを用いて酸化防止層３０をドライエッチングして除去する。
【００６４】
次に、図７（ｂ） 、図１２（ｂ） に示す構造を形成するまでの工程を説明する。
【００６５】
まず、第２層間絶縁層１５の上と第１〜第４の導電プラグ１６ａ〜１６ｄの上と上部電極用コンタクトホール１５ａの内面に、窒化チタン層とアルミニウム層を順にスパッタにより形成する。窒化チタン層とアルミニウム層は、それぞれ第２層間絶縁層１５の上で約５０ｎｍと約５００ｎｍの厚さとなるように形成される。なお、アルミニウム層には銅が含有されることもある。
【００６６】
続いて、窒化チタン層とアルミニウム層をフォトリソグラフィー法によりパターニングする。これにより、第１の導電プラグ１６ａと第３の導電プラグ１６ｃのそれぞれから最も近い上部電極用コンタクトホール１５ａ内を通る上部電極用配線１７ａ，１７ｃを形成する。これと同時に、ｐウェル３中央の導電プラグ１６ｂの上に島状のビアコンタクトパッド１７ｂを形成する。さらに、素子分離絶縁層２上の第４の導電プラグ１６ｄ上から第２層間絶縁層１５上に引き出される下部電極用引出配線１７ｄが形成される。
【００６７】
これにより、キャパシタＱの下部電極１２ａは、導電パッド５ｃ及び第４の導電プラグ１６ｄ及び下部電極用引出配線１７ｄを介して第２層間絶縁層１５の上に電気的に引き出されて例えば周辺回路領域（不図示）に電気的に接続される。また、キャパシタ上部電極１４ａは、上部電極用配線１７ａ（１７ｃ）、導電プラグ１６ａ（１６ｃ）を介してｐウェル３の端寄りのｎ型不純物拡散領域７ａ（７ｃ）に電気的に接続される。
【００６８】
以上のような上部電極用配線１７ａ，１７ｃ、ビアコンタクトパッド１７ｂ及び下部電極用引出配線１７ｄを形成した状態のメモリセル領域の平面を図１４に示す。なお、図１４においては、素子分離絶縁層２の他の絶縁層は省略されている。また、図７（ｂ） は図１４のＩＩＩ／ＩＩＩ 線断面であり、図１２（ｂ） は図１４のＩＶ−ＩＶ線断面である。
【００６９】
次に、図８、図１３の構造を形成するまでの工程を説明する。
【００７０】
まず、第２層間絶縁層１５、上部電極用配線１７ａ，１７ｃ、ビアコンタクトパッド１７ｂ及び下部電極用引出配線１７ｄの上に第３の層間絶縁層１８を約２３００ｎｍの厚さに形成する。第３層間絶縁層１８として、例えばＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２層を形成する。これに続いて、第３層間絶縁層１８の表面をＣＭＰ法により平坦化する。
【００７１】
さらに、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁層１９を第３層間絶縁層１８の上に形成する。そして、第３層間絶縁層１８と保護絶縁層１９をパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド１７ｂの上にホール２０を形成する。
【００７２】
次に、保護絶縁層１９の上面とホール２０の内面に、厚さ９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ） よりなる密着層２２をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２０を埋め込むようにブランケットタングステン層をＷＦ６ を用いるＣＶＤ法により形成する。
【００７３】
次に、ブラケットタングステン層をエッチバックしてホール２０の中にのみ残し、ホール２０内のブラケットタングステン層を二層目の導電プラグ２１として使用する。
【００７４】
その後に、密着層２２、導電プラグ２１の上に金属層２３をスパッタ法により形成する。続いて、密着層２２及び金属層２３をフォトリソグラフィー法によりパターニングして、二層目の導電プラグ２１に接続されるビット線ＢＬを形成する。ビット線ＢＬは、導電プラグ２１，１６ｂ、ビアコンタクトパッド１７ｂを介して不純物拡散領域７ｂに電気的に接続される。
【００７５】
上記した実施形態において、シリコン基板１の上方では、素子分離絶縁層２、導電性パッド５ｃ、第１層間絶縁層１０、キャパシタＱ、第２層間絶縁層１５、下部電極用引出配線１７ｄが順に形成されている。
【００７６】
そして、別々にキャパシタＱの下部電極１２ａと第４の導電プラグ１６ｄを別々のホール９ａ，１０ｄを通して導電パッド５ｃの上面に接続し、さらに第４の導電性プラグ１６ｄ上に下部電極用引出配線１７ｄを接続している。
【００７７】
したがって、下部電極１２ａを第２層間絶縁層１５上に電気的に引き出すために、下部電極用引出配線１７ｄを下部電極１２ａの上面にコンタクトホールを通して接続する必要がなくなる。これにより、下部電極１２ａの上にコンタクトホールを形成する必要がなくなり、コンタクトホールを通して還元ガスが下部電極１２ａに直接曝されないので、還元ガスが下部電極１２ａに沿って強誘電体層１３に供給されることが防止される。
【００７８】
さらに、下部電極１２ａのコンタクト領域の上面を誘電体層１３ａで覆うことが可能になる。従って、保護機能も有するＰＺＴなどの誘電体層１３ａによって下部電極１２ａの上面のほぼ全面を覆うことにより、キャパシタＱを形成した後の工程において、下部電極１２ａの触媒作用による強誘電体層１３ａの劣化が抑制されてキャパシタＱの特性が良好に保持される。誘電体層１３ａの劣化は、層間絶縁層１５，１８内に含まれる水分、水素との反応にも起因している。
【００７９】
次に、下部電極１２ａを誘電体層１３ａから露出させた場合と露出させない場合を比較した実験結果を説明する。
【００８０】
図１５（ａ） は、絶縁層の上に幅２μｍ程度のストライプ状の下部電極３１を間隔をおいて複数形成した状態を示している。そして、図１５（ｂ） は、下部電極３１の上に強誘電体層３２を形成するとともに、強誘電体層３２上に複数の上部電極３３を間隔をおいて多数形成した構造の一部を示している。１つのキャパシタは、１つの上部電極３３及びその下方の強誘電体層３２及び下部電極３１から構成されている。
【００８１】
また、１つの下部電極３１の端部には、他の下部電極３１の端部に比べて長手方向に１２０μｍの長さに突出され且つ強誘電体層３２から露出された延長領域３４を有している。
【００８２】
そして、キャパシタの残留分極電荷量（２Ｐｒ）をサンプリングして測定したところ、図１６に示すような測定結果となった。
【００８３】
図１６に示した＃番号は図１５（ｂ） に示した＃番号のキャパシタに対応している。
【００８４】
図１６によれば、下部電極３１が１２０μｍの長さで強誘電体層３２から突出した領域に近い＃１１、＃１２、＃１３のキャパシタの２Ｐｒが他のキャパシタよりも小さくて３０μＣ／ｃｍ２ 以下となっていた。また、全ての上面が強誘電体層３２で覆われた下部電極３１の端部に近い＃１〜＃９のキャパシタは、いずれも下部電極３１の中央領域の＃１０のキャパシタとほぼ同じ２Ｐｒの大きさ、６０μＣ／ｃｍ２ 以上となり強誘電体キャパシタとしての特性は良好であった。
【００８５】
以上のように、キャパシタのストライプ状の下部電極のコンタクト領域では、上面が強誘電体層に覆われ且つ下面から電気的に引き出される構造を採用することにより、強誘電体キャパシタの特性が向上される。
（付記１）半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層の上に形成された導電性パターンと、
前記導電性パターンを覆う第２絶縁層と、
前記導電性パターンの上方であって前記第２絶縁層内に形成された第１ホールと、
前記第２絶縁層上に形成されて前記第１ホールを通して下面が前記導電性パターンに電気的に接続されるコンタクト領域を有するキャパシタの下部電極と、
前記下部電極の上に形成される前記キャパシタの誘電体層と、
前記コンタクト領域以外の領域の前記誘電体層上に形成された前記キャパシタの上部電極と、
前記上部電極及び前記第２絶縁層の上方に形成された第３絶縁層と、
前記導電性パターンの上方であって前記第１ホールから間隔をおいて前記第３絶縁層及び前記第２絶縁層内に形成された第２のホールと、
前記第３絶縁層上に形成されて前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線と
を有することを特徴とする半導体装置。
（付記２）前記誘電体層は、前記コンタクト領域の上面にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記誘電体層は、強誘電体から構成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記導電性パターンは、少なくともシリコン層とシリサイド層の一方から構成されていることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記導電性パターンと同じ層構成からなるワード線が前記半導体基板の上方に形成されていることを特徴とする付記１乃至付記４５のいずれかに記載の半導体装置。
（付記６）前記下部電極の前記コンタクト領域の下面は前記第１ホールを通して前記導電性パターンに接続されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記前記第２ホール内には、前記下部電極引出配線と前記導電性パターンに接続される導電プラグが形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記下部電極は少なくとも貴金属と貴金属酸化物のいずれかから構成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記下部電極及び前記誘電体層はストライプ状に形成され、かつ前記上部電極は前記誘電体層上に間隔をおいて複数形成されていることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）前記上部電極の上であって前記第３絶縁層に形成された第３ホールと、
前記第３絶縁層の上に形成されて前記第３ホールを通して前記上部電極に電気的に接続される上部電極引出配線と
を有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。
（付記１１）半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層の上に導電層を形成する工程と、
前記導電層をパターニングして導電性パターンを形成する工程と、
前記導電性パターン及び前記第１絶縁層の上に第２絶縁層を形成する工程と、
前記導電性パターンの上方であって前記第２絶縁層に第１ホールを形成する工程と、
前記第１ホール内と前記第２絶縁層上に下部電極用導電層を形成する工程と、
前記下部電極用導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に上部電極用導電層を形成する工程と、
前記上部電極用導電層をパターニングすることにより前記第１ホールから離れた領域にキャパシタ上部電極を形成する工程と、
前記誘電体層をパターニングすることにより少なくとも前記上部電極の下にキャパシタ誘電体層を形成する工程と、
前記下部電極用導電層をパターニングすることにより前記キャパシタ誘電体層の下から前記第１ホール内に至る範囲を含む領域に前記導電性パターンに電気的に接続されるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極、前記キャパシタ誘電体層及び前記キャパシタ上部電極及び前記第２絶縁層の上方に第３絶縁層を形成する工程と、
前記導電パターンの上方であって前記第３絶縁層及び前記第２絶縁層内に前記第１ホールから間隔をおいて第２ホールを形成する工程と、
前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線を前記第３絶縁層上に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１２）前記キャパシタ誘電体層は、前記上部電極の下から前記キャパシタ下部電極の端部に至る範囲に形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記下部電極引出配線を形成する前に、前記導電性パターンと前記下部電極引出配線を電気的に接続するための導電プラグを前記第２ホール内に形成する工程をさらに有することを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）前記導電層をパターニングすることにより前記半導体基板の上方にワード線を形成する工程をさらに有することを特徴とする付記１１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第３絶縁層をパターニングすることにより前記キャパシタ上部電極の上に第３ホールを形成する工程と、
前記第３ホール内から引き出される上部電極引出電極を前記第３絶縁層上に形成する工程と
をさらに有することを特徴とする付記１１乃至付記１４のいずれかに記載の半導体装置の製造方法。
【００８６】
【発明の効果】
以上述べたように本発明によれば、半導体基板の上方で、第１絶縁層、導電性パターン、第２絶縁層、キャパシタ、第３絶縁層、下部電極引出配線が順に形成され、キャパシタの下部電極が導電性パターンの上面に接続され、さらに、下部電極引出配線も導電性パターンの上方から電気的に接続されている。
【００８７】
したがって、下部電極の上にコンタクトホールを形成する必要がなくなり、コンタクトホールを通して還元ガスを下部電極に供給することを防止でき、下部電極を有するキャパシタの特性を良好に保つことができる。
【００８８】
また、下部電極の上面の全体を誘電体層で覆うことが可能になり、キャパシタを形成した後の工程において、下部電極を構成するプラチナの触媒作用による強誘電体層の劣化を抑制してキャパシタの特性を良好にすることができる。
【図面の簡単な説明】
【図１】図１は、従来装置を示す平面図である。
【図２】図２は、従来装置を示す第１の断面図である。
【図３】図３は、従来技術を示す第２の断面図である。
【図４】図４（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その１）である。
【図５】図５（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その２）である。
【図６】図６（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その３）である。
【図７】図７（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その４）である。
【図８】図８は、本発明の実施形態に係る半導体装置の第１方向の断面図（その５）である。
【図９】図９（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その１）である。
【図１０】図１０（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その２）である。
【図１１】図１１（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その３）である。
【図１２】図１２（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その４）である。
【図１３】図１３は、本発明の実施形態に係る半導体装置の第２方向の断面図（その５）である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の平面図である。
【図１５】図１５（ａ） は、キャパシタの下部電極の配置を示す平面図、図１５（ｂ） は、図１５（ａ） に示す下部電極に形成されたキャパシタの配置を示す平面図である。
【図１６】図１６は、図１５（ｂ） に示した複数のキャパシタのそれぞれの２Ｐｒの値を示す図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…ｐウェル、４…ゲート絶縁層、５ａ，５ｂ…ゲート電極、５ｃ…導電性パッド、６…保護絶縁層、７ａ〜７ｃ…不純物拡散領域、８…側壁絶縁層、９…カバー絶縁層、９ａ…コンタクトホール、１０，１５，１８…層間絶縁層、１０ａ〜１０ｄ…コンタクトホール、１１…下地絶縁層、１２…第１導電層、１２ａ…下部電極、１３…強誘電体層、１３…誘電体層、１４…第２導電層、１４ａ…上部電極、１５ａ…コンタクトホール、１６ａ〜１６ｄ…導電プラグ、１７ａ，１７ｃ…上部電極用配線、１７ｂ…コンタクトパッド、１７ｄ…下部電極用引出配線。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリではＦｅＲＡＭ、ＦＲＡＭと呼ばれる強誘電体キャパシタを用いた不揮発性メモリ素子が商品化されている。この不揮発性メモリは、高速動作であり、低消費電力であり、且つ書き換え回数が多いことが特徴で、今後の発展が見込まれている。
【０００３】
そのような不揮発性メモリ素子のメモリセル領域に形成されるキャパシタとして、プレーナー型とスタック型が知られている。
【０００４】
プレーナ型のキャパシタは、キャパシタを覆う絶縁層上に形成される第１の配線を第１のコンタクトホールを通して上部電極に接続し、且つその絶縁層上に形成される第２の配線を第２のコンタクトホールを通して下部電極に接続する構造を有している。
【０００５】
スタック型のキャパシタは、キャパシタの下地となる絶縁層内に形成された導電プラグ上に下部電極を直に形成する構造を有している。しかし、キャパシタを構成する強誘電体材料及び下部電極材料は、下地の配向性を引き継いで成長するため、下地は平坦且つ単一の材料である必要がある。また、強誘電体材料の形成には、酸素が不可欠であり、下部電極材料は酸素を透過しやすいために、導電プラグが酸化してコンタクト不良になりやすい。
【０００６】
従って、現在では、商品化されている多くのＦｅＲＡＭではプレーナー型のキャパシタが用いられている。
【０００７】
プレーナー型のキャパシタを有するメモリセルは、例えば図１〜図３に示すような構造を有している。図１は、ＦｅＲＡＭのメモリセル領域の一部を示す平面図であって素子分離絶縁層以外の絶縁層は省略して描かれている。図２は図１のＩ−Ｉ線断面図であり、図３は図１のＩＩ−ＩＩ線断面図である。
【０００８】
図１において、シリコン基板１０１には、素子分離絶縁層１０２に囲まれたウェル領域１０３が形成されている。そして、ウェル領域１０３には図２に示すような断面構造のＭＯＳトランジスタ１０７ａ，１０７ｂが形成され、さらに、ウェル領域１０３の側方には図２，図３に示すような断面構造のプレーナー型のキャパシタ１００が形成されている。
【０００９】
図２において、シリコン基板１０１のうち素子分離絶縁層１０２に囲まれたウェル領域１０３の上にはゲート絶縁層１０４を介して２つのゲート電極１０５ａ，１０５ｂが形成されている。また、各ゲート電極１０５ａ，１０５ｂの両側のシリコン基板１０１内にはＬＤＤ構造の不純物拡散領域１０６ａ，１０６ｂ，１０６ｃが形成されている。一方のゲート電極１０５ａと不純物拡散領域１０６ａ，１０６ｂ等によって第１のＭＯＳトランジスタ１０７ａが構成される。また、他方のゲート電極１０５ｂと不純物拡散領域１０６ｂ，１０６ｃ等によって第２のＭＯＳトランジスタ１０７ｂが構成される。
【００１０】
素子分離絶縁層１０２とＭＯＳトランジスタ１０７ａ，１０７ｂは第１、第２の絶縁層１０８，１０９に覆われている。第２の絶縁層１０９の上面は化学機械研磨（ＣＭＰ）法により平坦化され、その上面の上には強誘電体キャパシタ１００が形成されている。
【００１１】
強誘電体キャパシタ１００は、コンタクト領域を有する下部電極１００ａと、強誘電体層１００ｂと、上部電極１００ｃを有していている。さらに、キャパシタ１００及び第２絶縁層１０８の上には第３絶縁層１１０が形成されている。下部電極１００ａはプラチナ層をパターニングすることにより形成される。また、強誘電体層１００ｂは、例えばＰＺＴ層をパターニングすることにより形成される。さらに、上部電極１００ｃは、例えば酸化イリジウム層をパターニングすることにより形成される。
【００１２】
第１〜第３絶縁層１０８〜１１０において、２つのゲート電極１０４ａ，１０４ｂの間の不純物拡散領域１０６ｂ上には第１のコンタクトホール１１０ｂが形成され、ウェル領域１０３の両端寄りの他の不純物拡散領域１０６ａ，１０６ｃの上にはそれぞれ第２，第３のコンタクトホール１１０ａ，１１０ｃが形成されている。また、図３に示すように、下部電極１００ａのコンタクト領域の上には第４のコンタクトホール１１０ｄが形成されている。
【００１３】
第１〜第４のコンタクトホール１１０ａ〜１１０ｄ内には、それぞれ密着層とタングステン層からなる第１〜第４の導電プラグ１１１ａ〜１１１ｄが形成されている。さらに、キャパシタ１００の上部電極１００ｃの上には第５のコンタクトホール１１２が形成されている。
【００１４】
第３絶縁層１１０の上には、第１の導電プラグ１１１ａの上面に接続されるとともに第５のコンタクトホール１１２を通して上部電極１００ｃに接続される第１の配線１２０ａが形成されている。また、第３絶縁層１１０の上には、第３の導電プラグ１１１ｃの上面に接続されるとともに別の第５のコンタクトホール１１２を通して別の上部電極１００ｃに接続される第２の配線１２０ｃが形成されている。さらに、第３絶縁層１１０の上において第２の導電プラグ１１１ｂの上には導電性パッド１２０ｂが形成されている。
【００１５】
さらに、図３に示すように、第３絶縁層１１０上には、第４の導電プラグ１１１ｄを介して下部電極１００ａのコンタクト領域の上面に接続される第３の配線１２０ｄが形成されている。
【００１６】
第１、第２及び第３の配線１２０ａ，１２０ｃ，１２０ｄと導電性パッド１２０ｂと第３絶縁層１１０の上には第４絶縁層１２１が形成されている。第４絶縁層１２１のうち導電性パッド１２０ｂの上には第６のコンタクトホール１２１ａが形成され、第６のコンタクトホール１２１ａ内にはビット線用導電プラグ１２２が形成されている。さらに、第４絶縁層１２１の上には、ビット線用導電プラグ１２２に接続されるビット線１２３が形成されている。
【００１７】
【発明が解決しようとする課題】
ところで、上記したようなプレーナ型のキャパシタ１００においては、図３に示すように、第３絶縁層１１０を形成する前にキャパシタ１００の下部電極１００ａのコンタクト領域が強誘電体層１００ｂから露出した状態になっている。
【００１８】
下部電極１００ａ上に第３の導電プラグ１１１ｄを形成する場合に反応ガスとして還元ガスを用いると、その反応ガスがコンタクトホール１０１ｄを通してキャパシタ１００の下部電極１００ａに供給され、さらに下部電極１００ａに沿って移動して強誘電体層１００ｂを還元して第４の導電プラグ１１１ｄに近い領域に形成されるキャパシタ１００の特性を劣化させてしまう。 また、プラチナからなる下部電極１００ａは、第３の導電プラグ１１１ｄとのコンタクト領域で強誘電体層１００ｂから露出しているので、プラチナの触媒作用によってコンタクト領域の近くのキャパシタ１００の特性が劣化しやすくなっている。
【００１９】
本発明の目的は、下部電極と配線とのコンタクト部分に近い領域のキャパシタの劣化を抑制することができる半導体装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層の上に形成された導電性パターンと、前記導電性パターンを覆う第２絶縁層と、前記導電性パターンの上方であって前記第２絶縁層内に形成された第１ホールと、前記第２絶縁層上に形成されて前記第１ホールを通して下面が前記導電性パターンに電気的に接続されるコンタクト領域を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体層と、前記コンタクト領域以外の領域の前記誘電体層上に形成された前記キャパシタの上部電極と、前記上部電極及び前記第２絶縁層の上方に形成された第３絶縁層と、前記導電性パターンの上方であって前記第１ホールから間隔をおいて前記第３絶縁層及び前記第２絶縁層内に形成された第２のホールと、前記第３絶縁層上に形成されて前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線とを有することを特徴とする半導体装置によって解決される。
【００２１】
上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層の上に導電層を形成する工程と、前記導電層をパターニングして導電性パターンを形成する工程と、前記導電性パターン及び前記第１絶縁層の上に第２絶縁層を形成する工程と、前記導電性パターンの上方であって前記第２絶縁層に第１ホールを形成する工程と、前記第１ホール内と前記第２絶縁層上に下部電極用導電層を形成する工程と、前記下部電極用導電層の上に誘電体層を形成する工程と、前記誘電体層の上に上部電極用導電層を形成する工程と、前記上部電極用導電層をパターニングすることにより前記第１ホールから離れた領域にキャパシタ上部電極を形成する工程と、前記誘電体層をパターニングすることにより少なくとも前記上部電極の下にキャパシタ誘電体層を形成する工程と、前記下部電極用導電層をパターニングすることにより前記キャパシタ誘電体層の下から前記第１ホール内に至る範囲を含む領域に前記導電性パターンに電気的に接続されるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極、前記キャパシタ誘電体層及び前記キャパシタ上部電極及び前記第２絶縁層の上方に第３絶縁層を形成する工程と、前記導電パターンの上方であって前記第３絶縁層及び前記第２絶縁層内に前記第１ホールから間隔をおいて第２ホールを形成する工程と、前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線を前記第３絶縁層上に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００２２】
本発明によれば、半導体基板の上方で、第１絶縁層、導電性パターン、第２絶縁層、キャパシタ、第３絶縁層、下部電極引出配線が順に形成され、キャパシタの下部電極がその下の導電性パターンの上面に接続され、さらに、下部電極引出配線も導電性パターンの上方から電気的に接続されている。
【００２３】
したがって、下部電極を第３絶縁層上に電気的に引き出すために、下部電極引出配線を下部電極の上面に接続する必要がなくなる。これにより、下部電極の上にコンタクトホールを形成する工程が不要になり、コンタクトホールを通して還元ガスが下部電極に曝されないので、還元ガスが下部電極に沿って強誘電体層に供給されることが阻止され、キャパシタの劣化が防止される。
【００２４】
さらに、下部電極の上面の全体を誘電体層で覆うことが可能になり、キャパシタを形成した後の工程において、下部電極を構成するプラチナの触媒作用による誘電体層の劣化が抑制されてキャパシタの特性が良好に保持される。
【００２５】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２６】
図４〜図８は本発明の実施形態の半導体装置のメモリセルの製造工程に示すビット線延在方向の断面図である。また、図９〜図１３は、本発明の実施形態に係る半導体装置のメモリセルの形成工程を示すワード線延在方向の断面図である。図１４は、メモリセル領域のキャパシタとトランジスタの配置を示す平面図である。
【００２７】
まず、図４（ａ） 、図９（ａ） に示す断面構造を形成するまでの工程を説明する。
【００２８】
ｎ型又はｐ型のシリコン（半導体）基板１表面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。素子分離絶縁層２としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００２９】
そのような素子分離絶縁層２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にｐウェル３を形成する。
【００３０】
その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化層を形成してこれをゲート絶縁層４として用いる。
【００３１】
次に、シリコン基板１の上側全面に例えば多結晶シリコンからなる導電層を形成する。その後に、導電層をフォトリソグラフィ法によりパターニングすることにより、図４（ａ） に示すように導電層からなるゲート電極５ａ，５ｂを形成すると同時に、図９（ａ） に示すように素子分離絶縁層２の上であってキャパシタ下部電極領域の端部に一部が重なる島状の導電性パッド（導電性パターン）を形成する。導電性パッド５ｃは、幅が約２μｍ、長さが約３．５μｍとなっている。なお、多結晶シリコンの成長中又は成長後に、不純物が多結晶シリコン内に導入される。
【００３２】
ゲート電極５ａ，５ｂ及び導電パッド５ｃを構成する導電層として、多結晶シリコン層の他に、不純物含有非晶質シリコン、タングステンシリサイドのような単層構造、又は、シリサイド／シリコンなどの多層構造を採用してもよい。なお、導電層をパターニングすることにより素子分離絶縁層２の上に抵抗素子（不図示）を形成してもよい。
【００３３】
なお、導電層の上には窒化シリコン等の保護絶縁層６が形成され、導電層とともにパターニングされる。
【００３４】
メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。それらのゲート電極５ａ，５ｂは素子分離絶縁層２の上に延在してワード線の一部を構成する。
【００３５】
続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域７ａ〜７ｃを形成する。さらに、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁層８として残す。その絶縁層は、例えばＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）層である。
【００３６】
さらに、各ゲート電極５ａ，５ｂと側壁絶縁層８をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域７ａ〜７ｃをＬＤＤ構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａ，５ｂの間に挟まれるｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、また、ｐウェル３の両端寄りの他の２つの不純物拡散領域７ａ，７ｃは後述するキャパシタ上部電極に電気的に接続される。
【００３７】
以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域７ａ〜７ｃ等によって２つのｎ型ＭＯＳトランジスタＴ１ ，Ｔ２ が構成される。
【００３８】
次に、図４（ｂ） 、図９（ｂ） に示す断面構造を形成するまでの工程を説明する。
【００３９】
まず、ＭＯＳトランジスタＴ１ ，Ｔ２ 及び素子分離絶縁層２の上にカバー絶縁層９として酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）層をカバー絶縁層９の上に約１．０μｍの厚さに成長する。続いて、第１層間絶縁層１０を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨してその上面を平坦化する。
【００４０】
その後に、第１層間絶縁層１０上に下地絶縁層１１として窒化シリコン層及び酸化シリコン層をＣＶＤ法により順に形成する。
【００４１】
次に、第１層間絶縁層１０、下地絶縁層１１及び保護絶縁層６をフォトリソグラフィー法によりパターニングして、素子分離絶縁層２上の導電パッド５ｃのうちＭＯＳトランジスタＴ１ ，Ｔ２ に近い領域に１．８μｍ×１．８μｍの大きさの下部電極用コンタクトホール９ａを形成する。これにより導電性パッド５ｃの一部が露出する。
【００４２】
次に、図５（ａ） 、図１０（ａ） に示す構造を形成するまでの工程を説明する。
【００４３】
まず、下部電極用コンタクトホール９ａ内と下地絶縁層１１上に厚さ１００〜３００ｎｍのプラチナ（Ｐｔ）層をＤＣスパッタ法によって形成し、これを第１の導電層１２とする。第１の導電層１２として貴金属、貴金属酸化物の少なくとも一方の層を採用する。第１の導電層１２と下地絶縁層１０との密着性を改善するために、それらの間に厚さ１０〜３０ｎｍのチタン層を形成してもよい。
【００４４】
次に、スパッタリング法によりＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉＸ ）Ｏ３）を第１の導電層１２の上に１００〜３００ｎｍの厚さに形成し、これを強誘電体層１３として使用する。
【００４５】
続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ の条件で、強誘電体層１３を構成するＰＺＴ層をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） 処理することにより結晶化する。
【００４６】
強誘電体層１３の材料として、その他に、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２ のようなＢｉ層状構造化合物材料、その他の酸化物誘電体を形成してもよい。強誘電体層１３の形成方法としては、スパッタ法の他に、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ Ｄｅｐｏｓｉｔｉｏｎ） 法、ＭＯＣＶＤ法がある。
【００４７】
さらに、強誘電体層１３の上に第２の導電層１４として酸化イリジウム（ＩｒＯｘ ） 層をスパッタリング法により１５０〜２５０ｎｍの厚さに形成する。なお、第２の導電層１４として、プラチナ層又はルテニウム酸ストロンチウム（ＳＲＯ）層をスパッタ法により形成してもよい。
【００４８】
次に、図５（ｂ） 、図１０（ｂ） に示すように、第２の導電体層１４をパターニングすることにより、素子分離絶縁層２の上方であって各ワード線の側方に沿って上部電極１４ａを間隔をおいて複数形成する。
【００４９】
さらに、強誘電体層１３及び第１の導電層１２をパターニングすることによって、ワード線の側方に沿って配置された複数の上部電極１４ａの下を通るストライプ形状のキャパシタの強誘電体層１３ａと下部電極（プレートライン）１２ａを形成する。下部電極１２ａは、下部電極用コンタクトホール９ａを通して導電パッド５ｃに接続され、また、下部電極１２ａの上面は、端部に至る領域まで誘電体層１３ａに覆われている。下部電極１２ａの幅は約２μｍとなっている。
【００５０】
１つの上部電極１４ａとその下の誘電体層１３ａ及び下部電極１２ａから１つのキャパシタＱが構成される。
【００５１】
次に、温度６５０℃、６０分間の条件で、誘電体層１３ａを酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体層１３の質を回復させるために行われる。
【００５２】
なお、キャパシタＱの上部電極１４ａを形成した後に、上部電極１４ａ及び誘電体層１３ａの上にエンキャップ層としてＡｌ２Ｏ３ 層をスパッタリング法により５０ｎｍの厚さに形成してもよい。エンキャップ層は、還元され易い誘電体層１３ａを水素から保護するために形成される。エンキャップ層として、ＰＺＴ層、ＰＬＺＴ層又は酸化チタン層を形成してもよい。
【００５３】
次に、図６（ａ） 、図１１（ａ） に示すように、キャパシタＱ及び下地絶縁層１１の上に、第２層間絶縁層１５として厚さ１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成した後に、第２層間絶縁層１５の表面をＣＭＰ法により平坦化する。第２層間絶縁層１５の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２層間絶縁層１５の上面の平坦化は、キャパシタＱの上部電極１４ａの上面から約２００ｎｍの厚さとなるまで行われる。
【００５４】
次に、図６（ｂ） 、図１１（ｂ） に示す構造を形成するまでの工程について説明する。
【００５５】
まず、第１及び第２層間絶縁層１０，１５、下地絶縁層１１、カバー絶縁層９をパターニングすることにより、第１〜第３のｎ型不純物拡散層６ａ〜６ｃの上にそれぞれ第１〜第３の配線用コンタクトホール１０ａ〜１０ｃを形成し、同時に、導電パッド５ｃのうち下部電極１２ａに重ならない領域の上に約０．６μｍ×０．６μｍの大きさの第４の配線用コンタクトホール１０ｄを形成する。第１及び第２層間絶縁層１０，１５とカバー絶縁層９のエッチングガスとして、ＣＦ系ガス、例えばＣＦ４ にＡｒを加えた混合ガスを用いる。
【００５６】
次に、第２層間絶縁層１５上面と配線用コンタクトホール１０ａ〜１０ｄ内面に、スパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ）層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。さらに、フッ化タングステンガス（ＷＦ６） 、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン層を形成し、このタングステンにより各配線用コンタクトホール１０ａ〜１０ｄ内を完全に埋め込む。
【００５７】
さらに、第２層間絶縁層１５上のタングステン層と密着層をＣＭＰ法により除去し、各配線用コンタクトホール１０ａ〜１０ｄ内にのみ残す。これにより、各配線用コンタクトホール１０ａ〜１０ｄ内のタングステン層と密着層をそれぞれ第１〜第４の導電プラグ１６ａ〜１６ｄとして使用する。
【００５８】
なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂの間のｎ型不純物拡散領域７ｂ上の第２の導電プラグ１６ｂは後述するビット線に電気的に接続され、さらに、その両側方の第１、第３の導電プラグ１６ａ，１６ｃは、後述する配線を介して別々のキャパシタ上部電極１４ａに接続される。また、導電性パッド５ｃ上の第４の導電プラグ１６ｄは後述する配線に接続される。
【００５９】
その後に、真空チャンバ内で３９０℃の温度で第２層間絶縁層１５を加熱して脱水する。
【００６０】
次に、図７（ａ） 、図１２（ａ） に示す構造を形成するまでの工程を説明する。
【００６１】
まず、第２層間絶縁層１５と導電プラグ１６ａ〜１６ｄの上に、酸化防止層３０としてＳｉＯＮ層をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成される。
【００６２】
続いて、酸化防止層３０の上にフォトレジスト（不図示）を塗布し、これを露光、現像してキャパシタＱの上部電極１４ａの上に窓を形成する。そして、フォトレジストをマスクに用いて酸化防止層３０及び第２層間絶縁層１５をエッチングすることにより、各キャパシタＱの上部電極１４ａの上にそれぞれ上部電極用コンタクトホール１５ａを形成する。
【００６３】
フォトレジストを除去した後に、５５０℃、６０分間の条件で、キャパシタＱの誘電体層１３ａを酸素雰囲気中でアニールして、誘電体層１３ａの質を改善する。この場合、導電プラグ１６ａ〜１６ｄは酸化防止層３０によって酸化が防止される。続いて、ＣＦ系のガスを用いて酸化防止層３０をドライエッチングして除去する。
【００６４】
次に、図７（ｂ） 、図１２（ｂ） に示す構造を形成するまでの工程を説明する。
【００６５】
まず、第２層間絶縁層１５の上と第１〜第４の導電プラグ１６ａ〜１６ｄの上と上部電極用コンタクトホール１５ａの内面に、窒化チタン層とアルミニウム層を順にスパッタにより形成する。窒化チタン層とアルミニウム層は、それぞれ第２層間絶縁層１５の上で約５０ｎｍと約５００ｎｍの厚さとなるように形成される。なお、アルミニウム層には銅が含有されることもある。
【００６６】
続いて、窒化チタン層とアルミニウム層をフォトリソグラフィー法によりパターニングする。これにより、第１の導電プラグ１６ａと第３の導電プラグ１６ｃのそれぞれから最も近い上部電極用コンタクトホール１５ａ内を通る上部電極用配線１７ａ，１７ｃを形成する。これと同時に、ｐウェル３中央の導電プラグ１６ｂの上に島状のビアコンタクトパッド１７ｂを形成する。さらに、素子分離絶縁層２上の第４の導電プラグ１６ｄ上から第２層間絶縁層１５上に引き出される下部電極用引出配線１７ｄが形成される。
【００６７】
これにより、キャパシタＱの下部電極１２ａは、導電パッド５ｃ及び第４の導電プラグ１６ｄ及び下部電極用引出配線１７ｄを介して第２層間絶縁層１５の上に電気的に引き出されて例えば周辺回路領域（不図示）に電気的に接続される。また、キャパシタ上部電極１４ａは、上部電極用配線１７ａ（１７ｃ）、導電プラグ１６ａ（１６ｃ）を介してｐウェル３の端寄りのｎ型不純物拡散領域７ａ（７ｃ）に電気的に接続される。
【００６８】
以上のような上部電極用配線１７ａ，１７ｃ、ビアコンタクトパッド１７ｂ及び下部電極用引出配線１７ｄを形成した状態のメモリセル領域の平面を図１４に示す。なお、図１４においては、素子分離絶縁層２の他の絶縁層は省略されている。また、図７（ｂ） は図１４のＩＩＩ／ＩＩＩ 線断面であり、図１２（ｂ） は図１４のＩＶ−ＩＶ線断面である。
【００６９】
次に、図８、図１３の構造を形成するまでの工程を説明する。
【００７０】
まず、第２層間絶縁層１５、上部電極用配線１７ａ，１７ｃ、ビアコンタクトパッド１７ｂ及び下部電極用引出配線１７ｄの上に第３の層間絶縁層１８を約２３００ｎｍの厚さに形成する。第３層間絶縁層１８として、例えばＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２層を形成する。これに続いて、第３層間絶縁層１８の表面をＣＭＰ法により平坦化する。
【００７１】
さらに、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁層１９を第３層間絶縁層１８の上に形成する。そして、第３層間絶縁層１８と保護絶縁層１９をパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド１７ｂの上にホール２０を形成する。
【００７２】
次に、保護絶縁層１９の上面とホール２０の内面に、厚さ９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ） よりなる密着層２２をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２０を埋め込むようにブランケットタングステン層をＷＦ６ を用いるＣＶＤ法により形成する。
【００７３】
次に、ブラケットタングステン層をエッチバックしてホール２０の中にのみ残し、ホール２０内のブラケットタングステン層を二層目の導電プラグ２１として使用する。
【００７４】
その後に、密着層２２、導電プラグ２１の上に金属層２３をスパッタ法により形成する。続いて、密着層２２及び金属層２３をフォトリソグラフィー法によりパターニングして、二層目の導電プラグ２１に接続されるビット線ＢＬを形成する。ビット線ＢＬは、導電プラグ２１，１６ｂ、ビアコンタクトパッド１７ｂを介して不純物拡散領域７ｂに電気的に接続される。
【００７５】
上記した実施形態において、シリコン基板１の上方では、素子分離絶縁層２、導電性パッド５ｃ、第１層間絶縁層１０、キャパシタＱ、第２層間絶縁層１５、下部電極用引出配線１７ｄが順に形成されている。
【００７６】
そして、別々にキャパシタＱの下部電極１２ａと第４の導電プラグ１６ｄを別々のホール９ａ，１０ｄを通して導電パッド５ｃの上面に接続し、さらに第４の導電性プラグ１６ｄ上に下部電極用引出配線１７ｄを接続している。
【００７７】
したがって、下部電極１２ａを第２層間絶縁層１５上に電気的に引き出すために、下部電極用引出配線１７ｄを下部電極１２ａの上面にコンタクトホールを通して接続する必要がなくなる。これにより、下部電極１２ａの上にコンタクトホールを形成する必要がなくなり、コンタクトホールを通して還元ガスが下部電極１２ａに直接曝されないので、還元ガスが下部電極１２ａに沿って強誘電体層１３に供給されることが防止される。
【００７８】
さらに、下部電極１２ａのコンタクト領域の上面を誘電体層１３ａで覆うことが可能になる。従って、保護機能も有するＰＺＴなどの誘電体層１３ａによって下部電極１２ａの上面のほぼ全面を覆うことにより、キャパシタＱを形成した後の工程において、下部電極１２ａの触媒作用による強誘電体層１３ａの劣化が抑制されてキャパシタＱの特性が良好に保持される。誘電体層１３ａの劣化は、層間絶縁層１５，１８内に含まれる水分、水素との反応にも起因している。
【００７９】
次に、下部電極１２ａを誘電体層１３ａから露出させた場合と露出させない場合を比較した実験結果を説明する。
【００８０】
図１５（ａ） は、絶縁層の上に幅２μｍ程度のストライプ状の下部電極３１を間隔をおいて複数形成した状態を示している。そして、図１５（ｂ） は、下部電極３１の上に強誘電体層３２を形成するとともに、強誘電体層３２上に複数の上部電極３３を間隔をおいて多数形成した構造の一部を示している。１つのキャパシタは、１つの上部電極３３及びその下方の強誘電体層３２及び下部電極３１から構成されている。
【００８１】
また、１つの下部電極３１の端部には、他の下部電極３１の端部に比べて長手方向に１２０μｍの長さに突出され且つ強誘電体層３２から露出された延長領域３４を有している。
【００８２】
そして、キャパシタの残留分極電荷量（２Ｐｒ）をサンプリングして測定したところ、図１６に示すような測定結果となった。
【００８３】
図１６に示した＃番号は図１５（ｂ） に示した＃番号のキャパシタに対応している。
【００８４】
図１６によれば、下部電極３１が１２０μｍの長さで強誘電体層３２から突出した領域に近い＃１１、＃１２、＃１３のキャパシタの２Ｐｒが他のキャパシタよりも小さくて３０μＣ／ｃｍ２ 以下となっていた。また、全ての上面が強誘電体層３２で覆われた下部電極３１の端部に近い＃１〜＃９のキャパシタは、いずれも下部電極３１の中央領域の＃１０のキャパシタとほぼ同じ２Ｐｒの大きさ、６０μＣ／ｃｍ２ 以上となり強誘電体キャパシタとしての特性は良好であった。
【００８５】
以上のように、キャパシタのストライプ状の下部電極のコンタクト領域では、上面が強誘電体層に覆われ且つ下面から電気的に引き出される構造を採用することにより、強誘電体キャパシタの特性が向上される。
（付記１）半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層の上に形成された導電性パターンと、
前記導電性パターンを覆う第２絶縁層と、
前記導電性パターンの上方であって前記第２絶縁層内に形成された第１ホールと、
前記第２絶縁層上に形成されて前記第１ホールを通して下面が前記導電性パターンに電気的に接続されるコンタクト領域を有するキャパシタの下部電極と、
前記下部電極の上に形成される前記キャパシタの誘電体層と、
前記コンタクト領域以外の領域の前記誘電体層上に形成された前記キャパシタの上部電極と、
前記上部電極及び前記第２絶縁層の上方に形成された第３絶縁層と、
前記導電性パターンの上方であって前記第１ホールから間隔をおいて前記第３絶縁層及び前記第２絶縁層内に形成された第２のホールと、
前記第３絶縁層上に形成されて前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線と
を有することを特徴とする半導体装置。
（付記２）前記誘電体層は、前記コンタクト領域の上面にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記誘電体層は、強誘電体から構成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記導電性パターンは、少なくともシリコン層とシリサイド層の一方から構成されていることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記導電性パターンと同じ層構成からなるワード線が前記半導体基板の上方に形成されていることを特徴とする付記１乃至付記４５のいずれかに記載の半導体装置。
（付記６）前記下部電極の前記コンタクト領域の下面は前記第１ホールを通して前記導電性パターンに接続されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記前記第２ホール内には、前記下部電極引出配線と前記導電性パターンに接続される導電プラグが形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記下部電極は少なくとも貴金属と貴金属酸化物のいずれかから構成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記下部電極及び前記誘電体層はストライプ状に形成され、かつ前記上部電極は前記誘電体層上に間隔をおいて複数形成されていることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）前記上部電極の上であって前記第３絶縁層に形成された第３ホールと、
前記第３絶縁層の上に形成されて前記第３ホールを通して前記上部電極に電気的に接続される上部電極引出配線と
を有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。
（付記１１）半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層の上に導電層を形成する工程と、
前記導電層をパターニングして導電性パターンを形成する工程と、
前記導電性パターン及び前記第１絶縁層の上に第２絶縁層を形成する工程と、
前記導電性パターンの上方であって前記第２絶縁層に第１ホールを形成する工程と、
前記第１ホール内と前記第２絶縁層上に下部電極用導電層を形成する工程と、
前記下部電極用導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に上部電極用導電層を形成する工程と、
前記上部電極用導電層をパターニングすることにより前記第１ホールから離れた領域にキャパシタ上部電極を形成する工程と、
前記誘電体層をパターニングすることにより少なくとも前記上部電極の下にキャパシタ誘電体層を形成する工程と、
前記下部電極用導電層をパターニングすることにより前記キャパシタ誘電体層の下から前記第１ホール内に至る範囲を含む領域に前記導電性パターンに電気的に接続されるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極、前記キャパシタ誘電体層及び前記キャパシタ上部電極及び前記第２絶縁層の上方に第３絶縁層を形成する工程と、
前記導電パターンの上方であって前記第３絶縁層及び前記第２絶縁層内に前記第１ホールから間隔をおいて第２ホールを形成する工程と、
前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線を前記第３絶縁層上に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１２）前記キャパシタ誘電体層は、前記上部電極の下から前記キャパシタ下部電極の端部に至る範囲に形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記下部電極引出配線を形成する前に、前記導電性パターンと前記下部電極引出配線を電気的に接続するための導電プラグを前記第２ホール内に形成する工程をさらに有することを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）前記導電層をパターニングすることにより前記半導体基板の上方にワード線を形成する工程をさらに有することを特徴とする付記１１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第３絶縁層をパターニングすることにより前記キャパシタ上部電極の上に第３ホールを形成する工程と、
前記第３ホール内から引き出される上部電極引出電極を前記第３絶縁層上に形成する工程と
をさらに有することを特徴とする付記１１乃至付記１４のいずれかに記載の半導体装置の製造方法。
【００８６】
【発明の効果】
以上述べたように本発明によれば、半導体基板の上方で、第１絶縁層、導電性パターン、第２絶縁層、キャパシタ、第３絶縁層、下部電極引出配線が順に形成され、キャパシタの下部電極が導電性パターンの上面に接続され、さらに、下部電極引出配線も導電性パターンの上方から電気的に接続されている。
【００８７】
したがって、下部電極の上にコンタクトホールを形成する必要がなくなり、コンタクトホールを通して還元ガスを下部電極に供給することを防止でき、下部電極を有するキャパシタの特性を良好に保つことができる。
【００８８】
また、下部電極の上面の全体を誘電体層で覆うことが可能になり、キャパシタを形成した後の工程において、下部電極を構成するプラチナの触媒作用による強誘電体層の劣化を抑制してキャパシタの特性を良好にすることができる。
【図面の簡単な説明】
【図１】図１は、従来装置を示す平面図である。
【図２】図２は、従来装置を示す第１の断面図である。
【図３】図３は、従来技術を示す第２の断面図である。
【図４】図４（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その１）である。
【図５】図５（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その２）である。
【図６】図６（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その３）である。
【図７】図７（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第１方向の断面図（その４）である。
【図８】図８は、本発明の実施形態に係る半導体装置の第１方向の断面図（その５）である。
【図９】図９（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その１）である。
【図１０】図１０（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その２）である。
【図１１】図１１（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その３）である。
【図１２】図１２（ａ），（ｂ） は、本発明の実施形態に係る半導体装置の第２方向の断面図（その４）である。
【図１３】図１３は、本発明の実施形態に係る半導体装置の第２方向の断面図（その５）である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の平面図である。
【図１５】図１５（ａ） は、キャパシタの下部電極の配置を示す平面図、図１５（ｂ） は、図１５（ａ） に示す下部電極に形成されたキャパシタの配置を示す平面図である。
【図１６】図１６は、図１５（ｂ） に示した複数のキャパシタのそれぞれの２Ｐｒの値を示す図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…ｐウェル、４…ゲート絶縁層、５ａ，５ｂ…ゲート電極、５ｃ…導電性パッド、６…保護絶縁層、７ａ〜７ｃ…不純物拡散領域、８…側壁絶縁層、９…カバー絶縁層、９ａ…コンタクトホール、１０，１５，１８…層間絶縁層、１０ａ〜１０ｄ…コンタクトホール、１１…下地絶縁層、１２…第１導電層、１２ａ…下部電極、１３…強誘電体層、１３…誘電体層、１４…第２導電層、１４ａ…上部電極、１５ａ…コンタクトホール、１６ａ〜１６ｄ…導電プラグ、１７ａ，１７ｃ…上部電極用配線、１７ｂ…コンタクトパッド、１７ｄ…下部電極用引出配線。
Claims (4)
- 半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層の上に形成された導電性パターンと、
前記導電性パターンを覆う第２絶縁層と、
前記導電性パターンの上方であって前記第２絶縁層内に形成された第１ホールと、
前記第２絶縁層上に形成されて前記第１ホールを通して下面が前記導電性パターンに電気的に接続されるコンタクト領域を有するキャパシタの下部電極と、
前記下部電極の上に形成される前記キャパシタの誘電体層と、
前記コンタクト領域以外の領域の前記誘電体層上に形成された前記キャパシタの上部電極と、
前記上部電極及び前記第２絶縁層の上方に形成された第３絶縁層と、
前記導電性パターンの上方であって前記第１ホールから間隔をおいて前記第３絶縁層及び前記第２絶縁層内に形成された第２のホールと、
前記第３絶縁層上に形成されて前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線と
を有することを特徴とする半導体装置。 - 前記誘電体層は、前記コンタクト領域の上面にも形成されていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層の上に導電層を形成する工程と、
前記導電層をパターニングして導電性パターンを形成する工程と、
前記導電性パターン及び前記第１絶縁層の上に第２絶縁層を形成する工程と、
前記導電性パターンの上方であって前記第２絶縁層に第１ホールを形成する工程と、
前記第１ホール内と前記第２絶縁層上に下部電極用導電層を形成する工程と、
前記下部電極用導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に上部電極用導電層を形成する工程と、
前記上部電極用導電層をパターニングすることにより前記第１ホールから離れた領域にキャパシタ上部電極を形成する工程と、
前記誘電体層をパターニングすることにより少なくとも前記上部電極の下にキャパシタ誘電体層を形成する工程と、
前記下部電極用導電層をパターニングすることにより前記キャパシタ誘電体層の下から前記第１ホール内に至る範囲を含む領域に前記導電性パターンに電気的に接続されるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極、前記キャパシタ誘電体層及び前記キャパシタ上部電極及び前記第２絶縁層の上方に第３絶縁層を形成する工程と、
前記導電パターンの上方であって前記第３絶縁層及び前記第２絶縁層内に前記第１ホールから間隔をおいて第２ホールを形成する工程と、
前記第２ホールを通して前記導電性パターンに電気的に接続される下部電極引出配線を前記第３絶縁層上に形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記キャパシタ誘電体層は、前記上部電極の下から前記キャパシタ下部電極の端部に至る範囲の形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
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