JP4053307B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
現在量産されているFeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタはプレーナー構造である。
【0003】
しかし、今後高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタが必要となる。 スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのための導電性プラグを有している。その導電性プラグの材料として、例えば特開2001ー44376号公報に記載されているように、タングステン又はポリシリコンを用いるのが一般的である。
【0004】
一方、FeRAMは、ロジック品と混載する商品が多い。ロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータももちろんタングステンプラグ抵抗の値を用いている。
【0005】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味を考慮して、ロジック混載FeRAMにおけるコンタクトプラグとしては従来どおりタングステンプラグを用いるのが好ましい。
【0006】
次に、FeRAMのメモリセルにおいて、タングステンプラグの上に接続されるスタックキャパシタの形成工程を説明する。
【0007】
まず、図1(a) に示す構造になるまでの工程を説明する。
【0008】
シリコン基板101の素子形成領域の周囲に素子分離絶縁膜102を形成し、その後に素子形成領域にウェル103を形成する。さらに、ウェル103に2つのMOSトランジスタ104を形成する。
【0009】
MOSトランジスタ104は、ウェル103上にゲート絶縁膜104aを介して形成されたゲート電極104bと、ゲート電極104bの両側のウェル領域103内に形成されてソース/ドレインとなる不純物拡散領域104c,104dを有している。また、ゲート電極104bの両側面には、不純物拡散領域104c内に不純物高濃度領域104dを形成するための絶縁性サイドウォール105が形成される。
【0010】
その後に、MOSトランジスタ104を覆う層間絶縁膜107をシリコン基板101上に形成する。
【0011】
続いて、層間絶縁膜107のうちMOSトランジスタ104の一方の不純物拡散領域104c上に第1コンタクトホール107aを形成した後に、コンタクトホール107a内と層間絶縁膜107上にタングステン膜108を形成する。
【0012】
次に、図1(b) に示すように、層間絶縁膜107上に形成されたタングステン膜108は、化学機械研磨(CMP)法によって除去される。そして、コンタクトホール107a内に残されたタングステン膜108をコンタクトプラグ108aとして用いる。
【0013】
次に、図1(c) に示すように、コンタクトプラグ108aと層間絶縁膜107の上に、第1金属膜109、強誘電体膜110、第2金属膜111を順に形成する。
【0014】
さらに、第1金属膜109、強誘電体膜110及び第2金属膜111をフォトリソグラフィー法によりパターニングすることにより強誘電体キャパシタ112を形成する。強誘電体キャパシタ112において、第1金属膜109を下部電極とし、第2金属膜111を上部電極とする。強誘電体キャパシタ112はスタック型であり、下部電極109aはその下のコンタクトプラグ108aを介してMOSトランジスタ104の一方の不純物拡散層104cに接続される。
【0015】
【発明が解決しようとする課題】
ここで、強誘電体キャパシタ直下のプラグについて考える。
【0016】
コンタクトプラグ形成時にCMP処理を行うが、その時に図1(b) に示したように、コンタクトプラグの周囲にエロージョンやリセスが発生して段差が生じ、同時にコンタクトプラグの上面も研磨されてしまう。この段差は、下部電極109に僅かな凹部を生じさせてその上の強誘電体膜110の結晶化に悪影響を及ぼして分極特性を劣化させることがある。
【0017】
また、強誘電体キャパシタ112を形成する工程やその後の工程では、結晶化アニールあるいは回復アニールなど数々の熱工程を必要とする。
【0018】
ところで、特開平10−303398号公報に記載されているように、強誘電体キャパシタ直下のコンタクトプラグの材料にタングステンを用いた場合、タングステンプラグは非常に速い速度で且つ低い温度で酸化して下部電極とでコンタクト不良を生じさせる。また、強誘電体キャパシタ直下のコンタクトプラグの材料にポリシリコンを用いる場合でも、タングステンほどではないにしろやはり酸化してしまう。一旦酸化が始まるとプラグ全体まで広がり、容易にコンタクト不良を起こし、FeRAMデバイスの歩留まりの低下を引き起こす。
【0019】
このように、強誘電体キャパシタの性能を向上させるには、さまざまなアニールを必要とするのだが、強誘電体キャパシタ直下のコンタクトプラグを正常に機能させるためにはある程度温度を下げる必要がある。
【0020】
従って、強誘電体のキャパシタの性能向上とプラグのコンタクトの性能向上はトレードオフの関係にあった。
【0021】
また、従来の強誘電体キャパシタの性能を維持するための技術として、バリアメタルを介してコンタクトプラグと下部電極を接続するとともに下部電極の下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特開2000−138349号公報、特開2000−349252号公報に記載されている。そのような構造を形成するために、バリアメタルとその周囲の絶縁膜の双方の上面を平坦化する研磨工程が加わえられているが、絶縁膜とバリアメタルとの研磨速度の違いから、図1(b) に示したと同様にエロージョンやリセスが発生するおそれがある。しかも、バリアメタルと絶縁膜の成膜工程や絶縁膜とバリアメタルの研磨工程が加わり、さらにコンタクトプラグに対するバリアメタルの位置合わせマージンを考えなくてはならず、微細化には不向きである。
【0022】
また、コンタクトプラグの酸化防止構造として、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成することが、特開2000−349255号公報、特開2000−174224号公報に記載されている。しかし、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しい。
【0023】
本発明の目的は、キャパシタ下部電極とコンタクトプラグのコンタクトを良好にすることができる半導体装置の製造方法を提供することにある。
【0024】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜と前記絶縁膜にホールを形成する工程と、前記ホール内と前記第1導電膜上に第2導電膜を形成する工程と、前記第1導電膜をストッパーとして前記第2導電膜を研磨して前記ホール内に導電性プラグを形成する工程と、前記導電性プラグ及び前記第1導電膜の上に第3導電膜、誘電体膜、第4導電膜を順に形成する工程と、前記第4導電膜、前記誘電体膜、前記第3導電膜及び前記第1導電膜をパターニングしてキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【0025】
次に、本発明の作用について説明する。
【0026】
本発明に関連する半導体装置によれば、半導体基板上の絶縁膜に形成されるホール内に埋め込まれる導電性プラグの上端部を絶縁膜から上にはみ出させ、その導電性プラグのうち絶縁膜から出ている部分をキャパシタ下部電極で包むように接続している。
【0027】
従って、導電性プラグとキャパシタ下部電極の接続面積が増えてそれらのコンタクトが良好になる。しかも、導電性プラグの上端部はホールよりも上の位置にあるが、その上端部は絶縁膜の上でキャパシタ下部電極に囲まれているので、キャパシタ形成時又はその後に行われる酸素雰囲気中でのアニールにより導電性プラグが酸化されることはない。
【0028】
また、本発明の半導体装置の製造方法によれば、金属又は導電性金属酸化物からなるストッパー膜を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホールを形成し、ホール内とストッパー膜上にプラグ用導電膜を形成し、プラグ用導電膜をストッパー膜の上から研磨により除去してホール内に残すことによりホール内に導電性プラグを形成し、導電性プラグ及びストッパー膜の上に下部電極用導電膜、誘電体膜、上部電極用導電膜を順に形成し、その後に、絶縁膜上のストッパー膜、下部電極用導電膜、誘電体膜及び上部電極用導電膜をパターニングしてキャパシタを形成するようにしている。
【0029】
従って、絶縁膜上面上からストッパー膜を除去した後の研磨によって導電性プラグの上面とストパー膜の上面を平坦化する場合に、導電性プラグの周囲に存在するストパー膜は、酸化シリコン等の絶縁膜に比べて研磨され難いので、導電性プラグの周辺にエロージョンやリセスが生じ難くなり、研磨面の平坦性が向上する。
【0030】
これにより、導電性プラグとストパー膜の上に形成される下部電極用導電膜が従来よりも平坦になって、下部電極用導電膜の上に形成される誘電体膜の結晶性が向上する。
【0031】
また、導電性プラグの形成のための研磨の最終段階でストッパー膜上面と導電性プラグ上面との平坦化を同時に行われるので、従来よりも増加する工程は主にストッパー膜の形成工程が増える程度であり、ストッパー膜を単独でパターニングすることはないしそのパターニングのための位置合わせをする必要はなく、スループットの大幅の低下や歩留まりの低下が避けられる。また、ストッパー膜は下部電極用導電膜に続いてパターニングされて、キャパシタの下部電極の下層部を構成する。
【0032】
なお、ストッパー膜としては、例えばキャパシタ下部電極などに用いられるイリジウム(白金族金属膜)などを用いる。
【0033】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【0034】
図2〜図9は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【0035】
まず、図2(a) に示す断面構造を形成するまでの工程を説明する。
【0036】
図2(a) に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜2を形成する。そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【0037】
続いて、シリコン基板1のメモリセル領域Aとロジック領域Bのそれぞれにおける所定のトランジスタ形成領域にn型不純物とp型不純物のいずれかを選択的に導入してウェル1a,1bを形成する。なお、図において、メモリセル領域Aのウェル1aはp型であり、ロジック領域Bのウェル1bはn型を示しているが、ロジック領域BにおいてCMOSが形成される場合にはn型とp型の双方のウェルが形成される。n型のウェルとp型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【0038】
さらに、シリコン基板1のウェル1a,1bの表面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜を形成する。
【0039】
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、メモリセル領域Aのウェル1a上にゲート電極4a,4bを形成し、同時にロジック領域Bのウェル1b上にもゲート電極4cを形成する。それらのゲート電極4a,4b,4cは、ゲート絶縁膜3を介してシリコン基板1の上に形成される。
【0040】
なお、メモリセル領域Aでは、1つのウェル1a上には2つのゲート電極4a,4bが並列に形成され、それらのゲート電極4a,4bはワード線の一部を構成する。
【0041】
次に、メモリセル領域Aにおいて、p型のウェル1aのうちゲート電極4a,4bの両側にn型不純物、例えばリンをイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。これと同時に、ロジック領域Bのp型のウェル(不図示)にもn型不純物をイオン注入してソース/ドレインとなるn型不純物拡散領域を形成する。
【0042】
さらに、ロジック領域Bのn型のウェル1bでは、ゲート電極4cの両側にp型不純物、例えばホウ素がイオン注入されて第1及び第2のp型不純物拡散領域5d,5eが形成される。
【0043】
さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極4a,4b.4cの両側部分に絶縁性のサイドウォールスペーサ6として残す。
【0044】
続いて、メモリセル領域Aにいおてゲート電極4a,4bとサイドウォールスペーサ6をマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入することにより、第1〜第3のn型不純物拡散領域5a〜5cのそれぞれに高濃度不純物領域を形成する。これと同時に、ロジック領域Bにおけるn型不純物拡散領域にもn型不純物をイオン注入して高濃度不純物領域を形成する。
【0045】
この後に、ロジック領域Bにおいてゲート電極4cとサイドウォールスペーサ6をマスクに使用して第1及び第2のp型不純物拡散領域5d,5eに再びp型不純物をイオン注入して高濃度不純物領域を形成する。
【0046】
なお、p型不純物とn型不純物の打ち分けは、レジストパターンを使用して行われる。
【0047】
メモリセル領域Aの1つのウェル1aにおいて、2つのゲート電極4a,4bの間の第1のn型不純物拡散領域5aは後述するビット線に電気的に接続され、ウェル1aの両端側寄りの第2、第3のn型不純物拡散領域5b,5cは後述するキャパシタの下部電極に電気的に接続される。
【0048】
以上の工程により、メモリセル領域Aのp型のウェル1aにはゲート電極4a,4bとLDD構造のn型不純物拡散領域5a〜5cを有する2つのn型のMOSトランジスタT1 ,T2 が1つのn型不純物拡散領域5aを共通にして形成される。また、ロジック領域Bにおいてもn型のウェル1bにはゲート電極4cとp型不純物拡散領域5d,5eを有するp型のMOSトランジスタT3 が形成される。なお、ロジック領域内のp型のウェル(不図示)にもn型のMOSトランジスタが形成される。
【0049】
次に、MOSトランジスタT1 ,T2 ,T3 を覆うカバー絶縁膜7として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、第1層間絶縁膜8として膜厚1.0μm程度の酸化シリコン(SiO2)をカバー絶縁膜7の上に形成する。その後に、第1層間絶縁膜8の上面を化学機械研磨(CMP)法により平坦化する。
【0050】
続いて、例えば第1層間絶縁膜8を窒素(N2)プラズマ雰囲気に650℃の基板温度で30分間晒して脱ガスを行う。
【0051】
次に、図2(b) に示す構造を形成するまでの工程を説明する。
【0052】
まず、フォトリソグラフィ法により第1層間絶縁膜8とカバー絶縁膜7をパターニングして、メモリセル領域Aでは第1のn型不純物拡散領域5aに到達する深さの第1のコンタクトホール8aを形成し、同時に、ロジック領域Bでは第1及び第2のp型不純物拡散領域5d,5eの上に第2、第3のコンタクトホール8d,8eを形成する。
【0053】
その後、第1層間絶縁膜8上面と第1〜第3のコンタクトホール8a,8d,8e内面に、グルー膜9aとして膜厚20nmのチタン(Ti)膜と膜厚50nmの窒化チタン(TiN )膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によってタングステン(W)膜9bをグルー膜9a上に成長してコンタクトホール8a,8d,8e内を完全に埋め込む。
【0054】
続いて、タングステン膜9b、グルー膜9aをCMP法により研磨して第1層間絶縁膜8の上面上から除去する。
【0055】
これにより、メモリセル領域Aにおいて第1のコンタクトホール8a内に残されたタングステン膜9b及びグルー膜9aは、第1のn型不純物拡散領域5aに接続される第1の導電性プラグ10aとして使用される。また、ロジック領域Bにおいて第2、第3のコンタクトホール8d,8e内に残されたタングステン膜9b及びグルー膜9aは、第1及び第2のp型不純物拡散領域5d,5eに接続される第2,第3の導電性プラグ10d,10eとして使用される。
【0056】
なお、第1、第2及び第3の導電性プラグ10a,10d,10eを、ドープトシリコンから構成してもよい。
【0057】
その後に、図3(a) に示すように、第1層間絶縁膜8上と第1〜第3の導電性プラグ10a,10d,10e上に、膜厚100nmの窒化シリコン(Si3N4)よりなる酸化防止絶縁膜11aと膜厚100nmのSiO2よりなる下地絶縁膜11bをプラズマCVD法により順に形成する。そのSiO2は、TEOSを用いてプラズマCVDにより成長される。
【0058】
酸化防止絶縁膜11aは、後で行われる熱処理の際に第1〜第3の導電性プラグ(コンタクトプラグ)10a,10d,10eが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば70nm以上にすることが望ましい。第1〜第3の導電性プラグ10a,10d,10eを構成するタングステンが異常酸化すると電気抵抗が高くなるおそれがある。
【0059】
さらに、キャパシタ下部電極としても機能する金属よりなるストッパー膜13をスパッタにより形成する。ストッパー膜13として例えば膜厚50nmのイリジウム(Ir)膜を成膜する。その他に、ストッパー膜13として、プラチナ、ルテニウムその他の白金族金属又はその酸化物を用いてもよい。
【0060】
次に、図3(b) に示すように、レジストパターン(不図示)を用いて、ストッパー膜13、下地絶縁膜11b、酸化防止絶縁膜11a、第1層間絶縁膜8及びカバー絶縁膜7をエッチングすることにより、メモリセル領域Aにおける第2及び第3のn型不純物拡散領域5b,5cの上に、第4及び第5のコンタクトホール8b,8cを形成する。
【0061】
さらに、図4(a) に示すように、ストッパー膜13上面と第4及び第5のコンタクトホール8b,8c内にグルー膜12aとして膜厚20nmのチタン膜と窒化チタン膜をスパッタにより順に形成する。さらに、グルー膜12aの上にタングステン膜12bを形成する。第4及び第5のコンタクトホール8b,8c内はグルー膜12aとタングステン膜12bにより完全に埋め込まれる。
【0062】
続いて、図4(b) に示すように、タングステン膜12b及びグルー膜12aをCMP法により研磨してストパー膜13の上面上から除去する。これにより第4及び第5のコンタクトホール8b,8c内に残されたタングステン膜12b及びグルー膜12aをそれぞれ第4、第5の導電性プラグ(コンタクトプラグ)14b,14cとする。この状態では、第1〜第3の導電性プラグ10a,10d,10eは酸化防止絶縁膜11aと下地絶縁膜11bに覆われた状態となる。
【0063】
さらに、第1層間絶縁膜8を窒素(N2)プラズマ雰囲気に350℃の基板温度で120秒間さらす。
【0064】
なお、タングステン膜12b及びグルー膜12aの代わりに、不純物がドープされたポリシリコン(半導体)膜をCVD法により形成してもよい。
【0065】
この状態で、第4、第5の導電性プラグ14b,14cの上端部は、下地絶縁膜13からはみ出した状態となって、その周囲はストッパー膜13によって囲まれている。第4、第5の導電性プラグ14b,14cを構成するタングステン膜12b及びグルー膜12aを研磨する際にストッパー膜13は研磨ストッパーとして機能する。
【0066】
そこで、第4、第5の導電性プラグ14b,14cを構成するタングステン(W)膜とポリシリコン(Poly-Si)膜の研磨速度の値と、タングステン(W)膜又はポリシリコン(Poly-Si)膜の研磨の時のストッパー膜13を構成するイリジウム(Ir)金属膜の研磨速度とを表1に示す。
【0067】
【表1】
【0068】
さらに、表1では、イリジウム金属膜に対するポリシリコン膜の研磨選択比とイリジウム金属膜に対するタングステン膜の研磨選択比も示している。ここで、CMPの工程において使用されるタングステンCMP(W−CMP)用のスラリーとして例えばCABOT社製の商品SSW2000を用い、また、CMPの工程において使用されるポリシリコンCMP(Poly-Si −CMP)用スラリーとしてフジミ社製の商品PL6103を用いる。
【0069】
表1によれば、CMPの工程においてストッパー膜13は殆ど研磨されないので、第4,第5の導電性プラグ14b,14cの周囲にエロージョン、ディッシングの発生する心配はなく、第4,第5の導電性プラグ14b,14cの上面とストッパー膜13の上面は殆ど同じレベルになり、平坦化の精度が図1に示す従来よりも高くなる。なお、平坦性が確保できれば、研磨の代わりにエッチバックを用いてもよい。
【0070】
次に、図5(a) に示す構造を形成するまでの工程を説明する。
【0071】
まず、第4及び第5の導電性プラグ14b,14c及びストッパー膜13の上に下部電極用導電膜15として、白金族金属又はその酸化物、例えば膜厚200nmのイリジウム(Ir)膜と膜厚23nmの酸化プラチナ(PtO) 膜と膜厚50nmのプラチナ(Pt)膜をスパッタにより順に形成する。
【0072】
なお、下部電極用導電膜15を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜10bをアニールする。アニール方法として、例えば、アルゴン雰囲気中で750℃、60秒のRTA(rapid thermal annealing) を採用する。
【0073】
次に、下部電極用導電膜15上に、強誘電体膜16として例えば膜厚200nmのPZT膜をスパッタ法により形成する。強誘電体膜16の形成方法は、その他に、MOD(metal organic deposition)法、MOCVD( 有機金属CVD)法、ゾル・ゲル法などがある。また、強誘電体膜16の材料としては、PZTの他に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【0074】
続いて、酸素含有雰囲気中で強誘電体膜16をアニールにより結晶化する。そのアニールとして、例えばアルゴン(Ar)と酸素(O2)の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする2ステップのRTA処理を採用する。
【0075】
さらに、強誘電体膜16の上に、上部電極用導電膜17として例えば膜厚200nmの酸化イリジウム(IrO2)をスパッタ法により形成する。
【0076】
この後に、上部電極用導電膜17上に、ハードマスク18としてTiN 膜とSiO2膜を順に形成する。そのハードマスク18は、フォトリソグラフィー法により第4及び第5導電性プラグ14b,14cの上方にキャパシタ平面形状となるようにパターンされる。
【0077】
そして、ハードマスク18に覆われない領域の上部電極用導電膜17、強誘電体膜16、下部電極用導電膜15、ストッパー膜13を順次エッチングする。
【0078】
その後に、ハードマスク18を除去する。
【0079】
以上により、図5(b) に示すように、メモリセル領域Aにおける下地絶縁膜11bの上にはキャパシタQ1 ,Q2 が形成される。
【0080】
キャパシタQ1 ,Q2 は、下部電極用導電膜15よりなる下部電極13a,13bと、強誘電体膜14よりなる誘電体膜14b,14cと、上部電極用導電膜17よりなる上部電極17a,17bを有する。ここで、第4,第5の導電性プラグ14b,14cの上端部の周囲に残されたストッパー膜13は、下部電極15a,15bの一部を構成し、下部電極用導電膜を兼用した金属膜であるといえる。
【0081】
これにより、メモリセル領域Aの1つのウェル1aでは、第1つのキャパシタQ1 の下部電極13aは第4の導電性プラグ12aを介して第2のn型不純物拡散領域5bに電気的に接続され、また、第2のキャパシタQ2 の下部電極13bは第5の導電性プラグ12bを介して第3のn型不純物拡散領域5cに電気的に接続される。
【0082】
続いて、エッチングによる強誘電体膜16のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含む炉内で行われる。
【0083】
次に、図6(a) に示すように、キャパシタQ1 ,Q2 を覆うキャパシタ保護膜19として膜厚50nmのアルミナをスパッタにより下地絶縁膜11b上に形成する。このキャパシタ保護膜19は、プロセスダメージからキャパシタQ1 ,Q2 を保護するものであって、アルミナの他、PZTで構成してもよい。
【0084】
その後に、酸素含有雰囲気中で650℃で60分間の条件でキャパシタQ1 ,Q2 をアニールする。
【0085】
続いて、TEOSガスを用いるHDP(High Density Plasma) を用いたCVD法により、第2層間絶縁膜20として膜厚1.0μm程度の酸化シリコン(SiO2)をキャパシタ保護膜19上に形成する。さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜20の残りの膜厚は、上部電極17a,17b上で300nm程度とする。
【0086】
次に、図6(b) に示す構造を形成するまでの工程を説明する。
【0087】
まず、レジストマスク(不図示)を用いて、第2層間絶縁膜20、キャパシタ保護膜19、下地絶縁膜11b及び酸化防止絶縁膜11aをエッチングすることにより、メモリセル領域Aでは第1の導電性プラグ10aの上に第6のコンタクトホール21aを形成するとともに、ロジック領域Bでは、第2、第3の導電性プラグ10d,10eの上に第7、第8のコンタクトホール21d,21eを形成する。
【0088】
このエッチング後に、酸素雰囲気中で550℃、60分のアニールを施す。
【0089】
続いて、第6〜第8のコンタクトホール21a,21d,21e内と第2層間絶縁膜22上に、グルー膜22aとして膜厚50nmのTiN 膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン膜22bをグルー膜22aの上に成長して第6〜第8のコンタクトホール21a,21d,21e内を完全に埋め込む。
【0090】
続いて、タングステン膜22b、グルー膜22aをCMP法により研磨して第2層間絶縁膜20の上面上から除去する。そして、第6〜第8のコンタクトホール21a,21d,21e内に残されたタングステン膜22b及びグルー膜22aを第6〜第8の導電性プラグ23a,23d,23eとする。
【0091】
さらに、窒素プラズマ雰囲気中で第2層間絶縁膜18を350℃、120秒の条件でアニールする。
【0092】
これにより、メモリセル領域Aにおいて、第6の導電性プラグ23aは第1の導電性プラグ10aに接続されてvia-to-viaコンタクトとなり、第1の不純物拡散領域5aに電気的に接続される。また、ロジック領域Bにおいても、第7及び第8の導電性プラグ23d,23eは、それぞれ第2,第3の導電性プラグ10d,10eに接続されてそれらの下のp型不純物拡散領域5d、5eに電気的に接続される。
【0093】
次に、図7(a) に示すように、第6〜第8の導電性プラグ23a,23d,23e上と第2層間絶縁膜20上に、第2の酸化防止膜24としてSiON膜をCVD法により100nmの厚さに形成する。
【0094】
続いて、図7(b) に示すように、第2の酸化防止膜24と第2層間絶縁膜22をフォトリソグラフィー法によりパターニングしてキャパシタQ1 ,Q2 の上部電極17a,17b上にホール25a,25bを形成する。ホール25a,25bを形成することによりダメージを受けたキャパシタQ1 ,Q2 はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度550℃として60分間行われる。
【0095】
その後に、第2層間絶縁膜20上に形成された第2の酸化防止膜24をエッチバックによって除去する。これにより、第6〜第8の導電性プラグ23a,23d,23eの表面が露出する。
【0096】
次に、図8に示す構造を形成するまでの工程を説明する。
【0097】
まず、キャパシタQ1 ,Q2 の上部電極17a,17b上のホール25a,25b内と第2層間絶縁膜20の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN 、膜厚400nmのAl-Cu 、膜厚5nmのTi、及び70nmのTiN 膜を順に形成する。
【0098】
その後に、多層金属膜をパターニングすることにより、メモリセル領域A内でホール25a,25bを通して上部電極17a,17bに接続される一層目金属配線26b,26cと、第6の導電性プラグ23aに接続される導電性パッド26aを形成する。これと同時に、ロジック領域Bでは、第7、第8の導電性プラグ23d,23eに接続される一層目配線26d,26eを形成する。
【0099】
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン(SiON)などの反射防止膜(不図示)を30nmの厚さに形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止膜は、多層金属膜のパターニング後にそのまま残してもよい。
【0100】
さらに、第2層間絶縁膜20と一層目金属配線26b,26c,26d,26eと導電性パッド26aの上に第3層間絶縁膜27を形成する。
【0101】
次に、図9に示す構造を形成するまでの工程を説明する。
【0102】
まず、第3層間絶縁膜27をパターニングしてメモリセル領域A内の導電性パッド26aの上にビット線コンタクト用のホール27aを形成し、同時に、ロジック領域Bの一層目配線26eの上にも配線コンタクト用のホール27bを形成する。また、それらのホール27a,27bのそれぞれの中に下から順にTi膜、TiN 膜及びW膜からなる第9、第10の導電性プラグ28a,28bを形成する。
【0103】
次に、ビット線BLを含む二層目金属配線29a,29bを第3層間絶縁膜27上に形成する。そのビット線BLは、第9の導電性プラグ28aに接続されることにより、その下の第9の導電性プラグ28a、導電性パッド26a、第6の導電性プラグ23a及び第1の導電性プラグ10aを介して第1のn型不純物拡散領域5aに電気的に接続される。
【0104】
その後、二層目金属配線29a,29bを覆う絶縁膜等が形成され、最後にTEOS原料酸化シリコン膜と窒化シリコン膜により構成されるカバー絶縁膜を形成するが、その詳細は省略する。
【0105】
以上の実施形態によれば、第1層間絶縁膜8に形成される第4,第5のコンタクトホール8b,8c内に埋め込まれる第4,第5の導電性プラグ14b,14cの上端部を第1層間絶縁膜8から上にはみ出させ、第4,第5の導電性プラグ14b,14cのうち第1層間絶縁膜8から出ている部分をストッパー膜13及び下部電極用導電膜15からなる下部電極15a,15bで包むように接続している。
【0106】
従って、第4,第5の導電性プラグ14b,14cと下部電極15a,15bの接続面積が従来よりも大きくなりそれらのコンタクトが良好になる。しかも、第4,第5の導電性プラグ14b,14cの上端部は第4,第5のコンタクトホール8b,8cよりも上の位置にあるがその上端部は第1層間絶縁膜8の上で下部電極15a,15bに囲まれているので、キャパシタQ1 ,Q2 形成時やその後に行われる酸素雰囲気中でのアニールにより第4,第5の導電性プラグ14b,14cが酸化されない。
【0107】
また、ストッパー膜13と第1層間絶縁膜8及びカバー絶縁膜7に形成した第4,第5のコンタクトホール8b,8c内と金属製のストッパー膜13上にタングステン膜12b及びグルー膜12aを形成した後に、タングステン膜12b及びグルー膜12aをストッパー膜13の上から研磨により除去して第4,第5のコンタクトホール8b,8c内に第4,第5の導電性プラグ14b,14cとして残す場合に、第4,第5の導電性プラグ14b,14cの周囲に存在する金属製のストパー膜13は、酸化シリコン等の絶縁膜に比べて研磨され難いので、エロージョンやリセスが発生し難くなり研磨面の平坦性が従来よりも向上する。
【0108】
これにより、第4,第5の導電性プラグ14b,14cとストパー膜13の上に形成される下部電極用導電膜15が従来よりも平坦になって、下部電極用導電膜15の上に形成される強誘電体膜16の結晶性が従来よりも向上する。
【0109】
また、第4,第5の導電性プラグ14b,14cの形成のための研磨の最終段階でストッパー膜13と導電性プラグ14b,14cとの平坦化が同時に行われるので、従来よりも増加する工程は主にストッパー膜13の形成工程が増える程度であり、ストッパー膜13はハードマスク18を用いてエッチングされるるので、新たな位置合わせ工程が増えず、これにより位置合わせマージンが減るので、微細化に有利である。
【0110】
なお、上記したキャパシタとその下の導電性プラグをFeRAM以外のメモリに用いる場合に、強誘電体膜の代わりに高誘電体膜を使用してもよい。
【0111】
【発明の効果】
以上述べたように 本発明に関連する半導体装置によれば、半導体基板上の絶縁膜に形成されるホール内に埋め込まれる導電性プラグの上端部を絶縁膜から上にはみ出させ、その導電性プラグのうち絶縁膜から出ている部分をキャパシタ下部電極で包むように接続したので、導電性プラグとキャパシタ下部電極の接続面積を増やしてそれらのコンタクトを良好にすることができる。しかも、導電性プラグの上端部は絶縁膜の上でキャパシタ下部電極に囲まれているので、キャパシタ形成時又はその後に行われる酸素雰囲気中でのアニールにより導電性プラグが酸化されることが防止される。
【0112】
また、本発明の半導体装置の製造方法によれば、金属又は導電性金属酸化物からなるストッパー膜を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホールを形成し、ホール内とストッパー膜上にプラグ用導電膜を形成し、プラグ用導電膜をストッパー膜の上から研磨により除去してホール内に残すことによりコンタクトホール内に導電性プラグを形成し、導電性プラグ及びストッパー膜の上に下部電極用導電膜、誘電体膜、上部電極用導電膜を順に形成し、その後に、絶縁膜上のストッパー膜、下部電極用導電膜、誘電体膜及び上部電極用導電膜をパターニングしてキャパシタを形成するようにしたので、導電性プラグの周囲に存在するストパー膜は、酸化シリコン等の絶縁膜に比べて研磨され難く、導電性プラグの周辺にエロージョンやリセスが生じ難くなり、研磨面の平坦性を向上することができる。
【0113】
また、導電性プラグの形成のための研磨の最終段階でストッパー膜上面と導電性プラグ上面との平坦化を同時に行われるので、従来よりも増加する工程は主にストッパー膜の形成工程が増える程度であり、ループットの大幅の低下や歩留まりの低下を避けらることができる。
【図面の簡単な説明】
【図1】図1(a) 〜(c) は、従来技術に係る半導体装置の製造工程の一例を示す断面図である。
【図2】図2(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その1)である。
【図3】図3(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その2)である。
【図4】図4(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その3)である。
【図5】図5(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その4)である。
【図6】図6(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その5)である。
【図7】図7(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その6)である。
【図8】図8は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その7)である。
【図9】図9は、本発明の実施形態に係る半導体装置の製造工程を示す断面図(その8)である。
【符号の説明】
1…シリコン(半導体)基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4a〜4c…ゲート電極、5a〜5e…不純物拡散領域、6…サイドウォールスペーサ、7…カバー絶縁膜、8…第1層間絶縁膜、9a…グルー膜、9b…タングステン膜、10a,10d,10e…導電性プラグ、11a…酸化防止絶縁膜膜、11b…下地絶縁膜、12a…グルー膜、12b…タングステン膜、13…ストッパー膜、14b,14c…導電性プラグ、15…下地電極用導電膜、16…強誘電体膜、17…上部電極用導電膜、18…ハードマスク、19…キャパシタ保護膜、20…第2層間絶縁膜、21a,21d,21e…コンタクトホール、22a…グルー膜、22b…タングステン膜、23a,23d,23e…導電性プラグ、24…酸化防止膜、25a,25b…ホール、26b,26c,26d,26e…金属配線、26a…導電性パッド、27…層間絶縁膜、28a,28b…ホール、29a,29b…導電性プラグ、Q1 ,Q2 …キャパシタ。
Claims (6)
- 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に第1導電膜を形成する工程と、
前記第1導電膜と前記絶縁膜にホールを形成する工程と、
前記ホール内と前記第1導電膜上に第2導電膜を形成する工程と、
前記第1導電膜をストッパーとして前記第2導電膜を研磨して前記ホール内に導電性プラグを形成する工程と、
前記導電性プラグ及び前記第1導電膜の上に第3導電膜、誘電体膜、第4導電膜を順に形成する工程と、
前記第4導電膜、前記誘電体膜、前記第3導電膜及び前記第1導電膜をパターニングしてキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1導電膜は、白金族金属又は白金族金属酸化物であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記導電性プラグは、タングステン又は不純物がドープされた半導体からなることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程の後であって、前記第1導電膜を形成する工程の前に、前記絶縁膜上に酸化防止絶縁膜を形成する工程をさらに有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記酸化防止絶縁膜を形成する工程の後であって、前記第1導電膜を形成する工程の前に、前記酸化防止絶縁膜上にSiO2膜を形成する工程をさらに有することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記導電性プラグを形成する工程の後に、窒素プラズマ雰囲気中でアニール処理を行うことを特徴とする請求項5に記載の半導体装置の製造方法。
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