JP2008186926A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】歩留まりを向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第１ホールの２１ａ内面と、該第１ホール２１ａに露出する金属シリサイドパターン（導電パターン）１７ａの上面に、高融点金属よりなる第１バリアメタル膜２２ａを形成する工程と、第１バリアメタル膜２２ａの上に、高融点金属の窒化物よりなる第２バリアメタル膜２２ｂを形成する工程と、第２バリアメタル膜２２ｂをアニールする工程と、アニールの後に、第２バリアメタル膜２２ｂの上にプラグ用導電膜２３を形成する工程と、プラグ用導電膜２３、及び第１、第２バリアメタル膜２２ａ、２２ｂを第１ホール２１ａ内に第１導電性プラグ２４として残す工程とを有する半導体装置の製造方法による。
【選択図】図５

Description

本発明は、半導体装置とその製造方法に関する。
LSI等の半導体装置では、層間の電気的な接続を行うために、層間絶縁膜のホール内に導電性プラグが形成される。例えば、半導体基板に形成されるMOSトランジスタでは、ソース／ドレイン領域等の不純物拡散領域上や、ゲート電極上に導電性プラグが形成される。このうち、不純物拡散領域の表層には、導電性プラグとの間のコンタクト抵抗を低減するために、金属シリサイド層を形成するのが普通である。
その導電性プラグはタングステンを主にして構成されるが、タングステンが周囲の層間絶縁膜に拡散すると層間のリーク電流が増大するという問題が起きる。また、導電性プラグのタングステンが金属シリサイド層に触れると、金属シリサイド層とタングステンとが反応し、コンタクト抵抗が不安定になるという問題がある。
このようなタングステンの拡散や、タングステンと金属シリサイド層との反応は、導電性プラグの外周にバリアメタル膜を形成することで防止し得る。
但し、このようにバリアメタル膜を形成したことで、金属シリサイド層等の下地と導電性プラグとの間のコンタクト抵抗が増大したのでは、半導体基板に形成される回路が設計通りに機能しなくなり、半導体装置の歩留まりが低下してしまう。
よって、バリアメタル膜には、金属シリサイド層等の下地とのコンタクト抵抗が低下しないような特性が求められる。
本発明の目的は、歩留まりを向上させることが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成された導電パターンと、前記半導体基板と前記導電パターンの上に形成され、該導電パターンの上にホールを備えた絶縁膜と、前記ホール内に形成され、高融点金属を含む第１バリアメタル膜、高融点金属の窒化物よりなる第２バリアメタル膜、及びプラグ用導電膜を順に形成してなる導電性プラグとを有し、前記第１バリアメタル膜における窒素濃度が該第１バリアメタルの上面から下面に向かって単調に減少し、且つ、該下面における窒素濃度が、前記導電パターンの上面における窒素濃度よりも高い半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板上に導電パターンを形成する工程と、前記半導体基板と前記導電パターンの上に第１絶縁膜を形成する工程と、前記導電パターンの上の前記第１絶縁膜に第１ホールを形成する工程と、前記第１ホールの内面と、該第１ホールに露出する前記導電パターンの上面に、高融点金属よりなる第１バリアメタル膜を形成する工程と、前記第１バリアメタル膜の上に、高融点金属の窒化物よりなる第２バリアメタル膜を形成する工程と、前記第２バリアメタル膜をアニールする工程と、前記アニールの後に、前記第２バリアメタル膜の上にプラグ用導電膜を形成する工程とを有する半導体装置の製造方法が提供される。
次に、本発明の作用について説明する。
本発明では、第２バリアメタル膜に対するアニールにより、第１バリアメタル膜と第２バリアメタル膜との界面におけるこれらの膜の親和性や密着性が向上し、これらのバリアメタル膜で構成される導電性プラグと導電パターンとのコンタクト抵抗が安定する。
特に、第２バリアメタル膜をCVD法で形成する場合は、上記のアニールを行うことにより、成膜ガスに起因して第２バリアメタル膜の膜中に取り込まれた不純物が膜外に放出され、導電性プラグと導電パターンとのコンタクト抵抗が更に安定する。
更に、このアニールを酸素が排除された窒素含有雰囲気中で行うことで、第１バリアメタル膜と第２バリアメタル膜との界面に窒素が供給され、該界面における第１バリアメタル膜の窒化が促される。これにより、第１バリアメタル膜と第２バリアメタル膜の親和力と密着力とがより一層向上し、導電性プラグのコンタクト抵抗を更に安定化させることが可能となる。
また、このようにアニール雰囲気から酸素を排除することで、第１、第２バリアメタルの酸化に伴うコンタクト抵抗の増大を防止できる。
なお、第２バリアメタル膜を形成する工程の前に、第１バリアメタル膜をアニールする工程を行ってもよい。このように第１バリアメタル膜に対してアニールを行うことで、第１バリアメタル膜の上面が窒化されるので、第２バリアメタル膜を形成するまでの間に第１バリアメタル膜が酸化若しくは汚染されるのを防止できる。
この場合、第２バリアメタル膜をアニールする工程における最高基板温度を、第１バリアメタル膜をアニールする工程における最高基板温度よりも高くすることで、第２バリアメタル膜に対するアニールの効果が十分に発揮される。
更に、上記導電パターンとして金属シリサイドパターンを形成してもよい。この場合、第１バリアメタル膜をアニールする工程における最高基板温度と、第２バリアメタル膜をアニールする工程における最高基板温度の少なくとも一方を、金属シリサイドパターンを形成するときの最高基板温度よりも低くすることにより、これらのアニール時に金属シリサイドパターンが凝集して第１導電性プラグとのコンタクト抵抗が上昇するのを防止できる。
ここで、導電性プラグと導電パターンとのコンタクト抵抗は、強誘電体キャパシタを備えた半導体装置において特にばらつき易いことが本願発明者によって明らかとなった。
強誘電体キャパシタを形成する際には、強誘電体膜を結晶化させるためのアニールや、キャパシタ誘電体膜が受けたダメージを回復させるためのアニールが行われるが、これらのアニールによって導電性プラグのコンタクト抵抗が不安定になると推測される。よって、本発明は、このようなアニールが行われる強誘電体キャパシタを備えた半導体装置の製造工程に適用することで、特にその効果が得られ易い。
本発明によれば、第１、第２バリアメタル及びプラグ用導電膜により導電性プラグを構成し、その第２バリアメタル膜に対してアニールを行うので、導電性プラグとその下の導電パターンとのコンタクト抵抗が安定化する。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
図１〜図１４は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、プレーナ型のFeRAM(Ferroelectric Random Access Memory)であって、ゲートコンタクト領域I、ウェルコンタクト領域II、及びキャパシタ形成領域IIIを有しており、以下のようにして製造される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１０表面に、トランジスタの活性領域等を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜１１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜１１を形成してもよい。
次いで、シリコン基板１０の活性領域とウェルコンタクト領域にp型不純物を導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１８となる熱酸化膜を形成する。
続いて、シリコン基板１０の上側全面に多結晶のシリコン膜とタングステンシリサイド膜とを順に形成し、これらの膜をフォトリソグラフィによりパターニングして、キャパシタ形成領域IIIにゲート電極（半導体パターン）１５を形成すると共に、このゲート電極１５の一部を構成するコンタクトパッド１５ａをゲートコンタクト領域Iに形成する。
なお、キャパシタ形成領域IIIにおけるpウェル１２上には、２つのゲート電極１５が間隔をおいてほぼ平行に配置され、それらのゲート電極１５はワード線の一部を構成する。
続いて、図１（ｂ）に示すように、ゲート電極１５をマスクにするイオン注入により、各ゲート電極１５の横のシリコン基板１０にn型不純物を導入し、第１、第２ソース／ドレインエクステンション１３ａ、１３ｂを形成する。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５とコンタクトパッド１５ａの横に絶縁性サイドウォール１６として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
更に、絶縁性サイドウォール１６とゲート電極１５をマスクにしながら、シリコン基板１０にn型不純物を再度イオン注入することにより、各ゲート電極１５の横のシリコン基板１０の表層に第１、第２ソース／ドレイン領域（不純物拡散領域）１４ａ、１４ｂを形成する。
このイオン注入では、ウェルコンタクト領域IIにもn型不純物が導入され、該領域IIにおけるシリコン基板１０の表層にウェルタップ領域１４ｃが形成される。
ここまでの工程により、シリコン基板１０のキャパシタ形成領域IIIには、ゲート絶縁膜１８、ゲート電極１５、及び第１、第２ソース／ドレイン領域１４ａ、１４ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
続いて、図２（ａ）に示すように、シリコン基板１０、ゲート電極１５、及びコンタクトパッド１５ａのそれぞれの上に、スパッタ法によりコバルト等の高融点金属よりなる金属膜１７を厚さ約１０nmに形成する。
なお、コバルト膜に代えて、チタン膜を金属膜１７として形成してもよい。
その後、窒素雰囲気中において上記の金属膜１７をアニールする。これにより、ゲート電極１５、コンタクトパッド１５ａ、及び各不純物拡散領域１４ａ〜１４ｃ内のシリコンと金属膜１７とが反応し、コバルトシリサイド（CoSi）よりなる金属シリサイドパターン１７ａが形成される。
このときのアニール条件は、例えば、基板温度５２０℃、アニール時間３０秒が採用される。
次に、図２（ｂ）に示すように、素子分離絶縁膜１１や絶縁性サイドウォール１６の上等で未反応となっている金属膜１７をウエットエッチングして除去する。ウエットエッチングの条件は特に限定されないが、本実施形態では、エッチング液としてNH4OH、H2O2、及びH2Oの混合溶液よりなるAPM(Ammonia Peroxside Mixture)を用い、エッチング時間を約５分間とする。
その後に、窒素雰囲気中で最高基板温度を８４０℃とするアニールを３０分間行うことにより、金属シリサイドパターン１７ａを構成するコバルトシリサイドを低抵抗の相（CoSi2）に変換する。
なお、金属膜１７としてチタン膜を形成する場合は、このアニールの最高温度を８００℃とする。
次に、図３（ａ）に示すように、プラズマCVD法により窒化シリコン（SiN）膜１９を厚さ約２０nmに形成する。次いで、この窒化シリコン膜１９の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜２０を厚さ約８０nmに形成し、更にその上にTEOSガスを使用するプラズマCVD法により犠牲酸化シリコン膜（不図示）を約１０００nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜２０と窒化シリコン膜１９とを第１層間絶縁膜２１とする。上記のCMPの結果、第１層間絶縁膜２１の厚さは、シリコン基板１０の平坦面上で約７００nmとなる。
次いで、フォトリソグラフィにより第１層間絶縁膜２１をパターニングして、コンタクトパッド１５ａと各領域１４ａ〜１４ｃのそれぞれの上に第１ホール２１ａを形成する。
続いて、図３（ｂ）に示すように、第１ホール２１ａの内面と、該第１ホール２１ａに露出する金属シリサイドパターン１７ａの上面に、第１バリアメタル膜２２ａとしてスパッタ法によりチタン膜を３０nmの厚さに形成する。
この第１バリアメタル膜２２ａは、チタンのような純粋な高融点金属で構成されることにより、拡散防止膜としての役割の他に、金属シリサイドパターン１７ａとの密着性を向上させる密着膜としての役割をも担う。
このような高融点金属としては、チタンの他にタンタルもあり、第１バリアメタル膜２２ａとしてタンタル膜を形成してもよい。
但し、このような純粋な高融点金属よりなる第１バリアメタル膜２２ａは、その成膜後に酸化若しくは汚染されることにより、金属シリサイドパターン１７ａとのコンタクト抵抗を増大させる恐れがある。
そこで、次の工程では、図４（ａ）に示すように、窒素が１００％の雰囲気中でRTA(Rapid Thermal Anneal:急速加熱処理)により第１バリアメタル膜２２ａをアニールし、第１バリアメタル膜２２ａの表面を窒化して、該表面の酸化と汚染を防止する。そのアニール条件として、例えば、最高基板温度６７５℃、処理時間３０秒を採用する。
なお、このRTAは、窒素含有雰囲気であれば１００％の窒素雰囲気で行う必要はなく、アルゴンガス等の不活性ガスで希釈された窒素雰囲気中で行ってもよい。
但し、雰囲気中に酸素が含まれていると第１バリアメタル膜２２ａの上面が酸化されてしまうので、酸素が排除された窒素含有雰囲気中でこのRTAを行うのが好ましい。
続いて、図４（ｂ）に示すように、上記のアニールにより表面が窒化した第１バリアメタル膜２２ａの上に、第２バリアメタル膜２２ｂとしてCVD法により窒化チタン膜を厚さ約２０nmに形成する。そのCVD法では、窒素ガス、アンモニアガス、及びTiCl4ガスの混合ガスが成膜ガスとして使用され、基板温度が６００℃とされる。
なお、窒化チタン膜に代えて、第２バリアメタル膜２２ｂとして窒化タンタル膜を形成してもよい。
窒化チタンや窒化タンタルのような高融点金属の窒化物で第２バリアメタル膜２２ｂを構成することにより、拡散防止能力に優れた第２バリアメタル膜２２ｂを得ることができる。
更に、本実施形態のようにCVD法で第２バリアメタル膜２２ｂを形成することにより、スパッタ法を用いる場合よりも第２バリアメタル膜２２ｂのカバレッジが良好となる。これにより、半導体装置の微細化が進んで第１ホール２１ａのアスペクト比が大きくなっても、該第１ホール２１ａの側面に十分な厚さの第２バリアメタル２２ｂを形成することが可能となり、第１ホール２１ａの側面でのバリア性を十分に確保することができる。
また、第２バリアメタル膜２２ｂの成膜前に、図４（ａ）の工程においてアニールにより第１バリアメタル膜２２ａの表面を予め窒化しておいたので、既述のように第１バリアメタル膜２２ａの酸化と汚染が防止され、酸化や汚染を気にして第１バリアメタル膜２２ａを形成してから急いで第２バリアメタル膜２２ｂを形成する必要がなくなり、半導体装置の製造工程に余裕をもたすこともできる。
更に、このアニールにより、窒化チタンよりなる第２バリアメタル膜２２ｂと第１バリアメタル膜２２ａとの親和性が向上し、各バリアメタル膜２２ａ、２２ｂと金属シリサイドパターン１７ａとの間のコンタクト抵抗の安定化が期待できる。
しかし、特定の品種の半導体装置、例えばFeRAMにおいては、このようなアニールを行っても、各バリアメタル膜２２ａ、２２ｂ同士の親和性が不十分でコンタクト抵抗が安定しないことが本願発明者によって見出された。
そこで、本実施形態では、図５（ａ）に示すように、１００％の窒素雰囲気中で第２バリアメタル膜２２ｂに対してRTAを行うことにより、第２バリアメタル膜２２ｂを通じて各膜２２ａ、２２ｂの界面に窒素を供給し、該界面における第１バリアメタル膜２２ａの窒化を促すようにする。
これにより、各バリアメタル膜２２ａ、２２ｂの親和性や密着性が十分に向上し、材料が異なることに起因して発生するこれらの膜２２ａ、２２ｂの間の抵抗の増大を防止できる。
しかも、第２バリアメタル膜２２ｂをCVD法で形成する場合は、その成膜ガスに起因して第２バリアメタル膜２２ｂの膜中に取り込まれた不純物、例えば塩素がこのRTAにより膜外に放出されるので、残留不純物に起因して第２バリアメタル膜２２ｂの抵抗が増大するのを防止できる。
なお、このRTAの最高基板温度が、第１バリアメタル膜２２ａをアニールする工程（図４（ａ））における最高基板温度以下であると、第１バリアメタル膜２２ａのアニール工程で得られた以上の効果が得られない恐れがある。
従って、本工程における最高基板温度については、第１バリアメタル膜２２ａをアニールする工程（図４（ａ））における最高基板温度よりも高くするのが好ましい。
本実施形態では、第１バリアメタル膜２２ａに対するアニール（図４（ａ））を６７５℃の基板温度で行ったので、６７５℃よりも高い基板温度、例えば７５０℃以上の温度で第２バリアメタル膜２２ｂに対するアニールを行うのが好ましい。
但し、基板温度を高くしすぎると、加熱によって金属シリサイドパターン１７ａが粒状に集合する現象が発生する。このような現象は凝集と呼ばれ、導電性プラグのコンタクト抵抗が増大する一因となる。
このような金属シリサイドパターン１７ａの凝集を防ぐため、本工程における最高基板温度の上限については、金属シリサイドパターン１７ａを形成するときの最高基板温度よりも低くするのが好ましい。
既述のように、金属シリサイドパターン１７ａの形成工程は、アニールにより金属膜１７とシリコンとを反応させる工程（図２（ａ））と、アニールにより金属シリサイドパターン１７ａを低抵抗化する工程（図２（ｂ））とを有する。これら二つの工程のうち、基板温度が高い方、すなわち金属シリサイドパターン１７ａを低抵抗化する工程（図２（ｂ））における最高基板温度よりも低い温度になるように、本工程の最高基板温度の上限を設定するのが好ましい。
本実施形態では、金属シリサイドパターン１７ａの低抵抗化のためのアニール（図２（ｂ））を基板温度８００℃の条件で行ったので、本工程において８００℃よりも低い基板温度で第２バリアメタル膜２２ｂに対してRTAを行い、金属シリサイドパターン１７ａの凝集を防止するのが好ましい。これについては、既述の第１バリアメタル膜２２ａに対するアニール（図４（ａ））でも同様である。
また、第２バリアメタル膜２２ｂに対するRTAの雰囲気は大気圧とするのが好ましい。大気圧でRTAを行うことで、減圧や加圧のためのポンプをRTA装置に繋げる必要がなく、装置構成を簡略化することが可能となる。
更に、このRTAの雰囲気は、酸素が排除された雰囲気であれば１００％の窒素雰囲気に限定されず、窒素ガスをアルゴンガス等の不活性ガスで希釈した雰囲気でこのRTAを行ってもよい。このようにアニール雰囲気から酸素を排除することで、第２バリアメタル膜２２ｂの酸化に起因して第１、第２バリアメタル膜２２ａ、２２ｂと金属シリサイドパターン１７ａとの間のコンタクト抵抗が増大するのを防止できる。
また、窒素を含まない不活性ガスの雰囲気中でこのRTAを行っても、第２バリアメタル膜２２ｂ中の窒素が第１バリアメタル膜２２ａに拡散する等して、窒素雰囲気を用いた場合と同様にこれらの膜２２ａ、２２ｂの間の抵抗の増大を防止できると期待できる。
そして、RTAの処理時間については、各バリアメタル膜２２ａ、２２ｂ同士の反応が十分に得られる時間、例えば１２０秒以下であれば特に限定されない。本実施形態では、RTA装置のスタンバイ温度を１５０〜２００℃とし、加熱を開始してから５〜７秒間で目標とする基板温度にまで加熱し、加熱の開始から３０秒でアニールを終了する。
続いて、図５（ｂ）に示すように、WF6ガス、SiH4ガス、及び水素ガスの混合ガスを成膜ガスとするCVD法により、基板温度を４１０℃に維持しながら、第２バリアメタル膜２２ｂの上にプラグ用導電膜２３としてタングステン膜を形成し、このプラグ用導電膜２３で第１ホール２１ａを完全に埋め込む。
次に、図６（ａ）に示すように、第１層間絶縁膜上の余分な第１、第２バリアメタル膜２２ａ、２２ｂとプラグ用導電膜２３とをCMP(Chemical Mechanical Polishing)法により研磨して除去し、これらの膜を第１ホール２１ａ内に第１導電性プラグ２４として残す。なお、CMPに代えて、エッチバックにより上記の膜を除去するようにしてもよい。
ところで、その第１導電性プラグ２４はタングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図６（ｂ）に示すように、上記の第１導電性プラグ２４を酸化雰囲気から保護するための酸化防止膜２５として、プラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約１００nmに形成する。更に、この酸化防止膜２５の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約１３０nmに形成し、それを絶縁性密着膜２６とする。
次いで、図７（ａ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第１アルミナ膜２７を厚さ約２０nmに形成する。
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により貴金属膜、例えばプラチナ膜を厚さ約１５０nmに形成し、それを第１導電膜３１とする。
次いで、強誘電体膜３２として、PZT膜をスパッタ法により第１導電膜３１上に厚さ約１５０nmに形成する。その強誘電体膜３２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜３２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜３２を構成してもよい。
続いて、酸素が２．５%でアルゴンが９７．５%の雰囲気において、強誘電体膜３２を構成するPZTをRTAにより結晶化する。そのRTAの条件は、例えば、基板温度５６３℃、アニール時間９０秒、昇温速度１２５℃／秒である。このようなアニールは仮焼成とも呼ばれる。
次いで、強誘電体膜３２の上に、スパッタ法により第２導電膜３３の下側層を構成する酸化イリジウム(IrO2)膜を厚さ約５０nmに形成する。なお、この下側層は、強誘電体膜３２の強誘電性を大きくするために、このように酸化イリジウムで構成するのが最も望ましいが、必要に応じてイリジウム膜やプラチナ膜等の貴金属膜で構成してもよい。
次に、酸素が１％でアルゴンが９９％の雰囲気中において、上記の下側層を通して強誘電体膜３２を構成するPZTをRTAにより結晶化する。そのRTAの条件は、例えば、基板温度７０８℃、アニール時間２０秒、昇温速度１２５℃／秒である。このようなアニールは結晶化アニールとも呼ばれる。
その後に、酸化イリジウムよりなる下側層の上に、第２導電膜３３の上側層として酸化イリジウム膜を厚さ約２００nmに形成する。なお、この上側層は貴金属膜又は酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を上側層として形成してもよい。
次に、図８に示すように、上記した第２導電膜３３、強誘電体膜３２、及び第１導電膜３１をこの順に別々にフォトリソグラフィによりパターニングして、上部電極３３ａ、キャパシタ誘電体膜３２ａ、及び下部電極３１ａを形成し、これらで強誘電体キャパシタQを構成する。
なお、このパターニングの際、下部電極３１ａで覆われていない部分の第１アルミナ膜２７も除去される。
次に、図９に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜３２ａの劣化を防止するための第２アルミナ膜４０をシリコン基板１０の上側全面に形成する。その第２アルミナ膜４０は、例えばスパッタ法により厚さ約２０nmに形成する。
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜３２ａが受けたダメージを回復させるため、ファーネス内において基板温度６５０℃のアニールを行う。このようなアニールは回復アニールとも呼ばれる。
その回復アニールは、キャパシタ誘電体膜３２ａ中の酸素欠損を補うため酸素含有雰囲気中で行うのが好ましく、本実施形態では酸素が１００％の雰囲気中で行う。
次に、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜４０の上に酸化シリコン膜４１を厚さ約１５００nmに形成する。その酸化シリコン膜４１の上面には、キャパシタQの形状を反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜４１の上面をCMP法により研磨して平坦化し、第２アルミナ膜４０の平坦面上での酸化シリコン膜４１の厚さを約１０００nmにする。
その後、この酸化シリコン膜４１の脱水処理として、酸化シリコン膜４１の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で酸化シリコン膜４１をアニールして脱水してもよい。
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第３アルミナ膜４２を、酸化シリコン膜４１の上にスパッタ法により厚さ約５０nmに形成する。更に、この第３アルミナ膜４２の上に、プラズマCVD法で酸化シリコン膜４３を厚さ約２００nmに形成する。
ここまでの工程により、キャパシタQの上には、酸化シリコン膜４１、４３と第３アルミナ膜４２とで構成される第２層間絶縁膜４４が形成されたことになる。
続いて、図１０に示すように、第２層間絶縁膜４４の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１、第２窓４５ａ、４５ｂを備えた第１レジストパターン４５を形成する。
そして、平行平板型のプラズマエッチングチャンバ内にシリコン基板２０を入れ、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとして使用しながら、第１、第２窓４５ａ、４５ｂを通じて第２層間絶縁膜４４とその下の第２アルミナ膜４０とをエッチングする。これにより、上部電極３３ａと下部電極３１ａのそれぞれ上の第２層間絶縁膜４４に第２、第３ホール４４ａ、４４ｂが形成される。
この後に、第１レジストパターン４５は除去される。その後、キャパシタQが受けたダメージを回復させる目的で、例えば酸素雰囲気中で基板温度を５００℃とするアニールを６０分間行ってもよい。
次に、図１１に示すように、第２層間絶縁膜４４の上にフォトレジストを再び塗布し、それを露光、現像して、第１〜第３コンタクトプラグ２２ａ〜２２ｃのそれぞれの上にホール形状の第４窓４７ｃを備えた第２レジストパターン４７を形成する。なお、第２、第３ホール４４ａ、４４ｂは、この第２レジストパターン４７により覆われる。
そして、第４窓４７ｃを通じて第２層間絶縁膜４４、第２アルミナ膜４０、及び絶縁性密着膜２６をエッチングすることにより、第１導電性プラグ２４の上に第４ホール４４ｃを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸化防止膜２５がこのエッチングにおけるストッパ膜となり、酸化防止膜２５上でエッチングは停止する。
この後に、第２レジストパターン４７は除去される。
上記のように、キャパシタQ上の浅い第２、第３ホール４４ａ、４４ｂとは別の工程において、第１導電性プラグ２４上の深い第４ホール４４ｃを形成することで、キャパシタQがエッチング雰囲気に長時間曝されて劣化するのを防ぐことができる。
次に、図１２に示す断面構造を得るまでの工程について説明する。
まず、平行平板プラズマエッチングチャンバ内にシリコン基板１０を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第４ホール４４ｃの下の酸化防止膜２５がエッチング雰囲気に曝されて除去され、この第４ホール４４ｃの下に第１導電性プラグ２４が露出すると共に、第２、第３ホール４４ａ、４４ｂ内の異物が除去されて、上部電極３３ａと下部電極３１ａの上面が清浄化される。
また、第１導電性プラグ２４は、本工程が終了するまで酸化防止膜２５によって覆われているので、第１導電性プラグ２４を構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図１３に示す断面構造を得るまでの工程について説明する。
まず、第２〜第４ホール４４ａ〜４４ｃの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール４４ａ〜４４ｃの内面を曝し、その内面をスパッタエッチングする。その後、第２〜第４ホール４４ａ〜４４ｃの内面と第２層間絶縁膜４４の上面とに、スパッタ法によりバリアメタル膜として窒化チタン膜を厚さ約１００nmに形成する。
そして、CVD法によりバリアメタル膜の上にタングステン膜を形成し、そのタングステン膜で第２〜第４ホール４４ａ〜４４ｃを完全に埋め込む。
その後に、第２層間絶縁膜４４の上面上の余分なバリアメタル膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール４４ａ〜４４ｃの中に第２導電性プラグ５０として残す。
その第２導電性プラグ５０のうち、第２、第３ホール４４ａ、４４ｂ内に形成されたものは、それぞれ上部電極３３ａと下部電極３１ａに電気的に接続される。また、第３ホール４４ｃ内に形成された第２導電性プラグ５０は、第１導電性プラグ２４と電気的に接続される。
このように、各不純物領域１４ａ〜１４ｃの上で二段に形成された第１、第２導電性プラグ２４、５０による接続構造はvia-to-via構造と呼ばれる。
via-to via構造では、プラグが埋め込まれる各ホール２１ａ、４４ｃをそれぞれ別の工程で形成するので、これらのホール２１ａ、４４ｃを一括エッチングで形成する場合のエッチング量と比較して、各ホール２１ａ、４４ｃのエッチング量が少なくなり、これらのホールの形成が容易になる。
更に、各ホール２１ａ、４４ｃを一括エッチングにより形成したのでは、これらのホールの全体としてのアスペクト比が大きくなって導電性プラグの埋め込みが困難となるが、via-to via構造では各ホール２１ａ、４４ｃに容易に第１、第２導電性プラグ２４、３０を埋め込むことができる。
次に、図１４に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４４と第２導電性プラグ５０のそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル膜とする。次いで、このバリアメタル膜の上に、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmに形成する。
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル膜とをパターニングして、一層目金属配線５２を形成する。なお、一層目金属配線５２としては、上記のようにアルミニウム膜を含んだ金属積層膜の他、銅膜を採用し得る。
この後は、一層目金属配線５２上に第３層間絶縁膜と二層目金属配線とを順に形成する工程が行われるが、その詳細については省略する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
図１５は、この半導体装置の製造方法において、第１導電性プラグ２４を形成するための主要工程を示すフローチャートである。
図１５に示されるように、本実施形態では、図５（ａ）で示した工程において、窒素雰囲気中で窒化チタンよりなる第２バリアメタル膜２２ｂに対してアニールを行う。これにより、第１、第２バリアメタル膜２２ａ、２２ｂの界面に窒素が供給され、これらの膜２２ａ、２２ｂ同士の親和性や密着性を向上し、バリアメタル膜２２ａ、２２ｂを含む第１導電性プラグ２４と金属シリサイドパターン１７ａとの間のコンタクト抵抗が安定する。
このようなコンタクト抵抗の安定化は、金属シリサイドパターン１７ａの形成部位によらず、第１、第２ソース／ドレイン領域１４ａ、１４ｂ、ウェルタップ領域１４ｃ、及びコンタクトパッド１５ａの各部分において図ることができる。
本願発明者は、実際にコンタクト抵抗が安定することを確かめるため、以下に説明するような調査を行った。
図１６は、図５（ａ）で説明した第２バリアメタル膜２２ｂに対するアニールを省いた場合における、第１ソース／ドレイン領域１４ａとその上の第１導電性プラグ２４との間のコンタクト抵抗を調査して得られたグラフである。
この調査は１ロット（２５枚）のシリコン基板２０に対して行われ、図１６の横軸がロット内でのシリコン基板２０の処理枚数を表している。
また、コンタクト抵抗の測定は、図１３で説明したようなvia-to-via構造に対して行われた。これについては後述の各調査でも同様である。
図１６に示されるように、第２バリアメタル膜２２ｂに対するアニールを省くと、１ロット内でコンタクト抵抗がばらつく。特に、シリコン基板２０の処理枚数と共にコンタクト抵抗が上昇する傾向が見られる。
また、この調査に使用したロットではグラフのようにコンタクト抵抗がばらつくが、別のロットではコンタクト抵抗のばらつきが現れない。このように、第２バリアメタル膜２２ｂに対するアニールを省くと、第１導電性プラグ２４のコンタクト抵抗の挙動が極めて不安定となる。
図１７は、第２バリアメタル膜２２ｂに対するアニールを省いた場合と、本実施形態のようにそのアニールを行った場合とにおける、第１ソース／ドレイン領域１４ａとその上の第１導電性プラグ２４との間のコンタクト抵抗を調査して得られたグラフである。
なお、図１７の横軸は、シリコン基板２０の処理枚数を表す。
また、この調査では、第２バリアメタル膜２２ｂに対するアニール時の最高基板温度によりコンタクト抵抗がどのように変化を調べるため、その最高基板温度を変えた実験も行った。図１７における本実施形態１〜本実施形態３は、それぞれ最高基板温度を７５０℃、７７５℃、及び７９０℃として行った実験結果を示す。
図１７に示されるように、アニールを省いた場合は、図１５と同様にコンタクト抵抗が非常にばらついている。
これに対し、アニールを行った本実施形態１〜本実施形態３では、シリコン基板２０の処理枚数によらずコンタクトが略一定の値を示しており、コンタクト抵抗のロット内でのバラツキが抑制されることが実際に確かめられた。
特に、アニールの最高基板温度を７９０℃とした本実施形態３では、これよりも基板温度が低い本実施形態１、２と比較してコンタクト抵抗の安定化の効果が顕著に現れており、アニール時の温度を高めることによってコンタクト抵抗が更に安定することが明らかとなった。
図１８は、ゲート電極１５のコンタクトパッド１５ａと、その上の第１導電性プラグ２４との間のコンタクト抵抗について、図１７と同じ調査を行って得られたグラフである。
図１８に示されるように、コンタクトパッド１５ａ上においても、第２バリアメタル膜２２ｂに対するアニールを行うことで第１導電性プラグ２４のコンタクト抵抗が安定し、また、そのアニールの温度を高めることによってコンタクト抵抗の更なる安定化が図られることが明らかとなった。
図１９は、第２バリアメタル膜２２ｂに対するアニールを行った場合（実線）と行わなかった場合（一点鎖線）のそれぞれにおける膜中の窒素濃度のプロファイルを模式的に示す図である。なお、図１９の横軸は、第２バリアメタル膜２２ｂの上面からの深さを示す。
図１９に示されるように、第２バリアメタル膜２２ｂに対するアニールを行わない場合（一点鎖線）では、第１バリアメタル膜２２ａはその表層のみが実質的に窒化される。その結果、第１バリアメタル膜２２ａにおける窒素濃度は、第１バリアメタル膜２２ａの上面から下面に向かって連続的に減少し、その下面では、金属シリサイドパターン１７ａの上面と同様に窒素濃度が実質的にゼロとなる。
これに対し、第２バリアメタル膜２２ｂに対してアニールを行う本実施形態（実線）では、そのアニールによって第１バリアメタル膜２２ａの膜中に窒素が浸透する。その浸透の効果は、第１バリアメタル膜２２ａの上面から深くなるにつれて低下するため、第１バリアメタル膜２２ａにおける窒素濃度は、その上面から下面に向かって単調に減少する。しかし、第１バリアメタル膜２２ａの下面にも上記のアニールの効果が及んでいるため、該下面における窒素濃度は金属シリサイドパターン１７ａのそれよりも高くなる。
このように、第２バリアメタル膜２２ｂに対してアニールを行って得られた半導体装置は、第１バリアメタル膜２２ａにおける窒素濃度が該第１バリアメタル２２ａの上面から下面に向かって単調に減少し、且つ、該下面における窒素濃度が、金属シリサイドパターン１７ａの上面における窒素濃度よりも高いことで特徴付けられる。
また、本願発明者の調査によれば、第１導電性プラグ２４のコンタクト抵抗の不安定化は、通常のロジック品よりも、FeRAM等のように強誘電体キャパシタQを備えた半導体装置の製造工程において発生し易いことも明らかとなった。
強誘電体キャパシタQの形成時には、既述のように、強誘電体膜３２に対する結晶化アニールや、キャパシタ誘電体膜３２ａに対する回復アニールが行われる。これらのアニールは、結晶化アニールについては７２５℃、回復アニールについては６５０℃というように高い基板温度で行われる。
強誘電体キャパシタQが無いロジック品の製造工程では、MOSトランジスタを形成した後にこのように高い基板温度で行う工程はないので、FeRAMに特有な上記の結晶化アニールや回復アニールにより、第１導電性プラグ２４のコンタクト抵抗の不安定化が助長されるものと推測される。よって、本実施形態における第２バリアメタル膜２２ｂに対するアニールをFeRAMの製造工程に適用することで、コンタクト抵抗の安定化の効果がより顕著に現れる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板上に形成された導電パターンと、
前記半導体基板と前記導電パターンの上に形成され、該導電パターンの上にホールを備えた絶縁膜と、
前記ホール内に形成され、高融点金属を含む第１バリアメタル膜、高融点金属の窒化物よりなる第２バリアメタル膜、及びプラグ用導電膜を順に形成してなる導電性プラグとを有し、
前記第１バリアメタル膜における窒素濃度が該第１バリアメタルの上面から下面に向かって単調に減少し、且つ、該下面における窒素濃度が、前記導電パターンの上面における窒素濃度よりも高いことを特徴とする半導体装置。
（付記２） 前記第１バリアメタルに含まれる前記高融点金属はチタン又はタンタルであり、前記第２バリアメタル膜を構成する前記高融点金属の前記窒化物は窒化チタン又は窒化タンタルであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタが形成されたことを特徴とする付記１に記載の半導体装置。
（付記４） 半導体基板上に導電パターンを形成する工程と、
前記半導体基板と前記導電パターンの上に第１絶縁膜を形成する工程と、
前記導電パターンの上の前記第１絶縁膜に第１ホールを形成する工程と、
前記第１ホールの内面と、該第１ホールに露出する前記導電パターンの上面に、高融点金属よりなる第１バリアメタル膜を形成する工程と、
前記第１バリアメタル膜の上に、高融点金属の窒化物よりなる第２バリアメタル膜を形成する工程と、
前記第２バリアメタル膜をアニールする工程と、
前記アニールの後に、前記第２バリアメタル膜の上にプラグ用導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記５） 前記第２バリアメタル膜をアニールする工程は、酸素が排除された窒素含有雰囲気中で行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記第２バリアメタル膜をアニールする工程は、大気圧の雰囲気中で行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 前記第２バリアメタル膜を形成する工程の前に、前記第１バリアメタル膜をアニールする工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記８） 前記第２バリアメタル膜をアニールする工程における最高基板温度を、前記第１バリアメタル膜をアニールする工程における最高基板温度よりも高くすることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記導電パターンとして金属シリサイドパターンを形成し、
前記第１バリアメタル膜をアニールする工程における最高基板温度と、前記第２バリアメタル膜をアニールする工程における最高基板温度の少なくとも一方を、前記金属シリサイドパターンを形成するときの最高基板温度よりも低くすることを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０） 前記金属シリサイドパターンを形成する工程は、
前記半導体基板を加熱しながら金属膜をシリコンと反応させて金属シリサイド膜を形成する工程と、
前記金属膜の未反応部分を除去し、残された前記金属シリサイド膜を前記金属シリサイドパターンとする工程と、
前記金属シリサイドパターンをアニールして低抵抗化する工程とを含むことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記金属シリサイドパターンとしてチタンシリサイドパターン又はコバルトシリサイドパターンを形成し、
前記チタンシリサイドパターンを形成する場合、前記第２バリアメタル膜をアニールする工程における前記最高基板温度を８００℃以下とし、
前記コバルトシリサイドパターンを形成する場合、前記第２バリアメタル膜をアニールする工程における前記最高基板温度を８４０℃以下とすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２） 前記半導体基板の表層に不純物拡散領域を形成する工程を更に有し、
前記不純物領域上に前記金属シリサイドパターンを形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３） 前記不純物拡散領域として、MOSトランジスタのソース／ドレイン領域、又はウェルタップ領域を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記半導体基板の上にシリコンを含む半導体パターンを形成する工程を更に有し、
前記半導体パターンの表層に前記シリサイドパターンを形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１５） 前記半導体パターンとして、MOSトランジスタのゲート電極を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第２バリアメタル膜をCVD法で形成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記１７） 前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記１８） 前記キャパシタを形成する工程は、
前記第１絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングして、それぞれ前記下部電極、前記キャパシタ誘電体膜、及び前記上部電極を形成する工程とを有することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 酸素含有雰囲気中で前記キャパシタ誘電体膜をアニールする工程を更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記２０） 前記プラグ用導電膜、及び前記第１、第２バリアメタル膜を前記第１ホール内に第１導電性プラグとして残す工程と、
前記キャパシタと前記第１絶縁膜のそれぞれの上に第２絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記第２絶縁膜に第２ホールを形成する工程と、
前記第２ホール内に、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
図１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。 図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。 図８は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。 図９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。 図１０は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、本発明の実施の形態に係る半導体装置の製造方法において、第１導電性プラグを形成するための主要工程を示すフローチャートである。 図１６は、第２バリアメタル膜に対するアニールを省いた場合における、第１ソース／ドレイン領域とその上の第１導電性プラグとの間のコンタクト抵抗を調査して得られたグラフである。 図１７は、第２バリアメタル膜に対するアニールを省いた場合と、そのアニールを行った場合とにおける、第１ソース／ドレイン領域とその上の第１導電性プラグとの間のコンタクト抵抗を調査して得られたグラフである。 図１８は、ゲート電極のコンタクトパッドと、その上の第１導電性プラグとの間のコンタクト抵抗を調査して得られたグラフである。 図１９は、第２バリアメタル膜に対するアニールを行った場合と行わなかった場合のそれぞれにおける窒素濃度のプロファイルを模式的に示す図である。
符号の説明
１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１３ａ、１３ｂ…第１、第２ソース／ドレイン領域、１４ａ、１４ｂ…第１、第２ソース／ドレインエクステンション、１４ｃ…ウェルタップ領域、１５…ゲート電極、１５ａ…コンタクトパッド、１６…絶縁性サイドウォール、１７…金属膜、１７ａ…金属シリサイドパターン、１８…ゲート絶縁膜、１９…窒化シリコン膜、２０…酸化シリコン膜、２１…第１層間絶縁膜、２１ａ…第１ホール、２２ａ…第１バリアメタル膜、２２ｂ…第２バリアメタル膜、２３…プラグ用導電、２４…第１導電性プラグ、２５…酸化防止膜、２６…絶縁性密着膜、２７…第１アルミナ膜、３１…第１導電膜、３１ａ…下部電極、３２…強誘電体膜、３２ａ…キャパシタ誘電体膜、３３…第２導電膜、３３ａ…上部電極、４０…第２アルミナ膜、４１…酸化シリコン膜、４２…第３アルミナ膜、４３…酸化シリコン膜、４４…第２層間絶縁膜、４４ａ、４４ｂ…第２、第３ホール、４５…第１レジストパターン、４５ａ、４５ｂ…第１、第２窓、４７…第２レジストパターン、４７ｃ〜４７ｅ…第３〜第５窓、４４ｃ…第４ホール、５０…第２導電性プラグ、５２…一層目金属配線。

Claims (10)

  1. 半導体基板上に形成された導電パターンと、
    前記半導体基板と前記導電パターンの上に形成され、該導電パターンの上にホールを備えた絶縁膜と、
    前記ホール内に形成され、高融点金属を含む第１バリアメタル膜、高融点金属の窒化物よりなる第２バリアメタル膜、及びプラグ用導電膜を順に形成してなる導電性プラグとを有し、
    前記第１バリアメタル膜における窒素濃度が該第１バリアメタルの上面から下面に向かって単調に減少し、且つ、該下面における窒素濃度が、前記導電パターンの上面における窒素濃度よりも高いことを特徴とする半導体装置。
  2. 前記絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタが形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板上に導電パターンを形成する工程と、
    前記半導体基板と前記導電パターンの上に第１絶縁膜を形成する工程と、
    前記導電パターンの上の前記第１絶縁膜に第１ホールを形成する工程と、
    前記第１ホールの内面と、該第１ホールに露出する前記導電パターンの上面に、高融点金属よりなる第１バリアメタル膜を形成する工程と、
    前記第１バリアメタル膜の上に、高融点金属の窒化物よりなる第２バリアメタル膜を形成する工程と、
    前記第２バリアメタル膜をアニールする工程と、
    前記アニールの後に、前記第２バリアメタル膜の上にプラグ用導電膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  4. 前記第２バリアメタル膜をアニールする工程は、酸素が排除された窒素含有雰囲気中で行われることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第２バリアメタル膜を形成する工程の前に、前記第１バリアメタル膜をアニールする工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第２バリアメタル膜をアニールする工程における最高基板温度を、前記第１バリアメタル膜をアニールする工程における最高基板温度よりも高くすることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記導電パターンとして金属シリサイドパターンを形成し、
    前記第１バリアメタル膜をアニールする工程における最高基板温度と、前記第２バリアメタル膜をアニールする工程における最高基板温度の少なくとも一方を、前記金属シリサイドパターンを形成するときの最高基板温度よりも低くすることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記金属シリサイドパターンを形成する工程は、
    前記半導体基板を加熱しながら金属膜をシリコンと反応させて金属シリサイド膜を形成する工程と、
    前記金属膜の未反応部分を除去し、残された前記金属シリサイド膜を前記金属シリサイドパターンとする工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２バリアメタル膜をCVD法で形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  10. 前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする請求項３に記載の半導体装置の製造方法。
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