JP2015056601A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015056601A
JP2015056601A JP2013190602A JP2013190602A JP2015056601A JP 2015056601 A JP2015056601 A JP 2015056601A JP 2013190602 A JP2013190602 A JP 2013190602A JP 2013190602 A JP2013190602 A JP 2013190602A JP 2015056601 A JP2015056601 A JP 2015056601A
Authority
JP
Japan
Prior art keywords
film
insulating film
gate
semiconductor device
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013190602A
Other languages
English (en)
Inventor
章太郎 村田
Shotaro Murata
章太郎 村田
光太郎 野田
Kotaro Noda
光太郎 野田
賢史 永嶋
Masashi Nagashima
賢史 永嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013190602A priority Critical patent/JP2015056601A/ja
Priority to US14/195,781 priority patent/US9196502B2/en
Publication of JP2015056601A publication Critical patent/JP2015056601A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】加工性の良い構成を備えた半導体装置およびその製造方法を提供する。【解決手段】半導体基板２と、半導体基板２上に配置された複数のメモリセルトランジスタとを具備し、メモリセルトランジスタのゲートＭＧは、半導体基板２上に形成されたゲート絶縁膜３を介して形成された電荷蓄積層４と、電荷蓄積層４上に形成された第１絶縁膜５と、第１絶縁膜５上に形成された制御ゲート電極６とを備え、制御ゲート電極６は、上面に窒素を含む金属膜７と、金属膜７の上面に形成された酸化膜９とを備える。【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置として例えばＮＡＮＤ型フラッシュメモリ装置がある。このＮＡＮＤ型フラッシュメモリ装置においては、制御ゲート電極として、多結晶シリコン膜にシリサイド膜を積層したポリサイドあるいは多結晶シリコン膜にメタル膜を積層したポリメタルなどを用いることができる。この時、制御ゲート電極の酸化防止、または制御ゲート電極からの不純物拡散防止のため保護膜を設ける場合がある。
この場合、微細化が進むと、ゲート加工を行う際に、制御ゲート電極の保護膜がサイドエッチングにより括れることがある。このため、ゲート加工中に形成しているパターンが倒れてしまうことがある。
特開平８−５５９２０号公報
そこで、加工性の良い構成を備えた半導体装置およびその製造方法を提供する。
本実施形態の半導体装置は、半導体基板上に複数のメモリセルトランジスタを備えたものであって、前記メモリセルトランジスタのゲートは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極とを備え、前記制御ゲート電極は、上面に窒素を含む金属膜と、前記金属膜の上面に形成された酸化膜とを備えたことを特徴とする。
第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図の一例 メモリセル領域の模式的な平面図の一例 図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その１） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その２） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その３） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その４） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その５） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その６） 製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その７） 第２実施形態における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例
以下、実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを、図面を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
（第１の実施形態）
図１〜図１０は、第１実施形態を示すものである。図１はＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、電気的なデータの書込み消去が可能な多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬとの接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（例えば、ｍ＝２ｋ；６４個）のメモリセルトランジスタＭＴが直列接続されている。
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中Ｘ方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中Ｙ方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬは、ビット線ＢＬに接続されるメモリセルトランジスタＭＴの制御ゲートに接続されている。ワード線ＷＬは、ビット線ＢＬに接続されるメモリセルトランジスタＭＴの制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬとそれぞれ交差している。ビット線ＢＬは、センスアンプ（図示せず）に接続されている。
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴは、それぞれ、そのゲート電極がワード線ＷＬによって電気的に接続されている。
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向に互いに離間され、Ｘ方向に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、半導体基板の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
図３は、図２中Ａ−Ａ線で示す部分の断面を示している。すなわち、図３は、メモリセル領域のメモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴの各ゲート電極ＭＧおよびＳＧが形成された素子領域ＳａをＹ方向に沿って切断した断面を示している。この図３において、半導体基板としてのシリコン基板２の上面にゲート絶縁膜３が形成されている。シリコン基板２としては、例えばＰ型の導電型を有するシリコン基板を用いることができる。ゲート絶縁膜３は、例えば熱酸化により形成したシリコン酸化膜を用いることができる。ゲート絶縁膜３は、シリコン酸窒化膜を用いても良い。
ゲート絶縁膜３上にメモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴのゲート電極ＭＧおよびＳＧが設けられている。ゲート電極ＭＧおよびＳＧはほぼ同じ膜の積層構造を有している。ゲート絶縁膜３上に、電荷蓄積層となる多結晶シリコン膜４、第１絶縁膜としての電極間絶縁膜５、多結晶シリコン膜６、金属膜としてのタングステン膜７を順次積層している。多結晶シリコン膜６およびタングステン膜７はいわゆるポリメタル構造の制御ゲート電極として機能する。タングステン膜７の上面には、タングステン膜７を窒化処理することで形成した窒化層８が設けられている。なお、タングステン膜７の上面に窒化層８が設ける構成とすることで、タングステン膜７の上面部の窒素濃度は、タングステン膜７の側面の窒素濃度に比べて高くなる。ここで、タングステン膜７をメタルゲートと、多結晶シリコン膜６をポリゲートと称する場合がある。
窒化層８の上面にはシリコン酸化膜９が設けられている。シリコン酸化膜９の上面は端部において丸みを帯びている。シリコン酸化膜９は、シランガス（ＳｉＨ４）を材料ガスとしたプラズマＣＶＤ（chemical vapor deposition）法により形成することができる。なお、シリコン酸化膜９は、窒素が一定割合で含まれるシリコン酸窒化膜として形成することもできる。電荷蓄積層は、多結晶シリコン膜に限られず、トラップ型の絶縁膜、多結晶シリコンと、トラップ型の絶縁膜の積層構造で有っても良い。電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜あるいはＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などの積層膜を用いることができる。また、電極間絶縁膜５は、シリコン含有ハフニウムオキサイド膜（ＨｆＳｉＯ）、シリコン酸化膜（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、シリコン酸窒化膜（ＳｉＯＮ）およびシリコン窒化膜（ＳｉＮ）等による積層膜により形成することができる。
なお、選択ゲートトランジスタＳＴのゲート電極ＳＧにおいては、電極間絶縁膜５に開口５ａが形成され、多結晶シリコン膜４と多結晶シリコン膜６とが直接接触している。これにより、多結晶シリコン膜４と多結晶シリコン膜６とは電気的に導通している。タングステン膜７は、他にメタル膜としてニッケル（Ｎｉ）やコバルト（Ｃｏ）あるいはアルミニウム（Ａｌ）などの膜を用いることができる。
上記のように構成されたゲート電極ＭＧおよびＳＧの上面にシリコン酸化膜からなる層間絶縁膜（第２絶縁膜）１０が形成されている。層間絶縁膜１０は、埋め込み性が低い条件でシリコン酸化膜を形成している。これにより、層間絶縁膜１０は、ゲート電極ＭＧ、ＳＧの上部を掛け渡すように設けられている。その結果、ゲート電極ＭＧ間、ゲート電極ＭＧ−ＳＧ間に空間部が形成される。ゲート電極ＭＧ間、ゲート電極ＭＧ−ＳＧ間の空間部は、真空あるいは空気等を誘電体とするエアギャップＡＧとして機能する。また、エアギャップＡＧの上端部、つまりゲート電極ＭＧ間およびゲート電極ＭＧ−ＳＧ間の層間絶縁膜１０の下面部、は、ゲート電極ＭＧの上面のシリコン酸化膜９の上面よりも突出した高さに位置している。エアギャップＡＧの誘電率は、シリコン酸化膜などの誘電率と比べて低いので、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間の結合容量を低下させることができる。シリコン基板２の表層部には、ゲート電極ＭＧ間およびゲート電極ＭＧ−ＳＧ間部分に不純物を導入して形成したソース／ドレイン領域となる不純物拡散領域２ａが設けられている。
上記構成によれば、タングステン膜７の上面に窒化層８を介してシリコン酸化膜９を設けているので、加工中の括れを抑制できる。これにより、タングステン膜７の側面のテーパー角を大きくしてほぼ直立した状態に形成できる。この結果、タングステン膜７の幅が狭くなることを抑制して制御ゲート電極の電気抵抗の増大を抑制できる。
また、タングステン膜７の上面を窒化処理することで窒化層８を設けるので、その上面の酸化膜９との密着性を向上させることができ、これによって酸化膜９の剥がれの防止やタングステン膜７の酸化を抑制できる。
さらに、タングステン膜７の上にシリコン酸化膜９を設ける構成としているので、エアギャップＡＧの上端部をタングステン膜７の上面よりも高い位置にくるようにすることができる。これにより、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間の結合容量を低下させることができる。
次に、上記構成の製造工程について図４〜図１０を参照して説明する。図４〜図１０は、図２中Ａ−Ａ線で示す部分の製造工程の各段階における断面を示している。なお、以下の説明において、一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
まず、図４の構成とこの構成に至るまでの工程の概略を説明する。図４において、シリコン基板２上には、ゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、タングステン膜７が順次形成されている。製造工程では、ゲート絶縁膜３および多結晶シリコン膜４の一部を形成した後、素子領域Ｓａおよび素子分離領域Ｓｂを形成する。
ゲート絶縁膜３は、例えば熱酸化法によって形成したシリコン酸化膜、あるいは酸窒化法によって形成したシリコン酸窒化膜を用いることができる。ゲート絶縁膜３は例えば膜厚５ｎｍ〜７ｎｍ程度に成膜する。次に、多結晶シリコン膜４は、例えばＣＶＤ法を用いて成膜している。また、多結晶シリコン膜４に不純物として例えばボロンをドープしている。この場合、多結晶シリコン膜４への不純物の導入は、例えばノンドープの多結晶シリコン膜を成膜した後にイオン注入法によって行うことができる。また、多結晶シリコン膜４への不純物の導入は、多結晶シリコン膜を成膜する際に不純物を導入することもできる。
この後、図２に示している素子分離領域Ｓｂの形成を行う。多結晶シリコン膜４の上面に加工用の膜を形成する。この加工用の膜をハードマスクとして、ＲＩＥ（reactive ion etching）法により多結晶シリコン膜４、ゲート絶縁膜３をエッチングし、さらにシリコン基板２を所定深さまでエッチングして素子分離溝を形成する。この後、素子分離溝内にシリコン酸化膜を埋め込む。シリコン酸化膜は、例えば、ポリシラザンなどの塗布液を塗布した後、熱処理により形成することができる。素子分離溝内のシリコン酸化膜を残して他の部分をＣＭＰ（chemical mechanical polishing）法などを用いて平坦化により除去する。続いてエッチバック処理などにより素子分離溝内に残ったシリコン酸化膜を所定高さに調整する。これにより、シリコン基板２表面は素子分離領域Ｓｂによって、図２におけるＸ方向に分断され、素子分離領域Ｓｂ間の領域が素子領域Ｓａとなる。
次に、加工用の膜を剥離し、一部形成していた多結晶シリコン膜４の上面に残りの多結晶シリコン膜４を積層する。次に、多結晶シリコン膜４の上面に電極間絶縁膜５を形成する。電極間絶縁膜５は、前述のとおり、ＯＮＯ膜などを用いることができる。この後、電極間絶縁膜５の上面に、多結晶シリコン膜６の一部（下部）を形成する。この状態で、フォトリソグラフィ技術により、多結晶シリコン膜６の下部および電極間絶縁膜５に開口５ａを形成する。この開口５ａは、選択ゲートトランジスタＳＴや周辺回路のトランジスタなどの浮遊ゲート電極を設けないトランジスタに対応して形成する。図３に示す選択ゲートトランジスタＳＴのゲート電極ＳＧのＸ方向の中央に位置して開口５ａを形成している。また、開口５ａはＹ方向に並ぶ複数のゲート電極ＳＧ間を繋いで延びるように形成している。
この後、図４に示しているように、多結晶シリコン膜６の上面に残りの多結晶シリコン膜６（上部）を形成する。これにより、ゲート電極ＳＧ部分では、多結晶シリコン膜４と多結晶シリコン膜６とが開口５ａを介して直接接触して電気的に接続した状態となる。さらに、多結晶シリコン膜６の上面に金属膜としてタングステン膜７を形成する。タングステン膜７は例えばスパッタリング法により形成する。ここまでの工程により図４に示した状態となる。
次に、図５に示すように、タングステン膜７の表面に窒化層８を形成する。ここでは、窒化層８は、例えばタングステン膜７の表面の窒化処理により形成する。タングステン膜７の表面の窒化処理は、例えば、タングステン膜７を露出した状態でチャンバー内に窒素を流して窒素雰囲気とし、この状態で熱処理を行うことで表層部に窒化層８を形成する。なお、窒化処理としては、この他に、プラズマ窒化処理、ＳＰＡ（slot plane antenna）窒化処理あるいは選択窒化処理なども用いることができる。また、このようにタングステン膜７の上面に窒化層８を形成することで、タングステン膜７の上面部の窒素濃度を、タングステン膜７の他の部分の窒素濃度よりも高くした状態となる。
次に、図６に示すように、窒化層８の上面に保護膜としてのシリコン酸化膜９を形成する。この場合、シリコン酸化膜９は、例えばプラズマ中でシランガス（ＳｉＨ４）を流して堆積させるプラズマＣＶＤ法により形成することができる。このとき、シリコン酸化膜９の成膜中に一定濃度で窒素を導入してシリコン酸窒化膜として設けることもできる。なお、窒化層８を介してシリコン酸化膜９を設けるので、シリコン酸化膜９はタングステン膜７との密着性が良好となる。
次に、図７に示すように、マスク材としての絶縁膜１１を所定膜厚で形成する。なお、ここでは説明の便宜上マスク形成用の絶縁膜１１の１層のみを示している。ただし、この絶縁膜１１を側壁転写技術を用いてパターニングする場合には、この絶縁膜１１の上に更にマスク形成用の膜を複数層形成する。周知の側壁転写技術を１回もしくは２回行うことで、フォトリソグラフィ技術によるパターニングの限界以下の微細パターンを形成することができる。
次に、図８に示すように、絶縁膜１１をパターニングしてハードマスクを形成する。そして、ハードマスクに加工した絶縁膜１１をマスクとしてＲＩＥ法によりゲート加工を行う。このゲート加工では、異方性エッチングにより、上からシリコン酸化膜９、窒化層８、タングステン膜７、多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜５の順に加工する。これにより、ゲート電極ＭＧおよびＳＧを分離形成している。また、この工程で、図示しない周辺回路のトランジスタのゲート電極を同時に形成することができる。
このとき、エッチング処理の途中で、タングステン膜７の保護膜として形成しているシリコン酸化膜９は、シリコン窒化膜と異なり、括れを発生することなく加工できる。例えば、タングステン膜７の加工時にＣＦ系のガスを用いる場合、シリコン窒化膜の側面もエッチングされてしまう。一方、本実施形態の場合、シリコン酸化膜９を用いているのでシリコン酸化膜９の側面はエッチングされにくい。これにより、タングステン膜７、多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜５をほぼ垂直にエッチングすることができる。したがって、保護膜の括れができることに起因してタングステン膜７の幅が細くなって抵抗値が増大することを抑制できる。また、シリコン酸化膜９は、窒化層８を介してタングステン膜７上に形成されている。この結果、タングステン膜７とシリコン酸化膜９との間の密着性が向上し、ゲート加工時において、シリコン酸化膜９が剥がれることを防止できる。なお、ゲート加工を行うと、図８に示すように、ハードマスクとしての絶縁膜１１もメモリセルトランジスタＭＴのゲート電極ＭＧ側では高さ方向の寸法が減少している。
次に、図９に示すように、絶縁膜１１を例えばウェット処理により剥離する。この状態では、絶縁膜１１の下のシリコン酸化膜９は残っている。続いて、弗酸系の薬液を用いた洗浄後処理を行う。この場合、洗浄処理の条件を調整することによりシリコン酸化膜９をタングステン膜７の上に残存させることは可能である。この場合、シリコン酸化膜９は、若干エッチングされて洗浄後処理前よりも膜厚が薄くなり、端部においては丸みを帯びた状態となる。
この後、イオン注入法を用いて、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴの各ゲート電極ＭＧ、ＳＧに隣接するシリコン基板２表面に不純物を低濃度で注入する。これにより、シリコン基板２にソース／ドレイン領域として機能するＮ型の不純物拡散領域２ａが形成される。なお、イオン注入により導入する不純物としては、例えばリン（Ｐ）あるいはヒ素（Ａｓ）を用いることができる。
続いて、図３に示すように、層間絶縁膜１０を形成する。層間絶縁膜１０は、例えばシリコン酸化膜を用いることができる。なお、この層間絶縁膜１０は、例えばプラズマＣＶＤ法を用いて、被覆性が悪い条件にて成膜する。これにより、層間絶縁膜１０は、成膜途中でゲート電極ＭＧの上面に堆積した部分同士が接触状態となって閉塞するので、ゲート電極ＭＧ−ＭＧ間あるいはゲート電極ＭＧ−ＳＧ間に入り込むことなく成膜される。
つまり、ゲート電極ＭＧ−ＭＧ間あるいはゲート電極ＭＧ−ＳＧ間には層間絶縁膜１０が埋設されることがなく、複数のゲート電極ＭＧ、ＳＧ及びそれらの間隙の上部を架け渡した状態に形成できる。これによりゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ間の間隙はエアギャップＡＧとなる。誘電率の低いエアギャップＡＧを設けることで、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ間の結合容量を低減することができる。
この後、コンタクト形成工程あるいは配線工程などを経ることにより、実施形態にかかるＮＡＮＤ型フラッシュメモリ装置１のチップが形成される。
このような本実施形態においては、タングステン膜７の上面に窒化層８を設け、その上面にシリコン酸化膜９を設けた。これにより、側壁転写技術を用いた微細パターンでもゲート加工中の括れの発生を抑制できる。そして、ゲート加工時に、タングステン膜７の側面をほぼ直立した状態に形成できる。この結果、タングステン膜７の幅が狭くなるのを抑制できるので、タングステン膜７の電気抵抗が増大するのを抑制できる。
また、メタルゲートとなるタングステン膜７の上面を窒化処理することで窒化層８を設けた。これにより、タングステン膜７と窒化層８の上面の酸化膜９との密着性を向上させることができる。この結果、シリコン酸化膜９の剥がれを防止し、タングステン膜７の酸化を抑制できる。さらに、シリコン酸化膜９を設けるので加工中において窒化層８を保護できる。
また、シリコン酸化膜９を設けるので、層間絶縁膜１０により形成するエアギャップＡＧの上端部、つまりゲート電極ＭＧ間およびゲート電極ＭＧ−ＳＧ間の層間絶縁膜１０の下面、をタングステン膜７の上面よりも高い位置に設けることができる。これにより、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間の結合容量を低下させることができる。
また、タングステン膜７の上にシリコン酸化膜９を設けることにより、タングステン膜７からの不純物拡散防止をすることができる。
また、タングステン膜７の上面部の窒素濃度をタングステン膜７の側面の窒素濃度に比べて高くすることで、シリコン酸化膜９との密着性を向上させつつ、タングステン膜７の窒化量を減らすことができる。その結果、タングステン膜４の抵抗を小さくすることができる。
総じて、微細パターンを形成する工程で、加工性の向上を図れると共に、特性の良好なＮＡＮＤ型フラッシュメモリ装置１を得ることができる。
（第２実施形態）
図１１は第２実施形態を示している。この実施形態は、全体の構成および製造工程は第１実施形態とほぼ同じである。第１実施形態において加工途中の図７の状態からゲート加工を行うと、図８のように絶縁膜１１およびタングステン膜７はほぼ垂直状態に形成されていた。この実施形態では、図１１のように、絶縁膜１１およびタングステン膜７がテーパー形状に形成される例を示している。
ここで、ゲート加工の工程において、ＲＩＥ法によるエッチングの工程を行うと、異なる膜をエッチングする過程で、膜の種類によってテーパーが発生する例を示している。例えば、メモリセルトランジスタＭＴのゲート電極ＭＧは、加工用のマスクとして用いる絶縁膜１１が上部より下部において細くなっている。また、タングステン膜７は下部より上部において細くなっている。
この場合では、窒化層８およびシリコン酸化膜９の幅寸法が小さくなる傾向にある。このため、絶縁膜１１とタングステン膜７との間に位置する保護膜に括れが発生すると、パターンの倒れが発生しやすい。この実施形態では、シリコン酸化膜９を用いているので、括れの発生を抑制してパターンの倒れが発生しにくいようにすることができ、加工性の向上を図ることができる。
このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
金属膜としては、タングステン膜７以外のメタル膜を用いることができる。また、シリサイド膜を用いることもできる。
側壁転写技術を使用しない場合でも微細パターンの形成を行う工程で適用できる。
側壁転写技術を１回、２回あるいはさらに実施する場合でも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（電荷蓄積層）、５は電極間絶縁膜（第１絶縁膜）、６は多結晶シリコン膜（制御ゲート電極）、７はタングステン膜（制御ゲート電極、金属膜）、８は窒化層、９はシリコン酸化膜（酸化膜）、１０は層間絶縁膜（第２絶縁膜）、１１は絶縁膜（マスク材）、ＡＧはエアギャップ、ＭＴはメモリセルトランジスタ、ＳＴは選択ゲートトランジスタ、ＭＧ、ＳＧはゲート電極である。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に配置された複数のメモリセルトランジスタとを具備し、
    前記メモリセルトランジスタのゲートは、
    前記半導体基板上に形成されたゲート絶縁膜を介して形成された電荷蓄積層と、
    前記電荷蓄積層上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された制御ゲート電極と
    を備え、
    前記制御ゲート電極は、
    上面に窒素を含む金属膜と、
    前記金属膜の上面に形成された酸化膜と
    を備えたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記酸化膜は窒素を含むことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    複数の前記ゲートの上面を覆い且つ前記ゲート間にエアギャップを有するように形成された第２絶縁膜を備え、
    前記ゲート間において前記第２絶縁膜の下面は前記金属膜の上面よりも上に位置するように形成されていることを特徴とする半導体装置。
  4. 請求項１から３のいずれか一項の半導体装置において、
    前記金属膜の上面の窒素濃度は側面の窒素濃度よりも高いことを特徴とする半導体装置。
  5. 半導体基板の上面にゲート絶縁膜、第１導電膜、第１絶縁膜、第２導電膜、金属膜を形成する工程と、
    前記金属膜の上面を窒化する工程と、
    上面が窒化された前記金属膜の上面に酸化膜を形成する工程と、
    前記酸化膜の上面にマスク材を形成する工程と、
    前記マスク材をマスクとして、前記酸化膜、金属膜、第２導電膜、第１絶縁膜、第１導電膜を加工する工程とを備えたことを特徴とする半導体装置の製造方法。
JP2013190602A 2013-09-13 2013-09-13 半導体装置およびその製造方法 Pending JP2015056601A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013190602A JP2015056601A (ja) 2013-09-13 2013-09-13 半導体装置およびその製造方法
US14/195,781 US9196502B2 (en) 2013-09-13 2014-03-03 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013190602A JP2015056601A (ja) 2013-09-13 2013-09-13 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2015056601A true JP2015056601A (ja) 2015-03-23

Family

ID=52667197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013190602A Pending JP2015056601A (ja) 2013-09-13 2013-09-13 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US9196502B2 (ja)
JP (1) JP2015056601A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190117909A (ko) 2018-04-09 2019-10-17 경상대학교산학협력단 트리거 스파크 갭을 적용한 전자기력 가속장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108787A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009231300A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体記憶装置及びその製造方法
JP2013008794A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 半導体装置の製造方法
JP2013069794A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
JP2013153064A (ja) * 2012-01-25 2013-08-08 Toshiba Corp 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JP2008186926A (ja) * 2007-01-29 2008-08-14 Fujitsu Ltd 半導体装置とその製造方法
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5398388B2 (ja) * 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
KR20120137861A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108787A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009231300A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体記憶装置及びその製造方法
JP2013008794A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 半導体装置の製造方法
JP2013069794A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
JP2013153064A (ja) * 2012-01-25 2013-08-08 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190117909A (ko) 2018-04-09 2019-10-17 경상대학교산학협력단 트리거 스파크 갭을 적용한 전자기력 가속장치

Also Published As

Publication number Publication date
US20150076583A1 (en) 2015-03-19
US9196502B2 (en) 2015-11-24

Similar Documents

Publication Publication Date Title
US10692879B2 (en) Semiconductor device including different orientations of memory cell array and peripheral circuit transistors
JP5288877B2 (ja) 不揮発性半導体記憶装置
US8766352B2 (en) Semiconductor devices and method of manufacturing the same
US8946048B2 (en) Method of fabricating non-volatile memory with flat cell structures and air gap isolation
JP5361328B2 (ja) 不揮発性半導体記憶装置の製造方法
US20120280303A1 (en) Non-volatile semiconductor memory device and method of manufacturing the same
JP2009164485A (ja) 不揮発性半導体記憶装置
JP5091452B2 (ja) 半導体装置の製造方法
JP2008010480A (ja) 半導体装置およびその製造方法
JP2014179361A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
JP4868864B2 (ja) 半導体装置の製造方法
US20120238099A1 (en) Method of manufacturing electronic part
JP2008091614A (ja) 半導体装置およびその製造方法
TW201519370A (zh) 非揮發性半導體儲存裝置
US20100213534A1 (en) Nonvolatile semiconductor memory device and manufacturing method for the same
US20130270623A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
JP2014053565A (ja) 半導体記憶装置およびその製造方法
US7763931B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US9842766B2 (en) Semiconductor device and method for fabricating semiconductor device
JP2012199313A (ja) 不揮発性半導体記憶装置
CN101197330A (zh) 制造快闪存储器件的方法
US9196502B2 (en) Semiconductor device and method for manufacturing the same
US20100327341A1 (en) Nonvolatile semiconductor memory device having charge storage layers and manufacturing method thereof
JP2013191680A (ja) 不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160512

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161011