KR20120137861A - 비휘발성 기억 소자 및 그 제조 방법 - Google Patents

비휘발성 기억 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 제어 게이트 전극에 포함된 제어 금속 게이트의 폭 및 제어 기저 게이트의 윗부분의 폭은 제어 금속 게이트 상에 위치한 제어 하드마스크 패턴의 폭 보다 작다. 제1 및 제2 제어 보호 스페이서들이 제어 금속 게이트의 양 측벽들 및 제어 기저 게이트의 윗부분의 양 측벽들 상에 각각 배치될 수 있다.

Description

비휘발성 기억 소자 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND MEHTOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 소자의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 소자에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 소자에 대한 요구가 증가되고 있다. 하지만, 반도체 소자의 고집적화 경향으로 반도체 소자 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 소자 및/또는 우수한 신뢰성을 갖는 반도체 소자의 구현이 점점 어려워지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 비휘발성 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고속화에 최적화된 비휘발성 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는, 기판 상에 차례로 적층된 제어 기저 게이트 및 제어 금속 게이트 및 제어 하드마스크 패턴, 상기 제어 금속 게이트의 폭 및 상기 제어 기저 게이트의 윗부분의 폭은 상기 제어 하드마스크 패턴의 폭 보다 작은 것; 상기 제어 금속 게이트의 제1 측벽 및 상기 제어 기저 게이트의 윗부분의 제1 측벽 상에 배치된 제1 제어 보호 스페이서, 및 상기 제어 금속 게이트의 제2 측벽 및 상기 제어 기저 게이트의 윗부분의 제2 측벽 상에 배치된 제2 제어 보호 스페이서; 및 상기 기판 및 제어 기저 게이트 사이에 차례로 적층된 터널 유전막, 전하 저장층 및 블로킹 유전막을 포함한다.
일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 하드마스크 패턴의 양 측벽들을 덮지 않을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 기저 게이트의 아랫부분의 양 측벽들을 덮지 않을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제어 금속 게이트 및 제어 기저 게이트 사이에 개재된 제어 배리어 패턴을 더 포함할 수 있다. 이때, 상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 배리어 패턴의 양 측벽들을 각각 덮을 수 있다.
일 실시예에 따르면, 상기 제어 배리어 패턴의 폭은 상기 제어 하드마스크 패턴의 폭 보다 작을 수 있다.
일 실시예에 따르면, 상기 제어 금속 게이트 및 제어 기저 게이트의 윗부분의 제1 측벽들 옆에 제1 제어 언더컷 영역이 정의될 수 있으며, 상기 제어 금속 게이트 및 제어 기저 게이트의 윗부분의 제2 측벽들 옆에 제2 제어 언더컷 영역이 정의될 수 있다. 이때, 상기 제1 및 제2 제어 보호 스페이서들은 상기 제1 및 제2 언더컷 영역들 내에 각각 배치될 수 있다.
상술된 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 도전막 및 금속막을 차례로 형성하는 것; 상기 금속막 상에 제어 하드마스크 패턴을 형성하는 것; 상기 제어 하드마스크 패턴을 식각 마스크로 사용하여, 상기 금속막을 식각하여 예비 제어 금속 패턴을 형성하는 것; 상기 예비 제어 금속 패턴의 양 측벽들을 옆으로 식각하여, 제어 금속 패턴을 형성하는 것; 상기 제어 하드마스크 패턴 및 제어 금속 패턴을 식각 마스크로 사용하여 상기 도전막의 윗부분을 식각하여, 상기 제어 금속 패턴 밑에 제어 돌출부를 형성하는 것; 상기 제어 언더컷 영역들을 포함하는 상기 기판 상에 보호막을 형성하는 것; 및 상기 제어 하드마스크 패턴을 식각 마스크로 사용하여 상기 보호막 및 상기 도전막의 아랫부분을 연속적으로 식각하여, 상기 제어 금속 패턴 및 제어 돌출부의 양 측벽들을 덮는 제1 및 제2 보호 스페이서들, 및 상기 제어 돌출부를 포함하는 제어 기저 게이트를 형성하는 것을 포함한다.
상술된 바와 같이, 제1 및 제2 제어 보호 스페이서들은 제어 금속 게이트의 양 측벽들 및 제어 기저 게이트의 윗부분의 양 측벽들 상에 배치된다. 이로써, 상기 제1 및 제2 제어 보호 스페이서들에 의하여, 상기 제어 금속 게이트가 산화되는 것 및/또는 상기 제어 금속 게이트 내 금속 원자들로 야기될 수 있는 오염을 방지할 수 있다. 또한, 상기 제어 금속 게이트 및 제어 기저 게이트의 윗부분의 폭들은 상기 제어 하드마스크 패턴의 폭 보다 작다. 이로써, 상기 제1 및 제2 제어 보호 스페이서들로 인한 게이트 패턴의 선폭 증가를 최소화시킬 수 있다. 또한, 상기 제어 금속 게이트로 인하여 게이트 전극이 낮은 비저항을 가질 수 있어, 고속으로 동작하는 비휘발성 기억 소자가 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도.
도 2a는 도 1의 셀 게이트 패턴을 확대한 도면.
도 2b는 도 1의 선택 게이트 패턴을 확대한 도면.
도 2c는 도 1의 주변 게이트 패턴을 확대한 도면.
도 3은 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예를 나타내는 단면도.
도 4 내지 도 11은 본 발명의 실시예에 따른 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 12 내지 도 14는 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예의 제조 방법을 설명하기 위한 단면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 2a는 도 1의 셀 게이트 패턴을 확대한 도면이고, 도 2b는 도 1의 선택 게이트 패턴을 확대한 도면이며, 도 2c는 도 1의 주변 게이트 패턴을 확대한 도면이다.
도 1을 참조하면, 제1 영역(10) 및 제2 영역(20)을 포함하는 반도체 기판(100, 이하 기판이라 함)에 소자분리 패턴(미도시함)이 배치되어, 활성부들(ACT1, ACT2)이 정의될 수 있다. 상기 제1 영역(10)은 셀 어레이 영역(cell array region)일 수 있으며, 상기 제2 영역(20)은 주변회로 영역일 수 있다. 일 실시예에 따르면, 상기 제1 영역(10)은 낸드형 셀 어레이 영역일 수 있다. 상기 제1 영역(10) 내에 제1 활성부(ACT1)가 정의되고, 상기 제2 영역(20) 내에 제2 활성 부(ACT2)가 정의될 수 있다. 상기 제1 및 제2 활성부들(ACT1, ACT2)은 상기 소자분리 패턴에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 제1 활성부(ACT1)는 제1 도전형의 도펀트로 도핑될 수 있다. 상기 제2 활성부(ACT1)는 상기 제1 활성부(ACT1)와 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 제2 활성부(ACT2)는 상기 제1 활성부(ACT1)와 다른 타입의 도펀트로 도핑될 수도 있다.
상기 제1 영역(10)의 기판(100) 상에 셀 게이트 패턴들이 나린히 배치될 수 있다. 상기 각 셀 게이트 패턴은, 차례로 적층된 터널 유전막(105c), 전하 저장층(110f), 블로킹 유전막(115c), 제어 게이트 전극(150c) 및 제어 하드마스크 패턴(140c)을 포함할 수 있다. 상기 제어 게이트 전극(150c)은 차례로 적층된 제어 기저 게이트(125c, control base gate), 제어 배리어 패턴(130c) 및 제어 금속 게이트(135cn)를 포함할 수 있다.
상기 셀 게이트 패턴들 일 측의 제1 활성부(ACT1) 상에 선택 게이트 패턴이 배치될 수 있다. 상기 선택 게이트 패턴은 차례로 적층된 선택 게이트 유전막(105s), 선택 게이트 전극(150s) 및 선택 하드마스크 패턴(140s)을 포함할 수 있다. 상기 선택 게이트 전극(150s)은 차례로 적층된 선택 바닥 게이트(110s, selection bottom gate), 선택 서브-게이트(125s), 선택 배리어 패턴(130s) 및 선택 금속 게이트(135sn)을 포함할 수 있다. 상기 선택 게이트 패턴은, 접지 선택 게이트 패턴 또는 스트링 선택 게이트 패턴에 해당할 수 있다. 일 실시예에 따르면, 인접한 셀 게이트 패턴들 사이의 간격은, 상기 선택 게이트 패턴과 상기 선택 게이트 패턴에 가장 인접한 셀 게이트 패턴 간의 간격과 실질적으로 동일할 수 있다.
상기 제2 영역(20)에 정의된 제2 활성부(ACT2) 상에 주변 게이트 패턴이 배치될 수 있다. 상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 유전막(106p), 주변 게이트 전극(150p) 및 주변 하드마스크 패턴(140p)을 포함할 수 있다. 상기 주변 게이트 전극(150p)은 차례로 적층된 주변 바닥 게이트(111p), 주변 서브-게이트(125p), 주변 배리어 패턴(130p) 및 주변 금속 게이트(135pn)을 포함할 수 있다.
이하, 도면들을 참조하여 상기 셀 게이트 패턴, 선택 게이트 패턴 및 주변 게이트 패턴을 좀 더 구체적으로 설명한다. 먼저, 도 2a를 참조하여 상기 각 셀 게이트 패턴에 대하여 설명한다.
도 1 및 도 2a를 참조하면, 상기 제어 게이트 전극(150c)내 상기 제어 금속 게이트(135cn)의 폭은 상기 제어 하드마스크 패턴(140c)의 폭 보다 작. 또한, 상기 제어 기저 게이트(125c)의 윗부분(CUP)의 폭도 상기 제어 하드마스크 패턴(140c)의 폭 보다 작다. 이에 더하여, 상기 제어 금속 게이트(135cn) 및 제어 기저 게이트(125c)의 윗부분(CUP) 사이에 배치된 제어 배리어 패턴(130c)의 폭도 상기 제어 하드마스크 패턴(140c)의 폭 보다 작을 수 있다. 이로써, 제1 제어 언더컷 영역(31a)이 상기 제어 금속 게이트(135cn)의 제1 측벽, 제어 배리어 패턴(130c)의 제1 측벽 및 상기 제어 기저 게이트(125c)의 윗부분(CUP)의 제1 측벽 옆에 정의될 수 있다. 제2 제어 언더컷 영역(32a)이 상기 제어 금속 게이트(135cn)의 제2 측벽, 제어 배리어 패턴(130c)의 제2 측벽 및 상기 제어 기저 게이트(125c)의 윗부분(CUP)의 제2 측벽 옆에 정의될 수 있다.
상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)의 제1 측벽들은 서로 정렬될 수 있으며, 상기 제1 제어 언더컷 영역(31a)의 내측벽을 이룰 수 있다. 이와 마찬가지로, 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)의 제2 측벽들은 서로 정렬될 수 있으며, 상기 제2 제어 언더컷 영역(32a)의 내측벽을 이룰 수 있다. 상기 제어 금속 게이트(135cn)의 제1 측벽 및 제2 측벽은 서로 대향되고, 상기 제어 배리어 패턴(130c)의 제1 측벽 및 제2 측벽도 서로 대향된다. 또한, 상기 제어 기저 게이트(125c)의 윗부분(CUP)의 제1 측벽 및 제2 측벽도 서로 대향된다.
상기 제1 및 제2 제어 언더컷 영역들(31a, 32a)은 상기 제어 하드마스크 패턴(140c)의 양 가장자리부들 아래에 각각 정의될 수 있다. 상기 제어 기저 게이트(125c)의 아랫부분(CLP)은 상기 제어 하드마스크 패턴(140c)의 폭과 같거나 클 수 있다. 이로써, 상기 제1 및 제2 제어 언더컷 영역들(31a, 32a)은 상기 제어 기저 게이트(125c)의 아랫부분(CLP)의 양 가장자리부들 위에 각각 배치될 수 있다. 다시 말해서, 상기 제1 및 제2 제어 언더컷 영역들(31a, 32a)은 상기 제어 하드마스크 패턴(140c)의 양 가장자리부들 및 상기 제어 기저 게이트(125c)의 아랫부분(CLP)의 양 가장자리부들 사이에 각각 배치될 수 있다.
상기 제어 금속 게이트(135cn)은 최소 폭을 갖는 부분을 포함할 수 있다. 일 실시예에 따르면, 상기 제어 금속 게이트(135cn)의 최소폭을 갖는 부분(이하, 제어 금속 게이트(135cn)의 최소폭-부분이라 함)은 상기 제어 금속 게이트(135cn)의 하부면과 상부면 사이에 배치될 수 있다. 즉, 상기 금속 게이트(135cn)의 하부면 및 상부면의 폭들은 상기 제어 금속 게이트(135cn)의 상기 최소폭 보다 클 수 있다. 일 실시예에 따르면, 상기 제어 금속 게이트(135cn)의 상기 최소폭-부분은 상기 제어 금속 게이트(135cn)의 하부면 및 상부면 중에서 상부면에 더 가까울 수 있다.
상기 제어 하드마스크 패턴(140c)의 제1 측벽을 기준으로 한 상기 제1 제어 언더컷 영역(31a)의 내측벽의 깊이를 상기 제1 제어 언더컷 영역(31a)의 제1 수평 깊이라 정의한다. 적어도 상기 제어 금속 게이트(135cn)의 폭에 기인하여 상기 제1 제어 언더컷 영역(31a)은 제1 최대 수평 깊이(Dc1)를 가질 수 있다. 일 실시예에 따르면, 상기 제어 금속 게이트(135cn)의 상기 최소폭-부분의 제1 측벽이 상기 제1 최대 수평 깊이(Dc1)를 갖는 상기 제1 제어 언더컷 영역(31a)의 내측벽에 해당할 수 있다.
이와 유사하게, 상기 제어 하드마스크 패턴(140c)의 제2 측벽을 기준으로 한 상기 제2 제어 언더컷 영역(32a)의 내측벽이 옆으로 리세스된 깊이를 상기 제2 제어 언더컷 영역(32a)의 제2 수평 깊이라 정의한다. 적어도 상기 제어 금속 게이트(135cn)의 폭에 기인하여, 상기 제2 제어 언더컷 영역(32a)은 제2 최대 수평 깊이(Dc2)를 가질 수 있다. 일 실시예에 따르면, 상기 제어 금속 게이트(135cn)의 상기 최소폭-부분의 제2 측벽이 상기 제2 최대 수평 깊이(Dc2)를 갖는 상기 제2 제어 언더컷 영역(32a)의 내측벽에 해당할 수 있다.
일 실시예에 따르면, 상기 제1 제어 언더컷 영역(31a)의 제1 최대 수평 깊이(Dc1)는 상기 제2 제어 언더컷 영역(32a)의 제2 최대 수평 깊이(Dc2)와 실질적으로 동일할 수 있다.
제1 제어 보호 스페이서(145c1)가 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)의 제1 측벽들 상에 배치된다. 이에 따라, 상기 제1 제어 보호 스페이서(145c1)는 상기 제어 금속 게이트(135cn) 및 제어 배리어 패턴(130c)간의 계면의 일단 및 상기 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)간의 계면의 일단을 덮는다. 제2 제어 보호 스페이서(145c2)가 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)의 제2 측벽들 상에 배치된다. 이로써, 상기 제2 제어 보호 스페이서(145c2)는 상기 제어 금속 게이트(135cn) 및 제어 배리어 패턴(130c)간의 계면의 타단 및 상기 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)간의 계면의 타단을 덮는다.
도시된 바와 같이, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 상기 제어 기저 게이트(125c)의 아랫부분(CLP)의 양 측벽들을 덮지 않을 수 있다. 또한, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 상기 제어 하드마스크 패턴(140c)의 양 측벽들도 덮지 않을 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)의 상단들은 상기 제어 하드마스크 패턴들(140c)의 양 가장자리부들의 하부면들과 접촉될 수 있다. 또한, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)의 하단들은 상기 제어 기저 게이트(125c)의 아랫부분(CLP)의 양 가장자리부들의 상단들과 접촉될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 상기 제1 및 제2 제어 언더컷 영역들(31a, 32a) 내에 각각 배치될 수 있다.
상기 제어 기저 게이트(125c)는 도펀트로 도핑된 반도체를 포함할 수 있다. 예컨대, 상기 제어 기저 게이트(125c)는 p형 또는 n형 도펀트로 도핑된 실리콘을 포함할 수 있다. 일 실시예에 따르면, 상기 제어 기저 게이트(125c)는 탄소로 더 도핑될 수도 있다. 즉, 상기 제어 기저 게이트(125c)는 도펀트 및 탄소로 도핑된 반도체를 포함할 수 있다. 상기 제어 금속 게이트(135cn)는 상기 제어 기저 게이트(125c) 보다 낮은 비저항을 갖는 금속을 포함할 수 있다. 예컨대, 상기 제어 금속 게이트(135cn)는 텅스텐, 구리 또는 알루미늄 등을 포함할 수 있다. 상기 제어 배리어 패턴(130c)은, 상기 제어 금속 게이트(135cn) 내 금속이 상기 제어 기저 게이트(125c)로 확산되는 것을 최소화시킬 수 있는 도전 물질을 포함할 수 있다. 예컨대, 상기 제어 배리어 패턴(130c)은 도전성 금속 질화물 (ex, 질화 텅스텐, 질화 탄탈늄 및/또는 질화 탄탈늄 등)을 포함할 수 있다.
상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)는 내산화성이 우수한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 질화물을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 금속을 포함하지 않을 수 있다. 예컨대, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다.
상기 터널 유전막(105c)은 산화물(ex, 실리콘 산화물) 및/또는 산화질화물 (ex, 실리콘 산화질화물 등)을 포함할 수 있다. 상기 블로킹 유전막(115c)은 ONO(oxide/nitride/oxide)를 포함할 수 있다. 이와는 다르게, 상기 블로킹 유전막(115c)은 상기 터널 유전 패턴(105a) 보다 높은 유전상수를 갖는 고유전물질(ex, 산화알루미늄, 산화하프늄 등과 같은 절연성 금속 산화물 등)을 포함할 수 있다. 상기 블로킹 유전막(115c)은 상기 고유전 물질 및 장벽 유전 물질을 포함할 수 있다. 상기 장벽 유전 물질은 상기 고유전 물질 보다 큰 에너지 밴드갭을 갖는 유전 물질(ex, 실리콘 산화물 등)을 포함할 수 있다. 상기 전하 저장층(110f)은 반도체 물질(ex, 실리콘)을 포함할 수 있다. 이 경우에, 상기 전하 저장층(110f)은 플로팅 게이트에 해당할 수 있다. 일 실시예에 따르면, 상기 전하 저장층(110f)은 도펀트(제1 도전형의 도펀트 또는 제2 도전형의 도펀트)로 도핑된 반도체, 도펀트(제1 도전형 또는 제2 도전형의 도펀트) 및 탄소로 도핑된 반도체, 또는 탄소로 도핑된 반도체로 형성될 수 있다. 상기 제어 하드마스크 패턴(140c)은 상기 제어 금속 게이트(135cn)내 금속 원자들의 확산을 최소화시킬 수 있는 절연 물질을 포함할 수 있다. 상기 제어 하드마스크 패턴(140c)은 절연성 질화물(ex, 실리콘 질화물 등)을 포함할 수 있다.
상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)은 상기 제어 금속 게이트(135cn)의 양 측벽들 및 상기 제어 배리어 패턴(130c)의 양 측벽들을 보호한다. 또한, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 1452)은 상기 제어 기저 게이트(125c)의 윗부분(CUP)의 양 측벽들 상에도 배치됨으로써, 상기 제1 및 제2 보호 스페이서들(145c1, 145c2)은, 상기 제어 금속 게이트(135cn) 및 제어 배리어 패턴(130c)간의 계면 및 상기 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)간의 계면도 덮는다. 이로써, 상기 제1 및 제2 보호 스페이서들(145c1, 145c2)로 인하여, 상기 제어 금속 게이트(135cn)와 제어 배리어 패턴(130c)이 산화 공정 등에 의해 산화되는 것이 방지될 수 있다. 또한, 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)로 인하여 상기 제어 금속 게이트(135cn) 및 제어 배리어 패턴(130c)은 후속의 세정 공정 등으로부터 보호된다. 이로써, 상기 제어 금속 게이트(135cn) 및/또는 제어 배리어 패턴(130c) 내 금속 원자들로 인한 오염이 방지될 수 있다. 결과적으로, 우수한 신뢰성을 갖는 비휘발성 기억 소자가 구현될 수 있다.
또한, 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 기저 게이트(125c)의 윗부분(CUP)의 폭들이 상기 제어 하드마스크 패턴(140c)의 폭 보다 작아서, 상기 제1 및 제2 제어 언더컷 영역들(31a, 32a)이 정의될 수 있다. 이로써, 상기 제1 및 제2 보호 스페이서들(145c1, 145c2)은 상기 제어 하드마스크 패턴(140c)의 양 측벽들을 덮지 않을 수 있다. 또한, 상기 제1 및 제2 보호 스페이서들(145c1, 145c2)은 상기 제어 기저 게이트(125c)의 아랫부분(CLP)의 양 측벽들도 덮지 않을 수 있다. 그 결과, 상기 제1 및 제2 보호 스페이서들(145c1, 145c2)로 인하여 상기 셀 게이트 패턴의 선폭이 증가되는 것이 최소화될 수 있다. 결과적으로, 고집적화에 최적화된 비휘발성 기억 소자가 구현될 수 있다.
이에 더하여, 상기 셀 게이트 전극(150c)은 낮은 비저항을 갖는 상기 제어 금속 게이트(135cn)을 포함함으로써, 고속으로 동작하는 비휘발성 기억 소자가 구현될 수 있다.
다음으로, 상기 선택 게이트 패턴에 대하여 도 2b를 참조하여 구체적으로 설명한다.
도 1 및 도 2b를 참조하면, 상기 선택 게이트 전극(150s)내 선택 금속 게이트(135sn)의 폭은 상기 선택 하드마스크 패턴(140s)의 폭 보다 작을 수 있다. 또한, 상기 선택 서브-게이트(125s, selection sub-gate)의 윗부분(SUP)의 폭 및 선택 배리어 패턴(130s)의 폭도 상기 선택 하드마스크 패턴(140s)의 폭 보다 작을 수 있다. 이로써, 제1 선택 언더컷 영역(41a)이 상기 선택 금속 게이트(135sn)의 제1 측벽, 상기 선택 배리어 패턴(130s)의 제1 측벽 및 선택 서브-게이트(125s)의 윗부분(SUP)의 제1 측벽 옆에 정의될 수 있다. 또한, 제2 선택 언더컷 영역(42a)이 상기 선택 금속 게이트(135sn)의 제2 측벽, 상기 선택 배리어 패턴(130s)의 제2 측벽 및 선택 서브-게이트(125s)의 윗부분(SUP)의 제2 측벽 옆에 정의될 수 있다.
상기 선택 금속 게이트(135sn), 상기 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)의 제1 측벽들은 상기 제1 선택 언더컷 영역(41a)의 내측벽을 이룰 수 있으며, 상기 선택 금속 게이트(135sn), 상기 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)의 제2 측벽들은 상기 제2 선택 언더컷 영역(42a)의 내측벽을 이룰 수 있다. 상기 제1 및 제2 선택 언더컷 영역들(41a, 42a)은 상기 선택 하드마스크 패턴(140s)의 양 가장자리부들 아래에 각각 배치될 수 있다. 상기 선택 서브-게이트(125s)의 아랫부분(SLP)의 폭은 상기 선택 하드마스크 패턴(140s)의 폭과 같거나 클 수 있다. 이로써, 상기 제1 및 제2 선택 언더컷 영역들(41a, 42a)은 상기 선택 서브-게이트(125s)의 아랫부분(SLP)의 양 가장자리부들 위에 각각 배치될 수 있다.
상기 제어 금속 게이트(135cn)와 마찬가지로, 상기 선택 금속 게이트(135sn)도 최소폭을 갖는 부분(이하, 상기 선택 금속 게이트(135sn)의 최소폭-부분이라 함)를 포함할 수 있다. 일 실시예에 따르면, 상기 선택 금속 게이트(135sn)의 최소폭-부분은 상기 선택 금속 게이트(135sn)의 하부면과 상부면 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 선택 금속 게이트(135sn)의 최소폭-부분은 상기 선택 금속 게이트(135sn)의 하부면 및 상부면 중에서 상부면에 더 가까울 수 있다.
적어도 상기 선택 금속 게이트(135sn)의 형태에 기인하여, 상기 제1 선택 언더컷 영역(41a)은 제1 최대 수평 깊이(Ds1)을 가질 수 있으며, 상기 제2 선택 언더컷 영역(42a)은 제2 최대 수평 깊이(Ds2)를 가질 수 있다. 일 실시예에 따르면, 상기 선택 금속 게이트(135sn)의 상기 최소폭-부분의 양 측벽들이 상기 제1 및 제2 최대 수평 깊이들(Ds1, Ds2)을 갖는 상기 제1 및 제2 선택 언더컷 영역들(41a, 42a)의 내측벽들에 각각 해당할 수 있다.
일 실시예에 따르면, 상기 제1 선택 언더컷 영역(41a)의 제1 최대 수평 깊이(Ds1)는 상기 제2 선택 언더컷 영역(42a)의 제2 최대 수평 깊이(Ds2)와 다를 수 있다. 예컨대, 상기 제1 선택 언더컷 영역(41a)이 상기 셀 게이트 패턴과 인접하고 상기 제2 선택 언더컷 영역(42a)이 상기 제1 선택 언더컷 영역(41a)의 반대편에 위치한 경우에(즉, 상기 제1 선택 언더컷 영역(41a)이 상기 셀 게이트 패턴과 상기 제2 선택 언더컷 영역(42a) 사이에 위치한 경우), 상기 제2 선택 언더컷 영역(42a)의 제2 최대 수평 깊이(Ds2)가 상기 제1 선택 언더컷 영역(41a)의 제1 최대 수평 깊이(Ds1) 보다 클 수 있다. 이는, 상기 제1 선택 언더컷 영역(41a)과 이에 인접한 패턴(예컨대, 셀 게이트 패턴)간의 거리가 상기 제2 선택 언더컷 영역(42a)과 이에 인접한 패턴(미도시함, 예컨대, 다른 선택 게이트 패턴)간의 거리 보다 짧은 것에 기인할 수 있다.
일 실시예에 따르면, 상기 제2 선택 언더컷 영역(42a)의 제2 최대 수평 깊이(Ds2)는 도 2a의 제1 및 제2 제어 언더컷 영역들(31a, 32a)의 제1 및 제2 최대 수평 깊이들(Dc1, Dc2) 보다 클 수 있다. 예컨대, 상기 제2 선택 언더컷 영역(42a)의 제2 최대 수평 기핑(Ds2)는 상기 제1 (또는 제2) 제어 언더컷 영역(31a 또는 32a)의 제1 (또는 제2) 최대 수평 깊이(Dc1 또는 Dc2)의 약 1.1 배 내지 약 5배일 수 있다. 하지만, 본 발명은 이 수치에 한정되지 않는다.
일 실시예에 따르면, 상기 제1 선택 언더컷 영역(41a)의 제1 최대 수평 깊이(Ds1)는 상기 제1 및 제2 제어 언더컷 영역들(31a, 32a)의 제1 및 제2 최대 수평 깊이들(Dc1, Dc2)과 실질적으로 동일할 수 있다.
제1 선택 보호 스페이서(145s1)가 상기 선택 금속 게이트(135sn), 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)의 상기 제1 측벽들 상에 배치된다. 제2 선택 보호 스페이서(145s2)가 상기 선택 금속 게이트(135sn), 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)의 상기 제2 측벽들 상에 배치된다. 이로써, 상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 선택 금속 게이트(135sn) 및 선택 배리어 패턴(130s)간 계면의 양단들 및 상기 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)간 계면의 양단들을 덮는다.
상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 선택 서브-게이트(125s)의 아랫부분(SLP)의 양 측벽들을 덮지 않을 수 있다. 또한, 상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 선택 하드마스크 패턴(140s)의 양 측벽들도 덮지 않을 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 제1 및 제2 선택 언더컷 영역들(41a, 42a) 내에 각각 배치될 수 있다.
상기 제1 선택 언더컷 영역(41a)의 내측벽을 기준으로 한 상기 제1 선택 보호 스페이서(145s1)의 두께는, 상기 제2 선택 언더컷 영역(42a)의 내측벽을 기준으로 한 상기 제2 선택 보호 스페이서(145s2)의 두께와 다를 수 있다. 상기 제2 선택 보호 스페이서(145s2)의 상기 두께는 상기 제1 선택 보호 스페이서(145s1)의 상기 두께 보다 클 수 있다. 일 실시예에 따르면, 상기 제2 선택 보호 스페이서(145s2)의 두께는 상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)의 두께들 보다 두꺼울 수도 있다.
상기 선택 서브-게이트(125s), 선택 배리어 패턴(130s), 선택 금속 게이트(135sn) 및 선택 하드마스크 패턴(140s)은 각각 상기 제어 기저 게이트(125c), 제어 배리어 패턴(130c), 제어 금속 게이트(130cn) 및 제어 하드마스크 패턴(140c)과 동일한 물질들로 형성될 수 있다. 상기 선택 바닥 게이트(110s)는 상기 전하 저장층(110f)과 동일한 물질로 형성될 수 있다. 상기 선택 게이트 유전막(105s)은 상기 터널 유전막(105c)과 동일한 물질로 형성될 수 있다.
상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 제1 및 제2 제어 선택 보호 스페이서들(145c1, 145c2)과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 선택 층간 패턴(115s)이 상기 선택 바닥 게이트(110s) 및 선택 서브-게이트(125s) 사이에 배치될 수 있다. 이 경우에, 상기 선택 서브-게이트(125s)는, 상기 선택 층간 패턴(115s)을 관통하는 선택 개구부(120)를 경유하여 상기 선택 바닥 게이트(110s)와 접속될 수 있다. 상기 선택 층간 패턴(115s)은 상기 블로킹 유전막(115c)과 동일한 물질로 형성될 수 있다.
상기 제1 및 제2 제어 보호 스페이서들(145c1, 145c2)과 같이, 상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은, 상기 선택 금속 게이트(135sn)의 양 측벽들, 상기 선택 배리어 패턴(130s)의 양 측벽들, 상기 선택 금속 게이트(135sn) 및 선택 배리어 패턴(130s)간 계면, 및 상기 선택 배리어 패턴(130s) 및 선택 서브-게이트(125s)의 윗부분(SUP)간 계면을 보호한다. 이로써, 상기 선택 금속 게이트(135sn) 및/또는 선택 배리어 패턴(130s)이 산화되는 것이 방지될 수 있으며, 상기 선택 금속 게이트(135sn) 및/또는 선택 배리어 패턴(130s) 내 금속 원자들에 의한 오염이 방지될 수 있다.
또한, 적어도 상기 선택 금속 게이트(135sn) 및 선택 서브-게이트(125s)의 윗부분(SUP)의 폭들이 상기 선택 하드마스크 패턴(140s) 보다 작음으로써, 상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)로 야기될 수 있는 선택 게이트 패턴의 선폭의 증가를 최소화시킬 수 있다. 또한, 상기 선택 게이트 전극(150s)도 낮은 비저항을 갖는 상기 선택 금속 게이트(135sn)를 포함함으로써, 상기 선택 게이트 전극(150s)을 포함하는 선택 트랜지스터의 동작 속도가 향상될 수 있다.
이에 더하여, 상기 제2 선택 언더컷 영역(Ds2)의 수평 깊이가 상기 제1 선택 언더컷 영역(Ds1)의 수평 깊이 보다 깊다. 이로써, 후속에 설명될 게이트 스페이서의 형성 시에 야기될 수 있는 로딩 효과에 의하여, 상기 제2 선택 언더컷 영역(Ds2) 위의 선택 하드마스크 패턴(140s)의 일 가장자리부가 손상될지라도, 상기 선택 금속 게이트(135sn)가 보호될 수 있다.
다음으로, 상술된 상기 제2 영역(20) 내의 주변 게이트 패턴을 도 2c를 참조하여 구체적으로 설명한다.
도 1 및 도 2c를 참조하면, 상기 주변 게이트 전극(150p) 내 주변 금속 게이트(135pn)의 폭 및 주변 서브-게이트(125p)의 윗부분(PUP)의 폭은 상기 주변 마스크 패턴(140p)의 폭 보다 작을 수 있다. 또한, 상기 주변 배리어 패턴(130p)의 폭도 상기 주변 마스크 패턴(140p)의 폭 보다 작을 수 있다. 이로써, 제1 주변 언더컷 영역(51a)이 상기 주변 금속 게이트(135pn)의 제1 측벽, 상기 주변 배리어 패턴(130p)의 제1 측벽 및 주변 서브-게이트(125p)의 윗부분(PUP)의 제1 측벽 옆에 정의될 수 있다. 또한, 제2 주변 언더컷 영역(52a)이 상기 주변 금속 게이트(135pn)의 제2 측벽, 상기 주변 배리어 패턴(130p)의 제2 측벽 및 주변 서브-게이트(125p)의 윗부분(PUP)의 제2 측벽 옆에 정의될 수 있다.
상기 제1 주변 언더컷 영역(51a)의 내측벽은 상기 주변 금속 게이트(135pn), 상기 주변 배리어 패턴(130p) 및 상기 주변 서브-게이트(125p)의 윗부분(PUP)의 제1 측벽들로 구성되며, 상기 제2 주변 언더컷 영역(52a)의 내측벽은 상기 주변 금속 게이트(135pn), 상기 주변 배리어 패턴(130p) 및 상기 주변 서브-게이트(125p)의 윗부분(PUP)의 제2 측벽들로 구성된다. 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a)은 상기 주변 하드마스크 패턴(140p)의 양 가장자리부들 아래에 각각 배치될 수 있으며, 상기 주변 서브-게이트(125p)의 아랫부분(PLP)의 양 가장자리부들 위에 각각 배치될 수 있다.
상기 주변 금속 게이트(135pn)도 최소폭을 갖는 부분(이하, 상기 주변 금속 게이트(135pn)의 최소폭-부분이라 함)을 포함할 수 있다. 일 실시예에 따르면, 상기 주변 금속 게이트(135pn)의 최소폭-부분은 상기 주변 금속 게이트(135pn)의 하부면과 상부면 사이에 배치될 수 있다. 적어도 상기 주변 금속 게이트(135pn)의 형태에 기인하여, 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a)은 각각 제1 및 제2 최대 수평 깊이들(Dp1, Dp2)를 가질 수 있다.
일 실시예에 따르면, 상기 제1 주변 언더컷 영역(51a)의 제1 최대 수평 깊이(Dp1)는 상기 제2 주변 언더컷 영역(52a)의 제2 최대 수평 깊이(Dp2)와 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a)의 제1 및 제2 최대 수평 깊이들(Dp1, Dp2)은 상기 셀 게이트 패턴의 제1 및 제2 제어 언더컷 영역들(31a, 32a)의 제1 및 제2 최대 수평 깊이들(Dc1, Dc2) 보다 클 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a)의 제1 및 제2 최대 수평 깊이들(Dp1, Dp2)은 상기 제1 선택 언더컷 영역(41a)의 제1 최대 수평 깊이(Ds1) 보다 클 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a)의 제1 및 제2 최대 수평 깊이들(Dp1, Dp2)은 상기 제2 선택 언더컷 영역(42a)의 제2 최대 수평 깊이(Ds2)와 실질적으로 동일할 수도 있다.
상기 주변 서브-게이트(125p), 주변 배리어 패턴(130p), 주변 금속 게이트(135pn) 및 주변 하드마스크 패턴(140p)은 각각 상기 제어 기저 게이트(125c), 제어 배리어 패턴(130c), 제어 금속 게이트(130cn) 및 제어 하드마스크 패턴(140c)과 동일한 물질들로 형성될 수 있다. 상기 주변 바닥 게이트(111p)는 도펀트로 도핑된 반도체 또는, 도펀트 및 탄소로 도핑된 반도체를 포함할 수 있다. 일 실시예에 따르면, 상기 전하 저장층(110f)이 도펀트로 도핑되는 경우에, 상기 주변 바닥 게이트(111p)는 상기 전하 저장층(110f)과 동일한 타입의 도펀트로 도핑되거나, 상기 전하 저장층(110f)과 다른 타입의 도펀트로 도핑될 수 있다. 상기 주변 게이트 유전막(105p)은 상기 선택 게이트 유전막(105s)과 동일한 물질로 형성될 수 있다.
제1 주변 보호 스페이서(145p1)가 상기 주변 금속 게이트(135pn), 주변 배리어 패턴(130p) 및 주변 서브-게이트(125p)의 윗부분(PUP)의 상기 제1 측벽들 상에 배치될 수 있으며, 제2 주변 보호 스페이서(145p2)가 상기 주변 금속 게이트(135pn), 주변 배리어 패턴(130p) 및 주변 서브-게이트(125p)의 윗부분(PUP)의 상기 제2 측벽들 상에 배치될 수 있다. 상기 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)로 인하여, 상기 주변 금속 게이트(135pn) 및 주변 배리어 패턴(130p)가 산화 공정 등에 의해 산화되는 것이 방지될 수 있으며, 또한, 상기 주변 금속 게이트(135pn) 및/또는 주변 배리어 패턴(130p) 내 금속 원자들로 야기될 수 있는 오염이 방지될 수 있다.
상기 제1 및 제2 선택 보호 스페이서들(145s1, 145s2)은 상기 제1 및 제2 제어 선택 보호 스페이서들(145c1, 145c2)과 동일한 물질로 형성될 수 있다.
상기 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)은 상기 주변 서브-게이트(125p)의 아랫부분(PLP)의 양 측벽들을 덮지 않을 수 있다. 또한, 상기 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)은 상기 주변 하드마스크 패턴(140p)의 양 측벽들도 덮지 않을 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)은 상기 제1 및 제2 주변 언더컷 영역들(51a, 52a) 내에 각각 배치될 수 있다. 이로써, 상기 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)로 인하여 주변 게이트 패턴의 선폭이 증가되는 것이 최소화될 수 있다.
상기 제1 및 제2 주변 보호 스페이서들(51a, 52a)의 각각은 상기 셀 게이트 패턴의 제1 및 제2 제어 보호 스페이서들(31a, 32a)의 각각 보다 두꺼울 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
일 실시예에 따르면, 주변 층간 패턴(115p)이 상기 주변 바닥 게이트(111p) 및 주변 서브-게이트(125p) 사이에 배치될 수 있다. 이 경우에, 상기 주변 서브-게이트(125p)는, 상기 주변 층간 패턴(115p)을 관통하는 주변 개구부(121)를 경유하여 상기 주변 바닥 게이트(111p)와 접속될 수 있다. 상기 선택 층간 패턴(115p)은 상기 블로킹 유전막(115c)과 동일한 물질로 형성될 수 있다.
계속해서, 도 1을 참조하면, 상기 각 셀 게이트 패턴 양측의 제1 활성부(ACT1) 내에 셀 소오스/드레인(155c)이 정의될 수 있다. 상기 선택 게이트 패턴 일측의 제1 활성부(ACT1) 내에 공통 도핑된 영역(155k, common doped region)이 배치될 수 있다. 상기 선택 게이트 패턴은 상기 셀 게이트 패턴들 및 상기 공통 도핑된 영역(155k) 사이에 배치될 수 있다. 상기 선택 게이트 패턴이 스트링 선택 게이트 패턴인 경우에, 상기 공통 도핑된 영역(155k)은 공통 드레인에 해당할 수 있다. 이와는 달리, 상기 선택 게이트 패턴이 접지 선택 게이트 패턴인 경우에, 상기 공통 도핑된 영역(155k)은 공통 소오스에 해당할 수 있다. 상기 공통 도핑된 영역(155k)은 제2 도전형의 도펀트로 도핑된다. 상기 공통 도핑된 영역(155k)은 엘디디 구조를 가질 수 있다. 상기 셀 소오스/드레인(155c)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 셀 소오스/드레인(155c)은, 상기 제어 게이트 전극(150c)에 공급된 동작 전압에 의한 가장자리 전계(fringe field)로 생성되는 반전층일 수도 있다.
상기 주변 게이트 패턴 양측의 상기 제2 활성부(ACT2) 내에 주변 소오스/드레인들(155p)이 배치될 수 있다. 상기 주변 소오스/드레인들(155p)은 상기 제2 활성부(ACT2)과 다른 타입의 도펀트로 도핑될 수 있다. 상기 주변 소오스/드레인들(155p)은 엘디디 구조를 가질 수도 있다.
게이트 스페이서들(160)이 상기 각 셀 게이트 패턴의 양 측벽들, 상기 선택 게이트 패턴의 양 측벽들 및 주변 게이트 패턴의 양 측벽들 상에 배치될 수 있다. 상기 게이트 스페이서들(160)은 산화물(ex, 실리콘 산화물 등), 질화물(ex, 실리콘 산화질화물 등) 및/또는 산화질화물(ex, 실리콘 산화질화물 등)을 포함할 수 있다.
일 실시예에 따르면, 인접한 상기 셀 게이트 패턴들 사이에 상기 게이트 스페이서들(160)에 의해 둘러싸인 공극(165)이 정의될 수 있다. 상기 공극(165)에 의하여 상기 인접한 셀 게이트 패턴들 간의 기생 정전용량이 감소될 수 있다. 이로써, 고속으로 동작하는 비휘발성 기억 소자가 구현될 수 있다.
상기 기판(100) 전면 상에 층간 유전막(170)이 배치될 수 있다. 상기 층간 유전막(170)은 산화물(ex, 실리콘 산화물 등), 질화물(ex, 실리콘 산화질화물 등) 및/또는 산화질화물(ex, 실리콘 산화질화물 등)을 포함할 수 있다. 상기 공통 도핑된 영역(155k)이 공통 소오스인 경우에, 공통 소오스 라인(미도시함)이 상기 층간 유전막(170)을 관통하여 상기 공통 도핑된 영역(155k)에 접속될 수 있다. 이와는 달리, 상기 공통 도핑된 영역(155k)이 공통 드레인인 경우에, 콘택 플러그(미도시함)가 상기 층간 유전막(170)을 관통하여 상기 공통 도핑된 영역(155k)에 접속될 수 있으며, 비트 라인(미도시함)이 상기 제1 영역(10) 내 층간 유전막(170) 상에 배치되어 상기 콘택 플러그와 접속될 수 있다.
상술된 바와 같이, 상술된 비휘발성 기억 소자에 따르면, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)로 인하여, 상기 금속 게이트들(135cn, 135sn, 135pn) 및 배리어 패턴들(130c, 130s, 130p)이 보호될 수 있다. 특히, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)이 상기 제어 기저 게이트(125c), 선택 서브-게이트(125s) 및 주변 서브-게이트(125p)의 윗부분들(CUP, SUP, PUP)의 양측벽들을 덮음으로써, 상기 금속 게이트들(135cn, 135sn, 135pn)의 하부면 및 배리어 패턴들(130c, 130s, 130p)을 완전히 덮을 수 있다. 이로써, 상기 금속 게이트들(135cn, 135sn, 135pn) 및 배리어 패턴들(130c, 130s, 130p)이 산화되는 것, 및/또는 상기 금속 게이트들(135cn, 135sn, 135pn) 및 배리어 패턴들(130c, 130s, 130p) 내 금속 원자들에 의한 오염 등이 방지될 수 있다. 그 결과, 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
또한, 상기 금속 게이트들(135cn, 135sn, 135pn)의 폭들 및 상기 윗부분들(CUP, SUP, PUP)의 폭들은 상기 제어, 선택 및 주변 하드마스크 패턴들(140c, 140s, 140p)의 폭들 보다 각각 작다. 이로써, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)로 야기 될 수 있는 상기 셀, 선택 및 주변 게이트 패턴들의 선폭들이 증가되는 것이 최소화될 수 있다. 그 결과, 고집적화에 최적화된 비휘발성 기억 소자를 구현할 수 있다.
이에 더하여, 상기 셀, 선택 및 주변 게이트 패턴들이 상기 금속 게이트들(135cn, 135sn, 135pn)을 각각 포함함으로써, 고속으로 동작할 수 있는 비휘발성 기억 소자가 구현될 수 있다.
상술된 바와 같이, 상기 제1 영역(10)은 낸드형 셀 어레이 영역일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 제1 영역(10)은 노어형 셀 어레이 영역일 수도 있다. 이 경우에, 상기 접지 선택 게이트 패턴은 생략될 수 있으며, 상기 셀 소오스/드레인들(155c)은 상기 제2 도전형의 도펀트로 도핑된 엘디디 구조로 구현될 수 있다.
한편, 상술된 바와 같이, 셀 게이트 패턴의 전하 저장층(110f)은 플로팅 게이트일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 실시예들에 따른 셀 게이트 패턴의 전하 저장층은 다른 형태를 가질 수도 있다. 이를 도 3을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예를 나타내는 단면도이다. 본 변형예에서 상술된 구성요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 3을 참조하면, 전하 저장층(210c)이 제어 게이트 전극(150c)과 제1 활성부(ACT1) 사이에 배치될 수 있으며, 블로킹 유전막(215c)이 상기 제어 게이트 전극(150c) 및 전하 저장층(210c) 사이에 배치될 수 있다. 터널 유전막(205c)이 상기 전하 저장층(210c) 및 제1 활성부(ACT1) 사이에 배치될 수 있다. 상기 터널 유전막(205c)은 산화물(ex, 실리콘 산화물) 및/또는 산화질화물(ex, 실리콘 산화질화물) 등을 포함할 수 있다. 상기 전하 저장층(210c)은 전하를 저장하는 트랩들을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 전하 저장층(210c)은 실리콘 질화물, 나노 도트들(nano dots)을 포함하는 실리콘 산화물, 및/또는 절연성 금속 산화물(ex, 산화 하프늄 등) 등을 포함할 수 있다. 상기 나노 도트들은 반도체 물질 및/또는 금속 등을 포함할 수 있다. 상기 블로킹 유전막(215c)은 상기 터널 유전막(205c)의 유전 상수 보다 높은 유전 상수를 갖는 고유전 물질(ex, 산화 알루미늄 및/또는 산화 하프늄 등과 같은 절연성 금속 질화물 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(215c)은 상기 고유전 물질 보다 큰 에너지 밴드 갭(energy band gap)을 갖는 장벽 유전 물질(ex, 실리콘 산화물 등)을 더 포함할 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 전하 저장층(210c)은 이웃한 셀 게이트 패턴 내 전하 저장층(210c)로부터 옆으로 이격될 수 있다. 이와는 달리, 상기 전하 저장층(210c)이 상기 트랩들을 갖는 유전 물질을 포함하기 때문에, 상기 전하 저장층(210c)은 옆으로 연장되어, 이웃한 셀 게이트 패턴 내 전하 저장층과 연결될 수도 있다.
본 변형예에 따르면, 선택 게이트 전극(150s')는 선택 게이트 유전막(218) 상에 차례로 적층된 선택 서브-게이트(125s), 선택 배리어 패턴(130s) 및 선택 금속 게이트(135sn)을 포함할 수 있다. 상기 선택 게이트 전극(150s')의 상기 선택 서브-게이트(125s)는 상기 선택 게이트 유전막(218) 바로 위(directly on)에 배치될 수 있다. 즉, 상기 선택 게이트 전극(150s')은 도 1 및 도 2b에 개시된 선택 바닥 게이트(110s)를 포함하지 않을 수 있다. 일 실시예에 따르면, 상기 선택 게이트 유전막(218)은 차례로 적층된 제1, 제2 및 제3 층들을 포함할 수 있다. 상기 선택 게이트 유전막(218)의 제1, 제2 및 제3 층들은 상기 터널 유전막(205c), 전하 저장층(210c) 및 블로킹 유전막(215c)과 각각 동일한 물질을 포함할 수 있다.
상기 선택 게이트 전극(150s')과 유사하게, 주변 게이트 전극(150p')은 주변 게이트 유전막(220) 상에 차례로 적층된 주변 서브-게이트(125p), 주변 배리어 패턴(130p) 및 주변 금속 게이트(135pn)을 포함할 수 있다. 상기 주변 게이트 전극(150p')의 주변 서브-게이트(125p)는 상기 주변 게이트 유전막(220) 바로 위에 배치될 수 있다. 상기 주변 게이트 유전막(220)은 산화물(ex, 실리콘 산화물)을 포함할 수 있다. 상기 주변 게이트 유전막(220)은 상기 터널 유전막(205c)과 다른 두께를 가질 수 있다.
일 실시예에 따르면, 상기 선택 게이트 유전막(218)은 상기 주변 게이트 유전막(220)과 동일한 물질 및/또는 동일한 두께로 형성될 수도 있다.
도 4 내지 도 11은 본 발명의 실시예에 따른 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 제1 영역(10) 및 제2 영역(20)을 포함하는 기판(100)을 준비한다. 상기 제1 영역(10) 내의 제1 활성부(ACT1) 및 상기 제2 영역(20) 내의 제2 활성부(ACT2)가 정의할 수 있다. 상기 제1 활성부(ACT1) 상에 터널 유전막(105) 및 제1 반도체 패턴(110)이 차례로 형성될 수 있다. 상기 제2 활성부(ACT2) 상에 주변 게이트 유전막(106) 및 제2 반도체 패턴(111)이 차례로 형성될 수 있다. 상기 제1 및 제2 활성부들(ACT1, ACT2)은 소자분리 패턴(미도시함)에 의해 정의될 수 있다. 상기 제1 반도체 패턴(110)은 상기 제1 활성부(ACT1)에 자기정렬적으로 형성될 수 있으며, 상기 제2 반도체 패턴(111)은 상기 제2 활성부(ACT2)에 자기정렬적으로 형성될 수 있다.
예컨대, 상기 제1 영역(10)의 기판(100) 상에 터널 유전막(105)을 형성할 수 있으며, 상기 제2 영역(20)의 기판(100) 상에 주변 게이트 유전막(106)을 형성할 수 있다. 상기 터널 유전막(105) 및 주변 게이트 유전막(106)은 동시에 형성되거나, 순차적으로 형성될 수 있다. 이어서, 상기 기판(100) 전면 상에 반도체막 및 하드마스크막을 차례로 형성할 수 있다. 상기 반도체막, 하드마스크막, 유전막(105, 106) 및 기판(100)을 연속적으로 식각하여 상기 제1 및 제2 활성부들(ACT1, ACT2)을 정의하는 트렌치를 형성할 수 있다. 이때, 상기 제1 및 제2 반도체 패턴들(110, 111)이 형성될 수 있다. 이어서, 상기 트렌치를 채우는 상기 소자분리 패턴을 형성할 수 있다. 이로써, 상기 제1 및 제2 반도체 패턴들(110, 111)은 상기 제1 및 제2 활성부들(ACT1, ACT2)에 자기정렬적으로 형성될 수 있다. 이어서, 상기 제1 및 제2 반도체 패턴들(110, 111) 상의 패터닝된 하드마스크막을 제거할 수 있다. 상기 제1 및 제2 반도체 패턴들(110, 111)은 상술된 전하 저장층(110f) 및 주변 바닥 게이트(111p)에서 설명한 것과 같은 상태로 도핑될 수 있다.
도 5를 참조하면, 상기 제1 및 제2 반도체 패턴들(110, 111)을 갖는 기판(100) 상에 블로팅 유전막(115)을 형성할 수 있다. 상기 블로킹 유전막(115)을 패터닝하여 상기 제1 영역(10) 내의 선택 개구부(120) 및 제2 영역(20) 내 주변 개구부(121)를 형성할 수 있다. 상기 선택 및 주변 개구부들(120, 121)을 형성하기 전에, 상기 블로킹 유전막(115) 상에 보호 반도체막(미도시함)을 형성할 수도 있다. 이 경우에, 상기 선택 및 주변 개구부들(120, 121)의 각각은 상기 보호 반도체막 및 블로킹 유전막(115)을 연속적으로 관통할 수 있다.
상기 선택 및 주변 개구부들(120, 121)을 갖는 기판(100) 상에 도전막(125), 배리어막(130) 및 금속막(135)을 차례로 형성할 수 있다. 상기 도전막(125)은 도펀트로 도핑된 반도체 물질을 포함할 수 있다. 상기 도전막(125)은 상기 선택 및 주변 개구부들(120, 121)을 통하여 상기 제1 및 제2 반도체 패턴들(110, 111)과 접촉될 수 있다.
상기 제1 영역(10) 내 금속막(135) 상에 제어 하드마스크 패턴들(140c) 및 선택 하드마스크 패턴(140s)을 형성할 수 있다. 상기 제2 영역(20) 내 금속막(135) 상에 주변 하드마스크 패턴(140p)을 형성할 수 있다. 상기 제어, 선택 및 주변 하드마스크 패턴들(140c, 140s, 140p)은 동시에 형성될 수 있다.
도 6을 참조하면, 상기 제어, 선택 및 주변 하드마스크 패턴들(140c, 140s, 140p)을 식각 마스크로 사용하여 제1 식각 공정으로 상기 금속막(135)을 식각할 수 있다. 이로써, 상기 상기 제어, 선택 및 주변 하드마스크 패턴들(140c, 140s, 140p) 아래에 각각 예비 제어 금속 게이트(135c), 예비 선택 금속 게이트(135s) 및 예비 주변 금속 게이트(135p)가 형성될 수 있다. 상기 제1 식각 공정 시에, 상기 배리어막(130)을 식각 정지층으로 사용될 수 있다. 상기 제1 식각 공정은 실질적으로 이방성 건식 식각 공정일 수 있다.
도 7을 참조하면, 제2 식각 공정을 수행하여 상기 예비 제어, 예비 선택 및 예비 주변 금속 게이트들(135c, 135s, 135p)의 양 측벽들을 옆으로 식각한다. 이로써, 제어, 선택 및 주변 금속 게이트들(135cn, 135sn, 135pn)이 형성된다. 이때, 상기 제어 금속 게이트(135cn) 양 옆에 예비 제1 및 제2 제어 언더컷 영역들(31, 32)이 형성되고, 상기 선택 금속 게이트(135sn)의 양 옆에 예비 제1 및 제2 선택 언더컷 영역들(41, 42)이 형성된다. 또한, 상기 주변 금속 게이트(135pn)의 양 옆에 예비 제1 및 제2 주변 언더컷 영역들(51, 52)이 형성된다. 상기 예비 제어, 예비 선택 및 예비 주변 금속 게이트들(135c, 135s, 135p)의 양 측벽들을 옆으로 식각하는 상기 제2 식각 공정은 등방성이 우세한 식각 공정일 수 있다. 예컨대, 상기 제2 식각 공정은 습식 식각 공정 또는 등방성이 우세한 건식 식각 공정일 수 있다. 일 실시예에 따르면, 상기 금속막(135)이 텅스텐을 포함하는 경우에, 상기 제2 식각 공정은 오존을 사용하는 습식 식각 공정일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 예비 제2 선택 언더컷 영역(42)의 수평 깊이는 상기 예비 제1 선택 언더컷 영역(41)의 수평 깊이 보다 클 수 있다. 상기 예비 제1 및 제2 주변 언더컷 영역들(51, 52)의 수평 깊이들의 각각은 상기 예비 제1(또는 제2) 제어 언더컷 영역(31 또는 32)의 수평 깊이 보다 클 수 있다. 또한, 상기 예비 제2 선택 언더컷 영역(42)의 수평 깊이도 상기 예비 제1(또는 제2) 제어 언더컷 영역(31 또는 32)의 수평 깊이 보다 클 수 있다.
도 8을 참조하면, 상기 제어, 선택 및 주변 하드마스크 패턴들(140c, 140s, 140p) 및 제어, 선택 및 주변 금속 게이트들(135cn, 135sn, 135pn)을 식각마스크로 사용하여, 제3 식각 공정을 수행하여 상기 배리어막(130) 및 도전막(125)의 윗부분을 연속적으로 식각한다. 이때, 상기 도전막의 아랫부분(125r)은 식각되지 않을 수 있다. 상기 제3 식각 공정에 의하여, 상기 제어, 선택 및 주변 금속 게이트들(135cn, 135sn, 135pn) 아래에 각각 제어 배리어 패턴(130c), 선택 배리어 패턴(130s) 및 주변 배리어 패턴(130p)이 형성될 수 있다. 또한, 상기 제어, 선택 및 주변 배리어 패턴들(130c, 130s, 130p) 아래에 각각 제어 돌출부(CUP), 선택 돌출부(SUP) 및 주변 돌출(PUP)가 형성될 수 있다. 상기 돌출부들(CUP, SUP, PUP)은 상기 배리어 패턴들(130c, 130s, 130p) 아래에 잔존된 상기 도전막의 윗부분의 일부분들에 해당할 수 있다.
상기 제3 식각 공정에 의하여 상기 제어 배리어 패턴(130c)의 양 측벽들 및 제어 돌출부(CUP)의 양 측벽들은 상기 제어 금속 게이트(135cn)의 양 측벽들에 각각 자기정렬될 수 있다. 이때, 상기 제어 돌출부(CUP) 및 제어 배리어 패턴(130c)의 폭들은 상기 제어 하드마스크 패턴(140c)의 폭 보다 작을 수 있다. 이로써, 제1 언더컷 영역(31a)이 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 돌출부(CUP)의 제1 측벽들 옆에 형성되고, 제2 언더컷 영역(32a)이 상기 제어 금속 게이트(135cn), 제어 배리어 패턴(130c) 및 제어 돌출부(CUP)의 제2 측벽들 옆에 형성된다.
이와 마찬가지로, 상기 선택 배리어 패턴(130s)의 양 측벽들 및 선택 돌출부(SUP)의 양 측벽들은 상기 선택 금속 게이트(135sn)의 양 측벽들에 각각 자기 정렬될 수 있다. 상기 선택 배리어 패턴(130s) 및 선택 돌출부(SUP)의 폭들은 상기 선택 하드마스크 패턴(140s)의 폭 보다 작을 수 있다. 이로써, 제1 및 제2 선택 언더컷 영역들(41a, 42a)이 상기 선택 금속 게이트(135sn), 선택 배리어 패턴(130s) 및 선택 돌출부(SUP)의 제1 측벽들 및 제2 측벽들 옆에 각각 형성될 수 있다.
상기 주변 배리어 패턴(130p)의 양 측벽들 및 주변 돌출부(PUP)의 양 측벽들은 상기 주변 금속 게이트(135pn)의 양 측벽들에 각각 자기 정렬될 수 있다. 상기 주변 배리어 패턴(130p) 및 주변 돌출부(PUP)의 폭들은 상기 주변 하드마스크 패턴(140p)의 폭 보다 작을 수 있다. 이로써, 제1 및 제2 주변 언더컷 영역들(51a, 52a)이 상기 주변 금속 게이트(135pn), 주변 배리어 패턴(130p) 및 주변 돌출부(PUP)의 제1 측벽들 및 제2 측벽들 옆에 각각 형성될 수 있다.
상기 제3 식각 공정은 이방성이 우세한 건식 식각 공정일 수 있다. 이때, 상기 제3 식각 공정은 열세한 측방 식각 성분(lateral etching componet)을 포함할 수 있다.
상기 제어, 선택 및 주변 돌출부들(CUP, SUP, PUP)은 후속에 형성되는 제어 기저 게이트의 윗부분, 선택 서브-게이트의 윗부분 및 주변 서브-게이트의 윗부분에 각각 해당할 수 있다.
도 9를 참조하면, 상기 언더컷 영역들(31a, 32a, 41a, 42a, 51a, 52a)을 갖는 기판(100) 상에 보호 스페이서막(145)을 콘포말하게 형성할 수 있다. 상기 보호 스페이서막(145)은 상기 언더컷 영역들(31a, 32a, 41a, 42a, 51a, 52a) 내에 형성되며, 상기 도전막의 아랫부분(125r) 상에도 형성된다.
도 10을 참조하면, 상기 하드마스크 패턴들(140c, 140s, 140p)을 식각 마스크로 사용하여, 상기 보호 스페이서막(145), 상기 도전막의 아랫부분(125r), 블로킹 유전막(115), 제1 및 제2 반도체 패턴들(110, 111)과, 터널 및 주변 게이트 유전막들(105, 106)을 연속적으로 식각한다. 이에 따라, 셀 게이트 패턴들, 선택 게이트 패턴 및 주변 게이트 패턴이 형성된다. 또한, 제1 및 제2 제어 보호 스페이서들(145c1, 145c2), 제1 및 제2 선택 보호 스페이서들(145s1, 145s2) 및 제1 및 제2 주변 보호 스페이서들(145p1, 145p2)이 형성된다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하여 설명한 것과 같이, 상기 각 셀 게이트 패턴은 차례로 적층된 터널 유전막(105a), 전하 저장층(110f), 블로킹 유전막(115c), 제어 게이트 전극(150c) 및 제어 하드마스크 패턴(140c)을 포함한다. 상기 선택 게이트 패턴은 차례로 적층된 선택 게이트 유전막(105s), 선택 게이트 전극(150s) 및 선택 하드마스크 패턴(140s)을 포함한다. 상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 유전막(106p), 주변 게이트 전극(150p) 및 주변 하드마스크 패턴(140p)을 포함한다. 이때, 상기 도전막의 아랫부분(125r)이 식각되어, 도 2a 내지 도 2c의 제어 기저 게이트(125c)의 아랫부분(CLP), 선택 서브-게이트(125s)의 아랫부분(SLP) 및 주변 서브-게이트(125p)의 아랫부분(PLP)이 형성된다. 상기 셀, 선택 및 주변 게이트 패턴들이 형성될 때, 도 1, 도 2b 및 도 2c를 참조하여 설명한, 선택 층간 패턴(115s) 및 주변 층간 패턴(115p)이 형성된다.
상기 셀, 선택 및 주변 게이트 패턴들을 형성한 후에, 상기 하드마스크 패턴들(140c, 140s, 140p)의 각각의 양 측벽들 및 상부면 상의 보호 스페이서막(145)은 모두 제거될 수 있다. 이로써, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)은 상기 하드마스크 패턴들(140c, 140s, 140p)의 양 측벽들을 덮지 않을 수 있다. 또한, 상기 보호 스페이서막(145)은 상기 도전막의 아랫부분(125r) 상에 형성됨으로써, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)은 상기 제어 기저 게이트(125r), 선택 서브-게이트(125s) 및 주변 서브-게이트(125p)의 아랫부분들의 양 측벽들을 덮지 않을 수 있다.
상기 셀, 선택 및 주변 게이트 패턴들을 형성한 후에, 게이트 산화 공정 및/또는 세정 공정 등을 수행할 수 있다.
도 11을 참조하면, 상기 각 셀 게이트 패턴의 양측의 제1 활성부(ACT1) 내에 셀 소오스/드레인(155c)을 정의할 수 있다. 상기 주변 게이트 패턴 일측의 상기 제1 활성부(ACT1) 내에 공통 도핑된 영역(155k)을 형성할 수 있다. 상기 주변 게이트 패턴 양측의 제2 활성부(ACT2) 내에 주변 소오스/드레인(155p)을 형성할 수 있다. 상기 공통 도핑된 영역(155k) 및 상기 주변 소오스/드레인(155p) 는 동시에 형성되거나, 순차적으로 형성될 수 있다.
상기 셀, 선택 및 주변 게이트 패턴들의 양 측벽들 상에 게이트 스페이서(160)를 형성할 수 있다. 상기 게이트 스페이서(160)를 이용하여, 상기 공통 도핑된 영역(155k) 및/또는 주변 소오스/드레인(155p)은 엘디디 구조로 구현될 수 있다. 이어서, 도 1의 층간 유전막(170)을 형성할 수 있다. 이로써, 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 비휘발성 기억 소자를 구현할 수 있다.
상술된 방법에 따르면, 상기 금속 게이트들(135cn, 135sn, 135pn) 및 예비 언더컷 영역들(31, 32, 41, 42, 51, 52)을 형성한 후에, 상기 배리어막(130) 및 도전막(125)의 윗부분을 식각할 수 있다. 이로써, 상기 언더컷 영역들(31a, 32a, 41a, 42a, 51a, 52a)을 형성할 수 있다. 이로써, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)은 상기 돌출부들(CUP, SUP, PUP)의 양 측벽들도 덮을 수 있다. 이로써, 상기 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)은 상기 금속 게이트들(135cn, 135sn, 135pn) 및 배리어 패턴들(130c, 130s, 130p)을 충분히 보호할 수 있다.
다음으로, 도 3에 개시된 비휘발성 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 12 내지 도 14는 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 기판(100)에 소자분리 패턴(미도시함)을 형성하여, 제1 및 제2 활성부들(ACT1, ACT2)을 정의할 수 있다. 상기 기판(100) 전면 상에 터널 유전막(205), 전하저장층(210) 및 블로킹 유전막(215)을 차례로 형성할 수 있다. 이어서, 상기 제2 영역(20) 내 블로킹 유전막(215), 전하저장층(210) 및 터널 유전막(205)을 제거할 수 있다. 이때, 상기 제1 영역(10) 내 블로킹 유전막(215), 전하저장층(210) 및 터널 유전막(205)은 잔존될 수 있다. 이어서, 상기 제2 활성부(ACT2) 상에 주변 게이트 유전막(220)을 형성할 수 있다.
이어서, 상기 기판(100) 전면 상에 도전막(125), 배리어막(130) 및 금속막(135)을 차례로 형성할 수 있다. 이어서, 상기 금속막(135) 상에 셀, 제어 및 주변 하드마스크 패턴들(140c, 140s, 140p)을 형성할 수 있다.
이어서, 상술된 도 6 내지 도 8을 참조하여 설명한 방법들을 수행할 수 있다. 이로써, 도 13에 개시된 바와 같이, 언더컷 영역들(31a, 32a, 41a, 42a, 51a, 52a), 금속 게이트들(135cn, 135sn, 135pn), 배리어 패턴들(130c, 130s, 130p 및 돌출부들(CUP, SUP, PUP)을 형성할 수 있다. 이때, 상기 도전막의 아랫부분(125r)이 잔존될 수 있다.
이어서, 도 9의 보호 스페이서막(145)의 형성 방법 및 도 10을 참조하여 설명한 식각 공정을 수행할 수 있다. 이로써, 도 14에 개시된 셀, 선택 및 주변 게이트 패턴들 및 보호 스페이서들(145c1, 145c2, 145s1, 145s2, 145p1, 145p2)을 형성할 수 있다. 이어서, 도 11을 참조하여 설명한 형성 방법들을 수행할 수 있다. 그 결과, 도 3에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 비휘발성 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 비휘발성 기억 소자가 실장된 패키지는 상기 비휘발성 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 차례로 적층된 제어 기저 게이트 및 제어 금속 게이트 및 제어 하드마스크 패턴, 상기 제어 금속 게이트의 폭 및 상기 제어 기저 게이트의 윗부분의 폭은 상기 제어 하드마스크 패턴의 폭 보다 작은 것;
    상기 제어 금속 게이트의 제1 측벽 및 상기 제어 기저 게이트의 윗부분의 제1 측벽 상에 배치된 제1 제어 보호 스페이서, 및 상기 제어 금속 게이트의 제2 측벽 및 상기 제어 기저 게이트의 윗부분의 제2 측벽 상에 배치된 제2 제어 보호 스페이서; 및
    상기 기판 및 제어 기저 게이트 사이에 차례로 적층된 터널 유전막, 전하 저장층 및 블로킹 유전막을 포함하는 비휘발성 기억 소자.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 하드마스크 패턴의 양 측벽들을 덮지 않는 비휘발성 기억 소자.
  3. 청구항 1에 있어서,
    상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 기저 게이트의 아랫부분의 양 측벽들을 덮지 않는 비휘발성 기억 소자.
  4. 청구항 1에 있어서,
    상기 제어 금속 게이트 및 제어 기저 게이트 사이에 개재된 제어 배리어 패턴을 더 포함하되,
    상기 제1 및 제2 제어 보호 스페이서들은 상기 제어 배리어 패턴의 양 측벽들을 각각 덮는 비휘발성 기억 소자.
  5. 청구항 4에 있어서,
    상기 제어 배리어 패턴의 폭은 상기 제어 하드마스크 패턴의 폭 보다 작은 비휘발성 기억 소자.
  6. 청구항 1에 있어서,
    상기 제어 금속 게이트 및 제어 기저 게이트의 윗부분의 제1 측벽들 옆에 제1 제어 언더컷 영역이 정의되고,
    상기 제어 금속 게이트 및 제어 기저 게이트의 윗부분의 제2 측벽들 옆에 제2 제어 언더컷 영역이 정의되고,
    상기 제1 및 제2 제어 보호 스페이서들은 상기 제1 및 제2 언더컷 영역들 내에 각각 배치된 비휘발성 기억 소자.
  7. 청구항 6에 있어서,
    상기 제어 기저 게이트 옆의 상기 기판 상에 차례로 적층된 선택 서브-게이트, 선택 금속 게이트 및 선택 하드마스크 패턴, 상기 선택 금속 게이트의 폭 및 상기 선택 서브-게이트의 윗부분의 폭은 상기 선택 하드마스크 패턴의 폭 보다 작은 것;
    상기 선택 금속 게이트의 제1 측벽 및 상기 선택 서브-게이트의 윗부분의 제1 측벽 옆에 정의된 제1 선택 언더컷 영역 내에 배치된 제1 선택 보호 스페이서;
    상기 선택 금속 게이트의 제2 측벽 및 상기 선택 서브-게이트의 윗부분의 제2 측벽 옆에 정의된 제2 선택 언더컷 영역 내에 배치된 제2 선택 보호 스페이서; 및
    상기 선택 서브 게이트 및 기판 사이에 개재된 선택 게이트 유전막을 더 포함하되, 상기 제1 선택 언더컷 영역의 최대 수평 깊이는 상기 제2 선택 언더컷 영역의 최대 수평 깊이와 다른 비휘발성 기억 소자.
  8. 청구항 6에 있어서,
    상기 기판은 제1 영역 및 제2 영역을 포함하고, 상기 제어 기저 게이트, 제어 금속 게이트 및 제어 하드마스크 패턴들은 상기 제1 영역 내 기판 상에 차례로 적층되되,
    상기 제2 영역 내 기판 상에 차례로 적층된 주변 서브-게이트, 주변 금속 게이트 및 주변 하드마스크 패턴, 상기 주변 금속 게이트의 폭 및 상기 주변 서브-게이트의 윗부분의 폭은 상기 주변 하드마스크 패턴의 폭 보다 작은 것;
    상기 주변 금속 게이트의 제1 측벽 및 상기 주변 서브-게이트의 윗부분의 제1 측벽 옆에 정의된 제1 주변 언더컷 영역 내에 배치된 제1 주변 보호 스페이서;
    상기 주변 금속 게이트의 제2 측벽 및 상기 주변 서브-게이트의 윗부분의 제2 측벽 옆에 정의된 제2 주변 언더컷 영역 내에 배치된 제2 주변 보호 스페이서; 및
    상기 주변 서브-게이트 및 기판 사이에 개재된 주변 게이트 유전막을 더 포함하되, 상기 제1 및 제2 주변 언더컷 영역들의 최대 수평 깊이들은 상기 제1 및 제2 제어 언더컷 영역들의 최대 수평 깊이들 보다 큰 비휘발성 기억 소자.
  9. 기판 상에 도전막 및 금속막을 차례로 형성하는 것;
    상기 금속막 상에 제어 하드마스크 패턴을 형성하는 것;
    상기 제어 하드마스크 패턴을 식각 마스크로 사용하여, 상기 금속막을 식각하여 예비 제어 금속 패턴을 형성하는 것;
    상기 예비 제어 금속 패턴의 양 측벽들을 옆으로 식각하여, 제어 금속 패턴을 형성하는 것;
    상기 제어 하드마스크 패턴 및 제어 금속 패턴을 식각 마스크로 사용하여 상기 도전막의 윗부분을 식각하여, 상기 제어 금속 패턴 밑에 제어 돌출부를 형성하는 것;
    상기 제어 언더컷 영역들을 포함하는 상기 기판 상에 보호막을 형성하는 것; 및
    상기 제어 하드마스크 패턴을 식각 마스크로 사용하여 상기 보호막 및 상기 도전막의 아랫부분을 연속적으로 식각하여, 상기 제어 금속 패턴 및 제어 돌출부의 양 측벽들을 덮는 제1 및 제2 보호 스페이서들, 및 상기 제어 돌출부를 포함하는 제어 기저 게이트를 형성하는 것을 포함하는 비휘발성 기억 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 도전막 및 금속막 사이에 도전 배리어막을 형성하는 것을 더 포함하되,
    상기 금속막을 식각할 때, 상기 도전 배리어막은 식각 정지층으로 사용되고,
    상기 도전막의 윗부분을 식각하는 것은, 상기 도전 배리어막 및 상기 도전막의 윗부분을 연속적으로 식각하여, 상기 제어 돌출부와 상기 제어 돌출부 및 제어 금속 패턴 사이의 제어 배리어 패턴을 형성하는 것을 포함하는 비휘발성 기억 소자의 제조 방법.
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