KR20210022093A - 3차원 메모리 장치 및 그 제조 방법 - Google Patents

3차원 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20210022093A
KR20210022093A KR1020217001907A KR20217001907A KR20210022093A KR 20210022093 A KR20210022093 A KR 20210022093A KR 1020217001907 A KR1020217001907 A KR 1020217001907A KR 20217001907 A KR20217001907 A KR 20217001907A KR 20210022093 A KR20210022093 A KR 20210022093A
Authority
KR
South Korea
Prior art keywords
layer
forming
memory device
nand memory
channel hole
Prior art date
Application number
KR1020217001907A
Other languages
English (en)
Inventor
리 홍 시아오
준 리우
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210022093A publication Critical patent/KR20210022093A/ko

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H01L27/1157—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

3D 메모리 장치의 게이트 구조물을 형성하는 방법이 제공된다. 방법은, 기판 상에 교번층 스택을 형성하는 단계와, 각기 교번층 스택을 수직으로 관통하는 복수의 채널 홀을 교번층 스택에 형성하는 단계와, 각각의 채널 홀의 측벽 상에 저장층을 포함하는 기능층을 형성하는 - 저장층은 표면이 불균일함 - 단계와, 각각의 채널 홀에서 기능층을 피복하는 채널층을 형성하는 단계와, 채널층을 피복하고 각각의 채널 홀을 충진하는 충진 구조물을 형성하는 단계를 포함한다.

Description

3차원 메모리 장치 및 그 제조 방법
본 개시의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면형 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 크기가 더 작아진다. 그러나, 메모리 셀의 최소 배선폭이 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어렵고 비용이 많이 든다. 결과적으로 평면형 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면형 메모리 셀의 밀도 상한을 해결할 수 있다. 3D 메모리 아키텍처에는 메모리 어레이와, 메모리 어레이와의 신호를 제어하기 위한 주변 장치가 포함된다.
3D 메모리 장치의 게이트 구조 형성 방법 및 그 제조 방법의 실시예를 본 명세서에 개시한다.
기판 상에 교번층 스택을 형성하는 단계와, 각기 교번층 스택을 수직으로 관통하는 복수의 채널 홀을 교번층 스택에 형성하는 단계와, 각각의 채널 홀의 측벽 상에 저장층을 포함하는 기능층을 형성하는 - 저장층은 표면이 불균일함 - 단계와, 각각의 채널 홀에서 기능층을 피복하는 채널층을 형성하는 단계와, 채널층을 피복하고 각각의 채널 홀을 충진하는 충진 구조물을 형성하는 단계를 포함하는 3차원(3D) NAND 메모리 장치 형성 방법을 개시한다.
일부 실시예에서, 방법은 저장층을 복수의 세그먼트로 분할하는 단계를 더 포함한다.
일부 실시예에서, 교번층 스택을 형성하는 단계는, 각기 도전층 및 유전층을 포함하는 복수의 도전층/유전층 쌍을 기판 상에 형성하는 단계를 포함한다.
일부 실시예에서, 방법은, 기능층을 형성하기 전에, 채널 홀에 의해 노출된 유전층의 일부를 에칭하여 각각의 채널 홀의 측벽 상에 복수의 리세스(recess)를 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은, 교번층 스택을 수직으로 관통하고 수평 방향으로 연장되는 슬릿(slit)을 형성하는 단계와, 슬릿을 통해 교번층 스택의 유전층을 제거하여 복수의 수평 트렌치를 형성하는 단계와, 도전층 및 기능층의 노출된 표면을 피복하는 절연층을 형성하는 단계를 포함한다.
일부 실시예에서, 방법은, 절연층을 형성하기 전에, 복수의 수평 트렌치에 의해 노출된 기능층의 일부를 제거하여, 저장층을 복수의 세그먼트로 분할하는 단계를 더 포함한다.
일부 실시예에서, 방법은, 슬릿을 형성한 후, 기판에서 슬릿 아래에 도핑 영역을 형성하는 단계와, 절연층을 형성한 후, 슬릿의 하부에서 절연층의 일부를 제거하여 도핑 영역을 노출시키는 단계와, 도전성 벽이 도핑된 영역과 전기적으로 접촉하도록 슬릿에 도전성 벽을 형성하는 단계를 포함한다.
일부 실시예에서, 방법은, 기능층을 형성하기 전에, 각각의 채널 홀의 측벽 상에 복수의 리세스를 형성하는 단계를 더 포함한다.
일부 실시예에서, 기능층을 형성하는 단계는, 작동 중에 전자 전하의 유출을 차단하기 위해 각각의 채널 홀의 측벽 상에 장벽층을 형성하는 단계와, 작동 중에 전자 전하를 저장하기 위해 장벽층의 표면 상에 저장층을 형성하는 단계와, 작동 중에 전자 전하를 터널링하기 위해 저장층의 표면 상에 터널링층을 형성하는 단계를 포함한다.
일부 실시예에서, 장벽층을 형성하는 단계는, 장벽층이 각각의 채널 홀의 측벽 상의 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하도록, 각각의 채널 홀의 측벽을 피복하는 장벽층을 형성하는 단계를 포함한다.
일부 실시예에서, 저장층을 형성하는 단계는, 저장층이 장벽층의 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하도록, 장벽층을 피복하는 저장층을 형성하는 단계를 포함한다.
일부 실시예에서, 터널링층을 형성하는 단계는, 터널링층이 각각의 채널 홀의 측벽 상의 리세스에 각기 대응하는 복수의 돌출부를 포함하도록, 저장층을 피복하는 터널링층을 형성하는 단계를 포함한다.
본 개시의 다른 양태는, 기판 상에 배치된 교번층 스택과, 각기 교번층 스택을 수직으로 관통하는 교번층 스택 내의 복수의 채널 홀과, 각각의 채널 홀의 측벽 상에 배치되는 기능층 ―기능층은 표면이 불균일한 저장층을 포함함―과, 각각의 채널 홀에서 기능층을 피복하도록 배치된 채널층과, 채널층을 피복하고 각각의 채널 홀을 충진하도록 배치된 충진 구조물을 포함하는 3차원(3D) NAND 메모리 장치를 제공한다.
일부 실시예에서, 저장층은 복수의 분할된 세그먼트를 포함한다.
일부 실시예에서, 교번층 스택은 각기 도전층 및 유전층을 포함하는 복수의 도전층/유전층 쌍을 포함한다.
일부 실시예에서, 교번층 스택은, 절연층에 의해 피복된 복수의 도전층과, 인접한 도전층 사이의 복수의 에어 갭을 포함한다.
일부 실시예에서, 장치는, 교번층 스택을 수직으로 관통하고 수평 방향으로 연장되는 슬릿과, 슬릿에 인접하여 위치한 기판의 도핑 영역과, 슬릿 내에 있고 도핑 영역과 접촉하는 도전성 벽을 더 포함한다.
일부 실시예에서, 기능층은, 각각의 채널 홀의 측벽 상에 배치되어 작동 중에 전자 전하의 유출을 차단하도록 구성된 장벽층과, 장벽층의 표면 상에 배치되어 작동 중에 전자 전하를 저장하도록 구성된 저장층과, 저장층의 표면 상에 배치되어 작동 중에 전자 전하의 터널링을 허용하도록 구성된 터널링층을 포함한다.
일부 실시예에서, 장벽층은 각각의 채널 홀의 측벽 상의 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하고, 저장층은 장벽층의 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하며, 터널링층은 각각의 채널 홀의 측벽 상의 리세스에 각기 대응하는 복수의 돌출부를 포함한다.
일부 실시예에서, 장벽층은 Al2O3 서브층 및 SiO2 서브층을 포함하고, 저장층은 제 1 SiN 서브층, 제 1 SiON 서브층, 제 2 SiN 서브층, 제 2 SiON 서브층 및 제 3 SiN 서브층을 포함하고, 터널링층은 제 1 SiO 서브층, 제 1 SiON 서브층, 제 2 SiON 서브층, 제 3 SiON 서브층 및 제 2 SiO 서브층을 포함한다.
본 개시의 다른 측면은 본 개시의 설명, 청구 범위 및 도면을 고려하여 당 업자에 의해 이해될 수 있다.
본 명세서에 통합되어 명세서의 일부를 형성하는 첨부 도면은, 본 개시의 실시예를 예시하고, 설명과 함께, 본 개시의 원리를 설명하고 당 업자가 본 개시를 만들고 사용할 수 있게 한다.
도 1은 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 2 내지 도 9는 본 개시의 일부 실시예에 따른 도 1에 도시된 방법의 특정 제조 단계에서 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
도 10은 본 개시의 일부 실시예에 따른 3D 메모리 장치의 예시적인 채널 구조의 개략적인 평면도를 도시한다.
도 11은 본 개시의 일부 실시예에 따른 3D 메모리 장치의 예시적인 기능층의 개략적인 단면도를 도시한다.
본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
특정 구성 및 배열이 논의되지만, 이는 예시적인 목적으로만 수행된다는 점을 이해해야 한다. 당 업자는 본 개시의 사상 및 범주를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다는 점을 인식할 것이다. 본 개시가 다양한 다른 응용들에서 채용될 수 있다는 점도 당 업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는, 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있다는 점을 시사한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 당 업자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수적 용어는 다시 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시에서 "바로 위(on)", "위(above)" 및 "윗쪽(over)"의 의미는, "바로 위(on)"가 어떤 것의 "바로 위"를 의미할 뿐만 아니라, 중간 부분(feature) 또는 그 사이에 층이 있는 어떤 것의 "바로 위(on)"를 의미하고, "위" 또는 "윗쪽"은 어떤 것의 "위" 또는 "윗쪽"의 의미뿐만 아니라, 중간 부분이나 그 사이의 층이 없는 어떤 것의 "위"나 "윗쪽"(즉, 어떤 것의 직접 위)를 의미하는 것도 포함될 수 있도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "바로 아래", "아래쪽", "보다 낮은", "위", "보다 높은" 등과 같은 공간적으로 상대적인 용어는, 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)과의 관계를 도면에 도시된 바와 같이 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 더하여 사용 또는 작동 중인 장치의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로) 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "기판"은 후속 재료층이 추가되는 재료를 말한다. 기판 자체가 패터닝될 수 있다. 기판 상단에 추가된 재료는 패터닝되거나 패터닝 되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 또는 사파이어 웨이퍼와 같은 전기적으로 비도성 재료로 이루어질 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 말한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조보다 두께가 작은 균일 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 상단 표면과 하단 표면에서 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 바로 위에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호 접속층은 하나 이상의 도체 및 접촉층(접촉, 상호 접속 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목상의/명목상으로"는, 원하는 값보다 높거나 낮은 값의 범위와 함께, 제품 또는 공정의 설계 단계 중에 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 값 또는 목표 값을 말한다. 값의 범위는 제조 공정 또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "약"은 대상 반도체 장치와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10~30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "3D 메모리 장치"는 메모리 스트링이 기판에 대해 수직 방향으로 연장되도록, 측 방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터 스트링(즉, 본 명세서에서는 NAND 스트링과 같은 "메모리 스트링"으로서의 영역)을 갖는 반도체 장치를 말한다. 본 명세서에서 사용되는 바와 같이, 용어 "수직의/수직으로"는 기판의 측면에 대해 명목상으로 수직을 말한다.
3D NAND 메모리 장치에서, 데이터를 저장하는 메모리 셀은, 스택을 통해 형성된 워드 라인(제어 게이트 전극) 및 반도체 채널의 스택에 내장된다. 각 워드 라인은 유전층에 의해 인접한 워드 라인과 분리되고, 메모리 셀에서의 데이터를 프로그래밍, 판독, 기입 및 삭제를 포함하는 셀 동작이 외부 회로로부터 제어될 수 있도록, 금속 상호접속체 및 외부 회로(예를 들어, 제어 회로)에 추가로 연결되는 금속 접촉 비아에 접속된다. 그러나, 더 많은 워드 라인과 유전층이 수직으로 적층됨에 따라 셀 작동이 점점 더 어려워지고 있으며, 데이터 보존 특성이 개선 및/또는 관리되어야하는 주요 과제 중 하나이다. 특히, 반도체 채널의 기능층에서 전하 트래핑막(CTF)을 따른 확산에 의해 측면 전하 손실, 반도체 채널의 기능층에서 더 얇은 터널링막을 통한 고속 전하 디트랩핑에 의한 수직 전하 손실과 같은 몇몇 메커니즘, 정기적인 가속 테스트 등에서 온도 변화는 반도체 채널의 성능을 저하시켜 데이터 유지 특성을 손상시킬 수 있다. 따라서, 개시된 3D 메모리 장치 형성 방법은 셀 구조의 기능층에 표면이 불균일한 CTF를 형성하는 단계를 포함한다. CTF는 다수의세그먼트로 분할될 수도 있다. 이와 같이 CTF를 따른 전하 측면 확산을 효과적으로 억제하여 셀 작동 속도와 데이터 유지 성능을 크게 향상시킬 수 있다.
도 1은 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다. 도 2 내지 도 9는 본 개시의 일부 실시예에 따른 도 1에 도시된 방법의 특정 제조 단계에서 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다. 개시된 방법은 게이트-우선 형성 또는 게이트-최종 형성에 적용될 수 있음에 유의한다. 본 개시에서, 게이트-우선 형성 공정은 개시된 방법을 설명하기 위해 도 1 내지 도 9와 연관하여 일 예시로서 사용된다.
도 1에 도시된 바와 같이, 방법은 복수의 도전층/유전층 쌍을 포함하는 교번층 스택이 기판 상에 형성될 수 있는 단계 S102에서 개시된다. 도 2에 도시된 바와 같이, 일부 실시예에서, 기판(100)은 단결정 단일층 기판, 다결정 실리콘(폴리 실리콘) 단일층 기판, 폴리 실리콘 및 금속 다층 기판 등과 같은 임의의 적절한 구조물을 갖는 임의의 적절한 반도체 기판일 수 있다. 예를 들어, 기판(100)은 p형 실리콘 기판일 수 있다.
도 2에 도시된 바와 같이, 복수의 도전층/유전층 쌍을 포함하는 교번층 스택(200)이 기판(100) 상에 형성될 수 있다. 교번층 스택(200)의 각 도전층/유전층 쌍은 도전층(210) 및 유전층(220)의 교번 스택을 포함할 수 있다. 복수의 도전층/유전층 쌍은 본 명세서에서 "교번 도전성/유전성 스택"으로도 지칭된다. 즉, 교번층 스택(200)에서, 다수의 도전층(210) 및 다수의 유전층(220)은 수직 방향으로 교번한다. 즉, 주어진 교번 산화물/질화물 스택의 상단 층과 하단 층을 제외하고, 다른 도전층(210) 각각은 2개의 인접한 유전층(220)에 의해 샌드위치될 수 있고, 유전층(220)의 각각은 인접한 2개의 도전층(210)에 의해 샌드위치될 수 있다.
일부 실시예에서, 도전층(210)은 임의의 적합한 도전성 재료를 포함할 수 있다. 예를 들어, 도전층(210)은 고농도로 도핑된 폴리 실리콘층일 수 있다. 일부 실시예에서, 유전층(330)은 임의의 적절한 유전체 재료를 포함할 수 있다. 예를 들어, 유전층(330)은 실리콘 질화물층일 수 있다. 교번층 스택(200)은 화학적 기상 증착(CVD : Chemical Vapor Deposition), 물리적 기상 증착(PVD : Physical Vapor Deposition), 원자 층 증착(ALD : Atomic Layer Deposition), 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있지만, 이것으로 제한되는 것은 아니다.
복수의 도전층(210) 및 유전층(220)은 기판(100)의 표면에 평행한 측면 방향으로 연장된다. 도전층(210)은 각기 두께가 동일하거나 상이할 수 있다. 예를 들어, 각 도전층(210)의 두께는 약 10㎚∼약 150㎚ 범위 내에 있을 수 있다. 유사하게, 유전층(220)은 각기 두께가 동일하거나 상이할 수 있다. 예를 들어, 각 유전층(220)의 두께는 약 10㎚∼약 150㎚ 범위 내에 있을 수 있다. 일부 실시예에서, 교번층 스택(200)의 총 두께는 1000㎚를 초과할 수 있다. 두께 범위는 예시를 위해 제공되며 첨부된 청구 범위의 범위를 제한하는 것으로 해석되어서는 안된다는 점에 유의해야 한다.
교번층 스택(200)은 임의의 적절한 층수의 도전층(210) 및 유전층(220)을 포함할 수 있다. 일부 실시예에서, 교번층 스택(200)의 도전층(210) 및 유전층(220)의 총 층수는 64층 이상이다. 즉, 도전층/유전층 쌍의 수는 32개 이상일 수 있다. 일부 실시예에서, 교번층 스택(200)에 두께가 상이한 도전층/유전층 쌍보다 많은 층이 있다. 예를 들어, 교번층 스택(200)의 하단 층 및 상단 층은 유전층(220)일 수 있다.
도 1에 도시된 바와 같이, 방법은 단계 S104로 진행하여, 교번층 스택에 다수의 채널 홀을 형성할 수 있다.
도 2에 도시된 바와 같이, 다수의 채널 홀(300)이 교번층 스택(200)에 형성될 수 있다. 일부 실시예에서, 다수의 채널 홀(300)은 교번층 스택(200)에서 어레이로서 배열될 수 있다. 각각의 채널 홀(300)은 교번층 스택(200)을 통해 수직으로 연장될 수 있다. 채널 홀(300)은 높은 종횡비를 가질 수 있고, 교번층 스택(200)을 에칭함으로써 형성될 수 있다. 일부 실시예에서, 교번층 스택(200) 위에 마스크층을 형성하고, 그 마스크층을 예를 들어 포토 리소그래피를 사용하여 패터닝함으로써 다수의 채널 홀(300)이 형성되어, 패터닝된 마스크층의 다수의 채널 홀에 대응하는 개구를 형성할 수 있다. 다수의 채널 홀(300)이 기판(100)을 노출할 때까지 개구에 의해 노출된 교번층 스택(200)의 일부를 제거하기 위해 적절한 에칭 공정, 예를 들어 습식 에칭, 건식 에칭 또는 이들의 조합이 수행될 수 있다. 마스크층은 다수의 채널 홀(300)을 형성한 후에 제거될 수 있다.
도 1에 도시된 바와 같이, 방법은 단계 S106으로 진행하여, 다수의 채널 홀에 의해 노출된 다수의 유전층의 일부는 각각의 채널 홀의 측벽 상에 다수의 리세스를 형성하도록 에칭될 수 있다.
도 3에 도시된 바와 같이, 각각의 채널 홀(300)의 측벽 상의 교번층 스택(200)의 유전층(220)의 일부는 임의의 적절한 에칭 공정, 예를 들어 등방성 건식 에칭 또는 습식 에칭을 사용하여 제거될 수 있다. 에칭 공정은 도전층(210) 재료에 대한 유전층(220) 재료의 에칭 선택성이 충분히 높을 수 있어, 에칭 공정이 도전층(210)에 미치는 영향을 최소화할 수 있다. 등방성 건식 에칭 및/또는 습식 에칭은 다수의 채널 홀(300)에 의해 노출된 유전층(220)의 일부를 제거할 수 있다. 이와 같이, 각각의 채널 홀(300)의 측벽 상에 다수의 리세스(315)가 형성될 수 있다. 따라서, 단계 S106은 유전층 리세스 에칭이라고도 부를 수 있다.
도 3에 도시된 바와 같이, 각 리세스(315)는 유전층(220)으로서 외부 측벽뿐만 아니라 도전층(210)으로서 상단 벽 및 하단 벽을 갖는 수평 중공 링 형상을 가질 수 있다. 즉, 각각의 채널 홀(300)은 내경이 균일하지 않을 수 있다. 일부 실시예에서, 도전층(210)이 채널 홀(300)의 측벽인 채널 홀(300)의 제 1 부분에서, 채널 홀(300)의 제 1 내경(D1)은 약 50㎚∼약 200㎚의 범위 내에 있을 수 있다. 도전층(210)이 채널 홀(300)의 측벽인 채널 홀(300)의 제 2 부분에서, 채널 홀(300)의 제 2 내경(D2)은 약 60㎚∼약 220㎚ 범위 내에 있을 수 있다. 일부 실시예에서, 채널 홀(300)의 제 2 내경(D2)은 채널 홀(300)의 제 1 내경(D1)보다 약 10%∼약 20% 더 클 수 있다. 상술한 크기 범위 및 부분 범위는 예로서만 사용되며, 본 개시의 범주를 제한하는 것은 아니라는 점에 유의해야 한다. 실제로 D1과 D2의 크기는 채널 홀 레이아웃, 비트 라인 레이아웃, 피치 밀도, 워드 라인 접속 등에 의해 결정될 수 있다.
도 1에 도시된 바와 같이, 방법은 단계 S108로 진행하여, 각각의 채널 홀의 측벽 상에 만곡되고 접힌 전하 트래핑막(CTF : charge trapping film)을 포함하는 기능층을 형성할 수 있다.
일부 실시예에서, 기능층을 형성하기 전에, 에피택셜층(도면에 미도시)이 각각의 채널 홀(300)의 하부에 형성될 수 있다. 일부 실시예에서, 에피택셜층은 선택적 에피택셜 성장(SEG : selective epitaxial growth) 공정을 사용하여 형성된 다결정 실리콘(폴리실리콘)층일 수 있다. 예를 들어, SEG 사전 세정 공정이 수행되어 다수의 채널 홀(300)을 세정할 수 있다. 후속 증착 공정이 수행되어 각각의 채널 홀(300)의 바닥에 폴리 실리콘층을 형성할 수 있다. 일부 실시예에서, 폴리실리콘층 상에서 이온 금속 플라즈마(IMP) 공정과 같은 임의의 적절한 도핑 공정이 수행되어, 에피택셜층을 형성할 수 있다. 일부 실시예에서, 에피택셜층은 기판(100)의 표면 상에 직접 형성되지 않을 수 있다. 에피택셜층과 기판(100) 사이에 하나 이상의 층이 형성될 수 있다.
도 4에 도시된 바와 같이, 각각의 채널 홀(300)의 측벽 상에 기능층(400)이 형성될 수 있다. 기능층(400)은 장벽층(410), 저장층(420) 및 터널링층(430)의 조합과 같은 복합 유전층일 수 있다. 일부 실시예에서, 장벽층(410), 저장층(420) 및 터널링층(430) 각각은 복합 유전층일 수 있고, ALD, CVD, PVD, 임의의 다른 적절한 공정 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
기능층(400)의 형상 및 구조는 도 10 및 도 11을 참조할 수 있다. 도 10은 본 개시의 일부 실시예에 따른 3D 메모리 장치의 예시적인 채널 구조의 개략적인 평면도를 도시한다. 도 11은 본 개시의 일부 실시예에 따른 3D 메모리 장치의 예시적인 기능층의 개략적인 단면도를 도시한다. 도 10에 도시된 바와 같이, 장벽층(410), 저장층(420) 및 터널링층(430)을 포함하는 기능층(400)은 측면에서 링 구조를 가질 수 있다.
도 4에 도시된 바와 같이, 장벽층(410)은 각각의 채널 홀(300)의 측벽에 형성될 수 있다. 각각의 채널 홀(300)의 측벽은 다수의 리세스(315)를 포함하므로, 각각의 채널 홀(300)의 측벽 상에 형성된 장벽층(410)은 표면이 불균일할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 장벽층(410)은 각각의 채널 홀(300)의 불균일한 측벽의 형상을 따른다. 수직 방향에서, 장벽층(410)은 다수의 제 1 코너(415)를 포함할 수 있다. 일부 실시예에서, 장벽층(410)의 두께는 약 3㎚∼약 20㎚의 범위 내에 있을 수 있다.
장벽층(410)은 전자 전하의 유출을 차단하는데 사용될 수 있다. 일부 실시예에서, 장벽층(410)은 실리콘 산화물층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)층의 조합일 수 있다. 일부 실시예에서, 장벽층(410)은 높은 유전 상수(높은 k값) 유전체(예를 들어, 산화 알루미늄)를 포함한다. 예를 들어, 도 11에 도시된 바와 같이, 장벽층(410)은 Al2O3 서브층(412), SiO2 서브층(414) 및 선택적인 SiON 서브층(미도시)을 포함할 수 있다. 일부 실시예에서, 다수의 서브층을 포함하는 저장층(420)은 다수의 증착 공정을 사용하여 형성될 수 있다.
도 4에 도시된 바와 같이, 저장층(420)은 장벽층(410)을 피복하도록 형성될 수 있다. 각각의 채널 홀(300)의 측벽은 다수의 리세스(315)를 포함하고 장벽층(410)은 다수의 제 1 코너(415)를 포함하므로, 장벽층(410) 상에 형성된 저장층(420)도 표면이 불균일하다. 예를 들어, 도 4에 도시된 바와 같이, 저장층(420)은 장벽층(410)의 불균일한 표면의 형상을 따른다. 수직 방향에서, 저장층(420)은 다수의 제 2 코너(425)를 포함할 수 있다. 일부 실시예에서, 저장층(420)의 두께는 약 3㎚∼약 20㎚의 범위 내에 있을 수 있다.
3D 메모리 소자의 작동 중에, 채널층(500)으로부터의 전자 또는 정공은 터널링층(430)을 통해 저장층(420)으로 터널링될 수 있다. 저장층(420)은 메모리 작동을 위한 전자 전하(전자 또는 정공)를 저장하는 데 사용될 수 있고, 전하 트래핑막(CTF)이라고도 한다. 저장층(420)에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 미칠 수 있다. 일부 실시예에서, 저장층(420)의 만곡되고 접힌 형상은 저장층(420)을 따라 전하 측면 확산을 감소시켜 CTF에서 전하 손실을 감소시킬 수 있다.
저장층(420)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하는 하나 이상의 재료 필름을 포함할 수 있지만, 이에 제한되지 않는다. 예를 들어, 도 11에 도시된 바와 같이, 저장층(420)은 제 1 SiN 서브층(421), 제 1 SiON 서브층(423), 제 2 SiN 서브층(425), 제 2 SiON 서브층(427) 및 제 3 SiN 서브층(429)을 포함할 수 있다. 일부 실시예에서, 다수의 서브층을 포함하는 저장층(420)은 다수의 증착 공정을 사용하여 형성할 수 있다.
도 4에 도시된 바와 같이, 터널링층(430)은 저장층(420)을 피복하도록 형성될 수 있다. 각각의 채널 홀(300)의 측벽은 다수의 리세스(315)를 포함하고 저장층(420)은 다수의 제 2 코너(425)를 포함하므로, 저장층(420) 상에 형성된 터널링층(430)은 저장층(420)의 불균일한 표면의 형상을 따른다. 예를 들어, 저장층(420)은 유전층(220)의 하나의 리세스(315)에 각기 대응하는 다수의 돌출부(435)를 가질 수 있다. 일부 실시예에서, 터널링층(430)의 두께는 약 3㎚∼약 20㎚의 범위 내에 있을 수 있다.
터널링층(430)은 전자 전하(전자 또는 정공)를 터널링하는데 사용될 수 있다. 터널링층(430)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 예를 들어, 도 11에 도시된 바와 같이, 터널링층(430)은 제 1 SiO 서브층(431), 제 1 SiON 서브층(433), 제 2 SiON 서브층(435), 제 3 SiON 서브층(437) 및 제 2 SiO 서브층(439)을 포함할 수 있다. 일부 실시예에서, 질소 농도는 제 1 SiON 서브층(433)으로부터 제 2 SiON 서브층(435)으로, 및 제 3 SiON 서브층(437)으로의 특정 구배를 따라 증가될 수 있다. 일부 실시예에서, 다수의 서브층을 포함하는 터널링층(430)은 다수의 증착 공정을 사용하여 형성될 수 있다.
도 1에 도시된 바와 같이, 방법은 단계 S110으로 진행하여, 각각의 채널 홀의 기능층을 피복하도록 채널층을 형성하고, 채널층을 피복하고 각각의 채널 홀을 충진하는 충진 구조물을 형성할 수 있다.
도 4에 도시된 바와 같이, 채널층(500)은 기능층(400)의 측벽을 피복하도록 각각의 채널 홀(300)에 형성될 수 있다. 일부 실시예에서, 채널층(500)은 ALD, CVD, PVD 또는 임의의 적절한 공정과 같은 박막 증착 공정을 사용하여 형성된 비정질 실리콘층 또는 폴리실리콘층일 수 있다. 일부 실시예에서, 채널층(500)은 에피택셜층과 접촉할 수 있다. 일부 실시예에서, 채널층(500)의 두께는 약 5㎚∼20㎚ 범위 내에 있을 수 있다.
일부 실시예에서, 충진 구조물(600)은 채널층(500)을 피복하고 채널 홀(300)을 충진하도록 각각의 채널 홀(300)에 형성될 수 있다. 일부 실시예에서, 충진 구조물(600)은 ALD, CVD, PVD 등과 같은 임의의 적절한 증착 공정을 사용하여 형성된 산화물층일 수 있다. 일부 실시예에서, 충진 구조물(600)은 하나 이상의 에어 갭을 포함할 수 있다. 일부 실시예에서, 채널 플러그(도면에 미도시)가 충진 구조물(600)의 상부에 형성될 수 있다. 채널 플러그는 채널층(500)과 접촉할 수 있다. 채널 플러그의 재료는 Si, W 등과 같은 임의의 적절한 도전성 재료를 포함할 수 있다. 채널 플러그는 임의의 적절한 증착 공정과 이어지는 화학적 기계적 평탄화(chemical-mechanical planarization) 공정을 사용하여 형성할 수 있다.
도 1에 도시된 바와 같이, 방법은 단계 S112로 진행하여, 교번층 스택에 다수의 슬릿을 형성할 수 있다. 도 5에 도시된 바와 같이, 각 슬릿(700)은 교번층 스택(200)을 수직으로 관통할 수 있고, 채널 구조물의 두 어레이 사이에서 실질적으로 직선으로 측면으로 연장될 수 있다. 패터닝된 마스크층의 다수의 슬릿에 대응하는 개구를 형성하도록, 교번층 스택(200) 위에 마스크층을 형성하고 예를 들어 포토 리소그래피를 사용하여 마스크를 패터닝함으로써, 다수의 슬릿(700)을 형성할 수 있다. 예를 들어 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 공정이 수행되어, 다수의 슬릿(700)이 기판(100)을 노출할 때까지 개구에 의해 노출된 교번층 스택(200)의 일부를 제거할 수 있다. 다수의 슬릿을 형성한 후에 마스크층이 제거될 수 있다.
일부 실시예에서, 도핑된 영역(도면에 미도시)은 이온 주입 및/또는 슬릿(700)을 통한 열 확산과 같은 임의의 적절한 도핑 공정을 사용하여 각 슬릿(700)의 하부에 형성될 수 있다. 도핑된 영역의 도펀트는 임의의 적절한 N+ 또는 P+ 이온일 수 있다. 후속 공정에서 각 슬릿(700)에 도전성 벽을 형성한 후, 각 도전성 벽의 하단은 대응하는 도핑 영역과 접촉될 수 있다. 도핑된 영역은 일부 실시예에 따라 초기 제조 단계, 예를 들어 다층 게이트 구조물의 형성 이전에 형성될 수 있다는 점이 이해된다.
도 1에 도시된 바와 같이, 방법은 단계 S114로 진행하여, 다수의 수평 트렌치(230)를 형성하기 위해 교번층 스택(200)의 다수의 유전층(220)이 제거될 수 있다. 도 6에 도시된 바와 같이, 다수의 수평 트렌치(230)는 수평 방향으로 연장될 수 있다. 본 명세서에서 사용된 "수평의/수평으로"라는 용어는 명목상으로 기판의 측면에 평행한 것을 의미한다.
일부 실시예에서, 교번층 스택(200)의 유전층(220)은 희생층으로서 사용되며, 임의의 적절한 에칭 공정, 예를 들어 등방성 건식 에칭 또는 습식 에칭을 사용하여 제거된다. 에칭 공정은 도전층(210) 재료에 대한 유전층(220) 재료의 에칭 선택성이 충분히 높을 수 있어서, 에칭 공정은 도전층(210)에 미치는 영향을 최소화할 수 있다. 등방성 건식 에칭 및/또는 등방성 습식 에칭은 다양한 방향으로 유전층(220)을 제거하여 각 도전층(210)의 상부 및 하부 표면을 노출시킬 수 있다. 이와 같이, 다수의 수평 트렌치(230)가 인접한 도전층(210) 사이에 형성될 수 있다.
일부 실시예에서, 유전층(220)은 실리콘 산화물을 포함하고 금속 간 유전체 제거는 등방성 습식 에칭 공정일 수 있다. 등방성 습식 에칭의 에칭액은 희석된 HF를 포함한다. 일부 실시예에서, 유전층(220)은 실리콘 질화물을 포함하고 등방성 습식 에칭의 에칭액은 H3PO4와 같은 인산을 포함한다.
유전층(220)이 제거된 후, 다수의 슬릿(700) 및 다수의 수평 트렌치(230)는 임의의 적절한 세정 공정을 사용하여 세정될 수 있다. 예를 들어, 슬릿(700)의 하부에서 천연 산화물을 제거하기 위해 습식 에칭 세정 공정을 수행할 수 있고, 슬릿의 측벽 상에 있는 폴리머 및 부산물을 제거하기 위해 건식 에칭 세정 공정을 수행할 수 있다. 세정 공정 후, 도전층(210)의 상부 표면(212) 및 하부 표면(214), 및 원래 유전층(220)으로 둘러싸인 기능층(310)의 외부 측벽의 일부는 도 6에 도시된 바와 같이 다수의 수평 트렌치(230)를 통해 노출될 수 있다.
도 1에 도시된 바와 같이, 일부 실시예에서, 단계 S114 이후에, 방법은 선택적으로 단계 S118(선택 A)로 직접 진행되어, 다수의 도전층의 노출된 표면 및 기능층의 노출된 표면을 피복하도록 절연층이 형성될 수 있다. 절연층은 각 도전층(예를 들어, 워드 라인 또는 게이트 전극이라고도 함)을 절연하기 위한 게이트 유전층으로 사용될 수 있다.
도 7에 도시된 바와 같이, 일부 실시예에서, 절연층(240)은 다수의 도전층(210)의 노출된 표면 및 기능층(400)의 노출된 표면을 하나 이상의 적절한 절연 재료로 피복하도록 형성될 수 있다. 예를 들어, 하나 이상의 절연 재료를 슬릿(700)으로부터 수평 트렌치(230)로 증착하기 위해 CVD, PVD, 및/또는 ALD와 같은 하나 이상의 적절한 증착 공정이 이용될 수 있다.
일부 실시예에서, 절연층(240)의 하나 이상의 절연 재료는 전기 절연 기능을 제공하는 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 하나 이상의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 알루미늄 산화물(Al2O3), 하프늄 이산화물(HfO2), 탄탈륨 오산화물(Ta2O5), 티타늄 질화물(TiN) 등 및/또는 이들의 임의의 적절한 조합과 같은 높은 k값 유전체 재료로부터 하나 이상을 포함할 수 있다. 일부 실시예에서, 절연층(240)은 단일막 구조물이거나, 각기 상이한 절연 재료를 갖는 다수의 절연 서브층을 포함할 수 있다.
일부 실시예에서, 절연층(240)은 다수의 도전층(210)의 노출된 표면을 산화시킴으로써 형성될 수 있다. 예를 들어, 다수의 도전층(210)은 폴리실리콘층이고, 건식 산소 산화 공정 또는 습식 산소 산화 공정이 수행되어, 폴리실리콘층의 노출된 표면을 산화시켜, 절연층(240)으로서 SiO2층을 형성할 수 있다. 일부 다른 실시예에서, 절연층(240)은 CVD, ALD와 같은 하나 이상의 적절한 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, 질화 티타늄 막의 두께는 약 1㎚∼약 10㎚ 범위 내에 있을 수 있다. 일부 실시예에서, 에어 갭(250)은 도 7에 도시된 바와 같이 인접한 도전층(210) 사이의 공간에 형성될 수 있다. 일부 다른 실시예에서, 인접한 도전층(210) 사이의 공간은 하나 이상의 적절한 유전체 재료로 충진될 수 있다.
도 1에 도시된 바와 같이, 일부 실시예에서, 절연층을 형성하기 위한 단계 S118 이전에, 방법은 선택적으로 단계 S116(선택 B)으로 진행하여, 다수의 수평 트렌치에 의해 노출된 기능층의 일부가 제거되어 기능층의 CTF가 다수의 세그먼트로 분할될 수 있다.
도 8에 도시된 바와 같이, 다수의 수평 트렌치(230)에 의해 노출된 기능층(400)의 일부는 임의의 적절한 에칭 공정, 예를 들어 등방성 건식 에칭 또는 습식 에칭에 의해 특정 깊이까지 에칭될 수 있다. 에칭 공정은 도전층(210) 및 채널층(500)의 재료에 대한 장벽층(410) 및 저장층(420)(예를 들어, CTF) 재료의 충분히 높은 에칭 선택성을 가질 수 있어서, 에칭 공정이 도전층(210) 및 채널층(500)에 미치는 영향을 최소화할 수 있다. 등방성 건식 에칭 및/또는 습식 에칭은 다수의 수평 트렌치(230)에 의해 노출된 장벽층(410) 및 저장층(420)의 일부를 제거할 수 있다. 따라서, 저장층(420)(예를 들어, CTF)은 위치(800)에서 절단되어 다수의 세그먼트로 분할될 수 있어 저장층(420)을 따라 전하 측면 확산을 억제한다.
저장층(420)을 분할하는 단계 S116 이후에, 단계 S118을 수행하여, 도 9에 도시된 바와 같이 다수의 도전층(210)의 노출된 표면과 기능층(400)의 노출된 표면을 피복하도록 절연층(240)을 형성할 수 있다. S118 단계에 대한 자세한 설명은 도 7과 관련하여 위에서 참조될 수 있다.
3D 메모리 장치를 추가로 제조하기 위해 단계 S118 이후에 임의의 적절한 동작이 수행될 수 있다는 점에 유의한다. 예를 들어, 스페이서층(도면에 미도시)이 다수의 슬릿(700)의 측벽 상에 형성될 수 있고, 도전성 벽(도면에 미도시)이 다수의 슬릿(700) 각각에 형성될 수 있다. 도전성 벽이 어레이 공통 소스로 사용될 수 있고, 스페이서층은 다수의 게이트(예를 들어, 도전층(240))와 도전성 벽 사이에 전기적 절연을 제공하기 위해 게이트 라인 스페이서로 사용될 수 있다.
따라서, 3D 메모리 장치를 형성하는 방법이 본 개시에 따른 일부 실시예에서 제공된다. 개시된 방법에서, 채널 홀의 저장층(예를 들어, CTF)은 표면이불균일하게 형성되거나, 다수의 세그먼트로 더 분할되게 형성된다. 그렇게 함으로써 CTF를 따른 전하 측면 확산이 감소되거나 억제될 수 있다. 개시된 방법은 3D 메모리 장치의 셀 작동 속도 및 데이터 보유 성능을 크게 향상시킬 수 있다. 개시된 방법에 의해 제조된 3D 메모리 장치의 실시예도 여기에 개시된다.
본 개시 내용의 한 양태는, 기판 상에 교번층 스택을 형성하는 단계와, 각기 교번층 스택을 수직으로 관통하는 복수의 채널 홀을 교번층 스택에 형성하는 단계와, 각각의 채널 홀의 측벽에 저장층을 포함하는 기능층을 형성하는 ―저장층은 표면이 불균일한 고르지 않음 ― 단계와, 각각의 채널 홀에서 기능층을 피복하도록 채널층을 형성하는 단계, 및 채널층을 피복하고 각각의 채널 홀을 충진하는 충진 구조물을 형성하는 단계를 포함하는 3차원(3D) NAND 메모리 장치의 형성 방법을 제공한다.
일부 실시예에서, 방법은 저장층을 복수의 세그먼트로 분할하는 단계를 더 포함한다.
일부 실시예에서, 교번층 스택을 형성하는 단계는 기판 상에 복수의 도전층/유전층 쌍을 형성하는 단계를 포함하고, 각 도전층/유전층 쌍은 도전층 및 유전층을 포함한다.
일부 실시예에서, 방법은 기능층을 형성하기 전에, 채널 홀에 의해 노출된 유전층의 일부를 에칭하여 각각의 채널 홀의 측벽 상에 복수의 리세스를 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 교번층 스택을 수직으로 관통하고 수평 방향으로 연장하는 슬릿을 형성하는 단계와, 슬릿을 통해 교번층 스택의 유전층을 제거하여 복수의 수평 트렌치를 형성하는 단계, 및 도전층 및 기능층의 노출된 표면을 피복하는 절연층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 절연층을 형성하기 전에, 다수의 수평 트렌치에 의해 노출된 기능층의 일부를 제거하여 저장층을 다수의 세그먼트로 분할하는 단계를 더 포함한다.
일부 실시예에서, 방법은 슬릿을 형성한 후, 기판에서 슬릿 아래에 도핑 영역을 형성하는 단계와, 절연층을 형성한 후, 슬릿의 하부에서 절연층의 일부를 제거하여 도핑 영역을 노출시키는 단계, 및 도전성 벽을 도핑된 영역과 전기적으로 접촉하도록 슬릿에 도전성 벽을 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 기능층을 형성하기 전에, 각각의 채널 홀의 측벽 상에 복수의 리세스를 형성하는 단계를 더 포함한다.
일부 실시예에서, 기능층을 형성하는 단계는, 작동 중에 전자 전하의 유출을 차단하기 위해 각각의 채널 홀의 측벽 상에 장벽층을 형성하는 단계와, 작동 중에 전자 전하를 저장하기 위해 장벽층의 표면 상에 저장층을 형성하는 단계, 및 작동 중에 전자 전하를 터널링하기 위해 저장층의 표면 상에 터널링층을 형성하는 단계를 포함한다.
일부 실시예에서, 장벽층을 형성하는 단계는, 장벽층이 각각의 채널 홀의 측벽 상의 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하도록, 각각의 채널 홀의 측벽을 피복하는 장벽층을 형성하는 단계를 포함한다.
일부 실시예에서, 저장층을 형성하는 단계는, 저장층이 장벽층의 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하도록, 장벽층을 피복하는 저장층을 형성하는 단계를 포함한다.
일부 실시예에서, 터널링층을 형성하는 단계는, 터널링층이 각기 채널 홀의 측벽 상의 리세스에 대응하는 복수의 돌출부를 포함하도록, 저장층을 피복하는 터널링층을 형성하는 단계를 포함한다.
본 개시 내용의 또 다른 양태는, 기판 상에 배치된 교번층 스택과, 각기 교번층 스택을 수직으로 관통하는 교번층 스택 내의 복수의 채널 홀과, 각각의 채널 홀의 측벽 상에 배치된 기능층 ― 기능층은 표면이 불균일한 저장층을 포함함 ―과, 각각의 채널 홀에서 기능층을 피복하도록 배치된 채널층, 및 채널층을 피복하고 각각의 채널 홀을 충진하도록 배치된 충진 구조물을 포함하는 3차원(3D) NAND 메모리 장치를 제공한다.
일부 실시예에서, 저장층은 복수의 분할된 세그먼트를 포함한다.
일부 실시예에서, 교번층 스택은 각기 도전층 및 유전층을 포함하는 복수의 도전층/유전층 쌍을 포함한다.
일부 실시예에서, 교번층 스택은 절연층에 의해 피복된 복수의 도전층, 및 인접한 도전층 사이의 복수의 에어 갭을 포함한다.
일부 실시예에서, 장치는 교번층 스택을 수직으로 관통하고 수평 방향으로 연장되는 슬릿과, 슬릿에 인접하여 위치한 기판의 도핑 영역, 및 슬릿 내에 있고 도핑된 영역과 접촉하는 도전성 벽을 더 포함한다.
일부 실시예에서, 기능층은, 각각의 채널 홀의 측벽 상에 배치되어 작동 중에 전자 전하의 유출을 차단하도록 구성된 장벽층과, 장벽층의 표면 상에 배치되어 작동 중에 전자 전하를 저장하는 저장층, 및 저장층의 표면 상에 배치되어 작동 중에 전자 전하의 터널링을 허용하도록 구성된 터널링층을 포함한다.
일부 실시예에서, 장벽층은, 각각의 채널 홀의 측벽 상의 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하고, 저장층은 장벽층의 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하며, 터널링층은 각각의 채널 홀의 측벽 상의 리세스에 각기 대응하는 복수의 돌출부를 포함한다.
일부 실시예에서, 장벽층은 Al2O3 서브층 및 SiO2 서브층을 포함하고, 저장층은 제 1 SiN 서브층, 제 1 SiON 서브층, 제 2 SiN 서브층, 제 2 SiON 서브층 및 제 3 SiN 서브층을 포함하며, 터널링층은 제 1 SiO 서브층, 제 1 SiON 서브층, 제 2 SiON 서브층, 제 3 SiON 서브층 및 제 2 SiO 서브층을 포함한다.
본 개시 내용의 다른 양태는 본 개시 내용의 설명, 청구 범위 및 도면을 고려하여 당 업자에 의해 이해될 수 있다.
특정 실시 예에 대한 전술한 설명은, 다른 사람들이 과도한 실험없이, 본 발명의 일반적인 개념으로부터 벗어나지 않고, 당 업계의 기술 내에서 지식을 적용함으로써, 그러한 특정 실시예를 다양한 응용에 대해 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 완전히 밝힐 것이다. 따라서, 이러한 적응 및 수정은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범주 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침을 고려하여 당 업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 요소의 도움으로 위에서 설명되었다. 이러한 기능적 구성 요소의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약서 항목은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 방식으로든 제한하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (20)

  1. 3차원(3D) NAND 메모리 장치를 형성하는 방법으로서,
    기판 상에 교번층 스택을 형성하는 단계와,
    각기 상기 교번층 스택을 수직으로 관통하는 복수의 채널 홀을 상기 교번층 스택에 형성하는 단계와,
    각각의 채널 홀의 측벽 상에 저장층을 포함하는 기능층을 형성하는 단계 ―상기 저장층은 표면이 불균일함― 와,
    각각의 채널 홀에서 상기 기능층을 피복하도록 채널층을 형성하는 단계와,
    상기 채널층을 피복하고 각각의 채널 홀을 충진하는 충진 구조물을 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 저장층을 복수의 세그먼트로 분할하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치 형성 방법.
  3. 제 1 항에 있어서,
    상기 교번층 스택을 형성하는 단계는, 각기 도전층 및 유전층을 포함하는 복수의 도전층/유전층 쌍을 상기 기판 상에 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치 형성 방법.
  4. 제 3 항에 있어서,
    상기 기능층을 형성하기 전에, 상기 채널 홀에 의해 노출된 상기 유전층의 일부를 에칭하여, 각각의 채널 홀의 상기 측벽 상에 복수의 리세스를 형성하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치 형성 방법.
  5. 제 4 항에 있어서,
    상기 교번층 스택을 수직으로 관통하고 수평 방향으로 연장되는 슬릿을 형성하는 단계와,
    상기 슬릿을 통해 상기 교번층 스택의 상기 유전층을 제거하여, 복수의 수평 트렌치를 형성하는 단계와,
    상기 도전층 및 상기 기능층의 노출된 표면을 피복하는 절연층을 형성하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치 형성 방법.
  6. 제 4 항에 있어서,
    상기 절연층을 형성하기 전에, 상기 복수의 수평 트렌치에 의해 노출된 상기 기능층의 일부를 제거하여, 상기 저장층을 복수의 세그먼트로 분할하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  7. 제 4 항에 있어서,
    상기 슬릿을 형성한 후, 상기 기판에서 상기 슬릿 아래에 도핑 영역을 형성하는 단계와,
    상기 절연층을 형성한 후, 상기 슬릿의 하부에서 상기 절연층의 일부를 제거하여 상기 도핑 영역을 노출시키는 단계와,
    도전성 벽을 상기 도핑 영역과 전기적으로 접촉시키기 위해, 상기 슬릿에 상기 도전성 벽을 형성하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  8. 제 1 항에 있어서,
    상기 기능층을 형성하기 전에, 각각의 채널 홀의 상기 측벽 상에 복수의 리세스를 형성하는 단계를 더 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  9. 제 8 항에 있어서,
    상기 기능층을 형성하는 단계는,
    작동 중에 전기 전하의 유출을 차단하기 위해, 각각의 채널 홀의 상기 측벽 상에 장벽층을 형성하는 단계와,
    작동 중에 상기 전기 전하를 저장하기 위해, 상기 장벽층의 표면 상에 저장층을 형성하는 단계와,
    작동 중에 상기 전기 전하를 터널링하기 위해, 상기 저장층의 표면 상에 터널링층을 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 장벽층을 형성하는 단계는,
    상기 장벽층이 각각의 채널 홀의 상기 측벽 상의 상기 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하도록, 각각의 채널 홀의 상기 측벽을 피복하는 상기 장벽층을 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  11. 제 10 항에 있어서,
    상기 저장층을 형성하는 단계는,
    상기 저장층이 상기 장벽층의 상기 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하도록, 상기 장벽층을 피복하는 상기 저장층을 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 터널링층을 형성하는 단계는,
    상기 터널링층이 각각의 채널 홀의 상기 측벽 상의 상기 리세스에 각기 대응하는 복수의 돌출부를 포함하도록, 상기 저장층을 피복하는 터널링층을 형성하는 단계를 포함하는,
    3차원 NAND 메모리 장치의 형성 방법.
  13. 3차원(3D) NAND 메모리 장치로서,
    기판 상에 배치된 교번층 스택과,
    각기 상기 교번층 스택을 수직으로 관통하는 상기 교번층 스택 내의 복수의 채널 홀과,
    각각의 채널 홀의 측벽 상에 배치된 기능층 ―상기 기능층은 표면이 불균일한 저장층을 포함함 ―과,
    각각의 채널 홀에서 상기 기능층을 피복하도록 배치된 채널층과,
    상기 채널층을 피복하고 각각의 채널 홀을 충진하도록 배치된 충진 구조물을 포함하는,
    3차원 NAND 메모리 장치.
  14. 제 13 항에 있어서,
    상기 저장층은 복수의 분할된 세그먼트를 포함하는,
    3차원 NAND 메모리 장치.
  15. 제 13 항에 있어서,
    상기 교번층 스택은, 각기 도전층 및 유전층을 포함하는 복수의 도전층/유전층 쌍을 포함하는,
    3차원 NAND 메모리 장치.
  16. 제 13 항에 있어서,
    상기 교번층 스택은,
    절연층에 의해 피복된 복수의 도전층과,
    인접한 상기 도전층 사이의 복수의 에어 갭을 포함하는,
    3차원 NAND 메모리 장치.
  17. 제 13 항에 있어서,
    상기 교번층 스택을 수직으로 관통하고 수평 방향으로 연장되는 슬릿과,
    상기 슬릿에 인접하여 위치한 상기 기판의 도핑 영역과,
    상기 슬릿 내에 있고 상기 도핑 영역과 접촉하는 도전성 벽을 더 포함하는,
    3차원 NAND 메모리 장치.
  18. 제 13 항에 있어서,
    상기 기능층은,
    각각의 채널 홀의 상기 측벽 상에 배치되어 작동 중에 전기 전하의 유출을 차단하도록 구성된 장벽층과,
    상기 장벽층의 표면 상에 배치되어 작동 중에 상기 전기 전하를 저장하도록 구성된 저장층과,
    상기 저장층의 표면 상에 배치되어 작동 중에 상기 전자 전하의 터널링을 허용하도록 구성된 터널링층을 포함하는,
    3차원 NAND 메모리 장치.
  19. 제 18 항에 있어서,
    상기 장벽층은 각각의 채널 홀의 상기 측벽 상의 상기 복수의 리세스에 대응하는 복수의 제 1 코너를 포함하고,
    상기 저장층은 상기 장벽층의 상기 복수의 제 1 코너에 대응하는 복수의 제 2 코너를 포함하며,
    상기 터널링층은 각각의 채널 홀의 상기 측벽 상의 상기 리세스에 각기 대응하는 복수의 돌출부를 포함하는,
    3차원 NAND 메모리 장치.
  20. 제 18 항에 있어서,
    상기 장벽층은 Al2O3 서브층 및 SiO2 서브층을 포함하고,
    상기 저장층은 제 1 SiN 서브층, 제 1 SiON 서브층, 제 2 SiN 서브층, 제 2 SiON 서브층 및 제 3 SiN 서브층을 포함하고,
    상기 터널링층은 제 1 SiO 서브층, 제 1 SiON 서브층, 제 2 SiON 서브층, 제 3 SiON 서브층 및 제 2 SiO 서브층을 포함하는,
    3차원 NAND 메모리 장치.
KR1020217001907A 2018-11-22 2018-11-22 3차원 메모리 장치 및 그 제조 방법 KR20210022093A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/116940 WO2020103082A1 (en) 2018-11-22 2018-11-22 Three-dimensional memory devices and fabricating methods thereof

Publications (1)

Publication Number Publication Date
KR20210022093A true KR20210022093A (ko) 2021-03-02

Family

ID=66060257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217001907A KR20210022093A (ko) 2018-11-22 2018-11-22 3차원 메모리 장치 및 그 제조 방법

Country Status (7)

Country Link
US (2) US11121150B2 (ko)
EP (1) EP3844806B1 (ko)
JP (1) JP2021535627A (ko)
KR (1) KR20210022093A (ko)
CN (1) CN109643718B (ko)
TW (1) TWI693703B (ko)
WO (1) WO2020103082A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643718B (zh) 2018-11-22 2019-10-18 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110301046B (zh) * 2019-04-30 2020-06-26 长江存储科技有限责任公司 用于形成具有背面字线的三维存储器件的方法
KR102647618B1 (ko) 2019-04-30 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스
US11437391B2 (en) 2020-07-06 2022-09-06 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法
TWI749678B (zh) * 2020-08-03 2021-12-11 力晶積成電子製造股份有限公司 記憶元件及其形成方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279403B2 (ja) 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101699515B1 (ko) 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8794075B2 (en) * 2011-08-11 2014-08-05 Nxp, B.V. Multilayered NONON membrane in a MEMS sensor
KR20130116604A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102005533B1 (ko) * 2012-10-22 2019-07-31 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9552991B2 (en) * 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
KR102263315B1 (ko) * 2014-08-06 2021-06-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
CN105514109B (zh) * 2014-10-14 2018-07-31 中国科学院微电子研究所 Nand存储串及其制造方法、3d nand存储器
KR102251366B1 (ko) * 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102321877B1 (ko) * 2015-02-16 2021-11-08 삼성전자주식회사 전하 저장층들을 포함하는 비휘발성 메모리 장치
US9449985B1 (en) * 2015-05-26 2016-09-20 Sandisk Technologies Llc Memory cell with high-k charge trapping layer
US10622368B2 (en) * 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
JP2017120831A (ja) * 2015-12-28 2017-07-06 株式会社東芝 半導体記憶装置及びその製造方法
CN105679761B (zh) * 2016-01-26 2019-04-19 中国科学院微电子研究所 三维半导体器件及其制造方法
US9865616B2 (en) * 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR20180012640A (ko) * 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
CN106876403A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN109671667B (zh) * 2017-03-08 2021-04-13 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN108511454B (zh) * 2018-03-30 2020-07-31 长江存储科技有限责任公司 一种3d nand存储器及其制备方法
CN108447870B (zh) * 2018-04-11 2021-07-27 中国科学院微电子研究所 3d nand存储器及其制造方法
CN109643718B (zh) 2018-11-22 2019-10-18 长江存储科技有限责任公司 三维存储器器件及其制造方法

Also Published As

Publication number Publication date
WO2020103082A1 (en) 2020-05-28
EP3844806B1 (en) 2024-01-17
US20200168627A1 (en) 2020-05-28
US11121150B2 (en) 2021-09-14
TWI693703B (zh) 2020-05-11
EP3844806A1 (en) 2021-07-07
US11844216B2 (en) 2023-12-12
CN109643718B (zh) 2019-10-18
EP3844806A4 (en) 2022-04-06
US20210366930A1 (en) 2021-11-25
CN109643718A (zh) 2019-04-16
TW202021098A (zh) 2020-06-01
JP2021535627A (ja) 2021-12-16

Similar Documents

Publication Publication Date Title
KR102273416B1 (ko) 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
TWI697106B (zh) 三維記憶體裝置及其製造方法
CN109564922B (zh) 三维存储设备及其制造方法
TWI709231B (zh) 三維記憶體元件及其製造方法
CN111180449B (zh) 形成三维存储设备的栅极结构的方法
US9978766B1 (en) Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US11476277B2 (en) Three-dimensional memory devices and fabricating methods thereof
US11844216B2 (en) Three-dimensional memory devices and fabricating methods thereof
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
US9379126B2 (en) Damascene conductor for a 3D device
CN111527605B (zh) 三维存储器件及其制造方法
CN113178454B (zh) 一种3d nand存储器及其制造方法
KR102618907B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US20190067323A1 (en) Method for forming gate structure of three-dimensional memory device
US9029216B1 (en) Memory and manufacturing method thereof
US20220123010A1 (en) Three-dimensional memory devices with channel structures having plum blossom shape
WO2023028747A1 (en) Three-dimensional memory devices and fabricating methods thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X601 Decision of rejection after re-examination