CN108447870B

CN108447870B - 3d nand存储器及其制造方法

Info

Publication number: CN108447870B
Application number: CN201810321212.8A
Authority: CN
Inventors: 侯朝昭; 殷华湘
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2018-04-11
Filing date: 2018-04-11
Publication date: 2021-07-27
Anticipated expiration: 2038-04-11
Also published as: CN108447870A

Abstract

本申请公开了一种3D NAND存储器及其制造方法。该存储器中的沟道层由能够稳定生长的二维材料形成。因二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。此外，由于二维材料具有更高的载流子迁移率和速度，3D NAND存储器可以具有更好的读写效率。而且，因二维材料的薄膜厚度可达到原子级薄膜厚度，非常有利于3D NAND存储器的沟道孔的直径以及沟道孔间距的减小，从而有利于提高3D NAND存储器的存储密度。

Description

3D NAND存储器及其制造方法

技术领域

本申请涉及半导体存储器技术领域，尤其涉及一种3D NAND存储器及其制造方法。

背景技术

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达三倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

在15nm技术节点之后，3D NAND存储器目前正在投入量产，以替代平面浮栅晶体管。

然而现有的3D NAND存储器的电学性能较差，例如所需的读取电流I_D偏低，并且，读取电流I_D不稳定并分布范围广，同时，I_D随着3D NAND堆叠层数的增加而减少。此外，阈值电压V_th也有较大波动。而且，现有的3D NAND存储器的存储密度较低，有待提高。

发明内容

有鉴于此，本申请提供了一种3D NAND存储器及其制造方法，以解决现有3D NAND存储器存在的上述缺陷。

为了解决上述技术问题，本申请采用了如下技术方案：

一种3D NAND存储器，包括：

衬底；

设置于所述衬底上的氧化硅层和金属栅层交替层叠结构；

以及贯穿所述氧化硅层和金属栅层交替层叠结构的沟道孔；

其中，所述沟道孔的底部设置有外延结构，所述外延结构的上表面超过最底层金属栅层上表面；所述沟道孔的侧壁上依次设置有阻挡层、电荷俘获层、遂穿层和沟道层，所述沟道层由能够稳定生长的二维材料形成；所述沟道孔内还包括填充在沟道孔间隙内的填充层。

可选地，所述二维材料为过渡金属硫化物。

可选地，所述过渡金属硫化物为MoS₂。

可选地，所述沟道孔的侧壁上还包括设置在所述遂穿层和所述沟道层之间的高κ介电常数介质层。

可选地，所述高κ介电常数介质层为Al₂O₃和HfO₂中的至少一种。

可选地，所述3D NAND存储器还包括：设置在所述填充层上方的漏端接触，所述漏端接触由Ti或Au组成。

可选地，所述堆叠结构还包括设置于所述氧化硅层和金属栅层之间的扩散阻挡层，所述扩散阻挡层包括Al₂O₃层和TiN层。

可选地，所述金属栅层由金属钨形成。

一种3D NAND存储器的制造方法，包括：

在衬底上交替沉积氧化硅层和氮化硅层，以形成氧化硅层和氮化硅层交替层叠结构；

刻蚀所述氧化硅层和氮化硅层交替层叠结构，并刻蚀停止在衬底表面上，以形成贯穿所述氧化硅层和氮化硅层交替层叠结构的沟道孔；

在所述沟道孔的底部生长外延结构，所述外延结构的上表面超过最底层氮化硅层的上表面；

在沟道孔侧壁上依次形成阻挡层、电荷俘获层、遂穿层和沟道层；所述沟道层由能够稳定生长的二维材料形成；

向沟道孔间隙内填充介质，以形成填充层。

可选地，在沟道孔侧壁上形成遂穿层之后，形成沟道层之前，还包括：

在遂穿层表面上形成高κ介电常数介质层。

相较于现有技术，本申请具有以下有益效果：

基于上述技术方案可知，本申请提供的3D NAND存储器中的沟道层由能够稳定生长的二维材料形成。因二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。例如，由该二维材料作为沟道层材料制成的3D NAND，其所需的读取电流I_D与理论电流一致，读取电流I_D较为稳定，且电流波动范围不大。而且，读取电流I_D不会随着3D NAND堆叠层数的增加而减少，或者减少幅度降低，同时，阈值电压V_th较为稳定。此外，由于二维材料具有更高的载流子迁移率和速度，3D NAND存储器可以具有更好的读写效率。

而且，因二维材料的薄膜厚度可达到原子级薄膜厚度，非常有利于3DNAND存储器的沟道孔的直径以及沟道孔间距的减小，从而有利于提高3DNAND存储器的存储密度。

附图说明

为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。

图1是本申请实施例提供的3D NAND存储器的立体结构示意图；

图2是本申请实施例提供的沿图1中的X-X’方向上的剖面结构示意图；

图3是本申请实施例提供的存储串沿图1中的X-X’方向上的剖面结构示意图；

图4是本申请实施例提供的存储串的等效电路示意图；

图5是本申请实施例提供的3D NAND存储器的制造方法流程示意图；

图6A至图6P为本申请实施例提供的3D NAND存储器的制造方法一系列制程对应的结构示意图。

附图标记说明：

10：垂直导通层，

11：存储串(string)，

201：衬底，

202：氧化硅层，

203：金属栅层，

204：氧化硅层202和金属栅层203交替层叠结构，

205：沟道孔，

206：外延结构，

207：SiO₂阻挡层，

208：Si₃N₄电荷俘获层，

209：SiO₂遂穿层，

210：沟道层，

211：填充层，

212：高κ介电常数介质层，

214：漏端接触，

215：扩散阻挡层，

60：氮化硅层，

61：非晶硅保护层；

62：凹槽结构。

具体实施方式

在介绍本申请具体实施方式之前，首先介绍描述本申请具体实施方式用到的专业技术术语的中英文对照及其缩写。

原子层沉积：atom layer deposition，ALD；

化学气相沉积：chemical vapor deposition，CVD；

物理气相沉积：Physical Vapor Deposition，PVD；

源端选择栅：Select Gate on Source Side，SGS；

漏端选择栅：Select Gate on Drain Side，SGD；

位线：bit line，BL；

字线：word line，WL；

源端：source line，SL。

基于背景技术部分可知，现有的3D NAND存储器存在以下问题：电性能较差、读写效率以及存储密度较低。

本申请发明人研究发现，现有的3D NAND存储器之所以存在上述问题，是因为现有的3D NAND存储器为了控制制造成本，多采用多晶硅材料作为沟道层材料。而多晶硅的电子迁移率较低，如此导致3D NAND存储器存在上述问题。

为了解决上述采用多晶硅作为沟道层材料存在的上述问题，本申请采用能够稳定生长的二维材料来形成沟道层，因相较于多晶硅，二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。例如，由该二维材料作为沟道层材料制成的3D NAND，其所需的读取电流I_D与理论电流一致，并且读取电流I_D较为稳定，且分布范围较差。而且，读取电流I_D不会随着3D NAND堆叠层数的增加而减少，或者减少幅度降低，同时，阈值电压V_th较为稳定。此外，由于二维材料具有更高的载流子迁移率和速度，3D NAND存储器可以具有更好的读写效率。

下面结合附图对本申请实施例提供的3D NAND存储器的具体实施方式进行详细描述。

请参见图1和图2，图1是本申请实施例提供的3D NAND存储器的立体结构示意图。图2是本申请实施例提供的3D NAND存储器沿图1中的X-X’方向上的剖面结构示意图。

如图1所示，该3D NAND存储器包括：

具有台阶形貌的存储字线区，该存储字线区内包括多条字线WL，

位于存储字线区下方的源端选择栅SGS以及源端SL，

位于存储字线区上方的漏端选择栅SGD、SGD接触、位线接触BL CNT以及WL/SGS/SL接触WL/SGS/SL CNT，WL接触WL CNT通过垂直导通层10分别与每条字线WL垂直电连接，漏端选择栅接触SGD CNT通过垂直导通层10与漏端选择栅SGD垂直电连接，源端接触SL CNT通过垂直导通层10与源端SL垂直电连接，位线接触BL CNT与存储串11的顶端连接。

此外，该3D NAND存储器还包括垂直贯穿漏端选择栅SGD、各层字线WL、源端选择栅SGS的沟道孔(Channel hole)205。

为了实现3D NAND存储器的存储区的分块存储，图1所示的3D NAND存储器中还包括：用于划分存储块的隔离沟槽Slits。

在图1和图2所示的3D NAND存储器中，沟道Channel将各层字线WL串接起来，形成存储串(string)11，该存储串11沿图1中的X-X’方向上的的剖面结构如图3所示。从图3中可以看出，一个存储串包括上下贯通的位线BL、漏端接触214、沟道孔205、外延结构206以及衬底201，以及层叠设置的漏端选择栅SGD、各条字线WL0～WL5，以及源端选择栅SGS。此外，存储串还包括共用源端SL。

该存储串11对应的等效电路示意图如图4所示。从图4中可以看出，一个存储串相当于多个平面存储单元的存储容量。因此，本申请实施例提供的3D NAND存储器提供了较大的存储容量。

图1所示的3D NAND存储器的立体结构仅能看出该存储器的外部结构，为了清楚地理解本申请实施例提供的3D NAND存储器的内部结构，下面结合图2详细描述该3D NAND存储器的剖面结构。如图2所示，该3D NAND存储器包括：

衬底201；

设置于该衬底201上的氧化硅层202和金属栅层203交替层叠结构204；

以及贯穿该氧化硅层202和金属栅层203交替层叠结构204的沟道孔205；

其中，该沟道孔205的底部设置有外延结构206，该外延结构206的上表面超过最底层金属栅层203上表面；为了清楚地示意出沟道孔205的侧壁结构，图2中还提供了沟道孔205侧壁结构的局部放大图，如该局部放大图所示，该沟道孔205的侧壁上依次设置有SiO₂阻挡层207、Si₃N₄电荷俘获层208、SiO₂遂穿层209和沟道层210。在沟道孔205内还包括填充在沟道孔间隙内的填充层211。

在本申请实施例中，衬底201可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底201为体硅衬底。

设定，氧化硅层202与其下相邻的金属栅层203组成的结构为一层层叠结构，在本申请实施例中，氧化硅层202和金属栅层203交替层叠结构204可以包括多层层叠结构，例如8层、16层、32层等等。

在本申请实施例中，最底层金属栅层203用于源端选择栅，外延结构206用于源端选择栅极的沟道层，因此，外延结构206的上表面需要超过最底层金属栅层203的上表面。并且进一步地，该外延结构206的上表面不超过最底层氧化硅层202的上表面，如此，该外延结构206的上表面在最底层氧化硅层202上下表面之间(不包括与最底层氧化硅层202上、下表面对齐的位置)。

此外，在3D NAND存储器领域，其存储单元一般为电荷陷阱型存储结构，该电荷陷阱型存储结构通常包括电荷存储层、电荷俘获层和电荷遂穿层。相应地，沟道孔205的侧壁上依次设置有SiO₂阻挡层207、Si₃N₄电荷俘获层208和SiO₂遂穿层209。

需要说明，本申请实施例为了解决由多晶硅作为沟道层材料的各种问题，本申请实施例中的沟道层210由能够稳定生长的二维材料形成。因相较于多晶硅，二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3DNAND存储器更好的电学性能。例如，由该二维材料作为沟道层材料制成的3D NAND，其所需的读取电流I_D与理论电流一致，并且读取电流I_D较为稳定，且电流波动范围不大。而且，读取电流I_D不会随着3D NAND堆叠层数的增加而减少，或者减少幅度降低，同时，阈值电压V_th较为稳定。此外，由于二维材料具有更高的载流子迁移率和速度，3D NAND存储器可以具有更好的读写效率。

作为示例，该二维材料可以为过渡金属硫化物，更具体地，该二维材料可以为二硫化钼MoS₂。

作为一具体示例，填充层211的材料可以为SiO₂。

需要说明，因高κ介电常数介质对二维材料中的库伦散射有一定的抑制作用，而且会改变二维材料中的声子色散。如此，若高κ介电常数介质直接与由二维材料形成的沟道层直接接触，则会提高沟道层的迁移率，同时也会降低沟道层的界面态密度，因此，为了提高沟道层210的迁移率并降低沟道层210的界面态密度，作为本申请一具体示例，可以在遂穿层209和沟道层210之间设置一层高κ介电常数介质层212。该高κ介电常数介质层212可以提高二维材料的迁移率，作为示例，可以将MoS₂的迁移率提高到大约200cm²/Vs。增设的高κ介电常数介质层212的作用是作为存储单元的电荷遂穿层。

作为一具体示例，形成该高κ介电常数介质层212的材料可以为Al₂O₃和HfO₂中的至少一种。

该3D NAND存储器还包括设置于氧化硅层202和金属栅层203交替层叠结构204以及沟道孔205上方的介质层213，且该介质层213不覆盖填充层211的上方。介质层213可以由SiO₂组成。

该3D NAND存储器还包括设置于填充层211上方的漏端接触214，该漏端接触214被设置于氧化硅层202和金属栅层203交替层叠结构204以及沟道孔205上方的介质层213所包围。作为示例，为了达到良好的电连接效果，该漏端接触214可以由Ti或Au组成。

此外，为了防止金属栅203中的金属原子向氧化硅层202内扩散，在堆叠结构204中，还可以包括设置于氧化硅层202和金属栅层203之间的扩散阻挡层215，该扩散阻挡层215包括Al₂O₃层和TiN层中的至少一层结构。作为更具体示例，为了实现对金属原子更好的阻挡效果，该扩散阻挡层215包括两层阻挡层结构，其中，Al₂O₃层为靠近氧化硅层202一侧的阻挡层，TiN层为远离氧化硅层202一侧的阻挡层。

作为示例，金属栅203可以为金属钨(W)。

以上为本申请实施例提供的3D NAND存储器的具体实现方式。在该具体实现方式中，二维材料替换常用的多晶硅作为3D NAND存储器的沟道层材料，因二维材料具有较高的电子迁移率，从而提高了3D NAND存储器的电学性能。而且，二维材料的薄膜厚度可达到原子级薄膜厚度，非常有利于3D NAND存储器的沟道孔的直径以及沟道孔间距的减小，从而有利于提高3D NAND存储器的存储密度。

此外，在本申请实施例中，还增设了一层直接与由二维材料形成的沟道层210直接接触的高κ介电常数介质层212，该高κ介电常数介质层212的高κ介电常数介质对沟道层210中二维材料中的库伦散射有一定的抑制作用，而且会改变二维材料中的声子色散。因此，该与沟道层210直接接触的高κ介电常数介质层212会提高沟道层210的迁移率并降低沟道层210的界面态密度，进而提高3D NAND存储器的电学性能。

基于上述具体实现方式提供的3D NAND存储器，本申请实施例还提供了3D NAND存储器的制造方法的具体实现方式。

下面结合附图5至图6P详细描述本申请实施例提供的3D NAND存储器的制造方法的具体实现方式。

请参见图5，本申请实施例提供的3D NAND存储器的制造方法包括以下步骤：

S501：在衬底201上交替沉积氧化硅层202和氮化硅层60，以形成氧化硅层和氮化硅层交替层叠结构。

采用薄膜沉积工艺在衬底201上交替沉积氧化硅层202和氮化硅层60，从而在衬底201上形成氧化硅层202和氮化硅层60交替层叠结构。该氧化硅层202和氮化硅层60交替层叠结构为ONON结构。设定，氧化硅层202与其下相邻的氮化硅层60组成的结构为一层层叠结构，在本申请实施例中，氧化硅层202和氮化硅层60交替层叠结构可以包括多层层叠结构，例如8层、16层、32层等等。

在沉积氧化硅层202之前，需要对衬底201进行清洗，并进行离子注入并退火，形成3D NAND存储器的共用源极。

该步骤执行完对应的剖面结构示意图如图6A所示。

S502：刻蚀所述氧化硅层和氮化硅层交替层叠结构，并刻蚀停止在衬底表面上，以形成贯穿所述氧化硅层和氮化硅层交替层叠结构的沟道孔205。

本步骤可以具体为：采用干法刻蚀工艺沿衬底竖直方向刻蚀氧化硅层202和氮化硅层60交替层叠结构，并控制刻蚀停止在衬底201表面上，从而形成贯穿氧化硅层202和氮化硅层60交替层叠结构的沟道孔205。该沟道孔205也可以称为存储孔(Memory hole)。该步骤执行完对应的剖面结构示意图和俯视图分别如图6B1和6B2所示。

S503：在所述沟道孔205的底部生长外延结构206，所述外延结构的上表面超过最底层氮化硅层的上表面。

在沟道孔205的底部外延生长单晶硅，形成外延结构206，该外延结构206作为源端选择栅的沟道，并且由最底层氮化硅层60对应的结构制作成源端选择栅，因此，该外延结构的上表面超过最底层氮化硅层的上表面，并且，进一步地，该外延结构206的上表面不超过最底层氧化硅层202的上表面，如此，该外延结构206的上表面在最底层氧化硅层202上下表面之间(不包括与最底层氧化硅层202上、下表面对齐的位置)。

该步骤执行完对应的剖面结构示意图如图6C所示。

S504：在沟道孔侧壁上依次形成阻挡层207、电荷俘获层208、遂穿层209、高κ介电常数介质层210和沟道层211；所述沟道层211由能够稳定生长的二维材料形成。

作为S504的一具体实现方式，S504可以具体包括以下步骤：

A1：采用本领域的薄膜沉积工艺例如CVD在沟道孔205的内表面上形成SiO₂阻挡层207，该步骤执行完对应的剖面结构示意图如图6D所示。

A2：采用本领域的薄膜沉积工艺例如CVD工艺在阻挡层207表面上沉积Si₃N₄电荷俘获层208，该步骤执行完对应的剖面结构示意图如图6E所示。

A3：采用本领域的薄膜沉积工艺例如CVD工艺在Si₃N₄电荷俘获层208表面上沉积SiO₂遂穿层209，该步骤执行完对应的剖面结构示意图和俯视图分别如图6F1和图6F2所示。

A4：采用本领域的薄膜沉积工艺例如CVD工艺在SiO₂遂穿层209上沉积一层非晶硅(α-Si)保护层61，该步骤执行完对应的剖面结构示意图如图6G所示。

A5：采用干法刻蚀工艺沿沟道孔205竖直方向刻蚀沟道孔底部的层结构，以使外延结构206暴露出，在刻蚀完后，去除沟道孔205侧壁上的非晶硅保护层61。该步骤执行完对应的剖面结构示意图如图6H所示。

在该步骤中，沟道孔底部的层结构自上而下依次包括：非晶硅保护层61、SiO₂遂穿层209、Si₃N₄电荷俘获层208和SiO₂阻挡层207。

A6：采用薄膜沉积工艺例如ALD工艺在沟道孔内部沉积Al₂O₃层212，该Al₂O₃层212生长在沟道孔侧壁以及外延结构206的表面上。该步骤执行完对应的剖面结构示意图如图6I所示。

需要说明，因ALD工艺为原子层沉积，由该工艺形成的Al₂O₃层具有较好的薄膜质量，例如薄膜厚度较为均匀。应当理解，本步骤不限于ALD工艺，还可以采用其它薄膜工艺，例如CVD、PVD等等。

需要说明，在步骤A6中，Al₂O₃仅是高κ介电常数介质的一种示例，本申请实施例中，高κ介电常数介质不限定Al₂O₃，其还可以为HfO₂。

在本申请实施例中，Al₂O₃层在整个存储结构中所起的功能为电荷遂穿层，因Al₂O₃具有较高的介电常数，当Al₂O₃与二维材料直接接触时，其可以提高后续由二维材料制成的沟道层的迁移率，同时也能降低界面态密度。进而有利于提高3D NAND存储器的电学性能。

A7：采用干法刻蚀工艺沿沟道孔205竖直方向刻蚀沟道孔底部的Al₂O₃层212，以使外延结构206暴露出，该步骤执行完对应的剖面结构示意图如图6J所示。

A8：采用薄膜沉积工艺例如CVD工艺在沟道孔内部沉积MoS₂层210，该MoS2层210仅生长在Al₂O₃层212表面上，而不会生长在外延结构206表面上，如此，形成的剖面结构示意图和俯视图如图6K1和图6K2所示。

需要说明，在本步骤中，MoS₂沉积过程为选择性生长过程，其仅生长在Al₂O₃层212表面上，而不在外延结构206表面上生长。

此外，在本步骤中，以MoS₂作为能够稳定生长的二维材料的示例说明。实际上，作为本申请实施例的扩展，二维材料不限于MoS₂层，其可以为过渡金属硫化物。

通过以上步骤A1～A8，在沟道孔侧壁上依次形成了阻挡层207、电荷俘获层208、遂穿层209、高κ介电常数介质层212和沟道层210。

以上为S504的一种实现方式。在该实现方式中，通过步骤A4的非晶硅保护层61的沉积、A5和A7的干法刻蚀工艺，可以提高沉积的Al₂O₃层212以及MoS₂层210的界面平整性，使得后续沉积的Al₂O₃层212以及MoS₂层210的表面较为平整。

作为S504的另一种实现方式，可以采用薄膜沉积工艺在沟道孔内表面上依次沉积SiO₂阻挡层207、Si₃N₄电荷俘获层208、SiO₂遂穿层209、高κ介电常数介质层212和沟道层210后，再采用干法刻蚀工艺刻蚀沟道孔底部的各层层结构，以露出沟道孔底部的外延结构206。需要说明，在该具体实现方式中，刻蚀的沟道孔底部的各层层结构为先前依次沉积的SiO₂阻挡层207、Si₃N₄电荷俘获层208、SiO₂遂穿层209、高κ介电常数介质层212和沟道层210。

S505：向沟道孔间隙内填充介质，以形成填充层211。

S505可以具体为：采用薄膜沉积工艺向沟道孔间隙内填充SiO₂，并进行平坦化，形成填充层211。该步骤执行完对应的剖面结构示意图和俯视图分别如图6L1和图6L2所示。

S506：在沟道孔205以及氧化硅层和氮化硅层交替层叠结构的上方形成介质层213。

在沟道孔205以及氧化硅层和氮化硅层交替层叠结构的上方沉积SiO₂，形成介质层213。该步骤执行完对应的剖面结构示意图如图6M所示。

S507：对介质层213进行图形化，露出填充沟道孔内的填充层211。

对介质层213进行图案化，露出填充在沟道孔的填充层211。该步骤执行完对应的剖面结构示意图如图6N所示。

S508：在填充层211上沉积Ti或Au，以形成漏端接触214。

在露出的填充层211上沉积金属Ti或Au，以形成漏端接触214。该步骤执行完对应的剖面结构示意图如图6O所示。

S509：去除氧化硅层和氮化硅层交替层叠结构中的氮化硅层，以形成凹槽结构62。

通过湿法刻蚀法刻蚀氧化硅层和氮化硅层交替层叠结构中的氮化硅层60，以形成凹槽结构62。该步骤执行完对应的剖面结构示意图如图6P所示。

S510：在所述凹槽结构62的氧化硅层表面上依次形成扩散阻挡层215和金属栅层213，所述扩散阻挡层215包括Al₂O₃层和TiN层。

采用ALD工艺在凹槽结构62的氧化硅层表面上形成扩散阻挡层215，然后在扩散阻挡层215表面上形成金属栅层203，该金属栅层203填满凹槽结构62。该步骤执行完对应的剖面结构示意图如图2所示。

以上为本申请的具体实现方式。

Claims

1.一种3D NAND存储器，其特征在于，包括：

衬底；

设置于所述衬底上的氧化硅层和金属栅层交替层叠结构；

以及贯穿所述氧化硅层和金属栅层交替层叠结构的沟道孔；

其中，所述沟道孔的底部设置有外延结构，所述外延结构的上表面超过最底层金属栅层上表面；所述沟道孔的侧壁上依次设置有阻挡层、电荷俘获层、遂穿层和沟道层，所述沟道层由能够稳定生长的二维材料形成；所述沟道孔内还包括填充在沟道孔间隙内的填充层；述沟道孔的侧壁上还包括设置在所述遂穿层和所述沟道层之间的高k介电常数介质层。

2.根据权利要求1所述的3D NAND存储器，其特征在于，所述二维材料为过渡金属硫化物。

3.根据权利要求2所述的3D NAND存储器，其特征在于，所述过渡金属硫化物为MoS₂。

4.根据权利要求1所述的3D NAND存储器，其特征在于，所述高κ介电常数介质层为Al₂O₃和HfO₂中的至少一种。

5.根据权利要求1所述的3D NAND存储器，其特征在于，所述3D NAND存储器还包括：设置在所述填充层上方的漏端接触，所述漏端接触由Ti或Au组成。

6.根据权利要求1所述的3D NAND存储器，其特征在于，所述层叠结构还包括设置于所述氧化硅层和金属栅层之间的扩散阻挡层，所述扩散阻挡层包括Al₂O₃层和TiN层。

7.根据权利要求6所述的3D NAND存储器，其特征在于，所述金属栅层由金属钨形成。

8.一种3D NAND存储器的制造方法，其特征在于，包括：

在沟道孔侧壁上依次形成阻挡层、电荷俘获层、遂穿层、高k介电常数介质层和沟道层；所述沟道层由能够稳定生长的二维材料形成；

向沟道孔间隙内填充介质，以形成填充层。

9.根据权利要求8所述的方法，其特征在于，在沟道孔侧壁上形成遂穿层之后，形成沟道层之前，还包括：

在遂穿层表面上形成高κ介电常数介质层。