CN109887926B - 一种三维存储器及其制备方法 - Google Patents

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Abstract

本发明公开了一种三维存储器的制备方法，所述三维存储器包括选择管栅极，所述方法包括以下步骤：提供基底结构；形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层以及沟道层；去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层；去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层；在所述选择管栅极的预设形成位置填充栅极金属，形成所述选择管栅极；基于所述选择管栅极、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。

Description

一种三维存储器及其制备方法
技术领域
本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
NAND存储器，作为一种典型的三维存储器，由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为非易失存储市场中的主流产品。NAND存储器在存储信息时逐层编程，当编程选择串单元(cell)时，该选择串的上选择管栅极(TSG)打开，在单元所在的字线(WL)上加高压，使得电子流入沟道层，并通过FN(Fowler-Nordheim)隧穿进入存储层，完成编程；而对于非选择串，其对应的TSG关闭，电子不能流入沟道层，因此，即使非选择串cell上的单元也加高压，但由于沟道层缺乏电子，非选择串cell不会被编程。
然而，随着对存储密度的不断需求，三维存储器叠层和存储单元越来越多，这对TSG的关断能力提出了更高要求。因此，如何防止非选择串cell被编程导致阈值电压(Vt)分布变宽或发生漂移，成为本领域现阶段亟需解决的技术问题。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器的制备方法，所述三维存储器包括选择管栅极，所述方法包括以下步骤：
提供基底结构；
形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层以及沟道层；
去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层；
去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层；
在所述选择管栅极的预设形成位置填充栅极金属，形成所述选择管栅极；基于所述选择管栅极、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。
上述方案中，所述基底结构还包括位于所述选择管栅极以下的其他栅极的预设形成位置处的第二牺牲层，所述第二牺牲层选自与所述第一牺牲层在相同的刻蚀条件下具有不同的刻蚀速率的材料。
上述方案中，所述第一牺牲层的材料包括氮氧化硅或者多晶硅。
上述方案中，在形成所述沟道结构后，去除所述第一牺牲层前，所述方法还包括：
基于所述第二牺牲层与所述第一牺牲层之间的不同的刻蚀速率，去除所述第二牺牲层；
在去除后空余的所述其他栅极的预设形成位置处填充栅极金属。
上述方案中，所述存储叠层包括沿远离所述沟道层方向依次排列的隧穿层、存储层以及阻挡层；所述去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层，包括：
去除与所述选择管栅极的预设形成位置水平对应的所述阻挡层以及部分所述存储层；
氧化剩余的部分所述存储层，形成第一氧化物层，所述第一氧化物层与所述隧穿层共同构成所述栅介质层。
上述方案中，所述第一氧化物层以及所述隧穿层均为氧化硅层。
本发明实施例还提供了一种三维存储器，所述三维存储器包括选择管栅极，所述三维存储器还包括：
沟道层；
所述选择管栅极与所述沟道层之间包括且仅包括栅介质层；所述选择管栅极、所述栅介质层以及所述沟道层共同组成所述三维存储器的选择管。
上述方案中，所述栅介质层的材料包括氧化硅。
上述方案中，所述三维存储器还包括：
位于所述选择管栅极以下的其他栅极，所述选择管栅极与所述沟道层之间的距离不同于所述其他栅极与所述沟道层之间的距离。
上述方案中，所述三维存储器还包括：
位于所述沟道层外周的存储叠层，所述存储叠层在与所述选择管栅极水平对应的位置处断连，所述选择管栅极至少部分形成于所述断连的位置处。
本发明实施例所提供的三维存储器的制备方法，所述三维存储器包括选择管栅极，所述方法包括以下步骤：提供基底结构；形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层以及沟道层；去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层；去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层；在所述选择管栅极的预设形成位置填充栅极金属，形成所述选择管栅极；基于所述选择管栅极、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。如此，制备形成的三维存储器具有由选择管栅极、栅介质层以及沟道层组成的选择管结构，该选择管结构Vt值稳定，不会受到存储层工艺稳定性及束缚电荷逃逸或富集的影响，从而提高了器件工作的稳定性；所述制备方法工艺简单，可靠性高。
附图说明
图1为相关技术提供的三维存储器的结构剖面示意图；
图2为本发明实施例提供的三维存储器的制备方法的流程示意图；
图3至图13为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
附图标记说明：
100、200-三维存储器；
10、20-半导体衬底；
111-介质层；
21-叠层结构；211-第二介质层；212-第二牺牲层；213-第一介质层；214-第一牺牲层；
12、22-存储叠层；221-阻挡层；222-存储层；223-隧穿层；224-第一氧化物层；
13、23-沟道层；
141-下选择管栅极；142-存储层及冗余层栅极；143-上选择管栅极；
24-填充层；
25-掺杂区域；
26-其他栅极；261-高k介质层；262-金属阻挡层；263-栅极金属；
26’-选择管栅极；
27、27’-侧壁氧化层；
28、28’-ACS填充层；
29-栅介质层。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了相关技术提供的三维存储器结构。
如图所示，三维存储器100包括：半导体衬底10；在所述半导体衬底10上具有由交替堆叠的各栅极层和介质层111组成堆叠结构，各栅极层具体包括下选择管栅极(BSG)141、存储层及冗余层栅极142以及上选择管栅极(TSG)143；穿过所述堆叠结构的沟道通孔CH，在CH内填充有沟道结构，所述沟道结构至少包括存储叠层12以及沟道层13。
在上述三维存储器100中，由于选择管与存储单元的沟道结构以及栅极层都是统一形成的，因此，上选择管与存储单元一样，同为陷阱俘获存储(ChargeTrapping Memory，CTM)结构。在开启上选择管时，TSG上加载开启电压，反复操作后容易导致上选择管阈值电压发生漂移；并且上选择管阈值电压的稳定性还会受到存储层长期保持特性的影响，当存储层电荷在高温条件或受边缘电场影响发生逃逸或富集时，上选择管阈值电压漂移加重，进而严重影响存储器编程的稳定性。
基于此，本发明实施例提供了一种三维存储器的制备方法，所述三维存储器包括选择管栅极。
图2示出了所述三维存储器的制备方法的流程示意图。如图所示，所述方法包括以下步骤：
步骤101、提供基底结构；
步骤102、形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层以及沟道层；
步骤103、去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层；
步骤104、去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层；
步骤105、在所述选择管栅极的预设形成位置填充栅极金属，形成所述选择管栅极；基于所述选择管栅极、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。
下面结合图3至图13中三维存储器的制备过程中的器件结构剖面示意图，对本发明再作进一步详细的说明。
首先，执行步骤101，提供基底结构。
请参考图3，所述基底结构包括第一牺牲层214，所述第一牺牲层214位于所述选择管栅极的预设形成位置处。
具体地，所述选择管栅极为所述三维存储器的上选择管栅极。
在一实施例中，所述基底结构还包括：半导体衬底20，在所述半导体衬底20上形成有叠层结构21。
这里，所述半导体衬底20，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
所述叠层结构21，可以包括第一介质层213、第一牺牲层214、第二介质层211以及第二牺牲层212。所述第二介质层211的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其它高介电常数(高k)介质层；在本实施例中，所述第二介质层211由氧化硅形成；所述第一介质层213的材料可以与所述第二介质层211的材料的材料相同，也可以不同；所述第二牺牲层212例如可以由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成；在本实施例中，所述第二牺牲层212由氮化硅形成；所述第一牺牲层214选自与所述第二牺牲层212在相同的刻蚀条件下具有不同的刻蚀速率的材料；在本实施例中，所述第一牺牲层214的材料包括氮氧化硅或者多晶硅。所述第二牺牲层212位于所述选择管栅极以下的其他栅极的预设形成位置处，所述其他栅极具体包括以下至少一种：下选择管栅极、冗余区栅极、存储区栅极；所述第二牺牲层212具体指上选择管栅极的预设形成位置处牺牲层。
所述叠层结构21可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成。
接下来，执行步骤102，形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层22以及沟道层23。
在一实施例中，所述形成沟道结构具体包括：刻蚀所述叠层结构21，形成沟道通孔CH，所述沟道通孔CH暴露所述半导体衬底20。所述沟道通孔CH可以通过干法刻蚀工艺形成。可选地，在所述沟道通孔CH的底部、所述半导体衬底20上，形成外延层(SEG)。接下来，在所述沟道通孔CH内形成所述存储叠层22。在一具体实施例中，所述存储叠层22包括依次形成的阻挡层221、存储层222以及隧穿层223；所述存储叠层22具体可以为ONO叠层、AONO叠层，ONOP叠层或者其它合适的存储叠层结构。在本实施例中，形成所述存储叠层22的过程可以具体包括：在所述沟道通孔CH内沉积氧化物层(如SiO2层)，形成所述阻挡层221；在所述氧化物层上沉积氮化物层(如SiN层)，形成所述存储层222；在一实施例中，所述存储层222具体可以为电荷俘获层；接下来，在所述氮化物层上沉积氧化物层(如SiO2层)，形成所述隧穿层223；所述阻挡层221、存储层222、隧穿层223共同起到控制存储器件电荷存储功能的作用。所述存储叠层22可以使用CVD或ALD方法沉积形成。在所述存储叠层22形成之后，可以包括刻蚀所述存储叠层22底部，暴露所述外延层SEG的步骤。接下来，沉积所述沟道层23，所述沟道层23为所述三维存储器提供载流子移动的通道；在所述沟道层23内部形成有填充层24。
在一实施例中，在形成所述沟道结构后，所述方法还包括：基于所述第二牺牲层212与所述第一牺牲层214之间的不同的刻蚀速率，去除所述第二牺牲层212；在去除后空余的所述其他栅极的预设形成位置处填充栅极金属。
具体地，所述去除所述第二牺牲层212可以从所述三维存储器的阵列共源极通孔(ACS Hole)的位置处去除。
请参考图4，刻蚀形成ACS Hole，所述ACS Hole暴露所述半导体衬底20。在一实施例中，所述方法还包括：在所述ACS Hole底部的所述半导体衬底20中，形成掺杂区域25。所述掺杂区域25可以通过将掺杂物原子穿过所述ACSHole注入到所述半导体衬底20内形成；替代地，也可以通过选择性外延生长离子掺杂半导体材料来形成。所述掺杂区域25可以作为器件的源极区域。在本实施例中，所述掺杂区域25例如为N型半导体掺杂区域；所述半导体衬底20例如为P型半导体层。
接下来，请参考图5，基于所述第二牺牲层212与所述第一牺牲层214之间的不同的刻蚀速率，去除所述第二牺牲层212。具体地，所述第二牺牲层212可以采用湿法刻蚀工艺去除。
接下来，请参考图6，在去除后空余的所述其他栅极的预设形成位置处填充栅极金属263。具体地，先在所述空余的所述其他栅极的预设形成位置处沉积一层高k介质层261；然后，在所述高k介质层261上沉积金属阻挡层262；最后，在所述预设形成位置中所述金属阻挡层262的内部填充所述栅极金属263。这里，所述高k介质层的材料可以选自本领域常见的高介电常数材料，例如Al2O3；所述金属阻挡层可以由过渡金属材料或者导电的金属氮化物形成，例如包括钛、钽、氮化钛、氮化钽中的至少一种；所述栅极金属可以由电极材料形成，例如为钨、镍或者钨镍合金等。所述高k介质层261、所述金属阻挡层262、所述栅极金属263共同组成栅极结构(其他栅极)26。并且，所述高k介质层261、所述金属阻挡层262、所述栅极金属263可以通过CVD或ALD工艺沉积形成。
接下来，请参考图7。在一实施例中，所述方法还可以包括：在所述ACS Hole内形成侧壁氧化层27、侧壁金属阻挡层(图中未示出)以及ACS填充层28。所述侧壁氧化层27、所述侧壁金属阻挡层以及所述ACS填充层28可以通过CVD或ALD工艺沉积形成，并通过干法刻蚀或湿法刻蚀去除多余的侧壁金属阻挡层、ACS填充层及侧壁氧化层，从而形成图7所示结构。
接下来，请参考图8。执行步骤103，去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层214。具体地，所述第一牺牲层214可以采用湿法刻蚀工艺去除。
接下来，执行步骤104，去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层。
在一实施例中，所述存储叠层22包括沿远离所述沟道层23方向依次排列的隧穿层223、存储层222以及阻挡层221；所述去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层22，在去除的所述存储叠层的位置处形成栅介质层，包括：去除与所述选择管栅极的预设形成位置水平对应的所述阻挡层221以及部分所述存储层222(请参考图9)。
接下来，请参考图10，氧化剩余的部分所述存储层222，形成第一氧化物层224，所述第一氧化物层224与所述隧穿层223共同构成所述栅介质层29。
具体地，所述第一氧化物层224以及所述隧穿层223均为氧化硅层。例如，所述隧穿层223的材料为SiO2，所述存储层222的材料为SiN；执行氧化反应，剩余的部分所述SiN存储层222被氧化生成SiO2第一氧化物层224；所述第一氧化物层224与所述隧穿层223均为SiO2，因而共同构成所述栅介质层29。
值得注意的是，本发明实施例所述的栅介质层29的形成方法并不局限于此，在另一实施例中，也可以在去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层后，沉积形成所述栅介质层。
还应注意的是，本发明实施例所述的栅介质层29，并不仅指其材料为介质材料，更指其功能为场效应管中的栅介质层。所述栅介质层29可以为单层结构，也可以为多层结构。在一实施例中，所述三维存储器的选择管可以为MOS管结构。
接下来，执行步骤105，在所述选择管栅极的预设形成位置填充栅极金属；基于所述栅极金属、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。
具体地，请参考图11。在所述选择管栅极的预设形成位置填充栅极金属，形成栅极结构(选择管栅极)26’。所述栅极结构26’的形成工艺可以与所述栅极结构26的形成工艺相同，即也包括依次沉积高k介质层、金属阻挡层、栅极金属；并且通过刻蚀工艺，去除ACSHole侧壁以及ACS填充层28上部的多余的栅极结构，形成如图11所示的结构。如此，完成了所述三维存储器的选择管的制备。
接下来，请参考图12。在一实施例中，所述方法还可以包括：在所述选择管对应的所述ACS Hole内形成侧壁氧化层27’。可以理解地，如果此时所述ACS Hole内的所述ACS填充层28已被其他结构(例如，氧化物)覆盖，应当刻蚀暴露出所述ACS填充层28，形成如图12所示的结构。
接下来，请参考图13。在一实施例中，所述方法还可以包括：在所述侧壁氧化层27’内填充侧壁金属阻挡层(图中未示出)以及ACS填充层28’，完成ACS结构。
本发明实施例提供的三维存储器的制备方法工艺简单、可靠性高，所形成的三维存储器具有由选择管栅极、栅介质层以及沟道层组成的选择管结构，该选择管结构Vt值稳定，不会受到存储层工艺稳定性及束缚电荷逃逸或富集的影响，从而提高了器件工作的稳定性。
基于上述方法，并结合图13，本发明实施例还提供了一种三维存储器200。
所述三维存储器200包括选择管栅极26’，所述三维存储器200还包括：沟道层23；所述选择管栅极26’与所述沟道层23之间包括且仅包括栅介质层29；所述选择管栅极26’、所述栅介质层29以及所述沟道层23共同组成所述三维存储器200的选择管。
在一实施例中，所述栅介质层29的材料包括氧化硅。
在一实施例中，所述三维存储器200还包括：位于所述选择管栅极26’以下的其他栅极26，所述选择管栅极26’与所述沟道层23之间的距离不同于所述其他栅极26与所述沟道层23之间的距离。
在一实施例中，所述三维存储器200还包括：位于所述沟道层23外周的存储叠层22，所述存储叠层22在与所述选择管栅极26’水平对应的位置处断连，所述选择管栅极26’至少部分形成于所述断连的位置处。
需要说明的是，上述实施例提供的三维存储器与三维存储器的制备方法实施例属于同一构思，其具体实现过程以及其它详细结构详见方法实施例，这里不再赘述。本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种三维存储器的制备方法，所述三维存储器包括选择管栅极，其特征在于，所述方法包括以下步骤：
提供基底结构；
形成垂直穿过所述基底结构的沟道结构，所述沟道结构包括存储叠层以及沟道层；
去除所述基底结构中所述选择管栅极的预设形成位置处的第一牺牲层；
去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层；
在所述选择管栅极的预设形成位置填充栅极金属，形成所述选择管栅极；基于所述选择管栅极、所述栅介质层以及所述沟道层形成所述三维存储器的选择管。
2.根据权利要求1所述的方法，其特征在于，所述基底结构还包括位于所述选择管栅极以下的其他栅极的预设形成位置处的第二牺牲层，所述第二牺牲层选自与所述第一牺牲层在相同的刻蚀条件下具有不同的刻蚀速率的材料。
3.根据权利要求1所述的方法，其特征在于，所述第一牺牲层的材料包括氮氧化硅或者多晶硅。
4.根据权利要求2所述的方法，其特征在于，在形成所述沟道结构后，去除所述第一牺牲层前，所述方法还包括：
基于所述第二牺牲层与所述第一牺牲层之间的不同的刻蚀速率，去除所述第二牺牲层；
在去除后空余的所述其他栅极的预设形成位置处填充栅极金属。
5.根据权利要求1所述的方法，其特征在于，所述存储叠层包括沿远离所述沟道层方向依次排列的隧穿层、存储层以及阻挡层；所述去除与所述选择管栅极的预设形成位置水平对应的所述存储叠层，在去除的所述存储叠层的位置处形成栅介质层，包括：
去除与所述选择管栅极的预设形成位置水平对应的所述阻挡层以及部分所述存储层；
氧化剩余的部分所述存储层，形成第一氧化物层，所述第一氧化物层与所述隧穿层共同构成所述栅介质层。
6.根据权利要求5所述的方法，其特征在于，所述第一氧化物层以及所述隧穿层均为氧化硅层。
7.一种三维存储器，所述三维存储器包括选择管栅极，其特征在于，所述三维存储器还包括：
沟道层；
所述选择管栅极与所述沟道层之间包括且仅包括栅介质层；所述选择管栅极、所述栅介质层以及所述沟道层共同组成所述三维存储器的选择管；
位于所述沟道层外周的存储叠层；在与所述选择管栅极水平对应的位置处，所述存储叠层至少部分被去除并形成所述栅介质层；所述选择管栅极至少部分形成于所述存储叠层被去除的位置处。
8.根据权利要求7所述的三维存储器，其特征在于，所述栅介质层的材料包括氧化硅。
9.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括：
位于所述选择管栅极以下的其他栅极，所述选择管栅极与所述沟道层之间的距离不同于所述其他栅极与所述沟道层之间的距离。
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