JP2018137299A - 半導体装置 - Google Patents

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Abstract

【課題】導電層に含まれる元素の柱状部への拡散ブロック性に優れた半導体装置を提供すること。【解決手段】半導体装置は、下地層と、前記下地層上に設けられ、絶縁体を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる半導体ボディと、前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、前記電荷蓄積部と前記導電層との間に設けられたシリコン酸化膜と、前記シリコン酸化膜と前記導電層との間に設けられたシリコン窒化膜と、を備えている。【選択図】図３

Description

実施形態は、半導体装置に関する。
３次元メモリデバイスのコントロールゲートとして機能する電極層の形成方法として、絶縁層の間に形成された犠牲層を除去して空隙を形成し、その空隙に金属層を形成する方法が提案されている。
特開２０１５−１７７１１８号公報
実施形態は、導電層に含まれる元素の柱状部への拡散ブロック性に優れた半導体装置を提供する。
実施形態によれば、半導体装置は、下地層と、前記下地層上に設けられ、絶縁体を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる半導体ボディと、前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、前記電荷蓄積部と前記導電層との間に設けられたシリコン酸化膜と、前記シリコン酸化膜と前記導電層との間に設けられたシリコン窒化膜と、を備えている。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式断面図。 （ａ）〜（ｃ）は、図２におけるＡ部の拡大図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式斜視図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、基板１０と、基板１０の主面上に積層された積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図１には、上層配線として、例えばビット線ＢＬとソース線ＳＬを示す。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がる配線部ＬＩを有し、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離している。
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
積層体１００の上方に、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディの上端は、コンタクト部Ｃｂ及びＶ１を介してビット線ＢＬに接続されている。複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部６０によってＹ方向に分離されたそれぞれのブロックから１つずつ選択された柱状部ＣＬを含む。
図２は、メモリセルアレイ１の模式断面図である。図２に示すＹ方向およびＺ方向は、それぞれ、図１に示すＹ方向およびＺ方向に対応する。
積層体１００は、下地層としての基板１０の主面上に積層された複数の導電層７０を有する。複数の導電層７０が、絶縁体としての絶縁層７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。
導電層７０は、金属層であり、例えばタングステン層またはモリブデン層である。絶縁層７２は、例えばシリコン酸化層である。なお、上下で隣り合う導電層７０間の絶縁体としては空隙（エアギャップ）でもよい。
基板１０の主面と、最下層の導電層７０との間には、絶縁膜４１が設けられている。最上層の導電層７０上に絶縁膜４２が設けられ、その絶縁膜４２上に絶縁膜４３が設けられている。
柱状部ＣＬは、メモリ膜（積層膜）３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。
半導体ボディ２０は、積層体１００内を積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。半導体ボディ２０の上端は、図１に示すコンタクト部Ｃｂ及びＶ１を介してビット線ＢＬに接続している。
図３（ａ）は、図２におけるＡ部の拡大図である。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する積層膜である。導電層７０と半導体ボディ２０との間に、導電層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。トンネル絶縁膜３１は半導体ボディ２０に接している。電荷蓄積膜３２は、ブロック絶縁膜３３とトンネル絶縁膜３１との間に設けられている。トンネル絶縁膜３１および電荷蓄積膜３２は、積層体１００の積層方向に連続して延びている。
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。図３（ａ）において１つのメモリセルＭＣを破線で模式的に表す。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜（電荷蓄積部）３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、シリコン酸化膜３３ａと、シリコン窒化膜３３ｂと、金属酸化膜３３ｃとを有する。シリコン酸化膜３３ａは、電荷蓄積膜３２に接し、積層体１００の積層方向に連続して延びている。シリコン窒化膜３３ｂは、金属酸化膜３３ｃとシリコン酸化膜３３ａとの間、および絶縁層７２とシリコン酸化膜３３ａとの間に設けられ、積層体１００の積層方向に連続して延びている。
シリコン酸化膜３３ａは、電荷蓄積膜３２に蓄積された電荷が導電層７０へ拡散するのを防止する。
金属酸化膜３３ｃは、導電層７０とシリコン窒化膜３３ｂとの間に設けられ、シリコン窒化膜３３ｂに接している。金属酸化膜３３ｃは、導電層７０と絶縁層７２との間にも設けられている。金属酸化膜３３ｃは、シリコン酸化膜３３ａおよびシリコン窒化膜３３ｂよりも誘電率が高く、例えばアルミニウム酸化膜である。
例えばデータの消去動作時、金属酸化膜３３ｃは、導電層７０と半導体ボディ２０との間の電界を緩和し、導電層７０から柱状部ＣＬへのバックトンネリング電子のエネルギーを低減させる。
導電層７０と金属酸化膜３３ｃとの間に、金属窒化膜９１が設けられている。金属窒化膜９１は、例えば窒化チタン膜である。金属窒化膜９１は、導電層７０の上面、下面、および柱状部ＣＬ側の側面に沿って連続し、それら導電層７０の上面、下面、および側面に接している。
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
図１に示すように、配線部ＬＩは、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である。その配線部ＬＩの側面には、図２に示すように、絶縁膜６３が設けられている。絶縁膜６３は、積層体１００と配線部ＬＩとの間に設けられている。
配線部ＬＩの上端は、図１に示すコンタクト部Ｃｓを介してソース線ＳＬに接続されている。
配線部ＬＩの下端は基板１０に接している。また、半導体ボディ２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。
配線部ＬＩの下端が達する基板１０の表面には、図２に示すように、半導体領域８１が形成されている。複数の配線部ＬＩに対応して複数の半導体領域８１が設けられている。読み出し動作時、配線部ＬＩからｎ型の半導体領域８１、および基板１０を介して半導体ボディ２０に電子が供給される。
基板１０の表面（主面）上に絶縁膜４１を介して設けられた最下層の導電層７０に与える電位制御により、半導体領域８１と半導体ボディ２０の下端との間における基板１０の表面にチャネルを誘起し、半導体領域８１と半導体ボディ２０の下端との間に電流を流すことができる。
最下層の導電層７０は基板１０の表面にチャネルを誘起するためのコントロールゲートとして機能し、絶縁膜４１はゲート絶縁膜として機能する。
実施形態によれば、ブロック絶縁膜３３に含まれるシリコン窒化膜３３ｂが、後述するように、導電層７０中に含まれる主成分金属以外の元素（例えばフッ素）の絶縁層７２、およびシリコン酸化膜３３ａ側への拡散をブロックする。
次に、図４〜図１６（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。図１５（ａ）〜図１６（ｃ）は、積層体１００の一部拡大断面図である。
図４に示すように、下地層としての基板１０上に積層体１００が形成される。基板１０の主面（表面）に絶縁膜４１が形成され、その絶縁膜４１の上に、第１層として犠牲層７１と、第２層として絶縁層７２とが交互に積層される。犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
絶縁膜４１上に最下層の犠牲層７１が形成され、その最下層の犠牲層７１上に最下層の絶縁層７２が形成される。最上層の犠牲層７１上に絶縁膜４２が形成される。
次に、図５、図１５（ａ）に示すように、積層体１００に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスクを用いたreactive ion etching（ＲＩＥ）法で形成される。メモリホールＭＨは、積層体１００の積層方向（Ｚ方向）に延び、基板１０に達する。
メモリホールＭＨに露出する犠牲層７１の端部に、図１５（ｂ）に示すようにシリコン酸化部（カバー酸化膜）３５を形成する。例えば、シリコン窒化層である犠牲層７１の端部を酸化する。または、犠牲層７１の端部にシリコン酸化膜を成膜してもよい。このシリコン酸化膜を形成する前、犠牲層７１の端部は後退させてもよいし、犠牲層７１の端部を後退させずにそのままシリコン酸化膜を形成してもよい。
シリコン酸化部３５を形成した後、メモリホールＭＨ内に、図６に示すように、積層膜３０ａを形成する。積層膜３０ａは、図３（ａ）に示すメモリ膜３０のうち、シリコン窒化膜３３ｂ、シリコン酸化膜３３ａ、電荷蓄積膜３２、およびトンネル絶縁膜３１を含む。積層膜３０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
積層膜３０ａの内側には、図７に示すようにカバー膜２０ａが形成される。カバー膜２０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
そして、図８に示すように、積層体１００の上面上にマスク層４５が形成され、ＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバー膜２０ａおよび積層膜３０ａが除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成された積層膜３０ａは、カバー膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
マスク層４５を除去した後、図９に示すように、メモリホールＭＨ内に半導体膜２０ｂが形成される。半導体膜２０ｂは、カバー膜２０ａの側面、および基板１０が露出するメモリホールＭＨの底に形成される。
カバー膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバー膜２０ａおよび半導体膜２０ｂは、前述した半導体ボディ２０を構成する。
半導体膜２０ｂの内側には、図１０に示すように、コア膜５０が形成される。このようにして、図１０、図１５（ｃ）に示すように、積層膜３０ａ、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、積層体１００中に形成される。
なお、メモリホールＭＨを形成した後、そのボトムに基板１０のシリコンをエピタキシャル成長させ、そのエピタキシャル成長部に半導体ボディ２０の下端部が接するようにしてもよい。
図１０に示す絶縁膜４２上に堆積した各膜は、chemical mechanical polishing（ＣＭＰ）またはエッチバックにより除去される。その後、図１１に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は柱状部ＣＬの上端を覆う。
そして、積層体１００に、積層方向に延びる複数のスリットＳＴを形成する。複数のスリットＳＴは、図示しないマスクを用いたＲＩＥ法により、絶縁膜４３、絶縁膜４２、犠牲層７１、絶縁層７２、および絶縁膜４１を含む積層体１００に形成される。スリットＳＴは、積層体１００を貫通し、基板１０に達する。
スリットＳＴの底に露出する基板１０には、イオン注入法により不純物が打ち込まれ、スリットＳＴの底の基板１０の表面に半導体領域８１が形成される。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１２、図１６（ａ）に示すように、上下で隣接する絶縁層７２の間に空隙４４が形成される。空隙４４は、絶縁膜４１と最下層の絶縁層７２との間、および最上層の絶縁層７２と絶縁膜４２との間にも形成される。空隙４４には、絶縁層７２の上面および下面が露出する。
犠牲層７１のエッチングのとき、シリコン窒化膜３３ｂにおける犠牲層７１に囲まれていた部分は、図１６（ａ）に示すように、シリコン酸化部３５によって保護され、エッチングされない。
空隙４４を介して積層方向に離間する複数の絶縁層７２は、図１２に示すように、柱状部ＣＬによって支えられている。また、柱状部ＣＬの下端は基板１０に支えられ、上端は絶縁膜４２および絶縁膜４３に支えられている。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、シリコン酸化部３５を除去する。図１６（ｂ）に示すように、空隙４４にシリコン窒化膜３３ｂが露出する。
空隙４４の内壁（絶縁層７２の上面、下面、およびシリコン窒化膜３３ｂの側面）に、図１６（ｃ）に示すように、金属酸化膜３３ｃが形成される。金属酸化膜３３ｃの原料ガスがスリットＳＴを通じて空隙４４内に入り込む。
絶縁層７２の空隙４４に対向する面（上面および下面）、およびシリコン窒化膜３３ｂの側面に沿って、金属酸化膜３３ｃがコンフォーマルに連続して形成される。
図１６（ｃ）に示すように、上下で隣接する絶縁層７２と絶縁層７２との間における金属酸化膜３３ｃの内側には空隙４４が残される。
その空隙４４内に、図３（ａ）に示すように、金属窒化膜９１を介して、導電層７０が形成される。
金属酸化膜３３ｃの空隙４４に露出する表面に、金属窒化膜９１がコンフォーマルに連続して形成される。金属窒化膜９１の原料ガスがスリットＳＴを通じて空隙４４内に入り込む。
そして、導電層７０として、例えばタングステン層またはモリブデン層がＣＶＤ法で形成される。このＣＶＤに使われるガスはスリットＳＴを通じて空隙４４内に入り込む。
導電層７０として例えばタングステン層をＣＶＤ法で形成する工程は、金属窒化膜９１の表面に、結晶性が低い、または微結晶のタングステン初期膜を成長させる工程と、その初期膜の内側に初期膜よりも厚く、大粒径のタングステン層を形成する工程と、を有する。
例えば、初期膜は、タングステンのソースガスであるフッ化タングステン（ＷＦ６）ガスと、還元ガスとしてのジボラン（Ｂ２Ｈ６）ガスとの反応により形成される。その後、ＷＦ６ガスと、還元ガスとしての水素（Ｈ２）ガスとの反応により、初期膜の内側にタングステン層が形成される。
導電層７０としてモリブデン層を形成するときも、例えば、フッ化モリブデン（ＭｏＦ６）ガスとジボラン（Ｂ２Ｈ６）ガスを用いてモリブデンの初期膜を形成し、その後、ＭｏＦ６ガスと水素（Ｈ２）ガスを用いてモリブデン層を形成することができる。
導電層７０の成膜初期に、初期膜が金属窒化膜９１の表面に形成されることで、その初期膜の内側に形成されるタングステンまたはモリブデンの結晶性と、金属窒化膜９１の結晶性とを分断することができ、金属窒化膜９１の結晶性が導電層７０の結晶性に影響しない。これは、Ｈ２還元反応によるタングステンまたはモリブデンの大粒径化を促進し、導電層７０を低抵抗化する。
上記ＣＶＤ法で形成された導電層（タングステン層またはモリブデン層）７０は、主成分金属（タングステンまたはモリブデン）以外に、フッ素とボロンも含む。このような導電層７０を形成した後に行われる熱処理を伴う後工程で、導電層７０に含まれるフッ素（Ｆ）が、柱状部ＣＬに拡散することが懸念される。そのフッ素は、ブロック絶縁膜３３のシリコン酸化膜３３ａをエッチングし得る。
実施形態によれば、導電層７０とシリコン酸化膜３３ａとの間に設けられたシリコン窒化膜３３ｂが、導電層７０からシリコン酸化膜３３ａへのフッ素の拡散をブロックする。これは、シリコン酸化膜３３ａのエッチングを抑制し、電荷蓄積膜３２に蓄積された電荷の導電層７０側への拡散ブロッキング性能が損なわれない。
図１３に示すように導電層７０を形成した後、図１４に示すように、スリットＳＴの側面およびボトムに絶縁膜６３を形成する。
スリットＳＴのボトムに形成された絶縁膜６３をＲＩＥ法で除去した後、スリットＳＴ内における絶縁膜６３の内側に、図２に示すように配線部ＬＩが埋め込まれる。配線部ＬＩの下端は、半導体領域８１を介して基板１０に接続する。その後、図１に示すビット線ＢＬや、ソース線ＳＬなどが形成される。
図３（ｂ）は、図３（ａ）と同様の断面部分における他の構造例を示す。
前述したシリコン酸化部３５を図１６（ｂ）に示す工程で除去せずに、残している。導電層７０の側面に設けられた金属酸化膜３３ｃと、シリコン窒化膜３３ｂとの間に、シリコン酸化部３５が設けられている。
導電層７０と電荷蓄積膜３２との間に、シリコン酸化膜３３ａに加えて、シリコン酸化部３５も設けられている。このため、電荷蓄積膜３２から導電層７０側への電荷拡散のブロッキング性をよりいっそう高めることができる。また、シリコン酸化部３５を除去する工程を省いて、工程短縮およびコスト低減ができる。
図３（ｃ）は、図３（ａ）と同様の断面部分におけるさらに他の構造例を示す。
シリコン窒化膜３３ｂをメモリホールＭＨの側面に形成するのではなく、図１６（ｂ）に示す空隙４４を形成した後、その空隙４４内にシリコン窒化膜３３ｂを形成してもよい。
空隙４４にはシリコン酸化膜３３ａの側面が露出する。絶縁層７２の空隙４４に対向する面（上面および下面）、およびシリコン酸化膜３３ａの側面に沿って、図３（ｃ）に示すように、シリコン窒化膜３３ｂがコンフォーマルに連続して形成される。
そのシリコン窒化膜３３ｂの内側に金属酸化膜３３ｃが形成され、その金属酸化膜３３ｃの内側に金属窒化膜９１を介して導電層７０が形成される。シリコン窒化膜３３ｂは、導電層７０と絶縁層７２との間にも形成され、導電層７０から絶縁層（シリコン酸化層）７２へのフッ素の拡散をブロックする。
また、シリコン酸化部３５を除去せずに、空隙４４内にシリコン窒化膜３３ｂを形成してもよい。
図１７は、実施形態のメモリセルアレイの他の例の模式斜視図である。
基板１０と積層体１００との間に、第１下地層１１と第２下地層１２が設けられている。第１下地層１１は基板１０と第２下地層１２との間に設けられ、第２下地層１２は第１下地層１１と積層体１００との間に設けられている。
第２下地層１２は、半導体層または導電層である。または、第２下地層１２は、半導体層と導電層との積層膜を含んでもよい。第１下地層１１は、制御回路を形成するトランジスタおよび配線を含む。
柱状部ＣＬの半導体ボディ２０の下端は第２下地層１２に接し、第２下地層１２は制御回路と接続されている。したがって、柱状部ＣＬの半導体ボディ２０の下端は、第２下地層１２を介して制御回路と電気的に接続されている。すなわち、第２下地層１２はソース層として用いることができる。
積層体１００は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー部）に分離されている。分離部１６０は、絶縁膜であり、配線を含まない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０…半導体ボディ、３１…トンネル絶縁膜、３２…電荷蓄積膜、３３…ブロック絶縁膜、３３ａ…シリコン酸化膜、３３ｂ…シリコン窒化膜、３３ｃ…金属酸化膜、３５…シリコン酸化部、７０…導電層、７１…犠牲層（第１層）、７２…絶縁層（第２層）、９１…金属窒化膜、１００…積層体

Claims (5)

  1. 下地層と、
    前記下地層上に設けられ、絶縁体を介して積層された複数の導電層を有する積層体と、
    前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
    前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、
    前記電荷蓄積部と前記導電層との間に設けられたシリコン酸化膜と、
    前記シリコン酸化膜と前記導電層との間に設けられたシリコン窒化膜と、
    を備えた半導体装置。
  2. 前記導電層と前記シリコン窒化膜との間に設けられた金属酸化膜をさらに備えた請求項１記載の半導体装置。
  3. 前記導電層と前記シリコン窒化膜との間に設けられたシリコン酸化部をさらに備えた請求項１記載の半導体装置。
  4. 前記金属酸化膜と前記シリコン窒化膜との間に設けられたシリコン酸化部をさらに備えた請求項２記載の半導体装置。
  5. 前記シリコン窒化膜は、前記積層方向に連続して延びている請求項１〜４のいずれか１つに記載の半導体装置。
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JP2022513260A (ja) * 2018-12-20 2022-02-07 アプライド マテリアルズ インコーポレイテッド ３ｄｎａｎｄ応用のためのメモリセルの製造
WO2022249905A1 (ja) * 2021-05-27 2022-12-01 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6800788B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 半導体記憶装置
JP7189814B2 (ja) * 2019-03-18 2022-12-14 キオクシア株式会社 半導体記憶装置
KR20200126686A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
JP2023113346A (ja) * 2022-02-03 2023-08-16 キオクシア株式会社 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022513260A (ja) * 2018-12-20 2022-02-07 アプライド マテリアルズ インコーポレイテッド ３ｄｎａｎｄ応用のためのメモリセルの製造
US11574924B2 (en) 2018-12-20 2023-02-07 Applied Materials, Inc. Memory cell fabrication for 3D NAND applications
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WO2022249905A1 (ja) * 2021-05-27 2022-12-01 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置

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