JP7189814B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
半導体記憶装置の一つである３次元積層型半導体記憶装置は、複数の電極層が積層された積層体と、この積層体内に設けられたメモリ膜と、を備える。メモリ膜には、複数種の膜が設けられている。
３次元積層型半導体記憶装置では、上記のような構造上、電子トラップの発生により異種膜の界面における電気的なストレス耐性が不十分になる可能性がある。その結果、例えば書換動作等に対する信頼性が悪化するおそれがある。
特開２００７－３０５９６６号公報
本発明の実施形態は、信頼性を向上させることが可能な半導体記憶装置およびその製造方法を提供することである。
一実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上で複数の電極層が積層された積層体と、積層体内で複数の電極層に対向する第１ブロック絶縁膜と、第１ブロック絶縁膜に対向する電荷蓄積膜と、電荷蓄積膜に対向するトンネル絶縁膜と、トンネル絶縁膜に対向するチャネル膜と、を有するメモリ膜と、複数の電極層とメモリ膜との界面、およびメモリ膜内の界面の少なくとも一方に設けられ、炭素を主成分とするバリア層と、を備える。
第１実施形態に係る半導体記憶装置の要部の構成を示す平面図である。 図１に示す切断線Ａ－Ａに沿った断面図である。 積層体の形成工程を説明するための断面図である。 ホールの形成工程を説明するための断面図である。 バリア層の形成工程を説明するための断面図である。 メモリ膜の成膜工程を説明するための断面図である。 変形例１に係る半導体記憶装置の要部の構造を示す断面図である。 第２実施形態に係る半導体記憶装置の要部の構造を示す断面図である。 第３実施形態に係る半導体記憶装置の要部の構造を示す断面図である。 第４実施形態に係る半導体記憶装置の要部の構造を示す断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１は、第１実施形態に係る半導体記憶装置の要部の構成を示す平面図である。図２は、図１に示す切断線Ａ－Ａに沿った断面図である。
図１および図２に示す半導体記憶装置１は、半導体基板１０と、積層体２０と、メモリ膜３０と、を備える。半導体基板１０は、例えばシリコン基板である。半導体基板１０上には積層体２０が設けられている。
積層体２０は、図２に示すように、複数の電極層２１および複数の絶縁層２２を有する。複数の電極層２１および複数の絶縁層２２は、半導体基板１０に直交するＺ方向に交互に積層されている。
各電極層２１は、金属層２１１と、バリアメタル層２１２と、ブロック絶縁膜２１３（第２ブロック絶縁膜）と、を有する。金属層２１１は、例えばタングステン（Ｗ）を含み、ワードラインとして機能する。バリアメタル層２１２は、例えば窒化チタン（ＴｉＮ）を含み、金属層２１１を覆っている。バリアメタル層２１２により、金属層２１１に含まれる金属材料の拡散を防止することができる。ブロック絶縁膜２１３は、例えば酸化アルミニウム（Ａｌ２Ｏ３）を含み、バリアメタル層２１２を覆っている。
各絶縁層２２は、例えば酸化シリコン（ＳｉＯ２）を含み、各電極層２１を絶縁分離する。
メモリ膜３０は、図２に示すように、積層体２０内をＺ方向に延びる柱状体であり、バリア層３１と、ブロック絶縁膜３２（第１ブロック絶縁膜）と、電荷蓄積膜３３と、トンネル絶縁膜３４と、チャネル膜３５と、コア絶縁膜３６とを有する。
バリア層３１は、炭素を主成分とし、各電極層２１のブロック絶縁膜２１３とブロック絶縁膜３２との界面に設けられている。バリア層３１により、ブロック絶縁膜２１３からアルミニウムがブロック絶縁膜３２(例えばシリコン酸化膜)へ拡散してブロック絶縁膜３２の絶縁性が劣化することを抑制でき、結果として電荷蓄積膜３３に蓄積された電子が、データ保持時に電極層２１側へ漏出することを抑制できる。
バリア層３１は、炭素に加えて、シリコンおよび窒素を含有してもよい。
バリア層３１では、炭素の濃度が高すぎると絶縁性を確保しにくくなる。そのため、炭素の濃度は、０．１～１０．０ａｔｏｍｉｃ％の範囲内であることが望ましい。また、上記絶縁性を確保するため、バリア層３１の厚さは、０．５ナノメータ以下であることが望ましい。
ブロック絶縁膜３２は、例えば酸化シリコンを含み、バリア層３１の内周面に対向する。電荷蓄積膜３３は、例えば窒化シリコン（ＳｉＮ）を含み、ブロック絶縁膜３２の内周面に対向する。トンネル絶縁膜３４は、例えば酸窒化シリコン（ＳｉＯＮ）を含み、電荷蓄積膜３３の内周面に対向する。チャネル膜３５は、例えばポリシリコンを含み、トンネル絶縁膜３４の内周面に対向する。チャネル膜３５は、メモリ膜３０上に設けられたビット線（不図示）に接続される。コア絶縁膜３６は、例えば酸化シリコンを含み、チャネル膜３５の内周面に対向する。
以下、図３～図６を用いて、上述した半導体記憶装置１の製造工程のうちの一部について説明する。
まず、図３に示すように、半導体基板１０上に積層体２０ａを形成する。積層体２０ａは、絶縁層２２と絶縁層２３とをＺ方向に交互に積層することによって形成される。絶縁層２２および絶縁層２３は、例えばＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって形成できる。絶縁層２３は、例えば窒化シリコン層である。
次に、図４に示すように、積層体２０ａをＺ方向に貫通するホール４０を形成する。ホール４０は、例えばＲＩＥ（Reactive Ion Etching）により、メモリ膜３０の形成箇所に設けられる。なお、本実施形態では、複数のホール４０が、Ｚ方向に直交するＸ方向およびＹ方向にそれぞれ形成される。
次に、図５に示すように、ホール４０の内側面にバリア層３１を形成する。バリア層３１は、例えば、ヘキサクロロジシランを含むガスと、トリメチルアミン、ジエチルアミン、トリエチルアミン、エチレンジアミンに代表されるようなアルキルアミンを含むガスとを交互に供給するＡＬＤにより形成することができる。
次に、図６に示すように、ブロック絶縁膜３２、電荷蓄積膜３３、トンネル絶縁膜３４、およびチャネル膜３５を、コア絶縁膜３６を順次に成膜することによって、メモリ膜３０が完成する。ブロック絶縁膜３２～コア絶縁膜３６は、ＡＬＤ等の通常使用される成膜方法を採用できるため、ここでは説明を省略する。
次に、絶縁層２３が、リン酸溶液等を用いたウェットエッチングにて除去される。続いて、ブロック絶縁膜２１３(酸化アルミニウム)と電極層２１が、絶縁層２３の除去箇所に形成される。このように、絶縁層２３が電極層２１に置換されると、図２に示す積層体２０が形成される。
以上説明した本実施形態によれば、電極層２１のブロック絶縁膜２１３とブロック絶縁膜３２との界面に、炭素を主成分とするバリア層３１が形成されている。これにより、以降製造工程における熱処理等でブロック絶縁膜２１３からアルミがブロック絶縁膜３２(例えばシリコン酸化膜)へ拡散してブロック絶縁膜３２の絶縁性が劣化することを抑制でき、結果として電荷蓄積膜３３に蓄積された電子が電極層２１側へ漏出することを抑制できる。これにより、不揮発性半導体記憶装置のデータ保持性能に対する信頼性を向上させることが可能となる。
（変形例１）
図７は、変形例１に係る半導体記憶装置の要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
上述した第１実施形態に係る半導体記憶装置１では、バリア層３１が、メモリ膜３０内に設けられている。一方、本変形例に係る半導体記憶装置１ａでは、バリア層３１が、積層体２０内に設けられている。具体的には、バリア層３１は、電極層２１のブロック絶縁膜２１３を覆うように設けられている。このバリア層３１は、第１実施形態で説明した絶縁層２３を除去した後、電極層２１を形成する前に形成される。
本変形例においても、第１実施形態と同様に、ブロック絶縁膜３２とブロック絶縁膜２１３との界面にバリア層３１が介在する。そのため、ブロック絶縁膜３２へのアルミニウムの拡散を抑制して、結果として十分なデータ保持特性を確保できる。また本変形例においては、上下に隣接する電極層２１の間にもバリア層３１が介在するため絶縁層２２の絶縁性が向上し、結果として隣接ワードライン間の電気的なストレス耐性も改善することが可能となる。
（第２実施形態）
図８は、第２実施形態に係る半導体記憶装置の要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
上述した第１実施形態に係る半導体記憶装置１では、バリア層３１が、メモリ膜３０の最も外側に設けられている。一方、本実施形態に係る半導体記憶装置２では、図８に示すように、ブロック絶縁膜３２がメモリ膜３０の最も外側に設けられ、バリア層３１は、ブロック絶縁膜３２と電荷蓄積膜３３との界面に設けられている。
本実施形態では、バリア層３１は、ブロック絶縁膜３２の成膜後、電荷蓄積膜３３の成膜前に、第１実施形態と同様にＡＬＤによって形成することができる。また、ブロック絶縁膜３２と電荷蓄積膜３３との界面で電荷蓄積層の一部として機能するために、バリア層３１に含有される炭素濃度は、１０．０～７０．０ａｔｏｍｉｃ％の範囲内であることが望ましい。また、バリア層３１の厚さは、０．３ナノメータ以上、１ナノメータ以下であることが望ましい。
本実施形態によれば、バリア層３１によって、ブロック絶縁膜３２と電荷蓄積膜３３との界面において電荷の捕獲密度が高くなるので、書き込み動作における電気的ストレスを緩和することができる。その結果、書換動作に伴うトンネル絶縁膜３４の電気的なダメージを軽減し、メモリセルの信頼性を向上させることが可能となる。また、バリア層３１によって、電荷蓄積膜３３からブロック絶縁膜３２への窒素の拡散を抑制することができる。その結果、ブロック絶縁膜３２の絶縁性が向上し、蓄積電子が電極層２１側へ漏出することも抑制可能となる。
（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
上述した第１実施形態に係る半導体記憶装置１では、バリア層３１が、メモリ膜３０の最も外側に設けられている。一方、本実施形態に係る半導体記憶装置３では、バリア層３１は、電荷蓄積膜３３とトンネル絶縁膜３４との界面に設けられている。
本実施形態では、バリア層３１は、電荷蓄積膜３３の成膜後、トンネル絶縁膜３４の成膜前に、第１実施形態と同様にＡＬＤによって形成することができる。また、電荷蓄積膜３３とトンネル絶縁膜３４との界面で絶縁膜として機能するために、バリア層３１に含有される炭素濃度は、１．０～５０．０ａｔｏｍｉｃ％の範囲内であることが望ましい。また、バリア層３１の厚さは、第１実施形態と同様に０．５ナノメータ以下であることが望ましい。
本実施形態によれば、バリア層３１によって、電荷蓄積膜３３とトンネル絶縁膜３４との界面における窒素と酸素の相互拡散を抑制することができる。トンネル膜中に拡散した窒素はトンネル膜の絶縁性を劣化させ、また電荷蓄積膜中に拡散した酸素はエネルギー準位の浅い電荷捕獲サイトを形成するため、いずれもメモリセルのデータ保持特性の劣化を引き起こす。本実施形態により、電荷蓄積膜３３とトンネル絶縁膜３４との界面反応を抑制することで、不揮発性半導体記憶装置のデータ保持性能に対する信頼性を向上させることが可能となる。
（第４実施形態）
図１０は、第４実施形態に係る半導体記憶装置の要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１０に示すように、本実施形態に係る半導体記憶装置４では、トンネル絶縁膜が電荷蓄積膜３３に対向する第１膜３４ａと、チャネル膜３５に対向する第２膜３４ｂと、を有する。バリア層３１は、第１膜３４ａと第２膜３４ｂとの界面に設けられている。
第１膜３４ａおよび第２膜３４ｂは、ともに酸窒化シリコン膜である。ただし、第２膜３４ｂの酸素濃度は、第１膜３４ａの酸素濃度よりも高い。一方、第２膜３４ｂの窒素濃度は、第１膜３４ａの窒素濃度よりも低い。
本実施形態では、バリア層３１は、第１膜３４ａの成膜後、第２膜３４ｂの成膜前に、第１実施形態と同様にＡＬＤによって形成することができる。また、チャネル膜３５に対する絶縁性を確保するために、バリア層３１に含有される炭素濃度は、０．１～１０．０ａｔｏｍｉｃ％の範囲内であることが望ましい。また、バリア層３１の厚さは、第１実施形態と同様に０．５ナノメータ以下であることが望ましい。
本実施形態によれば、トンネル絶縁膜内では、バリア層３１によって、第１膜３４ａと第２膜３４ｂとの間の、窒素と酸素の相互拡散を抑制することができる。第２膜３４ｂに拡散した窒素はトンネル膜の絶縁性を劣化させ、また第１膜３４aに拡散した酸素は書き込み消去動作電圧の増加を引き起こす。本実施形態により、不揮発性半導体記憶装置のデータ保持性能に対する信頼性向上や、書換え動作等の電気的ストレスに対する耐性を改善することが可能となる。
なお、上述した実施形態および変形例では、バリア層３１は、電極層２１とメモリ膜３０との界面またはメモリ膜３０内の界面のいずれかに設けられているが、両方の界面に設けられていてもよい。また、メモリ膜３０の積層構成は上述した実施形態および変形例に限らず、例えば電荷蓄積膜３３が複数層で構成され、その中の界面にバリア層３１が設けられていてもよい。すなわち、バリア層３１は、電極層２１とメモリ膜３０との界面、およびメモリ膜３０内の界面の少なくとも一方に設けられていればよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１ａ、２～４：半導体記憶装置、１０：半導体基板、２０：積層体、２１：電極層、３０：メモリ膜、３１：バリア層、３２：ブロック絶縁膜、３３：電荷蓄積膜、３４：トンネル絶縁膜、３５：チャネル膜、２１１：金属層、２１２：バリアメタル層、２１３：ブロック絶縁膜

Claims (2)

  1. 半導体基板と、
    前記半導体基板上で複数の電極層が積層された積層体と、
    前記積層体内で前記複数の電極層に対向する第１ブロック絶縁膜と、前記第１ブロック絶縁膜に対向する電荷蓄積膜と、前記電荷蓄積膜に対向するトンネル絶縁膜と、前記トンネル絶縁膜に対向するチャネル膜と、を有するメモリ膜と、
    前記複数の電極層と前記メモリ膜との界面、および前記メモリ膜内の界面の少なくとも一方に設けられ、炭素を主成分とするバリア層と、
    を備え、
    前記複数の電極層の各々が、金属層と、前記金属層を覆うバリアメタル層と、前記バリアメタル層を覆う第２ブロック絶縁膜と、を有し、
    前記バリア層が、前記第１ブロック絶縁膜と前記第２ブロック絶縁膜との界面に設けられている、半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上で複数の電極層が積層された積層体と、
    前記積層体内で前記複数の電極層に対向する第１ブロック絶縁膜と、前記第１ブロック絶縁膜に対向する電荷蓄積膜と、前記電荷蓄積膜に対向するトンネル絶縁膜と、前記トンネル絶縁膜に対向するチャネル膜と、を有するメモリ膜と、
    前記複数の電極層と前記メモリ膜との界面、および前記メモリ膜内の界面の少なくとも一方に設けられ、炭素を主成分とするバリア層と、
    を備え、
    前記トンネル絶縁膜が、前記電荷蓄積膜に対向する第１膜と、前記チャネル膜に対向する第２膜と、を有し、前記第２膜の酸素濃度は、前記第１膜の酸素濃度よりも多く、
    前記バリア層が、前記第１膜と前記第２膜との界面に設けられている、半導体記憶装置。
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