JP2018078160A - 半導体記憶装置 - Google Patents
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Abstract
【課題】電極膜の抵抗が低い半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、第1方向に延びる第1電極膜と、前記第1電極膜の第2方向に設けられ、前記第1方向に延びる第2電極膜と、前記第1電極膜の前記第2方向に設けられ、前記第1方向に延びる第3電極膜と、前記第2電極膜と前記第3電極膜の間に設けられ、前記第1方向に延びる絶縁部材と、前記第2方向に延び、前記第1電極膜及び前記第2電極膜を貫く第1半導体部材と、前記第2方向に延び、前記第1電極膜及び前記第3電極膜を貫く第2半導体部材と、前記第2方向に延び、第1部分が前記第2電極膜と前記第3電極膜との間に配置され、前記絶縁部材に接し、第2部分が前記第1電極膜を貫く第3半導体部材と、を備える。前記第1方向において、前記第3半導体部材の配列密度は前記第1半導体部材の配列密度及び前記第2半導体部材の配列密度よりも小さい。【選択図】図1
Description
実施形態は、半導体記憶装置に関する。
近年、メモリセルを3次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、高集積化に伴い、電極膜の抵抗が増加するという問題がある。
実施形態の目的は、電極膜の抵抗が低い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第1方向に延びる第1電極膜と、前記第1電極膜の前記第1方向に対して交差した第2方向に設けられ、前記第1方向に延びる第2電極膜と、前記第1電極膜の前記第2方向に設けられ、前記第1方向に延びる第3電極膜と、前記第2電極膜と前記第3電極膜の間に設けられ、前記第1方向に延びる絶縁部材と、前記第2方向に延び、前記第1電極膜及び前記第2電極膜を貫く第1半導体部材と、前記第2方向に延び、前記第1電極膜及び前記第3電極膜を貫く第2半導体部材と、前記第2方向に延び、第1部分が前記第2電極膜と前記第3電極膜との間に配置され、前記絶縁部材に接し、第2部分が前記第1電極膜を貫く第3半導体部材と、を備える。前記第1方向において、前記第3半導体部材の配列密度は前記第1半導体部材の配列密度及び前記第2半導体部材の配列密度よりも小さい。
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す斜視図である。
図2は、本実施形態に係る半導体記憶装置を示す平面図である。
図3は、図2に示すA−A’線による断面図である。
図4は、図2に示すB−B’線による断面図である。
図5は、図2の領域Cを示す拡大平面図である。
図6は、図3の領域Dを示す拡大断面図である。
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す斜視図である。
図2は、本実施形態に係る半導体記憶装置を示す平面図である。
図3は、図2に示すA−A’線による断面図である。
図4は、図2に示すB−B’線による断面図である。
図5は、図2の領域Cを示す拡大平面図である。
図6は、図3の領域Dを示す拡大断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
図1に示すように、本実施形態に係る半導体記憶装置1(以下、単に「装置1」ともいう)においては、シリコン基板10が設けられている。シリコン基板10は、例えば、シリコンの単結晶により形成されている。シリコン基板10上には、シリコン酸化膜11が設けられている。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板10の上面10aに対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とし、シリコン基板10の上面10aに対して垂直な方向を「Z方向」とする。また、Z方向のうち、シリコン基板10からシリコン酸化膜11に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン酸化膜」とは、シリコン酸化物(SiO)を主成分とする膜をいい、シリコン(Si)及び酸素(O)を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
シリコン酸化膜11上には、シリコン酸化膜12及び電極膜13がZ方向に沿って交互に積層されている。シリコン酸化膜11、並びに、交互に積層された複数のシリコン酸化膜12及び複数の電極膜13により、積層体15が形成されている。積層体15の長手方向はX方向である。積層体15をY方向において挟む位置には、ソース電極板17が設けられている。ソース電極板17の下端はシリコン基板10に接続されている。電極膜13の形状はX方向に延びる帯状であり、その最も長い長手方向はX方向であり、次に長い幅方向はY方向であり、最も短い厚さ方向はZ方向である。
装置1においては、複数の積層体15及び複数のソース電極板17が設けられており、Y方向に沿って交互に配列されている。積層体15とソース電極板17との間には、例えばシリコン酸化物からなる絶縁板18(図2参照)が設けられている。
積層体15内には、Z方向に延び積層体15を貫く柱状部材20が設けられている。柱状部材20の下端はシリコン基板10に接し、上端は積層体15の上面に露出している。後述するように、各柱状部材20内には、1本のシリコンピラー30(図5及び図6参照)が設けられている。
積層体15上には、Y方向に延びるソース線21及び複数のビット線22が設けられている。ソース線21はビット線22よりも上方に設けられている。ソース線21は、プラグ24を介してソース電極板17の上端に接続されている。また、ビット線22は、プラグ23を介してシリコンピラー30の上端に接続されている。これにより、(ビット線22−プラグ23−シリコンピラー30−シリコン基板10−ソース電極板17−プラグ24−ソース線21)の電流経路が形成され、各シリコンピラー30はビット線22とソース線21との間に接続される。
積層体15において、上から1又は複数段の電極膜13は、上部選択ゲート線SGDとして機能し、上部選択ゲート線SGDと柱状部材20との交差部分毎に、上部選択ゲートトランジスタSTDが構成される。また、下から1又は複数段の電極膜13は、下部選択ゲート線SGSとして機能し、下部選択ゲート線SGSと柱状部材20との交差部分毎に、下部選択ゲートトランジスタSTSが構成される。下部選択ゲート線SGS及び上部選択ゲート線SGD以外の電極膜13はワード線WLとして機能し、ワード線WLと柱状部材20との交差部分毎に、メモリセルトランジスタMCが構成される。これにより、各シリコンピラー30に沿って複数のメモリセルトランジスタMCが直列に接続され、その両端には下部選択ゲートトランジスタSTS及び上部選択ゲートトランジスタSTDが接続されて、NANDストリングが形成されている。
積層体15の上部のY方向中央部には、X方向に延びる絶縁部材19が設けられており、上部選択ゲート線SGDとなる電極膜13をY方向において2つに分断している。絶縁部材19は、例えば、シリコン酸化物からなる。絶縁部材19の形状は帯状である。絶縁部材19は、ワード線WLとなる電極膜13には到達しておらず、従って、ワード線WLとなる電極膜13は分断していない。このため、ある1本のワード線WL上には、同じ高さに配列された2本の上部選択ゲート線SGDが配置されている。換言すれば、絶縁部材19は、同じ高さに配列された2本の上部選択ゲート線SGDの間に配置されている。
図2に示すように、柱状部材20は、XY平面に沿って略周期的に配列されている。但し、積層体15のY方向中央部において柱状部材20が間引かれており、周期性が壊されている。
より具体的には、柱状部材20は、XY平面に設定された仮想的な格子Laの格子点Lpを含む位置に配置されている。格子Laは、相互に平行な複数の仮想的な直線L1と、相互に平行な複数の仮想的な直線L2によって構成されている。直線L1は、XY平面に平行で、且つ、X方向及びY方向の双方に対して交差した方向に延びる。直線L2も、XY平面に平行で、且つ、X方向及びY方向の双方に対して交差した方向に延びる。直線L2は直線L1にも交差している。
以下、説明の便宜上、柱状部材20のうち、積層体15のY方向中央部、すなわち、絶縁部材19に介在する位置に配置されたものを「柱状部材20a」ともいう。柱状部材20aはX方向に沿って一列に配列されており、絶縁部材19を分断している。また、1つの積層体15内において、柱状部材20aからなる列に対して、Y方向の一方側に配置された柱状部材20を「柱状部材20b」ともいい、Y方向の他方側に配置された柱状部材20を「柱状部材20c」ともいう。「柱状部材20」は、柱状部材20a、20b及び20cの総称とする。図2に示す例では、柱状部材20bは直線L1に沿って4本配列されており、柱状部材20cも直線L1に沿って4本配列されている。すなわち、1つの積層体15において、柱状部材20b及び20cは、絶縁部材19の両側に、4列ずつ配列されている。
次に、各柱状部材20と各電極膜13との位置関係について説明する。柱状部材20aの上部は、Y方向において隣り合う2本の上部選択ゲート線SGDの間に配置されている。柱状部材20aの中部は、ワード線WLを貫いている。柱状部材20aの下部は、下部選択ゲート線SGSを貫いている。一方、柱状部材20bの上部は上部選択ゲート線SGDを貫き、中部はワード線WLを貫き、下部は下部選択ゲート線SGSを貫いている。柱状部材20cと各電極膜13との位置関係は、柱状部材20bと各電極膜13との位置関係と同様である。
柱状部材20b及び20cは、X方向に沿って連続して配列された格子点Lpに配置されている。一方、柱状部材20aは、X方向に沿って連続して配列された格子点Lpの数個おきに配置されている。図2に示す例では、3つの格子点Lpに1つの割合で柱状部材20aが配置されており、残りの2つの格子点Lpには柱状部材20aは配置されていない。このため、X方向における柱状部材20aの配列周期Paは、X方向における柱状部材20bの配列周期Pb及び柱状部材20cの配列周期Pcよりも長い。また、配列周期Pbは配列周期Pcと等しい。すなわち、Pa>Pb=Pcである。配列周期Paは、配列周期Pb及びPcの整数倍であり、図2に示す例では、3倍である。従って、X方向における柱状部材20aの配列密度は、X方向における柱状部材20bの配列密度及び柱状部材20cの配列密度よりも小さい。
図2〜図4に示すように、柱状部材20の形状は、概略的には円柱形であるが、詳細にはボーリング形状である。すなわち、柱状部材20の直径は、上端から少し低い位置で最大値をとり、この位置から上及び下に向かって連続的に小さくなり、下端において最小値をとる。
電極膜13における柱状部材20a間の部分には、ボイド28が形成されている。ボイド28は、シリコン酸化膜12、柱状部材20及び絶縁部材19からは離隔している。ボイド28内には、例えば、フッ素(F)を含む気体が封入されている。ボイド28は、積層体15の上部及び中部において相対的に大きく、下部において相対的に小さい。ボイド28の形成は装置1の製造条件に依存し、製造条件によっては、ボイド28が形成されない場合もある。
また、プラグ24は、柱状部材20b内に設けられたシリコンピラー30上、及び、柱状部材20c内に設けられたシリコンピラー30上には設けられており、これらのシリコンピラー30に接続されているが、柱状部材20a内に設けられたシリコンピラー30上には設けられていない。従って、柱状部材20a内に設けられたシリコンピラー30はビット線22から絶縁されており、NANDストリングを形成しない。
図5及び図6に示すように、柱状部材20においては、中心軸から周面に向かって、コア部材29、シリコンピラー30、トンネル絶縁膜31、電荷蓄積膜32及びシリコン酸化層33が設けられている。コア部材29はシリコン酸化物からなり、その形状はZ方向を軸方向とした略円柱形である。コア部材29は柱状部材20の中心軸を含む位置に配置されている。シリコンピラー30はポリシリコンからなり、その形状は、Z方向に延び、下端が閉塞した円筒形である。トンネル絶縁膜31はシリコンピラー30の周囲に設けられており、電荷蓄積膜32はトンネル絶縁膜31の周囲に設けられており、シリコン酸化層33は電荷蓄積膜32の周囲に設けられている。トンネル絶縁膜31、電荷蓄積膜32及びシリコン酸化層33の形状は、Z方向を軸方向とした円筒形である。
トンネル絶縁膜31は、通常は絶縁性であるが、装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化層31a、シリコン窒化層31b及びシリコン酸化層31cがこの順に積層されたONO膜である。電荷蓄積膜32は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。
一方、電極膜13の表面上には、アルミニウム酸化層34が設けられている。シリコン酸化層33及びアルミニウム酸化層34により、ブロック絶縁膜35が構成されている。ブロック絶縁膜35は、装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。トンネル絶縁膜31、電荷蓄積膜32及びブロック絶縁膜35により、メモリ膜36が形成されている。例えば、電荷蓄積膜32の平均窒素濃度は、トンネル絶縁膜31の平均窒素濃度及びブロック絶縁膜35の平均窒素濃度よりも高い。
電極膜13においては、タングステン(W)からなる本体部38が設けられており、本体部38の表面上には、チタン(Ti)層及びチタン窒化物(TiN)層が積層されたバリアメタル層39が設けられている。本体部38はソース電極板17に接している。本体部38の表面におけるソース電極板17に接した領域以外の領域は、バリアメタル層39に接している。バリアメタル層39はアルミニウム酸化層34に接している。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図7〜図10は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図7〜図10は、図3に相当する断面を示す。
図7〜図10は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図7〜図10は、図3に相当する断面を示す。
先ず、図7に示すように、シリコン基板10を用意する。次に、シリコン基板10上の全面にシリコン酸化膜11を形成する。次に、シリコン酸化膜11上に、シリコン酸化膜12及びシリコン窒化膜51を交互に形成して、積層体15を形成する。
次に、例えばリソグラフィ法により、積層体15の上部に、X方向に延びる溝53を形成する。溝53は複数本形成し、Y方向において周期的に配列する。溝53は、後の工程において上部選択ゲート線SGD(図3参照)に置換される予定のシリコン窒化膜51を分断し、後の工程においてワード線WL(図3参照)又は下部選択ゲート線SGS(図3参照)に置換される予定のシリコン窒化膜51は分断しない。次に、溝53内にシリコン酸化物を埋め込んで、絶縁部材19を形成する。
次に、図8に示すように、積層体15上にリソグラフィ法によりレジストマスク(図示せず)を形成し、このレジストマスクをマスクとして、RIE(Reactive Ion Etching:反応性イオンエッチング)等の異方性エッチングを施す。これにより、積層体15にメモリホール55が形成される。メモリホール55の形状はZ方向に延びる略円柱形であり、その直径は、積層体15の上面から下方に向かって連続的に増加し、上面から少し低い位置で最大値をとり、この位置から下方に向かって連続的に減少し、積層体15の下面において最小値をとる。メモリホール55の底面においては、シリコン基板10が露出している。絶縁部材19は、一部のメモリホール55によって分断される。
次に、図9に示すように、メモリホール55内に柱状部材20を形成する。具体的には、メモリホール55の底面において、シリコン基板10を起点としてシリコンをエピタキシャル成長させて、エピタキシャルシリコン部材(図示せず)を形成する。
次に、図5及び図6に示すように、メモリホール55の内面上にシリコン酸化層33を形成する。次に、シリコン窒化物を堆積させて電荷蓄積膜32を形成する。次に、シリコン酸化物、シリコン窒化物及びシリコン酸化物をこの順に堆積させて、シリコン酸化層31c、シリコン窒化層31b及びシリコン酸化層31aを形成することにより、トンネル絶縁膜31を形成する。
次に、シリコンを堆積させてカバーシリコン層(図示せず)を形成し、RIEを施して、カバーシリコン層、トンネル絶縁膜31、電荷蓄積膜32及びシリコン酸化層33を除去して、エピタキシャルシリコン部材を露出させる。次に、シリコンを堆積させて、ボディシリコン層を形成する。ボディシリコン層はエピタキシャルシリコン部材及びトンネル絶縁膜31に接する。カバーシリコン層及びボディシリコン層により、シリコンピラー30が形成される。次に、シリコン酸化物を堆積させることにより、コア部材29を形成する。コア部材29により、メモリホール55が埋め込まれる。このようにして、柱状部材20が形成される。
次に、図9に示すように、積層体15にスリット57を形成する。スリット57はXZ平面に沿って拡がり、X方向及びZ方向において積層体15を貫通する。
次に、図10に示すように、例えば熱燐酸を用いたウェットエッチングを施すことにより、スリット57を介してシリコン窒化膜51(図9参照)を除去する。このとき、シリコン酸化膜12、絶縁部材19及び柱状部材20は実質的に除去されず、柱状部材20がシリコン酸化膜12を支持する。これにより、シリコン酸化膜12間にスペース59が形成される。
次に、図2〜図6に示すように、スリット57を介してアルミニウム酸化物を堆積させて、スペース59の内面上にアルミニウム酸化層34を形成する。アルミニウム酸化層34は、柱状部材20のシリコン酸化層33、シリコン酸化膜12及び絶縁部材19に接する。シリコン酸化層33及びアルミニウム酸化層34により、ブロック絶縁膜35が構成される。トンネル絶縁膜31、電荷蓄積膜32及びブロック絶縁膜35により、メモリ膜36が形成される。
次に、スリット57を介してチタン窒化物及びチタンを堆積させることにより、アルミニウム酸化層34上にバリアメタル層39を形成する。次に、例えば、原料ガスとして六フッ化タングステンガス(WF6)を用いたCVD(Chemical Vapor Deposition:化学気相成長法)により、スリット57を介してスペース59内にタングステンを堆積させて、本体部38を形成する。次に、エッチングを施すことにより、スリット57内からタングステン、チタン、チタン窒化物及びアルミニウム酸化物を除去し、スペース59内にのみ残留させる。これにより、スペース59内に電極膜13が形成される。このようにして、シリコン窒化膜51が電極膜13に置換される。
しかしながら、上述のタングステンを堆積させる工程において、スペース59のうち積層体15のY方向中央部に位置する部分は、Y方向両側のスリット57から遠いため、タングステンが堆積されにくく、完全には埋め込まれない可能性がある。この場合、電極膜13内にボイド28が形成される。ボイド28内には、CVDの原料ガス(WF6)に由来したフッ素(F)を含む気体が封入されることが多い。
柱状部材20の直径が相対的に大きい積層体15の上部及び中部においては、柱状部材20間の距離が相対的に短く、タングステンが堆積されにくいため、ボイド28が形成されやすい。一方、柱状部材20の直径が相対的に小さい積層体15の下部においては、柱状部材20間の距離が相対的に長く、タングステンが堆積されやすいため、ボイド28は形成されにくい。この結果、積層体15の下部に形成されるボイド28は、積層体15の中部及び上部に形成されるボイド28よりも小さくなることが多く、また、積層体15の中部及び上部にボイド28が形成されても、積層体15の下部にはボイド28が形成されない場合もある。
次に、シリコン酸化物を堆積させて、スリット57の側面上に絶縁板18を形成する。次に、タングステン等の導電材料を堆積させて、スリット57内にソース電極板17を形成する。
次に、図1に示すように、シリコンピラー30上にプラグ23を形成すると共に、ソース電極板17上にプラグ24を形成する。次に、Y方向に延びるビット線22を形成し、プラグ23に接続させる。次に、Y方向に延びるソース線21を形成し、プラグ24に接続させる。このようにして、本実施形態に係る半導体記憶装置1が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、積層体15のY方向中央部に柱状部材20aを設けているため、ボイド28の1個あたりの大きさが小さくなる。このため、X方向における電極膜13の電気抵抗が低くなる。この結果、半導体記憶装置1の動作速度を向上させることができる。
本実施形態においては、積層体15のY方向中央部に柱状部材20aを設けているため、ボイド28の1個あたりの大きさが小さくなる。このため、X方向における電極膜13の電気抵抗が低くなる。この結果、半導体記憶装置1の動作速度を向上させることができる。
また、X方向における柱状部材20aの配列密度を、X方向における柱状部材20b及び20cの配列密度よりも低くしているため、電極膜13のY方向中央部において、柱状部材20の介在が少ない電流経路が実現されている。これにより、柱状部材20が介在することによる電極膜13の電気抵抗の増加を抑制し、電極膜13の電気抵抗を低減することができる。これによっても、半導体記憶装置1の動作速度を向上させることができる。
更に、ボイド28の形成を抑制することにより、積層体15が倒壊しにくくなる。また、柱状部材20aが柱状部材20b及び20cと共に積層体15を支持することによっても、積層体15が倒壊しにくくなる。
(第1の比較例)
次に、第1の比較例について説明する。
図11は、本比較例に係る半導体記憶装置を示す平面図である。
図12は、図11に示すE−E’線による断面図である。
次に、第1の比較例について説明する。
図11は、本比較例に係る半導体記憶装置を示す平面図である。
図12は、図11に示すE−E’線による断面図である。
図11及び図12に示すように、本比較例に係る半導体記憶装置101においては、積層体15におけるY方向中央部に柱状部材20a(図2参照)が設けられていない。このため、電極膜13におけるY方向中央部に大きなボイド28が形成される。この結果、半導体記憶装置101は、半導体記憶装置1(図2参照)と比較して電極膜13の電気抵抗が高く、動作速度が低い。また、場合によっては、積層体15が倒壊してしまう。
(第2の比較例)
次に、第2の比較例について説明する。
図13は、本比較例に係る半導体記憶装置を示す平面図である。
次に、第2の比較例について説明する。
図13は、本比較例に係る半導体記憶装置を示す平面図である。
図13に示すように、本比較例に係る半導体記憶装置102においては、積層体15のY方向中央部において、格子Laの格子点Lp毎に柱状部材20aが設けられている。すなわち、X方向における柱状部材20aの配列周期Paは、柱状部材20bの配列周期Pb及び柱状部材20cの配列周期Pcと等しい。
本比較例に係る半導体記憶装置102においては、第1の実施形態に係る半導体記憶装置1(図2参照)よりも柱状部材20aの配列密度が高いため、ボイド28の形成は抑制される。しかしながら、柱状部材20aの配列密度が高い分だけ電極膜13の実効的な幅、すなわち、Y方向の長さが平均的に短い。このため、半導体記憶装置102は、半導体記憶装置1(図2参照)と比較して、電極膜13のX方向における電気抵抗が高い。
(第2の実施形態)
次に、第2の実施形態について説明する。
図14は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第2の実施形態について説明する。
図14は、本実施形態に係る半導体記憶装置を示す平面図である。
図14に示すように、本実施形態に係る半導体記憶装置2においては、Z方向から見て、柱状部材20aの最大直径Daが、柱状部材20bの最大直径Db及び柱状部材20cの最大直径Dcよりも大きい。すなわち、Da>Db、Da>Dcである。なお、Z方向から見て、柱状部材20の形状が真円でない場合は、柱状部材20の外接円の直径を最大直径とする。
前述の第1の実施形態において、柱状部材20aは、柱状部材20b及び20cとは異なり、格子Laの格子点Lp(図2参照)毎には配列されていない。このため、図8に示すリソグラフィ工程において、条件によっては、柱状部材20aを形成するためのメモリホール55の形成が困難になる場合がある。
そこで、本実施形態においては、柱状部材20aを形成するためのメモリホール55を、柱状部材20b及び20cを形成するためのメモリホール55よりも大きくする。これにより、メモリホール55の形成が容易になる。また、この結果、製造された半導体記憶装置2において、柱状部材20aの最大直径が、柱状部材20bの最大直径及び柱状部材20cの最大直径よりも大きくなる場合がある。なお、柱状部材20aはメモリセルトランジスタMCを形成しないため、その電気的特性については考慮する必要はない。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。
(第3の実施形態)
次に、第3の実施形態について説明する。
図15は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第3の実施形態について説明する。
図15は、本実施形態に係る半導体記憶装置を示す平面図である。
図15に示すように、本実施形態に係る半導体記憶装置3においては、X方向に沿って、領域Raと領域Rbが交互に配列されている。X方向における領域Rbの長さは、X方向における領域Raの長さよりも長い。なお、後述する第6の実施形態において説明するように、領域Rbの長さは領域Raの長さよりも短くてもよく、等しくてもよい。本実施形態では、領域Raには、複数本、例えば3本の柱状部材20aが設けられている。例えば、領域Raにおいて、柱状部材20aは格子点Lp(図2参照)毎に設けられている。この場合、領域Raにおいて、柱状部材20aのX方向における配列周期Paは、柱状部材20bの配列周期Pb及び柱状部材20cの配列周期Pcと略等しい。一方、領域Rbには、柱状部材20aが設けられていない。柱状部材20b及び20cは、領域Ra及び領域Rbの双方にわたって、周期的に設けられている。
本実施形態によれば、領域Raにおいて、格子点Lp(図2参照)毎に柱状部材20aを設けている。このため、メモリホール55(図8参照)を形成するためにリソグラフィが容易である。この結果、メモリホール55を安定して形成することができ、柱状部材20aを安定して形成することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。
(第4の実施形態)
次に、第4の実施形態について説明する。
図16は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第4の実施形態について説明する。
図16は、本実施形態に係る半導体記憶装置を示す平面図である。
図16に示すように、本実施形態に係る半導体記憶装置4においては、領域Raがソース線21の直下域に設定されており、領域Rbはソース線21の直下域以外の領域に設定されている。従って、柱状部材20aは、シリコン基板10とソース線21との間に配置されている。
本実施形態によれば、NANDストリングを構成せず、メモリセルトランジスタMCを形成しない柱状部材20aを、ソース線21の直下域に配置している。元々、ソース線21を形成する領域にはビット線22を配置できないため、ソース線21の直下域に配置された柱状部材20はNANDストリングを構成できない。従って、本実施形態によれば、デッドスペースを有効に利用して、柱状部材20aを配置し、ボイド28の形成を抑制することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第3の実施形態と同様である。
(第5の実施形態)
次に、第5の実施形態について説明する。
図17は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第5の実施形態について説明する。
図17は、本実施形態に係る半導体記憶装置を示す平面図である。
図17に示すように、本実施形態に係る半導体記憶装置5においては、メモリセル領域Rmが設定されており、メモリセル領域RmのX方向両側に階段領域Rsが設定されている。メモリセル領域Rmにおいては、積層体15が最上層まで設けられており、積層体15を貫くように柱状部材20が設けられており、多数のメモリセルトランジスタMCが形成されている。
一方、階段領域Rsにおいては、積層体15が階段状に加工されており、電極膜13毎にテラスTが形成されている。階段領域Rsには、支持部材40が設けられている。支持部材40の形状はZ方向に延びる略円柱形であり、積層体15を貫き、下端はシリコン基板10に接触している。支持部材40の構造は、柱状部材20の構造と同様である。また、階段領域Rsにおいては、積層体15上にコンタクト41が設けられている。コンタクト41の下端は、テラスTにおいて、電極膜13に接続されている。階段領域Rsには、メモリセルトランジスタMCは形成されていない。
そして、メモリセル領域Rmにおける階段領域Rsに接する位置に、領域Raが設定されている。また、メモリセル領域Rmには領域Rbも設定されている。領域Raは階段領域Rsと領域Rbとの間に配置されている。上述の如く、柱状部材20aは領域Raのみに配置されている。なお、メモリセル領域Rmにおいては、他にも領域Raが設定されていてもよい。従って、領域Raとコンタクト41との距離daは、領域Rbとコンタクト41との距離dbよりも短い。すなわち、da<dbである。
なお、領域Raと領域Rbとの境界は、X方向において隣り合う2つの格子点Lp(図2参照)であって、柱状部材20aが配置された格子点Lpと柱状部材20aが配置されていない格子点Lpとの中点を含むYZ平面と定義することができる。また、メモリセル領域Rmと階段領域Rsとの境界は、X方向の最端部に配置された柱状部材20に含まれる格子点Lpと、この格子点LpとX方向において隣り合い、柱状部材20が配置されていない格子点Lpとの中点を含むYZ平面と定義することができる。
本実施形態によれば、メモリセルトランジスタMCを形成しない柱状部材20aを、メモリセル領域Rmにおける階段領域Rsに接する領域に配置している。しかしながら、この領域に設けられた柱状部材20は、元々ダミーとして形成されており、メモリセルトランジスタMCを構成していない。このため、本実施形態によれば、デッドスペースを有効に利用して柱状部材20aを配置し、ボイド28の形成を抑制することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第3の実施形態と同様である。
(第6の実施形態)
次に、第6の実施形態について説明する。
図18は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第6の実施形態について説明する。
図18は、本実施形態に係る半導体記憶装置を示す平面図である。
図18に示すように、本実施形態に係る半導体記憶装置6においては、X方向において、柱状部材20aが設けられていない領域Rbの長さは、柱状部材20aが設けられいる領域Raの長さよりも短い。これによっても、前述の第3の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第3の実施形態と同様である。
(第7の実施形態)
次に、第7の実施形態について説明する。
図19は、本実施形態に係る半導体記憶装置を示す平面図である。
次に、第7の実施形態について説明する。
図19は、本実施形態に係る半導体記憶装置を示す平面図である。
図19に示すように、本実施形態に係る半導体記憶装置7においては、柱状部材20bは直線L1に沿って6本配列されており、柱状部材20cも直線L1に沿って6本配列されている。
本実施形態によれば、1つの積層体15において、絶縁部材19の両側に各6列の柱状部材20b及び20cが配置されているため、前述の第1の実施形態に係る半導体記憶装置1(図2参照)と比較して、メモリセルトランジスタMCの集積度が高い。その反面、本実施形態においては、積層体15のY方向中央部がスリット57からより遠くなり、また、Y方向中央部とスリット57との間に介在する柱状部材20が多くなるため、電極膜13の材料がより到達しにくくなる。この結果、ボイド28がより一層形成されやすくなる。このため、積層体15のY方向中央部に柱状部材20aを設けることによる効果が大きい。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。
以上説明した実施形態によれば、電極膜の抵抗が低い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1〜7:半導体記憶装置、10:シリコン基板、10a:上面、11:シリコン酸化膜、12:シリコン酸化膜、13:電極膜、15:積層体、17:ソース電極板、18:絶縁板、19:絶縁部材、20、20a、20b、20c:柱状部材、21:ソース線、22:ビット線、23:プラグ、24:プラグ、28:ボイド、29:コア部材、30:シリコンピラー、31:トンネル絶縁膜、31a:シリコン酸化層、31b:シリコン窒化層、31c:シリコン酸化層、32:電荷蓄積膜、33:シリコン酸化層、34:アルミニウム酸化層、35:ブロック絶縁膜、36:メモリ膜、38:本体部、39:バリアメタル層、40:支持部材、41:コンタクト、51:シリコン窒化膜、53:溝、55:メモリホール、57:スリット、59:スペース、101、102:半導体記憶装置、Da、Db、Dc:最大直径、L1、L2:直線、La:格子、Lp:格子点、MC:メモリセルトランジスタ、Pa、Pb、Pc:配列周期、Ra、Rb:領域、Rm:メモリセル領域、Rs:階段領域、SGD:上部選択ゲート線、SGS:下部選択ゲート線、STD:上部選択ゲートトランジスタ、STS:下部選択ゲートトランジスタ、T:テラス、WL:ワード線、da、db:距離
Claims (17)
- 第1方向に延びる第1電極膜と、
前記第1電極膜の前記第1方向に対して交差した第2方向に設けられ、前記第1方向に延びる第2電極膜と、
前記第1電極膜の前記第2方向に設けられ、前記第1方向に延びる第3電極膜と、
前記第2電極膜と前記第3電極膜の間に設けられ、前記第1方向に延びる絶縁部材と、
前記第2方向に延び、前記第1電極膜及び前記第2電極膜を貫く第1半導体部材と、
前記第2方向に延び、前記第1電極膜及び前記第3電極膜を貫く第2半導体部材と、
前記第2方向に延び、第1部分が前記第2電極膜と前記第3電極膜との間に配置され、前記絶縁部材に接し、第2部分が前記第1電極膜を貫く第3半導体部材と、
を備え、
前記第1方向において、前記第3半導体部材の配列密度は前記第1半導体部材の配列密度及び前記第2半導体部材の配列密度よりも小さい半導体記憶装置。 - 前記第1半導体部材は、前記第1方向に沿って第1周期で配列されており、
前記第2半導体部材は、前記第1方向に沿って前記第1周期で配列されている請求項1記載の半導体記憶装置。 - 前記第3半導体部材は、前記第1方向に沿って前記第1周期よりも長い第2周期で配列されている請求項2記載の半導体記憶装置。
- 前記第2周期は前記第1周期の整数倍である請求項3記載の半導体記憶装置。
- 第1領域においては、前記第3半導体部材は、前記第1方向に沿って前記第1周期で配列されており、
前記第1領域の前記第1方向に位置し、前記第1方向における長さが前記第1周期よりも長い第2領域においては、前記第1半導体部材及び前記第2半導体部材が配置されており、前記第3半導体部材は配置されていない請求項2記載の半導体記憶装置。 - 基板と、
前記第1領域に設けられ、前記第1方向及び前記第2方向を含む平面に対して交差した第3方向に延びる配線と、
前記基板と前記配線との間に接続された導電部材と、
をさらに備え、
前記第3半導体部材は、前記基板と前記配線との間に配置された請求項5記載の半導体記憶装置。 - 前記第2電極膜の前記第1方向における端部に接続されたコンタクトをさらに備え、
前記第1領域と前記コンタクトの距離は、前記第2領域と前記コンタクトの距離よりも短い請求項5記載の半導体記憶装置。 - 前記第1方向における前記第2領域の長さは、前記第1方向における前記第1領域の長さよりも長い請求項5記載の半導体記憶装置。
- 前記第1方向における前記第2領域の長さは、前記第1方向における前記第1領域の長さよりも短い請求項5記載の半導体記憶装置。
- 前記第2方向から見て、前記第3半導体部材の最大直径は、前記第1半導体部材の最大直径及び前記第2半導体部材の最大直径よりも大きい請求項1記載の半導体記憶装置。
- 前記第1方向及び前記第2方向を含む平面に対して交差した第3方向に延びる配線をさらに備え、
前記第1半導体部材及び前記第2半導体部材は前記配線に接続されており、前記第3半導体部材は前記配線から絶縁されている請求項1記載の半導体記憶装置。 - 前記第1半導体部材、前記第2半導体部材及び前記第3半導体部材は、前記第1方向及び前記第2方向を含む平面に対して交差する第3方向に延び周期的に配列された複数の仮想的な第1直線、並びに、前記平面及び前記第3方向に対して交差する第4方向に延び周期的に配列された複数の仮想的な第2直線からなる格子の格子点を含むように配置されている請求項1記載の半導体記憶装置。
- 前記第1方向及び前記第2方向を含む平面に対して交差する第3方向において、前記第1半導体部材は4本配列されており、前記第2半導体部材は4本配列されている請求項1記載の半導体記憶装置。
- 前記第1方向及び前記第2方向を含む平面に対して交差する第3方向において、前記第1半導体部材は6本配列されており、前記第2半導体部材は6本配列されている請求項1記載の半導体記憶装置。
- 前記第1電極膜における前記第3半導体部材間にはボイドが形成されている請求項1記載の半導体記憶装置。
- 前記ボイドは、前記第1半導体部材、前記第2半導体部材及び前記第3半導体部材から離隔している請求項15記載の半導体記憶装置。
- 前記第1半導体部材と前記第1電極膜との間に設けられた第1絶縁膜と、
前記第1半導体部材と前記第1絶縁膜との間に設けられた第2絶縁膜と、
前記第1絶縁膜と前記第1電極膜との間に設けられた第3絶縁膜と、
をさらに備え、
前記第1絶縁膜の窒素濃度は、前記第2絶縁膜の窒素濃度及び前記第3絶縁膜の窒素濃度よりも高い請求項1記載の半導体記憶装置。
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