KR20160006866A

KR20160006866A - 반도체 장치 및 그 제조방법

Info

Publication number: KR20160006866A
Application number: KR1020140086182A
Authority: KR
Inventors: 황성민
Original assignee: 삼성전자주식회사
Priority date: 2014-07-09
Filing date: 2014-07-09
Publication date: 2016-01-20
Also published as: US9431420B2; CN105261619B; US20160013202A1; CN105261619A

Abstract

반도체 장치는, 기판 상의 비트 라인들, 상기 기판과 상기 비트 라인들 사이에 제공되는 게이트 구조체, 상기 게이트 구조체와 상기 비트 라인들 사이에 제공되는 공통 소스 라인, 및 상기 비트 라인들과 상기 공통 소스 라인을 연결하는 채널 구조체들을 포함한다. 상기 채널 구조체들의 각각은 상기 게이트 구조체를 관통하여 상기 비트 라인들에 연결되는 복수 개의 제1 수직 부분들, 상기 게이트 구조체를 관통하여 상기 공통 소스 라인에 연결되는 제2 수직 부분, 및 상기 기판과 상기 게이트 구조체 사이에 제공되고, 상기 제1 수직 부분들 및 상기 제2 수직 부분을 연결하는 수평 부분을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.

이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.

본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조방법을 제공하는데 있다.

본 발명에 따른 반도체 소자는, 기판 상의 비트 라인들; 상기 기판과 상기 비트 라인들 사이에 제공되는 게이트 구조체; 상기 게이트 구조체와 상기 비트 라인들 사이에 제공되는 공통 소스 라인; 및 상기 비트 라인들과 상기 공통 소스 라인을 연결하는 채널 구조체들을 포함할 수 있다. 상기 채널 구조체들의 각각은 상기 게이트 구조체를 관통하여 상기 비트 라인들에 연결되는 복수 개의 제1 수직 부분들; 상기 게이트 구조체를 관통하여 상기 공통 소스 라인에 연결되는 제2 수직 부분; 및 상기 기판과 상기 게이트 구조체 사이에 제공되고, 상기 제1 수직 부분들 및 상기 제2 수직 부분을 연결하는 수평 부분을 포함할 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 비트 라인들 중 상응하는 비트 라인들에 각각 연결될 수 있다.

일 실시예에 따르면, 상기 게이트 구조체는 상기 기판 상에 적층된 복수 개의 워드 라인들; 상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인; 및 상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인을 포함하되, 상기 워드 라인들은 상기 기판과 상기 스트링 선택 라인 사이의 상부 워드 라인들, 및 상기 기판과 상기 접지 선택 라인 사이의 하부 워드 라인들을 포함하고, 상기 하부 워드 라인들은 상기 기판의 상면에 평행한 방향으로 상기 상부 워드 라인들로부터 이격될 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 상부 워드 라인들 및 상기 스트링 선택 라인을 각각 관통하고, 상기 제2 수직 부분은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 관통할 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 수평 부분은 상기 상부 워드 라인들 아래에서 상기 하부 워드 라인들 아래로 연장될 수 있다.

본 발명에 따른 반도체 소자는, 상기 게이트 구조체를 관통하는 전극 분리 패턴을 더 포함하되, 상기 전극 분리 패턴은 상기 스트링 선택 라인과 상기 접지 선택 라인 사이, 및 상기 상부 워드 라인들과 상기 하부 워드 라인들 사이에 배치될 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 상부 워드 라인들 및 상기 스트링 선택 라인을 각각 관통하고, 상기 제2 수직 부분은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 관통할 수 있다. 상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 워드 라인들은 각각 제1 방향으로 연장되고, 상기 스트링 선택 라인과 상기 접지 선택 라인은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 채널 구조체들은 상기 제2 방향으로 서로 인접하는 한 쌍의 채널 구조체들을 포함하고, 상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 공유할 수 있다.

일 실시예에 따르면, 상기 한 쌍의 상기 채널 구조체들 중 하나의 상기 제1 수직 부분들은, 상기 스트링 선택 라인 및 상기 상부 워드 라인들을 각각 관통하고, 상기 한 쌍의 상기 채널 구조체들 중 다른 하나의 상기 제1 수직 부분들은, 상기 접지 선택 라인 및 상기 하부 워드 라인들을 사이에 두고 상기 스트링 선택 라인 및 상기 상부 워드 라인들로부터 이격된, 다른 스트링 선택 라인 및 다른 상부 워드 라인들을 각각 관통할 수 있다.

일 실시예에 따르면, 상기 공통 소스 라인은 서로 분리된 제1 공통 소스 라인 및 제2 공통 소스 라인을 포함하고, 상기 채널 구조체들의 각각의 상기 제2 수직 부분은, 상기 제1 공통 소스 라인 및 상기 제2 공통 소스 라인에 각각 연결되는 한 쌍의 제2 수직 부분들을 포함할 수 있다.

일 실시예에 따르면, 상기 게이트 구조체는 상기 기판 상에 적층된 복수 개의 워드 라인들; 상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인; 및 상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인을 포함하되, 상기 워드 라인들은 상기 기판과 상기 스트링 선택 라인 사이의 상부 워드 라인들, 및 상기 기판과 상기 접지 선택 라인 사이의 하부 워드 라인들을 포함하고, 상기 하부 워드 라인들은 상기 기판의 상면에 평행한 방향으로 상기 상부 워드 라인들로부터 이격될 수 있다. 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 스트링 선택 라인 및 상기 상부 워드 라인들을 각각 관통하고, 상기 한 쌍의 제2 수직 부분들은 상기 접지 선택 라인 및 상기 하부 워드 라인들을 각각 관통할 수 있다.

일 실시예에 따르면, 상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 워드 라인들은 각각 제1 방향으로 연장되고, 상기 스트링 선택 라인과 상기 접지 선택 라인은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 채널 구조체들은 상기 제2 방향으로 서로 인접하는 한 쌍의 채널 구조체들을 포함하고, 상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 공유할 수 있다.

일 실시예에 따르면, 상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은, 평면적 관점에서, 상기 기판 상에 지그재그 형태로 배열될 수 있다.

일 실시예에 따르면, 상기 게이트 구조체는 상기 기판 상에 적층된 복수 개의 워드 라인들; 상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인; 상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인; 및 상기 워드 라인들 및 상기 공통 소스 라인 사이에 제공되고, 상기 스트링 선택 라인을 사이에 두고 상기 접지 선택 라인으로부터 이격되는 인접 접지 선택 라인을 포함할 수 있다. 상기 접지 선택 라인 아래에 배치되는 워드 라인들은, 상기 스트링 선택 라인 아래에 배치되는 워드 라인들로부터 상기 기판의 상면에 평행한 방향으로 이격되고, 상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들 상에, 수평적으로 서로 분리된 상기 스트링 선택 라인과 상기 인접 접지 선택 라인이 배치될 수 있다.

본 발명에 따른 반도체 소자는, 상기 스트링 선택 라인과 상기 인접 접지 선택 라인 사이에 제공되는 절연 패턴을 더 포함할 수 있다.

일 실시예에 따르면, 상기 워드 라인들, 상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 인접 접지 선택 라인은 각각 제1 방향으로 연장되고, 상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 인접 접지 선택 라인은, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 접지 선택 라인 아래에 배치되는 워드 라인들은, 상기 스트링 선택 라인 아래에 배치되는 워드 라인들로부터 상기 제2 방향으로 이격되고, 상기 절연 패턴은 상기 제1 방향으로 연장되는 라인 형태일 수 있다.

일 실시예에 따르면, 상기 게이트 구조체는, 상기 워드 라인들 및 상기 비트 라인들 사이에 제공되고, 상기 접지 선택 라인을 사이에 두고 상기 스트링 선택 라인으로부터 이격되는 인접 스트링 선택 라인을 더 포함할 수 있다. 상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들 상에, 수평적으로 서로 분리된 상기 접지 선택 라인과 상기 인접 스트링 선택 라인이 배치될 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 스트링 선택 라인 및 상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들을 관통하고, 상기 제2 수직 부분은 상기 접지 선택 라인 및 상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들을 관통할 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 수평 부분은 상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들의 아래에서, 상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들 아래로 연장될 수 있다.

일 실시예에 따르면, 상기 스트링 선택 라인은 수평적으로 서로 분리된 한 쌍의 스트링 선택 라인들을 포함할 수 있다.

일 실시예에 따르면, 상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들 중 적어도 한 쌍은 상기 한 쌍의 상기 스트링 선택 라인들을 각각 관통하여, 상기 비트 라인들 중 하나의 비트 라인에 공통적으로 연결될 수 있다.

본 발명에 따른 반도체 소자는, 공통 소스 라인, 복수 개의 비트 라인들, 및 이들 사이의 셀 스트링들을 포함하되, 상기 셀 스트링들의 각각은 상기 비트 라인들 중 상응하는 비트 라인들에 각각 연결된 복수 개의 상부 스트링들; 및 상기 공통 소스 라인에 연결된 하부 스트링을 포함할 수 있다. 상기 복수 개의 상기 상부 스트링들은 상기 하부 스트링에 공통적으로 연결될 수 있다.

본 발명의 개념에 따르면, 비트 라인들의 각각에 연결된 복수 개의 상부 스트링들이 공통 소스 라인에 연결된 단일의 하부 스트링에 공통적으로 연결될 수 있다. 이에 따라, 상기 비트 라인들에 각각 접속하는 스트링 선택 트랜지스터들을 포함하는 상기 상부 스트링들은, 상기 단일의 하부 스트링에 포함된 접지 선택 트랜지스터를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상기 상부 스트링들이 상기 단일의 하부 스트링에 공통적으로 연결되어 상기 접지 선택 트랜지스터를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.

도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 1b는 본 발명의 제1 실시예에 따른 반도체 소자의 평면도이다.
도 1c는 도 1b의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 1d는 본 발명의 제1 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 7a는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 7b는 본 발명의 제2 실시예에 따른 반도체 소자의 평면도이다.
도 7c는 도 7b의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 7d는 본 발명의 제2 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 7b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 나타내는 사시도이다.
도 11b는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 평면도이다.
도 11c는 도 11b의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 11d는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 12 내지 도 14는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 11b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 15a는 본 발명의 제3 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 15b는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이다.
도 15c는 도 15b의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 15d는 본 발명의 제3 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 16 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 15b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 19a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자를 나타내는 사시도이다.
도 19b는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 평면도이다.
도 19c는 도 19b의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 20 내지 도 22는 본 발명의 일부 실시예들에 따른 채널 구조체를 예시적으로 도시하는 도면들이다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 반도체 소자의 프로그램 동작 방법을 설명하기 위한 간략 회로도들이다.
도 24a 및 도 24b는 본 발명의 일 실시예에 따른 반도체 소자의 읽기 동작 방법을 설명하기 위한 간략 회로도들이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.

<제1 실시예 >

도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 나타내는 사시도이다. 도 1b는 본 발명의 제1 실시예에 따른 반도체 소자의 평면도이고, 도 1c는 도 1b의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 1d는 본 발명의 제1 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.

도 1a 내지 도 1c를 참조하면, 반도체 소자는 기판(100) 상의 비트 라인들(BL), 상기 기판(100)과 상기 비트 라인들(BL) 사이의 게이트 구조체(GS), 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 상기 게이트 구조체(GS)를 관통하는 채널 구조체들(CS)을 포함할 수 있다. 상기 채널 구조체들(CS)의 각각은 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL)을 연결할 수 있다. 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG)이 더 배치될 수 있다.

상기 게이트 구조체(GS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 워드 라인들, 및 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 스트링 선택 라인(SSL) 및 상기 워드 라인들과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 일 실시예에 따르면, 상기 워드 라인들, 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)은 각각 제1 방향(D1)으로 연장될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 워드 라인들은, 상기 기판(100)과 상기 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1) 및 상기 기판(100)과 상기 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상기 상부 워드 라인들(WL1)과 상기 하부 워드 라인들(WL2)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.

상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 상부 워드 라인들(WL1)과 상기 하부 워드 라인들(WL2) 사이에 전극 분리 패턴(130)이 제공될 수 있다. 상기 전극 분리 패턴(130)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 전극 분리 패턴(130)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.

복수의 채널 구조체들(CS)이 상기 게이트 구조체(GS)를 관통하여 상기 기판(100)과 연결될 수 있다. 상기 채널 구조체들(CS)은 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다.

상기 채널 구조체들(CS)의 각각은 상기 게이트 구조체(GS)를 관통하는 적어도 세 개의 수직 부분들(VP) 및 상기 게이트 구조체(GS) 아래에서 상기 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 상기 수직 부분들(VP) 중 하나는 상기 게이트 구조체(GS)를 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 상기 수직 부분들(VP) 중 다른 나머지는 상기 게이트 구조체(GS)를 관통하여 상기 비트 라인들(BL) 중 상응하여 비트 라인들에 각각 연결될 수 있다. 상기 수평 부분(HP)은 상기 기판(100)과 상기 게이트 구조체(GS) 사이에 제공되어 상기 수직 부분들(VP)을 연결할 수 있다.

보다 구체적으로, 상기 채널 구조체들(CS)의 각각에 있어서, 상기 수직 부분들(VP)은 상기 상부 워드 라인들(WL1) 및 상기 스트링 선택 라인(SSL)을 관통하는 복수 개의 제1 수직 부분들(VP1), 및 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 상기 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결될 수 있고, 상기 제2 수직 부분(VP2)은 상기 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제1 수직 부분들(VP1)은 상기 콘택 플러그들(PLG) 중 상응하는 콘택 플러그들을 통해 상기 상응하는 비트 라인들에 각각 연결될 수 있다. 상기 채널 구조체들(CS)의 각각에 있어서, 상기 수평 부분(HP)은 상기 상부 워드 라인들(WL1)의 아래에서 상기 하부 워드 라인들(WL2)의 아래로 연장되어 상기 제1 수직 부분들(VP1) 및 상기 제2 수직 부분(VP2)을 연결할 수 있다. 평면적 관점에서, 상기 제1 수직 부분들(VP1)은, 도 1b에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은, 도 1b에 도시된 바와 같이, 상기 전극 분리 패턴(130)을 가로지르는 판(plate) 형태일 수 있다.

평면적 관점에서, 도 1b에 도시된 바와 같이, 상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제1 수직 부분들(VP1)은, 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있고, 상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은 상기 제1 방향(D1)을 따라 하나의 열을 이루도록 배열될 수 있다. 평면적 관점에서, 상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 수평 부분들(HP)은 상기 제1 방향(D1)으로 배열될 수 있고, 상기 전극 분리 패턴(130)을 각각 가로지를 수 있다.

상기 채널 구조체들(CS)의 각각은, 상기 게이트 구조체(GS)를 관통하여 상기 기판(100)에 전기적으로 연결되는 반도체 패턴(SP)을 포함할 수 있다. 상기 수직 부분들(VP) 각각에서 상기 반도체 패턴(SP)은 상기 게이트 구조체(GS)의 내벽을 덮을 수 있다. 상기 수평 부분(HP)에서 상기 반도체 패턴(SP)은 상기 기판(100)의 내벽을 덮을 수 있고, 상기 게이트 구조체(GS) 아래로 연장되어 일체를 이룰 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(SP)은 상기 게이트 구조체(GS)를 관통하는 필라(Pillar) 형태일 수 있다.

상기 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 반도체 패턴(SP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다. 상기 반도체 패턴(SP)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.

상기 채널 구조체들(CS)의 각각은, 상기 반도체 패턴(SP)과 상기 게이트 구조체(GS) 사이에 개재되는 정보 저장막(120)을 더 포함할 수 있다. 상기 정보 저장막(120)은 상기 반도체 패턴(SP)과 상기 기판(100) 사이로 연장될 수 있다. 상기 정보 저장막(120)은, 도 20에 도시된 바와 같이, 상기 반도체 패턴(SP)의 외벽을 차례로 덮는, 터널 절연막(TNL), 전하 저장막(CL), 및 블로킹 절연막(BNL)을 포함할 수 있다. 일부 실시예들에 따르면, 도 20에 도시된 바와 같이, 상기 정보 저장막(120)은 상기 반도체 패턴(SP)의 외벽을 연속적으로 덮을 수 있다. 다른 실시예에 따르면, 도 21에 도시된 바와 같이, 상기 정보 저장막(120)은 상기 반도체 패턴(SP)과 상기 워드 라인들(WL)의 각각의 측벽 사이에 개재될 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 워드 라인들(WL)의 각각의 상면 및 하면을 덮을 수 있다. 또 다른 실시예에 따르면, 도 22에 도시된 바와 같이, 상기 정보 저장막(120)의 일부(일 예로, 상기 블로킹 절연막(BNL) 및 상기 전하 저장막(CL))는 상기 반도체 패턴(SP)과 상기 워드 라인들(WL)의 각각의 측벽 사이에 개재될 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 워드 라인들(WL)의 각각의 상면 및 하면을 덮을 수 있다. 더하여, 상기 정보 저장막(120)의 다른 일부(일 예로, 터널 절연막(TNL))는 상기 반도체 패턴(SP)의 외벽을 연속적으로 덮을 수 있다.

상기 전하 저장막(CL)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TNL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(TNL)은 실리콘 산화막일 수 있다. 상기 블록킹 절연막(BNL)은 상기 전하 저장막(CL)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블록킹 절연막(BNL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 일부 실시예들에 따르면, 상기 블록킹 절연막(BNL)은 서로 다른 물질로 형성되는 제1 및 제2 블록킹 절연막들을 포함할 수 있다. 상기 제1 및 제2 블록킹 절연막들 중의 하나는 상기 터널 절연막(TNL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 상기 제1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제2 블록킹 절연막은 상기 제1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 상기 제2 블록킹 절연막은 고유전막들 중의 하나이고, 상기 제1 블록킹 절연막은 상기 제2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.

상기 워드 라인들(WL1, WL2)은 상기 반도체 패턴(SP)의 전위를 제어할 수 있도록 구성될 수 있다. 일 예로, 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이의 전기적 연결은 상기 워드 라인들(WL1, WL2), 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)에 의해 제어될 수 있다. 이러한 구성에 따르면, 상기 반도체 패턴(SP)은 낸드형 셀 어레이 구조의 단위 셀 스트링을 구성할 수 있다.

상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 상기 비트 라인들(BL)은 상기 콘택 플러그들(PLG)을 통하여 상기 채널 구조체들(CS)의 상기 제1 수직 부분들(VP1)에 각각 연결될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 상기 공통 소스 라인(CSL)으로부터 이격될 수 있다.

상기 기판(100) 내에, 상기 채널 구조체들(CS)의 각각의 상기 수평 부분(HP)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(SW)가 제공될 수 있다. 상기 스위칭 소자(SW)는 복수 개의 상기 채널 구조체들(CS)의 상기 수평 부분들(HP)을 동시에 제어하도록 구성될 수 있다. 일 예로, 상기 스위칭 소자(SW)는 복수 개의 상기 채널 구조체들(CS)에 연결되는 평판 도전 패턴이거나, 복수 개의 상기 채널 구조체들(CS)에 연결되는 하나의 트랜지스터일 수 있다. 상기 스위칭 소자(SW)는 일 예로, 폴리 실리콘 및/또는 금속 물질을 포함할 수 있다.

도 1d를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.

상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 상기 비트 라인들(BL)은 상기 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.

상기 셀 스트링(CSTR)은 상기 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 상기 복수 개의 상부 스트링들(CSTR1)은 상기 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상기 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 상기 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상기 상부 스트링들(CSTR1)에 연결된 상기 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.

상기 상부 스트링들(CSTR1)의 각각은 상기 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)로 구성될 수 있다. 상기 스트링 선택 트랜지스터(SST) 및 상기 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 상기 하부 스트링(CSTR2)은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 접지 선택 트랜지스터(GST)와 상기 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST) 및 상기 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.

상기 비트 라인들(BL)과 상기 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 상기 스트링 선택 트랜지스터(SST) 및 상기 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있고, 상기 공통 소스 라인(CSL)과 상기 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 상기 접지 선택 트랜지스터(GST) 및 상기 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상기 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.

도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.

도 2를 참조하면, 기판(100) 내에 스위칭 소자(SW) 및 매몰 희생 패턴(buried sacrificial pattern, 102)이 형성될 수 있다. 상기 스위칭 소자(SW)는 일 예로, 상기 기판(100) 내에 매립되는 평판 도전 패턴일 수 있다. 상기 매몰 희생 패턴(102)이 형성된 결과물 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는, 교대로 그리고 반복적으로 적층된, 복수의 절연막들(110) 및 복수의 희생막들(112)을 포함할 수 있다. 상기 기판(100)은 반도체 물질(일 예로, 실리콘 기판)을 포함할 수 있다.

상기 희생막들(112)은 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 절연막들(110)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있고, 상기 희생막(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 및 실리콘 질화막 중 적어도 하나를 포함하되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다.

상기 매몰 희생 패턴(102)은 상기 절연막들(110) 및 상기 희생막들(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 도시되지 않았지만, 상기 매몰 희생 패턴(102)은 상기 기판(100) 내에 복수 개로 제공될 수 있고, 복수 개의 상기 매몰 희생 패턴들(102)은 평면적 관점에서 2차원적으로 배열되도록 형성될 수 있다. 상기 매몰 희생 패턴(102)은 일 예로, 소자분리를 위한 절연 패턴을 형성하는 공정을 이용하여 형성될 수 있다.

도 3을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 매몰 희생 패턴(102)의 상면을 노출하는 관통 홀들(114)이 형성될 수 있다. 이 후, 상기 관통 홀들(114)에 의해 노출된 상기 매몰 희생 패턴(102)을 선택적으로 제거하여 수평 관통부(116)가 형성될 수 있다. 적어도 세 개의 관통 홀들(114)이 하나의 매몰 희생 패턴(102) 상에 형성될 수 있다. 상기 관통 홀들(114)은 상기 수평 관통부(116)를 통하여 서로 연결될 수 있다. 서로 연결된 상기 관통 홀들(114) 및 상기 수평 관통부(116)에 의해 상기 박막 구조체(TS)를 관통하는 하나의 개구부가 정의될 수 있다.

도 4를 참조하면, 상기 개구부를 채우는 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 개구부를 완전히 채우도록 형성될 수 있다.

상기 반도체 패턴(SP)을 형성하는 것은, 상기 개구부가 형성된 상기 기판(100) 상에, 상기 개구부를 채우는 반도체 막을 형성하는 것을 포함할 수 있다. 상기 반도체 막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 반도체 막이 형성된 후, 상기 반도체 막을 이방성 식각하여 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 반도체 패턴(SP)이 상기 개구부 내에 국소적으로 형성될 수 있다.

일부 실시예들에 따르면, 도 4 및 도 20에 도시된 바와 같이, 상기 반도체 패턴(SP)을 형성하기 전에, 상기 개구부의 내벽을 콘포멀하게 덮는 정보 저장막(120)이 형성될 수 있다. 상기 정보 저장막(120)은 상기 개구부의 내벽을 차례로 덮는 상기 블로킹 절연막(BNL), 상기 전하 저장막(CL), 및 상기 터널 절연막(TNL)을 포함할 수 있다. 다른 실시예들에 따르면, 도 22에 도시된 바와 같이, 상기 반도체 패턴(SP)을 형성하기 전에, 상기 개구부의 내벽을 덮는 상기 정보 저장막(120)의 일부(일 예로, 터널 절연막(TNL))가 형성될 수 있다.

도 5를 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 기판(100)을 노출시키는 트렌치들(122)이 형성될 수 있다. 상기 트렌치들(122) 중 적어도 하나는 상기 수평 관통부(116)를 가로지를 수 있다. 상기 트렌치들(122) 중 적어도 하나는 상기 수평 관통부(116)에 의해 연결되는 한 쌍의 관통 홀들(114) 사이에 형성될 수 있다. 상기 수평 관통부(116)가 상기 기판(100) 내에 복수 개로 제공되어 이차원적으로 배열되는 경우, 상기 트렌치들(122) 중 적어도 하나는 일 방향으로 배열되는 복수 개의 상기 수평 관통부들(116)을 가로지를 수 있다. 상기 트렌치들(122)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(122)이 형성될 영역을 정의하는 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 트렌치들(122)은 상기 절연막들(110) 및 상기 희생막들(112)의 내측벽들을 노출하도록 형성될 수 있다. 상기 트렌치들(122) 중 적어도 하나는 상기 수평 관통부(116)의 상면의 일부를 노출할 수 있다.

상기 트렌치들(122)에 의해 노출된 상기 희생막들(112)을 선택적으로 제거하여 상기 절연막들(110) 사이에 리세스 영역들(r)이 형성될 수 있다. 상기 리세스 영역들(r)은 상기 트렌치들(122)로부터 수평적으로 연장되어 형성되는 갭 영역들일 수 있다. 일부 실시예들에 따르면, 상기 리세스 영역들(r)은 상기 반도체 패턴(SP)의 측벽을 노출시키도록 형성될 수 있다. 다른 실시예들에 따르면, 도 20 및 도 22에 도시된 바와 같이, 상기 반도체 패턴(SP)의 외벽을 덮는 상기 정보 저장막(120)의 적어도 일부가 형성된 경우, 상기 리세스 영역들(r)은 상기 정보 저장막(120)의 적어도 일부의 측벽을 노출시키도록 형성될 수 있다. 상기 리세스 영역들(r)을 형성하는 것은, 상기 절연막들(110)에 대하여 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 희생막들(112)을 등방적으로 식각하는 것을 포함할 수 있다.

도 6을 참조하면, 상기 리세스 영역들(r)을 채우는 도전 패턴들(124)이 형성될 수 있다. 일부 실시예들에 따르면, 도 21 및 도 22에 도시된 바와 같이, 상기 도전 패턴들(124)을 형성하기 전에, 상기 리세스 영역들(r)의 일부를 채우는 상기 정보 저장막(120)의 적어도 일부가 형성될 수 있고, 상기 정보 저장막(120)의 적어도 일부 상에 상기 리세스 영역들(r)의 잔부를 채우는 상기 도전 패턴들(124)이 형성될 수 있다.

상기 도전 패턴들(124)을 형성하는 것은, 상기 기판(100) 상에, 상기 트렌치들(122) 및 상기 리세스 영역들(r)을 채우는 도전막을 형성하는 것, 및 상기 트렌치들(122) 내에서 상기 도전막을 제거하는 것을 포함할 수 있다. 상기 트렌치들(122) 내에서 상기 도전막이 제거됨에 따라, 상기 도전 패턴들(124)은 상기 리세스 영역들(r) 내에 국소적으로 형성될 수 있다. 이 후, 상기 트렌치들(122)을 채우는 전극 분리 패턴들(130)이 형성될 수 있다. 상기 전극 분리 패턴들(130)은 상기 트렌치들(122) 내에 각각 형성될 수 있다.

도 1c를 다시 참조하면, 상기 도전 패턴들(124) 중 최상층의 도전 패턴들(124)은 각각, 도 1d를 참조하여 설명한 반도체 소자의 셀 어레이를 구성하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 이용될 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)은 상기 전극 분리 패턴(130)을 사이에 두고 서로 이격될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 기판(100) 사이에 개재되는 상기 도전 패턴들(124)은, 도 1d를 참조하여 설명한 반도체 소자의 셀 어레이를 구성하는 상부 워드 라인들(WL1)로 이용될 수 있고, 상기 접지 선택 라인(GSL)과 상기 기판(100) 사이에 개재되는 상기 도전 패턴들(124)은, 도 1d를 참조하여 설명한 반도체 소자의 셀 어레이를 구성하는 하부 워드 라인들(WL2)로 이용될 수 있다. 상기 상부 워드 라인들(WL1) 및 상기 하부 워드 라인들(WL2)은 상기 전극 분리 패턴(130)을 사이에 두고 서로 이격될 수 있다. 상기 기판(100) 상에 적층된, 상기 상부 및 하부 워드 라인들(WL1, WL2), 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)은 게이트 구조체(GS)로 정의될 수 있다.

상기 반도체 패턴(SP)은 상기 상부 워드 라인들(WL1) 및 상기 스트링 선택 라인(SSL)을 관통하는 복수 개의 제1 수직 부분들(VP1), 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2), 및 상기 게이트 구조체(GS) 아래에서 상기 제1 및 제2 수직 부분들(VP1, VP2)을 연결하는 수평 부분(HP)을 포함할 수 있다. 즉, 상기 반도체 패턴(SP)은 상기 게이트 구조체(GS)를 관통하는 채널 구조체(CS)로 정의될 수 있다.

상기 게이트 구조체(GS) 상에 복수 개의 비트 라인들(BL)이 형성될 수 있고, 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에 공통 소스 라인(CSL)이 형성될 수 있다. 상기 채널 구조체(CS)의 상기 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결될 수 있고, 상기 채널 구조체(CS)의 상기 제2 수직 부분(VP2)은 상기 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제1 수직 부분들(VP1)과 상기 상응하는 비트 라인들 사이에 콘택 플러그들(PLG)이 각각 형성될 수 있다.

<제2 실시예 >

도 7a는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 사시도이다. 도 7b는 본 발명의 제2 실시예에 따른 반도체 소자의 평면도이고, 도 7c는 도 7b의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 7d는 본 발명의 제2 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 1a 내지 도 1d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

도 7a 내지 도 7c를 참조하면, 반도체 소자는 기판(100) 상의 비트 라인들(BL), 상기 기판(100)과 상기 비트 라인들(BL) 사이의 게이트 구조체(GS), 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 상기 게이트 구조체(GS)를 관통하는 채널 구조체들(CS)을 포함할 수 있다. 상기 채널 구조체들(CS)의 각각은 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL)을 연결할 수 있다. 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG)이 더 배치될 수 있다.

상기 게이트 구조체(GS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 워드 라인들, 및 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 스트링 선택 라인(SSL) 및 상기 워드 라인들과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 워드 라인들, 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)은 각각 제1 방향(D1)으로 연장될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 워드 라인들은, 상기 기판(100)과 상기 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1) 및 상기 기판(100)과 상기 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상기 상부 워드 라인들(WL1)과 상기 하부 워드 라인들(WL2)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.

상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 상부 워드 라인들(WL1)과 상기 하부 워드 라인들(WL2) 사이에 전극 분리 패턴(130)이 제공될 수 있다. 상기 전극 분리 패턴(130)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.

상기 채널 구조체들(CS)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배치될 수 있다. 일 예로, 상기 채널 구조체들(CS)은, 도 7b에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 배열되어 열을 이룰 수 있고, 상기 제2 방향(D2)을 따라 배열되어 행을 이룰 수 있다.

상기 채널 구조체들(CS)의 각각은 상기 상부 워드 라인들(WL1) 및 상기 스트링 선택 라인(SSL)을 관통하는 복수 개의 제1 수직 부분들(VP1), 및 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 상기 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결될 수 있고, 상기 제2 수직 부분(VP2)은 상기 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제1 수직 부분들(VP1)은 상기 콘택 플러그들(PLG) 중 상응하는 콘택 플러그들을 통해 상기 상응하는 비트 라인들에 각각 연결될 수 있다. 상기 채널 구조체들(CS)의 각각은, 상기 상부 워드 라인들(WL1)의 아래에서 상기 하부 워드 라인들(WL2)의 아래로 연장되어 상기 제1 수직 부분들(VP1) 및 상기 제2 수직 부분(VP2)을 연결하는 수평 부분(HP)을 더 포함할 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은, 도 7b에 도시된 바와 같이, 상기 전극 분리 패턴(130)을 가로지르는 판(plate) 형태일 수 있다.

상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)은 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 공유할 수 있고, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)도 공유할 수 있다. 구체적으로, 상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제1 수직 부분들(VP1)은, 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 각각 관통할 수 있다. 더하여, 상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 각각 관통할 수 있다.

본 실시예에 따르면, 상기 채널 구조체들(CS)은 상기 제2 방향(D2)으로 서로 인접하는 한 쌍의 채널 구조체들(CS)을 포함할 수 있다. 상기 한 쌍의 채널 구조체들(CS) 중 하나는 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)에 연결될 수 있고, 상기 한 쌍의 상기 채널 구조체들(CS) 중 다른 하나는, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 사이에 두고 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)로부터 이격된, 다른 스트링 선택 라인(SSL) 및 다른 상부 워드 라인들(WL1)에 연결될 수 있다. 즉, 상기 제2 방향(D2)으로 서로 인접하는, 상기 한 쌍의 상기 채널 구조체들(CS)은, 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 공유하지 않을 수 있다. 상기 제2 방향(D2)으로 서로 인접하는, 상기 한 쌍의 상기 채널 구조체들(CS)은, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 공유할 수 있다.

구체적으로, 상기 한 쌍의 상기 채널 구조체들(CS) 중 하나의 상기 제1 수직 부분들(VP1)은, 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 각각 관통할 수 있다. 상기 한 쌍의 상기 채널 구조체들(CS) 중 다른 하나의 상기 제1 수직 부분들(VP1)은, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 사이에 두고 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)로부터 이격된, 다른 스트링 선택 라인(SSL) 및 다른 상부 워드 라인들(WL1)을 각각 관통할 수 있다. 상기 한 쌍의 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 각각 관통할 수 있다.

평면적 관점에서, 상기 한 쌍의 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은, 도 7b에 도시된 바와 같이, 지그재그 형태로 배열될 수 있다.

본 실시예에 따르면, 상기 제2 방향(D2)으로 서로 인접하는, 상기 한 쌍의 상기 채널 구조체들(CS)이, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 공유함에 따라, 반도체 소자의 집적도가 증가될 수 있다.

상기 채널 구조체들(CS)의 각각은, 상기 게이트 구조체(GS)를 관통하여 상기 기판(100)에 전기적으로 연결되는 반도체 패턴(SP)을 포함할 수 있고, 상기 반도체 패턴(SP)과 상기 게이트 구조체(GS) 사이에 개재되는 정보 저장막(120)을 더 포함할 수 있다.

상기 기판(100) 내에, 상기 채널 구조체들(CS)의 각각의 상기 수평 부분(HP)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(SW)가 제공될 수 있다. 본 실시예에 따르면, 상기 스위칭 소자(SW)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열되는 상기 채널 구조체들(CS)의 상기 수평 부분들(HP)을 동시에 제어하도록 구성될 수 있다.

도 7d를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이의 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.

상기 셀 스트링들(CSTR)의 각각은, 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 상기 복수 개의 상부 스트링들(CSTR1)은 상기 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상기 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 상기 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다.

상기 셀 스트링들(CSTR)의 각각의 상기 상부 스트링들(CSTR1)은, 상기 비트 라인들(BL)과 상기 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))에 공통적으로 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 하부 스트링(CSTR2)은, 상기 공통 소스 라인(CSL)과 상기 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))에 연결될 수 있다.

상기 셀 스트링들(CSTR)은 상기 비트 라인들(BL)에 병렬로 연결된 적어도 한 쌍의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 한 쌍의 상기 셀 스트링들(CSTR)에 각각 연결된 상기 스트링 선택 라인들(SSL)은 전기적으로 서로 분리될 수 있고, 상기 한 쌍의 상기 셀 스트링들(CSTR)에 각각 연결된 상기 상부 워드 라인들(WL1(0)-WL1(3))도 전기적으로 서로 분리될 수 있다.

상기 한 쌍의 상기 셀 스트링들(CSTR)의 상기 상부 스트링들(CSTR1)에 연결된 상기 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.

상기 한 쌍의 상기 셀 스트링들(CSTR)의 상기 하부 스트링들(CSTR2)은, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2(0)-WL2(3))을 공유할 수 있다.

도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 7b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 2 내지 도 6을 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

먼저, 도 2를 참조하여 설명한 바와 같이, 기판(100) 내에 스위칭 소자(SW) 및 매몰 희생 패턴(buried sacrificial pattern, 102)이 형성된 후, 상기 매몰 희생 패턴(102)이 형성된 결과물 상에 박막 구조체(TS)가 형성될 수 있다. 상기 매몰 희생 패턴(102)이 복수 개로 형성되는 경우, 복수 개의 상기 매몰 희생 패턴들(102)은, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배치되도록 형성될 수 있다. 상기 박막 구조체(TS)는, 교대로 그리고 반복적으로 적층된, 복수의 절연막들(110) 및 복수의 희생막들(112)을 포함할 수 있다.

도 8을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 매몰 희생 패턴(102)의 상면을 노출하는 관통 홀들(114)이 형성될 수 있다. 적어도 세 개의 관통 홀들(114)이 하나의 매몰 희생 패턴(102) 상에 형성될 수 있다. 이 후, 상기 관통 홀들(114)에 의해 노출된 상기 매몰 희생 패턴(102)을 선택적으로 제거하여 수평 관통부(116)가 형성될 수 있다. 상기 수평 관통부(116)는 상기 적어도 세 개의 관통 홀들(114)을 서로 연결될 수 있다. 서로 연결된 상기 관통 홀들(114) 및 상기 수평 관통부(116)에 의해 상기 박막 구조체(TS)를 관통하는 하나의 개구부가 정의될 수 있다.

도 9를 참조하면, 상기 개구부를 채우는 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 개구부를 완전히 채우도록 형성될 수 있다. 상기 반도체 패턴(SP)을 형성하기 전에, 상기 개구부의 내벽을 콘포멀하게 덮는 정보 저장막(120)이 형성될 수 있다.

도 10을 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 기판(100)을 노출시키는 트렌치들(122)이 형성될 수 있다. 상기 트렌치들(122) 중 적어도 하나는 상기 수평 관통부(116)를 가로지를 수 있다. 상기 트렌치(122)는 상기 수평 관통부(116)에 의해 연결되는 한 쌍의 관통 홀들(114) 사이에 형성될 수 있다. 상기 수평 관통부(116)에 의해 연결되는 상기 적어도 세 개의 관통 홀들(114) 중 하나는, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 일 측에 배치될 수 있다. 상기 수평 관통부(116)에 의해 연결되는 상기 적어도 세 개의 관통 홀들(114) 중 다른 나머지는, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 타 측에 배치될 수 있다.

상기 수평 관통부(116)가 복수 개로 제공되어 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열되는 경우, 상기 트렌치들(122) 중 적어도 하나는 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 수평 관통부들(116)을 가로지를 수 있다. 상기 제2 방향(D2)으로 서로 이격된 한 쌍의 트렌치들(122)은 상기 제2 방향(D2)으로 배열된 상기 수평 관통부들(116)을 각각 가로지를 수 있다. 상기 한 쌍의 트렌치들(122) 사이에, 상기 제2 방향(D2)으로 배열된 상기 수평 관통부들(116)에 각각 연결된 한 쌍의 관통 홀들(114)이 배치될 수 있다.

상기 트렌치들(122)은 상기 절연막들(110) 및 상기 희생막들(112)의 내측벽들을 노출하도록 형성될 수 있다. 상기 트렌치들(122)에 의해 노출된 상기 희생막들(112)을 선택적으로 제거하여 상기 절연막들(110) 사이에 리세스 영역들(r)이 형성될 수 있다. 상기 리세스 영역들(r)은 상기 트렌치들(122)로부터 수평적으로 연장되어 형성되는 갭 영역들일 수 있다. 일부 실시예들에 따르면, 상기 리세스 영역들(r)은 상기 정보 저장막(120)의 측벽을 노출시키도록 형성될 수 있다.

이 후의 공정은, 도 6 및 도 1c를 참조하여 설명한, 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.

<제2 실시예의 변형예 >

도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 나타내는 사시도이다. 도 11b는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 평면도이고, 도 11c는 도 11b의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 11d는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 7a 내지 도 7d를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

도 11a 내지 도 11c를 참조하면, 반도체 소자는 기판(100) 상의 비트 라인들(BL), 상기 기판(100)과 상기 비트 라인들(BL) 사이의 게이트 구조체(GS), 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이의 공통 소스 라인, 및 상기 게이트 구조체(GS)를 관통하는 채널 구조체들(CS)을 포함할 수 있다. 상기 채널 구조체들(CS)의 각각은 상기 비트 라인들(BL)과 상기 공통 소스 라인을 연결할 수 있다. 본 변형예에 따르면, 상기 공통 소스 라인은 복수 개로 제공될 수 있다. 상기 공통 소스 라인은 서로 분리된 제1 공통 소스 라인(CSL1) 및 제2 공통 소스 라인(CSL2)을 포함할 수 있다. 상기 제1 및 제2 공통 소스 라인들(CSL1, CSL2)은 전기적으로 동일한 전압이 인가되도록 구성되거나, 상기 제1 및 제2 공통 소스 라인들(CSL1, CSL2)의 각각이 전기적으로 제어될 수 있다. 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG)이 더 배치될 수 있다.

상기 게이트 구조체(GS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 워드 라인들, 및 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들과 상기 비트 라인들(BL) 사이에 배치되는 스트링 선택 라인(SSL) 및 상기 워드 라인들과 상기 공통 소스 라인들(CSL1, CSL2) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 워드 라인들, 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)은 각각 제1 방향(D1)으로 연장될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 워드 라인들은, 상기 기판(100)과 상기 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1) 및 상기 기판(100)과 상기 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상기 상부 워드 라인들(WL1)과 상기 하부 워드 라인들(WL2)은 상기 제2 방향(D2)으로 서로 분리될 수 있다.

상기 채널 구조체들(CS)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배치될 수 있다. 일 예로, 상기 채널 구조체들(CS)은, 도 11b에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 배열되어 열을 이룰 수 있고, 상기 제2 방향(D2)을 따라 배열되어 행을 이룰 수 있다.

본 변형예에 따르면, 상기 채널 구조체들(CS)의 각각은 상기 상부 워드 라인들(WL1) 및 상기 스트링 선택 라인(SSL)을 관통하는 복수 개의 제1 수직 부분들(VP1), 및 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 관통하는 한 쌍의 제2 수직 부분들(VP2)을 포함할 수 있다. 상기 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결될 수 있고, 상기 한 쌍의 제2 수직 부분들(VP2)은 각각 상기 제1 공통 소스 라인(CSL1) 및 상기 제2 공통 소스 라인(CSL2)에 연결될 수 있다. 상기 제1 수직 부분들(VP1)은 상기 콘택 플러그들(PLG) 중 상응하는 콘택 플러그들을 통해 상기 상응하는 비트 라인들에 각각 연결될 수 있다. 상기 채널 구조체들(CS)의 각각은, 상기 상부 워드 라인들(WL1)의 아래에서 상기 하부 워드 라인들(WL2)의 아래로 연장되어 상기 제1 수직 부분들(VP1) 및 상기 한 쌍의 제2 수직 부분들(VP2)을 연결하는 수평 부분(HP)을 더 포함할 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은, 도 11b에 도시된 바와 같이, 상기 전극 분리 패턴(130)을 가로지르는 판(plate) 형태일 수 있다.

본 변형예에 따르면, 상기 채널 구조체들(CS)의 각각이 서로 분리된 제1 및 제2 공통 소스 라인들(CSL1, CSL2)에 각각 연결되는 상기 한 쌍의 제2 수직 부분들(VP2)을 포함함에 따라, 반도체 소자의 집적도가 증가될 수 있다.

상기 제1 방향(D1)으로 서로 인접하는 상기 채널 구조체들(CS)은 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 공유할 수 있고, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)도 공유할 수 있다.

상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS) 중 하나는 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)에 연결될 수 있고, 상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS) 중 다른 하나는, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 사이에 두고 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)로부터 이격된, 다른 스트링 선택 라인(SSL) 및 다른 상부 워드 라인들(WL1)에 연결될 수 있다. 즉, 상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS)은, 상기 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1)을 공유하지 않을 수 있다.

상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS)은, 상기 접지 선택 라인(GSL) 및 상기 하부 워드 라인들(WL2)을 공유할 수 있다. 즉, 상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은 상기 하부 워드 라인들(WL2) 및 상기 접지 선택 라인(GSL)을 각각 관통할 수 있다.

평면적 관점에서, 상기 제2 방향(D2)으로 서로 인접하는 상기 채널 구조체들(CS)의 상기 제2 수직 부분들(VP2)은, 도 11b에 도시된 바와 같이, 지그재그 형태로 배열될 수 있다.

상기 기판(100) 내에, 상기 채널 구조체들(CS)의 각각의 상기 수평 부분(HP)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(SW)가 제공될 수 있다. 상기 스위칭 소자(SW)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열되는 상기 채널 구조체들(CS)의 상기 수평 부분들(HP)을 동시에 제어하도록 구성될 수 있다.

도 11d를 참조하면, 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 셀 어레이는 공통 소스 라인, 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인과 상기 비트 라인들(BL) 사이의 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 본 변형예에 따르면, 상기 공통 소스 라인은 복수 개로 제공될 수 있고, 서로 분리된 제1 공통 소스 라인(CSL1) 및 제2 공통 소스 라인(CSL2)을 포함할 수 있다. 상기 제1 및 제2 공통 소스 라인들(CSL1, CSL2)은 전기적으로 동일한 전압이 인가되도록 구성되거나, 상기 제1 및 제2 공통 소스 라인들(CSL1, CSL2)의 각각이 전기적으로 제어될 수 있다.

상기 셀 스트링들(CSTR)의 각각은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 상기 공통 소스 라인들(CSL1, CSL2)에 각각 연결된 한 쌍의 하부 스트링들(CSTR2)을 포함할 수 있다. 상기 복수 개의 상부 스트링들(CSTR1)은 상기 한 쌍의 하부 스트링들(CSTR2)의 각각에 공통적으로 연결될 수 있다. 즉, 상기 한 쌍의 하부 스트링들(CSTR2)은 상기 복수 개의 상부 스트링들(CSTR1)을 공유할 수 있다. 상기 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 상기 하부 스트링들(CSTR2)의 각각에 공통적으로 연결될 수 있다.

상기 셀 스트링들(CSTR)의 각각의 상기 상부 스트링들(CSTR1)은, 상기 비트 라인들(BL)과 상기 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))에 공통적으로 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 하부 스트링들(CSTR2)은, 상기 공통 소스 라인(CSL)과 상기 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))에 공통적으로 연결될 수 있다.

상기 셀 스트링들(CSTR)은 상기 비트 라인들(BL)에 병렬로 연결된 한 쌍의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 한 쌍의 상기 셀 스트링들(CSTR)에 각각 연결된 상기 스트링 선택 라인들(SSL)은 전기적으로 서로 분리될 수 있고, 상기 한 쌍의 상기 셀 스트링들(CSTR)에 각각 연결된 상기 상부 워드 라인들(WL1(0)-WL1(3))도 전기적으로 서로 분리될 수 있다.

도 12 내지 도 14는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 11b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 8 내지 도 10을 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

도 12를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 매몰 희생 패턴(102)의 상면을 노출하는 관통 홀들(114)이 형성될 수 있다. 적어도 네 개의 관통 홀들(114)이 하나의 매몰 희생 패턴(102) 상에 형성될 수 있다. 이 후, 상기 관통 홀들(114)에 의해 노출된 상기 매몰 희생 패턴(102)을 선택적으로 제거하여 수평 관통부(116)가 형성될 수 있다. 상기 수평 관통부(116)는 상기 적어도 네 개의 관통 홀들(114)을 서로 연결될 수 있다. 서로 연결된 상기 관통 홀들(114) 및 상기 수평 관통부(116)에 의해 상기 박막 구조체(TS)를 관통하는 하나의 개구부가 정의될 수 있다.

도 13을 참조하면, 상기 개구부를 채우는 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 개구부를 완전히 채우도록 형성될 수 있다. 상기 반도체 패턴(SP)이 형성되기 전에, 상기 개구부의 내벽을 콘포멀하게 덮는 정보 저장막(120)이 형성될 수 있다.

도 14를 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 기판(100)을 노출시키는 트렌치들(122)이 형성될 수 있다. 상기 트렌치들(122) 중 적어도 하나는 상기 수평 관통부(116)를 가로지를 수 있다. 상기 트렌치(122) 는 상기 수평 관통부(116)에 의해 연결되는 한 쌍의 관통 홀들(114) 사이에 형성될 수 있다. 상기 수평 관통부(116)에 의해 연결되는 상기 적어도 네 개의 관통 홀들(114) 중 한 쌍은, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 일 측에 배치될 수 있다. 상기 수평 관통부(116)에 의해 연결되는 상기 적어도 네 개의 관통 홀들(114) 중 다른 한 쌍은, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 타 측에 배치될 수 있다.

상기 수평 관통부(116)가 복수 개로 제공되어 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열되는 경우, 상기 트렌치들(122) 중 적어도 하나는 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 수평 관통부들(116)을 가로지를 수 있다. 상기 제2 방향(D2)으로 서로 이격된 한 쌍의 트렌치들(122)은 상기 제2 방향(D2)으로 배열된 상기 수평 관통부들(116)을 각각 가로지를 수 있다. 상기 한 쌍의 트렌치들(122) 사이에, 상기 제2 방향(D2)으로 배열된 상기 수평 관통부들(116) 중 하나에 연결된 한 쌍의 관통 홀들(114), 및 상기 제2 방향(D2)으로 배열된 상기 수평 관통부들(116) 중 다른 하나에 연결된 한 쌍의 관통 홀들(114)이 배치될 수 있다.

<제3 실시예 >

도 15a는 본 발명의 제3 실시예에 따른 반도체 소자를 나타내는 사시도이다. 도 15b는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이고, 도 15c는 도 15b의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 15d는 본 발명의 제3 실시예에 따른 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 1a 내지 도 1d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

도 15a 내지 도 15c를 참조하면, 반도체 소자는 기판(100) 상의 비트 라인들(BL), 상기 기판(100)과 상기 비트 라인들(BL) 사이의 게이트 구조체(GS), 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 상기 게이트 구조체(GS)를 관통하는 채널 구조체들(CS)을 포함할 수 있다. 상기 채널 구조체들(CS)의 각각은 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL)을 연결할 수 있다. 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG)이 더 배치될 수 있다.

상기 게이트 구조체(GS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 워드 라인들(WL), 및 상기 워드 라인들(WL)과 상기 비트 라인들(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들(WL)과 상기 비트 라인들(BL) 사이에 배치되는 스트링 선택 라인(SSL) 및 상기 워드 라인들(WL)과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 워드 라인들(WL), 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)은 각각 제1 방향(D1)으로 연장될 수 있고, 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 접지 선택 라인(GSL) 아래에 배치되는 워드 라인들(WL)은 상기 스트링 선택 라인(SSL) 아래에 배치되는 워드 라인들(WL)로부터 상기 제2 방향(D2)으로 이격될 수 있다.

상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 스트링 선택 라인(SSL) 아래의 상기 워드 라인들(WL)과 상기 접지 선택 라인(GSL) 아래의 상기 워드 라인들(WL) 사이에 전극 분리 패턴(130)이 제공될 수 있다. 상기 전극 분리 패턴(130)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.

본 실시예에 따르면, 상기 스트링 선택 라인(SSL)은, 상기 스트링 선택 라인(SSL)을 사이에 두고 상기 접지 선택 라인(GSL)으로부터 이격된, 인접 접지 선택 라인(GSL)과 워드 라인들(WL)을 공유할 수 있다. 즉, 상기 스트링 선택 라인(SSL) 아래에 배치되는 상기 워드 라인들(WL) 상에, 수평적으로 서로 분리된 상기 스트링 선택 라인(SSL)과 상기 인접 접지 선택 라인(GSL)이 제공될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 인접 접지 선택 라인(GSL)은, 이들 사이에 개재되는 절연 패턴(IN)에 의해 전기적으로 서로 분리될 수 있다. 상기 절연 패턴(IN)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.

마찬가지로, 상기 접지 선택 라인(GSL)은, 상기 접지 선택 라인(GSL)을 사이에 두고 상기 스트링 선택 라인(SSL)으로부터 이격된, 인접 스트링 선택 라인(SSL)과 워드 라인들(WL)을 공유할 수 있다. 즉, 상기 접지 선택 라인(GSL) 아래에 배치되는 상기 워드 라인들(WL) 상에, 수평적으로 서로 분리된 상기 접지 선택 라인(GSL)과 상기 인접 스트링 선택 라인(SSL)이 제공될 수 있다. 상기 접지 선택 라인(GSL)과 상기 인접 스트링 선택 라인(SSL) 사이에 상기 절연 패턴(IN)이 개재될 수 있고, 이에 따라, 상기 접지 선택 라인(GSL)과 상기 인접 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.

본 실시예에 따르면, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)이 상기 인접 접지 선택 라인(GSL) 및 상기 인접 스트링 선택 라인(SSL)과 각각 워드 라인들(WL)을 공유할 수 있다. 이에 따라, 반도체 소자의 집적도가 증가될 수 있다.

상기 채널 구조체들(CS)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 일 예로, 상기 채널 구조체들(CS)은, 도 15b에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 배열되어 열을 이룰 수 있고, 상기 제2 방향(D2)을 따라 배열되어 행을 이룰 수 있다.

상기 채널 구조체들(CS)의 각각은 상기 스트링 선택 라인(SSL) 및 상기 스트링 선택 라인(SSL) 아래의 상기 워드 라인들(WL)을 관통하는 복수 개의 제1 수직 부분들(VP1), 및 상기 접지 선택 라인(GSL) 및 상기 접지 선택 라인(GSL) 아래의 상기 워드 라인들(WL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 상기 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들에 각각 연결될 수 있고, 상기 제2 수직 부분(VP2)은 상기 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제1 수직 부분들(VP1)은 상기 콘택 플러그들(PLG) 중 상응하는 콘택 플러그들을 통해 상기 상응하는 비트 라인들에 각각 연결될 수 있다. 상기 채널 구조체들(CS)의 각각은, 상기 스트링 선택 라인(SSL) 아래에 배치되는 상기 워드 라인들(WL)의 아래에서, 상기 접지 선택 라인(GSL) 아래에 배치되는 상기 워드 라인들(WL)의 아래로 연장되어, 상기 제1 수직 부분들(VP1) 및 상기 제2 수직 부분(VP2)을 연결하는 수평 부분(HP)을 더 포함할 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은, 도 15b에 도시된 바와 같이, 상기 전극 분리 패턴(130)을 가로지르는 판(plate) 형태일 수 있다.

상기 인접 접지 선택 라인(GSL) 및 상기 인접 스트링 선택 라인(SSL)은, 상기 제2 방향(D2)을 따라 상기 채널 구조체들(CS)의 각각의 양 측에 배치된 서로 다른 채널 구조체들(CS)에 각각 연결될 수 있다.

상기 기판(100) 내에, 상기 채널 구조체들(CS)의 각각의 상기 수평 부분(HP)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(SW)가 제공될 수 있다. 상기 스위칭 소자(SW)는 복수 개의 상기 채널 구조체들(CS)의 상기 수평 부분들(HP)을 동시에 제어하도록 구성될 수 있다.

도 15d를 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이의 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.

상기 셀 스트링들(CSTR)의 각각은 상기 비트 라인들(BL) 중 상응하는 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 상기 복수 개의 상부 스트링들(CSTR1)은 상기 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상기 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 상기 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다.

상기 셀 스트링들(CSTR)의 각각의 상기 상부 스트링들(CSTR1)은, 상기 비트 라인들(BL)과 상기 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 워드 라인들(WL1-WL4)에 공통적으로 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 하부 스트링(CSTR2)은, 상기 공통 소스 라인(CSL)과 상기 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 워드 라인들(WL5-WL8)에 연결될 수 있다.

상기 셀 스트링들(CSTR)은 상기 비트 라인들(BL)에 병렬로 연결된 한 쌍의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 하나의 상기 하부 스트링(CSTR2)은, 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 다른 하나의 상기 상부 스트링들(CSTR1)과 상기 워드 라인들(WL5-WL8)을 공유할 수 있다. 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 하나의 상기 하부 스트링(CSTR2)에 연결된 상기 접지 선택 라인(GSL)은, 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 다른 하나의 상기 상부 스트링들(CSTR1)에 연결된 스트링 선택 라인(SSL')과 전기적으로 분리되어 제어될 수 있다.

다르게 말하면, 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 하나의 상기 상부 스트링들(CSTR1)은, 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 다른 하나의 상기 하부 스트링(CSTR2)과 상기 워드 라인들(WL1'-WL4')을 공유할 수 있다. 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 하나의 상기 상부 스트링들(CSTR1)에 연결된 스트링 선택 라인(SSL')은, 상기 한 쌍의 상기 셀 스트링들(CSTR) 중 다른 하나의 상기 하부 스트링(CSTR2)에 연결된 상기 접지 선택 라인(GSL)과 전기적으로 분리되어 제어될 수 있다.

도 16 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 15b의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 2 내지 도 6을 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

먼저, 도 2를 참조하여 설명한 바와 같이, 기판(100) 내에 스위칭 소자(SW) 및 매몰 희생 패턴(buried sacrificial pattern, 102)이 형성된 후, 상기 매몰 희생 패턴(102)이 형성된 결과물 상에 박막 구조체(TS)가 형성될 수 있다. 상기 매몰 희생 패턴(102)은 복수 개로 제공될 수 있고, 복수 개의 상기 매몰 희생 패턴들(102)은, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배치되도록 형성될 수 있다. 상기 박막 구조체(TS)는, 교대로 그리고 반복적으로 적층된, 복수의 절연막들(110) 및 복수의 희생막들(112)을 포함할 수 있다.

도 16을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 매몰 희생 패턴들(102)의 상면들을 노출하는 관통 홀들(114)이 형성될 수 있다. 적어도 세 개의 관통 홀들(114)이 하나의 매몰 희생 패턴(102) 상에 형성될 수 있다. 이 후, 상기 관통 홀들(114)에 의해 노출된 상기 매몰 희생 패턴들(102)을 선택적으로 제거하여 수평 관통부들(116)이 형성될 수 있다. 하나의 수평 관통부(116)는 상기 적어도 세 개의 관통 홀들(114)을 서로 연결될 수 있다. 서로 연결된 상기 관통 홀들(114) 및 상기 수평 관통부(116)에 의해 상기 박막 구조체(TS)를 관통하는 하나의 개구부가 정의될 수 있다.

도 17을 참조하면, 상기 개구부를 채우는 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 개구부를 완전히 채우도록 형성될 수 있다. 상기 반도체 패턴(SP)을 형성하기 전에, 상기 개구부의 내벽을 콘포멀하게 덮는 정보 저장막(120)이 형성될 수 있다.

도 18을 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 수평 관통부들(116)을 가로지르는 트렌치들(122)이 형성될 수 있다. 상기 트렌치들(122)의 각각은 하나의 수평 관통부(116)에 의해 연결되는 한 쌍의 관통 홀들(114) 사이에 형성될 수 있다. 하나의 수평 관통부(116)에 의해 연결되는 적어도 세 개의 관통 홀들(114) 중 하나는, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 일 측에 배치될 수 있다. 상기 수평 관통부(116)에 의해 연결되는 상기 적어도 세 개의 관통 홀들(114) 중 다른 나머지는, 상기 수평 관통부(116)를 가로지르는 상기 트렌치(122)의 타 측에 배치될 수 있다.

상기 트렌치들(122)은 상기 절연막들(110) 및 상기 희생막들(112)의 내측벽들을 노출하도록 형성될 수 있다. 상기 트렌치들(122)에 의해 노출된 상기 희생막들(112)을 선택적으로 제거하여 상기 절연막들(110) 사이에 리세스 영역들(r)이 형성될 수 있다. 일부 실시예들에 따르면, 상기 리세스 영역들(r)은 상기 정보 저장막(120)의 측벽을 노출시키도록 형성될 수 있다.

도 15c를 다시 참조하면, 상기 리세스 영역들(r)을 채우는 도전 패턴들이 형성될 수 있다. 일부 실시예들에 따르면, 도 21 및 도 22에 도시된 바와 같이, 상기 도전 패턴들을 형성하기 전에, 상기 리세스 영역들(r)의 일부를 채우는 상기 정보 저장막(120)의 적어도 일부가 형성될 수 있고, 상기 정보 저장막(120)의 적어도 일부 상에 상기 리세스 영역들(r)의 잔부를 채우는 상기 도전 패턴들이 형성될 수 있다.

상기 도전 패턴들 중 최상층의 도전 패턴들을 패터닝하여 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 정의될 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL) 사이에 절연 패턴(IN)이 개재될 수 있다.

상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL), 및 상기 절연 패턴(IN) 아래에 배치되는 도전 패턴들은 워드 라인들(WL)로 사용될 수 있다. 상기 기판(100) 상에 적층된 상기 워드 라인들(WL) 상에, 상기 절연 패턴(IN)에 의해 수평적으로 분리된 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)이 각각 배치될 수 있다. 즉, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)은, 그 아래에 배치되는 상기 워드 라인들(WL)을 공유할 수 있다. 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 각각 서로 다른 채널 구조체(CS)에 연결될 수 있다.

이 후의 공정은, 도 1c를 참조하여 설명한, 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.

<제3 실시예의 변형예 >

도 19a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자를 나타내는 사시도이다. 도 19b는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 평면도이고, 도 19c는 도 19b의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 15a 내지 도 15d를 참조하여 설명한 본 발명의 제3 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.

도 19a 내지 도 19c를 참조하면, 반도체 소자는 기판(100) 상의 비트 라인들(BL), 상기 기판(100)과 상기 비트 라인들(BL) 사이의 게이트 구조체(GS), 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 상기 게이트 구조체(GS)를 관통하는 채널 구조체들(CS)을 포함할 수 있다. 상기 채널 구조체들(CS)의 각각은 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL)을 연결할 수 있다. 상기 게이트 구조체(GS)와 상기 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG)이 더 배치될 수 있다.

상기 게이트 구조체(GS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 워드 라인들(WL), 및 상기 워드 라인들(WL)과 상기 비트 라인들(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들(WL)과 상기 비트 라인들(BL) 사이에 배치되는 스트링 선택 라인(SSL) 및 상기 워드 라인들(WL)과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다.

본 변형예에 따르면, 상기 워드 라인들(WL)의 각각의 상부에는 수평적으로 분리된 한 쌍의 상기 스트링 선택 라인들(SSL)이 배치될 수 있다. 상기 워드 라인들(WL), 상기 한 쌍의 상기 스트링 선택 라인들(SSL), 및 상기 접지 선택 라인(GSL)은 각각 제1 방향(D1)으로 연장될 수 있고, 상기 한 쌍의 상기 스트링 선택 라인들(SSL)과 상기 접지 선택 라인(GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 접지 선택 라인(GSL) 아래에 배치되는 워드 라인들(WL)은 상기 한 쌍의 상기 스트링 선택 라인(SSL) 아래에 배치되는 워드 라인들(WL)로부터 상기 제2 방향(D2)으로 이격될 수 있다. 상기 한 쌍의 상기 스트링 선택 라인들(SSL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 한 쌍의 상기 스트링 선택 라인들(SSL) 아래의 상기 워드 라인들(WL)과 상기 접지 선택 라인(GSL) 아래의 상기 워드 라인들(WL) 사이에 전극 분리 패턴(130)이 제공될 수 있다. 상기 전극 분리 패턴(130)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.

상기 한 쌍의 상기 스트링 선택 라인들(SSL)은, 상기 한 쌍의 상기 스트링 선택 라인들(SSL)을 사이에 두고 상기 접지 선택 라인(GSL)으로부터 이격된, 인접 접지 선택 라인(GSL)과 워드 라인들(WL)을 공유할 수 있다. 마찬가지로, 상기 접지 선택 라인(GSL)은, 상기 접지 선택 라인(GSL)을 사이에 두고 상기 한 쌍의 상기 스트링 선택 라인들(SSL)으로부터 이격된, 한 쌍의 인접 스트링 선택 라인들(SSL)과 워드 라인들(WL)을 공유할 수 있다.

상기 한 쌍의 상기 스트링 선택 라인들(SSL)과 상기 인접 접지 선택 라인(GSL) 사이에 제1 절연 패턴(IN1)이 개재될 수 있고, 상기 한 쌍의 상기 스트링 선택 라인들(SSL) 사이에 제2 절연 패턴(IN2)이 개재될 수 있다.

상기 채널 구조체들(CS)의 각각은 상기 한 쌍의 상기 스트링 선택 라인들(SSL)을 각각 관통하는 적어도 한 쌍의 제1 수직 부분들(VP1), 및 상기 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 상기 한 쌍의 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 하나의 비트 라인에 공통적으로 연결될 수 있고, 상기 제2 수직 부분(VP2)은 상기 공통 소스 라인(CSL)에 연결될 수 있다. 상기 한 쌍의 제1 수직 부분들(VP1)은 상기 콘택 플러그들(PLG) 중 상응하는 콘택 플러그들을 통해 상기 비트 라인(BL)에 공통적으로 연결될 수 있다. 상기 채널 구조체들(CS)의 각각은, 상기 한 쌍의 상기 스트링 선택 라인들(SSL) 아래에 배치되는 상기 워드 라인들(WL)의 아래에서, 상기 접지 선택 라인(GSL) 아래에 배치되는 상기 워드 라인들(WL)의 아래로 연장되어, 상기 제1 수직 부분들(VP1) 및 상기 제2 수직 부분(VP2)을 연결하는 수평 부분(HP)을 더 포함할 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은, 도 19b에 도시된 바와 같이, 상기 전극 분리 패턴(130)을 가로지르는 판(plate) 형태일 수 있다. 일부 실시예들에 따르면, 상기 채널 구조체들(CS)의 각각은, 상기 한 쌍의 스트링 선택 라인들(SSL)을 공통적으로 관통하는 적어도 하나의 더미 수직 부분(DVP)을 포함할 수 있다. 상기 더미 수직 부분(DVP)은, 상기 한 쌍의 제1 수직 부분들(VP1) 사이에 제공될 수 있다. 상기 제2 절연 패턴(IN2)은 상기 더미 수직 부분(DVP)을 가로지를 수 있다. 상기 더미 수직 부분(DVP)은 상기 제1 수직 부분들(VP1)을 형성하는 패터닝 공정의 공정 마진 향상을 위해 제공되는 더미 패턴으로, 채널로 기능하지 않을 수 있다.

본 변형예에 따르면, 상기 채널 구조체들(CS)의 각각은 상기 한 쌍의 상기 스트링 선택 라인들(SSL)을 각각 관통하는 적어도 한 쌍의 제1 수직 부분들(VP1)을 포함할 수 있고, 상기 한 쌍의 제1 수직 부분들(VP1)은 상기 비트 라인들(BL) 중 하나의 비트 라인에 공통적으로 연결될 수 있다. 이에 따라, 상기 비트 라인들(BL)의 패턴 밀도가 최소화될 수 있다.

도 15d를 다시 참조하면, 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이의 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.

본 변형예에 따르면, 도시된 바와 달리, 상기 셀 스트링들(CSTR)의 각각을 구성하는 상부 스트링들(CSTR1) 중 일부는, 전기적으로 서로 분리된 한 쌍의 스트링 선택 라인들(SSL) 중 하나에 연결될 수 있고, 상기 상부 스트링들(CSTR1) 중 다른 일부는, 상기 한 쌍의 스트링 선택 라인들(SSL) 중 다른 하나에 연결될 수 있다. 상기 한 쌍의 스트링 선택 라인들(SSL)에 각각 연결된, 한 쌍의 상부 스트링들(CSTR1)은 상기 비트 라인들(BL) 중 하나의 비트 라인에 공통적으로 연결될 수 있다.

도 23a 및 도 23b는 본 발명의 일 실시예에 따른 반도체 소자의 프로그램 동작 방법을 설명하기 위한 간략 회로도들이고, 도 24a 및 도 24b는 본 발명의 일 실시예에 따른 반도체 소자의 읽기 동작 방법을 설명하기 위한 간략 회로도들이다.

먼저, 도 15d를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 단위 셀 스트링(CSTR)은 상기 비트 라인들(BL) 중 상응하는 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 상기 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 상기 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다.

본 발명의 일 실시예에 따른 반도체 소자의 프로그램 동작은 파울러-노드하임 터널링(fowler nordheim tunneling) 원리를 이용하여 수행될 수 있다. 메모리 셀 트랜지스터(MCT)에 데이터를 프로그램하기 위해, 일 예로, 도 23a를 참조하면, 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가될 수 있다. 상기 상부 스트링들(CSTR1)에 각각 연결된 비트 라인들(BL0-BL3) 중 선택된 비트 라인(BL0)에 0V가 인가되고, 선택되지 않은 비트 라인들(BL1-BL3)에 전원 전압(Vcc)이 인가될 수 있다(여기서, Vcc>0). 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 상부 워드 라인들(WL1-WL4) 중 선택된 워드 라인(WL2)에 프로그램 전압(Vpgm)이 인가되고, 선택되지 않은 워드 라인들(WL1, WL3, WL4)에 패스 전압(Vpass)이 인가될 수 있다(여기서, Vpgm> Vpass> Vcc). 상기 스위칭 소자들(SW)에 0V가 인가될 수 있고, 이에 따라, 상기 선택된 비트 라인(BL0)과 상기 선택된 워드 라인(WL2)의 교차점에 제공되는 메모리 셀 트랜지스터(MCT)에 데이터가 프로그램될 수 있다.

다른 예로, 도 23b를 참조하면, 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가될 수 있다. 상기 상부 스트링들(CSTR1)에 각각 연결된 비트 라인들(BL0-BL3)에 각각 0V가 인가될 수 있다. 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 상부 워드 라인들(WL1-WL4)에 각각 패스 전압(Vpass)이 인가될 수 있고, 상기 스위칭 소자들(SW)에도 패스 전압(Vpass)이 인가될 수 있다. 상기 하부 스트링(CSTR2)에 연결된 하부 워드 라인들(WL5-WL8) 중 선택된 워드 라인(WL6)에 프로그램 전압(Vpgm)이 인가되고, 선택되지 않은 워드 라인들(WL5, WL7, WL8)에 패스 전압(Vpass)이 인가될 수 있다. 상기 하부 스트링(CSTR2)에 연결된 접지 선택 라인(GSL)에 0V가 인가되고, 상기 공통 소스 라인(CSL)에 전원 전압(Vcc)이 인가될 수 있다. 이에 따라, 상기 선택된 워드 라인(WL6)에 연결되고, 상기 하부 스트링(CSTR2)을 구성하는 메모리 셀 트랜지스터(MCT)에 데이터가 프로그램될 수 있다. 이 경우, 상기 단위 셀 스트링(CSTR)과 상기 비트 라인들(BL0-BL3)에 병렬로 연결된 인접 셀 스트링(CSTR)의 인접 스트링 선택 라인(SSL)에 0V가 인가되어, 상기 인접 셀 스트링(CSTR)의 메모리 셀 트랜지스터에 데이터가 프로그램되는 것이 방지될 수 있다.

본 발명의 일 실시예에 따른 반도체 소자의 읽기 동작은 메모리 셀 트랜지스터에 저장된 데이터에 의해 결정되는 읽기 전류를 이용하여 수행될 수 있다. 메모리 셀 트랜지스터(MCT)에 저장된 데이터를 읽기 위해, 일 예로, 도 24a를 참조하면, 상기 상부 스트링들(CSTR1)에 각각 연결된 비트 라인들(BL0-BL3) 중 선택된 비트 라인(BL0)에 V1 전압이 인가되고, 선택되지 않은 비트 라인들(BL1-BL3)에 0V가 인가될 수 있다(여기서, V1>0). 더하여, 상기 하부 스트링(CSTR2)에 연결된 상기 공통 소스 라인(CSL)에 0V가 인가되어, 상기 선택된 비트 라인(BL0)과 상기 공통 소스 라인(CSL) 사이에 전위차가 발생될 수 있다. 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 스트링 선택 라인(SSL)에 읽기 전압(Vread)이 인가될 수 있다. 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 상부 워드 라인들(WL1-WL4) 중 선택된 워드 라인(WL2)에 V2 전압이 인가되고, 선택되지 않은 워드 라인들(WL1, WL3, WL4)에 읽기 전압(Vread)이 인가될 수 있다(여기서, Vread> V1> V2). 상기 스위칭 소자들(SW), 및 상기 하부 스트링(CSTR2)에 연결된 하부 워드 라인들(WL5-WL8)과 접지 선택 라인(GSL)에 각각 읽기 전압(Vread)이 인가될 수 있다. 이에 따라, 상기 선택된 비트 라인(BL0)에 직렬로 연결된 스트링 선택 트랜지스터(SST), 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터(GST) 중, 선택된 메모리 셀 트랜지스터(MST)를 제외한 나머지는 ON 상태에 있을 수 있다. 이 경우, 상기 선택된 메모리 셀 트랜지스터(MCT)에 저장된 데이터에 의해 읽기 전류가 결정될 수 있다.

다른 예로, 도 24b를 참조하면, 상기 상부 스트링들(CSTR1)에 각각 연결된 비트 라인들(BL0-BL3)에 각각 V1 전압이 인가되고, 상기 하부 스트링(CSTR2)에 연결된 상기 공통 소스 라인(CSL)에 0V가 인가되어, 상기 비트 라인들(BL0-BL3)과 상기 공통 소스 라인(CSL) 사이에 전위차가 발생될 수 있다(여기서, V1>0). 상기 상부 스트링들(CSTR1)에 공통적으로 연결된 스트링 선택 라인(SSL) 및 상기 상부 워드 라인들(WL1-WL4)에 읽기 전압(Vread)이 인가될 수 있고, 상기 스위칭 소자들(SW)에 읽기 전압(Vread)이 인가될 수 있다. 상기 하부 워드 라인들(WL5-WL8) 중 선택된 워드 라인(WL6)에 V2 전압이 인가되고, 선택되지 않은 워드 라인들(WL5, WL7, WL8) 및 상기 접지 선택 라인(GSL)에 읽기 전압(Vread)이 인가될 수 있다. 이에 따라, 상기 상부 스트링들(CSTR1)을 구성하는 스트링 선택 트랜지스터들(SST), 및 메모리 셀 트랜지스터들은 모두 ON 상태에 있을 수 있고, 상기 하부 스트링(CSTR2)을 구성하는 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들 중, 선택된 메모리 셀 트랜지스터(MST)를 제외한 나머지는 ON 상태에 있을 수 있다. 이 경우, 상기 선택된 메모리 셀 트랜지스터(MCT)에 저장된 데이터에 의해 읽기 전류가 결정될 수 있다. 더하여, 이 경우, 상기 단위 셀 스트링(CSTR)과 상기 비트 라인들(BL0-BL3)에 병렬로 연결된 인접 셀 스트링(CSTR)의 인접 스트링 선택 라인(SSL)에 0V가 인가되어, 상기 인접 셀 스트링(CSTR)에서 읽기 동작이 수행되는 것이 방지될 수 있다.

도시되지 않았지만, 본 발명의 일 실시예에 따른 반도체 소자의 소거 동작은 핫-홀 인젝션(hot-hole injection) 원리를 이용하여 수행될 수 있다.

도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.

메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.

컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.

메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.

인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.

도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.

도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.

SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

CS: 채널 구조체 HP: 수평 부분
VP1, VP2: 수직 부분들 SSL: 스트링 선택 라인
GSL: 접지 선택 라인 WL, WL1, WL2: 워드 라인들
GS: 게이트 구조체 BL: 비트 라인들
PLG: 플러그들 CSL, CSL1, CLS2: 공통 소스 라인들
SW: 스위칭 소자들

Claims

기판 상의 비트 라인들;
상기 기판과 상기 비트 라인들 사이에 제공되는 게이트 구조체;
상기 게이트 구조체와 상기 비트 라인들 사이에 제공되는 공통 소스 라인; 및
상기 비트 라인들과 상기 공통 소스 라인을 연결하는 채널 구조체들을 포함하되,
상기 채널 구조체들의 각각은:
상기 게이트 구조체를 관통하여 상기 비트 라인들에 연결되는 복수 개의 제1 수직 부분들;
상기 게이트 구조체를 관통하여 상기 공통 소스 라인에 연결되는 제2 수직 부분; 및
상기 기판과 상기 게이트 구조체 사이에 제공되고, 상기 제1 수직 부분들 및 상기 제2 수직 부분을 연결하는 수평 부분을 포함하는 반도체 소자.
청구항 1에 있어서,
상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 비트 라인들 중 상응하는 비트 라인들에 각각 연결되는 반도체 소자.
청구항 1에 있어서,
상기 게이트 구조체는:
상기 기판 상에 적층된 복수 개의 워드 라인들;
상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인; 및
상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인을 포함하되,
상기 워드 라인들은 상기 기판과 상기 스트링 선택 라인 사이의 상부 워드 라인들, 및 상기 기판과 상기 접지 선택 라인 사이의 하부 워드 라인들을 포함하고,
상기 하부 워드 라인들은 상기 기판의 상면에 평행한 방향으로 상기 상부 워드 라인들로부터 이격되는 반도체 소자.
청구항 3에 있어서,
상기 채널 구조체들의 각각에 있어서,
상기 제1 수직 부분들은 상기 상부 워드 라인들 및 상기 스트링 선택 라인을 각각 관통하고,
상기 제2 수직 부분은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 관통하는 반도체 소자.
청구항 4에 있어서,
상기 채널 구조체들의 각각에 있어서, 상기 수평 부분은 상기 상부 워드 라인들 아래에서 상기 하부 워드 라인들 아래로 연장되는 반도체 소자.
청구항 3에 있어서,
상기 게이트 구조체를 관통하는 전극 분리 패턴을 더 포함하되,
상기 전극 분리 패턴은 상기 스트링 선택 라인과 상기 접지 선택 라인 사이, 및 상기 상부 워드 라인들과 상기 하부 워드 라인들 사이에 배치되는 반도체 소자.
청구항 3에 있어서,
상기 채널 구조체들의 각각에 있어서,
상기 제1 수직 부분들은 상기 상부 워드 라인들 및 상기 스트링 선택 라인을 각각 관통하고,
상기 제2 수직 부분은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 관통하고,
상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 워드 라인들은 각각 제1 방향으로 연장되고, 상기 스트링 선택 라인과 상기 접지 선택 라인은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되되,
상기 채널 구조체들은 상기 제2 방향으로 서로 인접하는 한 쌍의 채널 구조체들을 포함하고,
상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 공유하는 반도체 소자.
청구항 7에 있어서,
상기 한 쌍의 상기 채널 구조체들 중 하나의 상기 제1 수직 부분들은, 상기 스트링 선택 라인 및 상기 상부 워드 라인들을 각각 관통하고,
상기 한 쌍의 상기 채널 구조체들 중 다른 하나의 상기 제1 수직 부분들은, 상기 접지 선택 라인 및 상기 하부 워드 라인들을 사이에 두고 상기 스트링 선택 라인 및 상기 상부 워드 라인들로부터 이격된, 다른 스트링 선택 라인 및 다른 상부 워드 라인들을 각각 관통하는 반도체 소자.
청구항 1에 있어서,
상기 공통 소스 라인은 서로 분리된 제1 공통 소스 라인 및 제2 공통 소스 라인을 포함하고,
상기 채널 구조체들의 각각의 상기 제2 수직 부분은, 상기 제1 공통 소스 라인 및 상기 제2 공통 소스 라인에 각각 연결되는 한 쌍의 제2 수직 부분들을 포함하는 반도체 소자.
청구항 9에 있어서,
상기 채널 구조체들의 각각에 있어서, 상기 제1 수직 부분들은 상기 비트 라인들 중 상응하는 비트 라인들에 각각 연결되는 반도체 소자.
청구항 9에 있어서,
상기 게이트 구조체는:
상기 기판 상에 적층된 복수 개의 워드 라인들;
상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인; 및
상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인을 포함하되,
상기 워드 라인들은 상기 기판과 상기 스트링 선택 라인 사이의 상부 워드 라인들, 및 상기 기판과 상기 접지 선택 라인 사이의 하부 워드 라인들을 포함하고, 상기 하부 워드 라인들은 상기 기판의 상면에 평행한 방향으로 상기 상부 워드 라인들로부터 이격되고,
상기 채널 구조체들의 각각에 있어서,
상기 제1 수직 부분들은 상기 스트링 선택 라인 및 상기 상부 워드 라인들을 각각 관통하고,
상기 한 쌍의 제2 수직 부분들은 상기 접지 선택 라인 및 상기 하부 워드 라인들을 각각 관통하는 반도체 소자.
청구항 11에 있어서,
상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 워드 라인들은 각각 제1 방향으로 연장되고, 상기 스트링 선택 라인과 상기 접지 선택 라인은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되되,
상기 채널 구조체들은 상기 제2 방향으로 서로 인접하는 한 쌍의 채널 구조체들을 포함하고,
상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은 상기 하부 워드 라인들 및 상기 접지 선택 라인을 공유하는 반도체 소자.
청구항 12에 있어서,
상기 한 쌍의 상기 채널 구조체들의 상기 제2 수직 부분들은, 평면적 관점에서, 상기 기판 상에 지그재그 형태로 배열되는 반도체 소자.
청구항 1에 있어서,
상기 게이트 구조체는:
상기 기판 상에 적층된 복수 개의 워드 라인들;
상기 워드 라인들 및 상기 비트 라인들 사이의 스트링 선택 라인;
상기 워드 라인들 및 상기 공통 소스 라인 사이의 접지 선택 라인; 및
상기 워드 라인들 및 상기 공통 소스 라인 사이에 제공되고, 상기 스트링 선택 라인을 사이에 두고 상기 접지 선택 라인으로부터 이격되는 인접 접지 선택 라인을 포함하되,
상기 접지 선택 라인 아래에 배치되는 워드 라인들은, 상기 스트링 선택 라인 아래에 배치되는 워드 라인들로부터 상기 기판의 상면에 평행한 방향으로 이격되고,
상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들 상에, 수평적으로 서로 분리된 상기 스트링 선택 라인과 상기 인접 접지 선택 라인이 배치되는 반도체 소자.
청구항 14에 있어서,
상기 스트링 선택 라인과 상기 인접 접지 선택 라인 사이에 제공되는 절연 패턴을 더 포함하는 반도체 소자.
청구항 15에 있어서,
상기 워드 라인들, 상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 인접 접지 선택 라인은 각각 제1 방향으로 연장되고,
상기 스트링 선택 라인, 상기 접지 선택 라인, 및 상기 인접 접지 선택 라인은, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고,
상기 접지 선택 라인 아래에 배치되는 워드 라인들은, 상기 스트링 선택 라인 아래에 배치되는 워드 라인들로부터 상기 제2 방향으로 이격되되,
상기 절연 패턴은 상기 제1 방향으로 연장되는 라인 형태인 반도체 소자.
청구항 14에 있어서,
상기 게이트 구조체는, 상기 워드 라인들 및 상기 비트 라인들 사이에 제공되고, 상기 접지 선택 라인을 사이에 두고 상기 스트링 선택 라인으로부터 이격되는 인접 스트링 선택 라인을 더 포함하되,
상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들 상에, 수평적으로 서로 분리된 상기 접지 선택 라인과 상기 인접 스트링 선택 라인이 배치되는 반도체 소자.
청구항 14에 있어서,
상기 채널 구조체들의 각각에 있어서,
상기 제1 수직 부분들은 상기 스트링 선택 라인 및 상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들을 관통하고,
상기 제2 수직 부분은 상기 접지 선택 라인 및 상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들을 관통하는 반도체 소자.
청구항 18에 있어서,
상기 채널 구조체들의 각각에 있어서, 상기 수평 부분은 상기 스트링 선택 라인 아래에 배치되는 상기 워드 라인들의 아래에서, 상기 접지 선택 라인 아래에 배치되는 상기 워드 라인들 아래로 연장되는 반도체 소자.
청구항 14에 있어서,
상기 스트링 선택 라인은 수평적으로 서로 분리된 한 쌍의 스트링 선택 라인들을 포함하고,
상기 채널 구조체들의 각각에 있어서,
상기 제1 수직 부분들 중 적어도 한 쌍은 상기 한 쌍의 상기 스트링 선택 라인들을 각각 관통하여, 상기 비트 라인들 중 하나의 비트 라인에 공통적으로 연결되는 반도체 소자.