KR101623547B1 - 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 - Google Patents

재기입가능한 3차원 반도체 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR101623547B1
KR101623547B1 KR1020090124990A KR20090124990A KR101623547B1 KR 101623547 B1 KR101623547 B1 KR 101623547B1 KR 1020090124990 A KR1020090124990 A KR 1020090124990A KR 20090124990 A KR20090124990 A KR 20090124990A KR 101623547 B1 KR101623547 B1 KR 101623547B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor
semiconductor film
region
films
Prior art date
Application number
KR1020090124990A
Other languages
English (en)
Other versions
KR20110068145A (ko
Inventor
손용훈
황기현
백승재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090124990A priority Critical patent/KR101623547B1/ko
Priority to US12/968,595 priority patent/US8450176B2/en
Priority to CN201010589009.2A priority patent/CN102097387B/zh
Publication of KR20110068145A publication Critical patent/KR20110068145A/ko
Application granted granted Critical
Publication of KR101623547B1 publication Critical patent/KR101623547B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

재기입가능한 3차원 반도체 메모리 장치의 제조 방법이 제공된다. 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 복수의 박막들로 구성되는 박막 구조체를 형성하고, 박막 구조체를 패터닝하여, 기판을 노출시키는 관통 영역을 형성하고, 관통 영역의 내벽에 반도체막을 컨포말하게 형성하고, 반도체막을 표면 처리하여, 관통 영역에 노출된 반도체막의 표면에 산화 패시베이션막을 형성하는 것을 포함한다.
3차원 구조, 반도체막, 표면 처리

Description

재기입가능한 3차원 반도체 메모리 장치의 제조 방법{Method for manufacturing rewriteable three dimensional memory device}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 재기입가능한 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 채널이 형성되는 반도체막의 전기적 특성을 향상시킬 수 있는 재기입가능한 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 복수의 박막들로 구성되는 박막 구조체를 형성하고, 박막 구조체를 패터닝하여, 기판을 노출시키는 관통 영역을 형성하고, 관통 영역의 내벽에 반도체막을 컨포말하게 형성하고, 반도체막을 표면 처리하여, 관통 영역에 노출된 반도체막의 표면에 산화 패시베이션막을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원적으로 배열된 메모리 트랜지스터들을 구비하는 3차원 반도체 메모리 장치의 제조 방법에 있어서, 3차원 메모리 반도체 장치의 제조 방법은, 복수의 메모리 트 랜지스터들의 채널 영역들로 사용되면서 기판에 수직한 실린더 형태를 갖는 복수의 반도체막들을 형성하고, 반도체막을 표면 처리하여, 반도체막들의 내부 표면에 산화 패시베이션막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 3차원으로 배열되는 메모리 셀 트랜지스터들의 채널로 이용되는 실린더 형태의 반도체막의 후면을 표면 처리하여 산화 패시베이션막을 형성함으로써, 실린더 형태의 반도체막 내부에 채워지는 매립막과 반도체막의 경계에서 결정구조 차이에 의한 계면 트랩 밀도(interface trap density)를 줄일 수 있다. 그러므로, 기판에 대해 수직한 반도체막을 채널로 사용하는 트랜지스터들의 전기적 특성(예를 들어, 전하 이동도)을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이 고, 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL3)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판(100)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 도 1b에 도시된 것처럼, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL0-BL3) 사이)에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 기둥(PL) 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 기둥(PL) 사이 또는 스트링 선택 라인들(SSL)과 반도체 기둥(PL) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥(PL)은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
이하, 도 3 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 3차원 반 도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다. 도 4 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 박막 구조체를 형성한다(S10).
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
박막 구조체는 복수의 절연막들(211~216: 210) 및 복수의 희생막들(SC1~SC6: SC)을 포함할 수 있다. 절연막들(210) 및 희생막들(SC)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 절연막들(210) 및 희생막들(SC)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들어, 절연막(210)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나일 수 있으며, 희생막(SC)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막(210)과 다른 물질일 수 있다.
일 실시예에 따르면, 박막 구조체를 형성하기 전에, 기판(100) 내에 또는 기판(100) 상에 도전 영역을 형성하는 단계를 더 포함할 수 있다. 기판(100)이 반도체 특성을 갖는 물질일 경우, 도전 영역은 기판(100) 내에 형성되는 불순물 영역일 수 있다. 기판(100)이 절연성 물질인 경우, 도전 영역은 기판(100) 상에 배치되는 도전막 또는 도전 패턴일 수 있다. 일 실시예에 따르면, 도전 영역은 공통 소오 스 라인으로 사용될 수 있다.
도 3 및 도 5를 참조하면, 박막 구조체를 패터닝하여, 기판(100)의 상부면을 노출시키는 복수의 제 1 관통 영역들(50)을 형성한다(S20).
이 실시예에 따르면, 제 1 관통 영역들(50) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 또한, 제 1 관통 영역들(50)은 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
구체적으로, 제 1 관통 영역들(50)을 형성하는 단계는, 박막 구조체 상에 제 1 관통 영역들(50)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체를 이방성 식각하는 단계를 포함할 수 있다. 제 1 관통 영역들(50)은 2차원적으로 그리고 규칙적으로 형성될 수 있다. 예를 들면, 제 1 관통 영역들(50)의 위치는 (x0+n*a, y0+m*b)의 좌표 집합에 의해 기술될 수 있다(여기서, x0 및 y0는 기준점의 좌표이고, n 및 m은 셀 어레이의 크기 내에서 선택되는 자연수들이고, a 및 b는 상수들이다).
도 3 및 도 6을 참조하면, 제 1 관통 영역들(50) 내에 반도체막(300)을 형성한다(S30).
반도체막(300)은 기판(100) 또는 도전 영역의 상부면에 직접 접촉하도록 형성될 수 있다. 반도체막(300)은 제 1 관통 영역들(50)의 내벽들을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 이러한 경우, 반도체막(300)은 중공형 실린더 형태로 형성될 수 있다.
반도체막(300)은 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 형성 되는 반도체 물질들 중의 한가지일 수 있으면, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다. 또한, 기판(100)과 반도체막(300) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
한편, 반도체막(300)의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 반도체막(300)의 두께가 반도체막(300)에 생성될 공핍 영역의 폭과 실질적으로 동일한 경우, 3차원 반도체 메모리 장치의 동작시 반도체막(300)이 완전 공핍될 수 있다.
반도체막(300)의 두께가 감소함에 따라 반도체막(300)에 생성될 공핍 영역의 폭과 실질적으로 동일할 수 있으며, 이러한 경우 트랜지스터의 채널로 사용되는 반도체막(300)의 후면(즉, 제 1 매립 패턴(310)과 접하는 면) 상태가 전하 이동도에 미치는 영향이 증가한다.
반도체막들(300)은 그것들이 접촉하는 기판(100)과 동일한 도전형을 갖도록 형성된다. 그 결과, 반도체막들(300)은 기판(100)과 다이오드를 구성하지 않기 때문에, 반도체막들(300)은 기판(100)과 등전위를 가질 수 있다.
도 3 및 도 7을 참조하면, 내부에 갭 영역을 갖는 반도체막(300)들 내부에 제 1 매립 패턴을 형성한다(S50).
제 1 매립 패턴들(310)은 반도체막(300)이 형성된 제 1 관통 영역(50)을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 제 1 매립 패턴들(310)은 실리콘 산화막 또는 SOG(Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 즉, 제 1 매립 패턴들(310)은 CVD-산화막, PECVD-산화막, HDP 산화막 또는 SOG막일 수 있다. 즉, 실리콘 원자를 포함하는 반응 가스(예를 들어, SiH4 가스 등)와 산소 원자를 포함하는 반응 가스(예를 들어, O2 가스)를 이용하여 반도체막(300) 내부에 실리콘 산화막을 증착함으로써 제 1 매립 패턴(310)을 형성할 수 있다.
일 실시예에 따르면, 수소 또는 중수소를 포함하는 가스 분위기에서, 반도체막(300)이 형성된 결과물을 처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 반도체막(300) 내에 존재하는 결정 결함들을 치유할 수 있다.
한편, 본 발명의 실시예들에 따르면, 중공형 실린더 형태(hollow cylindrical type)의 반도체막(300)의 외벽은 제 1 관통 영역(50)에 노출된 박막 구조체와 접할 수 있으며, 중공형 실린더 형태의 반도체막(300)의 내벽은 관통 영역을 채우는 제 1 매립 패턴(310)과 접할 수 있다. 이러한 경우, 제 1 매립 패턴(310)과 반도체막(300) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다. 그리고, 실리콘 산화물로 이루어진 제 1 매립 패턴(310)과 폴리실리콘으로 이루어진 반도체막(300)의 경계면에는 다량의 결함들이 존재할 수 있다. 예를 들어, 실리콘 원자들간의 약한 결합(weak Si-Si bonding), 실리콘 원자와 산소 원자간의 비이상적 결합(strained Si-O bonding), 실리콘 원자의 댕글링 본드(Si dangling bonding)과 같은 여러 가지 결함들이 존재할 수 있다.
즉, 제 1 매립 패턴(310)과 반도체막(300)이 접하는 계면에는 결정 결함들이 존재할 수 있으며 불균일한 모폴로지(morphology)를 가질 수 있다. 또한, 제 1 매립 패턴(3100과 반도체막(300)의 결정성 차이로 인해 계면 트랩 밀도(interface trap density)가 증가될 수 있다. 제 1 매립 패턴(310)과 반도체막(300) 사이의 계면 트랩은 채널로 이용되는 반도체막(300)의 특성을 열화시킬 수 있다.
이에 따라, 제 1 매립 패턴(310)을 형성하기 전에 제 1 관통 영역(50)에 노출된 반도체막(300)의 내측벽을 표면 처리한다(S40).
반도체막(300)의 표면 처리 공정은 반도체막(300)의 표면에 존재하는 반도체 원자를 산소 원자와 화학적으로 결합시킨다. 이에 따라, 반도체막(300)의 표면에 산화 패시베이션막(302)이 형성될 수 있다. 즉, 반도체막(300)의 표면처리 공정 동안, 반도체막(300)의 표면에 존재하는 실리콘 원자들이 소모되면서 실리콘 산화막이 형성될 수 있다. 이와 같은 반도체막의 표면 처리 공정을 수행함으로써, 반도체막(300)의 갭 영역을 채우는 제 1 매립 패턴(310)을 형성할 때, 반도체막(300)과 산화막 사이에서 계면 트랩 밀도를 줄일 수 있다.
구체적으로, 반도체막(300)의 표면 처리 공정으로서 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정이 수행될 수 있다.
열산화 공정으로는 O2, O2/N2 또는 O2/N2O 가스를 이용하여 고온에서 산화막을 형성하는 건식 열산화 공정 또는 H2/O2 또는 H2O를 이용하여 고온에서 산화막을 형성하는 습식 열산화 공정이 수행될 수 있다.
또한, 라디칼 산화 공정은 소스 가스로서, 산소 가스 및/또는 수소 가스 및/또는 염화 수소 가스를 사용할 수 있으며, 소스 가스를 라디칼 상태로 활성화시켜 반도체막과 반응시킨다. 라디칼 산화 공정에 의하면 반도체막(300)의 표면에서 산화 반응이 활발하게 일어날 수 있으며, 반도체막(300)의 표면 전체에 균일한 산화 패시베이션막(302)을 형성할 수 있다.
또한, 반도체막(300)의 산화 공정시, 할로겐을 포함하는 가스를 첨가할 수 있다. 할로겐을 포함한 분위기 중에서, 반도체막(300)을 산화함으로써, 할로겐을 포함한 산화 패시베이션막(302)이 형성될 수 있다. 할로겐을 포함하는 가스로는, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2 및 Br2 중에서 선택된 하나 이상의 가스가 사용될 수 있다. 산화 패시베이션막이 할로겐 원소를 포함하는 경우, 할로겐 원소에 의해 반도체막(300) 표면의 결함들이 게터링될 수 있다.
표면 처리 공정을 통해, 반도체막(300)의 내측면(즉, 채널의 후면)에는 산화 패시베이션막(302)이 형성될 수 있다. 표면 처리 공정을 통해 형성된 산화 패시베이션막(302)은 반도체막(300)의 표면에 존재하는 결함들을 줄이거나 제거할 수 있다. 즉, 표면 처리 공정을 통해 반도체막(300)과 제 1 매립 패턴(310) 사이의 계면 트랩 밀도(interface trap density)를 감소시킬 수 있다. 그러므로, 3차원 반도체 메모리 장치의 동작시, 채널로 사용되는 반도체막(300)에서 전하의 이동도를 향상시킬 수 있다.
도 3 및 도 8 내지 도 9를 참조하면, 차례로 적층되어 상기 반도체막 들(300)의 측벽을 마주보는 도전 패턴들(201~206)을 형성하는 수평 배선 구조체(200)를 형성한다.
수평 배선 구조체(200)를 형성하는 단계는, 반도체막들(300) 사이에 상기 박막 구조체를 구성하는 박막들 중의 일부 또는 전부를 관통하는 제 2 관통 영역(225)을 형성하는 단계(S60) 및 박막 구조체의 희생막들을 도전성 물질막으로 대체(replace)하는 단계(S70)를 포함할 수 있다.
구체적으로, 도 8에 도시된 것처럼, 제 2 관통 영역(225)은 반도체막들(300)로부터 이격되어, 희생막 구조체(SC) 및 절연막 구조체(210)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 제 2 관통 영역(225)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 제 2 관통 영역(225)은 적어도 희생막들(SC1~SC6) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다. 변형된 실시예에 따르면, 공통 소오스 라인으로 사용될 수 있는, 상기 도전 영역(미도시)은 제 2 관통 영역(225) 하부의 기판(100) 내에 국소적으로 형성될 수 있다. 도전 영역은 제 2 관통 영역(225)이 형성된 박막 구조체를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
대체 단계(S70)는, 도 8 도시된 것처럼, 제 2 관통 영역들(225)에 의해 그 측벽들이 노출된 희생막들(SC)을 선택적으로 제거하여, 절연막들(210) 사이에 리세스 영역들(226)을 형성한 후, 도 9에 도시된 것처럼, 리세스 영역들(226) 각각의 내부에 정보저장막(230) 및 도전 패턴들(201~206)을 형성하는 단계를 포함할 수 있다.
리세스 영역들(226)은 제 2 관통 영역(225)으로부터 절연막들(210) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 반도체막들(300)의 측벽들을 노출시키도록 형성될 수 있다. 리세스 영역들(226)을 형성하는 단계는 절연막들(210)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SC)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(SC)이 실리콘 질화막이고, 절연막들(210)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
정보저장막(230) 및 도전 패턴들(201~206: 200)을 형성하는 단계는 제 2 관통 영역들(225) 및 리세스 영역들(226)을 차례로 덮는 정보저장막(230) 및 도전막을 형성하는 단계, 및 제 2 관통 영역(225) 내에서 도전막을 제거하여 리세스 영역들(226) 내에 도전 패턴들(201~206)을 남기는 단계를 포함할 수 있다. 이어서, 도 9에 도시된 것처럼, 제 2 관통 영역(225)를 채우는 전극 분리 패턴(265)이 더 형성될 수 있다. 도전 패턴들(201~206)은 수평배선 구조체(200)를 구성할 수 있다.
정보저장막(230)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 리세스 영역들(226)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보저장막(230)은 리세스 영역들(226)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 정보저장막(230)은 전하저장막을 포함할 수 있다. 예를 들면, 정보저장막(230)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 실시예에 따르면, 정보저장막(230)은 터널 절연막 및 블록킹 절연막을 더 포함할 수 있고, 터널 절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함하고, 블록킹 절연막은 알루미늄 산화막, 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함할 수 있다.
도전막은, 정보저장막(230)에 의해 덮인, 리세스 영역들(226) 및 제 2 관통 영역들(225)을 채우도록 형성될 수 있다. 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 정보저장막(230) 및 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
제 2 관통 영역(225) 내에서 도전막을 제거하는 단계는, 박막 구조체를 구성하는 최상부의 절연막(SC) 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 도전막을 이방성 식각하는 단계를 포함할 수 있다. 제 2 관통 영역(225) 내에서 도전막이 제거될 경우, 도전막은 수직적으로 분리된 도전 패턴들(201~206)을 형성한다. 즉, 도전 패턴들(201~206)은 리세스 영역들(226) 내에 국소적으로 형성될 수 있으며, 수평 배선 구조체(200)를 구성할 수 있다.
전극 분리 패턴(265)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 도전막이 제거된 제 2 관통 영역(225)을 채우는 단계를 포함한다. 일 실시예에 따르면, 전극 분리 패턴(265)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다.
일 실시예에 따르면, 전극 분리 패턴(265)을 형성하기 전에, 기판(100)에 불순물 영역(102)을 형성할 수 있다. 불순물 영역(102)은 기판(100)과 다른 도전형을 갖도록 형성될 수 있으며, 이 경우 도 3을 참조하여 설명된 공통 소오스 전극(CSL)으로 사용될 수 있다.
도 10을 참조하면, 제 1 매립 패턴(310) 및 반도체막(300)의 상부 영역들에 콘택 패드(D)가 형성될 수 있다.
반도체막들(300)을 전기적으로 연결하는 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)은 도시된 것처럼 제 2 관통 영역(225) 또는 수평배선 구조체(200)를 가로지르는 방향을 따라 형성될 수 있다. 한편, 비트라인들(BL)은 콘택 플러그(미도시)에 의해 반도체막들(300)과 연결될 수도 있다.
이하, 도 3 및 도 11 내지 도 17을 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 3 및 도 11을 참조하면, 도 4를 참조하여 설명한 것과 유사하게, 박막 구조체를 형성하고, 박막 구조체를 패터닝하여 기판(100)의 상부면을 노출시키는 제 1 관통 영역들(50)을 형성한다. 이 실시예에 따르면, 제 1 관통 영역들(50) 각각은 홀 형태가 아니라 라인 또는 스트라이프 형태로 형성될 수 있다. 또한, 제 1 관통 영역(50)은 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
도 3 및 도 12를 참조하면, 도 6을 참조하여 설명한 바와 같이, 제 1 관통 영역(50)의 내측벽을 덮는 반도체막(300)을 형성한다. 이 실시예에 따르면, 반도체막(300)은 화학적 기상 증착 기술을 사용하여 제 1 관통 영역(50)의 내측벽을 콘포말하게 덮도록 형성될 수 있다. 즉, 반도체막(300)은 라인 형태로 형성된 제 1 관통 영역(50)의 내벽을 덮으며, 내부에 갭 영역을 가질 수 있다.
도 3 및 도 13을 참조하면, 도 7을 참조하여 설명한 바와 같이, 반도체막(300)의 내측벽을 표면 처리하고, 반도체막(300)의 갭 영역 내에 제 1 매립 패턴(310)을 형성한다.
즉, 제 1 관통 영역(50)에 노출된 반도체막(300)의 내벽을 산화시켜 산화 패시베이션막(302)을 형성한다. 산화 패시베이션막(302)은 폴리실리콘으로 이루어진 반도체막(300)의 실리콘 원자를 외부에서 제공된 산소 원자와 반응시켜 형성될 수 있다. 이후, 실리콘 원자를 제공하는 반응 가스(예를 들어, SiH4 가스 등)와 산소 원자를 제공하는 반응 가스(예를 들어, O2 가스)를 이용하여, 반도체막(300) 내부에 실리콘 산화막을 증착함으로써 제 1 매립 패턴(310)을 형성할 수 있다.
도 14를 참조하면, 제 1 매립 패턴들(310)을 형성한 후, 반도체막(300)을 패터닝하여, 제 1 관통 영역 내에 서로 분리된 복수 개의 반도체 패턴들(301)을 형성할 수 있다. 복수의 반도체 패턴들(301)을 형성한 후, 반도체 패턴들(301) 사이의 공간을 채우는 제 2 매립 패턴들(320)을 더 형성할 수 있다.
반도체 패턴들(301)을 형성하는 단계는 제 1 관통 영역들(50)의 장축을 가로지르는 식각 마스크 패턴들을 사용하여 제 1 매립 패턴들(310)을 패터닝함으로써 반도체막(300)의 내측벽을 노출시키는 단계 및 노출된 반도체막(300)의 내측벽을 식각하여 반도체 패턴들(301)을 수평적으로 분리시키는 단계를 포함할 수 있다.
제 2 매립 패턴(320)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 일 실시예에 따르면, 제 2 매립 패턴들(320)을 형성하는 단계는 분리된 반도체 패턴들(301) 사이의 공간을 채우는 제 2 매립막을 형성한 후, 박막 구조체의 상부면이 노출될 때까지 제 2 매립막 및 반도체 패턴들(301)을 평탄화 식각하는 단계를 포함할 수 있다. 이 경우, 반도체 패턴들(301)은 노드 분리되어, 제 1 관통 영역(50) 및 제 2 매립 패턴(320) 내에 국소적으로 형성될 수 있다.
이후, 도 3 및 도 8 내지 도 9를 참조하여 설명한 바와 같이, 차례로 적층되어 반도체 패턴들(301)의 측벽을 마주보는 도전 패턴들(201~206)을 형성하는 수평 배선 구조체 형성 공정을 실시한다. 수평 배선 구조체 형성 공정은 반도체 패턴들(301) 사이에 박막 구조체를 구성하는 박막들 중의 일부 또는 전부를 관통하는 제 2 관통 영역들(225)을 형성하는 단계(S60) 및 박막 구조체의 희생막들을 도전성 물질막으로 대체(replace)하는 단계(S70)를 포함할 수 있다.
제 2 관통 영역들(225)을 형성하는 단계(S60)는 도 8 및 도 9를 참조하여 설명된 실시예의 그것과 동일하게 실시될 수 있다. 또한, 희생막들(SC)을 도전성 물질로 대체(replace)하는 단계(S70)에서, 리세스 영역들(226)은 정보저장막(230) 및 도전 패턴들(201~206)으로 채워질 수 있으며, 도전 패턴들(201~206)은 제 2 관통 영역을 채우는 전극 분리 패턴(265)에 의해 공간적으로 분리될 수 있다. 또한, 일 실시예에 따르면, 전극 분리 패턴(265)을 형성하기 전에, 기판(100)에 불순물 영역(102)을 형성할 수 있다. 불순물 영역(102)은 기판(100)과 다른 도전형을 갖도록 형성될 수 있으며, 이 경우 도 3을 참조하여 설명된 공통 소오스 전극(CSL)으로 사용될 수 있다.
도 15를 참조하면, 제 1 매립 패턴(310) 및 반도체 패턴(301)의 상부 영역들에 콘택 패드(D)가 형성될 수 있다. 이후 반도체 패턴들(301)과 전기적으로 연결되는 비트 라인들(270)을 형성한다. 비트 라인들(270)을 형성하는 단계는, 수평배선 구조체(200)의 상부에 도전막을 증착하고, 도전막을 라인 형태로 패터닝하는 단계를 포함할 수 있다. 비트 라인들(270)은 도전 패턴들(201~206)을 가로질러 형성될 수 있다. 또한, 비트 라인들(270)은 반도체 패턴(301)과 직접 접촉될 수 있으며, 콘택 플러그를 통해 연결될 수도 있다.
이하, 도 16 내지 도 21을 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다. 도 17 내지 도 21은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 16 및 도 17을 참조하면, 기판(100) 상에 하부 게이트 절연막(110) 및 하부 게이트막(125)을 차례로 형성한다. 기판(100)은 메모리 셀들이 형성되는 셀 어레이 영역(또는, 셀 어레이 영역) 및 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변회로 영역을 포함할 수 있다.
하부 게이트 절연막(110)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 그 두께는 대략 40 옹스트롬 내지 300 옹스트롬일 수 있다. 한편, 알려진 것처럼, 플래시 메모리 소자는 다양한 두께 및 다양한 물질의 게이트 절연막들을 구비할 수 있으며, 이를 형성하는 방법들은 잘 확립되어 있다. 하부 게이트 절연막(110)은 이러한 플래시 메모리 소자의 공지된 게이트 절연막 형성 기술들 중의 적어도 한가지를 이용하여 형성될 수 있다.
하부 게이트막(125)은 게이트 전극으로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들면, 하부 게이트막(125)은 도핑된 다결정 실리콘과 같은 도전성 물질로 형성될 수 있다.
하부 게이트막(125)은 및 하부 게이트 절연막(110)은 각각 접지 선택 라인(GSL) 및 커패시터 유전막(CD)으로 사용될 수 있다.
하부 게이트막(125) 상에, 도 3을 참조하여 설명한 것과 유사하게, 박막 구조체를 형성한다(S110).
이 실시예에 따르면, 박막 구조체는 상부 게이트막들(201, 202, 203, 204, 205) 및 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 적층하여 형성된다. 이때, 층간절연막들(211~216)에 의해 서로 이격되면서 적층되는 상부 게이트막들(201~205)은 상부 게이트 구조체(200)를 구성하고, 이들 사이에 개재되는 층간절연막들(211~216)은 층간절연 구조체(210)를 구성한다.
본 발명에 따르면, 상부 게이트막들(201~205)은 워드라인 평면들(WL_PT) 또는 스트링 선택 라인들(SSL)로 사용된다. 따라서, 앞에서 설명한 것처럼, 상부 게이트막들(201~205) 사이의 간격(즉, 게이트 층간절연막들(211~216)의 두께)은 반도 체막(300)에 생성되는 반전 영역의 최대 폭보다 작은 범위를 갖도록 형성될 수 있다. 또한, 게이트 전극으로 사용될 수 있도록, 상부 게이트막들(201~205)은 도전성 물질들 중의 적어도 한가지로 형성된다. (예를 들면, 도핑된 다결정 실리콘.)
상부 게이트막들(201~205)은 본 발명에 따른 메모리 셀 트랜지스터의 게이트로 사용되기 때문에, 이들의 두께는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 상부 게이트막들(201~205)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 메모리 셀 트랜지스터들의 채널의 길이 방향이 기판(100)에 수직하기 때문에, 본 발명에 따른 반도체 메모리 장치의 집적도는 상부 게이트막들(201~205)의 두께에 독립적이다. 따라서, 상부 게이트막들(201~205)은 단채널 효과에 따른 기술적 문제를 예방할 수 있는 범위에서 선택될 수 있다.
게이트 층간절연막들(211~216)은 실리콘 산화막으로 형성될 수 있다. 상부 게이트막들에 인가되는 전위에 의한 반전 영역의 생성은 게이트 도전막들에 인가되는 전압에 의한 기생 전계(fringe field; FF)에 의해 제어될 수 있다. 이러한 반전 영역의 생성을 용이하게 만들기 위해, 게이트 층간절연막들(211~216)은 고유전막들을 더 포함할 수 있다. 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다. 이때, 상부 게이트막들(201~205) 및 하부 게이트 패턴(125)은 게이트 도전막들을 구성한다.
한편, 상부 게이트 구조체(200) 및 게이트 층간절연 구조체(210)를 구성하 는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
도 16 및 도 18을 참조하면, 상부 게이트 구조체(200), 게이트 층간절연 구조체(210) 및 하부 게이트 패턴(125)을 패터닝하여, 셀 어레이 영역에서 기판(100)의 상부면을 노출시키는 관통 영역들(220)을 형성한다(S120).
한편, 관통 영역들(220)의 측벽이 경사지게 형성될 경우, 메모리 셀 트랜지스터들의 채널 폭이 달라지기 때문에 메모리 셀들의 전기적 특성에서의 불균일함이 나타날 수 있다. 이를 최소화하기 위해, 즉, 관통 영역들(220)이 수직한 측벽을 가질 수 있도록, 관통 영역 형성을 위한 패터닝 공정은 이방성 식각 기술을 사용하여 실시될 수 있다. 변형된 실시예에 따르면, 셀간 전기적 특성의 균일성을 향상시키기 위해, 상부 게이트막들(201~205)이 서로 다른 두께를 갖도록 형성할 수도 있다.
도 16 및 도 19를 참조하면, 관통 영역들(220)이 형성된 결과물 상에 게이트 절연막(235, 즉, 정보 저장체)을 콘포말하게 형성한다(S130).
게이트 절연막(235)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중의 적어도 한가지일 수 있으며, 게이트 절연막으로 사용되는 공지된 다른 절연성 물질들 중의 한가지로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(235)은 정보 저장을 위한 박막을 포함할 수 있다. 예를 들면, 게이트 절연막(235)은 차례로 적층된 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 전하 저장막은 전하 트랩 사 이트들을 갖는 실리콘 질화막 또는 실리콘 산화질화막일 수 있으며, 정보 저장을 위한 박막으로 사용된다. 터널 절연막은 열산화막 또는 화학기상증착 실리콘 산화막일 수 있으며, 블록킹 절연막은 터널 절연막보다 높은 유전상수를 갖는 물질들 중의 적어도 한가지를 포함할 수 있다. 블록킹 절연막, 전하저장막 및 터널 절연막은 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 형성될 수 있다.
한편, 상술한 것처럼, 기판(100)은 관통 영역들(220)을 채우는 반도체막들(300)과 전기적으로 연결되다. 이를 위해서는, 기판(100)의 상부면을 노출시키는 것이 요구되므로, 관통 영역(220) 내에 게이트 절연막(235)을 패터닝하기 위한 식각 마스크로서 스페이서들을 형성한다. 스페이서들은, 관통 영역(220) 내에서 게이트 절연막(235)의 내측벽을 덮도록 형성되어, 게이트 절연막(235)을 식각하는 후속 패터닝 공정에서 게이트 절연막(235)에 대한 식각 손상을 감소시킨다.
일 실시예에 따르면, 스페이서들은 게이트 절연막(235)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 스페이서들에 접촉하는 게이트 절연막(235)이 실리콘 산화막일 경우, 스페이서들은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 스페이서들은 반도체막과 같은 물질로 형성될 수 있다. 예를 들면, 스페이서들은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 스페이서는 별도의 제거 공정 없이 반도체막(300)으로 사용될 수 있다.
이어서, 스페이서들을 식각 마스크로 사용하여 노출된 게이트 절연막(235)을 식각한다. 이에 따라, 관통 영역들(220)의 바닥에서 기판(100)의 상부면이 노출 된다. 이때, 식각 저지막(160)은 게이트 절연막(235)을 식각하는 동안 또는 그 전에 제거될 수 있다.
이어서, 관통 영역(220) 내에 반도체막들(300)을 형성한다(S140). 반도체막들(300)을 형성하기 전에, 게이트 절연막(235)에 대한 식각 손상을 최소화하면서, 스페이서들을 제거한다. 이어서, 게이트 절연막들(235)을 덮으면서 관통 영역(220)의 바닥에서 기판(100)과 접촉하는 반도체막을 형성한다. 반도체막(300)은 화학기상증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 반도체막(300)으로 사용된다. 이 경우, 반도체막은 다결정 또는 비정질 실리콘으로 형성될 수 있으며, 기판(100)과 반도체막(300) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
이때, 반도체막(300)은 게이트 절연막(235)이 형성된 관통 영역(220)를 콘포말하게 덮도록 형성될 수 있다. 즉, 반도체막(300)은 중공의 실린더 형태 또는 쉘 모양으로 형성될 수 있으며, 그 내부 공간은 절연성 물질로 채워질 수 있다. 한편, 반도체막의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
본 발명에 따르면, 반도체막들(300)은 그것들이 접촉하는 기판(100)과 동일한 도전형을 갖도록 형성된다. 그 결과, 반도체막들(300)은 기판(100)과 다이오드를 구성하지 않기 때문에, 반도체막들(300)은 기판(100)과 등전위를 가질 수 있다.
실린더 형태의 반도체막(300)을 형성한 후에는, 도 7을 참조하여 설명한 바와 같이, 반도체막을 표면 처리한다(S150). 반도체막(300)의 표면 처리 공정으로서 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정이 수행될 수 있다.
표면 처리 공정을 통해, 반도체막(300)의 내측면(즉, 채널의 후면)에는 산화 패시베이션막(302)이 형성될 수 있다. 표면 처리 공정을 통해 형성된 산화 패시베이션막(302)은 반도체막(300)의 표면에 존재하는 결함들을 줄이거나 제거할 수 있다.
이후, 반도체막(300) 및 산화 패시베이션막(302)이 형성된 관통 영역 내에 절연 물질로 이루어진 제 1 매립 패턴(310)을 형성한다(S160). 제 1 매립 패턴(310)과 반도체막(300)의 사이에 산화 패시베이션막(302)이 형성되므로, 반도체막(300)과 제 1 매립 패턴(310)의 계면에서의 계면 트랩 밀도(interface trap density)를 감소시킬 수 있다.
도 20을 참조하면, 반도체막들(300)의 상부 영역에는 셀 스트링들의 드레인 전극들로 사용되는 드레인 영역(D)이 형성된다.
이어서, 도 21을 참조하면, 최상부 상부 게이트막(205)을 패터닝하여 스트링 선택 라인들(270)을 형성한다. 스트링 선택 라인들(270) 각각은 반도체막들(300)을 일차원적으로 연결하도록 형성된다.
일 실시예에 따르면, 스트링 선택 라인들(270)을 형성하는 단계는, 드레인 영역들(D) 상에 도전막(270)을 형성한 후, 도전막(270), 최상부 게이트 층간절연막(216) 및 최상부 상부 게이트막(205)을 패터닝하는 단계를 포함할 수 있다. 도전막(270)은 후속 공정에서 반도체막(300)이 식각 손상을 입는 것을 예방하며, 반도 체막들(300)의 상부 영역(즉, 드레인 영역(D))과 직접 접촉할 수 있다. 이러한 직접적인 접촉을 고려하여, 도전막(270)은 반도체막(300)과 오믹 접촉할 수 있는 물질들 중의 한가지로 형성되는 것이 바람직하다.
이하, 도 16 및 도 22 내지 도 27을 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 22 내지 도 27은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 22를 참조하면, 셀 어레이 영역(Cell Array Region) 및 코어 영역(Core Region)을 갖는 기판(100)을 준비한다. 셀 어레이 영역의 상부면은 코어 영역의 상부면 보다 낮게 형성된다. 일 실시예에 따르면, 이러한 구조는 셀 어레이 영역에서 기판(100)을 리세스시키는 패터닝 단계를 통해 형성될 수 있다. 다른 실시예에 따르면, 이러한 구조는 기판(100) 상에 두 영역들 사이에 단차에 상응하는 두께를 갖는 소정의 박막을 형성한 후, 셀 어레이 영역에서 박막을 식각하는 단계를 통해 형성될 수 있다.
이후, 도시된 것처럼, 기판(100) 상에 절연막들(31, 32, 33, 34, 35) 및 도전막들(41, 42, 43, 44)을 차례로 그리고 반복적으로 증착한다. 이때, 절연막들(31~35) 및 도전막들(41~44)은 기판(100) 상에 콘포말하게 형성될 수 있다. 절연막들(31~35) 및 도전막들(41~44)의 총 두께는 셀 어레이 영역과 코어 영역 사이의 단차보다 작을 수 있다.
절연막들(31~35)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막일 수 있다. 한편, 도전막들(41~44) 사이에 개재되는 절연막들(32~34)의 두께들은 도 1에서 설명된 반전영역들의 중첩(overlap of inversion regions)을 위한 기술적 특징을 충족시키는 범위에서 선택될 수 있다. 하지만, 최상부의 절연막(35)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막들(31~34)보다 두꺼운 두께로 형성될 수 있다. 이에 더하여, 최하부의 절연막(31)은 최하부 중간배선(도 3의 141)과 기판(100) 또는 하부 불순물 영역(120) 사이의 절연 파괴(breakdown)를 예방할 수 있도록 도전막들(41~44) 사이에 개재되는 절연막들(32~34)보다 두꺼운 두께로 형성될 수 있다.
도전막들(41~44)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 도 1에 도시된 것처럼, 본 발명의 실시예들에 따른 메모리 셀 트랜지스터는 수직한 채널을 갖고, 도전막들(41~44)의 두께는 메모리 셀 트랜지스터의 채널 길이를 정의한다. 이런 측면에서, 도전막들(41~44)의 두께는 메모리 셀 트랜지스터의 채널 길이와 관련된 기술적 요구(예를 들면, 단채널 효과의 예방)를 충족시키는 범위에서 선택될 수 있다.
일 실시예에 따르면, 절연막들(31~35) 및 도전막들(41~44)을 형성하기 전에, 기판(100)의 셀 어레이 영역에 하부 불순물 영역(120)을 형성할 수 있다. 하부 불순물 영역(120)은 기판(100)과 다른 도전형을 갖도록 형성될 수 있으며, 이 경우 도 3을 참조하여 설명된 공통 소오스 전극(CSL)으로 사용될 수 있다.
도 23을 참조하면, 절연막들(31~35) 및 도전막들(41~44)을 패터닝하여, 기판(100)의 상부면을 노출시키는 트렌치들(T)을 정의하는 중간배선 구조체들(200)을 형성한다. 중간배선 구조체(200)는, 절연막들(31~35) 및 도전막들(41~44)이 패터닝됨으로써 형성되는, 절연막 패턴들(131, 132, 133, 134, 135) 및 중간배선들(141, 142, 143, 144)로 구성될 수 있다. 도시된 것처럼, 중간배선들(141~144) 및 절연막 패턴들(131~135)의 측면들은 노출되어 트렌치(T)를 정의한다.
중간 배선 구조체들(200)은 사진 및 식각 공정을 통해 최상부 절연막(135)을 패터닝한 후, 패터닝된 최상부 절연막(135)을 하드 마스크로 사용하는 패터닝 공정을 통해 형성될 수 있다. 변형된 실시예들에 따르면, 중간 배선 구조체들(200)을 형성하기 전에, 셀 어레이 영역과 코어 영역 사이의 단차에 따른 패터닝에서의 어려움을 줄이기 위해, 식각 마스크를 위한 별도의 마스크막을 기판 전면에 형성한 후, 그 결과물을 평탄화 식각하는 단계를 더 포함할 수 있다.
또 다른 변형된 실시예들에 따르면, 중간 배선 구조체들(200)은 복수번의 패터닝 단계들을 통해 형성될 수 있다. 예를 들면, 절연막들(31~35) 및 도전막들(41~44)은 코어 영역 및 셀 어레이 영역에서 독립적으로 패터닝될 수 있다. 구체적으로, 이러한 패터닝 단계는 코어 영역에서 박막들을 먼저 패터닝하고, 패터닝된 코어 영역을 덮는 마스크막을 형성한 후, 셀 어레이 영역을 패터닝하는 단계를 포함할 수 있다.
도 24를 참조하면, 중간배선 구조체들(200)의 측면을 덮는 정보저장막 패턴(55)을 형성한 후, 그 결과물 상에 반도체막(300)을 형성한다.
정보저장막 패턴(55)은 중간배선 구조체(200)의 측면으로부터 연장되어 중간배선 구조체(200)의 상부면을 덮을 수 있다. 이 실시예에 따르면, 정보저장막 패 턴(55)은 트렌치(T)의 바닥에서 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이를 위해, 트렌치(T)의 바닥에서 정보저장막 패턴(55)을 제거하기 위한 식각 공정이 더 실시될 수 있다.
변형된 실시예에 따르면, 정보저장막 패턴(55)이 손상되는 것을 방지하기 위해, 식각 공정은 소정의 보호막으로 정보저장막 패턴(55)을 덮은 상태에서 실시될 수 있다. 예를 들면, 반도체막(300)은 두번 이상의 증착 공정을 통해 형성될 수 있으며, 최초 증착되는 반도체막이 보호막으로 사용될 수 있다.
일 실시예에 따르면, 정보저장막 패턴(55)은 전하저장막을 포함할 수 있다. 예를 들면, 정보저장막 패턴(55)은 차례로 적층되는 블록킹 절연막, 전하저장막 및 터널 절연막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막은 블록킹 절연막보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 저장막은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막은 실리콘 산화막이고, 전하 저장막은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
반도체막(300)은 단결정 반도체 또는 다결정 반도체일 수 있으며, 기상 증착 기술 또는 에피택시얼 기술을 사용하여 형성될 수 있다. 반도체막(300)은 도시된 것처럼 콘포말한 두께로 형성되거나 정보저장막 패턴(55)이 형성된 트렌치(T)의 나머지 공간을 실질적으로 채우도록 형성될 수 있다. 일 실시예에 따르면, 반도체막(300)은 하부 불순물 영역(120)과 다이오드를 구성하도록, 하부 불순물 영역(120)과 다른 도전형을 가질 수 있다.
반도체막(300)을 형성한 후에는, 도 7을 참조하여 설명한 바와 같이, 반도체막(300)을 표면 처리한다(S150). 반도체막(300)의 표면 처리 공정으로서 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정이 수행될 수 있다.
표면 처리 공정을 통해, 반도체막(300)의 내측면(즉, 채널의 후면)에는 산화 패시베이션막(302)이 형성될 수 있다. 표면 처리 공정을 통해 형성된 산화 패시베이션막(302)은 반도체막(300)의 표면에 존재하는 결함들을 줄이거나 제거할 수 있다.
도 25를 참조하면, 반도체막(300)이 형성된 결과물을 평탄화 식각하여 기판(100)의 상부면을 노출시킨다. 한편, 상술한 것처럼, 절연막들(31~35) 및 도전막들(41~44)의 총 두께(t)는 셀 어레이 영역과 코어 영역 사이의 단차보다 작을 수 있다. 이러한 실시예의 경우, 중간배선들(141~144) 및 절연막 패턴들(131~135)은 평탄화 식각에 의해 셀 어레이 영역 내부에 한정적으로 배치된다.
한편, 셀 어레이 영역 내부로 한정된 중간배선들(141~144) 각각은 기 판(100)의 상부면에 평행한 배선 구간 및 배선 구간의 일단 또는 양단으로부터 연장된 콘택 구간을 가질 수 있다. 이때, 중간배선들(141~144)의 콘택 구간들은 셀 어레이 영역과 코어 영역의 경계 부근에서 배치되며, 평탄화 식각의 결과로서, 이들의 상부면은 기판(100)의 노출된 상부면과 동일한 높이에 형성될 수 있다.
일 실시예에 따르면, 평탄화 식각 전에, 표면처리된 반도체막(300)이 형성된 결과물을 덮으면서 트렌치(T)를 채우는 매립절연막(310)이 더 형성될 수 있다. 이 경우, 중간배선들(141~144)의 콘택 구간들의 상부면들은 기판(100)과 매립절연막(310) 사이에서 노출된다.
도 26을 참조하면, 반도체막(300)을 패터닝하여 중간배선 구조체(200)를 가로지르는 복수개의 반도체 패턴들(301)을 형성한다. 반도체 패턴들(301)을 형성하는 단계는 매립절연막(310)을 패터닝하여 반도체막(300)을 노출시키는 개구부들(312)을 정의하는 매립 절연막 패턴(314)을 형성한 후, 노출된 반도체막(300)을 식각하는 단계를 포함할 수 있다. 이때, 개구부들(312)은 중간배선 구조체들(200)을 가로지르는 방향으로 형성될 수 있으며, 따라서, 반도체 패턴들(301)은 중간배선 구조체들(200)을 가로지르는 방향으로 형성된다.
매립절연막(310)을 식각하는 단계는 반도체막(300)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시될 수 있으며, 반도체막(300)을 식각하는 단계는 매립절연막에 대해 식각 선택성을 갖는 식각 방법을 통해 실시될 수 있다. 반도체막(300)을 식각하는 단계는 중간배선 구조체(200)의 측면에서 반도체막(300)을 분리할 수 있도록 등방성 식각의 방법으로 실시될 수 있다. 하지만, 반도체막(300)의 식각 단계는 이방성 식각 방법 및 등방성 식각 방법 각각 또는 이들의 조합된 방법을 통해 실시될 수 있다.
일 실시예에 따르면, 반도체 패턴들(301)을 형성한 후, 도시된 것처럼, 중간배선 구조체(200)가 노출되도록, 정보저장막 패턴(55)을 더 식각할 수 있다.
도 27을 참조하면, 반도체 패턴들(301)이 형성된 결과물 상에 개구부들(312)을 채우는 절연막(도시하지 않음)을 형성한 후, 반도체 패턴들(301) 및 중간배선들(141~144)에 접속하는 상부 배선들(75)을 형성한다. 반도체 패턴들(301) 및 중간배선들(141~144)에 각각 접속하는 상부 배선들(75)은 도 3를 참조하여 설명된 비트라인들(BL) 및 전역 중간배선들(GWL)로 사용된다.
이에 더하여, 상부 배선들(75)을 형성한 후, 최상부 중간 배선(144) 및 최하부 중간 배선(141)에 각각 접속하는 상부 선택 라인(USL) 및 하부 선택 라인(LSL)이 형성될 수 있다. 상부 및 하부 선택 라인들(USL 및 LSL)은 도시된 것처럼 비트라인(BL)을 가로지르는 방향으로 형성될 수 있다.
도 28은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플 레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 29는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 30은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래 시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이 해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 17 내지 도 21은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 22 내지 도 27은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (11)

  1. 기판 상에 수직적으로 적층된 복수의 박막들로 구성되는 박막 구조체를 형성하고,
    상기 박막 구조체를 패터닝하여, 상기 기판을 노출시키는 관통 영역을 형성하고,
    상기 관통 영역의 내벽에 반도체막을 컨포말하게 형성하고,
    상기 반도체막을 표면 처리하여, 상기 관통 영역에 노출된 상기 반도체막의 표면에 산화 패시베이션막을 형성하고,
    상기 산화 패시베이션막을 덮으며, 상기 관통 영역을 채우는 실리콘 산화막을 형성하는 것을 포함하되,
    상기 반도체막은 다결정 실리콘막으로 형성되고,
    상기 반도체막은 상기 박막 구조체와 접하는 외측벽과 상기 외측벽과 이격된 내측벽을 포함하며,
    상기 반도체막을 표면 처리하는 것은, 상기 반도체막의 상기 내측벽의 실리콘 원자를 산소 원자와 반응시키는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체막을 표면 처리하는 것은, 상기 반도체막에 대해 열산화 공정을 수행하거나, 라디칼 산화 공정을 수행하는 것인 3차원 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체막의 두께는 상기 관통 영역의 폭의 절반보다 얇은 3차원 반도체 메모리 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 실리콘 산화막은 실리콘 원자를 포함하는 제1 반응 가스와, 산소 원자를 포함하는 제 2 반응 가스를 이용하여 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 실리콘 산화막은 CVD-산화막, PECVD-산화막, HDP 산화막 또는 SOG막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 박막 구조체는 차례로 그리고 반복하여 적층된 제 1 물질막 및 제 2 물질막을 포함하되,
    상기 제 1 및 제 2 물질막들은 서로 다른 물질들로 형성되는 절연막들인 3차원 반도체 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체막들 사이에서 상기 박막 구조체를 관통하는 트렌치를 형성하는 단계;
    상기 제 2 물질막들을 선택적으로 제거하여, 상기 제 1 물질막들 사이에서 상기 반도체막의 측벽을 노출시키는 리세스 영역을 형성하는 단계; 및
    상기 리세스 영역을 채우는 도전 패턴들을 형성하는 단계를 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 도전 패턴들을 형성하기 전에,
    상기 리세스 영역에 노출된 상기 반도체막의 측벽과 상기 제 1 물질막들의 표면을 덮는 전하 저장막을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 반도체막을 표면 처리하는 것은, 상기 반도체막의 상기 내측벽의 실리콘 원자를 산소 원자와 반응시킬 때 할로겐을 포함하는 가스를 추가로 첨가하는 것을 더 포함하고,
    형성된 상기 산화 패시베이션막은 할로겐 원소를 포함하는 3차원 반도체 메모리 장치의 제조 방법.
KR1020090124990A 2009-12-15 2009-12-15 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 KR101623547B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090124990A KR101623547B1 (ko) 2009-12-15 2009-12-15 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US12/968,595 US8450176B2 (en) 2009-12-15 2010-12-15 Methods of manufacturing rewriteable three-dimensional semiconductor memory devices
CN201010589009.2A CN102097387B (zh) 2009-12-15 2010-12-15 制造非易失性存储器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090124990A KR101623547B1 (ko) 2009-12-15 2009-12-15 재기입가능한 3차원 반도체 메모리 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110068145A KR20110068145A (ko) 2011-06-22
KR101623547B1 true KR101623547B1 (ko) 2016-05-23

Family

ID=44130396

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090124990A KR101623547B1 (ko) 2009-12-15 2009-12-15 재기입가능한 3차원 반도체 메모리 장치의 제조 방법

Country Status (3)

Country Link
US (1) US8450176B2 (ko)
KR (1) KR101623547B1 (ko)
CN (1) CN102097387B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101495800B1 (ko) * 2009-04-10 2015-02-27 삼성전자주식회사 비휘발성 메모리 장치
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101751950B1 (ko) * 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
KR101329586B1 (ko) * 2011-08-01 2013-11-14 서울대학교산학협력단 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
KR101807247B1 (ko) * 2011-09-23 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130072663A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8908444B2 (en) * 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
US8614126B1 (en) * 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
CN103904080B (zh) * 2012-12-28 2016-12-28 旺宏电子股份有限公司 三维存储器结构及其操作方法
KR102024710B1 (ko) * 2013-01-11 2019-09-24 삼성전자주식회사 3차원 반도체 장치의 스트링 선택 구조
KR102045288B1 (ko) * 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR20140109741A (ko) * 2013-03-06 2014-09-16 에스케이하이닉스 주식회사 수직형 반도체 장치 및 제조 방법과 그 동작 방법
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
WO2015038246A2 (en) * 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
DE102013218494B4 (de) * 2013-09-16 2021-06-02 Infineon Technologies Ag Halbleiterbauelement mit einer Passivierungsschicht und Herstellungsverfahren
KR102091729B1 (ko) * 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
CN104637882B (zh) * 2013-11-13 2017-11-03 旺宏电子股份有限公司 半导体装置及其制造方法
KR102139942B1 (ko) * 2013-12-17 2020-08-03 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160006866A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US9401369B1 (en) * 2015-02-17 2016-07-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9960177B2 (en) * 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
US9917099B2 (en) 2016-03-09 2018-03-13 Toshiba Memory Corporation Semiconductor device having vertical channel between stacked electrode layers and insulating layers
US10134752B2 (en) 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
KR102552461B1 (ko) 2016-11-01 2023-07-06 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102273416B1 (ko) * 2017-03-08 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
KR102433893B1 (ko) 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
CN107731849B (zh) * 2017-08-25 2019-02-12 长江存储科技有限责任公司 3d nand闪存沟道孔的制备方法及3d nand闪存
CN107591405B (zh) * 2017-08-31 2018-12-25 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器
KR102484394B1 (ko) * 2017-12-06 2023-01-03 삼성전자주식회사 반도체 장치
JP7013293B2 (ja) * 2018-03-19 2022-01-31 キオクシア株式会社 半導体記憶装置
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
CN110176535A (zh) * 2019-04-08 2019-08-27 复旦大学 一种自定位阻变区域的三维存储器及其制备方法
US11508584B2 (en) 2019-06-17 2022-11-22 Applied Materials, Inc. Deuterium-containing films
US20220254799A1 (en) * 2021-02-05 2022-08-11 Macronix International Co., Ltd. Semiconductor device and operation method thereof
KR20230139506A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093038A (ja) 1996-09-13 1998-04-10 Matsushita Electron Corp 半導体記憶装置およびその製造方法
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW404070B (en) * 1999-02-02 2000-09-01 Nat Science Council Poly-silicon thin film transistor process
KR100304710B1 (ko) * 1999-08-30 2001-11-01 윤종용 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
EP1271652A3 (en) * 2001-06-22 2004-05-06 Fujio Masuoka A semiconductor memory and its production process
TW578274B (en) * 2003-01-17 2004-03-01 Nanya Technology Corp Vertical flash memory cell with tip-shape floating gate and method therefor
JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4969059B2 (ja) 2005-06-06 2012-07-04 三菱電機株式会社 生産日程計画方法
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR100810443B1 (ko) 2006-05-25 2008-03-07 (주)글로벌코센테크 화학적 기상 반응 방법을 이용한 흑연에 내산화성을 갖게하는 방법 및 그 제조물
KR100707217B1 (ko) 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8569829B2 (en) * 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012054345A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 三次元不揮発性半導体メモリ

Also Published As

Publication number Publication date
CN102097387B (zh) 2015-04-08
KR20110068145A (ko) 2011-06-22
CN102097387A (zh) 2011-06-15
US8450176B2 (en) 2013-05-28
US20110143524A1 (en) 2011-06-16

Similar Documents

Publication Publication Date Title
KR101623547B1 (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US9490130B2 (en) Method of manufacturing three-dimensional semiconductor memory device in which an oxide layer is formed at bottom of vertical structure of the device
US9012320B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101807250B1 (ko) 3차원 반도체 장치의 제조 방법
US8569182B2 (en) Methods of fabricating three-dimensional semiconductor device
US9472568B2 (en) Semiconductor device and method of fabricating the same
KR101835114B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR101755643B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
KR101548674B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR102571561B1 (ko) 3차원 반도체 소자
KR20110132865A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110035525A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20150019336A (ko) 반도체 장치 및 그 제조방법
KR20130130480A (ko) 3차원 반도체 메모리 장치 및 그 형성 방법
CN106663682A (zh) 制造半导体装置的方法
KR101774508B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR101677740B1 (ko) 반도체 메모리 소자 및 그의 형성 방법
KR101774506B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20190009401A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120028147A (ko) 3차원 반도체 장치의 제조 방법
KR101926048B1 (ko) 3차원 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 4