JPH1093038A

JPH1093038A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH1093038A
Application number: JP8242839A
Authority: JP
Inventors: Noritaka Hibi; 紀孝日比
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】導電層間の短絡の発生を低減し、信頼性の高
い半導体記憶装置を実現する。【解決手段】ビット線１０９をシリコン基板１０１の
内部に配設し、ワード線１１７，キャパシタおよびメタ
ル配線１６０をシリコン基板１０１上に配設し、第１の
不純物拡散層１０２およびビット線１０９とメタル配線
１６０とを接続するための接続孔として、第１の不純物
拡散層１０２とビット線１０９とを接続する中間導電性
部材１２７を埋め込んだコンタクトホール１２１と、メ
タル配線１６０を埋め込んだコンタクトホール１５４と
を設けている。ビット線１０９をシリコン基板１０１内
部に配設したので、ビット線１０９と他の導電層との短
絡が起こりにくい。接続孔を、コンタクトホール１２１
と１５４に分けたので、各接続孔のアスペクト比が小さ
くなり、中間導電性部材１２７やメタル配線１６０の接
続孔における堆積状態が良好になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積化が進
み、半導体記憶装置を構成する各素子はごく微細なもの
となり、これに伴い、各々の素子はごく接近して配置さ
れる。一般的なスタック型メモリセル構造を有するＤＲ
ＡＭを例にとると、その製造工程は、半導体基板上に、
ワード線、ビット線、メモリセルキャパシタ、メタル配
線を順次形成するという流れになっている。以下、スタ
ック型メモリセル構造のＤＲＡＭの製造工程を例にとっ
て（参考文献：１９８３年ＩＥＥＥＩＳＳＣＣ、Dige
st of Technical Papers（アイイーイーイーアイエス
エスシーシーダイジェストオブテクニカルペー
パーズ）第２２８ページおよび第２２９ページ）、従来
の半導体記憶装置の製造方法について、図３８および図
３９を参照しながら説明する。

【０００３】まず、図３８（ａ）に示す工程で、シリコ
ン基板３０１上に活性領域３０２と素子分離領域３０３
とを形成する。次に、図３８（ｂ）、（ｃ）に示す工程
では、ゲート酸化膜３０４を形成後、不純物を含むポリ
シリコン膜３０５を堆積し、フォトレジスト３０６を用
いて、写真蝕刻法によりワード線３０７を形成し、続い
てイオン注入により不純物拡散層３０８、３０９を形成
する。

【０００４】次に、図３８（ｄ）に示す工程で、層間絶
縁膜となるＣＶＤシリコン酸化膜３１０を堆積し、フォ
トレジスト３１１を用いて、写真蝕刻法によりコンタク
トホール３１２を開口する。次に、図３８（ｅ）に示す
工程では、不純物を含むポリシリコンとタングステンシ
リサイドの積層膜を堆積後、写真蝕刻法により、ビット
線３１３を形成する。

【０００５】次に、図３８（ｆ）に示す工程では、層間
絶縁膜となるＣＶＤシリコン酸化膜３１４を堆積後、フ
ォトレジスト３１５を用いて、写真蝕刻法により、コン
タクトホール３１６を開口する。次に、図３８（ｇ）、
（ｈ）に示す工程では、不純物を含むポリシリコン膜３
１７を堆積し、フォトレジスト３１８を用いて、写真蝕
刻法により、電荷蓄積電極３１９を形成する。続いて、
シリコン窒化膜およびシリコン酸化膜からなる容量絶縁
膜３２０、不純物を含むポリシリコン膜を順次堆積し、
写真蝕刻法により、プレート電極３２１を形成する。

【０００６】次に、図３９に示すように、層間絶縁膜と
なるＣＶＤシリコン酸化膜３２２を堆積後、アルミニウ
ム膜からなるメタル配線３２３を形成して、半導体記憶
装置が完成する。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の半導体記憶装置では、ワード線３０７、ビット線３１
３、電荷蓄積電極３１９、プレート電極３２１、メタル
配線３２３の導電層が全て半導体基板上に設けられてい
るため、高集積化に伴って各素子間の分離領域幅が狭く
なると、導電層間の短絡が発生しやすくなる虞れがあっ
た。また、上下の導電層間の絶縁を確実におこなうため
には、上下の導電層間の絶縁膜の厚みを増すことが必要
となり、これに伴い、半導体基板と電気的接続がなされ
る最も上の導電層（メタル配線３２３）と、半導体基板
とを接続する接続孔の深さが増してアスペクト比が大き
くなり、接続孔に埋め込まれる導電層の堆積状態が悪く
なり、接続孔内の導電層の電気的接続不良が発生すると
いう問題があった。

【０００８】この発明の第１の目的は、導電層間の短絡
の発生を低減し、信頼性の高い半導体記憶装置およびそ
の製造方法を提供することである。また、第２の目的
は、第１の目的に加えて、半導体基板とメタル配線間の
接続孔における電気的接続を良好にし、設計の自由度の
高い半導体記憶装置およびその製造方法を提供すること
である。

【０００９】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板表面に形成したソース・ドレイン
となる第１および第２の不純物拡散層と、第１の不純物
拡散層と電気的に接続したビット線と、第１の不純物拡
散層と第２の不純物拡散層との間上をゲート絶縁膜を介
して通るワード線と、電荷蓄積電極，容量絶縁膜および
プレート電極からなり電荷蓄積電極を第２の不純物拡散
層と電気的に接続したキャパシタと、このキャパシタよ
り上層に形成したメタル配線とを備えた半導体記憶装置
であって、ビット線を半導体基板の内部に配設し、ワー
ド線，キャパシタおよびメタル配線を半導体基板上に配
設し、第１の不純物拡散層およびビット線とメタル配線
とを接続するための接続孔を設け、この接続孔は第１の
不純物拡散層とビット線とを接続する中間導電性部材を
埋め込んだ第１の接続孔と中間導電性部材上にメタル配
線を埋め込んだ第２の接続孔とからなることを特徴とす
る。

【００１０】この構成により、ビット線が半導体基板内
部に配設されるので、ビット線と他の導電層との短絡が
起こりにくくなり、信頼性の高い半導体記憶装置を実現
できる。また、第１の不純物拡散層およびビット線とメ
タル配線とを接続するための接続孔が、第１の不純物拡
散層とビット線とを接続する中間導電性部材を埋め込ん
だ第１の接続孔と、中間導電性部材上にメタル配線を埋
め込んだ第２の接続孔とに分けられているので、各接続
孔のアスペクト比が小さくなり、中間導電性部材やメタ
ル配線の接続孔における堆積状態が良好になり、接続孔
内における導電層の電気的接続不良を防止し、半導体記
憶装置の信頼性が向上する。

【００１１】請求項２記載の半導体記憶装置は、半導体
基板表面に形成したソース・ドレインとなる第１および
第２の不純物拡散層と、第１の不純物拡散層と電気的に
接続したビット線と、第１の不純物拡散層と第２の不純
物拡散層との間上をゲート絶縁膜を介して通るワード線
と、電荷蓄積電極，容量絶縁膜およびプレート電極から
なり電荷蓄積電極を第２の不純物拡散層と電気的に接続
したキャパシタと、このキャパシタより上層に形成した
メタル配線とを備えた半導体記憶装置であって、ビット
線を半導体基板の内部に配設し、ワード線，キャパシタ
およびメタル配線を半導体基板上に配設し、第１の不純
物拡散層およびビット線とメタル配線とを接続するため
の接続孔を設け、メタル配線を接続孔に埋め込んで第１
の不純物拡散層およびビット線と直接接続したことを特
徴とする。

【００１２】この構成により、ビット線が半導体基板内
部に配設されるので、ビット線と他の導電層との短絡が
起こりにくくなり、信頼性の高い半導体記憶装置を実現
できる。また、接続孔を形成する層間絶縁膜の膜厚が、
従来の半導体記憶装置に比べて薄くなり、半導体基板と
メタル配線との接続孔の深さに関して、１回の層間絶縁
膜の堆積膜厚分だけ余裕度が生じ、電荷蓄積電極の高さ
方向の寸法を設計する際の自由度が拡大する。

【００１３】請求項３記載の半導体記憶装置は、請求項
１または２記載の半導体記憶装置において、ビット線
は、半導体基板内に設けた溝に周囲を絶縁膜で被覆して
埋設したことを特徴とする。この構成により、ビット線
と半導体基板上に配設されている導電層との確実な絶縁
がなされるとともに、半導体基板内部でのビット線間の
絶縁がなされる。

【００１４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、ビット線を埋設する
溝は、第１の不純物拡散層を横切って設けたことを特徴
とする。このように、溝は、第１の不純物拡散層を横切
ることが好ましい。請求項５記載の半導体記憶装置は、
請求項１または２記載の半導体記憶装置において、第１
の不純物拡散層およびビット線とメタル配線とを接続す
るための接続孔はプレート電極を貫通し、この貫通部分
のプレート電極の内周壁は絶縁膜で被覆されたことを特
徴とする。

【００１５】この構成により、第１の不純物拡散層およ
びビット線とメタル配線とを接続するための接続孔がプ
レート電極のパターン内で確保されるため、半導体記憶
装置の高集積化が可能となる。請求項６記載の半導体記
憶装置の製造方法は、半導体基板表面に第１の不純物拡
散層を形成する第１の工程と、半導体基板内に溝を形成
する第２の工程と、半導体基板表面および溝内の底部お
よび側壁部を第１の絶縁膜で覆う第３の工程と、ビット
線となる第１の導電性膜を堆積した後、エッチバック法
により溝内部のみに第１の導電性膜を残す第４の工程
と、写真蝕刻法により溝内部の第１の導電性膜の上部を
除去してビット線を形成する第５の工程と、半導体基板
上に第２の絶縁膜を堆積した後、エッチバック法によ
り、溝内部に形成したビット線上に第２の絶縁膜を残す
とともに、半導体基板の溝部分以外の表面を露出させる
第６の工程と、半導体基板上に活性領域および活性領域
間を分離する領域を形成する第７の工程と、ゲート絶縁
膜となる第３の絶縁膜，第２の導電性膜を順次形成した
後、写真蝕刻法により第２の導電性膜からなるワード線
を形成する第８の工程と、ワード線を挟んで第１の不純
物拡散層と反対側の半導体基板表面に第２の不純物拡散
層を形成する第９の工程と、第４の絶縁膜を堆積した
後、写真蝕刻法により、第１の不純物拡散層上の第４の
絶縁膜および溝内部の第１，第２の絶縁膜の一部を除去
し、ビット線表面が局所的に露出するように第１の接続
孔を開口する第１０の工程と、第３の導電性膜を堆積し
た後、写真蝕刻法により、第１の接続孔に第３の導電性
膜を残して中間導電性部材とする第１１の工程と、第５
の絶縁膜を堆積し、写真蝕刻法により第２の不純物拡散
層上にキャパシタ接続用の接続孔を開口する第１２の工
程と、第４の導電性膜をキャパシタ接続用の接続孔に埋
め込むとともに堆積し、写真蝕刻法により第４の導電性
膜からなる電荷蓄積電極を形成した後、容量絶縁膜，第
５の導電性膜を順次堆積し、写真蝕刻法により第５の導
電性膜からなるプレート電極を形成する第１３の工程
と、第６の絶縁膜を堆積し、写真蝕刻法により中間導電
性部材上に第２の接続孔を開口した後、第６の導電性膜
を第２の接続孔に埋め込むとともに堆積し、写真蝕刻法
により第６の導電性膜からなるメタル配線を形成する第
１４の工程とを含むことを特徴とする。

【００１６】この方法によれば、ビット線が半導体基板
内に形成され、ワード線、電荷蓄積電極、容量絶縁膜、
プレート電極、メタル配線は半導体基板上に形成される
点で、従来のようなワード線、ビット線、電荷蓄積電
極、容量絶縁膜、プレート電極、メタル配線を全て半導
体基板上に形成する方法と異なる。このように、ビット
線が半導体基板内に形成されるので、ビット線を半導体
基板上に形成する方法に比べ、ビット線と他の導電層と
の短絡が起こりにくくなる。また、第１の不純物拡散層
およびビット線とメタル配線とを接続するための接続孔
は、第１の不純物拡散層とビット線とを接続する中間導
電性部材を埋め込んだ第１の接続孔と、中間導電性部材
上にメタル配線を埋め込んだ第２の接続孔とに分けて、
２つの絶縁膜に形成されるので、各接続孔のアスペクト
比が小さくなり、中間導電性部材やメタル配線の接続孔
における堆積状態が良好になり、接続孔内における導電
層の電気的接続不良を防ぐことが可能となる。したがっ
て、信頼性の高い半導体記憶装置の製造が容易となる。

【００１７】請求項７記載の半導体記憶装置の製造方法
は、半導体基板表面に第１の不純物拡散層を形成する第
１の工程と、半導体基板内に溝を形成する第２の工程
と、半導体基板表面および溝内の底部および側壁部を第
１の絶縁膜で覆う第３の工程と、ビット線となる第１の
導電性膜を堆積した後、エッチバック法により溝内部の
みに第１の導電性膜を残す第４の工程と、写真蝕刻法に
より溝内部の第１の導電性膜の上部を除去してビット線
を形成する第５の工程と、半導体基板上に第２の絶縁膜
を堆積した後、エッチバック法により、溝内部に形成し
たビット線上に第２の絶縁膜を残すとともに、半導体基
板の溝部分以外の表面を露出させる第６の工程と、半導
体基板上に活性領域および活性領域間を分離する領域を
形成する第７の工程と、ゲート絶縁膜となる第３の絶縁
膜，第２の導電性膜を順次形成した後、写真蝕刻法によ
り第２の導電性膜からなるワード線を形成する第８の工
程と、ワード線を挟んで第１の不純物拡散層と反対側の
半導体基板表面に第２の不純物拡散層を形成する第９の
工程と、第４の絶縁膜を堆積した後、写真蝕刻法により
第２の不純物拡散層上にキャパシタ接続用の接続孔を開
口する第１０の工程と、第３の導電性膜をキャパシタ接
続用の接続孔に埋め込むとともに堆積し、写真蝕刻法に
より第３の導電性膜からなる電荷蓄積電極を形成した
後、容量絶縁膜，第４の導電性膜を順次堆積し、写真蝕
刻法により第４の導電性膜からなるプレート電極を形成
する第１１の工程と、第５の絶縁膜を堆積した後、写真
蝕刻法により、第１の不純物拡散層上の第４，第５の絶
縁膜および溝内部の第１，第２の絶縁膜の一部を除去
し、ビット線表面が局所的に露出するようにメタル配線
接続用の接続孔を開口する第１２の工程と、第５の導電
性膜をメタル配線接続用の接続孔に埋め込むとともに堆
積し、写真蝕刻法により第５の導電性膜からなるメタル
配線を形成する第１３の工程とを含むことを特徴とす
る。

【００１８】この方法によれば、ビット線が半導体基板
内部に形成され、ワード線、電荷蓄積電極、容量絶縁
膜、プレート電極、メタル配線は半導体基板上に形成さ
れる点で、従来のようなワード線、ビット線、電荷蓄積
電極、容量絶縁膜、プレート電極、メタル配線を全て半
導体基板上に形成する方法と異なる。このように、ビッ
ト線が半導体基板内に形成されるので、ビット線を半導
体基板上に形成する方法に比べ、ビット線と他の導電層
との短絡が起こりにくくなり、信頼性の高い半導体記憶
装置の製造が容易となる。また、ワード線形成後メタル
配線形成までの層間絶縁膜の堆積工程が従来の方法に比
べて１回少なくなるので、半導体基板とメタル配線との
接続孔の深さに関して、１回の層間絶縁膜の堆積膜厚分
だけ余裕度が生じ、電荷蓄積電極の高さ方向の寸法を設
計する際の自由度が拡大する。さらに、製造工程数の低
減により製造コストが安価になる。

【００１９】請求項８記載の半導体記憶装置の製造方法
は、請求項６または７記載の半導体記憶装置の製造方法
において、第２の工程で、溝を、第１の不純物拡散層を
横切るように形成することを特徴とする。このように、
溝を、第１の不純物拡散層を横切るように形成すること
により、溝内部にビット線を形成した後の工程で、ビッ
ト線および第１の不純物拡散層とメタル配線とを接続す
るための接続孔を形成して、接続孔内部を中間導電性部
材とメタル配線あるいはメタル配線のみで埋め込むこと
で、ビット線および第１の不純物拡散層とメタル配線と
の接続が小面積領域でなされ、微細な半導体記憶装置の
製造が可能となる。

【００２０】請求項９記載の半導体記憶装置の製造方法
は、請求項６または７記載の半導体記憶装置の製造方法
において、第２の工程で、溝の深さがビット線の膜厚を
上回るように、溝を形成することを特徴とする。この方
法により、溝内部に、ビット線の他、絶縁膜を形成する
ことが可能となり、ビット線とビット線と電気的に接続
されるべきでない領域との確実な絶縁がなされる。

【００２１】請求項１０記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第４の工程で、エッチバック法によりビッ
ト線となる第１の導電性膜の表面位置を、半導体基板表
面に形成した第１の絶縁膜の表面位置以下にすることを
特徴とする。この方法によれば、ビット線となる第１の
導電性膜が半導体基板の溝内部だけに残り、半導体基板
の他の領域上は除去されるので、後工程において溝内部
の第１の導電性膜のみを加工するだけで、溝内部にビッ
ト線を形成することが可能となる。

【００２２】請求項１１記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第５の工程で、ビット線となる第１の導電
性膜の表面位置を、半導体基板と半導体基板表面に形成
した第１の絶縁膜との界面位置よりも下になるようにす
ることを特徴とする。この方法により、溝内部に形成さ
れたビット線は、半導体基板表面よりも低い位置に形成
されるので、ビット線上に絶縁膜を残すことが可能とな
り、ビット線と電気的に接続されるべきでない領域との
確実な絶縁がなされる。

【００２３】請求項１２記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第７の工程で、活性領域の一つのパターン
が点対称な形状となり、活性領域の中心部が第１の不純
物拡散層と重なるように活性領域を形成することを特徴
とする。この方法によれば、点対称な形状をなす活性領
域の中心部に、第１の不純物拡散層が位置することにな
るので、第１の不純物拡散層を挟んで、両側にワード線
およびキャパシタを形成することで、一つの活性領域に
おいて、２個のメモリセルが形成されることとなり、高
集積化が容易となる。

【００２４】請求項１３記載の半導体記憶装置の製造方
法は、請求項６記載の半導体記憶装置の製造方法におい
て、第１３の工程で、中間導電性部材が形成されている
位置の真上に空き領域が形成されるようにプレート電極
のパターニングを行なうことを特徴とする。この方法に
より、ビット線および第１の不純物拡散層とメタル配線
との接続孔を形成する領域がプレート電極のパターン内
で確保されるので、接続孔の領域をプレート電極のパタ
ーン外に形成する方法に比べ、高集積化が容易となる。

【００２５】請求項１４記載の半導体記憶装置の製造方
法は、請求項１３記載の半導体記憶装置の製造方法にお
いて、第１４の工程で、中間導電性部材上に開口する第
２の接続孔は、プレート電極の空き領域を通り、この空
き領域のサイズよりも小さくすることを特徴とする。こ
の方法によれば、プレート電極形成後に層間絶縁膜を堆
積することで、プレート電極の空き領域が絶縁膜で埋め
込まれ、その後、空き領域より小さい接続孔を開口する
と、プレート電極の空き領域において、プレート電極と
接続孔との間に絶縁膜が残されることになるので、プレ
ート電極とビット線との確実な絶縁がなされる。

【００２６】請求項１５記載の半導体記憶装置は、請求
項７記載の半導体記憶装置の製造方法において、第１１
の工程で、第１の不純物拡散層が形成されている位置の
真上に空き領域が形成されるようにプレート電極のパタ
ーニングを行なうことを特徴とする。この方法により、
ビット線および第１の不純物拡散層とメタル配線との接
続孔を形成する領域がプレート電極のパターン内で確保
されるので、接続孔の領域をプレート電極のパターン外
に形成する方法に比べ、高集積化が容易となる。

【００２７】請求項１６記載の半導体記憶装置は、請求
項１５記載の半導体記憶装置の製造方法において、第１
２の工程で、メタル配線接続用の接続孔は、プレート電
極の空き領域を通り、この空き領域のサイズよりも小さ
くすることを特徴とする。この方法によれば、プレート
電極形成後に層間絶縁膜を堆積することで、プレート電
極の空き領域が絶縁膜で埋め込まれ、その後、空き領域
より小さい接続孔を開口すると、プレート電極の空き領
域において、プレート電極と接続孔との間に絶縁膜が残
されることになるので、プレート電極とビット線との確
実な絶縁がなされる。

【００２８】

【発明の実施の形態】

〔第１の実施の形態〕以下、この発明の第１の実施形態
における半導体記憶装置およびその製造方法について、
図１〜図２１を参照しながら説明する。なお、図１〜図
２０は半導体記憶装置の製造工程における断面等を示
し、図２１は完成した半導体記憶装置の断面を示す。図
１〜図９，図１１〜図１５，図１８〜図２１の各図の
（ａ）と、図１０，図１６，図１７とは、ビット線に平
行な断面について示し、図１〜図９，図１１〜図１５，
図２１の各図の（ｂ）は、ビット線に垂直な断面につい
て示し、他の図については適宜説明する。なお、ビット
線に平行な断面図および垂直な断面図については遠近を
考慮しない透視図のようにして示している。

【００２９】この第１の実施の形態の半導体記憶装置
は、図２１に示すように、シリコン基板１０１表面に形
成したソース・ドレインとなる第１および第２の不純物
拡散層１０２，１１８と、第１の不純物拡散層１０２と
電気的に接続したビット線１０９と、第１の不純物拡散
層１０２と第２の不純物拡散層１１８との間上をゲート
酸化膜１１４を介して通るワード線１１７と、電荷蓄積
電極１４６，容量絶縁膜１４７およびプレート電極１４
８からなり電荷蓄積電極１４６を第２の不純物拡散層１
１８と電気的に接続したキャパシタと、このキャパシタ
より上層に形成したメタル配線１６０とを備えている。
そして、ビット線１０９をシリコン基板１０１の内部に
配設し、ワード線１１７，キャパシタ（電荷蓄積電極１
４６，容量絶縁膜１４７，プレート電極１４８）および
メタル配線１６０をシリコン基板１０１上に配設し、第
１の不純物拡散層１０２およびビット線１０９とメタル
配線１６０とを接続するための接続孔として、第１の不
純物拡散層１０２とビット線１０９とを接続する中間導
電性部材１２７を埋め込んだコンタクトホール１２１
と、中間導電性部材１２７上にメタル配線１６０を埋め
込んだコンタクトホール１５４とを設けたことを特徴と
する。

【００３０】また、さらに詳細な構成については、つぎ
に、この半導体記憶装置の製造方法とともに説明する。
まず、図１に示す工程では、シリコン基板１０１上に、
イオン注入により、第１の不純物拡散層１０２を形成す
る。図２に示す工程では、フォトレジスト１０３を用い
て、写真蝕刻法により、シリコン基板１０１内に溝１０
４を設ける。ここで、溝１０４は、第１の不純物拡散層
１０２を通るように形成する。

【００３１】図３に示す工程では、フォトレジスト１０
３を除去した後、ＣＶＤシリコン酸化膜１０５を、シリ
コン基板１０１表面や溝１０４の底面および側面を覆う
ように堆積する。続いて、タングステンシリサイドと不
純物を含むポリシリコンとの積層膜１０６を堆積する。
図４に示す工程では、エッチバック法により、積層膜１
０６をビット線用膜１０７として溝１０４内に残す。

【００３２】図５に示す工程では、フォトレジスト１０
８を用いて、写真蝕刻法により、溝１０４内のビット線
用膜１０７の上部を除去してビット線１０９を形成す
る。図６に示す工程では、フォトレジスト１０８を除去
した後、ＣＶＤシリコン酸化膜１１０を堆積する。図７
に示す工程では、エッチバック法により、ＣＶＤシリコ
ン酸化膜１１０をエッチングしてシリコン基板１０１表
面を露出させるとともに、ビット線１０９上にＣＶＤシ
リコン酸化膜１１０を残す。このとき、ビット線１０９
は、シリコン基板１０１内に埋め込まれて周囲がＣＶＤ
シリコン酸化膜１０５と１１０で囲まれた状態である。

【００３３】図８に示す工程では、活性領域１１２と、
シリコン酸化膜からなる素子分離領域１１３とを形成す
る。図９、図１０に示す工程では、ゲート酸化膜１１４
を形成し、続いて、不純物を含むポリシリコン膜１１５
を堆積し、フォトレジスト１１６を用いて、写真蝕刻法
により、ワード線１１７を形成した後、フォトレジスト
１１６を除去する。

【００３４】図１１に示す工程では、イオン注入によ
り、第２の不純物拡散層１１８を形成する。図１２に示
す工程では、層間絶縁膜となるＣＶＤシリコン酸化膜１
１９を堆積する。図１３に示す工程では、フォトレジス
ト１２０を用いて、写真蝕刻法により、ビット線１０９
上にコンタクトホール１２１を開口し、その開口部のビ
ット線１０９の表面を露出させる。

【００３５】図１４、図１５に示す工程では、不純物を
含むポリシリコン膜１２４を堆積し、フォトレジスト１
２５を用いて、写真蝕刻法により、コンタクトホール１
２１内を埋め込むような中間導電性部材１２７を形成す
る。この中間導電性部材１２７は、第１の不純物拡散層
１０２と接触し、ビット線１０９と接続されている。図
１６、図１７に示す工程では、層間絶縁膜となるＣＶＤ
シリコン酸化膜１２８を堆積し、続いて、フォトレジス
ト１２９を用いて、第２の不純物拡散層１１８上にコン
タクトホール１３０を開口する。

【００３６】図１８、図１９に示す工程では、フォトレ
ジスト１２９を除去した後、不純物を含むポリシリコン
膜１３１を堆積し、続いて、フォトレジスト１３２を用
いて、写真蝕刻法により、電荷蓄積電極１４６を形成す
る。続いて、シリコン窒化膜とシリコン酸化膜からなる
容量絶縁膜１４７、不純物を含むポリシリコン膜を順次
堆積し、写真蝕刻法により、プレート電極１４８を形成
する。なお、図１８（ｂ）は、図１８（ａ）におけるＲ
−Ｒ’線を通りシリコン基板１０１表面と平行な面から
見た平面配置図を示す。また、図１９（ｂ）は、図１９
（ａ）の中間導電性部材１２７上方のＳ−Ｓ’線におけ
る断面図を示し、１５１はプレート電極１４８に設けた
空き領域である。

【００３７】図２０に示す工程では、層間絶縁膜となる
ＣＶＤシリコン酸化膜１５２を堆積後、フォトレジスト
１５３を用いて、コンタクトホール１５４を開口する。
なお、図２０（ｂ）はＣＶＤシリコン酸化膜１５２を堆
積した直後の図２０（ａ）の中間導電性部材１２７上方
のＳ−Ｓ’線における断面図を示し、図２０（ｃ）はコ
ンタクトホール１５４を開口した後の図２０（ａ）の中
間導電性部材１２７上方のＳ−Ｓ’線における断面図を
示す。また、この工程では、上記コンタクトホール１５
４の他に、シリコン基板１０１（メモリセル以外の領
域）上、ワード線１１７上、およびプレート電極１４８
上のコンタクトホールも同時に開口する（図示せず）。

【００３８】図２１に示す工程では、ＣＶＤ法によりタ
ングステン膜を堆積して、写真蝕刻法により、メタル配
線１６０を形成し、半導体記憶装置が完成する。なお、
図２１（ｃ）は図２１（ａ）の中間導電性部材１２７上
方のＳ−Ｓ’線における断面図を示す。以上のようにし
て製造された半導体記憶装置は、図２１に示すように、
ビット線１０９が半導体基板１０１内に形成された溝１
０４内部に配設され、ビット線１０９の周囲はＣＶＤシ
リコン酸化膜１０５，１１０（図７参照）の絶縁膜によ
って覆われている。これにより、ビット線１０９と、他
の導電層との短絡が起こりにくくなり、信頼性の高い半
導体記憶装置を実現できる。

【００３９】また、第１の不純物拡散層１０２およびビ
ット線１０９は、中間導電性部材１２７を介して、メタ
ル配線１６０と接続されている。つまり、第１の不純物
拡散層１０２およびビット線１０９とメタル配線１６０
とを接続するための接続孔は、第１の不純物拡散層１０
２およびビット線１０９と中間導電性部材１２７とを接
続するコンタクトホール１２１と、中間導電性部材１２
７とメタル配線１６０とを接続するコンタクトホール１
５４との２つの接続孔からなるため、各接続孔のアスペ
クト比が小さくなり、中間導電性部材１２７やメタル配
線１６０の導電層の接続孔における堆積状態が良好にな
り、接続孔内における導電層の電気的接続不良を防ぐこ
とが可能となる。したがって、信頼性の高い半導体記憶
装置の製造が容易となる。

【００４０】さらに、図２１（ｃ）に示すように、メタ
ル配線１６０で埋め込まれたコンタクトホール１５４
は、ＣＶＤシリコン酸化膜１５２によってプレート電極
１４８と絶縁された形でプレート電極１４８を貫通し
て、中間導電性部材１２７に到達している。これについ
ては、図１９に示すように、プレート電極１４８をパタ
ーニングする際、中間導電性部材１２７の上方部分に空
き領域１５１を有するようなマスクを使用しており、ま
た、図２０に示すように、層間絶縁膜のＣＶＤシリコン
酸化膜１５２を堆積後、空き領域１５１がＣＶＤシリコ
ン酸化膜１５２で埋まり、続いて、空き領域１５１より
も小さいサイズであるホールパターンを有するようなマ
スクを使用して、コンタクトホール１５４を開口するた
め、プレート電極１４８の空き領域１５１とコンタクト
ホール１５４との間にＣＶＤシリコン酸化膜１５２が残
されることになり、メタル配線１６０をコンタクトホー
ル１５４に埋め込んでも、プレート電極１４８とメタル
配線１６０との確実な絶縁がなされ、延いては、プレー
ト電極１４８とビット線１０９との確実な絶縁がなされ
る。そして、上記のようなマスクパターンを用いること
で、ビット線１０９および第１の不純物拡散層１０２と
メタル配線１６０との接続孔を形成する領域がプレート
電極１４８のパターン領域内で確保されるので、信頼性
が高く、かつ、高集積化した半導体記憶装置の実現する
ことができる。

【００４１】また、１つのメモリセルにおけるレイアウ
トは、図１８（ｂ）に示すような構成となっている。つ
まり、溝１０４は、第１の不純物拡散層１０２を横切っ
て形成されるので、溝１０４内部にビット線１０９を形
成した後、ビット線１０９と第１の不純物拡散層１０２
とを接続する中間導電性部材１２７を埋め込むためのコ
ンタクトホール１２１を形成するにあたり、コンタクト
ホール１２１のサイズを小さくすることができ、中間導
電性部材１２７が占める面積を小さくできるので、微細
な半導体記憶装置の製造が可能となる。しかも、点対称
な形状をなす活性領域１１２の中心部に、第１の不純物
拡散層１０２が位置することになるので、第１の不純物
拡散層１０２を挟んで、両側にワード線およびキャパシ
タを形成することで、一つの活性領域１１２において、
２個のメモリセルが形成されることとなり、高集積化し
た半導体記憶装置を実現できる。

【００４２】なお、上記第１の実施形態において、ビッ
ト線１０９を、タングステンシリサイドと不純物を含む
ポリシリコンの積層膜で形成したが、不純物を含むポリ
シリコン膜、タングステン膜、モリブデン膜、チタン
膜、白金膜、タングステンシリサイド膜、モリブデンシ
リサイド膜、チタンシリサイド膜、白金シリサイド膜等
の単層膜や、モリブデンシリサイド膜、チタンシリサイ
ド膜もしくは白金シリサイド膜と不純物を含むポリシリ
コン膜との積層膜で形成してもよい。また、ワード線１
１７を、不純物を含むポリシリコン膜で形成したが、タ
ングステン膜、モリブデン膜、チタン膜、白金膜、タン
グステンシリサイド膜、モリブデンシリサイド膜、チタ
ンシリサイド膜、白金シリサイド膜等の単層膜や、タン
グステンシリサイド膜、モリブデンシリサイド膜、チタ
ンシリサイド膜もしくは白金シリサイド膜と不純物を含
むポリシリコン膜との積層膜で形成してもよい。

【００４３】また、中間導電性部材１２７を、不純物を
含むポリシリコン膜で形成したが、タングステン膜、モ
リブデン膜、チタン膜、白金膜、タングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜、
白金シリサイド膜等の単層膜や、タングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜も
しくは白金シリサイド膜と不純物を含むポリシリコン膜
との積層膜で形成してもよい。

【００４４】また、電荷蓄積電極１４６を、不純物を含
むポリシリコン膜で形成したが、タングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜、
タングステン等の単層膜や、不純物を含むポリシリコン
膜と白金膜とタンタル膜との積層膜で形成してもよい。
また、容量絶縁膜１４７を、シリコン窒化膜とシリコン
酸化膜との積層膜で形成したが、タンタル酸化膜、チタ
ン酸ストロンチウム膜、バリウムを添加したチタン酸ス
トロンチウム膜、鉛とジルコニウムとチタンを含む酸化
物（ＰＺＴ）膜、鉛とランタンとジルコニウムとチタン
を含む酸化物（ＰＬＺＴ）膜等の単層膜や、タンタル酸
化膜とシリコン酸化膜との積層膜で形成してもよい。

【００４５】また、プレート電極１４８を、不純物を含
むポリシリコン膜で形成したが、窒化チタン膜、タング
ステン膜、タングステンシリサイド膜、モリブデン膜、
モリブデンシリサイド膜等で形成してもよい。さらに、
メタル配線１６０を、タングステンで形成したが、アル
ミニウム、モリブデン、または銅で形成してもよい。

【００４６】〔第２の実施の形態〕以下、この発明の第
２の実施形態における半導体記憶装置およびその製造方
法について、図２２〜図３７を参照しながら説明する。
なお、図２２〜図３６は半導体記憶装置の製造工程にお
ける断面等を示し、図３７は完成した半導体記憶装置の
断面等を示す。図２２〜図３１，図３５〜図３７の各図
の（ａ）と、図３２〜図３４とは、ビット線に平行な断
面について示し、図２２〜図３１，図３７の各図の
（ｂ）は、ビット線に垂直な断面について示し、他の図
については適宜説明する。なお、ビット線に平行な断面
図および垂直な断面図については遠近を考慮しない透視
図のようにして示している。

【００４７】この第２の実施の形態の半導体記憶装置
は、図３７に示すように、シリコン基板２０１表面に形
成したソース・ドレインとなる第１および第２の不純物
拡散層２０２，２１８と、第１の不純物拡散層２０２と
電気的に接続したビット線２０９と、第１の不純物拡散
層２０２と第２の不純物拡散層２１８との間上をゲート
酸化膜２１４を介して通るワード線２１７と、電荷蓄積
電極２２４，容量絶縁膜２２５およびプレート電極２２
６からなり電荷蓄積電極２２４を第２の不純物拡散層２
１８と電気的に接続したキャパシタと、このキャパシタ
より上層に形成したメタル配線２３８とを備えている。
そして、ビット線２０９をシリコン基板２０１の内部に
配設し、ワード線２１７，キャパシタ（電荷蓄積電極２
２４，容量絶縁膜２２５，プレート電極２２６）および
メタル配線２３８をシリコン基板２０１上に配設し、第
１の不純物拡散層２０２およびビット線２０９とメタル
配線２３８とを接続するための接続孔としてコンタクト
ホール２３２を設け、メタル配線２３８をコンタクトホ
ール２３２に埋め込んで第１の不純物拡散層２０２およ
びビット線２０９と直接接続したことを特徴とする。

【００４８】また、さらに詳細な構成については、つぎ
に、この半導体記憶装置の製造方法とともに説明する。
まず、図２２に示す工程では、シリコン基板２０１上
に、イオン注入により、第１の不純物拡散層２０２を形
成する。図２３に示す工程では、フォトレジスト２０３
を用いて、写真蝕刻法により、シリコン基板２０１内に
溝２０４を設ける。ここで、溝２０４は、第１の不純物
拡散層２０２を通るように形成する。

【００４９】図２４に示す工程では、フォトレジスト２
０３を除去した後、ＣＶＤシリコン酸化膜２０５を、シ
リコン基板２０１表面や溝２０４の底面および側面を覆
うように堆積する。続いて、タングステンシリサイドと
不純物を含むポリシリコンとの積層膜２０６を堆積す
る。図２５に示す工程では、エッチバック法により、積
層膜２０６をビット線用膜２０７として溝２０４内に残
す。

【００５０】図２６に示す工程では、フォトレジスト２
０８を用いて、写真蝕刻法により、溝２０４内のビット
線用膜２０７の上部を除去してビット線２０９を形成す
る。図２７に示す工程では、フォトレジスト２０８を除
去した後、ＣＶＤシリコン酸化膜２１０を堆積する。図
２８に示す工程では、エッチバック法により、ＣＶＤシ
リコン酸化膜２１０をエッチングしてシリコン基板２０
１表面を露出させるとともに、ビット線２０９上にＣＶ
Ｄシリコン酸化膜２１０を残す。このとき、ビット線２
０９は、シリコン基板２０１内に埋め込まれて周囲がＣ
ＶＤシリコン酸化膜２０５と２１０で囲まれた状態であ
る。

【００５１】図２９に示す工程では、活性領域２１２
と、シリコン酸化膜からなる素子分離領域２１３とを形
成する。図３０、図３１に示す工程では、ゲート酸化膜
２１４を形成し、続いて、不純物を含むポリシリコン膜
２１５を堆積し、フォトレジスト２１６を用いて、写真
蝕刻法により、ワード線２１７を形成した後、フォトレ
ジスト２１６を除去する。

【００５２】図３２に示す工程では、イオン注入によ
り、第２の不純物拡散層２１８を形成する。図３３に示
す工程では、層間絶縁膜となるＣＶＤシリコン酸化膜２
１９を堆積し、続いて、フォトレジスト２２０を用い
て、第２の不純物拡散層２１８上にコンタクトホール２
２１を開口する。

【００５３】図３４、図３５に示す工程では、フォトレ
ジスト２２０を除去した後、不純物を含むポリシリコン
膜２２２を堆積し、続いて、フォトレジスト２２３を用
いて、写真蝕刻法により、電荷蓄積電極２２４を形成す
る。続いて、シリコン窒化膜とシリコン酸化膜からなる
容量絶縁膜２２５、不純物を含むポリシリコン膜を順次
堆積し、写真蝕刻法により、プレート電極２２６を形成
する。なお、図３５（ｂ）は、図３５（ａ）の第１の不
純物拡散層２０２上方のＮ−Ｎ’線における断面図を示
し、２２９は第１の不純物拡散層２０２上方のプレート
電極２２６に設けた空き領域である。

【００５４】図３６に示す工程では、層間絶縁膜となる
ＣＶＤシリコン酸化膜２３０を堆積後、フォトレジスト
２３１を用いて、第１の不純物拡散層２０２を通ってビ
ット線２０９に達するコンタクトホール２３２を開口す
る。なお、図３６（ｂ）はＣＶＤシリコン酸化膜２３０
を堆積した直後の図３６（ａ）のＮ−Ｎ’線におけるプ
レート電極２２６の空き領域２２９近傍の断面図を示
し、図３６（ｃ）はコンタクトホール２３２を開口した
後の図３６（ａ）のＮ−Ｎ’線におけるプレート電極２
２６の空き領域２２９近傍の断面図を示す。また、この
工程では、上記コンタクトホール２３２の他に、シリコ
ン基板２０１（メモリセル以外の領域）上、ワード線２
１７上、およびプレート電極２２６上のコンタクトホー
ルも同時に開口する（図示せず）。

【００５５】図３７に示す工程では、フォトレジスト２
３１を除去した後、ＣＶＤ法によりタングステン膜を堆
積して、写真蝕刻法により、メタル配線２３８を形成
し、半導体記憶装置が完成する。なお、図３７（ｃ）は
図３７（ａ）のＮ−Ｎ’線におけるプレート電極２２６
の空き領域２２９近傍の断面図を示す。また、図３７
（ｄ）は、図３７（ａ）におけるＰ−Ｐ’線を通りシリ
コン基板２０１表面と平行な面から見た平面配置図を示
す。

【００５６】以上のようにして製造された半導体記憶装
置は、図３７に示すように、ビット線２０９が半導体基
板２０１内に形成された溝２０４内部に配設され、ビッ
ト線２０９の周囲はＣＶＤシリコン酸化膜２０５，２１
０（図２８参照）の絶縁膜によって覆われている。これ
により、ビット線２０９と、他の導電層との短絡が起こ
りにくくなり、信頼性の高い半導体記憶装置を実現でき
る。

【００５７】また、この実施形態の製造方法によれば、
ワード線２１７形成後からメタル配線２３８形成までの
層間絶縁膜の堆積工程が従来の方法に比べて１回少なく
なっており、半導体基板とメタル配線との接続孔の深さ
に関して、１回の層間絶縁膜の堆積膜厚分だけ余裕度が
生じ、電荷蓄積電極２２４の高さ方向の寸法を設計する
際の自由度が拡大する。また、第１の不純物拡散層２０
２およびビット線２０９は、コンタクトホール２３２を
介して、メタル配線２３８と直接接続されているため、
ビット線および第１の不純物拡散層２０２とメタル配線
２３８とを接続するためのコンタクトホール開口工程が
１回で済む。これらにより、製造工程数が低減され製造
コストが安価になる。

【００５８】さらに、図３７（ｃ）に示すように、メタ
ル配線２３８で埋め込まれたコンタクトホール２３２
は、ＣＶＤシリコン酸化膜２３０によってプレート電極
２２６と絶縁された形でプレート電極２２６を貫通し
て、第１の不純物拡散層２０２およびビット線２０９に
到達している。これについては、図３５に示すように、
プレート電極２２６をパターニングする際、第１の不純
物拡散層２０２の上方部分に空き領域２２９を有するよ
うなマスクを使用しており、また、図３６に示すよう
に、層間絶縁膜のＣＶＤシリコン酸化膜２３０を堆積
後、空き領域２２９がＣＶＤシリコン酸化膜２３０で埋
まり、続いて、空き領域２２９よりも小さいサイズであ
るホールパターンを有するようなマスクを使用して、コ
ンタクトホール２３２を開口するため、プレート電極２
２６の空き領域２２９とコンタクトホール２３２との間
にＣＶＤシリコン酸化膜２３０が残されることになり、
メタル配線２３８をコンタクトホール２３２に埋め込ん
でも、プレート電極２２６とメタル配線２３８との確実
な絶縁がなされ、延いては、プレート電極２２６とビッ
ト線２０９との確実な絶縁がなされる。そして、上記の
ようなマスクパターンを用いることで、ビット線２０９
および第１の不純物拡散層２０２とメタル配線２３８と
の接続孔を形成する領域がプレート電極２２６のパター
ン内で確保されるので、信頼性が高く、かつ、高集積化
した半導体記憶装置を実現することができる。

【００５９】また、１つのメモリセルにおけるレイアウ
トは、図３７（ｄ）に示すような構成となっている。つ
まり、溝２０４は、第１の不純物拡散層２０２を横切っ
て形成されるので、ビット線２０９と第１の不純物拡散
層２０２とを接続するメタル配線２３８を埋め込むため
のコンタクトホール２３２を形成するにあたり、コンタ
クトホール２３２のサイズを小さくすることができ、メ
タル配線２３８が占める面積を小さくできるので、微細
な半導体記憶装置の製造が可能となる。しかも、点対称
な形状をなす活性領域２１２の中心部に、第１の不純物
拡散層２０２が位置することになるので、第１の不純物
拡散層２０２を挟んで、両側にワード線およびキャパシ
タを形成することで、一つの活性領域２１２において、
２個のメモリセルが形成されることとなり、高集積化し
た半導体記憶装置を実現できる。

【００６０】なお、第２の実施形態においては、ビット
線２０９を、タングステンシリサイドと不純物を含むポ
リシリコンの積層膜で形成したが、不純物を含むポリシ
リコン膜、タングステン膜、モリブデン膜、チタン膜、
白金膜、タングステンシリサイド膜、モリブデンシリサ
イド膜、チタンシリサイド膜、白金シリサイド膜等の単
層膜や、モリブデンシリサイド膜、チタンシリサイド膜
もしくは白金シリサイド膜と不純物を含むポリシリコン
膜との積層膜で形成してもよい。

【００６１】また、ワード線２１７を、不純物を含むポ
リシリコン膜で形成したが、タングステン膜、モリブデ
ン膜、チタン膜、白金膜、タングステンシリサイド膜、
モリブデンシリサイド膜、チタンシリサイド膜、白金シ
リサイド膜等の単層膜や、タングステンシリサイド膜、
モリブデンシリサイド膜、チタンシリサイド膜もしくは
白金シリサイド膜と不純物を含むポリシリコン膜との積
層膜で形成してもよい。

【００６２】また、電荷蓄積電極２２４を、不純物を含
むポリシリコン膜で形成したが、タングステンシリサイ
ド膜、モリブデンシリサイド膜、チタンシリサイド膜、
タングステン等の単層膜や、不純物を含むポリシリコン
膜と白金膜とタンタル膜との積層膜で形成してもよい。
また、容量絶縁膜２２５を、シリコン窒化膜とシリコン
酸化膜との積層膜で形成したが、タンタル酸化膜、チタ
ン酸ストロンチウム膜、バリウムを添加したチタン酸ス
トロンチウム膜、鉛とジルコニウムとチタンを含む酸化
物（ＰＺＴ）膜、鉛とランタンとジルコニウムとチタン
を含む酸化物（ＰＬＺＴ）膜等の単層膜や、タンタル酸
化膜とシリコン酸化膜との積層膜で形成してもよい。

【００６３】また、プレート電極２２６を、不純物を含
むポリシリコン膜で形成したが、窒化チタン膜、タング
ステン膜、タングステンシリサイド膜、モリブデン膜、
モリブデンシリサイド膜等で形成してもよい。さらに、
メタル配線２３８を、タングステンで形成したが、アル
ミニウム、モリブデン、または銅で形成してもよい。

【００６４】

【発明の効果】請求項１記載の半導体記憶装置は、半導
体基板表面に形成したソース・ドレインとなる第１およ
び第２の不純物拡散層と、第１の不純物拡散層と電気的
に接続したビット線と、第１の不純物拡散層と第２の不
純物拡散層との間上をゲート絶縁膜を介して通るワード
線と、電荷蓄積電極，容量絶縁膜およびプレート電極か
らなり電荷蓄積電極を第２の不純物拡散層と電気的に接
続したキャパシタと、このキャパシタより上層に形成し
たメタル配線とを備えた半導体記憶装置であって、ビッ
ト線を半導体基板の内部に配設し、ワード線，キャパシ
タおよびメタル配線を半導体基板上に配設し、第１の不
純物拡散層およびビット線とメタル配線とを接続するた
めの接続孔を設け、この接続孔は第１の不純物拡散層と
ビット線とを接続する中間導電性部材を埋め込んだ第１
の接続孔と中間導電性部材上にメタル配線を埋め込んだ
第２の接続孔とからなることを特徴とし、この構成によ
り、ビット線が半導体基板内部に配設されるので、ビッ
ト線と他の導電層との短絡が起こりにくくなり、信頼性
の高い半導体記憶装置を実現できる。また、第１の不純
物拡散層およびビット線とメタル配線とを接続するため
の接続孔が、第１の不純物拡散層とビット線とを接続す
る中間導電性部材を埋め込んだ第１の接続孔と、中間導
電性部材上にメタル配線を埋め込んだ第２の接続孔とに
分けられているので、各接続孔のアスペクト比が小さく
なり、中間導電性部材やメタル配線の接続孔における堆
積状態が良好になり、接続孔内における導電層の電気的
接続不良を防止し、半導体記憶装置の信頼性が向上す
る。

【００６５】請求項２記載の半導体記憶装置は、半導体
基板表面に形成したソース・ドレインとなる第１および
第２の不純物拡散層と、第１の不純物拡散層と電気的に
接続したビット線と、第１の不純物拡散層と第２の不純
物拡散層との間上をゲート絶縁膜を介して通るワード線
と、電荷蓄積電極，容量絶縁膜およびプレート電極から
なり電荷蓄積電極を第２の不純物拡散層と電気的に接続
したキャパシタと、このキャパシタより上層に形成した
メタル配線とを備えた半導体記憶装置であって、ビット
線を半導体基板の内部に配設し、ワード線，キャパシタ
およびメタル配線を半導体基板上に配設し、第１の不純
物拡散層およびビット線とメタル配線とを接続するため
の接続孔を設け、メタル配線を接続孔に埋め込んで第１
の不純物拡散層およびビット線と直接接続したことを特
徴とし、この構成により、ビット線が半導体基板内部に
配設されるので、ビット線と他の導電層との短絡が起こ
りにくくなり、信頼性の高い半導体記憶装置を実現でき
る。また、接続孔を形成する層間絶縁膜の膜厚が、従来
の半導体記憶装置に比べて薄くなり、半導体基板とメタ
ル配線との接続孔の深さに関して、１回の層間絶縁膜の
堆積膜厚分だけ余裕度が生じ、電荷蓄積電極の高さ方向
の寸法を設計する際の自由度が拡大する。

【００６６】請求項３記載の半導体記憶装置は、請求項
１または２記載の半導体記憶装置において、ビット線
は、半導体基板内に設けた溝に周囲を絶縁膜で被覆して
埋設したことを特徴とし、この構成により、ビット線と
半導体基板上に配設されている導電層との確実な絶縁が
なされるとともに、半導体基板内部でのビット線間の絶
縁がなされる。

【００６７】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、ビット線を埋設する
溝は、第１の不純物拡散層を横切って設けることが、微
細な半導体記憶装置を製造する上で好ましい。請求項５
記載の半導体記憶装置は、請求項１または２記載の半導
体記憶装置において、第１の不純物拡散層およびビット
線とメタル配線とを接続するための接続孔はプレート電
極を貫通し、この貫通部分のプレート電極の内周壁は絶
縁膜で被覆されたことを特徴とし、この構成により、第
１の不純物拡散層およびビット線とメタル配線とを接続
するための接続孔がプレート電極のパターン内で確保さ
れるため、半導体記憶装置の高集積化が可能となる。

【００６８】請求項６記載の半導体記憶装置の製造方法
は、半導体基板表面に第１の不純物拡散層を形成する第
１の工程と、半導体基板内に溝を形成する第２の工程
と、半導体基板表面および溝内の底部および側壁部を第
１の絶縁膜で覆う第３の工程と、ビット線となる第１の
導電性膜を堆積した後、エッチバック法により溝内部の
みに第１の導電性膜を残す第４の工程と、写真蝕刻法に
より溝内部の第１の導電性膜の上部を除去してビット線
を形成する第５の工程と、半導体基板上に第２の絶縁膜
を堆積した後、エッチバック法により、溝内部に形成し
たビット線上に第２の絶縁膜を残すとともに、半導体基
板の溝部分以外の表面を露出させる第６の工程と、半導
体基板上に活性領域および活性領域間を分離する領域を
形成する第７の工程と、ゲート絶縁膜となる第３の絶縁
膜，第２の導電性膜を順次形成した後、写真蝕刻法によ
り第２の導電性膜からなるワード線を形成する第８の工
程と、ワード線を挟んで第１の不純物拡散層と反対側の
半導体基板表面に第２の不純物拡散層を形成する第９の
工程と、第４の絶縁膜を堆積した後、写真蝕刻法によ
り、第１の不純物拡散層上の第４の絶縁膜および溝内部
の第１，第２の絶縁膜の一部を除去し、ビット線表面が
局所的に露出するように第１の接続孔を開口する第１０
の工程と、第３の導電性膜を堆積した後、写真蝕刻法に
より、第１の接続孔に第３の導電性膜を残して中間導電
性部材とする第１１の工程と、第５の絶縁膜を堆積し、
写真蝕刻法により第２の不純物拡散層上にキャパシタ接
続用の接続孔を開口する第１２の工程と、第４の導電性
膜をキャパシタ接続用の接続孔に埋め込むとともに堆積
し、写真蝕刻法により第４の導電性膜からなる電荷蓄積
電極を形成した後、容量絶縁膜，第５の導電性膜を順次
堆積し、写真蝕刻法により第５の導電性膜からなるプレ
ート電極を形成する第１３の工程と、第６の絶縁膜を堆
積し、写真蝕刻法により中間導電性部材上に第２の接続
孔を開口した後、第６の導電性膜を第２の接続孔に埋め
込むとともに堆積し、写真蝕刻法により第６の導電性膜
からなるメタル配線を形成する第１４の工程とを含むこ
とを特徴とし、この方法によれば、ビット線が半導体基
板内に形成され、ワード線、電荷蓄積電極、容量絶縁
膜、プレート電極、メタル配線は半導体基板上に形成さ
れる点で、従来のようなワード線、ビット線、電荷蓄積
電極、容量絶縁膜、プレート電極、メタル配線を全て半
導体基板上に形成する方法と異なる。このように、ビッ
ト線が半導体基板内に形成されるので、ビット線を半導
体基板上に形成する方法に比べ、ビット線と他の導電層
との短絡が起こりにくくなる。また、第１の不純物拡散
層およびビット線とメタル配線とを接続するための接続
孔は、第１の不純物拡散層とビット線とを接続する中間
導電性部材を埋め込んだ第１の接続孔と、中間導電性部
材上にメタル配線を埋め込んだ第２の接続孔とに分け
て、２つの絶縁膜に形成されるので、各接続孔のアスペ
クト比が小さくなり、中間導電性部材やメタル配線の接
続孔における堆積状態が良好になり、接続孔内における
導電層の電気的接続不良を防ぐことが可能となり、信頼
性の高い半導体記憶装置の製造が容易となる。

【００６９】請求項７記載の半導体記憶装置の製造方法
は、半導体基板表面に第１の不純物拡散層を形成する第
１の工程と、半導体基板内に溝を形成する第２の工程
と、半導体基板表面および溝内の底部および側壁部を第
１の絶縁膜で覆う第３の工程と、ビット線となる第１の
導電性膜を堆積した後、エッチバック法により溝内部の
みに第１の導電性膜を残す第４の工程と、写真蝕刻法に
より溝内部の第１の導電性膜の上部を除去してビット線
を形成する第５の工程と、半導体基板上に第２の絶縁膜
を堆積した後、エッチバック法により、溝内部に形成し
たビット線上に第２の絶縁膜を残すとともに、半導体基
板の溝部分以外の表面を露出させる第６の工程と、半導
体基板上に活性領域および活性領域間を分離する領域を
形成する第７の工程と、ゲート絶縁膜となる第３の絶縁
膜，第２の導電性膜を順次形成した後、写真蝕刻法によ
り第２の導電性膜からなるワード線を形成する第８の工
程と、ワード線を挟んで第１の不純物拡散層と反対側の
半導体基板表面に第２の不純物拡散層を形成する第９の
工程と、第４の絶縁膜を堆積した後、写真蝕刻法により
第２の不純物拡散層上にキャパシタ接続用の接続孔を開
口する第１０の工程と、第３の導電性膜をキャパシタ接
続用の接続孔に埋め込むとともに堆積し、写真蝕刻法に
より第３の導電性膜からなる電荷蓄積電極を形成した
後、容量絶縁膜，第４の導電性膜を順次堆積し、写真蝕
刻法により第４の導電性膜からなるプレート電極を形成
する第１１の工程と、第５の絶縁膜を堆積した後、写真
蝕刻法により、第１の不純物拡散層上の第４，第５の絶
縁膜および溝内部の第１，第２の絶縁膜の一部を除去
し、ビット線表面が局所的に露出するようにメタル配線
接続用の接続孔を開口する第１２の工程と、第５の導電
性膜をメタル配線接続用の接続孔に埋め込むとともに堆
積し、写真蝕刻法により第５の導電性膜からなるメタル
配線を形成する第１３の工程とを含むことを特徴とし、
この方法によれば、ビット線が半導体基板内部に形成さ
れ、ワード線、電荷蓄積電極、容量絶縁膜、プレート電
極、メタル配線は半導体基板上に形成される点で、従来
のようなワード線、ビット線、電荷蓄積電極、容量絶縁
膜、プレート電極、メタル配線を全て半導体基板上に形
成する方法と異なる。このように、ビット線が半導体基
板内に形成されるので、ビット線を半導体基板上に形成
する方法に比べ、ビット線と他の導電層との短絡が起こ
りにくくなり、信頼性の高い半導体記憶装置の製造が容
易となる。また、ワード線形成後メタル配線形成までの
層間絶縁膜の堆積工程が従来の方法に比べて１回少なく
なるので、半導体基板とメタル配線との接続孔の深さに
関して、１回の層間絶縁膜の堆積膜厚分だけ余裕度が生
じ、電荷蓄積電極の高さ方向の寸法を設計する際の自由
度が拡大する。さらに、製造工程数の低減により製造コ
ストが安価になる。

【００７０】請求項８記載の半導体記憶装置の製造方法
は、請求項６または７記載の半導体記憶装置の製造方法
において、第２の工程で、溝を、第１の不純物拡散層を
横切るように形成することを特徴とし、これにより、溝
内部にビット線を形成した後の工程で、ビット線および
第１の不純物拡散層とメタル配線とを接続するための接
続孔を形成して、接続孔内部を中間導電性部材とメタル
配線あるいはメタル配線のみで埋め込むことで、ビット
線および第１の不純物拡散層とメタル配線との接続が小
面積領域でなされ、微細な半導体記憶装置の製造が可能
となる。

【００７１】請求項９記載の半導体記憶装置の製造方法
は、請求項６または７記載の半導体記憶装置の製造方法
において、第２の工程で、溝の深さがビット線の膜厚を
上回るように、溝を形成することを特徴とし、この方法
により、溝内部に、ビット線の他、絶縁膜を形成するこ
とが可能となり、ビット線とビット線と電気的に接続さ
れるべきでない領域との確実な絶縁がなされる。

【００７２】請求項１０記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第４の工程で、エッチバック法によりビッ
ト線となる第１の導電性膜の表面位置を、半導体基板表
面に形成した第１の絶縁膜の表面位置以下にすることを
特徴とし、この方法によれば、ビット線となる第１の導
電性膜が半導体基板の溝内部だけに残り、半導体基板の
他の領域上は除去されるので、後工程において溝内部の
第１の導電性膜のみを加工するだけで、溝内部にビット
線を形成することが可能となる。

【００７３】請求項１１記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第５の工程で、ビット線となる第１の導電
性膜の表面位置を、半導体基板と半導体基板表面に形成
した第１の絶縁膜との界面位置よりも下になるようにす
ることを特徴とし、この方法により、溝内部に形成され
たビット線は、半導体基板表面よりも低い位置に形成さ
れるので、ビット線上に絶縁膜を残すことが可能とな
り、ビット線と電気的に接続されるべきでない領域との
確実な絶縁がなされる。

【００７４】請求項１２記載の半導体記憶装置の製造方
法は、請求項６または７記載の半導体記憶装置の製造方
法において、第７の工程で、活性領域の一つのパターン
が点対称な形状となり、活性領域の中心部が第１の不純
物拡散層と重なるように活性領域を形成することを特徴
とし、この方法によれば、点対称な形状をなす活性領域
の中心部に、第１の不純物拡散層が位置することになる
ので、第１の不純物拡散層を挟んで、両側にワード線お
よびキャパシタを形成することで、一つの活性領域にお
いて、２個のメモリセルが形成されることとなり、高集
積化が容易となる。

【００７５】請求項１３記載の半導体記憶装置の製造方
法は、請求項６記載の半導体記憶装置の製造方法におい
て、第１３の工程で、中間導電性部材が形成されている
位置の真上に空き領域が形成されるようにプレート電極
のパターニングを行なうことを特徴とし、この方法によ
り、ビット線および第１の不純物拡散層とメタル配線と
の接続孔を形成する領域がプレート電極のパターン内で
確保されるので、接続孔の領域をプレート電極のパター
ン外に形成する方法に比べ、高集積化が容易となる。

【００７６】請求項１４記載の半導体記憶装置の製造方
法は、請求項１３記載の半導体記憶装置の製造方法にお
いて、第１４の工程で、中間導電性部材上に開口する第
２の接続孔は、プレート電極の空き領域を通り、この空
き領域のサイズよりも小さくすることを特徴とし、この
方法によれば、プレート電極形成後に層間絶縁膜を堆積
することで、プレート電極の空き領域が絶縁膜で埋め込
まれ、その後、空き領域より小さい接続孔を開口する
と、プレート電極の空き領域において、プレート電極と
接続孔との間に絶縁膜が残されることになるので、プレ
ート電極とビット線との確実な絶縁がなされる。

【００７７】請求項１５記載の半導体記憶装置は、請求
項７記載の半導体記憶装置の製造方法において、第１１
の工程で、第１の不純物拡散層が形成されている位置の
真上に空き領域が形成されるようにプレート電極のパタ
ーニングを行なうことを特徴とし、この方法により、ビ
ット線および第１の不純物拡散層とメタル配線との接続
孔を形成する領域がプレート電極のパターン内で確保さ
れるので、接続孔の領域をプレート電極のパターン外に
形成する方法に比べ、高集積化が容易となる。

【００７８】請求項１６記載の半導体記憶装置は、請求
項１５記載の半導体記憶装置の製造方法において、第１
２の工程で、メタル配線接続用の接続孔は、プレート電
極の空き領域を通り、この空き領域のサイズよりも小さ
くすることを特徴とし、この方法によれば、プレート電
極形成後に層間絶縁膜を堆積することで、プレート電極
の空き領域が絶縁膜で埋め込まれ、その後、空き領域よ
り小さい接続孔を開口すると、プレート電極の空き領域
において、プレート電極と接続孔との間に絶縁膜が残さ
れることになるので、プレート電極とビット線との確実
な絶縁がなされる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図２】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図３】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図４】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図５】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図６】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図７】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図８】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図９】この発明の第１の実施形態の半導体記憶装置の
製造方法を示す工程図。

【図１０】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１１】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１２】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１３】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１４】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１５】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１６】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１７】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１８】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図１９】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２０】この発明の第１の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２１】この発明の第１の実施形態の半導体記憶装置
の構成を示す断面図。

【図２２】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２３】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２４】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２５】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２６】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２７】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２８】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図２９】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３０】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３１】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３２】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３３】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３４】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３５】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３６】この発明の第２の実施形態の半導体記憶装置
の製造方法を示す工程図。

【図３７】この発明の第２の実施形態の半導体記憶装置
の構成を示す図。

【図３８】従来の半導体記憶装置の製造方法を示す工程
断面図。

【図３９】従来の半導体記憶装置の断面図。

【符号の説明】

１０１シリコン基板（半導体基板）１０２第１の不純物拡散層１０３フォトレジスト１０４半導体基板内に設けた溝１０５ＣＶＤシリコン酸化膜（第１の絶縁膜）１０６タングステンシリサイドと不純物を含むポリシ
リコンとの積層膜（第１の導電性膜）１０７溝内に残したビット線用膜１０８フォトレジスト１０９ビット線１１０ＣＶＤシリコン酸化膜（第２の絶縁膜）１１２活性領域１１３シリコン酸化膜からなる素子分離領域１１４ゲート酸化膜（ゲート絶縁膜，第３の絶縁膜）１１５不純物を含むポリシリコン膜（第２の導電性
膜）１１６フォトレジスト１１７ワード線１１８第２の不純物拡散層１１９ＣＶＤシリコン酸化膜（第４の絶縁膜）１２０フォトレジスト１２１コンタクトホール（第１の接続孔）１２４不純物を含むポリシリコン膜（第３の導電性
膜）１２５フォトレジスト１２７中間導電性部材１２８ＣＶＤシリコン酸化膜（第５の絶縁膜）１２９フォトレジスト１３０コンタクトホール（キャパシタ接続用の接続
孔）１３１不純物を含むポリシリコン膜（第４の導電性
膜）１３２フォトレジスト１４６電荷蓄積電極１４７シリコン窒化膜とシリコン酸化膜からなる容量
絶縁膜１４８不純物を含むポリシリコン膜（第５の導電性
膜）からなるプレート電極１５１プレート電極の空き領域１５２ＣＶＤシリコン酸化膜（第６の絶縁膜）１５３フォトレジスト１５４コンタクトホール（第２の接続孔）１６０タングステン膜（第６の導電性膜）からなるメ
タル配線２０１シリコン基板（半導体基板）２０２第１の不純物拡散層２０３フォトレジスト２０４半導体基板内に設けた溝２０５ＣＶＤシリコン酸化膜（第１の絶縁膜）２０６タングステンシリサイドと不純物を含むポリシ
リコンの積層膜（第１の導電性膜）２０７溝内に残したビット線用膜２０８フォトレジスト２０９ビット線２１０ＣＶＤシリコン酸化膜（第２の絶縁膜）２１２活性領域２１３シリコン酸化膜からなる素子分離領域２１４ゲート酸化膜（ゲート絶縁膜，第３の絶縁膜）２１５不純物を含むポリシリコン膜（第２の導電性
膜）２１６フォトレジスト２１７ワード線２１８第２の不純物拡散層２１９ＣＶＤシリコン酸化膜（第４の絶縁膜）２２０フォトレジスト２２１コンタクトホール（キャパシタ接続用の接続
孔）２２２不純物を含むポリシリコン膜（第３の導電性
膜）２２３フォトレジスト２２４電荷蓄積電極２２５シリコン窒化膜とシリコン酸化膜からなる容量
絶縁膜２２６不純物を含むポリシリコン膜（第４の導電性
膜）からなるプレート電極２２９プレート電極の空き領域２３０ＣＶＤシリコン酸化膜（第５の絶縁膜）２３１フォトレジスト２３２コンタクトホール（メタル配線接続用の接続
孔）２３８タングステン膜（第５の導電性膜）からなるメ
タル配線

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成したソース・ドレ
インとなる第１および第２の不純物拡散層と、前記第１
の不純物拡散層と電気的に接続したビット線と、前記第
１の不純物拡散層と前記第２の不純物拡散層との間上を
ゲート絶縁膜を介して通るワード線と、電荷蓄積電極，
容量絶縁膜およびプレート電極からなり前記電荷蓄積電
極を前記第２の不純物拡散層と電気的に接続したキャパ
シタと、このキャパシタより上層に形成したメタル配線
とを備えた半導体記憶装置であって、前記ビット線を前記半導体基板の内部に配設し、前記ワ
ード線，前記キャパシタおよび前記メタル配線を前記半
導体基板上に配設し、前記第１の不純物拡散層および前
記ビット線と前記メタル配線とを接続するための接続孔
を設け、この接続孔は前記第１の不純物拡散層と前記ビ
ット線とを接続する中間導電性部材を埋め込んだ第１の
接続孔と前記中間導電性部材上に前記メタル配線を埋め
込んだ第２の接続孔とからなることを特徴とする半導体
記憶装置。
【請求項２】半導体基板表面に形成したソース・ドレ
インとなる第１および第２の不純物拡散層と、前記第１
の不純物拡散層と電気的に接続したビット線と、前記第
１の不純物拡散層と前記第２の不純物拡散層との間上を
ゲート絶縁膜を介して通るワード線と、電荷蓄積電極，
容量絶縁膜およびプレート電極からなり前記電荷蓄積電
極を前記第２の不純物拡散層と電気的に接続したキャパ
シタと、このキャパシタより上層に形成したメタル配線
とを備えた半導体記憶装置であって、前記ビット線を前記半導体基板の内部に配設し、前記ワ
ード線，前記キャパシタおよび前記メタル配線を前記半
導体基板上に配設し、前記第１の不純物拡散層および前
記ビット線と前記メタル配線とを接続するための接続孔
を設け、前記メタル配線を前記接続孔に埋め込んで前記
第１の不純物拡散層および前記ビット線と直接接続した
ことを特徴とする半導体記憶装置。
【請求項３】ビット線は、半導体基板内に設けた溝に
周囲を絶縁膜で被覆して埋設したことを特徴とする請求
項１または２記載の半導体記憶装置。
【請求項４】ビット線を埋設する溝は、第１の不純物
拡散層を横切って設けたことを特徴とする請求項３記載
の半導体記憶装置。
【請求項５】第１の不純物拡散層およびビット線とメ
タル配線とを接続するための接続孔はプレート電極を貫
通し、この貫通部分のプレート電極の内周壁は絶縁膜で
被覆されたことを特徴とする請求項１または２記載の半
導体記憶装置。
【請求項６】半導体基板表面に第１の不純物拡散層を
形成する第１の工程と、前記半導体基板内に溝を形成す
る第２の工程と、前記半導体基板表面および前記溝内の
底部および側壁部を第１の絶縁膜で覆う第３の工程と、
ビット線となる第１の導電性膜を堆積した後、エッチバ
ック法により前記溝内部のみに前記第１の導電性膜を残
す第４の工程と、写真蝕刻法により前記溝内部の前記第
１の導電性膜の上部を除去してビット線を形成する第５
の工程と、前記半導体基板上に第２の絶縁膜を堆積した
後、エッチバック法により、前記溝内部に形成した前記
ビット線上に前記第２の絶縁膜を残すとともに、前記半
導体基板の前記溝部分以外の表面を露出させる第６の工
程と、前記半導体基板上に活性領域および活性領域間を
分離する領域を形成する第７の工程と、ゲート絶縁膜と
なる第３の絶縁膜，第２の導電性膜を順次形成した後、
写真蝕刻法により前記第２の導電性膜からなるワード線
を形成する第８の工程と、前記ワード線を挟んで前記第
１の不純物拡散層と反対側の前記半導体基板表面に第２
の不純物拡散層を形成する第９の工程と、第４の絶縁膜
を堆積した後、写真蝕刻法により、前記第１の不純物拡
散層上の前記第４の絶縁膜および前記溝内部の前記第
１，第２の絶縁膜の一部を除去し、前記ビット線表面が
局所的に露出するように第１の接続孔を開口する第１０
の工程と、第３の導電性膜を堆積した後、写真蝕刻法に
より、前記第１の接続孔に前記第３の導電性膜を残して
中間導電性部材とする第１１の工程と、第５の絶縁膜を
堆積し、写真蝕刻法により前記第２の不純物拡散層上に
キャパシタ接続用の接続孔を開口する第１２の工程と、
第４の導電性膜を前記キャパシタ接続用の接続孔に埋め
込むとともに堆積し、写真蝕刻法により前記第４の導電
性膜からなる電荷蓄積電極を形成した後、容量絶縁膜，
第５の導電性膜を順次堆積し、写真蝕刻法により前記第
５の導電性膜からなるプレート電極を形成する第１３の
工程と、第６の絶縁膜を堆積し、写真蝕刻法により前記
中間導電性部材上に第２の接続孔を開口した後、第６の
導電性膜を前記第２の接続孔に埋め込むとともに堆積
し、写真蝕刻法により前記第６の導電性膜からなるメタ
ル配線を形成する第１４の工程とを含むことを特徴とす
る半導体記憶装置の製造方法。
【請求項７】半導体基板表面に第１の不純物拡散層を
形成する第１の工程と、前記半導体基板内に溝を形成す
る第２の工程と、前記半導体基板表面および前記溝内の
底部および側壁部を第１の絶縁膜で覆う第３の工程と、
ビット線となる第１の導電性膜を堆積した後、エッチバ
ック法により前記溝内部のみに前記第１の導電性膜を残
す第４の工程と、写真蝕刻法により前記溝内部の前記第
１の導電性膜の上部を除去してビット線を形成する第５
の工程と、前記半導体基板上に第２の絶縁膜を堆積した
後、エッチバック法により、前記溝内部に形成した前記
ビット線上に前記第２の絶縁膜を残すとともに、前記半
導体基板の前記溝部分以外の表面を露出させる第６の工
程と、前記半導体基板上に活性領域および活性領域間を
分離する領域を形成する第７の工程と、ゲート絶縁膜と
なる第３の絶縁膜，第２の導電性膜を順次形成した後、
写真蝕刻法により前記第２の導電性膜からなるワード線
を形成する第８の工程と、前記ワード線を挟んで前記第
１の不純物拡散層と反対側の前記半導体基板表面に第２
の不純物拡散層を形成する第９の工程と、第４の絶縁膜
を堆積した後、写真蝕刻法により前記第２の不純物拡散
層上にキャパシタ接続用の接続孔を開口する第１０の工
程と、第３の導電性膜を前記キャパシタ接続用の接続孔
に埋め込むとともに堆積し、写真蝕刻法により前記第３
の導電性膜からなる電荷蓄積電極を形成した後、容量絶
縁膜，第４の導電性膜を順次堆積し、写真蝕刻法により
前記第４の導電性膜からなるプレート電極を形成する第
１１の工程と、第５の絶縁膜を堆積した後、写真蝕刻法
により、前記第１の不純物拡散層上の前記第４，第５の
絶縁膜および前記溝内部の前記第１，第２の絶縁膜の一
部を除去し、前記ビット線表面が局所的に露出するよう
にメタル配線接続用の接続孔を開口する第１２の工程
と、第５の導電性膜を前記メタル配線接続用の接続孔に
埋め込むとともに堆積し、写真蝕刻法により前記第５の
導電性膜からなるメタル配線を形成する第１３の工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項８】第２の工程で、溝を、第１の不純物拡散
層を横切るように形成することを特徴とする請求項６ま
たは７記載の半導体記憶装置の製造方法。
【請求項９】第２の工程で、溝の深さがビット線の膜
厚を上回るように、前記溝を形成することを特徴とする
請求項６または７記載の半導体記憶装置の製造方法。
【請求項１０】第４の工程で、エッチバック法により
ビット線となる第１の導電性膜の表面位置を、半導体基
板表面に形成した第１の絶縁膜の表面位置以下にするこ
とを特徴とする請求項６または７記載の半導体記憶装置
の製造方法。
【請求項１１】第５の工程で、ビット線となる第１の
導電性膜の表面位置を、前記半導体基板と前記半導体基
板表面に形成した第１の絶縁膜との界面位置よりも下に
なるようにすることを特徴とする請求項６または７記載
の半導体記憶装置の製造方法。
【請求項１２】第７の工程で、活性領域の一つのパタ
ーンが点対称な形状となり、前記活性領域の中心部が第
１の不純物拡散層と重なるように前記活性領域を形成す
ることを特徴とする請求項６または７記載の半導体記憶
装置の製造方法。
【請求項１３】第１３の工程で、中間導電性部材が形
成されている位置の真上に空き領域が形成されるように
プレート電極のパターニングを行なうことを特徴とする
請求項６記載の半導体記憶装置の製造方法。
【請求項１４】第１４の工程で、中間導電性部材上に
開口する第２の接続孔は、プレート電極の空き領域を通
り、この空き領域のサイズよりも小さくすることを特徴
とする請求項１３記載の半導体記憶装置の製造方法。
【請求項１５】第１１の工程で、第１の不純物拡散層
が形成されている位置の真上に空き領域が形成されるよ
うにプレート電極のパターニングを行なうことを特徴と
する請求項７記載の半導体記憶装置の製造方法。
【請求項１６】第１２の工程で、メタル配線接続用の
接続孔は、プレート電極の空き領域を通り、この空き領
域のサイズよりも小さくすることを特徴とする請求項１
５記載の半導体記憶装置の製造方法。