KR20020062590A - 반도체메모리장치 및 그 제조방법 - Google Patents

반도체메모리장치 및 그 제조방법 Download PDF

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KR20020062590A
KR20020062590A KR1020020003444A KR20020003444A KR20020062590A KR 20020062590 A KR20020062590 A KR 20020062590A KR 1020020003444 A KR1020020003444 A KR 1020020003444A KR 20020003444 A KR20020003444 A KR 20020003444A KR 20020062590 A KR20020062590 A KR 20020062590A
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닛본 덴기 가부시끼가이샤
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Abstract

이 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 관한 것으로, 이 장치는, 반도체기판 위에 놓이며 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도막으로 형성된 제1전도막배선; 반도체기판 위에 놓인 제1절연막 내에 놓이고, 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 상감세공(inlaid)배선; 및 제1절연막 위에 놓인 제2절연막 위에 놓이고, 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막으로 형성된 제2전도막배선을 포함한다. 본 발명은 메모리셀크기가 그 제조시의 공정단계들의 수를 증가시키지 않고 쉽사리 축소되는 SRAM을 제공할 수 있다. 게다가, 본 발명은 SRAM의 α선소프트에러내성을 향상시킬 수 있다.

Description

반도체메모리장치 및 그 제조방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로 특히 정적임의접근메모리(SRAM)를 갖는 반도체메모리장치 및 그 제조방법에 관한 것이다.
도면을 참조하여, 이하 반도체메모리소자가 되는 SRAM메모리셀의 기본구조를 설명한다.
도 22의 회로도에 보인 것처럼, SRAM메모리셀은 정보저장부로서 기능하는 플립플롭회로와, 정보의 쓰기 및 읽기를 위해 소용되는 데이터선들(비트선들, BL1및 BL2)과 플립플롭회로 간의 전도를 제어하는 한 쌍의 전송트랜지스터들(T1및 T2)을 구비한다. 플립플롭회로는 예를 들면 한 쌍의 상보성금속산화물반도체(CMOS)인버터들로 이루어지고 각 CMOS인버터는 구동트랜지스터(D1또는 D2) 및 부하트랜지스터(P1또는 P2)를 포함한다.
각 전송트랜지스터(T1또는 T2)의 소스/드레인영역들 중의 한 쪽은 구동트랜지스터(D1또는 D2) 뿐 아니라 부하트랜지스터(P1또는 P2)의 드레인들에 연결되고, 그것들 중의 다른 쪽은 비트선(BL1또는 BL2)에 연결된다. 또, 한 쌍의 전송트랜지스터들(T1및 T2)의 게이트들은 각각 워드선(WL)의 일부를 이루며 서로 연결된다.
CMOS인버터들 중의 하나를 구성하는 구동트랜지스터(D1) 및 부하트랜지스터(P1)의 게이트들은, CMOS인버터들 중의 다른 하나를 구성하는 구동트랜지스터(D2) 및 부하트랜지스터(P2)의 드레인들(저장노드 N2)에 연결된다. 또, CMOS인버터들 중의 상기 다른 하나를 구성하는 구동트랜지스터(D2) 및 부하트랜지스터(P2)의 게이트들은 CMOS인버터들 중의 상기 하나를 구성하는 구동트랜지스터(D1) 및 부하트랜지스터(P1)의 드레인들(저장노드 N1)에 연결된다. 사실상, 한 쌍의 CMOS인버터들은, 각 CMOS인버터들의 입/출력부가 국소배선들이라 불리는 한 쌍의 배선들(L1및 L2) 중의 하나를 통해 다른 하나의 CMOS인버터의 게이트에 교차연결되도록 배치된다.
게다가, 기준전압(VSS, 예를 들면, GND)이 구동트랜지스터들(D1및 D2)의 각각의 소스영역에 인가되고, 전원전압(VCC)이 부하트랜지스터들(P1및 P2)의 각각의 소스영역에 인가된다.
전술한 SRAM셀은 우수한 소자특성들 이를테면 높은 잡음내성 및 적은 대기(stand-by)전력을 가진다. 게다가, 이 종류의 SRAM셀의 경우, 소자특성들의 관점에서, 재료들과 레이아웃의 선택은, 가능한 범위 내에서 소자구조의 조화를 잃지 않도록(다시 말하면, 불균형이 발생하는 것을 방지하도록) 신중히 행해져야 한다.
그러나, 전술한 SRAM셀은, 하나의 메모리셀 내에 6개의 트랜지스터들을 가져야 하고 하나의 동일 셀 내의 p형MOS들은 n형MOS들로부터 분리되어야 할 뿐 아니라 수많은 배선들이 필요하다는 요건들로 인해, 셀면적이 현저히 커지게 되는 경향이 있다는 문제를 가진다. 그 SRAM셀이 갖는 다른 문제는, 그 제조방법에서 공정단계들의 수가 많다는 것이다.
그러므로, 6-트랜지스터형 SRAM셀의 구조와 그 제조방법에 대해, 지금까지 다양한 제안들이 이루어져 왔다.
예를 들면, M. Inohara 등의 'Symp. on VLSI Tech., p64(1998)'에는, 금속다마신(damascene)공정을 통해 한 쌍의 국소배선들의 각 하나를 형성하는 방법이 개시되어 있다. 이 방법에서는, 다마신배선들이 되는 2개의 텅스텐(W)국소배선들이 다른 층들에 각각 형성되고, 그로 인해 교차연결이 이루어진다. 이 문헌에는, 기판의 활성영역에 도달하는 텅스텐플러그와 국소배선들 중의 하나(하층)가 그것들의 개구들을 동시에 만듦으로써 형성되기 때문에, 이 SRAM메모리셀은 추가적인 포토마스크들을 설치하거나 제조 공정단계들의 수를 증가시키지 않고 제조될 수 있다고 기재되어 있다. 그럼에도 불구하고, 이 방법에서는, 국소배선들의 다른 하나(상층)가 국소배선들의 하층과의 어떠한 접촉도 피할 수 있는 배치방식으로 형성되어야 하기 때문에, 달성된 셀크기의 축소는 충분히 클 수는 없다.
게다가, 일본공개특허공보 제1999-251457호에는, 6-트랜지스터형 셀의 제조 시, 한 쌍이 되는 국소배선들이 둘 다 금속다마신공정으로 형성되고, 게다가 하나의 동일 층위에 배치됨이 기재되어 있다. 그렇지만, 이 방법에서도, 한 쌍의 국소배선들이 서로 접촉하지 않도록 배치되어야 하므로, 셀크기의 충분한 축소는 이루어지지 않는다.
한편, 일본공개특허공보 제1997-260510호에는, 메모리셀의 크기축소 및 α-선소프트에러내성을 향상시킬 목적으로, 아래에 설명된 소자구조가 개시되어 있다. 유사한 구조가 F. Ootsuka 등의 'IEDM, p. 205(1998)'에도 기재되어 있다.
이 구조에서는, 교차연결을 형성하는 한 쌍의 국소배선들이 다른 전도층들에 식각을 각각 적용함으로써 형성된다. 국소배선들의 상층이 국소배선들의 하층과 겹치도록 배치되고, 절연막(용량절연막)에 의해 분리된 이러한 국소배선들은 커패시터소자를 구성한다.
그러나, 그러한 소자구조의 경우, 접촉홀이 한 쌍의 국소배선들의 각 하나에 대해 개별적으로 형성되어야만 하고 그래서 그것의 제조시에는 실질적으로 큰 공정단계수가 요구된다. 게다가, 이 구조에서, 국소배선들은 게이트전극의 상단까지도 그것들 사이에 놓인 얇은 절연막을 가지면서 연장되는 비교적 넓은 범위에 놓여진다. 전도막패턴이 그러한 평탄치 않은 기판표면 위에 형성되는 경우, 이방성식각에 의해 전도막의 패터닝을 수행할 때, 단이 진(stepped) 부분들 주위의 전도막부분들을 제거하기가 곤란하기 때문에, 남아도는(superfluous) 전도막 부분들이 필요하지 않은 위치들에 남아 있게 되는 문제가 발생한다. 게다가, 커패시터절연막이 그러한 평탄치 않은 표면에 형성되는 경우, 그 막두께는 단이 진 부분들 주위에서 증가하는 경향이 있다. 한편, 단이 진 부분들 주위의 막두께가 만족스러울 만큼 얇게 만들어진다면, 평탄한 영역에서의 막두께가 지나치게 얇게 되어, 그것의 절연에 손상을 주는 결과를 초래한다. 요컨대, 얇고 동시에 평탄한 커패시터절연막을 형성하는것은 어렵다.
전술한 바를 감안하면, 제조방법에서의 공정단계들의 수를 과도하게 증가시키지 않으면서 SRAM의 메모리셀크기를 용이하게 축소할 수 있는 기술을 제공하는 것이 요망된다. 또, SRAM의 α-선소프트에러내성을 향상시키는 기술을 제공하는 것이 요망된다.
본 발명은 제조방법에서의 공정단계들의 수를 과도하게 증가시키지 않고 메모리셀크기가 쉽사리 축소된 SRAM을 제공할 수 있다. 게다가, 본 발명은 SRAM의 α-선소프트에러내성을 향상시킬 수 있다.
도 1은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 회로도,
도 2는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 실시예를 설명하는 평면도,
도 3은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 실시예를 설명하는 단면도,
도 4는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 5는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 6은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 7은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 8은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 9는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 10은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 11은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 12는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 13은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 14는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 15는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 16은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 17은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 18은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 19는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 평면도,
도 20은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 21은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 22는 기존의 SRAM메모리셀의 회로도,
도 23은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 다른 실시예를 설명하는 단면도,
도 24는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 25는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 26은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 27은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 28은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 29는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 30은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 31은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 33은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 34는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 35는 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 36은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 37은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도,
도 38은 본 발명에 따른 반도체메모리장치의 SRAM메모리셀의 제조방법을 설명하는 단면도.
*도면의 주요부분에 대한 부호의 설명
1 : 반도체기판15 : 제1층간절연막
16, 27 : 국소배선17 : 제2층간절연막
34 : 제3층간절연막
본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 관한 것으로, 이 반도체메모리장치는, 반도체기판 위에 놓이며, 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도체로 형성된 제1배선; 상기 반도체기판 위에 놓인 제1절연막 내에 놓인 제1트렌치 내에 형성되고, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결(cross-coupling)되는 한 쌍의 국소배선들 중의 하나를 구성하는 제2전도체를 구비한 제2배선; 및 상기 제2배선의 상면을 포함한 영역 위에 놓인 제2절연막 위에 형성되고, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제3배선을 포함하며, 상기 제2배선 또는 상기 제3배선은 상기 트렌치의 내부를 채우도록 형성된 매립전도부를 가진다.
게다가, 본 발명은, 전술한 반도체메모리장치에서, 상기 제2배선 및 상기 제3배선은 상기 제2절연막에 의해 분리된 겹침부를 가지고, 상기 제2배선 및 상기 제3배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 제2전도체는, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1배선(A)으로 형성되며 상기 제1구동트랜지스터에 공통인 게이트전극을 가지는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극을 구성하는 제1배선(B)과 접촉하게 되도록 배치되고, 상기 제3배선은, 상기 제1배선(A)에 연결된 접촉부; 상기 제2구동트랜지스터의 드레인영역에 연결된 접촉부; 및 상기 제2부하트랜지스터의 드레인영역에 연결된 접촉부와 접촉하는 반도체메모리장치에 관련된다.
또, 본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 있어서, 반도체기판 위에 놓이며 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도막으로 형성된 제1전도막배선; 상기 반도체기판 위에 놓인 제1절연막 내에 놓이고,상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 상감세공(inlaid)배선; 및 상기 제1절연막 위에 놓인 제2절연막 위에 놓이고, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막으로 형성된 제2전도막배선을 포함하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 제2전도막배선은 상기 상감세공배선의 상면의 적어도 일부와는 그것들 사이에 상기 제2절연막을 두고서 서로 겹치도록 배치되고, 상기 상감세공배선 및 상기 제2전도막배선은, 그것들 사이에 놓인 상기 제2절연막과 함께, 커패시터소자를 구성하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 제2전도막배선은 상기 상감세공배선의 측면의 적어도 일부를, 그것들 사이에 상기 제2절연막을 두고서 덮도록 배치되고, 상기 상감세공배선 및 상기 제2전도막배선은, 그것들 사이에 놓인 상기 제2절연막과 함께, 커패시터소자를 구성하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 상감세공배선은, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1전도막배선(A)으로 형성되고 상기 제1구동트랜지스터에 공통인 게이트전극을 갖는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극을 구성하는 제1전도막배선(B)과 접촉하도록 배치되고, 상기 제2전도막배선은, 상기 제1전도막배선(A)에 도달하는 접촉부; 상기 제2구동트랜지스터이 드레인영역에 도달하는 접촉부; 및 상기 제2부하트랜지스터의 드레인영역에 도달하는 접촉부와 접촉하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 제1전도막배선(B)은 상기 제2구동트랜지스터의 드레인영역 및 상기 제2부하트랜지스터의 드레인영역 사이에서 분기되고, 이 배선분기부는 상기 상감세공배선과 접촉하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 상기 배선분기부 및 상기 상감세공배선 사이의 접촉영역은, 기판상면에서 보았을 때, 제1전도막배선(A)에 도달하는 상기 접촉부, 제2구동트랜지스터의 드레인영역에 도달하는 상기 접촉부, 및 제2부하트랜지스터의 드레인영역에 도달하는 상기 접촉부 중의 어느 것으로부터 등거리에 있는 지점을 포함하는 반도체메모리장치에 관련된다.
게다가, 본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 있어서, 반도체기판 위에 놓이며 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도막으로 형성된 제1전도막배선; 상기 반도체기판 위에 놓인 제1절연막 내에 놓인 상감세공배선 및 상기 상감세공배선 위에 놓이는 적층형 전극으로서, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 상감세공(inlaid)배선과 적층형 전극; 및 상기 제1절연막 위에 놓인제2절연막 위에 형성되고, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막으로 형성된 제2전도막배선을 포함하고, 상기 제2전도막배선은, 적어도, 상기 적층형 전극의 측면의 상면의 일부 및 측면의 일부와 그것들 사이에 상기 제2절연막을 두고서 겹치도록 배치되고, 상기 적층형 전극 및 상기 제2전도막배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치에 관련된다.
게다가, 본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 있어서, 반도체기판 위에 놓이며 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도막으로 형성된 제1전도막배선; 상기 반도체기판 위에 놓인 제1절연막 내에 놓이고 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 상감세공배선; 및 상기 제1절연막 위에 놓인 제3절연막 내에 형성된 트렌치 내에 마련되며, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 트렌치내(in-trench)전도막을 포함하며, 상기 제1절연막 위에 놓인 제2절연막 위에 놓이는 제2전도막과 상기 트렌치를 채움으로써 형성된 매립전극은, 상기 트렌치내전극막 및 상기 제2절연막 그것들 사이에 두고서, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하며; 그리고 상기 매립전극 및 상기 트렌치내전극막은 그것들 사이의 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치에서, 고융점금속실리사이드층이, 상기 한 쌍의 구동트랜지스터들, 상기 한 쌍의 부하트랜지스터 및 상기 한 쌍의 전송트랜지스터들의 모든 게이트전극들, 소스영역들 및 드레인영역들의 표면에 형성된 반도체메모리장치에 관련된다.
게다가, 본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치를 제조하는 방법에 있어서, 반도체기판 위에, 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 소스영역들 및 드레인영역들을 형성하기 위한 활성영역을 형성하는 단계; 상기 반도체기판 위에, 제1전도막을 형성한 후, 이 제1전도막을 패터닝하여 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 게이트전극들을 구성하는 배선으로서 소용되는 제1전도막배선을 형성하는 단계; 상기 반도체기판 위에, 제1절연막을 형성한 후, 이 제1절연막 내에, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나인 상감세공배선을 형성하는 단계; 및 상기 제1절연막 위에, 제2절연막을 형성한 후, 제2전도막을 형성한 다음, 이 제2전도막을 패터닝하여 상기 한 쌍의 국소배선들 중의 다른 하나인 제2전도막배선을 형성하는 단계를 포함하는 반도체메모리장치 제조방법에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치 제조방법에서, 상기 제2전도막배선은 상기 상감세공배선의 상면의 적어도 일부와 그것들 사이에 상기 제2절연막을 두고서 겹치도록 배치되고, 상기 상감세공배선 및 상기 제2전도막배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치 제조방법에 관련된다.
게다가, 본 발명은, 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치를 제조하는 방법에 있어서, 반도체기판 위에, 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 소스영역들 및 드레인영역들을 형성하기 위한 활성영역을 형성하는 단계; 상기 반도체기판 위에, 제1전도막을 형성한 후, 이 제1전도막을 패터닝하여 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 게이트전극들을 구성하는 배선으로서 소용되는 제1전도막배선을 형성하는 단계; 상기 반도체기판 위에, 제1절연막을 형성한 후, 이 제1절연막 내에, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나인 상감세공배선을 형성하는 단계; 상기 상감세공배선의 측면의 일부를 노출시키는 단계; 및 상기 제1절연막 및 상기 상감세공배선의 노출된 부분 위에 제2절연막을 형성한 후, 제2전도막을 형성한 다음, 제2전도막과 상기 상감세공배선의 상면 및 측면의 일부가 그것들 사이에 상기 제2절연막을 사이에 두고 겹치도록 제2전도막을 패터닝하여, 제2전도막배선과 상기 상감세공배선의 상면과 측면 일부가 그것들 사이에 놓인 상기 제2절연막과 함께 구성하는 커패시터소자를 제공하는, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막배선을 형성하는 단계를 포함하는 반도체메모리장치 제조방법에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치 제조방법에서, 상기 상감세공배선은, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1전도막배선(A)으로부터 형성되고 상기 제1구동트랜지스터와 공통인 게이트전극을 갖는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극를 구성하는 제1전도막배선(B)과 접촉하도록 형성되고, 상기 제2전도막배선은, 상기 제1전도막배선(A)에 도달하는 접촉홀, 상기 제2구동트랜지스터의 드레인영역에 도달하는 접촉홀, 및 사이 제2부하트랜지스터의 드레인영역에 도달하는 접촉홀을 동시에 형성한 다음, 이 접촉홀들을 전도성재료로 채워 만들어진 접촉부들의 모든 것과 접촉하도록 형성된 반도체메모리장치 제조방법에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치 제조방법에서, 상기 제1전도막배선(B)은 상기 제2구동트랜지스터의 드레인영역 및 상기 제2부하트랜지스터의 드레인영역 사이에서 분기가 일어나는 분기된 형상으로 형성되고, 상기 상감세공배선은 이 배선분기부와 접촉하도록 형성되는 반도체메모리장치 제조방법에 관련된다.
또, 본 발명은, 전술한 반도체메모리장치 제조방법에서, 상기 한 쌍의 구동트랜지스터들, 상기 한 쌍의 부하트랜지스터들 및 상기 한 쌍의 전송트랜지스터들의 모든 소스영역들 및 드레인영역들의 표면위와, 그 게이트전극들을 구성하는 상기 제1전도막배선의 표면 위에, 고융점금속실리사이드층을 형성하는 단계를 더 포함하는 반도체메모리장치 제조방법에 관련된다.
이하, 본 발명의 바람직한 실시예들을 설명한다.
도 1에 보인 것처럼, 본 발명의 SRAM의 메모리셀은, 한 쌍의 구동트랜지스터들(D1 및 D2), 한 쌍의 부하트랜지스터들(P1및 P2) 및 한 쌍의 전송트랜지스터들(T1및 T2)로 구성된 것으로, 워드선(WL) 및 한 쌍의 비트선들(BL1및 BL2)의 교차영역에 배치된다. 한 쌍의 구동트랜지스터들(D1및 D2)과 한 쌍의 전송트랜지스터들(T1및 T2)은 n채널형으로 구성되고, 한 쌍의 부하트랜지스터들(P1및 P2)은 p채널형으로 구성된다.
한 쌍의 구동트랜지스터들(D1및 D2) 및 한 쌍의 부하트랜지스터들(P1및 P2)은 1비트정보를 기억하기 위한 정보저장부로서 기능하는 플립플롭회로를 이룬다. 이 플립플롭회로는 한 쌍의 CMOS인버터들로 구성되고, 각 CMOS인버터는 구동트랜지스터(D1또는 D2) 및 부하트랜지스터(P1또는 P2)를 포함한다.
각 전송트랜지스터(T1또는 T2)의 소스/드레인영역들 중의 한 쪽은 구동트랜지스터(D1또는 D2)와 부하트랜지스터(P1또는 P2)의 드레인들에 연결되고, 그 다른 한 쪽은 비트선(BL1또는 BL2)에 연결된다. 또, 한 쌍의 전송트랜지스터들(T1및 T2)의 게이트들은 각각 워드선(WL)의 일부를 형성하며 서로 연결된다.
CMOS인버터들 중의 하나를 구성하는 구동트랜지스터(D1) 및 부하트랜지스터(P1)의 게이트들은, CMOS인버터들 중 다른 하나를 구성하는 구동트랜지스터(D2) 및 부하트랜지스터(P2)의 드레인들(저장노드 N2)에 연결된다. 게다가, CMOS인버터들 중 상기 다른 하나를 구성하는 구동트랜지스터(D2) 및 부하트랜지스터(P2)의 게이트들은, CMOS인버터들 중의 상기 하나를 구성하는 구동트랜지스터(D1) 및 부하트랜지스터(P1)의 드레인들(저장노드 N1)에 연결된다. 사실상, 한 쌍의 CMOS인버터들은, 각 CMOS인버터들의 입/출력부가 국소배선들이라 불리는 한 쌍의 배선들(L1및 L2) 중 하나를 통해 다른 CMOS인버터의 게이트와 교차연결되도록 배치된다.
또, 기준전압(VSS, 예를 들면, GND)이 구동트랜지스터들(D1및 D2)의 각각의 소스영역에 인가되고, 전원전압(VCC)이 부하트랜지스터들(P1및 P2)의 각각의 소스영역에 인가된다.
제1 및 제2실시예들
다음으로, 본 발명의 제1 및 제2실시예들이 설명된다.
제1실시예에서, 한 쌍의 국소배선들(L1및 L2)이 2개의 다른 층들에 배치되어, 하층의 국소배선은 상감세공(다마신)배선으로 형성되고 상층의 국소배선은 판 형상의 전도막으로 형성된다. 게다가, 이러한 국소배선들의 배치는, 기판의 상면(상단표면)에서부터 보았을 때, 상층국소배선(판형상의 배선)의 일부가 하층국소배선(상감세공배선)의 상면의 적어도 일부와는 그것들 사이에 절연막을 두고서 겹치는 방식으로 배치된다. 여기서, 절연막에 의해 분리되는 하층국소배선(상감세공배선) 및 상층국소배선(판형상의 배선)은 커패시터소자를 구성한다.
상감세공배선은 상당한 두께(깊이 방향으로의 길이)를 가지며 전도막으로 된 판형상의 배선은 큰 상면면적을 가지므로, 두 배선들은, 미소한 라인 형상의 전도박막으로 이루어진 배선들에 비해, 배선저항의 양호한 감소를 달성할 수 있다.
도면들을 참조하여, 이하, 전술의 SRAM메모리셀의 구조가 구체적으로 상세히 설명한다.
도 2는 메모리셀의 평면도이고, 도 3(a) 및 도 3(b)는 도 2의 a-a'선 및 b-b'선을 따라 각각 취해진 단면도들이다. 절연막, 비트선 및 비트선에 연결되는 플러그의 어느 것도 평면도에서는 생략되어 있다.
메모리셀에 포함된 6개의 트랜지스터들은, 각 활성영역이 단결정실리콘으로 만들어진 반도체기판 위의 소자분리영역들(5)에 의해 둘러싸인 활성영역들에 형성된다. n채널형의 구동트랜지스터들(D1및 D2) 및 전송트랜지스터들(T1및 T2)은 p형웰영역에 형성되고, p채널형 부하트랜지스터들(P1및 P2)은 n형웰영역에 형성된다.
한 쌍이 되는 전송트랜지스터들(T1및 T2)은 그 각각이 p형웰의 활성영역에 형성된 n형소스/드레인영역들(13a), 이 활성영역의 표면에 형성된 게이트산화막(7), 및 이 게이트산화막(7)상에 형성된 게이트전극(8)으로 이루어진다. 게이트전극(8)은, 예를 들면, 도핑된 다결정실리콘막 및 고융점금속실리사이드막(텅스텐실리사이드막, 코발트실리사이드막, 티타늄실리사이드막 등)으로 이루어진 적층구조를 가지며, 워드선(WL)과 일체로 형성된다. 워드선(WL)은 제1방향(도 2의 좌우방향)으로 달려가도록 놓여지고, 이 제1방향을 따라, 한 쌍의 전송트랜지스터들이 서로 인접하게 배치된다. 또, 한 쌍의 전송트랜지스터들은, 그것들의 게이트길이의 방향이 제1방향에 수직한 제2방향(도 2의 상하방향)과 일치하는 방식으로 배치된다.
한 쌍이 되는 구동트랜지스터들(D1및 D2)은 그 각각이 p형웰의 활성영역에 형성된 n형소스/드레인영역들(13a), 이 활성영역의 표면에 형성된 게이트산화막(7) 및 게이트산화막(7)상에 형성된 게이트전극(9 또는 10)으로 구성된다. 이 게이트전극(9 또는 10)은, 예를 들면, 도핑된 다결정실리콘막 및 고융점금속실리사이드막(텅스텐실리사이드막, 코발트실리사이드막, 티타늄실리사이드막 등)으로 이루어진 적층구조를 가진다. 구동트랜지스터(D1)의 드레인영역은 전송트랜지스터(T1)의 소스/드레인영역들 중의 하나와 공통으로 활성영역에 형성되고, 구동트랜지스터(D2)의 드레인영역은 전송트랜지스터(T2)의 소스/드레인영역들 중의 하나와 공통으로 활성영역에 형성된다.
한 쌍이 되는 부하트랜지스터들(P1및 P2)은 그 각각이 n형웰의 활성영역에 형성된 p형소스/드레인영역들(13b), 이 활성영역의 표면에 형성된게이트산화막(7), 및 게이트산화막(7)상에 형성된 게이트전극(9 또는 10)으로 구성된다. 부하트랜지스터(P1)의 게이트전극(9)은 구동트랜지스터(D1)의 게이트전극과 일체로 형성되고, 부하트랜지스터(P2)의 게이트전극(10)은 구동트랜지스터(D2)의 게이트전극과 일체로 형성된다.
구동트랜지스터(D1)는 전송트랜지스터(T1) 및 부하트랜지스터(P1) 사이에 전술한 제2방향으로 배치된다. 구동트랜지스터(D2)는 전송트랜지스터(T2) 및 부하트랜지스터(P2) 사이에 전술한 제2방향으로 배치된다. 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들은, 그것들의 어떠한 게이트길이의 방향이라도 전술한 제1방향과 일치하는 방식으로 배치된다.
시트(sheet)저항 및 접촉플러그에 의한 접촉저항을 감소시키기 위해, 고융점실리사이드층(도면들에는 미도시) 이를테면 티타늄실리사이드층 또는 코발트실리사이드층을, 한 쌍의 구동트랜지스터들, 한 쌍의 부하트랜지스터들 및 한 쌍의 전송트랜지스터들의 모든 소스/드레인영역들의 표면에 형성하는 것이 바람직하다.
한 쌍의 구동트랜지스터들, 한 쌍의 부하트랜지스터들 및 한 쌍의 전송트랜지스터들에 들어있는 모든 게이트전극의 측면에는 측벽(12)이 형성된다. 또, 그 게이트전극의 상단에는, 실리콘산화막 등으로 만들어진 뚜껑(cap)층(도면들에는 미도시)이 마련된다.
6개 트랜지스터들 중 어느 것이나 그 상단에는 실리콘질화막(14)이 형성되고, 이 실리콘질화막(14)의 상단에는 제1층간절연막(15)이 PSG(Phospho-Silicate Glass), BPSG(Boron Phosphorous Silicate Glass) 등으로써 300∼1000㎚ 정도의 두께로 형성된다.
제1층간절연막(15) 내에는, 한 쌍의 국소배선들 중의 하나가 되는 상감세공배선(16; L1)이 형성된다. 이 상감세공배선(16; L1)을 형성하기 위해, 트렌치가 제1층간절연막(15) 내에 형성되고 텅스텐과 같은 전도성금속으로 채워진다. 이 상감세공배선(16; L1)의 한 끝부분은 구동트랜지스터(D1)의 드레인영역에 전기접속되고, 그 다른 끝부분은 부하트랜지스터(P1)의 드레인영역에 전기접속된다. 또, 상감세공배선(16; L1)의 중앙부분은, 구동트랜지스터(D2) 및 부하트랜지스터(P2) 둘 다를 위해 소용되는 게이트전극(10)에 전기접속된다. 이 게이트전극(10)은 구동트랜지스터(D2)의 드레인영역 및 부하트랜지스터(P2)의 드레인영역 사이에서 트랜지스터들(D1및 P1) 쪽으로 분기되고, 이 분기된 부분은 상감세공배선(16)의 중앙부분과 접촉하게 된다. 이 접촉부분은 바람직하게는, 상단에서 보았을 때, 아래에서 설명된 3개의 접촉플러그들(18, 19 및 20)의 어느 것과도 실질적으로 등거리에 위치된다. 이 경우, 상감세공배선은 띠모양이 될 수 있고 그밖에도 상단에서 보았을 때 장방형이 될 수 있지만, 도 2의 평면도에서 보인 것처럼, 중앙부분이 양 끝부분들에 비해 트랜지스터들(D2및 P2) 쪽을 향해 빼내어지게 구부려진 띠모양의 형상을 가질 것이다. 이런 식으로, 충분한 마진이 확보될 수 있다.
상감세공배선(16; L1)이 내부에 형성된 제1층간절연막(15)위에는, 제2층간절연막(17)이 실리콘산화막 등으로써 10∼150㎚ 정도의 두께로 형성된다. 또, 제2층간절연막(17) 및 제1층간절연막(15)을 관통하게 형성된 접촉홀들은 텅스텐과 같은 전도성금속으로 채워져 접촉플러그들이 형성된다. 이러한 접촉플러그들은, 6개 트랜지스터들의 개개의 소스/드레인영역들과 접촉하고 있는 플러그들(19∼26)과, 구동트랜지스터(D1) 및 부하트랜지스터(P1)에 의해 공통으로 사용되는 게이트전극(9)과 접촉하고 있는 플러그(18)이다.
제2층간절연막(17)의 상단에는, 국소배선(27; L2)이 TiN 등으로써 100∼200㎚ 정도의 두께로 형성된다. 국소배선(27; L2)은, 구동트랜지스터(D1) 및 부하트랜지스터(P1)에 공통인 게이트전극(9)과 연결된 플러그(18), 구동트랜지스터(D2)의 드레인영역에 연결된 플러그(19), 및 부하트랜지스터(P2)의 드레인영역에 연결된 플러그(20)에 전기적으로 접속되게 놓여진다. 또, 국소배선(27; L2)은 그것의 일부가 다른 국소배선인 전술한 상감세공배선(16; L1)의 상면의 적어도 일부와 그것들 간에 제2층간절연막(17)을 가지면서 겹치도록 배치된다. 제2층간절연막에 의해 분리된 국소배선(27; L2)과 상감세공배선(16; L1)은 커패시터소자를 구성한다. 커패시터소자의 효과의 견지에서는, 국소배선(27; L2)은 바람직하게는 상감세공배선(16; L1)의 상면을 가능한 한 많이 덮도록 설치되고, 도 2에 보인 구조에서, 국소배선(27)은상감세공배선(16; L1)의 전체 상면을 덮는다.
또, 전술의 층들에 추가로 접속되는 비아(via)플러그들과의 접속을 용이하게 하기 위해, 접촉플러그들(21∼26) 위에는, 패터닝에 의해 국소배선(27; L2)과 동시에 형성되는 개개의 장방형 전도막패턴들(28∼33)이 제공된다.
국소배선(27; L2)이 형성된 제2층간절연막(17)의 상단에는, 제3층간절연막(34)이 실리콘산화막 등으로써 형성되고, 그 위에는, 전원전압(VCC)을 인가하기 위한 전원전압선(41), 기준전압(VSS)을 인가하기 위한 기준전압선(42)이 전술한 제1방향을 따라 형성된다. 전원전압선(41)은 제3층간절연막(34)에 마련된 비아플러그들(36 및 37)과 제1 및 제2층간절연막들에 마련된 접촉플러그들(22 및 23)을 통해 부하트랜지스터들(P1및 P2)의 소스영역들에 각각 전기접속된다. 기준전압선(42)은 제3층간절연막(34)에 마련된 비아플러그들(35 및 38)과 제1 및 제2층간절연막들에 마련된 접촉플러그들(21 및 24)을 통해 구동트랜지스터들(D1및 D2)의 소스영역들에 각각 전기접속된다. 이 배선들은, 예를 들면, 패터닝된 알루미늄막, 또는 알루미늄막과 이 알루미늄막 위에 반사방지코팅막으로서 놓이고 장벽금속막으로서 알루미늄막 아래에 놓이는 TiN 등으로 된 막들을 포함하는 적층막으로 형성될 수 있다.
게다가, 전술한 층들에 추가로 접속되는 비아플러그들과의 접속을 용이하게 하기 위해, 전송트랜지스터들(T1및 T2)의 소스/드레인영역들의 한 쪽과의 전기접속을 이루기 위해 제3층간절연막(34) 내에 마련된 플러그들(39 및 40)의 상단에는, 패터닝에 의해 전원전압선(41) 및 기준전압선(42)과 동시에 형성되는 개개의 장방형 전도막패턴들(43 및 44)이 마련된다.
전원전압선(41) 및 기준전압선(42)이 형성된 제3층간절연막(34)의 상단에는, 제4층간절연막(도면들에는 미도시)이 실리콘산화막 등으로 형성되고, 그 위에는, 한 쌍의 비트선들(BL1및 BL2)(이 도면들에는 미도시)이 전술한 제2방향을 따라 형성된다. 비트선들 중의 하나(BL1)는, 제4층간절연막에 마련된 비아플러그, 제3층간절연막에 마련된 접촉플러그(40) 그리고 제1 및 제2층간절연막들에 마련된 접촉플러그(26)를 통해 전송트랜지스터(T1)의 소스/드레인영역들 중의 한 쪽에 전기접속된다. 다른 비트선(BL2)은 제4층간절연막에 마련된 비아플러그, 제3층간절연막에 마련된 비아플러그(39) 그리고 제1 및 제2층간절연막에 마련된 접촉플러그(25)를 통해 전송트랜지스터(T2)의 소스/드레인영역들 중의 한 쪽에 전기접속된다. 이 배선들은 예를 들면, 패터닝된 알루미늄막, 또는 알루미늄막과 이 알루미늄막 위에 반사방지코팅막으로서 놓이고 장벽금속막으로서 알루미늄막 아래에 놓이는 TiN 등으로 된 막들을 포함하는 적층막으로 형성될 수 있다.
본 발명의 제2실시예로서의 SRAM메모리셀은 전술한 구조와 동일한 구조를 가지지만, 그 커패시터소자의 구성에서는, 기판의 상면에서 보았을 때, 상층국소배선(판형상의 배선)의 일부는 적어도 하층국소배선(상감세공배선)의 상면의 일부와 그것들 사이에 층간절연막을 두고서 겹치고, 또 상층국소배선(판형상의 배선)의 일부는 하층국소배선(상감세공배선)의 측면(깊이방향에 평행한 면)을 그것들 사이에 층간절연막을 두면서 부분적으로 덮고 있는 형태로 국소배선들이 배치된다. 이 구조에서, 커패시터소자는 하층국소배선(상감세공배선)의 상면뿐만 아니라 그 측면에도 형성되어 커패시터소자의 용량이 현저히 증가할 수 있게 된다. 이 실시예의 한 예의 단면도(도 2의 평면도에 대응함)가 도 21에 보여진다.
다음으로, 제1실시예의 제조방법을 일 예로 하여, 본 발명의 반도체메모리장치의 SRAM메모리셀을 제조하는 방법이 도면들을 참조하여 설명된다. 이 설명에서, 평면도에는 적절히 생략되는 얼마간의 절연막들이 존재한다.
먼저, p형 단결정실리콘으로 이루어진 반도체기판(1)의 주면에는, 실리콘산화막(2)과 실리콘질화막(3)이 공지의 방법에 의해 연속하여 형성된다. 공지의 방법에 의해 형성된 소정 패턴 형상의 포토레지스트를 마스크로서 사용하여, 건식식각이 이 포토레지스트에 적용되어 실리콘질화막(3) 및 실리콘산화막(2)은 패터닝된다. 그 후, 남아있는 실리콘질화막(3) 및 실리콘산화막(2)을 마스크로서 사용하여, 반도체기판(1)은 건식식각되어 소자분리용 트렌치들(도 4 및 도 5의 4)이 형성된다. 이 도면들에서는, AR로 표시된 영역들은 '활성영역들'이고, 이 단계에서, 소자분리용 트렌치들은 ARS들과는 다른 영역들에 형성된다. 또, 점선으로 둘러싸인 MR로 표시된 영역은 하나의 메모리셀을 위한 영역을 나타낸다. 복수개의 메모리셀들은, 전술한 제1방향(도 4의 좌우방향)을 따라 진행하는 MR로 표시된 각 변이 대칭선으로서 사용되면 전술한 제2방향(도 4의 상하방향)에서 이웃하는 메모리셀들간의AR로 표시된 형상들은 선대칭상(거울상)이 되고, 전술한 제2방향을 따라 진행하는 MR로 표시된 장방형의 각 변이 기준선으로서 사용되면 전술한 제1방향에서 인접한 메모리셀들 간의 AR로 표시된 형상들은 제1방향으로 이동된(평행이동) 상이 되는 방식으로 배치된다. 모든 2개의 이웃한 메모리셀들간의 AR로 표시된 형상들이 MR로 표시된 장방형들의 공통변에 대하여 선대칭이 되도록 메모리셀들을 배치하는 것도 가능하다.
다음으로, 도 6에 보인 것처럼, 트렌치들(4)의 내부는 실리콘산화막으로 채워져 소자분리영역(5)이 형성된다. 소자분리영역(5)의 형성은 다음과 같이 행해질 수 있다. 트렌치들(4)이 마련된 반도체기판(1)상에, 실리콘산화막이 트렌치들(4)의 내부를 완전히 채우기에 충분한 두께로 화학기상증착(CVD)법에 의해 형성되고, 그 후, 실리콘질화막(3)을 스토퍼(stopper)로서 사용하여, 에치백 또는 화학기계적연마(CMP)가 두껍게 형성된 실리콘산화막에 적용되어 트렌치들(4)의 내부에 놓인 부분들을 이외의 실리콘산화막을 제거함으로써, 소자분리영역들(5)이 형성된다.
다음으로, 반도체기판(1)상의 실리콘질화막(3) 및 실리콘산화막(2)이 식각에 의해 제거된 후, 10∼30㎚ 정도의 두께를 갖는 얇은 실리콘산화막(희생산화막; 2a)이 형성된 다음 도 7 및 도 8에 보인 바와 같이 레지스트(6)가 부하트랜지스터들(P1및 P2)을 형성할 영역에 형성된다. 이 레지스트(6) 및 전술한 희생산화막(2a)을 마스크 및 스루(through)막으로서 각각 사용하여, p형도펀트들(예를 들면, 붕소)의 이온주입이 행해져 구동트렌지스터들(D1및 D2) 및 전송트랜지스터들(T1및 T2)이 나중에 형성되어질 p형웰영역이 형성된다. 다음으로, 레지스트(6)를 제거한 후, 다른 레지스터가 p형웰영역에 형성되고, 그 레지스트 및 전술의 산화막(2a)을 마스크 및 스루막으로서 각각 사용하여, n형도펀드들(예를 들면, 인 또는 비소)의 이온주입이 행해져 부하트랜지스터들(P1및 P2)이 나중에 형성될 n형웰영역이 형성된다.
다음으로, 반도체기판 위에 놓여있는 실리콘산화막(희생산화막, 2a)을 제거한 후, 게이트산화막이 열산화법에 의해 형성된 다음, 도핑된 다결정실리콘막이 형성된다. 그 때, 텅스텐실리사이드막과 같은 고융점금속실리사이드막이 도핑된 다결정실리콘막 위에 형성될 수 있고, 그 후 뚜껑층의 형성을 위한 실리콘산화막이 그 위에 형성될 수 있다. 다음으로, 소정의 패턴으로 형성된 포토레지스트를 마스크로서 사용하여 건식식각이 수행되어, 도핑된 다결정실리콘막 및 게이트산화막(고융점실리사이드막 및 실리콘산화막이 그 위에 형성되는 경우, 그 고융점금속실리사이드막 및 실리콘산화막과 함께)은 동시에 패터닝되어, 전송트랜지스터들(T1및 T2)의 게이트전극(8; 워드선 WL), 구동트랜지스터들(D1및 D2) 및 부하트랜지스터들(P1및 P2)의 게이트전극들(9 및 10)이 도 9 및 도 10에 보인 것처럼 형성된다.
다음에, 도 11 및 도 12에 보인 트랜지스터구조가 다음과 같이 형성된다. n형웰영역 위에 형성된 레지스트를 마스크로서 사용하여, n형도펀트들(예를 들면, 인 또는 비소)의 이온주입이 비교적 적은 도즈량(dose)으로 사용되어 p형웰영역 내에 LDD(Lightly-Doped Drain)영역들(11)이 형성된다. 이 레지스트를 제거한 후, p형웰영역 위에 형성되는 다른 레지스트를 마스크로서 사용하여, p형도펀트들(예를들면, 붕소)의 이온주입이 유사하게 사용되어 n형웰영역 내에 LDD영역들(11)이 형성된다. 다음으로, 이 레지스트가 제거된 후, 실리콘산화막이 기판 상에 CVD법에 의해 형성되고, 이 실리콘산화막을 에치백하여, 측벽들(12)이 게이트전극들의 측면들에 형성된다. 이 측벽들은 산화물-질화물-산화물로 된 막들 또는 질화물-폴리실리콘으로 된 막들로 이루어진 적층막으로 형성될 수도 있다. 그 후, n형웰영역들 위에 형성되는 레지스트를 마스크로서 사용하여, n형도펀트들의 이온주입이 비교적 큰 도즈량으로 적용되어 p형웰영역 내에 n형소스/드레인영역들이 형성된다. 이어서, 이 레지스트를 제거한 후, p형웰영역 위에 형성되는 다른 레지스트를 마스크로서 사용하여, p형도펀트들의 이온주입이 유사하게 적용되어 n형웰영역 내에 p형소스/드레인영역들(13b)이 형성된다.
이 단계가 완료된 후, 소스/드레인영역들 위에는, 고융점금속실리사이드막들이 바람직하게 형성된다. 먼저, 반도체기판 위에, 고융점금속(예컨대, Ti 또는 Co)막이 스퍼터링법 등에 의해 형성된다. 다음으로, 어닐링에 의해, 고융점금속막과 소스/드레인영역들이 서로 반응되고, 그 후, 미반응된 고융점금속이 식각에 의해 제거되어, 고융점금속실리사이드막이 소스/드레인영역들 위에 형성된다. 전술의 단계에서, 텅스텐실리사이드막 또는 실리콘산화막이 게이트전극들 위에 형성된다면, 그때는 고융점금속실리사이드막들이 게이트전극들 위에 형성된다.
다음으로, 실리콘질화막(14)이 반도체기판 위에 CVD법에 의해 형성된 후, 층간절연막(15)이 PSG, BPSG 등으로 형성된다. 소정의 패턴으로 형성된 포토레지스트를 마스크로서 사용하여, 건식식각이 행해져 제1층간절연막(15)과실리콘질화막(14)을 관통하는 개구들이 형성되고, 그로 인해 기판표면 및 게이트전극들에 도달하는 트렌치들이 형성된다. 이러한 트렌치들을 W와 같은 전도성금속으로 채움으로써, 상감세공배선으로 이루어진 국소배선(16; L1)이 도 13 및 도 14에 보인 것처럼 형성된다. 그 때, 트렌치들을 전도성금속으로 채우는 것은 다음과 같이 수행된다. 트렌치들의 내부를 포함한 기판 위에는, 예를 들면, Ti/TiN 등의 적층막으로 된 장벽금속막이 스퍼터링법 등에 의해 형성되고, 그 후, CVD법 등에 의해, 전도성금속막이 트렌치들을 채우도록 텅스텐 등으로 형성되고, 이어서, CMP가 이러한 금속막들에 사용되어 트렌치들의 내부에 놓인 부분들 이외의 전도성금속막 및 장벽금속막을 제거한다.
다음으로, 제2층간절연막(17)이 CVD법에 의해 실리콘산화막 등으로 형성된 후, 포토레지스트를 마스크로서 사용하여 건식식각이 수행되어, 게이트전극(9)에 도달하는 접촉홀 및 소스/드레인영역들에 도달하는 접촉홀이 동시에 형성된다. 그 후 Ti, TiN 또는 이러한 것들의 적층막으로 이루어진 장벽금속막이 접촉홀들의 내부를 포함한 기판표면 위에 형성되고, 그 후 W 등으로 이루어진 전도성금속막이 이러한 접촉홀들을 채우도록 CVD법 등에 의해 형성된 다음, CMP가 이러한 금속막들에 사용되어 접촉홀들의 내부를 제외한 영역들에 놓인 전도성금속막 및 장벽금속막이 제거된다. 이것에 의해, 도 15 및 도 16에 보인 것처럼, 게이트전극(9)에 도달하는 접촉플러그(18)와 소스/드레인영역들에 도달하는 접촉플러그들(19∼26)이 동시에 형성된다. CMP 대신 에치백이 수행될 때, 국소배선(L2; 27)과 전도막패턴들(28∼33)이, 아래에 설명된 방법 대신에, Ti, TiN 또는 이것들로 된 적층막으로 이루어진 장벽금속막을 그 표면 위에 남아있게 하고 레지스트를 마스크로서 사용하여 이 장벽금속막을 패터닝함으로써 형성될 수 있다.
다음으로, 전도막이 TiN막 등으로부터 스퍼터링법 또는 CVD법에 의해 형성되고, 포토레지스트를 마스크로 사용하여 패터닝이 이 전도막에 사용되어, 접촉플러그들(18, 19 및 20)과 접촉하게 되는 국소배선(L2; 27)이 도 17 및 도 18에 보인 것같이 형성된다. 그 때, 국소배선(L2; 27)은, 상면에서 보았을 때 그 일부가 적어도 하층국소배선(L1; 16)의 일부를 그것들 사이에 제2층간절연막(17)을 두고서 겹쳐지도록 형성된다. 도면들에서, 국소배선(L2; 27)은 하층국소배선(L1; 16)의 전체 상면에 겹치도록 형성된다.
국소배선(L2; 27)을 형성하기 위한 패터닝이 행해질 때, 접촉플러그들(21∼26) 위에는, 그것들과 접촉하며 그 상면을 덮는 장방형 전도막패턴들(28∼33)이, 개개의 접촉플러그들(21∼26) 및 상층들에 나중에 형성될 대응하는 비아플러그들 간의 접속을 용이하게 하기 위하여, 각각 동시에 형성된다.
다음에, 제3층간절연막(34)이 CVD법에 의해 실리콘산화막 등으로 형성되고, 거기에 포토레지스트를 마스크로 하여 건식식각이 행해져, 개개의 전도막패턴들(28∼33)에 도달하는 비아홀들이 형성된다. 그 후, 장벽금속막이 비아홀들의 내부를 포함한 기판표면에 형성된 후, 전도성금속막이 이러한 비아홀들을 채우도록 CVD법등에 의해 W 등으로 형성되며, CMP를 이러한 금속막들에 사용함으로써, 비아홀들의 내부를 제외한 영역들에 놓인 전도성금속막 및 장벽금속막이 제거되어, 개개의 전도막패턴들(28∼33)에 도달하는 비아플러그들(35∼40)이 도 19 및 도 20에 보인 것 같이 형성된다.
다음에, 제3층간절연막(34) 위에, 전원전압(VCC)을 인가하기 위한 전원전압선(41)과 기준전압(VSS)을 인가하기 위한 기준전압선(42)이 도 2 및 3에 보인 것같이 형성된다. 이 배선들은, 제3층간절연막(34) 위에 스퍼터링법 등에 의해 알루미늄막을 형성한 후 거기에 포토레지스트를 마스크로 사용하는 건식식각을 적용하여 알루미늄막을 패터닝함으로써 형성될 수 있다. 그 때, 알루미늄막 대신, 장벽금속막(TiN막 등), 알루미늄막 및 비반사코팅막(TiN막 등)의 층들이 연속하여 놓여있는 적층막이 형성될 수도 있다. 전원전압선(41)은 비아플러그들(36 및 37)과 접촉되고 부하트랜지스터들(P1및 P2)의 소스영역들에 각각 전기접속된다. 기준전압선(42)은 비아플러그들(35 및 38)과 접촉하며 구동트랜지스터들(D1및 D2)의 소스영역들에 각각 전기접속된다.
전원전압선(41) 및 기준전압선(42)을 형성하기 위한 패터닝이 행해질 때, 비아플러그들(39 및 40) 위에는, 전송트랜지스터들의 소스/드레인영역들의 한쪽에 연결된 개개의 비아플러그들(39 및 40)과 나중에 각각 형성될 비트선들(BL1및 BL2)에 연결된 대응하는 비아플러그들 간의 연결을 용이하게 하기 위하여,비아플러그들(39 및 40)과 접촉하며 그 상면을 덮는 장방형 전도막패턴들(43 및 44)이 각각 동시에 형성된다.
다음에, 전원전압선(41), 기준전압선(42) 등이 그 위에 형성된 제3층간절연막(34) 위에는, 제4층간절연막이 CVD법에 의해 실리콘산화막 등으로 형성된다. 그 후 포토레지스트를 마스크로 하여 건식식각이 거기에 사용되어, 비아플러그들(39 및 40)상에 각각 형성된 전도막패턴들(43 및 44)에 도달하는 비아홀들이 형성된다. 이어서, 장벽금속막이 이러한 비아홀들의 내부를 포함한 제4층간절연막 위에 형성된 후, 이러한 비아홀들을 채우기 위해 전도성금속막이 CVD법에 의해 W 등으로 형성된다. 그 후 CMP가 비아홀들의 내부를 제외한 영역들에 놓인 이러한 금속막들을 제거하기 위해 수행되어, 비아플러그들의 형성이 완료된다.
다음으로, 이러한 비아플러그들이 형성된 제4층간절연막 위에는, 비트선들(BL1및 BL2)이 형성된다. 이 비트선들은 제4층간절연막 위에 스퍼터링법 등에 의해 알루미늄막을 형성한 후 거기에 포토레지스트를 마스크로 하는 건식식각을 적용하여 알루미늄막을 패터닝함으로써 형성될 수 있다. 그때, 알루미늄막 대신, 장벽금속막(TiN막 등), 알루미늄막 및 비반사코팅막(TiN막 등)으로 된 층들이 연속하여 놓여질 수 있다. 이 비트선들은 제4층간절연막 내에 형성된 비아플러그들의 하나와 각각 접촉하고 전송트랜지스터들(T1및 T2) 중의 하나의 소스드레인영역들의 한 쪽에 전기접속된다.
전술한 단계들을 통해, 본 실시예의 메모리셀의 제조가 완수된다. 그 후, 소정의 단계들, 예를 들면, 비트선들이 형성된 제4층간절연막 위에 패시베이션막을 형성하는 단계가 적절히 수행되어도 좋다.
도 21을 참조하여 다른 실시예로서 설명된 제2실시예의 구조는 다음과 같이 형성될 수 있다.
도 14에 보인 구조를 형성하는 단계(상감세공배선(16; L1)을 형성하는 단계) 후에, 제1층간절연막(15)의 상면을 상감세공배선(16)의 상면보다 낮추기 위해 그리고 이 상감세공배선의 측면을 부분적으로 노출시키기 위해 에치백이 수행된다.
다음에, 제2층간절연막(17)이 CVD법에 의해 실리콘산화막 등으로 형성된 후, 포토레지스트를 마스크로 사용하는 건식식각이 거기에 적용되어, 게이트전극(9)에 도달하는 접촉홀과 소스/드레인영역들에 도달하는 접촉홀이 동시에 형성된다. 그 후, 장벽금속막이 접촉홀들의 내부를 포함한 기판표면 위에 Ti, TiN 또는 이것들의 적층막으로 형성된 후, 이러한 접촉홀들을 채우도록 W 등으로 된 전도성금속막이 CVD법에 의해 형성된 다음, 이러한 금속막들에 에치백이 적용되어 접촉홀의 내부 이외의 영역들에 놓인 전도성금속막 및 장벽금속막이 제거된다. 이것에 의해, 게이트전극(9)에 도달하는 접촉플러그(18)와, 소스/드레인영역들에 도달하는 접촉플러그들(19∼26)이 동시에 형성된다.
다음으로, 전도막이 스퍼터링법 또는 CVD법에 의해 TiN막 등으로 형성되고, 패터닝이 이 전도막에 포토레지스트를 마스크로 사용하여 적용되어, 접촉플러그들(18, 19 및 20)에 접촉하게 되는 국소배선(L2; 27)이 도 21에 보인 것처럼 형성된다. 그때, 국소배선(L2; 27)은, 상면에서 보았을 때, 적어도, 하층국소배선(L1; 상감세공배선 16)의 전체 상면의 일부와는 제2층간절연막(17)을 그것들 사이에 두고 겹치도록 그리고 상감세공배선(16)의 노출된 측면을 그것들 사이에 제2층간절연막(17)을 두고서 덮게끔 배치되도록, 형성된다.
이후, 본 발명의 다른 실시예들로서, 커패시터소자의 용량을 증가시킬 수 있는 구조들이 설명된다.
제3실시예
이 실시예의 구조를 보여주는 단면도가 도 23에 나타나 있다. 도 23(a) 및 (b)는 제1실시예의 구조를 보여주는 도 3(a) 및 (b)에 각각 대응한다.
이 실시예의 구조에서는, 적층형(stacked)전극(101)이 상감세공배선인 하층국소배선(16; L1) 위에 배치된다. 판형상의 상층국소배선(27; L2)은, 상층국소배선과 적층형 전극 사이에 절연막(17)을 두고서, 적어도, 적층형 전극(101)의 상면의 일부 및 측면의 일부를 덮도록 배치된다. 도면에서는 적층형 전극(101)의 상면 및 측면이 부분적으로 덮여있지만, 이 면들 둘 다는 마진이 허락하는 한 완전히 덮여질 수도 있다. 그러한 구조에서, 커패시터소자는 적층형 전극의 측면에도 형성되고 그래서 소자의 용량이 상당히 증가될 수 있다.
이 실시예의 구조는 다음과 같이 형성될 수 있다.
도 14에 도시된 것까지 제1실시예와 동일한 단계들을 따라 한 후, DOPOS(Doped Polycrystalline Silicon), DOPOS-HSG(Hemi-Spherical Grain), Tin 등이 도 24에 보인 것같이 성장되고, 형성된 전도막을 공지의 리소그래피에 의해 패터닝함으로써, 적층형 전극(101)이 하층국소배선(16; L1) 위에 형성된다. 이 패터닝 시, 하층국소배선(16; L1)을 위한 것과 동일한 패턴을 갖는 마스크가 이용될 수 있다. 한편, 하층국소배선(16; L1)과 적층형 전극(101)을, 상단에서 수평위치에 대하여 보았을 때, 전기전도가 정상적으로 일어나고 마진이 허용하는 한, 그것들이 서로 부분적으로 겹치거나 그것들 중 하나가 다른 하나를 완전히 포함하도록 하는 방식으로 배치하는 것도 가능하다. 적층형 전극이 이런 식으로 형성된 후, 커패시터절연막으로서 소용되는 제2층간절연막(17; SiO2, SiN, TaO 등의 고유전율막)이 형성된다. 이후, 게이트전극(9)에 도달하는 접촉플러그(18)와 소스/드레인영역들에 도달하는 접촉플러그들(19∼26)이 형성된다. 다음에, 도 25에 보인 것처럼, 판형의 상층국소배선(27; L2)이 형성된 후, 제3층간절연막(34)이 도 26에 보인 구조를 얻도록 형성된다. 적층형 전극(101)이 놓여지며 이 적층형 전극을 덮도록 상층국소배선(27; L2)이 놓여지고 이 적층형 전극이 놓여져 제3층간절연막(34)이 상당히 두껍게 형성된다는 것을 제외하면, 제3실시예는 제1실시예와 동일한 방법으로 제조될 수 있다.
제4실시예
이 실시예의 구조를 보여주는 단면도가 도 27에 나타나 있다. 도 27(a) 및 (b)는 제1실시예의 구조를 보여주는 도 3(a) 및 (b)에 각각 대응한다.
이 실시예의 구조에서는, 커패시터절연막으로서 소용되는 제2층간절연막(17)의 도포 전에 마련된 제3층간절연막(34) 내에 트렌치가 마련되고, 이 트렌치 내에, 트렌치의 내측벽과 하층국소배선(16; L1)과 접촉하게 되는 바닥도 덮는 실린더형 전극(111; 트렌치 내의 전극막으로 중공프리즘(hollow prism)의 형상을 취함), 제2층간절연막(17)이 거기에 도포된 후 트렌치를 채우는 매립전극(112), 및 그것들 사이에 있는 제2층간절연막(17)으로 구성된 커패시터소자가 형성된다. 그러한 구조에서는, 커패시터소자는 트렌치의 측벽에도 형성되어 소자의 용량이 현저히 증가될 수 있다.
이 실시예의 구조는 다음과 같이 제조될 수 있다.
제1실시예와 동일한 단계들을 도 14에 보인 단계까지 따라 한 후, 도 28에 보인 것처럼, 제3층간절연막(34)이 놓여지고, 하층국소배선(16; L1) 위에는, 적어도 하층배선의 상면의 일부가 노출되도록 트렌치가 형성된다. 다음으로, DOPOS, DOPOS-HSG, TiN 등으로 된 전도막이 성장된 후, 레지스트의 코팅이 거기에 적용된 다음 에치백이 레지스트막에 적용되어 트렌치 외부에 놓인 레지스트가 제거된다. 다음에, 에치백이 전도막에 적용되어 트렌치 외부에 놓인 전도막이 제거된 다음 트렌치 내부에 존재하는 레지스트는 제거된다. 그 결과, 실린더형 전극(111; 트렌치 내의 전극막)이 트렌치의 내면에 형성된다(도 29). 그 후, 커패시터절연막으로서 소용되는 제2층간절연막(17; SiO2, SiN, TaO 등으로 된 고유전율막)이 형성된다. 트렌치의 형성 시, 하층국소배선(16; L1)을 위한 것과 동일한 패턴을 갖는 마스크가이용될 수 있다. 한편, 하층국소배선(16; L1)과 실린더형 전극(111)을, 상단에서 수평위치에 대해 보았을 때, 전기전도가 정상적으로 일어나고 마진이 허락하는 한, 그것들이 부분적으로 서로 겹치거나 그것들 중의 하나가 다른 하나를 완전히 포함하도록 하는 방식으로 형성되는 것도 가능하다. 다음에, 제3층간절연막(34) 내에, 제1층간절연막(15) 내에 놓인 접촉플러그들에 도달하는 비아홀들이 형성된다. 다음으로, 이러한 비아홀들 내에, 장벽금속막(Ti, TiN 또는 Ti/TiN으로 된 적층막)이 형성된다. 그때, 트렌치의 내부는 장벽금속(매립전극 112를 형성하기 위함)으로 채워져도 좋다. 트렌치의 폭이 알맞게 큰 경우, 장벽금속막은 트렌치의 내부에 형성될 수 있고 그 후 트렌치는 W와 같은 전도성재료로 채워질 수 있다. 이어서, 비아홀은 W와 같은 전도성재료로 채워진 후 에치백이 거기에 적용되어, 도 30에 보인 구조가 얻어진다. 여기서, 장벽금속은 기판표면 위에 남아있을 수 있다. 다음으로, 제1실시예의 제조방법에서와 동일한 방식으로, 판형 상층국소배선(27; L2)이 도 31에 보인 것처럼 형성된 다음, 제5층간절연막(201)을 형성함으로써, 도 32에 보인 구조가 얻어진다. 그 후, 제1실시예의 제조방법에서와 동일한 방식으로 SRAM메모리셀의 형성이 이루어진다.
제5실시예
이 실시예의 구조를 보여주는 단면도가 도 33에 나타나 있다. 도 33(a) 및 (b)는 제1실시예의 구조를 보여주는 도 3(a) 및 (b)에 각각 대응한다.
이 실시예의 구조에서는, 제1층간절연막(15) 내에 트렌치가 마련되고, 이 트렌치 내에, 트렌치의 내측벽을 덮는 중공프리즘 형상의 하층국소배선(16; L1)이 마련된다. 실린더형 하층국소배선(16; L1)의 바닥면(기판과 면하는 접촉면)은 제1실시예의 하층국소배선(16)이 되는 상감세공배선의 바닥면과 동일한 형상 및 동일한 배치로 된다. 게다가, 그 트렌치 내에는, 실린더형 하층국소배선(16; L1), 제2층간절연막(17)이 거기에 도포된 후 트렌치를 채우는 매립전극(112), 및 그것들 사이에 놓인 제2층간절연막(17)으로 구성된 커패시터소자가 형성된다. 그러한 구조에서는, 커패시터소자가 트렌치의 측벽에도 형성되어 소자의 용량이 현저히 증가될 수 있다.
이 실시예의 구조는 다음과 같이 제조될 수 있다.
도 34에 보인 구조가 도 14에 도시된 바와 같은 전도성재료로 트렌치를 채우는 단계의 바로 전 단계까지 제1실시예와 동일한 방식으로 형성된다. 다음으로, DOPOS DOPOS-HSG, TiN 등으로 이루어진 전도막이 성장된 후, 레지스트의 코팅이 거기에 적용된 다음 에치백이 레지스트에 적용되어 트렌치의 외부에 놓인 레지스트가 제거된다. 다음에, 에치백이 전도막에 적용되어 트렌치 외부에 놓인 전도막이 제거된 다음 트렌치 내부에 존재하는 레지스트가 제거된다. 그 결과, 중공프리즘 형상의 하층국소배선(16; L1)이 트렌치의 내부표면에 형성된다(도 35). 그 후, 커패시터절연막으로서 소용되는 제2층간절연막(17; SiO2, SiN, TaO 등으로 된 고유전율막)이 형성된다. 다음에, 소정의 접촉홀들이 제1층간절연막(15) 내에 형성되고, 이 접촉홀들 내에는, 장벽금속막(Ti, TiN 또는 TiN/Ti으로 된 적층막)이 형성된다. 그때, 트렌치의 내부는 장벽금속(매립전극 112를 형성하기 위함)으로 채워져도 좋다. 트렌치의 폭이 적당히 크게되는 경우, 장벽금속막이 트렌치의 내부에 형성될 수 있고 그 후 트렌치가 W와 같은 전도성재료로 채워질 수 있다. 이어서, 접촉홀들은 W와 같은 전도성재료로 채워진 다음 에치백이 거기에 적용되어, 도 36에 보인 구조가 얻어진다. 여기서, 장벽금속은 기판표면에 남겨질 수 있다. 다음에, 제1실시예의 제조방법에서와 동일한 방식으로, 판형 상층국소배선(27; L2)이 도 37에 보인 것처럼 형성된 후, 제3층간절연막(34)을 형성함으로써, 도 38에 보인 구조가 얻어진다. 그 후, 제1실시예에서와 동일한 방식으로, SRAM메모리셀의 형성이 달성된다.
이상 설명한 바와 같이, 본 발명에서는, 다른 전도층들로부터 한 쌍의 국소배선들을 형성함으로써, 메모리셀들의 점유면적이 만족스럽게 감소될 수 있도록 서로 부분적으로 겹쳐진 이러한 두 개의 국소배선들을 배치하는 것이 가능하게 된다. 게다가, 본 발명에서는, 절연막에 의해 분리된 한 쌍의 국소배선들이 커패시터소자를 구성할 수 있기 때문에, 메모리셀크기의 소형화 또는 동작전압의 감소와 함께, α-선소프트에러내성이 낮아지지 않게 방지될 수 있다. 더욱이, 본 발명에서는, 하층에 놓여진 국소배선들 중의 하나가 상감세공배선으로 만들어지는 경우, 이 하층국소배선의 형성은 접촉플러그의 형성과 함께 이루어질 수 있어, 그 제조는 적은 공정단계수로 이루어질 수 있다. 게다가, 하층에 놓인 국소배선들 중의 하나가 상감세공배선으로 만들어지는 경우, 커패시터절연막과 상층에 놓이는 국소배선들 중의 다른 하나를 얇고 균등하게 형성하는 것이 용이하게 되어, 수율(yield) 및 소자특성들이 향상될 수 있다. 더욱이, 본 발명에서는, 소스/드레인영역들 또는 게이트전극들에 대해 낮은 저항의 재료가 되는 고융점금속실리사이드층의 형성을 통해, 여전히 높은 동작속력이 SRAM구조의 대칭성에 의존하지 않고 얻어질 수 있다.

Claims (19)

  1. 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 있어서,
    반도체기판 위에 놓이며 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도체로 형성된 제1배선;
    상기 반도체기판 위에 놓인 제1절연막 내에 놓인 제1트렌치 내에 형성되고, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 제2전도체를 구비한 제2배선; 및
    상기 제2배선의 상면을 포함한 영역 위에 놓인 제2절연막 위에 형성되고, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제3배선을 포함하며,
    상기 제2배선 또는 상기 제3배선은 상기 트렌치의 내부를 채우도록 형성된 매립전도부를 가지는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제2배선 및 상기 제3배선은 상기 제2절연막에 의해 분리된 겹침부를 가지고,
    상기 제2배선 및 상기 제3배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2전도체는, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1배선(A)으로 형성되며 상기 제1구동트랜지스터에 공통인 게이트전극을 가지는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극을 구성하는 제1배선(B)과 접촉하게 되도록 배치되고,
    상기 제3배선은, 상기 제1배선(A)에 연결된 접촉부; 상기 제2구동트랜지스터의 드레인영역에 연결된 접촉부; 및 상기 제2부하트랜지스터의 드레인영역에 연결된 접촉부와 접촉하는 반도체메모리장치.
  4. 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치에 있어서,
    반도체기판 위에 놓이며 상기 구동트랜지스터들, 부하트랜지스터들 및 전송트랜지스터들의 개개의 게이트전극들을 구성하는 제1전도막으로 형성된 제1전도막배선;
    상기 반도체기판 위에 놓인 제1절연막 내에 놓이고, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나를 구성하는 상감세공(inlaid)배선; 및
    상기 제1절연막 위에 놓인 제2절연막 위에 놓이고, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막으로 형성된 제2전도막배선을 포함하는 반도체메모리장치.
  5. 제4항에 있어서, 상기 제2전도막배선은 상기 상감세공배선의 상면의 적어도 일부와는 그것들 사이에 상기 제2절연막을 두고서 서로 겹치도록 배치되고,
    상기 상감세공배선 및 상기 제2전도막배선은, 그것들 사이에 놓인 상기 제2절연막과 함께, 커패시터소자를 구성하는 반도체메모리장치.
  6. 제5항에 있어서, 상기 제2전도막배선은 상기 상감세공배선의 측면의 적어도 일부를, 그것들 사이에 상기 제2절연막을 두고서 덮도록 배치되고,
    상기 상감세공배선 및 상기 제2전도막배선은, 그것들 사이에 놓인 상기 제2절연막과 함께, 커패시터소자를 구성하는 반도체메모리장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 상감세공배선은, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1전도막배선(A)으로 형성되고 상기 제1구동트랜지스터에 공통인 게이트전극을 갖는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극을 구성하는 제1전도막배선(B)과 접촉하도록 배치되고,
    상기 제2전도막배선은, 상기 제1전도막배선(A)에 도달하는 접촉부; 상기 제2구동트랜지스터이 드레인영역에 도달하는 접촉부; 및 상기 제2부하트랜지스터의 드레인영역에 도달하는 접촉부와 접촉하는 반도체메모리장치.
  8. 제7항에 있어서, 상기 제1전도막배선(B)은 상기 제2구동트랜지스터의 드레인영역 및 상기 제2부하트랜지스터의 드레인영역 사이에서 분기되고, 이 배선분기부는 상기 상감세공배선과 접촉하는 반도체메모리장치.
  9. 제8항에 있어서, 상기 배선분기부 및 상기 상감세공배선 사이의 접촉영역은, 기판상면에서 보았을 때, 제1전도막배선(A)에 도달하는 상기 접촉부, 제2구동트랜지스터의 드레인영역에 도달하는 상기 접촉부, 및 제2부하트랜지스터의 드레인영역에 도달하는 상기 접촉부 중의 어느 것으로부터 등거리에 있는 지점을 포함하는 반도체메모리장치.
  10. 제1항에 있어서, 상기 제1배선은 상기 제2전도체를 구성하는 상기 매립전도부 및 상기 제2전도체 위에 놓인 적층형 전극을 포함하며,
    상기 제2절연막은 상기 적층형 전극을 덮고,
    상기 제3배선은, 적어도, 상기 적층형 전극의 상면의 일부 및 측면의 일부와겹치도록 상기 제2절연막 위에 배치되고, 상기 적층형 전극 및 상기 제3배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치.
  11. 제1항에 있어서, 상기 반도체메모리장치는 상기 제1절연막 위에 놓인 제3절연막 내에 형성된 제2트렌치를 더 포함하며,
    상기 제2배선은,상기 제2전도체를 구성하는 상기 매립전도부와, 상기 제2트렌치의 내부측면 및 바닥면을 덮고 상기 제2트렌치 내에 제1중공(hollow)을 가지는 제3전도체를 포함하며, 상기 제3전도체는 상기 제2트렌치의 바닥에서 상기 매립전도부의 상면과 접촉하며,
    상기 제2절연막은 상기 제3전도체 위에 형성되고 상기 제1중공 내에 제2중공을 가지며,
    상기 제3배선은 상기 제2중공을 채우는 매립전극을 포함하고,
    상기 매립전극 및 상기 제3전도체는 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치.
  12. 제1항에 있어서, 상기 제2전도체는 상기 제1트렌치의 내부측면 및 바닥면을 덮고 상기 제1트렌치 내에 제1중공을 가지며,
    상기 제2절연막은 상기 제2전도체 위에 형성되고 상기 제1중공 내에 제2중공을 가지며,
    상기 제3배선은 상기 제2중공을 채우는 상기 매립전도부를 포함하고,
    상기 제2전도체 및 상기 매립전도부는 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터를 구성하는 반도체메모리장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 고융점금속실리사이드층이, 상기 한 쌍의 구동트랜지스터들, 상기 한 쌍의 부하트랜지스터 및 상기 한 쌍의 전송트랜지스터들의 모든 게이트전극들, 소스영역들 및 드레인영역들의 표면에 형성된 반도체메모리장치.
  14. 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치를 제조하는 방법에 있어서,
    반도체기판 위에, 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 소스영역들 및 드레인영역들을 형성하기 위한 활성영역을 형성하는 단계;
    상기 반도체기판 위에, 제1전도막을 형성한 후, 이 제1전도막을 패터닝하여 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 게이트전극들을 구성하는 배선으로서 소용되는 제1전도막배선을 형성하는 단계;
    상기 반도체기판 위에, 제1절연막을 형성한 후, 이 제1절연막 내에, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나인 상감세공배선을 형성하는 단계; 및
    상기 제1절연막 위에, 제2절연막을 형성한 후, 제2전도막을 형성한 다음, 이 제2전도막을 패터닝하여 상기 한 쌍의 국소배선들 중의 다른 하나인 제2전도막배선을 형성하는 단계를 포함하는 반도체메모리장치 제조방법.
  15. 제14항에 있어서, 상기 제2전도막배선은 상기 상감세공배선의 상면의 적어도 일부와 그것들 사이에 상기 제2절연막을 두고서 겹치도록 배치되고,
    상기 상감세공배선 및 상기 제2전도막배선은 그것들 사이에 놓인 상기 제2절연막과 함께 커패시터소자를 구성하는 반도체메모리장치 제조방법.
  16. 메모리셀이 한 쌍의 전송트랜지스터들과, 한 쌍의 구동트랜지스터들 및 한 쌍의 부하트랜지스터들을 갖는 플립플롭회로를 포함하는 SRAM을 갖는 반도체메모리장치를 제조하는 방법에 있어서,
    반도체기판 위에, 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 소스영역들 및 드레인영역들을 형성하기 위한 활성영역을 형성하는 단계;
    상기 반도체기판 위에, 제1전도막을 형성한 후, 이 제1전도막을 패터닝하여 상기 구동트랜지스터들, 상기 부하트랜지스터들 및 상기 전송트랜지스터들의 개개의 게이트전극들을 구성하는 배선으로서 소용되는 제1전도막배선을 형성하는 단계;
    상기 반도체기판 위에, 제1절연막을 형성한 후, 이 제1절연막 내에, 상기 플립플롭회로의 한 쌍의 입/출력단자들과 교차연결되는 한 쌍의 국소배선들 중의 하나인 상감세공배선을 형성하는 단계;
    상기 상감세공배선의 측면의 일부를 노출시키는 단계; 및
    상기 제1절연막 및 상기 상감세공배선의 노출된 부분 위에 제2절연막을 형성한 후, 제2전도막을 형성한 다음, 제2전도막과 상기 상감세공배선의 상면 및 측면의 일부가 그것들 사이에 상기 제2절연막을 사이에 두고 겹치도록 제2전도막을 패터닝하여, 제2전도막배선과 상기 상감세공배선의 상면과 측면 일부가 그것들 사이에 놓인 상기 제2절연막과 함께 구성하는 커패시터소자를 제공하는, 상기 한 쌍의 국소배선들 중의 다른 하나를 구성하는 제2전도막배선을 형성하는 단계를 포함하는 반도체메모리장치 제조방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 상감세공배선은, 상기 한 쌍의 구동트랜지스터들 중의 하나가 되는 제1구동트랜지스터를 구성하는 드레인영역; 상기 한 쌍의 부하트랜지스터들 중의 하나가 되며 제1전도막배선(A)으로부터 형성되고 상기 제1구동트랜지스터와 공통인 게이트전극을 갖는 제1부하트랜지스터를 구성하는 드레인영역; 및 한 쌍의 구동트랜지스터들 중의 다른 하나가 되는 제2구동트랜지스터의 게이트전극과 한 쌍의 부하트랜지스터들 중의 다른 하나가 되는 제2부하트랜지스터의 게이트전극를 구성하는 제1전도막배선(B)과 접촉하도록 형성되고,
    상기 제2전도막배선은, 상기 제1전도막배선(A)에 도달하는 접촉홀, 상기 제2구동트랜지스터의 드레인영역에 도달하는 접촉홀, 및 사이 제2부하트랜지스터의 드레인영역에 도달하는 접촉홀을 동시에 형성한 다음 이 접촉홀들을 전도성재료로 채워 만들어진 접촉부들의 모든 것과 접촉하도록 형성된 반도체메모리장치 제조방법.
  18. 제17항에 있어서, 상기 제1전도막배선(B)은 상기 제2구동트랜지스터의 드레인영역 및 상기 제2부하트랜지스터의 드레인영역 사이에서 분기가 일어나는 분기된 형상으로 형성되고, 상기 상감세공배선은 이 배선분기부와 접촉하도록 형성되는 반도체메모리장치 제조방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서, 상기 한 쌍의 구동트랜지스터들, 상기 한 쌍의 부하트랜지스터들 및 상기 한 쌍의 전송트랜지스터들의 모든 소스영역들 및 드레인영역들의 표면위와, 그 게이트전극들을 구성하는 상기 제1전도막배선의 표면 위에, 고융점금속실리사이드층을 형성하는 단계를 더 포함하는 반도체메모리장치 제조방법.
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