KR100474850B1 - 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 - Google Patents
수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 Download PDFInfo
- Publication number
- KR100474850B1 KR100474850B1 KR10-2002-0071042A KR20020071042A KR100474850B1 KR 100474850 B1 KR100474850 B1 KR 100474850B1 KR 20020071042 A KR20020071042 A KR 20020071042A KR 100474850 B1 KR100474850 B1 KR 100474850B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- memory
- insulating layer
- semiconductor layer
- source
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 69
- 229910052710 silicon Inorganic materials 0.000 title claims description 11
- 239000010703 silicon Substances 0.000 title claims description 11
- 150000004767 nitrides Chemical class 0.000 title description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 230000027756 respiratory electron transport chain Effects 0.000 claims abstract description 3
- 230000008569 process Effects 0.000 claims description 26
- 150000002500 ions Chemical class 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000008859 change Effects 0.000 description 14
- 230000008901 benefit Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- -1 Metal Oxide Nitride Chemical class 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
수직 채널을 가지는 SONOS 메모리 및 그 제조방법이 개시된다. 개시된 수직 채널을 가지는 SONOS 메모리는, 기판과, 기판 상에 적층되는 제1절연층과, 제1절연층의 상면에 소정 형태로 패터닝되며 소정 간격 이격된 소스 및 드레인 전극을 포함하는 반도체층과, 반도체층의 상면에서 소스 및 드레인 전극 사이에 위치하는 제2절연층과, 반도체층의 소스 및 드레인 전극 사이의 측면과 제2절연층의 측면 및 상면에 증착되며 전자 이동 채널과 전자 저장막을 포함하는 메모리층 및, 메모리층의 표면에 증착되어 메모리층의 전자 이동을 조절하는 게이트 전극을 구비한다. 채널폭을 감소시켜 고집적의 대용량 메모리를 구현할 수 있다.
Description
본 발명은 SONOS 메모리 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 채널 영역의 폭을 용이하게 조절함으로써 메모리 집적도가 향상된 SONOS 메모리 및 그 제조방법에 관한 것이다.
전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능한 비휘발성 메모리 장치는 다양한 분야에서 그 응용이 증가하고 있으며, 대표적인 예로서 플래시 메모리가 있다. 플래시 메모리는 메모리 셀이 1개인 트랜지스터로 이루어져 셀 면적이 작지만 기록된 데이터를 자외선으로 일괄 소거해야 하는 EPROM(Erasable Programmable Read Only Memory)과 전기적으로 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 조합한 소자이다. 플래시 메모리는 한 개의 트랜지스터로써 EPROM의 프로그램 방법과 EEPROM의 소거방법을 수행하도록 제조된 소자이며 정확한 명칭은 Flash EEPROM이다.
현재 가장 일반적인 플래시 메모리의 구조는 비트 라인과 접지 사이에 셀이 병렬로 배열된 NOR 구조와 직렬로 배치된 NAND 구조가 있다. NOR 형 비휘발성 메모리 셀과 NAND 비휘발성 메모리 셀은 고집적화와 고속성으로 대별되는 장점을 가지며 각 장점이 필요한 기술에 적용되고 있다.
도 1a는 현재까지 개발되어 양산되고 있는 플래시 반도체 메모리의 일반적인 구조를 보인다. 도 1a를 참조하면, 플로팅 게이트 구조의 플래시 메모리는 전하를 저장하는 플로팅 게이트(17)와 이를 제어하는 콘트롤 게이트(13)가 그 상부에 적층되고 그 사이에 ONO 절연막(15)이 개재된 형태로 구성된다.
메모리를 점차 대용량화시키고 회로를 복잡하게 구성함에 따라 필요한 게이트 어레이 수가 증가하고 미세 패터닝 기술이 요구된다. 기존의 스택 게이트 형태의 비휘발성 메모리 셀은 점차 그 크기가 작아지고 극미세화가 진행되지만 이를 위한 포토 및 에치 공정 기술은 한계에 다다르고 있다. 통상 전하를 저장하는 플로팅 게이트와 그 상단에 콘트롤 게이트가 적층되는 구조는 평면적인 미세한 크기 대비 높은 단차로 인해 메모리 소자의 패터닝이 용이하지 않다.
도 1b는 기존의 플로팅 게이트를 가지는 스택 게이트 비휘발성 메모리 셀 중 MOSFET 구조처럼 단일 게이트 구조로 제조된 MONOS(Metal Oxide Nitride Oxide Silicon) 비휘발성 셀을 도시한다. 도 1b를 참조하면, MONOS 또는 SONOS 셀은, 기판(21)과 콘트롤 게이트(23) 사이에 트랜지스터의 게이트 옥사이드 대신 ONO(Oxide Nitride Oxide)(25)를 사용하는 구조를 가지고 플로팅 게이트를 대신한 ONO를 이용함으로써 얇은 산화막 사이에 SiN을 형성시키고 여기에 전자를 충전시키거나 방전시킨다. ONO의 두께는 100~200Å 이하로 부가적인 단차를 크게 유발시키지 않는다. 따라서 포토 공정으로 가능한 한 크기를 작게 형성하는 것이 용이하고 특히 플로팅 게이트와 관련한 부가적인 공정이 이 구조에서는 필요하지 않은 잇점이 있다.
수 년 전부터 'Seifun' 및 'AMD' 회사에서는 고집적도의 NVM(Non-Volatile Memory) 소자를 구현하기 위해 SONOS 형태의 메모리를 채택하여 플로팅 게이트가 없는 구조를 개발하고 있다. 도 2는 비대칭(asymmetry) 프로그램 방식을 사용한 2-bit 메모리(그래프 내의 메모리)와 소스 및 드레인 전극 간의 전압(VDS)의 변화에 따른 문턱 전압(VT)의 변화를 보이고 있다. 비대칭 프로그램 방식을 이용한 2-bit 메모리는 스택 게이트 형태의 플래시에 대비하여 동일 면적당 2배의 집적도를 가진다.
도 2를 참조하면, 2-bit 메모리는 트랜지스터 형태의 콘트롤 게이트(33)와 소스 전극(32)의 접합 또는 콘트롤 게이트(33)와 드레인 전극(34)의 접합 중 어느 하나의 접합에 높은 전압을 인가하여 CHEI(Channel Hot Electron Injection) 방식을 이용하여 소스 전극(32)또는 드레인 전극(34)에 인접하는 콘트롤 게이트(33)의 가장자리 하단에 SiN에 전자를 주입한 다음 반대쪽 접합에 전압을 인가하여 역으로 데이터를 읽는 방식을 채택하고 있다.
f1은 프로그래밍 후 반대쪽 접합에 전압을 인가하는 역리딩 방식에서 소스 및 드레인 전극 사이의 전압(VDS)과 문턱 전압(VT) 사이의 관계를 보인 그래프이며, A는 이 때 채널의 모양을 나타낸다. SiN에 트랩된 전자들이 채널상단에 존재하여 프로그램 상태의 높은 문턱전압을 리딩하게 된다.
f2는 리딩시 프로그램 전압이 인가된 접합과 동일한 접합에 전압을 인가하는 순리딩 방식에서 소스 및 드레인 사이의 전압(VDS)와 문턱 전압(VT) 사이의 관계를 보인 그래프이며, B는 이 때 채널의 모양을 나타낸다. SiN에 트랩된 전자들이 채널의 상단의 다른 쪽에 위치하여 낮은 문턱전압특성을 보여준다.
이러한 2-bit 메모리는 현재의 반도체 공정 수준에서 동일 집적도를 유지하면서 상대적으로 단순한 공정을 이용하여 공정원가를 감소시키고 투자 위험부담을 최소화한 장점을 가지지만, 비대칭적인 전하 저장 방식으로 트랩된 전하의 수평 산포의 문제 및 소자 사용시의 보유력 등의 문제로 인해 안정적인 2bit 메모리 특성을 얻기가 어려운 문제점이 예상된다.
또한 종래의 SONOS 타입의 플래시 메모리에서는 채널의 폭을 감소시켜 메모리의 집적도를 향상시키고자 하나 반도체 공정상의 기술적인 한계로 인해 더 이상의 집적도 향상이 어려운 것이 현실이다.
도 3은 종래 기술에 따른 EEPROM 장치의 프로그램 방법을 간략히 나타낸 도면이다. 게이트 전극(57)에 프로그램 전압(Vpp)을 인가하고, 나머지 단자인 소스 전극(53), 드레인 전극(55) 및 P-벌크(51)를 금속 접촉을 통해 접지시키면, P-벌크(51)로부터 터널 산화막(54)으로 전자가 파울러-노드하임(Fowller-Nodeheim) 터널링을 통해 플로팅 게이트인 질화막(56) 내에 포획된다. 이를 통해 메모리셀이 프로그램된다. 참조번호 58은 ONO막이다.
도 4a 및 4b는 종래 기술에 따른 EEPROM 소거방법을 보인다.
종래 기술에 따른 EEPROM의 데이터 소거방법은 도 4a에 도시된 바와 같이, 게이트 전극(67)에 음의 프로그램 전압(-Vpp)을 인가하고 소스 전극(63), 드레인 전극(65) 및 P-벌크(61)를 프로그램시와 동일하게 접지시킨다. P-벌크(61)로부터 터널 산화막(64)으로 정공이 주입되어 플로팅 게이트인 질화막(66)에 포획된 전자를 보상시킴으로써 소거 동작이 이루어진다. 여기서 참조부호 68은 ONO막이다.
도 4b는 종래 기술에 따른 EEPROM의 데이터 소거를 위한 두 번째 방법을 도시한다. 두 번째 방법은 음의 전압 인가를 피하기 위한 방법으로 포켓 웰을 형성하고 여기에 전압을 인가한다.
도 4b를 참조하면, n형 벌크(71)에 포켓 p웰(71b)을 형성하는데 포켓 p웰(71b)을 형성하는 경우 소거 방법은 게이트 전극(77)은 접지시키고 나머지 단자들은 소스 전극(73), 드레인 전극(75), 포켓-p웰(71b) 그리고 n형 웰(71a)에는 금속 콘택을 통해 소거전압(Vpp)을 인가하여 질화막(74)에 저장된 전하를 소거한다.
플로팅 게이트 플래시 메모리와 SONOS 플래시 메모리의 기록 및 소거시의 동작은 다음과 같은 차이를 가진다. 즉, 플로팅 게이트는 전도성 폴리로 구성되어 인가된 전압조건에 따라 플로팅 게이트에 일정 전압이 유기되고 이 플로팅 게이트에 유기된 전압과 벌크 또는 소스 전극간의 포텐셜 차이에 의해 전자 및 정공이 플로팅 게이트에 주입된다. 따라서 실제 전하의 이동은 기판과 플로팅 게이트 상호간에 일어난다.
하지만, SONOS 메모리의 경우 ONO막이 비전도성 물질이므로 산화막, 질화막의 각각의 두께 비에 의해 인가된 전압은 게이트와 질화막 또는 질화막과 실리콘 기판 사이에 적절히 분배된다. 따라서, SONOS 메모리는 실리콘 기판으로부터 전자나 정공이 주입될 수 있고 게이트로부터 정공이나 전자의 역주입이 있을 수 있어 기록 및 소거 동작의 효율이 떨어질 수 있다. 특히 프로그램시 게이트에 양전압이 인가되어 기판으로부터 전자가 주입되는 경우 n형 게이트 전극으로부터 정공의 역주입 확률은 적지만, 소거시 게이트 전극에 음의 전압이 인가되어 기판으로부터 정공이 주입되는 경우 n형 게이트 전극으로부터 전자가 역주입되어 소거 효율이 악화될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 기술적인 문제점을 해결하기 위하여 새로운 구조를 도입하여 고집적도의 SONOS 플래시 메모리 및 제조방법을 제공하는 것이다.
삭제
상기 기술적 과제를 달성하기 위하여 본 발명은,
기판;과
상기 기판 상에 적층되는 제1절연층;과
상기 제1절연층의 상면에 소정 형태로 패터닝되며, 소정 간격 이격된 소스 및 드레인 전극을 포함하는 반도체층;과
상기 반도체층의 상면에서 소스 및 드레인 전극 사이에 위치하는 제2절연층;
상기 반도체층의 소스 및 드레인 전극 사이의 측면과 상기 제2절연층의 측면 및 상면에 증착되며, 전자 이동 채널과 전자 저장막을 포함하는 메모리층; 및
상기 메모리층의 표면에 증착되어 상기 메모리층의 전자 이동을 조절하는 게이트 전극;를 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리를 제공한다.
여기서, 상기 기판은 n형 반도체이고 상기 게이트 전극이 p형 반도체로 이루어지거나, 상기 기판은 p형 반도체이고 상기 게이트 전극이 n형 반도체로 이루어진다.
상기 메모리층은,
상기 반도체층의 소스 및 드레인 전극 사이의 측면에 형성되는 제3절연층;과
상기 제3절연층의 상면과 상기 제2절연층의 측면 및 상면에 증착되는 전자 저장층; 및
상기 전자 저장층의 상면에 형성되는 제4절연층;을 구비한다.
상기 제1 내지 제4절연층은 실리콘 옥사이드로 이루어질 수 있다.
상기 전자 저장층은 실리콘 나이트라이드로 이루어질 수 있다.
상기 반도체층의 상면에 상기 소스 및 드레인 전극과 각각 전기적으로 접촉하도록 형성되는 W-콘택을 구비하고, 상기 W-콘택의 상면에 형성되어 외부 전원과 전기적으로 연결하는 패드 전극을 구비한다.
상기 반도체층은 제1방향으로 연장되는 제1층과 상기 제1층의 상부 및 하부에 상기 제1방향에 직교하는 제2방향으로 연장되는 제2층으로 이루어지는 형태일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한,
기판의 상면에 제1절연층 및 반도체층을 순서대로 적층하고 상기 반도체층을 산화시켜 소정 두께를 식각함으로써 상기 반도체층의 높이를 조절하는 제1단계;와
상기 반도체층의 상면에 제2절연층을 증착한 다음, 상기 반도체층과 제2절연층에 포토공정을 실행하여 소정 형태로 패터닝하는 제2단계;와
상기 제1 및 제2절연층의 상면에 전자 이동 채널과 전자 저장막을 포함하는 메모리층을 형성하고, 그 상면에 게이트 전극층을 증착한 다음, 상기 메모리층과 게이트 전극에 포토공정을 실행하여 상기 제2절연층이 상기 게이트 전극 및 메모리층의 양측으로 노출되도록 상기 게이트 전극 및 메모리층을 스트라이프 형태로 패터닝하는 제3단계; 및
상기 게이트 전극을 마스크로 하여 상기 메모리층의 하부에 위치하는 제2절연층을 제외하고 식각한 다음, 노출된 상기 반도체층에 이온 주입을 하여 소스 및 드레인 전극을 형성하는 제4단계;를 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법을 제공한다.
상기 제2단계에서 상기 반도체층은 제1방향으로 연장되는 제1층과 상기 제1층의 상부 및 하부에 상기 제1방향에 직교하는 제2방향으로 연장되는 제2층으로 이루어지는 형태일 수 있다.
상기 제3단계는,
상기 제1 및 제2절연층의 상면에 상기 메모리층을 형성한 다음 열처리하는 단계; 및
상기 메모리층의 상면에 게이트 전극을 증착한 다음, 고농도 이온 도핑을 실시하는 단계;를 포함한다.
상기 제4단계는,
상기 제2절연층의 양측의 상기 반도체층에 수직 접합과 실리콘 표면 접합을 형성하는 저농도 이온 도핑을 하는 단계;와
상기 반도체층에 저농도 이온 도핑을 하여 소스 및 드레인 전극을 형성하는 단계;와
상기 제1절연층, 반도체층 및, 게이트 전극의 상면에 희생층을 증착한 다음, 포토공정을 실행하여 소스 및 드레인 전극상의 일부를 도포하도록 패터닝하는 단계; 및
상기 반도체층에 상기 소스 및 드레인 전극의 접합 형성을 위한 고농도 이온 도핑을 하는 단계;를 포함한다.
상기 제4단계 다음에,
상기 제1절연층 및 반도체층의 상면에 제3절연층을 도포하고 상기 소스 및 드레인 전극에 도달하도록 호울을 형성한 다음 금속 물질을 채워 상기 반도체층의 상면에 기둥형의 W-콘택을 형성하는 제5단계;를 더 포함한다.
상기 제5단계 다음에, 상기 W-콘택과 연결하여 외부 전원을 인가하도록 상기 절연층의 상면에 패드 전극을 형성하는 제6단계;를 더 포함한다.
여기서, 상기 메모리층은,
상기 반도체층의 소스 및 드레인 전극 사이의 측면에 형성되는 제3절연층;
상기 제3절연층의 상면과 상기 제2절연층의 측면 및 상면에 증착되는 전자 저장층; 및
상기 전자 저장층의 상면에 형성되는 제4절연층;을 구비한다.
상기 제1 내지 제4절연층은 실리콘 옥사이드로 이루어질 수 있다.
상기 전자 저장층은 실리콘 나이트라이드로 이루어질 수 있다.이하 본 발명의 실시예에 따른 수직 채널을 가지는 SONOS 메모리를 도면을 참조하여 상세히 설명한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
도 5는 본 발명의 실시예에 따른 수직 채널을 가지는 SONOS 메모리의 사시도이다.
도 5를 참조하면, 기판(101)의 상면에 제1절연층(103)이 증착되고 그 상부에 제1방향으로 연장되는 제1층과 상기 제1층의 상부 및 하부에 상기 제1방향에 직교하는 제2방향으로 연장되는 제2층으로 이루어지는 반도체층(105)이 패터닝된다. 반도체층(105)은 소스 및 드레인 전극(S, D)이 각각 형성되며 소스 및 드레인 전극(S, D) 상면에는 한 쌍의 W-콘택(115)이 원기둥형으로 직립한다. W-콘택(115)의 상면에는 패드 전극(117)이 형성되어 외부 전원과 소스 및 드레인 전극(S, D)을 연결한다. 소스 및 드레인 전극(S, D)의 사이의 제1층 상면에는 제2절연층(107)이 스트라이프형으로 형성되고 제2절연층(107)의 상면과 제1절연층(105)의 측면을 감싸면서 제1절연층(103)의 표면으로 연장되는 메모리층(109)이 도포되고 다시 그 상면에 게이트 전극(111)이 형성된다.
기판(101)이 p형이면 게이트 전극(111)은 n형이고, 기판(101)이 n형이면 게이트 전극(111)은 p형으로 형성한다. 제1 및 제2절연층(103, 105)은 실리콘 옥사이드로 형성하고 반도체층(105)은 실리콘으로 형성한다. 메모리층(109)은 ONO막(Oxide/Nitride/Oxide)로 형성한다.
도 6a는 도 5의 A-A'방향으로 절단한 단면도이며, 도 6b는 도 5의 B-B'방향으로 절단한 단면도이다.
도 6a를 참조하면, 기판(101)의 상면에 제1절연층(103)이 적층되고, 제1절연층(103)의 상면에 소정 면적을 점유하도록 형성된 반도체층(105)이 형성되고, 반도체층(105)의 상면에 제2절연층(107)이 패터닝된다. 반도체층(105)의 측면에 채널영역(CH1, CH2)을 가지는 ONO막으로 형성된 메모리층(109)이 반도체층(105)의 측면 및 제2절연층(107)의 상면 및 측면에 증착된다.
메모리층(109)은 반도체층(105)의 측면에 형성되는 제1옥사이드막(109a)과, 제1옥사이드막(109a)의 표면 및 제2절연층(107)의 측면 및 상면에 증착되는 나이트라이드막(109b)과, 나이트라이드막(109b)의 상면 및 측면에 증착되는 제2옥사이드막(109c)으로 이루어진다. 제2옥사이드막(109c)의 상면에는 도전막이 도포되어 게이트 전극(111)을 형성한다. 제1 및 제2옥사이드막(109a, 109c)은 절연막으로 기능하며 나이트라이드막(109b)은 전자를 저장하는 기능을 한다. 전자는 나이트라이드막(109b)과 제1 및 제2옥사이드막(109a, 109c)의 계면에도 저장된다. 제2절연층(107)과 제1 및 제2옥사이드막(109a, 109c)는 실리콘 옥사이드막으로 형성될 수 있다.
도 6b를 참조하면, 기판(101)의 상면에 제1절연층(103)이 형성되고 그 상면에 소정 면적의 반도체층(105)이 위치하고 반도체층(105)의 중심부에는 제2절연층(107)이 위치하고 제2절연층(107)의 상면에는 나이트라이드막(109b)과 제2옥사이드막(109c)이 위치한다. 그 상면에는 게이트 전극(111)이 형성되어 있다. 반도체층(105)의 소스 및 드레인 전극(S, D) 상면에는 한 쌍의 W-콘택(115)이 배열되어 있고, W-콘택(115)의 상면에는 패드 전극(117)이 형성되어 외부 전원과 메모리셀을 연결한다.
도 7a 내지 7p는 본 발명의 실시예에 따른 SONOS 메모리를 제조하는 방법을 보인 공정도이다.
먼저 도 7a에 도시된 바와 같이, 기판(101)의 상면에 실리콘으로 형성된 반도체층(105)과 옥사이드로 형성된 제1절연층(103)으로 이루어진 SOI(Silicon Oxide Insultor)막을 증착한다. 도 7b는 실제 소자의 채널로 사용될 반도체층(105)의 수직 활성 채널 폭을 결정하는 단계로서 SOI막의 반도체층(105)을 습식산화시켜 소정 두께의 반도체층(105)을 산화층(105')으로 변화시킨다. 습식 식각 방식을 이용하여 제거하면, 도 7c에 도시된 바와 같이 기판(101), 제1절연층(103) 및, 두께가 감소된 반도체층(105)의 적층구조가 형성된다.
도 7d는 상기 적층구조에 CVD(Chemical Vapor Deposition) 방식을 이용하여 실제 활성 채널로 사용되는 반도체층(105)의 수직 영역 이외에 SOI 상단 반도체층(105)의 표면 채널 전류를 억제하기 위해 제2절연층(107)을 그 상면에 증착한다. 이 때 제2절연층(107)은 SOI의 수직 채널로 흐르는 전류에 비해 표면 채널로 흐르는 전류가 충분히 작게 조절될 수 있는 두께가 되도록 시뮬레이션을 하여 결정한다.
도 7e는 반도체층(105)과 제2절연층(107)을 패터닝하기 위해 포토레지스트층(96)을 제2절연층(107)의 상면에 증착한 다음 도시된 형태의 마스크(98a)를 그 상부에 위치시키고 자외선을 조사하여 노광 및 현상하고 식각하는 포토공정을 보이고 있다. 제2절연층(107)과 반도체층(105)을 연속식각하면 도 7f에 도시된 바와 같이 제1절연층(103)의 상면에 반도체층(105) 및, 제2절연층(107)이 마스크(98a)와 동일한 형태로 패터닝된다.
도 7g에 도시된 바와 같이 제1절연층(103)과 제2절연층(107)의 상면에 메모리층(109)으로서 ONO(Oxide Nitride Oxide)막을 형성한다. 도 6a에 도시된 바와 같이, ONO막은 제1옥사이드막(109a)과 나이트라이드막(109b) 및, 제2옥사이드막(109c)의 구조로 형성된다. 이 때 제1 및 제2옥사이드막(109a, 109c)은 열산화 또는 CVD 방법으로 형성하거나 이 두 방법을 함께 사용하여 형성할 수 있는데, 막질의 치밀화 및 안정화를 위해 연속하여 열처리를 실시한다. 이 때 열처리 조건은 700~1100℃ 정도이다.
다음, 도 7h에 도시된 바와 같이, 게이트 전극(111)을 형성하기 위한 도전막을 메모리층(109)의 상면에 도포하고 게이트 전극(111)의 불순물을 감소시키기 위해 n형 고농도 불순물을 도핑한다. 다음, 도 7i에 도시된 바와 같이, 포토레지스트막(96)을 게이트 전극(111)의 상면에 도포하고 마스크(98b)를 그 상부에 위치시키고 자외선을 조사하여 노광하고 현상하는 포토공정을 실행하여 식각하면, 도 7j에 도시된 바와 같이, SOI의 반도체층(105) 및 제2절연층(107)의 양측벽과 상부 및, 제1절연층(103)의 상면에 스트라이프형의 메모리층(109)과 게이트 전극(111)이 형성된다.
도 7k를 참조하면, 패터닝된 게이트 전극(111)을 마스크로 사용하여 제2절연층(107)을 비등방성 에칭하여 메모리층(109)의 하부에 위치하는 제2절연층(107)을 제외하고 반도체층(105)의 상부에 위치하는 제2절연층(107)을 제거한다. 연속해서 진행되는 이온 도핑 공정에서 반도체층(105)에 수직 접합(vertical junction)과 금속 접촉이 형성되는 실리콘 표면 접합(top junction)을 동시에 형성함으로써 이후 수직 접합과 금속 W-콘택트를 오믹 접촉시키고 동시에 수직 채널에 금속 콘택트를 형성할 때 생기는 공정상의 어려움을 제거할 수 있다.
다음 도 7l에 도시된 바와 같이 LDD 접합(Lightly doped drain juction)을 형성하기 위해 저농도로 이온을 주입하고 스페이서를 형성할 수 있도록 희생 절연층(113)을 전체 구조상에 증착하고 포토공정을 실행한다. 연속해서, 도 7m에 도시된 바와 같이, 비등방성 식각을 실행하여 반도체층(105)의 상면에서 제2절연층(107)의 양측에만 희생 절연층(113)을 잔류시키고, 소스 및 드레인 전극(S, D)에 소스 및 드레인 전극 접합을 위한 고농도 이온 주입을 실행한다.
도 7n은 기본적인 메모리 동작을 구현하기 위한 메탈 공정을 위해 희생 절연층(113)을 증착하는 과정을 보이고 있다. 희생 절연층(113)을 전체적인 메모리 구조상에 증착한 다음, 도 7o에 도시된 바와 같이, 소스 및 드레인 전극(S, D)과 외부 전극을 연결하기 위해 호울을 형성하고 호울에 금속을 증착하여 W-콘택트(115)을 형성한다. 마지막으로 도 7p에 도시된 바와 같이, W-콘택트(115)의 상부에는 전극 패드(117)를 형성하여 외부 전원을 메모리셀로 연결하여 수직 채널을 가지는 메모리셀을 완성한다.
도 8은 일반 SONOS 메모리에서 프로그램 및 소거 특성 곡선을 보이는 그래프이다.
도 8을 참조하면, f1, f2, f3는 데이터가 소거된 메모리 셀을 프로그래밍하는 경우 기록시간에 따른 문턱 전압의 변화를 나타낸 그래프이며, g1, g2, g3는 프로그램된 메모리셀을 소거하는 경우 소거시간에 따른 문턱전압의 변화를 보인 그래프이다. f1, f2, f3는 게이트 전압을 각각 6V, 7V, 8V로 증가시키는 경우 문턱 전압의 변화를 각각 나타내는데, 게이트 전압을 증가시킴에 따라 문턱 전압도 증가하며 시간이 지남에 따라 문턱 전압이 계속 증가하는 것을 볼 수 있다.
g1, g2, g3는 게이트 전압을 -6V, -7V, -8V(-는 역방향으로 전압을 인가함을 의미)로 증가시킴에 따른 문턱전압의 변화를 나타내는데, 게이트 전압을 증가시킴에 따라 문턱 전압도 증가한다. 하지만, g1, g2의 그래프에서는 0.01초 이상에서 문턱 전압이 일정한 값에 도달한 후 더 이상 감소하지 않음을 볼 수 있다. 이는 소거를 위한 전압인가시 질화막으로 터널링하는 정공이 질화막 내에 저장되어 있던 전자와 결합하여 데이터를 소거하는 과정에서 게이트 전극으로부터 전자가 역으로 주입되어 데이터의 소거를 방해하는 현상 때문이다. 이 현상은 종래의 메모리에서 데이터의 소거 효율을 감소시키는 원인으로 설명되어왔다. 따라서, 종래 기술은 SONOS 메모리에서 게이트 전극과 질화막 사이에 위치하는 절연막의 두께를 두껍게 하여 전자의 터널링을 방지하여 소거 효율을 향상시키고자 하였다.
g1, g2의 그래프로부터 소거 시간에 따라 문턱 전압이 감소되다가 g1에 대해 g2의 게이트 전압을 증가시킴에 따라 두 그래프의 문턱 전압이 동일한 값을 가지는 점(Steady state)이 존재하고 이 점을 지나서는 g1의 문턱 전압이 g2의 문턱전압보다 증가하는 것을 볼 수 있다. 이러한 현상은 메모리셀의 데이터를 프로그래밍하는 과정에서는 전혀 나타나지 않고 메모리셀의 데이터를 소거하는 과정에서만 나타난다.
도 9는 본 발명의 실시예에 따른 수직 채널을 가지는 SONOS 메모리의 소거 전압에 따른 동작 특성을 보이는 그래프이다.
도 9를 참조하면, 소거 동작에 있어 문턱전압은 감소하다가 0.005초 이후 시간의 경과에 관계없이 일정하게 유지되는 포화전압에 도달하고 게이트 전압을 -9V, -10V, -11V로 증가시킴에 따라 문턱 전압이 마치 프로그램된 것처럼 -0.2V정도, 0.3V정도, 0.8V정도로 증가하는 것을 볼 수 있다. 포화전압, -9V, -10V, -11V에 도달한 상태는 도 12에 도시된 게이트 전압에 따른 전류의 변화 그래프에서 각각 정상상태, A, B, C에 해당한다.
본 발명은 이러한 소거 모드에서 문턱 전압의 포화 메커니즘을 규명하여 절연막의 두께를 적절히 유지하고 전압을 인가함으로써 시간에 따른 정상상태를 유지하면서 동시에 전압에 따라 문턱전압이 다중 레벨을 확보하는 현상을 이용하여 대용량의 메모리를 구현할 수 있도록 멀티 레벨 프로그래밍 방법을 제안한다. 본 발명의 실시예에 따른 프로그래밍 방법은 포화전압에 도달한 이후 문턱 전압 산포를 최소화함으로써 안정된 멀티 레벨로 동작하는 메모리를 제공할 수 있다.
도 10 및 11은 이러한 소거 동작시의 시간에 따른 정상 상태와 역문턱전압 증가현상을 설명하기 위해 벌크와 게이트로 주입되는 다수 캐리어인 정공과 전자를 각각 계산하여 추출한 그래프를 보이고 있다. 이 때 벌크로부터 주입된 정공이 다시 게이트에 주입되는 경우와 게이트에서 주입된 전자가 다시 벌크로 주입되는 경우는 무시할 수 있으므로 배재한다.
도 10을 참조하면, 먼저 낮은 게이트 전압(VGS)에서 벌크로부터 정공 전류만 존재하지만, 보다 높은 전압에서는 게이트 전극으로부터 넘어오는 전자의 전류가 증가함을 알 수 있고 게이트 전압(VGS)이 증가하면서 정공 전류와 전자 전류가 균형을 이루는 지점(A), 즉 정상상태가 존재한다. 하지만 게이트 전압(VGS)이 증가하면 정상 상태를 벗어나 전자들이 축적되고 문턱 전압이 증가한다. 여기서, 전자의 축적은 연속적인 문턱 전압에 기여하지 못한다. 이는 다음 도면을 참조하여 상세히 설명한다.
도 11을 참조하면, 게이트 전압이 증가함에 따라 복수의 정상 상태(A, B, C)가 존재하는데, 이는 질화막 내부의 평균 전하가 변화되었기 때문이다. 게이트 전압을 증가시키면 복수의 정상상태(A, B, C)를 벗어나 전류가 증가하게 된다.
도 12는 메모리셀에 저장된 데이터를 소거시킬 때 게이트 전압의 증가에 따른 문턱 전압의 포화메커니즘을 설명하기 위한 에너지 밴드를 보이고 있다.
질화막 내로 전자가 저장됨에 따라 전자의 음전하는 문턱 전압을 증가시킨다. 이를 정공 터널링 입장에서 본다면 벌크에서 바라본 정공에 대한 에너지 장벽이 감소되는 것을 의미하지만, 전자의 입장에서 보면 게이트 전극으로부터 넘어오는 장벽이 증가되는 것을 의미한다. 질화막 내에 증가된 음전하들은 터널링 장벽을 변화시켜 정공 전류를 증가시키고 전자 전류를 감소시키므로 다시 정상상태에 도달하게 되고 이 때부터 문턱전압의 증가는 멈추고 포화된다. 즉 부귀환(negative feedback)이 존재하는 것이다. 이러한 부귀환에 의해 정상상태가 지속되면서 게이트 전압을 증가시킴에 따라 포화 전압의 레벨이 달라지는 멀티 레벨이 형성된다.
도 13은 소거시 전압 변화 특성을 멀티 레벨 프로그램에 적용한 것으로 먼저 초기 셀을 -8V, 10ms로 소거한 다음, 게이트 전압으로 통상의 양전압을 인가한 양전압 프로그램과 본 발명에서 제안한 음전압을 인가한 음전압 프로그램에 있어서 프로그램 시간에 따른 문턱전압의 변화를 보인 그래프이다.
양전압 프로그램(p1, p2)의 경우 문턱 전압이 시간에 따라 선형적으로 증가함에 반해 음전압 프로그램(q1, q2)의 경우는 문턱 전압이 정상 상태의 양상을 보인다. 통상의 비휘발성 메모리 셀에서 문턱전압의 산포를 고려하면, 셀의 초기 상태에서 절연막의 두께나 막질 내 트랩된 전하에 의해 문턱 전압의 프로그램 시간에 따라 증가하는 산포(σ')가 존재하고 또한 동작시 셀과 셀 사이의 프로그램 속도 차이에 의해 프로그램된 셀들의 문턱 전압은 일정한 산포(σ')를 가진다. 하지만, 음전압으로 프로그램을 하여 정상상태가 되는 경우는 프로그램 속도 차이, 프로그램 시간의 진행에 기인한 산포(σ)를 억제하여 안정한 프로그래밍을 할 수 있다.
도 14는 도 13에 도시된 음전압 프로그래밍 방식에서 멀티레벨 동작방식의 I-V 특성을 나타낸 그래프이다. 기록시 게이트 전압을 초기 -8V에서 -11V까지 변화시키면서 측정한 것으로 문턱 전압(VTH)이 증가하다가 도달하는 멀티 포화 전압에서 전류(Id)가 급격히 상승하는 균일한 I-V 특성을 확인할 수 있다.
도 15는 멀티 레벨로 동작하는 메모리셀에서 내구성 점검을 위해 실시하는 스트레스 조건을 보이는 그래프이다.
종래의 일차 레벨에서는 기록 및 소거 상태가 1개씩 존재함으로 인해 내구성 시험에서 2개의 레벨만을 반복하면 되지만, 멀티 레벨에서는 한 레벨을 기준으로 하면 스트레스가 기준 레벨에만 편중되게 되므로, 각 레벨간 균형있는 스트레스 인가를 위해 조합(combination)의 원리를 이용하여 다중 레벨간 스트레스가 편중되지 않는 내구성 점검 방법을 제시한다. 즉, 도시된 바와 같이 1사이클(10ms) 동안 12회의 펄스를 인가하는데 -11V(00), -10V(01), -9V(10), -8V(11)의 펄스 전압인가를 골고루 실행하여 스트레스를 균일하게 각 레벨에 인가한다. 스트레스의 반복을 통해 메모리의 수명도를 알아볼 수 있다.
도 16은 도 15에 도시된 내구성 점검을 100회 실시하기 전과 후를 비교하여 멀티 레벨에 있어 시간에 따른 전하의 손실을 알아본 그래프이다. 7200초 경과 후 각 레벨(-11V, -10V, -9V, -8V)에서 문턱전압(VTH) 사이의 간격은 초기 0.3V 내지 0.4V(ΔV1)에서 0.15V 내지 0.3V(ΔV2)로 감소되었다. 하지만, 평형상태의 문턱 전압은 게이트 전압을 증가시키면 증가되고, 각 레벨간 간격은 레벨의 숫자에 따라 변화될 수 있으므로 안정된 멀티레벨 조건을 조절할 수 있다.
본 발명은 메모리셀의 데이터 소거시 게이트 전압이 포화 전압에 도달한 후 안정화되는 현상을 이용하여 정상상태를 싱글레벨로 구현한 메모리 프로그램 방법이나 복수의 정상상태를 멀티레벨로 구현한 메모리 프로그램 방법을 제안하여, 종래의 플래시 메모리 또는 SONOS 메모리 뿐만 아니라 본원 발명의 수직 채널을 가지는 SONOS 메모리에 적용함으로써 동일 집적도에서 대용량의 데이터를 기록할 수 있다.
본 발명은 수직 채널을 이용한 새로운 SONOS 메모리 및 그 제조방법을 제안하여 서브 100nm 의 공정 수준에서 급속도로 증가하는 공정원가부담을 줄이고 집적도를 확보할 수 있다.
또한, 본 발명은 벌크와 게이트로부터 주입되는 정공과 전자를 적절히 조절함으로써 안정된 다중 레벨의 메모리 특성을 확보하여 고용량의 멀티 레벨 프로그래밍을 실현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 멀티 레벨을 다양한 방법으로 제시할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 수직채널을 가지는 SONSNOS 메모리 및 그 제조방법의 장점은 수직 채널을 이용하여 서브 100nm 이하의 공정원가부담을 감소시키고 고집적의 메모리를 구현할 수 있다는 것이다.
또한, 본 발명에 따른 멀티레벨 프로그래밍 방법의 장점을 동일 집적도의 메모리에서 대용량의 메모리를 구현할 수 있다는 것이다.
도 1a는 종래 플래시 메모리의 일반적인 구조를 보인 단면도,
도 1b는 종래 SONOS 메모리의 일반적인 구조를 보인 단면도,
도 2는 비대칭(asymmetry) 프로그램 방식을 사용한 2-bit 메모리(그래프 내의 메모리)의 단면도 및, 소스 및 드레인 전극 간의 전압(VDS)의 변화에 따른 문턱 전압(VT)의 변화를 보이는 그래프,
도 3은 종래 기술에 따른 EEPROM 장치의 프로그램 방법을 간략히 나타낸 도면,
도 4a 내지 도 4b는 종래 기술에 따른 EEPROM 소거방법을 보인 도면,
도 5는 본 발명의 실시예에 따른 수직 채널을 가지는 SONOS 메모리의 사시도,
도 6a는 도 5의 A-A'방향으로 절단한 단면도,
도 6b는 도 5의 B-B'방향으로 절단한 단면도,
도 7a 내지 도 7p는 본 발명의 실시예에 따른 SONOS 메모리의 제조방법을 보인 공정도,
도 8은 일반 SONOS 메모리에서 프로그램 및 소거 특성 곡선을 보이는 그래프,
도 9는 본 발명의 실시예에 따른 수직 채널을 가지는 SONOS 메모리의 소거 전압에 따른 동작 특성을 보이는 그래프,
도 10은 소거 동작시의 벌크와 게이트로부터 주입되는 다수 캐리어인 정공과 전자의 전류를 각각 계산하여 추출한 그래프,
도 11은 소거 동작시의 벌크와 게이트로부터 주입되는 다수 캐리어인 정공과 전자의 전류를 각각 계산하여 복수의 정상상태(A, B, C)를 보인 그래프,
도 12는 메모리셀에 저장된 데이터를 소거시킬 때 게이트 전압의 증가에 따른 문턱 전압의 포화메커니즘을 설명하기 위한 에너지 밴드를 보이는 도면,
도 13은 문턱전압 변화 특성을 멀티 레벨 프로그램에 적용한 것으로 게이트 전압으로 통상의 양전압을 인가한 양전압 프로그램과, 본 발명에서 제안한 음전압을 인가한 음전압 프로그램에 있어서 프로그램 시간에 따른 문턱전압의 변화를 보인 그래프,
도 14는 도 13에 도시된 음전압 프로그래밍 방식에서 멀티레벨 동작방식의 전류 전압(I-V) 특성을 나타낸 그래프,
도 15는 멀티 레벨로 동작하는 메모리셀에서 내구성 점검을 위해 실시하는 스트레스 조건을 보이는 그래프,
도 16은 도 15에 도시된 내구성 점검을 100회 실시하기 전과 후를 비교하여 멀티 레벨에 있어 시간에 따른 전하의 손실을 알아본 그래프.
<도면의 주요부분에 대한 부호설명>
101 ; 기판 103 ; 옥사이드막
105 ; 실리콘막 107 ; 절연막
109 ; ONO막 111 ; 게이트 전극
115 ; W-콘택 117 ; 패드 전극
Claims (35)
- 기판;상기 기판 상에 적층되는 제1절연층;상기 제1절연층의 상면에 소정 형태로 패터닝되며, 소정 간격 이격된 소스 및 드레인 전극을 포함하는 반도체층;상기 반도체층의 상면에서 소스 및 드레인 전극 사이에 위치하는 제2절연층;상기 반도체층의 소스 및 드레인 전극 사이의 측면과 상기 제2절연층의 측면 및 상면에 증착되며, 전자 이동 채널과 전자 저장막을 포함하는 메모리층; 및상기 메모리층의 표면에 증착되어 상기 메모리층의 전자 이동을 조절하는 게이트 전극;를 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서,상기 기판은 n형 반도체이고 상기 게이트 전극이 p형 반도체로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서,상기 기판은 p형 반도체이고 상기 게이트 전극이 n형 반도체로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서, 상기 메모리층은,상기 반도체층의 소스 및 드레인 전극 사이의 측면에 형성되는 제3절연층;상기 제3절연층의 상면과 상기 제2절연층의 측면 및 상면에 증착되는 전자 저장층; 및상기 전자 저장층의 상면에 형성되는 제4절연층;을 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서,상기 제1 및 제2절연층은 실리콘 옥사이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 4 항에 있어서,상기 제3 및 제4절연층은 실리콘 옥사이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항 또는 제 4 항에 있어서,상기 전자 저장층은 실리콘 나이트라이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서,상기 반도체층의 상면에 상기 소스 및 드레인 전극과 각각 전기적으로 접촉하도록 형성되는 W-콘택을 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 8 항에 있어서,상기 W-콘택의 상면에 형성되어 외부 전원과 전기적으로 연결하는 패드 전극을 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 제 1 항에 있어서,상기 반도체층은 제1방향으로 연장되는 제1층과 상기 제1층의 상부 및 하부에 상기 제1방향에 직교하는 제2방향으로 연장되는 제2층으로 이루어지는 형태인 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리.
- 기판의 상면에 제1절연층 및 반도체층을 순서대로 적층하고 상기 반도체층을 산화시켜 소정 두께를 식각함으로써 상기 반도체층의 높이를 조절하는 제1단계;상기 반도체층의 상면에 제2절연층을 증착한 다음, 상기 반도체층과 제2절연층에 포토공정을 실행하여 소정 형태로 패터닝하는 제2단계;상기 제1 및 제2절연층의 상면에 전자 이동 채널과 전자 저장막을 포함하는 메모리층을 형성하고, 그 상면에 게이트 전극층을 증착한 다음, 상기 메모리층과 게이트 전극에 포토공정을 실행하여 상기 제2절연층이 상기 게이트 전극 및 메모리층의 양측으로 노출되도록 상기 게이트 전극 및 메모리층을 스트라이프 형태로 패터닝하는 제3단계; 및상기 게이트 전극을 마스크로 하여 상기 메모리층의 하부에 위치하는 제2절연층을 제외하고 식각한 다음, 노출된 상기 반도체층에 이온 주입을 하여 소스 및 드레인 전극을 형성하는 제4단계;를 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서,상기 제2단계에서 상기 반도체층은 제1방향으로 연장되는 제1층과 상기 제1층의 상부 및 하부에 상기 제1방향에 직교하는 제2방향으로 연장되는 제2층으로 이루어지는 형태인 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서, 상기 제3단계는,상기 제1 및 제2절연층의 상면에 상기 메모리층을 형성한 다음 열처리하는 단계; 및상기 메모리층의 상면에 게이트 전극을 증착한 다음, 고농도 이온 도핑을 실시하는 단계;를 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서, 상기 제4단계는,상기 제2절연층의 양측의 상기 반도체층에 수직 접합과 실리콘 표면 접합을 형성하는 저농도 이온 도핑을 하는 단계;상기 반도체층에 저농도 이온 도핑을 하여 소스 및 드레인 전극을 형성하는 단계;상기 제1절연층, 반도체층 및, 게이트 전극의 상면에 희생층을 증착한 다음, 포토공정을 실행하여 소스 및 드레인 전극상의 일부를 도포하도록 패터닝하는 단계; 및상기 반도체층에 상기 소스 및 드레인 전극의 접합 형성을 위한 고농도 이온 도핑을 하는 단계;를 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서,상기 제1절연층 및 반도체층의 상면에 제3절연층을 도포하고 상기 소스 및 드레인 전극에 도달하도록 호울을 형성한 다음 금속 물질을 채워 상기 반도체층의 상면에 기둥형의 W-콘택을 형성하는 제5단계;를 더 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 15 항에 있어서,상기 W-콘택과 연결하여 외부 전원을 인가하도록 상기 절연층의 상면에 패드 전극을 형성하는 제6단계;를 더 포함하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서, 상기 메모리층은,상기 반도체층의 소스 및 드레인 전극 사이의 측면에 형성되는 제3절연층;상기 제3절연층의 상면과 상기 제2절연층의 측면 및 상면에 증착되는 전자 저장층; 및상기 전자 저장층의 상면에 형성되는 제4절연층;을 구비하는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항에 있어서,상기 제1 및 제2절연층은 실리콘 옥사이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 17 항에 있어서,상기 제3 및 제4절연층은 실리콘 옥사이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 제 11 항 또는 제 17 항에 있어서,상기 전자 저장층은 실리콘 나이트라이드로 이루어지는 것을 특징으로 하는 수직 채널을 가지는 SONOS 메모리 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0071042A KR100474850B1 (ko) | 2002-11-15 | 2002-11-15 | 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 |
| JP2002358258A JP2004172559A (ja) | 2002-11-15 | 2002-12-10 | 垂直チャンネルを有する不揮発性ｓｏｎｏｓメモリ及びその製造方法、並びにメモリのプログラミング方法 |
| US10/460,673 US7439574B2 (en) | 2002-11-15 | 2003-06-13 | Silicon/oxide/nitride/silicon nonvolatile memory with vertical channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0071042A KR100474850B1 (ko) | 2002-11-15 | 2002-11-15 | 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040043044A KR20040043044A (ko) | 2004-05-22 |
| KR100474850B1 true KR100474850B1 (ko) | 2005-03-11 |
Family
ID=32291744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0071042A KR100474850B1 (ko) | 2002-11-15 | 2002-11-15 | 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7439574B2 (ko) |
| JP (1) | JP2004172559A (ko) |
| KR (1) | KR100474850B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511358B2 (en) | 2005-09-08 | 2009-03-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having multi-bit storage and method of manufacturing the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881201B1 (ko) * | 2003-01-09 | 2009-02-05 | 삼성전자주식회사 | 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법 |
| US7042044B2 (en) * | 2004-02-18 | 2006-05-09 | Koucheng Wu | Nor-type channel-program channel-erase contactless flash memory on SOI |
| KR100555569B1 (ko) * | 2004-08-06 | 2006-03-03 | 삼성전자주식회사 | 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법 |
| US20060046403A1 (en) * | 2004-08-31 | 2006-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming separated charge-holding regions in a semiconductor device |
| KR100657910B1 (ko) * | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법 |
| KR100674952B1 (ko) | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
| KR100706249B1 (ko) | 2005-06-23 | 2007-04-12 | 삼성전자주식회사 | 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법 |
| KR100704033B1 (ko) * | 2005-08-05 | 2007-04-04 | 삼성전자주식회사 | 전하 트랩 형의 3-레벨 불휘발성 반도체 메모리 장치 및이에 대한 구동방법 |
| WO2007026391A1 (ja) * | 2005-08-30 | 2007-03-08 | Spansion Llc | 半導体装置およびその製造方法 |
| DE602006015696D1 (de) * | 2005-12-22 | 2010-09-02 | Nxp Bv | Sonos-speicheranordnung mit verringerten kurzkanaleffekten |
| US7977736B2 (en) * | 2006-02-23 | 2011-07-12 | Samsung Electronics Co., Ltd. | Vertical channel transistors and memory devices including vertical channel transistors |
| US7439594B2 (en) | 2006-03-16 | 2008-10-21 | Micron Technology, Inc. | Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors |
| KR100828030B1 (ko) * | 2006-10-25 | 2008-05-08 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법 |
| KR20100004772A (ko) | 2008-07-04 | 2010-01-13 | 삼성전자주식회사 | 반도체 장치 및 그 동작 방법 |
| US8299519B2 (en) * | 2010-01-11 | 2012-10-30 | International Business Machines Corporation | Read transistor for single poly non-volatile memory using body contacted SOI device |
| US8471328B2 (en) | 2010-07-26 | 2013-06-25 | United Microelectronics Corp. | Non-volatile memory and manufacturing method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291586A (ja) * | 1992-04-09 | 1993-11-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| JP2001156188A (ja) * | 1999-03-08 | 2001-06-08 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR20030020644A (ko) * | 2001-09-04 | 2003-03-10 | 한국과학기술원 | 플래쉬 메모리 소자 및 제조방법 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768719B2 (ja) * | 1988-11-21 | 1998-06-25 | 株式会社日立製作所 | 半導体装置及び半導体記憶装置 |
| KR950002202B1 (ko) * | 1992-07-01 | 1995-03-14 | 현대전자산업주식회사 | 적층 박막 트랜지스터 제조방법 |
| EP0623963A1 (de) * | 1993-05-06 | 1994-11-09 | Siemens Aktiengesellschaft | MOSFET auf SOI-Substrat |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| JP4384739B2 (ja) * | 1997-04-04 | 2009-12-16 | 聯華電子股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
| US6118161A (en) * | 1997-04-30 | 2000-09-12 | Texas Instruments Incorporated | Self-aligned trenched-channel lateral-current-flow transistor |
| JPH1187545A (ja) * | 1997-07-08 | 1999-03-30 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| JPH11121708A (ja) * | 1997-10-20 | 1999-04-30 | Sony Corp | 半導体装置の製造方法 |
| DE10012112C2 (de) * | 2000-03-13 | 2002-01-10 | Infineon Technologies Ag | Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors |
| JP4058751B2 (ja) * | 2000-06-20 | 2008-03-12 | 日本電気株式会社 | 電界効果型トランジスタの製造方法 |
| US20020011612A1 (en) * | 2000-07-31 | 2002-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2002118255A (ja) * | 2000-07-31 | 2002-04-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7163864B1 (en) * | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
| US6300182B1 (en) * | 2000-12-11 | 2001-10-09 | Advanced Micro Devices, Inc. | Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage |
| US6271088B1 (en) * | 2001-01-05 | 2001-08-07 | United Microelectronics Corp. | Method for fabricating a buried vertical split gate memory device with high coupling ratio |
| US6900513B2 (en) * | 2001-01-22 | 2005-05-31 | Nec Electronics Corporation | Semiconductor memory device and manufacturing method thereof |
| US20020110983A1 (en) * | 2001-02-09 | 2002-08-15 | Chih-Cheng Liu | Method of fabricating a split-gate flash memory cell |
| JP2002280465A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6376312B1 (en) * | 2001-03-26 | 2002-04-23 | Advanced Micro Devices, Inc. | Formation of non-volatile memory device comprised of an array of vertical field effect transistor structures |
| JP4776801B2 (ja) * | 2001-04-24 | 2011-09-21 | 株式会社半導体エネルギー研究所 | メモリ回路 |
| JP4147765B2 (ja) * | 2001-06-01 | 2008-09-10 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
| DE10130766B4 (de) * | 2001-06-26 | 2005-08-11 | Infineon Technologies Ag | Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors |
| JP2003068893A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 不揮発性記憶素子及び半導体集積回路 |
| JP3795366B2 (ja) * | 2001-10-03 | 2006-07-12 | プロモス テクノロジーズ インコーポレイテッド | 記憶素子及びその製造方法 |
| KR100426488B1 (ko) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 |
| US6774437B2 (en) * | 2002-01-07 | 2004-08-10 | International Business Machines Corporation | Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication |
| US6635909B2 (en) * | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
| US6657252B2 (en) * | 2002-03-19 | 2003-12-02 | International Business Machines Corporation | FinFET CMOS with NVRAM capability |
| JP4647175B2 (ja) * | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP3637332B2 (ja) * | 2002-05-29 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100475081B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6909186B2 (en) * | 2003-05-01 | 2005-06-21 | International Business Machines Corporation | High performance FET devices and methods therefor |
| US6963104B2 (en) * | 2003-06-12 | 2005-11-08 | Advanced Micro Devices, Inc. | Non-volatile memory device |
-
2002
- 2002-11-15 KR KR10-2002-0071042A patent/KR100474850B1/ko active IP Right Grant
- 2002-12-10 JP JP2002358258A patent/JP2004172559A/ja active Pending
-
2003
- 2003-06-13 US US10/460,673 patent/US7439574B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291586A (ja) * | 1992-04-09 | 1993-11-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| JP2001156188A (ja) * | 1999-03-08 | 2001-06-08 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR20030020644A (ko) * | 2001-09-04 | 2003-03-10 | 한국과학기술원 | 플래쉬 메모리 소자 및 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511358B2 (en) | 2005-09-08 | 2009-03-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having multi-bit storage and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040043044A (ko) | 2004-05-22 |
| US20040097044A1 (en) | 2004-05-20 |
| US7439574B2 (en) | 2008-10-21 |
| JP2004172559A (ja) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717860B1 (en) | Method of erasing non-volatile semiconductor memory device and such non-volatile semiconductor memory device | |
| US6809373B2 (en) | Non-volatile semiconductor memory device, method for manufacturing same and method for controlling same | |
| US7042045B2 (en) | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure | |
| US6674120B2 (en) | Nonvolatile semiconductor memory device and method of operation thereof | |
| KR100474850B1 (ko) | 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 | |
| US6434053B1 (en) | Nonvolatile semiconductor memory device and method of operation thereof | |
| US7057931B2 (en) | Flash memory programming using gate induced junction leakage current | |
| US20040070020A1 (en) | Nonvolatile semiconductor memory device and method for operating the same | |
| US7268385B2 (en) | Semiconductor memory device | |
| US20060180847A1 (en) | Two-bit non-volatile memory devices including independently-controllable gate electrodes and methods for fabricating the same | |
| US6963107B2 (en) | Nonvolatile semiconductor memory apparatus and the operation method | |
| US7652320B2 (en) | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof | |
| US7462529B2 (en) | Nonvolatile memory device for storing multi-bit data | |
| US6418062B1 (en) | Erasing methods by hot hole injection to carrier trap sites of a nonvolatile memory | |
| JPH0974146A (ja) | 不揮発性半導体記憶装置 | |
| JP2004158614A (ja) | 不揮発性半導体メモリ装置およびそのデータ書き込み方法 | |
| US20060073702A1 (en) | Memory structure and manufacturing as well as programming method thereof | |
| KR20050040054A (ko) | 전하저장층으로서 산화막을 구비하는 비휘발성 메모리소자의 프로그램 방법 | |
| JPH06244431A (ja) | 半導体記憶装置 | |
| KR20050070813A (ko) | 비휘발성 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 11 |