JP4647175B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性のメモリセルトランジスタ（不揮発性記憶素子）を有する半導体集積回路装置及びその製造方法に関し、例えば、非導電性の電荷トラップ膜を情報の保持領域に使用する不揮発性メモリをＣＰＵ（Central Processing Unit）と共にオンチップで備えた半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、データやプログラム構成するデータを記憶させるメモリ装置として、記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置とされるフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が注目を集めている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラム構成するデータを消去し、新たなデータやプログラム構成するデータをメモリセルへ再度書き込み（プログラミング）する事が可能である。
【０００３】
従来、フラッシュメモリの電荷蓄積は、ポリシリコン膜から成り、電気的に周囲とは絶縁されたフローティングゲート内に電子を蓄積することにより行われていた。この従来のメモリセルはフローティングゲート型フラッシュと呼ばれている。この電子蓄積動作、いわゆる書込み動作は、ホットエレクトロン注入が一般的であり、蓄積された電子をフローティングゲート外へ放出する消去動作は、ゲート酸化膜を通過するトンネル電流により行われている。書込みと消去を繰り返すと、ゲート酸化膜の内部に電荷トラップが形成され、基板とゲート酸化膜の界面には表面準位密度が増加する。特に、前者は電荷の保持特性、すなわち書換え後のリテンション特性を劣化させるという本質的な問題点があった。
【０００４】
この問題点を解消する方法として、近年、ＥＥＰＲＯＭの電荷蓄積を非導電性の電荷トラップ膜を使用するメモリセル方式が提案されている。例えば、米国特許公報第５，７６８，１９２号、米国特許公報第５，９６６，６０３号、米国特許公報第６，０１１，７２５号、米国特許公報第６，１８０，５３８号、及び、B.Eitanらによる” Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell", International Conference on Solid State Devices and Materials, Tokyo, 1999、に開示されている。例えば、米国特許公報第５，７６８，１９２号には、図５８にその断面図を示したようにシリコン酸化膜等の絶縁膜１８２、１８４で挟まれたシリコン窒化膜１８３、いわゆるＯＮＯ(Oxide/Nitride/Oxide)構造の積層膜をゲート絶縁膜とし、ソース１８７に０Ｖ、ドレイン１８６に５Ｖ、コントロールゲート１８５に９Ｖを印加してトランジスタをオンさせ、ドレイン１８６の近傍で発生するホットエレクトロンを注入し、上記シリコン窒化膜１８３中へ電子をトラップさせることにより書込みを行う方式が開示されている。この第１の従来のメモリセルでの電荷蓄積方式は、連続した導電膜であるポリシリコン膜に電荷蓄積を行う方式に比較すると、シリコン窒化膜１８３中の電子トラップが非連続で離散的であるため、酸化膜１８２の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性が本質的に強固であるという特徴をもっている。また、このメモリセルの消去動作は、図５９に示すように、ソース１８７に３Ｖ、ドレイン１８６に５Ｖ、コントロールゲート１８５に−３Ｖを印加してドレイン１８６のシリコン表面近傍を強反転させ、強電界によって著しく変形したエネルギバンドに起因するバンド間トンネル現象で発生するホットホールを上記シリコン窒化膜１８３中へ注入することにより、既にトラップされている電子を中和することで行われる。
【０００５】
また、米国特許公報第５，４０８，１１５号、米国特許公報第５，９６９，３８３号には、図６０及び図６１にそのメモリセル構造と書込み・消去方式を示したように、サイドスペーサを利用したスプリットゲートを有し、ＯＮＯ膜中へ電荷蓄積を行うメモリセル方式を開示している。この従来の第２のメモリセルでは、図６０に示すように、基板１６１の表面のゲート酸化膜１６２を介してセレクトゲート１６３が配置され、セレクトゲート１６３の周辺部に下部酸化膜１６５、シリコン窒化膜１６６、および上部酸化膜１６７が積層された後に、サイドスペーサ形状のコントロールゲート１６８が配置されている。従来の第２のメモリセルのソース１６４は、上記セレクトゲート１６３の加工直後に形成され、ドレイン１６９は上記コントロールゲート１６８の加工後に形成されるため、ドレイン１６９側のコントロールゲート１６８のみがゲート電極として機能する。
【０００６】
従来の第２のメモリセルへの書込み動作は、ドレイン１６９へ５Ｖ、セレクトゲート１６３へ１Ｖ、コントロールゲート１６８へ１０Ｖを印加してチャンネルをオンさせ、ソース１６５から走行してくる電子をセレクトゲート１６３とコントロールゲート１６８の境界下部のチャンネル領域で発生する横方向の強電界内で加速してホットエレクトロン化し、上記下部酸化膜１６５を貫通させて上記シリコン窒化膜１６７中へ注入しトラップすることにより行われる。この動作は、ホットエレクトロンの注入位置がドレイン近傍ではないことから、一般的には、ソース・サイド・インジェクション（ＳＳＩ）方式と呼ばれている。従来の第２のメモリセルの消去動作は、図６１に示すように、コントロールゲート１６８のみに１４Ｖを印加して、シリコン窒化膜１６６中にトラップされた電子を上記上部酸化膜１６７中を流れるトンネル電流として上記コントロールゲート１６８側へ引き抜くことにより行っている。この消去動作においては、上記下部酸化膜１６５を介したトンネル電流により基板１６１側からの電子注入も発生するため、下部酸化膜１６５は上部酸化膜１６７より厚く設定する必要がある。
【０００７】
さらに、従来の第２のメモリセルの読み出し動作では、図６２に示したように、ドレイン１６９へ２Ｖ、セレクトゲート１６３へ５Ｖを印加してチャンネルをオンさせ、コントロールゲート１６８へ２Ｖを印加して上記シリコン窒化膜中へのトラップ電子の有無による閾値電圧の高低をドレイン電流の大きさから判定する。従来の第２のメモリセルは、前記従来の第１のメモリセルに比較すると、書込み動作に必要なドレイン電流が小さく、低電力化が図れる利点がある。これは、従来の第２のメモリセルがセレクトゲート１６３を備えていることから、書込み時のチャンネル電流を低く制御出来るためであり、従来の第１のメモリセルの１／１００以下に低減可能である。
【０００８】
さらに、米国特許公報第５，４０８，１１５には、図６３にその構造を示した従来の第３のメモリセルが開示されている。この従来の第３のメモリセルは前記従来の第２のメモリセルにおける、セレクトゲートとコントロールゲートの構造的位置を交換した構造となっており、下部酸化膜１７２、シリコン窒化膜１７３、上部酸化膜１７４を積層した上部にコントロールゲート１７５を形成した後に、ゲート酸化膜１７７とサイドスペーサ状のセレクトゲート１７８を形成している。本従来の第３のメモリセルの書込み、消去、読み出し動作における電圧設定は前記従来の第２のメモリセルと同様である。
【０００９】
また、I.Fujiwaraらによる” High speed program/erase sub 100nm MONOS memory", Nonvolatile Semiconductor Memory Workshop, Augest, 2001, p75には、図６４及び図６５にその断面図を示した従来の第４のメモリセル方式が開示されいる。図６４に示すように、シリコン酸化膜等の絶縁膜１９２、および１９４で挟まれたシリコン窒化膜１９３からなるＯＮＯ(Oxide/Nitride/Oxide)積層膜をゲート絶縁膜とし、コントロールゲート１９５に１２Ｖを印加して、半導体基板１９１側からトンネル電流により電子注入を行い、シリコン窒化膜１９３中へ電子をトラップさせて高閾値電圧状態とする消去動作と、ソース１９７、およびドレイン１９６へ６Ｖを、コントロールゲート１９５に−６Ｖを印加してソース・ドレイン近傍のシリコン表面を強反転させ、強電界によって著しく変形したエネルギバンドに起因するバンド間トンネル現象で発生するホットホールを上記シリコン窒化膜１９３中へ注入することにより、既にトラップされている電子を中和して、低閾値電圧状態とする書込み動作が行われる。
【００１０】
【発明が解決しようとする課題】
本発明者は上記従来の技術について検討した結果以下の課題を見出した。
【００１１】
第１の課題は、低閾値電圧状態での読み出し時のドレイン電流が小さい点である。この問題は、例えば１００ＭＨｚ程度の高速読み出しが要求されるロジック混載用のフラッシュメモリモジュールでは大きな欠点となる。前記従来の第１のメモリセルにおいては、そのゲート絶縁膜は、B.Eitanらによる” Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell", International Conference on Solid State Devices and Materials, Tokyo, 1999、に記載されているように、図５８及び図５９に示したシリコン酸化膜等の絶縁膜１８２、および１８４が５ｎｍ、シリコン窒化膜１８３が１０ｎｍに設定されるため、酸化膜換算の電気的実効膜厚は１５ｎｍ程度となる。この値は、ゲート酸化膜厚が１０ｎｍ程度で設計されている従来のフローティングゲート型メモリセルに比較しても１．５倍も厚く、同一の実効チャンネル幅／実効チャンネル長のメモリセルで比較すると、読み出しドレイン電流は約１／１．５に低下する。
【００１２】
また、図６０乃至図６２に示した従来の第２のメモリセルにおいては、セレクトゲート１６３下部のゲート酸化膜１６３はメモリセルの書込み・消去特性に従属せずに独立に設計することが可能であり、例えば５ｎｍ程度に設計できる。また、コントロールゲート１６８直下の下部、および上部酸化膜１６５、１６７は５ｎｍ、シリコン窒化膜１６６は１０ｎｍ、実効膜厚を１５ｎｍに設計した場合においても、実効チャンネル長はサイドスペーサ長で調節できるため、最小加工寸法で定義されるセレクトゲート長より短く設計できる。その結果、従来の第２のメモリセルの実効チャンネル長は、セレクトゲート１６３とコントロールゲート１６８の２つの直列長さとなるが、低閾値電圧状態での読み出し電流は、上記従来の第１のメモリセルより大きく設計することが可能である。この点では、制御すべきゲート電極は増加するが、従来の第２のメモリセルが優れている。
【００１３】
第２の課題は、上記従来の第２のメモリセルの信頼性に関する。この書込み・消去動作は前述したように、ホットエレクトロンのソース・サイド・インジェクション書込みとコントロールゲート側へのトンネル電子放出消去によっている。本発明者らは、この動作方式での書換え試験を行ったところ、書換え回数が１万回を超過すると消去時間が著しく劣化する結果を得た。この原因を解析したところ、図６１に示されるように、Ｌ字型に配置された電子トラップ膜であるシリコン窒化膜１６６のコーナー部にトラップされた電子が、コントロールゲート１６８側へ放出され難いためであることが判明した。書換え動作を繰り返すと、上記シリコン窒化膜１６６のコーナー部のトラップ電子量が次第に増加するが、コントロールゲート１６８から見たシリコン窒化膜１６６の実効膜厚は、平坦部の√２倍（約１．４倍）であるため、消去時の膜内電界強度が低下することが原因と考えられた。
【００１４】
また、低閾値電圧状態での読み出し電流をさらに大きく設計するために、図６０に示したゲート酸化膜１６３を４ｎｍ以下に設定すると、書込み動作時にゲート酸化膜１６３の絶縁破壊不良が発生することも判明した。これは、前述したように書込み動作時には、コントロールゲート１６８に１０Ｖが印加されてコントロールゲート１６８直下にはチャンネルが形成されるため、ドレイン１６９に印加された５Ｖがセレクトゲート１６３のコントロールゲート側端部のゲート酸化膜１６２に伝達される。この時、ゲート酸化膜１６２に印加される最大電圧は、（ドレイン１６９電圧＝５Ｖ）−（セレクトゲート１６３電圧＝１Ｖ）＝４Ｖとなる。したがって、従来の第２のメモリセルでは、ゲート酸化膜１６３の膜厚には下限があり、それによって読み出し電流は制限される欠点があった。ロジック混載用のフラッシュメモリモジュールにおいては、上記ゲート酸化膜１６３の膜厚は電源電圧系トランジスタのゲート酸化膜厚と同一に設計することが、製造工程の簡略化の観点からも望ましい。例えば、０．１３μｍ技術世代でのロジックトランジスタのゲート酸化膜厚は２．５〜３．０ｎｍであるが、従来の第２のメモリセルでは上記のゲート酸化膜耐圧の点からはゲート酸化膜膜厚の共通化は困難であった。
【００１５】
第３の課題は、上記従来の第４のメモリセルの信頼性に関する。この書込み動作は前述したように、ソース・ドレイン接合からのホットホール注入に依っている。ソース・ドレイン接合近傍でのみ発生するホットホールのシリコン窒化膜１９３中での横方向の到達距離が５０ｎｍ程度であることから、本従来の第４のメモリセルの実効チャンネル長は１００ｎｍ以下に設計する必要がある。そのため、単チャンネル効果が著しく、初期閾値電圧の安定制御が困難であること、ＮＯＲ型のアレー接続を行う場合のビット線の漏洩電流、いわゆるオフリーク電流が増大し、かつそのバラツキが大きくなること、等の問題点があった。
【００１６】
第４の課題は、従来のメモリセルは図５８、図５９、図６０乃至図６２、図６３、図６４及び図６５に示したように、書込み・消去動作を行うゲート電極と読み出し動作を行うゲート電極が同一であるため、例えば図６４及び図６５に示した従来の第４のメモリセルにおいては、読み出し動作におけるコントロールゲート１９５への電源電圧印加によって絶縁膜１９２へ弱い電界が印加されることに起因して、シリコン窒化膜１９３中にホールがトラップされた低閾値電圧状態から弱いホットエレクトロン注入が発生し、閾値電圧が次第に上昇する、いわゆる読み出しディスターブ寿命が短いという問題があった。その結果、１０年間連続読み出しを行った場合に、閾値電圧がコントロールゲート１９５に印加される電源電圧以上に上昇し、データが反転する不良が発生する。
【００１７】
本発明の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を高速に読み出すことができる技術を提供することにある。
【００１８】
本発明の別の目的は、半導体集積回路装置に形成された不揮発性メモリセルトランジスタのチャンネル部における寄生抵抗値を小さくすることにある。
【００１９】
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに一方の極性の電荷が恒常的にトラップされる事態を防止する事ができる半導体集積回路装置、並びにその製造方法を提供することにある。
【００２０】
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに蓄積された電荷が不所望に漏洩することによるデータリテンション特性の劣化を防止する事にある。
【００２１】
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を読み出すための信号経路から高速性を損なう厚膜の高耐圧ＭＩＳトランジスタを排除することにある。
【００２２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２４】
〔１〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記メモリ電極寄りに絶縁膜（２、１２２）を介して配置された第１ゲート電極（３、１２３）と、絶縁膜（４、７、１２４、１２６）及び電荷蓄積領域（６、１２５）を介して配置され前記第１ゲート電極と電気的に分離された第２ゲート電極（８、１２７）とを有する。前記アクセス回路は、前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態を形成すると共に第１極性電荷をウェル領域側から電荷蓄積領域に向ける電界を形成する第１状態を選択可能である。また前記アクセス回路は第２極性電荷をウェル領域から電荷蓄積領域に向ける電界を形成する第２状態を選択可能である。ここで、第１極性電荷はホールに代表される正電荷又はエレクトロンに代表される負電荷を意味し、第２極性電荷は第１極性電荷とは逆極性の電荷を意味する。
【００２５】
上記した手段によれば、前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態（逆バイアス状態）を形成することにより、バンド間トンネリングによりホットホール及びホットエレクトロンが発生可能にされ、第１極性電荷、例えばホットホールをウェル領域側から電荷蓄積領域に向ける電界が形成されることにより、ホットホールのアバランシェを生じ、比較的多くのホットホールが電荷蓄積領域に注入される。
【００２６】
また、前記第１状態において、前記第２ゲート電極寄りのメモリ電極との間に、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を形成することにより、より多くのアバランシェホットーホールが発生可能となり、より多くのアバランシェホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
【００２７】
ここで、前記バンド間トンネリングによってホットホールなどが発生するときのｐｎ接合の逆バイアス電圧と、それよりも多くのアバランシェホットーホールが発生するときのｐｎ接合の逆バイアス電圧との間の逆バイアス電圧を、接合耐圧電圧（接合耐圧）と称する。したがって、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を、前記接合耐圧近傍又は接合耐圧以上の逆方向電圧印加状態と把握してよい。前記接合耐圧を定量的に定義しようとするなら、オフ状態のＭＩＳ（Metal Insulate Semiconductor）トランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がｐｎ接合（単に接合とも称する）に流れるときの逆バイアス電圧を接合耐圧と定義することが可能である。本明細書において接合耐圧は接合破壊電圧を意味するものではない。
【００２８】
前記接合耐圧近傍若しくは接合耐圧以上の逆バイアス状態を形成するとき、ウェル領域を負電圧とするからメモリ電極に印加すべき電圧は、ウェル領域電圧を回路の接地電圧にする場合よりも低くすることが可能になる。したがって、当該メモリ電極にセンスアンプ等の読み出し系回路が接続されている場合であっても、それら読み出し系回路を高耐圧ＭＩＳトランジスタで構成することを要しない。
【００２９】
また、第２ゲート電極は第１ゲート電極から電気的に分離されているから（所謂スプリットゲート構造）、前記第１状態又は第２状態を形成するのに第２ゲート電極に高電圧を印加しても、第１ゲート電極の絶縁耐圧はそれに影響を受けない。よって、第１ゲート電極の絶縁膜を高耐圧の厚膜で形成することを要しない。例えば、第１ゲート電極の絶縁膜をロジック用ＭＩＳトランジスタと同様に比較的薄くすることが可能である。よって、メモリセルトランジスタにおける第１ゲート電極部分のＭＩＳトランジスタ部におけるＧｍを比較的大きくすることができ、記憶情報の読み出し動作では第１ゲート電極の印加電圧を特別に高くしなくても第１ゲート電極直下のチャネル部を通る信号電流量を大きくすることができる。
【００３０】
第１ゲート電極の絶縁膜をロジック用ＭＩＳトランジスタと同様に比較的薄くしたとき、ホットホール注入時にウェル領域に負電圧が印加されたとき、ロジック用ＭＩＳトランジスタと同様に比較的薄く形成された前記第１ゲート電極の絶縁膜が破壊されるのを防止するには、その耐圧範囲内で、第１ゲート電極に回路の接地電圧よりも低い負電圧を印加するのが望ましい。
【００３１】
前記メモリセルトランジスタを２値情報を記憶するメモリセルとして構成する場合には、ｎ前記第１ゲート電極を一方のメモリ電極寄りに１個設け、前記第２ゲート電極及び電荷蓄積領域を他方のメモリ電極寄りに１個設けてメモリセルトランジスタを構成する。前記メモリセルトランジスタは、前記電荷蓄積領域に注入された第１極性電荷と第２極性電荷の電荷量の差に応じて２値情報を記憶可能である。例えば電荷蓄積領域にエレクトロンを注入して高い閾値電圧状態（例えば消去状態）を形成し、エレクトロンが注入されている電荷蓄積領域にホットエレクトロンを注入してそのエレクトロンを中和することにより低い閾値電圧状態（例えば書込み状態）を形成する。
【００３２】
前記メモリセルトランジスタを４値情報を記憶するメモリセルとして構成する場合には、前記第２ゲート電極及び電荷蓄積領域を夫々のメモリ電極寄りに設け、前記第１ゲート電極を一対の第２ゲート電極の間の領域に１個設ける。前記メモリセルトランジスタは、前記一対の夫々の電荷蓄積領域に注入された第１極性電荷と第２極性電荷の電荷量の差に応じて４値情報を記憶可能である。４値情報を記憶するメモリセルトランジスタに対する読み出し動作は、例えばｎチャネル型のメモリセルトランジスタにおいて、ドレイン電極からソース電極へ流れる電流の有無によって記憶情報の論理値判定を行なう場合、ドレイン側に多く広がる空乏層を考慮すると、ソース電極側に位置する電荷蓄積領域部分のＭＩＳトランジスタ部がその閾値電圧状態に応じたコンダクタンスを持つことになる。ドレイン側に位置する電荷蓄積領域部分のＭＩＳトランジスタ部はその閾値電圧に拘わらず実質的にスイッチとしての機能を発揮しなくなる。よって、一方のメモリ電極をドレインとするときチャネル領域に流れる電流の有無と、他方のメモリ電極をドレインとするときチャネル領域に流れる電流の有無と、に基づいて記憶情報の４値判定が可能になる。
【００３３】
〔２〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極寄りに絶縁膜を介して配置された第１ゲート電極と、前記他方のメモリ電極寄りに絶縁膜及び電荷蓄積領域を介して配置され第１ゲート電極と電気的に分離された第２ゲート電極とを有する。前記アクセス回路は、前記第１ウェル領域に第１負電圧を与えて前記第２ゲート電極寄りのメモリ電極と前記第１ウェル領域との間に逆方向電圧を印加すると共に、第１極性電荷をウェル領域側から電荷蓄積領域に向ける電界を形成する電圧を前記第２ゲート電極に印加する第１状態を選択可能である。また前記アクセス回路は第２極性電荷を電荷蓄積領域に向ける電界を形成する電圧を前記第２ゲート電極と第１ウェル領域に印加する第２状態を選択可能である。
【００３４】
また、前記第１状態において、前記第２ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆方向電圧印加状態（逆バイアス状態）を形成してもよい。
【００３５】
上記した手段によれば、前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態（逆バイアス状態）を形成することにより、バンド間トンネリングによりホットホール及びホットエレクトロンが発生可能にされ、第１極性電荷、例えばホットホールをウェル領域側から電荷蓄積領域に向ける電界が形成されることにより、ホットホールのアバランシェを生じ、比較的多くのホットホールが電荷蓄積領域に注入される。
【００３６】
また、前記第１状態で、前記第２ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆方向電圧印加状態（逆バイアス状態）が形成されることにより、より多くのバランシェホットホールが発生可能となり、より多くのバランシェホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
【００３７】
前記接合耐圧以上の逆バイアス状態を形成するとき、ウェル領域を負電圧とするからメモリ電極に印加すべき電圧は、ウェル領域電圧を回路の接地電圧にする場合よりも低くすることが可能になる。例えば、前記アクセス回路は相対的に薄いゲート絶縁膜を有する第１ＭＩＳトランジスタ及び相対的に厚いゲート絶縁膜を有する第２ＭＩＳトランジスタから成るとき、前記アクセス回路は、前記第１状態を形成するために前記第２ゲート電極寄りのメモリ電極に印加する電圧を、前記第１ＭＩＳトランジスタによって構成される回路の第１動作電源電圧（Ｖｄｄ）とすることが可能になる。したがって、当該メモリ電極にセンスアンプ等の読み出し系回路が接続されている場合であっても、それら読み出し系回路を高耐圧ＭＩＳトランジスタで構成することを要しない。
【００３８】
また、第２極性電荷、例えばエレクトロンを注入するための電界はウェル領域と第２ゲート電極との間で形成さるから、電荷蓄積領域の対向底面各部で電界強度に偏りが無く若しくは偏りが極めて少なく、電荷蓄積領域に第２極性電荷を均一に注入することが容易であり、部分的な消し残し又は書き残しの発生を防止することができる。前記部分的な消し残し又は書き残しの虞は、電荷蓄積領域に非導電性トラップ膜などを採用したとき顕在化する。
【００３９】
また、第２ゲート電極は第１ゲート電極から電気的に分離されているから（所謂スプリットゲート構造）、前記第１状態又は第２状態を形成するのに第２ゲート電極に高電圧を印加しても、第１ゲート電極の絶縁耐圧はそれに影響を受けない。よって、第１ゲート電極の絶縁膜を高耐圧の厚膜で形成することを要しない。例えば、第１ゲート電極の絶縁膜をロジック用ＭＩＳトランジスタと同様に比較的薄くすることが可能である。よって、メモリセルトランジスタにおける第１ゲート電極部分のＭＩＳトランジスタ部におけるＧｍを比較的大きくすることができ、記憶情報の読み出し動作では第１ゲート電極の印加電圧を特別に高くしなくても第１ゲート電極直下のチャネル部を通る信号電流量を大きくすることができる。
【００４０】
第１ゲート電極の絶縁膜をロジック用ＭＩＳトランジスタと同様に比較的薄くしたとき、ホットホール注入時にウェル領域に負電圧が印加されたとき、ロジック用ＭＩＳトランジスタと同様に比較的薄く形成された前記第１ゲート電極の絶縁膜が破壊されるのを防止するには、第１ゲート電極に回路の接地電圧よりも低い負電圧、例えば、前記第１負電圧よりも絶対値の小さな第２負電圧を印加するとよい。例えば前記第２負電圧は絶対値が前記第１動作電源電圧に等しい電圧（−Ｖｃｃ）とするのが最適である。これに応じて、前記第１負電圧を、例えば絶対値が前記第１動作電源電圧の数倍の電圧（−ｎＶｃｃ）とするのがよい。
【００４１】
前記第２状態で形成される電界を、第２極性電荷をウェル領域から電荷蓄積領域に向ける電界とすれば、ウェル領域より相互に反対極性の電荷を注入して、所謂書き込み消去を行なうことができる。例えば、前記第２状態において、第２ゲート電極には正電圧を印加し、第１ウェル領域には回路の接地電圧を印加する。これにより、第２ゲート電極と電荷蓄積領域との間の絶縁膜に対して不所望な電荷漏洩防止と記憶情報書き換え時の良好な電荷引き抜き性能とのトレードオフの考慮が不要になる。したがって、電荷蓄積領域を例えばＯＮＯ構造によって構成する場合、上側（第２ゲート電極寄り）の酸化膜（絶縁膜）を下側（ウェル領域側）より厚く形成して何ら問題ない。第２ゲート電極を介する不所望な電荷漏洩を低減することが容易になる。
【００４２】
前記第２状態において前記第２ゲート電極寄りのメモリ電極には前記回路の接地電圧を供給するのがよい。
【００４３】
記憶情報の読み出し動作に着目すると、前記アクセス回路は、更に、前記第２ゲート電極を回路の接地電圧とし、前記第１ゲート電極を前記第１電源電圧として、チャネル領域に電流を流し得る第３状態を選択可能であればよい。
【００４４】
前記電荷蓄積領域には、非導電性電荷トラップ膜、導電性微粒子を有する絶縁膜、又は絶縁膜に覆われた導電性浮遊ゲート電極等を採用することができる。
【００４５】
前記アクセス回路が相対的に薄いゲート絶縁膜を有する第１ＭＩＳトランジスタ及び相対的に厚いゲート絶縁膜を有する第２ＭＩＳトランジスタから成るとき、前記第１ゲート電極の絶縁膜は第２ゲート電極の絶縁膜よりも薄くすればよい。例えば第１ゲート電極の絶縁膜を第１ＭＩＳトランジスタのゲート絶縁膜厚に等しくしてよい。
【００４６】
半導体数積回路装置は、前記アクセス回路に接続され前記第１ＭＩＳトランジスタから成るロジック回路を更に有してよい。前記ロジック回路は例えばＣＰＵやＲＡＭを備えてよい。
【００４７】
〔３〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極（１０、１１）と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極領域寄りに絶縁膜（２）を介して配置された第１ゲート電極（３）と、前記他方のメモリ電極領域寄りに絶縁膜（５、７）及び電荷蓄積領域（６）を介して配置され第１ゲート電極と電気的に分離された第２ゲート電極（８）とを有する。前記アクセス回路は、前記第２ゲート電極寄りのメモリ電極との間で逆バイアス状態を形成する負電圧を前記第１ウェル領域に与えて第１極性電荷を前記電荷蓄積領域に注入する第１動作を選択可能である。また前記アクセス回路は前記第２ゲート電極に正電圧を与えて第２極性電荷を前記電荷蓄積領域に注入する第２動作を選択可能である。
【００４８】
前記第１動作において、前記負電圧により前記第２ゲート電極寄りのメモリ電極と前記第１ウェル領域との間に接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成してもよい。
【００４９】
前記アクセス回路が、相対的に薄いゲート絶縁膜を有する第１ＭＩＳトランジスタ及び相対的に厚いゲート絶縁膜を有する第２ＭＩＳトランジスタから成るとき、前記アクセス回路は、前記第１動作において前記第２ゲート電極寄りのメモリ電極に印加する電圧を、前記第１ＭＩＳトランジスタによって構成される回路の第１動作電源電圧としてよい。
【００５０】
前記アクセス回路は、前記第１動作において前記第１ゲート電極に前記第１負電圧よりも絶対値の小さな第２負電圧を印加するのがよい。前記第２負電圧は絶対値が前記第１動作電源電圧に等しい電圧であってよい。前記第１負電圧は、絶対値が前記第１動作電源電圧の数倍の電圧であってよい。
【００５１】
前記アクセス回路は、前記第１動作において第２ゲート電極に前記第１負電圧よりも絶対値的に大きな第２負電圧を印加することにより、電荷蓄積領域にホットエレクトロンを注入する事ができる。
【００５２】
前記アクセス回路は、前記第２動作においてウェル領域に回路の接地電圧を印加すると共に、前記第２ゲート電極寄りのメモリ電極に前記回路の接地電圧を印加することにより、電荷蓄積領域にウェル領域からエレクトロンを注入することができる。
【００５３】
記憶情報の読み出し動作に着目すると、前記アクセス回路は、更に、前記第２ゲート電極を回路の接地電圧とし、前記第１ゲート電極を前記第１電源電圧として、チャネル領域に電流を流し得る第３動作を選択可能であればよい。
【００５４】
また、前記アクセス回路は、前記第１動作で、前記第２ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態が形成されることにより、より多くのホットホールが発生可能となり、より多くのホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
【００５５】
〔４〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタ、ゲート絶縁膜が相対的に薄い第１ＭＩＳトランジスタ及びゲート絶縁膜が相対的に厚い第２ＭＩＳトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極（１０、１１）と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極領域寄りに絶縁膜（２）を介して配置された第１ゲート電極（３）と、前記他方のメモリ電極領域寄りに絶縁膜（５、７）及び電荷蓄積領域（６）を介して配置され第１ゲート電極と電気的に分離された第２ゲート電極（８）とを有し、前記電荷蓄積領域に注入された第１極性電荷と第２極性電荷の電荷量の差に応じて異なる情報を記憶することが可能である。前記第１ゲート電極下の絶縁膜は前記第１ＭＩＳトランジスタのゲート絶縁膜と同じ膜厚を有する。前記ウェル領域は、第１極性電荷が前記電荷蓄積領域に注入されるとき、前記第２ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成する負電圧が与えられる。前記第２ゲート電極は、第２極性電荷が前記電荷蓄積領域に注入されるとき正電圧が与えられる。
【００５６】
〔５〕《多値メモリセル》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極（１２８）と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記それぞれのメモリ電極寄りに絶縁膜（１２４、１２６）及び電荷蓄積領域（１２５）を介して別々に配置されたメモリゲート電極（１２７）と、前記双方のメモリゲート電極の間に絶縁膜（１２２）を介して配置され前記メモリゲート電極と電気的に分離されたコントロールゲート電極（１２３）とを有する。前記アクセス回路は、前記第１ウェル領域に負電圧を与え一方のメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成すると共に第１極性電荷をウェル領域側から当該一方のメモリ電極側の電荷蓄積領域に向ける電界を形成する第１状態と、第２極性電荷をウェル領域から双方のメモリゲート電極の電荷蓄積領域に向ける電界を形成する第２状態と、チャネル領域を介して相互に一方のメモリ電極から他方のメモリ電極に電流を流し得る第３状態と、を選択可能である。
【００５７】
《多値メモリセル別観点》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極（１２８）と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記それぞれのメモリ電極寄りに絶縁膜（１２４、１２６）及び電荷蓄積領域（１２５）を介して別々に配置されたメモリゲート電極（１２７）と、前記双方のメモリゲート電極の間に絶縁膜（１２２）を介して配置され前記メモリゲート電極と電気的に分離されたコントロールゲート電極（１２３）とを有する。前記アクセス回路は、前記第１ウェル領域に負電圧を与え一方のメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成して第１極性電荷を前記一方の電荷蓄積領域に注入する第１動作と、双方のメモリゲート電極に正電圧を与えて第２極性電荷をウェル領域から双方の電荷蓄積領域に注入する第２動作と、前記チャネル領域を介して相互に一方のメモリ電極から他方のメモリ電極に電流を流し得る第３動作と、を選択可能である。
【００５８】
〔６〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板に、メモリセルトランジスタ、ゲート絶縁膜が相対に薄い第１ＭＩＳトランジスタ、及びゲート絶縁膜が相対に厚い第２ＭＩＳトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウエル領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上には、前記ソース領域及びドレイン領域の一方側に配置された第１ゲート電極（ＣＧ）と、前記ソース領域及びドレイン領域の他方側に配置された第２ゲート電極と、前記チャンネル領域と前記第１ゲート電極との間に形成された第１ゲート絶縁膜（４６、１２９）と、前記チャンネル領域と前記第２ゲート電極との間に形成された電荷蓄積領域（６、１２５）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記メモリセルトランジスタの書込又は消去動作において、前記第１ウェル領域には、絶対値が前記第１ＭＩＳトランジスタによって構成される回路の電源電圧（Ｖｃｃ）の数倍よりも小さな値の負電圧乃至回路の接地電圧が印加され、前記電荷蓄積領域にキャリアを注入する。
【００５９】
《ＣＧに負電圧(−Ｖｃｃ)印加》前記メモリセルトランジスタの書込又は消去動作において、例えば、前記第２ゲート電極に負の第１電圧を、前記第１ゲート電極に前記負の第１電圧よりも絶対値が小さい負の第２電圧を印加して、前記電荷蓄積領域にホールを注入することが可能である。
【００６０】
〔７〕《ＭＧに負電圧＞ＣＧに負電圧、ホール注入》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第１ウエル領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上には、第１ゲート電極（ＣＧ）と、第２ゲート電極（ＭＧ）と、前記チャンネル領域と前記第１ゲート電極との間に形成された第１ゲート絶縁膜（４６、１２９）と、前記チャンネル領域と前記第２ゲート電極との間に形成された電荷蓄積領域（６、１２５）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記メモリセルの書込又は消去動作において、前記第２ゲート電極に負の第１電圧を、前記第１ゲート電極に前記負の第１電圧よりも絶対値が小さい負の第２電圧を印加して、前記電荷蓄積領域にホールを注入する。
【００６１】
上記においてＣＧに印加する第２電圧を−Ｖｃｃのような低電圧にすれば、第１ゲート電極の制御系を低耐圧ＭＩＳ回路で形成可能である。例えば、前記第１ゲート電極はゲート制御線を介して、前記ゲート制御線を駆動する第１ドライバ回路に電気的に接続される。前記第１ドライバ回路は低耐圧トランジスタ(電源電圧系ＭＩＳトランジスタ)で構成される。前記第１ゲート絶縁膜は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
【００６２】
前記電荷蓄積領域は非導電性の電荷トラップ膜で構成される。前記電荷蓄積領域は、前記チャンネル領域上に第１絶縁膜を介して形成される。前記第１ゲート電極はコントロールゲート電極を構成する。前記第２ゲート電極はメモリゲート電極を構成する。
【００６３】
〔８〕《ソース又はドレインにＶｃｃ、ウェルに負電圧、ホール注入》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板に、メモリセルトランジスタ、ゲート絶縁膜が相対に薄い第１ＭＩＳトランジスタ、及びゲート絶縁膜が相対に厚い第２ＭＩＳトランジスタを有する。前記メモリセルトランジスタは、半導体基板の第１ウエル領域にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域と、ゲート電極と、前記チャンネル領域と前記ゲート電極との間に形成された電荷蓄積領域（６、１２５）とを有する。前記メモリセルトランジスタの書込又は消去動作において、前記ゲート電極に負の第１電圧が印加され、第１ウエル領域には、絶対値が前記第１電圧以下の負の第２電圧が印加され、前記ソース又はドレイン領域に絶対値が前記第１ＭＩＳトランジスタで構成される回路の電源電圧（Ｖｃｃ）以下の第３電圧（Ｖｃｃ）が印加され、前記電荷蓄積領域にホールを注入する。
【００６４】
《印加電圧≧接合耐圧でホール発生》前記メモリセルの書込又は消去動作において、前記第３電圧（Ｖｃｃ）と前記第２電圧（−２Ｖｃｃ）とによる電位差は、前記ソース又はドレイン領域の接合電耐圧に近く、バンド間トンネリングによりホールを発生可能である。
【００６５】
ドレインに印加する第３電圧をＶｃｃのような低電圧とすれば、ドレインに接続するビット線系の回路を低耐圧ＭＩＳ回路で形成可能である。例えば、前記ソース領域又はドレイン領域はビット制御線を介して、前記ビット制御線を駆動する第１ドライバ回路に電気的に接続される。前記第１ドライバ回路は低耐圧トランジスタ(電源電圧系ＭＩＳトランジスタ)で構成される。前記電荷蓄積領域は、前記チャンネル領域上に第１絶縁膜を介して非導電性の電荷トラップ膜で構成される。
【００６６】
〔９〕《周辺ＭＯＳトランジスタのゲートがＣＧとＭＧの重ね構造、図２４、図５５》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルトランジスタと周辺回路トランジスタとを有する。前記メモリセルトランジスタは、半導体基板のメモリセル形成領域に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域と、前記チャネル領域上に配置された第１ゲート電極及び第２ゲート電極と、前記チャンネル領域と前記第１ゲート電極との間に形成された第１ゲート絶縁膜（４６、１２９）と、前記チャンネル領域と前記第２ゲート電極との間に形成された電荷蓄積領域（６、１２５）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記周辺回路トランジスタ（電源電圧系ＭＩＳトランジスタ、高圧系ＭＩＳトランジスタ）は、前記半導体基板の周辺回路トランジスタ形成領域上にゲート電極を有する。前記周辺回路トランジスタのゲート電極は、前記第１ゲート電極と同層の第１導電膜と、前記第２ゲート電極と同層の第２導電膜とを積層した積層膜で構成される。
【００６７】
前記電荷蓄積領域は例えば非導電性の電荷トラップ膜で構成される。前記第１ゲート電極は前記コントロールゲート電極を構成される。前記第２ゲート電極はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（８、６２、９８、１２７）に形成される。前記第２導電膜は前記第１導電膜上に形成される。
【００６８】
前記周辺回路トランジスタは、電源電圧（Ｖｃｃ）で動作する低耐圧トランジスタ(電源電圧系ＭＩＳトランジスタ)と、前記電源電圧より高い電圧で動作する高耐圧トランジスタ(高圧系ＭＩＳトランジスタ)とを含む。
【００６９】
前記第１ゲート絶縁膜（４６、１２９）は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
【００７０】
〔１０〕《項番〔９〕の製造プロセス》本発明に係る半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域及び周辺回路トランジスタ形成領域の上部に第１導電膜を形成する工程と、前記メモリセル形成領域上の前記第１導電膜をパターニングして、メモリセルの第１ゲート電極として作用する第１導電パターンを形成するとともに、前記周辺回路トランジスタ形成領域上に前記第１導電膜を残す工程と、前記メモリセル形成領域上と、周辺回路トランジスタ形成領域の前記第１導電膜上に第２導電膜を形成する工程と、前記第２導電膜をエッチングして少なくとも前記第１導電パターンの側壁に前記メモリセルの第２ゲート電極を形成し、前記周辺回路トランジスタ形成領域の上部に第２導電膜及び第１導電膜からなる周辺回路トランジスタのゲート電極を形成する工程と、を含む。
【００７１】
前記メモリセルは、半導体基板のメモリセル形成領域に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域と、前記チャネル領域上に配置されたコントロールゲート電極及びメモリゲート電極と、前記チャンネル領域と前記コントロールゲート電極との間に形成された第１ゲート絶縁膜（４６、１２９）と、前記チャンネル領域と前記メモリゲート電極との間に形成された電荷蓄積領域（６、１２５）とを有する。前記第１ゲート電極は前記コントロールゲート電極を構成する。前記第２ゲート電極は前記メモリゲート電極を構成する。
【００７２】
前記周辺回路トランジスタは、電源電圧で動作する低耐圧トランジスタ(電源電圧系ＭＩＳトランジスタ)と、前記電源電圧より高電圧で動作する高耐圧トランジスタ(高圧系ＭＩＳトランジスタ)とを含む。前記第１ゲート絶縁膜は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
【００７３】
前記第２ゲート電極は、前記第１ゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（８、６２、９８、１２７）に形成されている。
【００７４】
前記第２ゲート電極を形成工程において、前記第２ゲート電極の電極取り出し部（２００）を形成する。
【００７５】
前記第２ゲート電極形成後、前記第１導電パターンをパターニングして前記第１ゲート電極を形成する工程を更に含む。
【００７６】
〔１１〕《スペーサ１２、１３によるシリサイド層１４の分離》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域とを有し、前記チャンネル領域上に第１ゲート電極（ＣＧ）と、第２ゲート電極（ＭＧ）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第１チャンネル領域と第２チャンネル領域から成る。前記第１チャンネル領域と前記第１ゲート電極との間には第１ゲート絶縁膜を有する。前記第２チャンネル領域と前記第２ゲート電極との間には第２ゲート絶縁膜を有する。前記第２ゲート電極は前記第１ゲート電極よりも高く形成される。前記第２ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ（１３）により、前記第２ゲート電極のシリサイド層（１４）と前記第１ゲート電極のシリサイド層（１４）が電気的に分離される。双方のシリサイド層の不所望な短絡防止が容易且つ確実になる。
【００７７】
〔１２〕《高さＣＧ＜ＭＧ、ＭＧ抵抗小》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上に第１ゲート電極（ＣＧ）と、第２ゲート電極（ＭＧ）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第１チャンネル領域と第２チャンネル領域から成る。前記第１チャンネル領域と前記第１ゲート電極との間には第１ゲート絶縁膜を有する。前記第２チャンネル領域と前記第２ゲート電極との間には第２ゲート絶縁膜を有する。前記第２ゲート電極は、前記第１ゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（８、６２、９８、１２７）に形成される。前記第２ゲート電極の膜厚は前記第１ゲート電極の膜厚よりも厚く、前記第２ゲート電極の基板表面上の高さは前記第１ゲート電極の基板表面上の高さよりも高く構成される。第１及び第２ゲート電極をサリサイド化したりするとき、双方のシリサイド層の不所望な短絡防止が容易且つ確実になる。
【００７８】
第２ゲート電極に抵抗値を低減するには、前記第２ゲート電極にシリサイド層（１４）を形成するとよい。更に具体的には、前記第２ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ（１２、１３）が形成される。一方の側のサイドウォールスペーサ（１３）により前記第２ゲート電極のシリサイド層（１４）と前記第１ゲート電極のシリサイド層（１４）が電気的に分離される。他方の側のサイドウォールスペーサ（１２）により前記第２ゲート電極のシリサイド層（１４）と前記ソース領域又は前記ドレイン領域のシリサイド層（１４）が電気的に分離される。前記第１ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ（１２）により、前記第１ゲート電極のシリサイド層（１４）と前記ソース領域又は前記ドレイン領域のシリサイド層（１４）が電気的に分離される。
【００７９】
前記第２ゲート絶縁膜は、例えば電荷蓄積領域（６、１２５）である非導電性の電荷トラップ膜を含む。前記第１ゲート電極（ＣＧ）は前記メモリセルのコントロールゲート電極を構成する。前記第２ゲート電極（ＭＧ）は前記メモリセルのメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（８、６２、９８、１２７）に形成される。
【００８０】
〔１３〕《項番〔１１〕の製造プロセス》半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域の上部に第１導電膜（５１）、前記第１導電膜上に絶縁膜（５０）を形成する工程と(図１９)、前記絶縁膜及び第１導電膜をエッチングして、メモリセルの第１ゲート電極（ＣＧ）として作用する第１導電パターンを形成する工程と(図２０)、前記第１導電パターンの側壁に前記メモリセルの第２ゲート電極（６２）を形成する工程と、前記第１導電パターン上の前記絶縁膜（５０）を除去する工程と(図２４)、前記第２ゲート電極（６２）の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサ（６９）を形成する工程と(図２６)、前記サイドウォールスペーサ（６９）に対して自己整合的に、前記第１導電パターン及び前記第２ゲート電極（６２）にシリサイド層（７７）を形成する工程と(図２７)、を含む。
【００８１】
更に具体的には、前記サイドウォールスペーサ（６９）形成工程(図２６)で、前記第２ゲート電極の両側の側壁及び前記第１ゲート電極の側壁に前記サイドウォールスペーサ（６９）が形成される。前記両側のうち一方の側のサイドウォールスペーサ（６９）により前記第２ゲート電極のシリサイド層（７７）と前記第１ゲート電極のシリサイド層（７７）が電気的に分離される。前記両側のうち他方の側のサイドウォールスペーサ（６９）により前記第２ゲート電極のシリサイド層（７７）と前記ソース領域又は前記ドレイン領域のシリサイド層（７７）が電気的に分離される。前記第１ゲート電極の側壁に形成されたサイドウォールスペーサ（６９）により、前記第１ゲート電極のシリサイド層（７７）と前記ソース領域又は前記ドレイン領域のシリサイド層（７７）が電気的に分離される。
【００８２】
更に具体的には、周辺回路トランジスタのゲート電極は、前記第１導電膜と同層の導電膜と、前記メモリゲート電極と同層の第２導電膜とを積層した積層膜で形成される。
【００８３】
前記シリサイド層形成工程を周辺ＭＩＳトランジスタのシリサイド層形成工程と兼ねることが可能である。即ち、前記サイドウォールスペーサ（６９）形成工程で周辺回路トランジスタのゲート電極の側壁にサイドウォールスペーサが形成される。前記シリサイド層（７７）形成工程で、前記周辺回路トランジスタのゲート電極上にシリサイド層が形成される。
【００８４】
更に具体的には、前記メモリセルは、半導体基板のメモリセル形成領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域と、前記ソース及びドレイン領域の一方寄りに配置されたコントロールゲート電極と、前記ソース及びドレイン領域の他方寄りに配置されたメモリゲート電極と、前記チャンネル領域と前記コントロー理ゲート電極との間に形成された第１ゲート絶縁膜（４６、１２９）と、前記チャンネル領域と前記メモリゲート電極との間に形成された電荷蓄積領域（６、１２５）とを有する。前記第１ゲート電極は前記コントロールゲート電極を構成する。前記第２ゲート電極は前記メモリゲート電極を構成する。
【００８５】
〔１４〕《メモリゲート電極がスペーサ（１００）に自己整合のメモリセル構造（図３５〜図３９）》半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域上に、第１ゲート電極（１０１）と、第２ゲート電極（９８）と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第１チャンネル領域と第２チャンネル領域から成る。前記第１チャンネル領域と前記第１ゲート電極との間には第１ゲート絶縁膜（９２）を有する。前記第２チャンネル領域と前記第２ゲート電極との間には第２ゲート絶縁膜（９５、９６、９７）を有する。前記第２ゲート電極（９８）は前記第１ゲート電極（１０１）よりも高く形成される。前記第１ゲート電極（１０１）は、前記第２ゲート電極（９８）の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ（１００）に自己整合的に形成されている。
【００８６】
更に具体的には、前記第２ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ（１００）が形成され（図３６）、前記第２ゲート絶縁膜（９５、９６、９７）は、一方の側のサイドウォールスペーサ（１００）に自己整合的に形成され（図３８）、前記第１ゲート電極（１０１）は、他方の側のサイドウォールスペーサ（１００）に自己整合的に形成されている。
【００８７】
更に具体的には、前記第２ゲート絶縁膜は電荷蓄積領域(96)である非導電性の電荷トラップ膜を含み、前記第１ゲート電極（１０１）はコントロールゲート電極を構成し、前記第２ゲート電極（９８）はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（９８）に形成される。
【００８８】
〔１５〕《項番〔１４〕の製造方法》半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域の上部に第１導電膜（９３）、前記第１導電膜上に絶縁膜（９４）を形成する工程と(図１９、図３５)、前記絶縁膜及び第１導電膜をエッチングして、メモリセルの第１ゲート電極として作用する第１導電パターンを形成する工程と(図２０、図３５)、前記第１導電パターンの側壁に前記メモリセルの第２ゲート電極（９８）を形成する工程と(図３５)、前記第１導電パターン上の前記絶縁膜を除去する工程と(図３６)、前記第２ゲート電極（９８）の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサ（１００）を形成する工程と(図３６)、前記サイドウォールスペーサ（１００）に対して自己整合的に第１導電パターンをエッチングして第１ゲート電極（１００）を形成する工程と(図３８)、を含む。
【００８９】
更に具体的には、前記第２ゲート電極（９８）と前記半導体基板との間に、第２ゲート絶縁膜（９６）が形成され、前記サイドウォールスペーサ（１００）は、前記第２ゲート電極の両側の側壁に自己整合的に形成され（図３６）、前記第２ゲート絶縁膜は、一方の側のサイドウォールスペーサに自己整合的に形成され(図３８)、前記第１ゲート電極（１０１）は、他方の側のサイドウォールスペーサ（１００）に自己整合的に形成される。
【００９０】
更に具体的には、周辺回路トランジスタのゲート電極は、前記第１導電膜と同層の導電膜と、前記メモリゲート電極と同層の第２導電膜とを積層した積層膜で形成される。
【００９１】
更に具体的には、前記第２ゲート絶縁膜は電荷蓄積領域（９６）である非導電性の電荷トラップ膜を含み、前記第１ゲート電極（１０１）は前記コントロールゲート電極を構成し、前記第２ゲート電極（９８）はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状（９８）に形成される。
【００９２】
〔１６〕《閾値コントロール》本発明の更に別の観点による半導体集積回路装置は、今までの説明と同様の基本的構造、即ち、半導体基板にメモリセルトランジスタとそのアクセス回路とを有し、前記メモリセルトランジスタは、前記半導体基板の第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記メモリ電極寄りに第１ゲート絶縁膜を介して配置された第１ゲート電極と、第２ゲート絶縁膜及び電荷蓄積領域を介して配置され前記第１ゲート電極と電気的に分離された第２ゲート電極とを有する。そして、前記第１ゲート電極の導電型と前記第２ゲート電極の導電型を相違させて、読み出し動作上好ましいように、第１ゲート電極から見た初期閾値電圧と第２ゲート電極から見た初期閾値電圧とが決定されるようになっている。例えば、読み出し動作時に第２ゲート電極から見た初期閾値電圧を低くして読み出し時に第２ゲート電極に印加する電圧を回路の接地電圧のような低い電圧とし、所謂ワード線ディスターブによってデータリテンション性能が低下しないようにすることが可能になる。
【００９３】
更に具体的な態様として、前記第１ゲート絶縁膜の膜厚を前記第２ゲート絶縁膜の膜厚よりも薄く構成し、また、前記第１ゲート電極をｐ型、前記第２ゲート電極をｎ型としてよい。このときチャンネル領域はｎ型になる。
【００９４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の説明では、絶縁ゲート型の電界効果トランジスタを総称するＭＩＳトランジスタ（又はＭＩＳＦＥＴ）の一例として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（単にＭＯＳとも記す）を用いるものとする。
【００９５】
《メモリセルトランジスタ》
図１には本発明に係る半導体集積回路装置に適用される不揮発性のメモリセルトランジスタ（単にメモリセルとも称する）が縦断面にて例示される。そのメモリセルトランジスタに対する構造的な第１の観点は、エレクトロン、ホットホール注入による書き込み及び消去とスプリットゲート構造である。即ち、同図に示されるメモリセルトランジスタは、半導体基板（またはウエル領域）１の表面領域に例えばシリコン酸化膜からなるゲート絶縁膜２を介してコントロールゲート（コントロールゲート電極若しくは第１ゲート電極）３が形成された読み出しトランジスタ部（選択トランジスタ部）と、コントロールゲート３の少なくともドレイン側の半導体基板１の表面領域に例えばゲート絶縁膜である下部シリコン酸化膜５、電荷蓄積領域６、絶縁膜である上部シリコン酸化膜７が積層され、その上部にメモリゲート（メモリゲート電極もしくは第２ゲート電極）８が形成されたメモリトランジスタ部と、から構成される。電荷蓄積領域６は情報の保持領域であり、例えば電荷の保持を非連続で離散的に行える。保持領域は例えば非導電性の電荷トラップ膜で構成され、非導電性の電荷トラップ膜としては例えばシリコン窒化膜があげられる。シリコン窒化膜は電荷のトラップが非連続で離散的であるため、ゲート絶縁膜である下部シリコン酸化膜５の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性の向上を図ることが出来る。また、上部シリコン酸化膜７の膜厚は下部シリコン酸化膜５の膜厚よりも厚く構成され、ゲート絶縁膜２の膜厚は積層膜５、６、７の膜厚よりも薄く構成される。上記メモリゲート８にオーバーラップした半導体基板１の表面領域にドレイン（ドレイン電極（領域）であるメモリ電極）１０が、上記コントロールゲート３にオーバーラップした半導体基板１の表面領域にソース（ソース電極（領域）であるメモリ電極）１１が形成される。一般にＭＯＳトランジスタにおけるソース及びドレインは印加電圧による相対概念であるが、ここでは便宜上、リード動作時における電流経路の上流側に接続するメモリ電極をドレインと称する。コントロールゲート３とメモリゲート８の間にはそれらの間を電気的に分離する絶縁膜５、６、７が形成される。
【００９６】
このように、メモリセルトランジスタは、ソース１１とドレイン１０とに挟まれたチャンネル領域（半導体基板またはウエル領域）１上に、ゲート絶縁膜２を介して形成されたコントロールゲート３と、ゲート絶縁膜５及び電荷蓄積領域６を介して形成されたメモリゲート８と、コントロールゲート３とメモリゲート８とを電気的に分離する絶縁膜５、６、７とを有する。
【００９７】
図１のメモリセルは、例えばメモリゲート８にのみ正電圧を印加してトンネル電流により半導体基板１側から電子（エレクトロン）２０を注入して、シリコン窒化膜６中へトラップさせることにより得られる、高い閾値電圧状態（例えば消去状態）と、ドレイン１０に正電圧を、少なくともメモリゲート８へ負電圧を印加してドレイン１０の接合表面近傍で発生するホットホールをシリコン窒化膜６中へ注入させて、トラップ電子を中和することにより得られる、低い閾値電圧状態（書込み状態）とを有する。尚、エレクトロンに代表される負電荷又はホールに代表される正電荷の一方を第１極性電荷とすると、第１極性電荷とは逆極性の電荷を第２極性電荷と称する。
【００９８】
メモリセルトランジスタに関する第２の観点は、大きな読み出し電流、別の言い方をすれば、ロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）との構造共通化が可能な点である。図２には、本発明に係るメモリセルトランジスタをロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）と混載するプロセスで製造する場合の縦断面が例示される。図３にはその平面図が例示される。なお、図２は図３のＡ−Ａ’方向に沿った断面図であり、図２の左側がＡに対応し、図２の右側がＡ’に対応する。また、図２及び図３にはメモリセルトランジスタのみを示し、混載するプロセスについては後述する。また、電源電圧Ｖｄｄで動作するＭＯＳトランジスタを電源電圧系ＭＯＳトランジスタと略す。
【００９９】
図２において、例えばシリコンからなる半導体基板１の表面領域に、電源電圧で動作するロジックトランジスタのゲート絶縁膜と同一の製造工程で形成されたゲート絶縁膜２の上部に上記ロジックトランジスタ（相対的に薄い絶縁膜を有する第１ＭＯＳトランジスタ）のゲート電極と同一の製造工程で形成されたコントロールゲート（コントロールゲート電極若しくは第１ゲート電極）３と、ゲート絶縁膜である下部酸化膜５、電荷蓄積領域であるシリコン窒化膜６、および絶縁膜である上部酸化膜７の積層膜の上部にメモリゲート（メモリゲート電極もしくは第２ゲート電極）８が形成される。なお、上部シリコン酸化膜７の膜厚は下部シリコン酸化膜５の膜厚よりも厚く構成される。上記半導体基板１の表面領域でメモリゲート８とオーバラップするようにドレイン（ドレイン電極であるメモリ電極）１０が、コントロールゲート３とオーバーラップするようにソース（ソース電極であるメモリ電極）１１が配置される。コントロールゲート３及びメモリゲート８は例えばシリコン膜で構成される。上記下部酸化膜５は例えば熱酸化プロセスにより形成されるため、上記コントロールゲート３の側面部には側壁絶縁膜であるシリコン酸化膜４が成長している。これにより、シリコン酸化膜４の膜厚は下部酸化膜５よりも厚く構成され、コントロールゲート３及びメモリゲート８との間の絶縁耐圧を向上できる。 図２において、上記コントロルゲート８の上部、メモリゲート８の上部、ドレイン１０およびソース１１の表面領域には例えばコバルトシリサイド(ＣｏＳｉ)又はニッケルシリサイド(ＮｉＳｉ)からなる金属シリサイド膜１４が形成され、それらの間は絶縁膜からなるサイドスペーサ１２、及び１３により電気的に絶縁（分離）されている。なお、サイドスペーサ１２、１３は、後述するようにフォトリソ技術を用いず、かつ製造工程において同一工程で形成されるので製造工程を低減できる。メモリセルトランジスタ及びロジックトランジスタを覆うように層間絶縁膜１５が形成され、層間絶縁膜１５の表面は平坦化されている。層間絶縁膜１５にはドレイン１０およびソース１１を開口する接続孔１９７、１９８が形成され、接続孔内に金属プラグ１６が埋め込まれている。層間絶縁膜１５上にその表面が平坦化された層間絶縁膜１７が形成され層間絶縁膜１７上にビット線１９が形成される。層間絶縁膜１７にはドレイン１０上の金属プラグ１６を開口する接続孔１９７が形成され、接続孔１９７内に金属プラグ１８が埋め込まれている。なお、接続孔１９７、１９８は図４を用いて後述する。このように、金属プラグ１６はドレイン１０、およびソース１１に電気的に接続され、さらにドレイン１０上の形成された金属プラグ１６は金属プラグ１８を介してビット線１９に電気的に接続される。
【０１００】
図３に示したメモリセルの平面図では、素子分離領域で囲まれた活性領域２２、活性領域２２の延在する方向（第１方向：図の横方向）に直行する方向（第２方向：図の縦方向）に延在するように、コントロールゲート２３（コントロールゲート３に対応）、酸化膜２４（酸化膜５に対応）、シリコン窒化膜２５（シリコン窒化膜６に対応）、上部酸化膜２６（上部酸化膜７に対応）、メモリゲート２７（メモリゲート８に対応）、絶縁膜サイドスペーサ２８（サイドスペーサ１２に対応）が配置され、ドレイン１０上、およびソース１１上の金属プラグ２９（金属プラグ１６に対応）、およびドレイン上の金属プラグにのみ接続されたビット線３０（ビット線１９に対応）が配置されている。なお、ドレイン１０上の金属プラグ２９上に形成される金属プラグ１８は、層間絶縁膜１７中において実質的に金属プラグ２９と同じ形状で同じ位置に形成されるので、図を解り易くする為図示を省略する。また、ソース１１上に形成される金属プラグ２９（金属プラグ１６に対応）は、コントロールゲート２３（コントロールゲート３に対応）及びメモリゲート２７（メモリゲート８に対応）の延在方向と同じ方向に延在するように構成され、共通ソース線を構成する。
【０１０１】
図４には、本発明のメモリセルにおいて、図１および図２に示したようにコントロールゲート３、２３のドレイン１０側の側面部のみにメモリゲート８、２７を形成するための加工マスクパターン配置を例示している。図４において、１９１はメモリセルの素子分離領域で囲まれた活性領域を定義する活性領域パターンであり、活性領域２２は第１方向（図の横方向）に延在するように形成される。１９２はコントロールゲートのドレイン側端部を定義するための第１ゲート膜パターン、１９３はメモリーゲート８、２７の電極取出しを行うため、サイドスペーサを形成する工程で第２ゲート膜を定義する第２ゲート膜パターンである。更に図４には、上記第１ゲート膜と第２ゲート膜を切断してソース側端部を定義し、コントロールゲート１９９（コントロールゲート３、２３に対応）とメモリゲート２００（メモリゲート８、２７に対応）を完成するためのゲート膜分離パターン１９４が示されている。すなわち、ゲート膜分離パターン１９４により、第１ゲート膜パターン１９２のうち斜線で示す部分がコントロールゲート１９９（コントロールゲート３、２３に対応）として形成され、第２ゲート膜パターン１９３のうち高密度パターンで示す部分がメモリゲート２００（メモリゲート８、２７に対応）として形成される。更に図４には、メモリゲート２００上のコンタクト穴パターン１９５、コントロールゲート１９９上のコンタクト穴パターン１９６、ドレインコンタクト穴パターン１９７、ソース上のスリット状のコンタクト穴パターン１９８、が示されており、それぞれに接続孔１９５、１９６、１９７、１９８が形成される。なお、コンタクト穴パターン１９８内に金属プラグ１６、２９が形成され、第２方向（図の縦方向）に延在する共通ソース線が金属プラグ１６、２９と一体に形成される。図示されていないが、上記活性領域パターンに平行にビット線パターンを配置され、ビット線１９、３０が第１方向（図の横方向）に延在するように形成される。
【０１０２】
なお、メモリーゲート８、２７、２００の電極取出しは、ドレイン１０と同様に、層間絶縁膜１５の接続孔１９５に形成された金属プラグ１６、２９及び層間絶縁膜１７の接続孔１９５に形成された金属プラグ１８を介して、ビット線１９、３０と同層に形成された配線又はビア配線に電気的に接続される。また、コントロールゲート３、２３、１９９の電極取出しは、ドレイン１０と同様に、層間絶縁膜１５の接続孔１９６に形成された金属プラグ１６、２９及び層間絶縁膜１７の接続孔１９６に形成された金属プラグ１８を介して、ビット線１９、３０と同層に形成された配線又はビア配線に電気的に接続される。
【０１０３】
図４に示したマクスパターンを用いた本発明のメモリセルの製造工程においては、後述するように活性領域パターン１９１により基板1内に活性領域２２を規定する素子分離領域３２を形成後、基板1上に電源電圧で動作するロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）及びメモリトランジスタのゲート絶縁膜２を成長し、ゲート絶縁膜２上に例えばシリコン膜からなる第１ゲート膜（第１導電膜）を堆積した後、例えば上記第１ゲート膜パターン１９２の形状のレジスト膜パターンを用いて第１ゲート膜を第１ゲート膜パターン１９２の形状にパターニング加工する。その後、例えば第１ゲート膜の下部以外のゲート絶縁膜２を除去し、第１ゲート膜の上部を含む基板１上に図１および図２に示した下部酸化膜５と、シリコン窒化膜６、２５と、上部酸化膜７、２６の積層膜と、例えばシリコン膜からなる第２ゲート膜（第２導電膜）とを堆積する。なお、上部シリコン酸化膜７、２６の膜厚は下部シリコン酸化膜５の膜厚よりも厚く形成される。その後、例えば上記第２ゲート膜パターン１９３の形状のレジスト膜パターンを形成し、異方性ドライエッチング法により第２ゲート膜を加工して上記第１ゲート膜の周辺部にサイドスペーサ状の第２ゲート膜を形成する。その後、例えば上記ゲート膜分離パターン１９４の形状のレジスト膜パターンを用いて第１ゲート膜、および第２ゲート膜をパターニング加工することにより、上記第１ゲート膜、および第２ゲート膜を切断して、コントロールゲート２、２３、１９９、及びメモリゲート８、２７、２００の加工が完了する。この後、メモリセルのソース・ドレイン領域１０、１１の形成、電源電圧で動作するロジックトランジスタのソース・ドレイン領域の形成、金属シリサイド膜１４の形成、層間絶縁膜１５の形成、接続孔１９５、１９６、１９７、１９８の形成、層間絶縁膜１７の形成、接続孔１９５、１９６、１９７の形成の後、金属配線１９、３０の形成工程を経てフラッシュメモリを混載した半導体装置が完成する。なお、図４では図示しないが、例えばスリット状のコンタクト穴パターン１９８は、第２方向（図の縦方向）において、図においてコンタクト穴パターン１９６よりも下の位置の方に延在して形成され、そこで図示しない層間絶縁膜１７の接続孔に形成された金属プラグを介して、ビット線１９、３０と同層に形成された配線又はビア配線に電気的に接続される。
【０１０４】
図５、図６、及び図７には本発明のメモリセルの基本動作が示される。ＶＤはドレイン電圧、ＶＳはソース電圧、ＶＣＧはコントロールゲート電圧。ＶＭＧはメモリゲート電圧である。
【０１０５】
図５には消去動作における電圧印加状態が例示される。消去動作では、メモリゲート８のみに適当な正電圧（例えばＶＭＧ＝１０Ｖ）が印加され、その他の端子はいずれも基準電圧である０Ｖ（接地電位）とされる。消去動作は、メモリゲート８の直下の下部酸化膜５を流れるファウラーノルドハイム（ＦＮ）型のトンネル電流により、半導体基板（ウエル領域）１側から電子を注入、シリコン窒化膜６中へトラップさせて、メモリゲート８から測定した閾値電圧を上昇（例えばＶＴＥ＝２Ｖ）させる。すなわち、半導体基板１側から電荷蓄積領域であるシリコン窒化膜６へ、ゲート絶縁膜である下部酸化膜５を通した電子のトンネリングにより、電子を注入し、シリコン窒化膜６中のトラップへ電子をトラップさせる。したがって、メモリゲート８直下の下部酸化膜５を介したトンネル電流による電子注入であるため、メモリゲート８直下のシリコン窒化膜６中にのみ電子はトラップされ、従来のメモリセルの第２の問題点であった、コーナー部への電子トラップは発生しない。その結果、書換え動作におけるシリコン窒化膜６のコーナー部へのトラップ電子に起因した消去時間の劣化の問題は解消される。この消去動作では、高電圧が印加されるのはメモリゲート８のみであり、読み出しトランジスタ部のゲート酸化膜２に高電圧が印加されることはない。消去時間は、メモリゲート８に印加する消去電圧、および下部酸化膜厚と下部酸化膜厚／シリコン窒化膜厚／上部酸化膜厚の実効酸化膜厚の比で決定される実効電界強度に依存する。例えば、下部酸化膜５の膜厚＝３ｎｍ、シリコン窒化膜６の膜厚＝５ｎｍ、上部酸化膜７の膜厚＝５ｎｍに設定すると、３層膜の実効酸化膜厚は１０．５ｎｍとなるため、下部酸化膜中をＦＮトンネル電流が流れる電界強度１０ＭＶ／ｃｍを得るには、メモリゲート８へ印加すべき消去電圧は１０．５Ｖ程度となる。また、上部シリコン酸化膜７の膜厚は下部シリコン酸化膜５の膜厚よりも厚く構成されるので、シリコン窒化膜６中にトラップされた電子がシリコン窒化膜６からメモリゲート８へトンネリングにより放出されるのを防止できる。
【０１０６】
図６はメモリセルの書込み動作における電圧印加状態が例示される。書き込み動作では、ドレイン１０に電源電圧Ｖｄｄ（例えばＶＤ＝１．５Ｖ）、半導体基板（ウエル領域）１に適当な負電圧（例えば電源電圧の２倍＝−２Ｖｄｄ＝−３Ｖ）、コントロールゲート３に適当な負電圧（例えば−Ｖｄｄ＝−１．５Ｖ）が印加される。この状態で、書込みを行う所望のメモリゲート８に適当な負電圧（例えばＶＭＧ＝−７Ｖ）が書込み時間の期間だけ印加される。ドレイン１０と半導体基板（ウエル領域）１との電位差が接合電圧であるので、ＶＤ−ＶＰＷ＝Ｖｄｄ−（＝２Ｖｄｄ）＝３Ｖｄｄが接合耐圧付近となるようにデバイス設計を行えば、メモリゲート８に印加した負電圧により接合表面部が強反転して、バンド間トンネル現象を発端として多量のホットホールが発生し、メモリゲート８の負電圧によりシリコン窒化膜中へ注入される。すなわち、逆方向電圧印加状態（逆バイアス状態）を形成することにより多量のホットホールをシリコン窒化膜中へ注入することができる。
【０１０７】
ここで、前記バンド間トンネリングによってホットホールなどが発生するときのｐｎ接合の逆バイアス電圧と、それよりも多くのアバランシェホットーホールが発生するときのｐｎ接合の逆バイアス電圧との間の逆バイアス電圧を、接合耐圧電圧（接合耐圧）と称する。したがって、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を、前記接合耐圧近傍又は接合耐圧以上の逆方向電圧印加状態と把握してよい。前記接合耐圧を定量的に定義しようとするなら、オフ状態のＭＩＳ（Metal Insulate Semiconductor）トランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がｐｎ接合（単に接合とも称する）に流れるときの逆バイアス電圧を接合耐圧と定義することが可能である。本明細書において接合耐圧は接合破壊電圧を意味するものではない。
【０１０８】
前記接合耐圧とは、上述の如く、オフ状態のＭＯＳトランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がｐｎ接合（単に接合とも称する）に流れるときの逆バイアス電圧と定義することができるから、これに従えば、そのような許容リーク電流を１０ｎＡとすると、前記３Ｖｄｄの逆バイアスでドレイン１０と半導体基板（ウエル領域）１との間に１０ｎＡのリーク電流を生ずるようにデバイス設計を行なえばよい。これにより、書込み動作時のドレイン１０と半導体基板１との電位差である接合電圧を接合耐圧近傍にすることにより多量のホットホールが発生し、ホールがメモリゲート８の負電圧によりシリコン窒化膜中へ注入される。
【０１０９】
また、接合耐圧を３Ｖｄｄよりも小さくなるようにデバイス設計を行えば、アバランシェホットーホールがより多く発生し、シリコン窒化膜中へホットーホールがより多く注入され、注入時間を一層低減できる。すなわち、書込み動作時のドレイン１０と半導体基板１との電位差である接合電圧を接合耐圧以上にすることにより多くのバランシェホットホールが発生し、シリコン窒化膜中へホットーホールがより多く注入され、注入時間を低減できる。
【０１１０】
注入されたホットホールは、既にトラップされている電子を中和し、メモリゲート８から測定した閾値電圧を低下（例えばＶＴＰ＝−２Ｖ）させる。この書込み動作に必要なドレイン電流は、ドレイン接合の漏洩電流のみであるため、接合耐圧付近の漏洩電流値５〜１０μＡ／ビット程度であり、従来の第１のメモリセルでのホットエレクトロン注入による書込みでの２００μＡ／ビットに比較して、１／１０以下に低減される。このホットホール注入による書込みでは、ホットホールの発生領域が電界集中が発生するドレイン接合端部に局在しており、発生点からのホットホールが到達可能な距離が５０ｎｍ程度であるため、メモリトランジスタ部の実効チャンネル長は５０ｎｍ以下となるようにメモリゲートゲート８の幅が設定される。メモリトランジスタ部のみでは、従来のメモリセルの第３の問題点であった初期閾値電圧の安定制御が困難やオフリーク電流が大きい等の欠点を同様に内在しているが、本発明のメモリセルでは読み出しトランジスタ部（選択トランジスタ部）を備えることによって、読み出し特性の不安定性を解消出来る。
【０１１１】
本書込み動作では、高電圧が印加されるのは、メモリゲート８と半導体基板（ウエル領域）１であり、読み出しトランジスタ部のゲート絶縁膜２へは最大でも半導体基板（ウエル領域）１へ印加した電圧例えば−２Ｖｄｄが印加されるが、適当な負電圧（例えばＶＣＧ＝−Ｖｄｄ）をコントロールゲート３へ印加すれば、ゲート絶縁膜２の印加電圧はＶｄｄとなる。その結果、ゲート絶縁膜２の膜厚を電源電圧で動作するロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）のゲート酸化膜と同等に薄く設計することが可能となる。したがって、従来のメモリセルの第１の問題点であった読み出し時のドレイン電流が小さい点は解消できる。また、コントロールゲート３とドレイン１０へ印加される最大電圧は電源電圧（Ｖｄｄ）であるため、コントロールゲート３へ接続されるワードドライバ回路、ドレイン１０へ接続されるセンスアンプ回路等の読み出し回路は、ゲート絶縁膜２と同一膜厚のゲート絶縁膜をもつ電源電圧で動作する周辺トランジスタ（電源電圧系ＭＯＳトランジスタ）から構成することが可能であり、高速読み出しが実現できる。なお、後述するようにゲート絶縁膜２は例えば２．７ｎｍの膜厚で構成され、積層膜５、６、７の膜厚よりも薄く構成される。
【０１１２】
図７には本発明のメモリセルの読み出し動作状態が例示される。読み出し動作では、ドレイン１０へ電源電圧（例えばＶＤ＝Ｖｄｄ＝１．５Ｖ）、コントロールゲート３へも電源電圧（例えばＶＣＧ＝Ｖｄｄ＝１．５Ｖ）を印加し、その他の端子は０Ｖとする。メモリゲート８の印加電圧も０Ｖであるため、メモリトランジスタの閾値電圧が消去状態（ＶＴＥ＝２Ｖ）であるか、書込み状態（ＶＴＰ＝−２Ｖ）であるかによって、ドレイン電流のオフ又はオンが決定される。したがって、従来メモリセルの第４の問題点であったメモリゲート８への電圧印加による読み出しディスターブ寿命の劣化の問題は解消される。書込み状態での読み出しドレイン電流は、読み出しトランジスタ部のゲート絶縁膜２の膜厚がロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）と同等であるため電流駆動能力が高い（Ｇｍが大きい）こと、メモリトランジスタ部の実効チャンネル長が５０ｎｍ以下であるためこの部分の寄生抵抗が小さいこと、から大きな電流値が得られる。例えば、読み出しトランジスタ部が同一の実効チャンネル幅／実効チャンネル長を有するロジックトランジスタに比較すると、ドレイン電流値をロジックトランジスタの約７０〜８０％までの達成することが可能となる。その結果、上述した読み出し回路が電源電圧動作の周辺トランジスタ（電源電圧系ＭＯＳトランジスタ）から構成できること、およびメモリセルの読み出し電流が大きいこと、から超高速の読み出し速度（例えば読み出し周波数２００ＭＨｚ）のフラッシュメモリをロジックＬＳＩへ混載することが可能となる。
【０１１３】
《データプロセッサ》
図８には図２及び図３で説明した構造の上記メモリセルを採用したフラッシュメモリモジュールをオンチップするデータプロセッサが例示される。特に制限されないが、データプロセッサ２００は、０．１３μｍ半導体集積回路製造技術により単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。特に制限されないが、半導体基板に周囲には多数のボンディングパッドが配置されている。データプロセッサ２００は、電源電圧Ｖｄｄ＝１．２Ｖで動作するゲート絶縁膜の膜厚２．７ｎｍのロジックＭＯＳトランジスタ（電源電圧系ＭＯＳトランジスタ）で構成されたＣＰＵ(Central Processing Unit)２０１、ＳＣＩ(Serial Communication Interface)２０２、ＦＲＴ(Free Running Timer)２１４、ＤＳＰユニット２０３、ＤＭＡＣ(Direct Memory Access Controller)２０４、ＦＬＣ(Flash Controller)２０５、デバッグ支援機能を有するＵＢＣ(User Break Controller)２０６、ＣＰＧ(Clock Pulse Generator)２０７、ＳＹＳＣ(System Controller)２０８、ＢＳＣ（Bus State Controller）２１５、メモリ容量が例えば１６ｋＢのＲＡＭ(Random Access Memory)２０９、及びセルフテストなどに用いられるＪＴＡＧ２１１の各回路モジュールを有する。更に、例えばゲート絶縁膜の膜厚２．７ｎｍのロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）と、ゲート絶縁膜の膜厚１５ｎｍの高耐圧トランジスタ及び本発明の前記メモリセルトランジスタから構成され、メモリ容量が２５６ｋＢのフラッシュメモリ（ＦＬＳＨ）２１２と、Ｉ／Ｏ(Input / Output)回路２１６が設けられている。なお、高耐圧トランジスタは電源電圧系ＭＯＳトランジスタのゲート絶縁膜よりもゲート絶縁膜の膜厚が厚いトランジスタである。
【０１１４】
特に制限されないが、データプロセッサ２００の外部電源端子に供給される外部電源電圧は３Ｖとされ、前記ロジックＭＯＳトランジスタ（電源電圧系ＭＯＳトランジスタ）の電源電圧Ｖｄｄ（＝１．２Ｖ）は外部電源電圧を降圧して形成される。Ｉ／Ｏ回路２１６を構成するＭＯＳトランジスタは３Ｖを超える耐圧を有している。フラッシュメモリ２１２、２１３の高耐圧ＭＯＳトランジスタはメモリセルに対する書き込み及び消去動作時に必要な高電圧に対してゲート破壊を生じない耐圧を備える。
【０１１５】
図９にはフラッシュメモリ２１２の詳細な一例が示される。フラッシュメモリ２１２は図２及び図３で説明した多数のメモリセルＭＣをマトリクス配置したメモリセルブロックを有する。メモリセルＭＣは読出しトランジスタ部（ＲＴｒ）とメモリトランジスタ部（ＭＴｒ）とに分けて図示してある。多数のメモリセルＭＣは、特に制限されないが、ソース線ＳＬ共通とし、ｎ本のビット線ＢＬ１〜ＢＬｎ、ｍ本のコントロールゲート線ＣＧ１〜ＣＧｍ、及びｍ本のメモリゲート線ＭＧ１〜ＭＧｍを配置したＮＯＲ型のメモリセルブロックとして構成される。メモリセルブロックは、特に制限されないが、メモリセルトランジスタが形成されるウェル領域を共通とする。実際には紙面の表裏方向に多数のメモリセルブロックを配置してフラッシュメモリを構成するとよい。
【０１１６】
前記コントロールゲート線ＣＧ１〜ＣＧｍは読み出しワードドライバ２２５によって駆動される。前記メモリゲート線ＭＧ１〜ＭＧｍ、ソース線ＳＬ、及びウェル領域ＰＷは書込みワードドライバ及びウェルドライバ２２６によって駆動される。駆動すべきコントロールゲート線とメモリゲート線の選択はＸデコーダ２２７が行なう。ビット線はセンスラッチ回路及びカラムスイッチ回路２２８に接続され、センスラッチはカラムスイッチによりデータバッファ２２１、２２２との接続が可能にされ、接続の選択はＹデコーダ２２９がカラムスイッチ回路２２８に対して行なう。メモリ動作に必要な内部電圧は電源回路２３０が生成する。
【０１１７】
フラッシュメモリ２１２は前記ＣＰＵ２０１やＤＭＡＣからのアクセス要求に応答するＦＬＣ２０５のアクセス制御を受ける。ＦＬＣ２０５アドレス線ＡＤＲ１〜ＡＤＲｉ、データ線ＤＡＴ１〜ＤＡＴｊ及び制御線ＡＣＳ１〜ＡＣＳｋを介してフラッシュメモリ２１２に接続される。アドレス入力バッファ（ＡＩＢＵＦ）２２０はアドレス線を介してアドレス信号を入力する。入力したアドレス信号はプリデコーダ２３１を介して前記Ｘデコーダ２２７及びＹデコーダ２２９に供給される。データ入力バッファ（ＤＩＢＵＦ）２２１はアクセスコマンド及び書込みデータをデータ線ＤＡＴ１〜ＤＡＴｊを介して入力する。データ出力バッファ（ＤＯＢＵＦ）２２２はメモリセルからの読み出しデータを出力する。制御回路２２３は制御線ＡＣＳ１〜ＡＣＳｋを介してリード信号、ライト信号、コマンドイネーブル信号、アドレスイネーブル信号などのストローブ信号を入力して外部との入出力動作を制御し、また、データ入力バッファ２２１を介してアクセスコマンドを入力し、入力したコマンドで指定されるメモリ動作を制御する。
【０１１８】
図９において前記書込みワードドライバ及びウエルドライバ２２６と電源回路２３０は、例えばゲート絶縁膜の膜厚１５ｎｍの高耐圧トランジスタから構成されている。その他の要素回路は、例えばゲート絶縁膜が比較的薄いゲート絶縁膜の膜厚２．７ｎｍのロジックＭＯＳトランジスタ（電源電圧系ＭＯＳトランジスタ）から構成される。例えばメモリセルの読出しトランジスタ部（ＲＴｒ）の初期閾値電圧は０.５Ｖ、メモリトランジスタ部（ＭＴｒ）の初期しきいは−０．５Ｖに、ドレイン接合耐圧は３．６Ｖに設計されている。
【０１１９】
図１０にはフラッシュメモリに対する消去動作時の状態が例示される。消去はメモリセルブロック単位、即ちメモリセルのウェル領域単位で行なわれる。即ち、例えば消去ブロック内の全てのメモリゲート（ＭＧ１〜ＭＧｍ）へ消去電圧１０Ｖを、消去時間１００ｍｓ印加し、その他の端子はすべて接地電位（Ｖｓｓ）０Ｖが印加され、メモリゲートＭＧ下の下部酸化膜を介したトンネル電流によりシリコン窒化膜中へ電子をトラップさせ、メモリトランジスタ部ＭＴｒの消去時閾値電圧（ＶＴＥ）を１.２Ｖまで上昇させて、消去動作が完了する。
【０１２０】
図１１にはフラッシュメモリに対する書込み動作時の状態が例示される。例えば書込みブロック内のウェル領域ＰＷへ−２Ｖｄｄ（−２．４Ｖ）を、全てのコントロールゲート線ＣＧ１〜ＣＧｍへ−１.２Ｖ（−Ｖｄｄ）を、書込みを行うメモリゲート線（例えばＭＧ２、ＭＧｍ）にのみ−７Ｖを印加した後、書込みを行うビット線（例えばＢＬ２、ＢＬｎ）へ１.２Ｖ（Ｖｄｄ）を書込み時間１０μｓ印加して、ドレイン近傍で発生したホットホールをシリコン窒化膜中へ注入してメモリトランジスタ部Ｍｔｒの閾値電圧（ＶＴＰ）を−１.２Ｖまで低下させて、書込み動作が完了する。
【０１２１】
図１２にはフラッシュメモリに対する読み出し動作時の状態が例示される。例えば読み出しを行うビット線（例えばＢＬ２）を選択して１.２Ｖ（Ｖｄｄ）にプリチャージした後、選択したコントロールゲート（例えばＣＧ２）へ１．２Ｖ（Ｖｄｄ）を印加し、前記読み出し対象ビット線ＢＬ２の電位変化をセンスアンプ回路で検知して、データの読み出しを行う。この時、ビット線ＢＬ２とコントロールゲート線ＣＧ２に接続されている読み出し対象メモリセルは書込み状態であり、メモリトランジスタの閾値電圧はＶＴＰ＝−１．５Ｖであるため、メモリセルのオン電流は５０μＡ程度にされる。この電流変化、もしくはそれによる電圧変化をセンスアンプ回路で検出する。
【０１２２】
図１３にはメモリセルブロックにおける別のビット線構造が例示される。同図に示される構成は、ビット線を主ビット線ＧＬと副ビット線ＳＢＬに階層化し、動作選択されるべきメモリセルＭＣが接続される副ビット線ＳＢＬだけを選択して主ビット線ＧＬに接続し、メモリセルによるビット線の寄生容量を見掛け上減らすことによって高速読み出し動作を実現する構造である。前述の如く、書き込み時にもビット線ＢＬ、ＧＬには高電圧を印加する必要が無いので、副ビット線ＳＢＬを主ビット線ＧＬに選択的に接続するためのＭＯＳトランジスタ２３３及びそのドライバ（Ｚドライバ）２３４に対しても高耐圧化することを要しない。すなわち、ゲート絶縁膜が比較的薄い膜厚２．７ｎｍのＭＯＳトランジスタ（電源電圧系ＭＯＳトランジスタ）よって構成される。この点においても、記憶情報の読み出し経路のＧｍが更に小さくなり、主・副ビット線による階層化ビット線構造による高速化を十分機能させることが可能である。
【０１２３】
《メモリセルトランジスタ；閾値コントロール》
図１４には不揮発性メモリセルトランジスタの別の例が示される。同図に示されるメモリセルは、図１に示したメモリセルのコントロールゲートとメモリゲートへの不純物のドーピングを変更することにより、同一のチャンネル構造で、所望の初期閾値電圧を得る例である。即ち、半導体基板（ウエル領域）１のチャネル領域の全面をチャネルインプラによりデプレション化し、コントロールゲート２１とメモリゲート８の導電型を変えて選択トランジスタ部（読み出しトランジスタ部）とメモリトランジスタ部との閾値電圧を相違させる。
【０１２４】
具体的には、図１４に例示される縦断面構造に従えば、抵抗率１０Ωｃｍのｐ型半導体基板（ウエル領域）１の表面領域に膜厚２．７ｎｍのシリコン酸化膜からなるゲート絶縁膜２を介して、ボロン濃度２×１０^２０ｃｍ^−３がドープされた膜厚１５０ｎｍのｐ型ポリシリコン膜からなるゲート長１５０ｎｍのコントロールゲート（ＣＧ）２１が形成された読み出しトランジスタ部を有し、コントロールゲート（ＣＧ）２１のドレイン側のｐ型半導体基板（ウエル領域）１の表面領域上に膜厚３ｎｍの下部酸化膜５、膜厚５ｎｍのシリコン窒化膜６、膜厚５ｎｍの上部酸化膜７が積層され、その上部にリン濃度４×１０^２０ｃｍ^−３がドープされた膜厚１５０ｎｍのｎ型ポリシリコン膜からなるゲート長５０ｎｍのメモリゲート（ＭＧ）８が形成されたメモリトランジスタ部を備えて構成される。なお、メモリゲート（ＭＧ）８とコントロールゲート（ＣＧ）２１との間は積層膜５、６、７で電気的に分離されている。
【０１２５】
上記メモリゲート（ＭＧ）８にオーバーラップした半導体基板（ウエル領域）１の表面領域に、最大砒素濃度が１．５×１０^２０ｃｍ^−３、接合深さ４０ｎｍ、接合耐圧４．５Ｖのドレイン領域１０が、上記コントロールゲート（ＣＧ）２１にオーバーラップした半導体基板（ウエル領域）１の表面領域に、最大砒素濃度が１．５×１０^２０ｃｍ^−３、接合深さ４０ｎｍ、接合耐圧４．５Ｖのソース領域１１が形成されている。すなわち、ドレイン領域１０とソース領域１１との間のチャンネル領域２０上に読み出しトランジスタ部とメモリトランジスタ部が構成される。
【０１２６】
図１４に例示されるメモリセルの読み出しトランジスタ部とメモリトランジスタ部の初期閾値電圧は、半導体基板（ウエル領域）１の表面領域に形成さたｎ型のチャンネル領域２０により決定される。上記ｎ型チャンネル領域２０は、例えば、導電型がｐ型のポリシリコン膜のコントロールゲート（ＣＧ）２１からなる読み出しトランジスタ部の閾値電圧が０．５Ｖとなるように設定され、平均砒素濃度が５×１０^１７ｃｍ^−３、接合深さ３０ｎｍである。この時、導電型がｎ型のポリシリコン膜のメモリゲート（ＭＧ）８からなるメモリトランジスタ部の初期閾値電圧は−０．５Ｖであった。したがって、本実施例のメモリセルによれば、ｎ型チャンネル領域２０の形成のみで、読み出しトランジスタ部とメモリトランジスタ部の初期閾値電圧を適正化することが可能となる。
【０１２７】
本実施例のメモリセルへの書込み・消去動作は、図１に示したメモリセルの動作と基本的に同様である。消去動作では、メモリゲート（ＭＧ）８にのみ１０Ｖを印加してトンネル電流により半導体基板１側から電子を注入して、シリコン窒化膜６中へトラップさせ、高閾値電圧状態とされる。書込み動作では、ドレイン１０に１．２Ｖ（Ｖｄｄ）を、半導体基板１へ−２．４Ｖ（−２Ｖｄｄ）を、コントロールゲート（ＣＧ）２１へ−１．２Ｖ（−Ｖｄｄ）を、メモリゲート８へ−７Ｖを印加してドレイン１０の接合表面近傍で発生するホットホールをシリコン窒化膜６中へ注入して、トラップ電子を中和することにより低閾値電圧状態とされる。
【０１２８】
《製造方法》
例えば０．１３μｍプロセス技術によるロジックＬＳＩへ前記不揮発性のメモリセルを混載する製造工程を、各製造工程毎のＬＳＩの断面図（図１５〜図３０）を用いて説明する。ここでの説明では、特に限定はされないがメモリセルを加工するためのマスクパターンは図４に示したマスクパターン配置を使用するものとする。なお、断面図（図１５〜図３０）において、図の左側部はメモリセル形成領域（メモリセル）、中央部は電源電圧系ＭＯＳトランジスタ形成領域（電源電圧系ＭＯＳ）、右側部は高耐圧系ＭＯＳトランジスタ形成領域（高耐圧系ＭＯＳ）を示す。尚、図１５などにおいてＸ−Ｘは、便宜上左右を切断して作図を行なった部分の切断部位を示している。
【０１２９】
図１５に示すように、例えば抵抗率１０Ωｃｍのｐ型半導体基板３１（半導体基板（ウエル領域）１に対応）の表面領域に、深さ約２５０ｎｍの溝を形成した後、酸化膜を堆積する。次に、その酸化膜をＣＭＰ(Chemical Mechanical Polishing)法により研磨することにより溝内に酸化膜を埋め込み、ＣＭＰ法により平坦化した溝型素子分離領域３２を形成した後、膜厚１０ｎｍの表面酸化膜３３を成長する。なお、溝型素子分離領域３２は活性領域２２を規定するように形成されるが、ＣＭＰ法の埋め込みを容易にするため溝型素子分離領域にダミー活性領域を形成するようにしても構わない。
【０１３０】
次に、図１６に示すように、例えば前記表面酸化膜３３を通して、所望の領域へ加速エネルギ１ＭｅＶのリンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ５００ｋｅＶのリンイオンを注入量３×１０^１２／ｃｍ^２注入して、ｎ型埋め込み領域３４を形成する。この後、高耐圧ＰＭＯＳトランジスタが形成られる領域へ加速エネルギ１５０ｋｅＶのリンイオンを注入量１×１０^１２／ｃｍ^２注入して高耐圧ｎ型ウエル領域３５を形成する。さらに、メモリセル領域と高耐圧ＮＭＯＳトランジスタが形成される領域部のみを開口した膜厚３μｍのレジストパターン３６をマスクとして、加速エネルギ５００ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量５×１０^１２／ｃｍ^２、及び加速エネルギ５０ｋｅＶのボロンイオン３７を注入量１×１０^１２／ｃｍ^２注入して高耐圧ｐ型ウエル領域３８を形成する。
【０１３１】
次に、図１７に示すように、例えば電源電圧動作のＰＮＯＳトランジスタが形成される領域へ加速エネルギ１００ｋｅＶのリンイオンを注入量１×１０^１２／ｃｍ^２、及び加速エネルギ４０ｋｅＶのリンイオンを注入量５×１０^１１／ｃｍ^２入して電源電圧ｎ型ウエル領域３９を形成する。その後、電源電圧動作のＮＭＯＳトランジスタが形成される領域部のみを開口した膜厚３μｍのレジストパターン４０をマスクとして、加速エネルギ２００ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ１００ｋｅＶのボロンイオンを注入量５×１０^１２／ｃｍ^２、及び加速エネルギ３０ｋｅＶのボロンイオン４１を注入量２×１０^１２／ｃｍ^２注入して電源電圧ｐ型ウエル領域４２を形成する。
【０１３２】
次に、図１８に示すように、例えばメモリセル領域部のみを開口した膜厚１．５μｍのレジストパターン４３をマスクとして、加速エネルギ５０ｋｅＶの２弗化ボロン（ＢＦ_２）イオン４４を注入量２×１０^１２／ｃｍ^２注入してメモリエンハンスインプラ領域４５を形成する。
【０１３３】
その後、図１９に示すように、上記レジストマスク４３と前記表面酸化膜３３を除去し、例えば、熱酸化により高耐圧トタンジスタが形成される領域にシリコン酸化膜からなる膜厚約１５ｎｍの高耐圧ゲート絶縁膜４７を、電源電圧動作のトランジスタ（電源電圧系ＭＯＳトランジスタ）が形成される領域とメモリセルが形成される領域にシリコン酸化膜からなる膜厚約２．７ｎｍの電源電圧ゲート絶縁膜４６（ゲート絶縁膜２に対応）を成長した後、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）により堆積する。そして、膜厚約１５０ｎｍのノンドープポリシリコン膜４８を堆積し、ノンドープポリシリコン膜４８のうち電源電圧動作のＰＭＯＳトランジスタが形成される領域以外の領域へ加速エネルギ５ｋｅＶのリンイオンを注入量２×１０^１５／ｃｍ^２注入してｎ型ポリシリコン膜４９を形成する。その上部へＣＶＤ法により膜厚約１００ｎｍのシリコン窒化膜５０を堆積する。
【０１３４】
次に、図２０に示されるように図４に示した本発明のメモリセルにおいてコントロールゲートのドレイン側を定義するための第１ゲート膜パターン１９２を用いて、メモリセル領域の前記ｎ型ポリシリコン膜４９と前記シリコン窒化膜５０を加工して、第１ゲート膜パターン１９２の形状の第１ゲート膜パターン５０、５１を形成する。この第１ゲート膜パターンをマスクとして、加速エネルギ１０ｋｅＶの砒素イオン５２を注入量３×１０^１２／ｃｍ^２注入してメモリデプレッションインプラ領域５３が形成される。図３１には図２０に対応したメモリセル部の平面パターンが示される。
【０１３５】
なお、電源電圧系ＭＯＳトランジスタ形成領域及び高耐圧系ＭＯＳトランジスタ形成領域に残されたポリシリコン膜４８、４９は、後述するように電源電圧系ＭＯＳトランジスタ及び高耐圧系ＭＯＳトランジスタのゲート電極として構成される。すなわち、以降の工程で高耐圧系ＭＯＳトランジスタのゲート絶縁膜４７を形成する必要はないので、厚い膜厚のゲート絶縁膜４７を形成した後にメモリセルを形成することができる。これにより、厚い膜厚のゲート絶縁膜４７形成のための熱処理をメモリセル形成に負荷することがなく、メモリセルのデバイス設計の自由度を向上することができるとともに、形成工程の負担を低減することができる。
【０１３６】
次に、図２１に示すように、例えばメモリセル領域の半導体基板３１の表面領域に、膜厚約３ｎｍの熱酸化膜の下部酸化膜（下部酸化膜５に対応）と電荷蓄積領域である膜厚約５ｎｍのシリコン窒化膜（シリコン窒化膜６、２５に対応）と膜厚約５ｎｍのＣＶＤ酸化膜の上部酸化膜（上部酸化膜７、２６に対応）からなる積層膜５４を堆積し、メモリセル領域のみをカバーした膜厚２μｍのレジストパターン５５をマスクとしたドライエッチにより、周辺トランジスタ領域の前記積層膜５４、および前記シリコン窒化膜５０を除去する。なお、下部酸化膜５形成のための熱酸化によりｎ型ポリシリコン膜からなる第１ゲート膜パターン５１の側壁にシリコン酸化膜４からなる絶縁膜が、下部酸化膜５の膜厚よりも厚く形成される。
【０１３７】
次に、図２２に示したように、前記レジスト膜５５を除去した後、例えばＣＶＤ法により、ポリシリコン膜４８、４９を含む基板上全面に膜厚約５０ｎｍのノンドープポリシリコン膜を堆積し、周辺部の電源電圧動作のＰＭＯＳトランジスタが形成される領域部へ加速エネルギ１５ｋｅＶの２弗化ボロン（ＢＦ_２）イオンを注入量５×１０^１５／ｃｍ^２入してｐ型ポリシリコン膜５７を、前記電源電圧動作のＰＭＯＳトランジスタが形成される領域以外の全ての領域へ加速エネルギ５ｋｅＶのリンイオンを注入量５×１０^１５／ｃｍ^２注入してｎ型ポリシリコン膜５６を形成する。
【０１３８】
次に、図２３に示すように、例えば前記ｎ型ポリシリコン膜５６とｐ型ポリシリコン膜５７を周辺トランジスタのゲート電極パターンを用いた異方性ドライエッチングにより、電源電圧動作のＰＭＯＳトランジスタゲート６１、電源電圧動作のＮＭＯＳトランジスタゲート５８、高耐圧ＰＭＯＳトランジスタゲート５９、および高耐圧ＮＭＯＳトランジスタゲート６０を形成し、この時メモリセル部では図４に示した第２ゲート膜パターン１９３を用いて同時にエッチングを行い、第２ゲート膜パターン１９３で覆われた領域にコンタクト取出し領域１９３を形成するとともに、第２ゲート膜パターン１９３で覆われない領域において第１ゲート膜パターン５０、５１の側壁に絶縁膜４、シリコン窒化膜６、ＣＶＤ酸化膜７を介してサイドスペーサ状のメモリゲート６２を第１ゲート膜パターン５０、５１に対して自己整合的に形成する。図３２にはこの時のメモリセル部の平面パターンが示される。太線１９３で囲まれる領域はレジストパターンで覆われておりコンタクト取出し領域１９３になる。レジストパターンで覆われていない部分はサイドウォールスペーサ６２になり、第１ゲート膜パターン１９２の形状の第１ゲート膜パターン５０、５１の側壁に形成される。
【０１３９】
次に、図２４に示されるように、例えばメモリセル領域部のみを開口した膜厚２μｍのレジスト膜６３をマスクとして、前記第１ゲート膜パターン５１上のシリコン窒化膜５０をドライエッチングにより除去し、その後前記レジスト膜６３をマスクとして加速エネルギ２０ｋｅＶの砒素イオン６４を注入量５×１０^１４／ｃｍ^２注入してメモリドレイン６５を形成する。図２４に示されるように、サイドスペーサ状のメモリゲート６２と、第１ゲート膜パターン５１によるコントロールゲートの間には高低差が形成されている。すなわち、サイドスペーサ状のメモリゲート６２の高さは第１ゲート膜パターン５１によるコントロールゲートの高さよりも高く形成される。
【０１４０】
次に、図２５に示すように、図４に示したメモリセルのゲート膜分離パターン１９４の形状部分をエッチングするために形成した膜厚０．８μｍのレジスト膜６６をマスクとするドライエッチングにより、前記第１ゲート膜パターン５１をパターニングにより切断してメモリセルのコントロールゲートをパターニング加工し、引き続いてレジスト膜６６をマスクとして加速エネルギ２０ｋｅＶの砒素イオン６７を注入量５×１０^１４／ｃｍ^２注入してメモリセルのソース（領域）６８を形成する。図３３には図２５に対応したメモリセル部の平面パターンが示される。第１ゲート膜パターン１９２、コンタクト取出し領域１９３、メモリゲート６２で示される部分のうちゲート膜分離パターン１９４で示される部分がパターニングにより除去されると、第１ゲート膜パターン１９２の領域は１９９の領域が残って夫々のメモリセルのコントロールゲート５１（１９９、２、２３）が形成され。コンタクト取出し領域１９３及びメモリゲート６２で示される領域はコントロールゲート５１（１９９、２、２３）の側壁に形成され且つ夫々分離されて夫々のメモリセルのメモリゲート６２（８、２７、２００）が形成される。
【０１４１】
次に、図２６に示すように、例えば電源電圧動作のＰＭＯＳトランジスタ部のみへ加速エネルギ２０ｋｅＶの２弗化ボロンイオンを注入量２×１０^１４／ｃｍ^２と加速エネルギ１０ｋｅＶのリンイオンを注入量３×１０^１３／ｃｍ^２注入してｐ型イックステンション７０、電源電圧動作するＮＭＯＳトランジスタ部のみへ加速エネルギ１０ｋｅＶの砒素イオンを注入量２×１０^１４／ｃｍ^２と加速エネルギ１０ｋｅＶのボロンイオンを注入量２×１０^１３／ｃｍ^２注入してｎ型イックステンション７１、高耐圧ＰＭＯＳトランジスタ部のみへ加速エネルギ２０ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２注入して低濃度ｐ型ソース・ドレイン７２、高耐圧ＮＭＯＳトランジスタ部のみへ加速エネルギ３０ｋｅＶのリンイオンを注入量２×１０^１３／ｃｍ^２注入して低濃度ｎ型ソース・ドレイン７３を形成した後、ＣＶＤ法で堆積し、異方性ドライエッチングによるエッチバック法で加工した膜厚７５ｎｍの絶縁膜である酸化膜サイドスペーサ６９をメモリゲート６２（８、２７、２００）の両側壁及びコントロールゲート５１（１９９、２、２３）の側壁に自己整合的に形成する。メモリゲート６２（８、２７、２００）の一方の側壁に形成された酸化膜サイドスペーサ６９はコントロールゲート５１（１９９、２、２３）上に形成され、他方の側壁に形成された酸化膜サイドスペーサ６９はドレイン領域６５側に形成される。コントロールゲート５１（１９９、２、２３）の側壁に形成された酸化膜サイドスペーサ６９はソース領域６８側に形成される。
【０１４２】
次に、図２７に示すように、例えば周辺部のＰＭＯＳトランジスタ部へのみ加速エネルギ２０ｋｅＶの２弗化ボロンイオンを注入量３×１０^１５／ｃｍ^２注入して高濃度ｐ型ソース・ドレイン９０、および７５を、周辺部のＮＭＯＳトランジスタ部へのみ加速エネルギ３０ｋｅＶの砒素イオンを注入量３×１０^１５／ｃｍ^２注入して高濃度ｎ型ソース・ドレイン７４、および７６を形成した後、サリサイド技術を用いて周辺部のすべてのゲート５８、５９、６０、６１上とソース・ドレイン７０〜７６、９０上、およびメモリセルのゲート５１、６２上とソース・ドレイン６５、６８上に膜厚４０ｎｍのコバルトシリサイド（ＣｏＳｉ）膜７７を成長させ、さらに図２８に示すように絶縁膜として例えばＣＶＤ法により膜厚約３０ｎｍの酸化膜７８と膜厚約５０ｎｍのシリコン窒化膜７９を堆積する。なお、コバルトシリサイド（ＣｏＳｉ）膜７７は、例えば、コバルト(Ｃｏ)膜を基板主面上の全面に堆積させた後、熱処理によりコバルトとシリコンを反応させ、その後未反応のコバルト(Ｃｏ)膜を除去することにより形成される。シリコン酸化膜等の絶縁膜上にはコバルトシリサイドされず、シリコンからなるゲート及びソース・ドレイン上に選択的にコバルトシリサイド（ＣｏＳｉ）膜７７が形成される。前述の如く、サイドスペーサ状のメモリゲート６２と、第１ゲート膜パターン５１によるコントロールゲートの間には高低差が形成され、その間にはメモリゲート６２の側壁に絶縁膜サイドスペーサ６９が形成されているので、メモリゲート６２上のコバルトシリサイド膜７７とコントロールゲート５１の上のコバルトシリサイド膜７７が短絡する虞はない。サイドスペーサ状のメモリゲート６２とドレイン６５の間には、メモリゲート６２のドレイン６５側の側壁に絶縁膜サイドスペーサ６９が形成されているので、メモリゲート６２上のコバルトシリサイド膜７７とドレイン６５上のコバルトサシリサイド膜７７が短絡する虞はない。サイドスペーサ状のコントロールゲート５１とソース６８の間には、コントロールゲート５１のソース６８側の側壁に絶縁膜サイドスペーサ６９が形成されているので、メモリゲート６２上のコバルトシリサイド膜７７とソース６８上のコバルトシリサイド膜７７が短絡する虞はない。
【０１４３】
次に、図２９に示すように、例えば層間絶縁膜としてＣＶＤ法により膜厚約７００ｎｍのオゾン（Ｏ_３）−ＴＥＯＳ（シリコン酸化膜）膜８０を堆積した後、層間絶縁膜８０をＣＭＰ法により研磨してその表面を平坦化する。次に、接続すべきすべてのゲート、およびソース・ドレイン上にプラグ穴（接続孔）を開口し、例えばタングスティン（Ｗ）を埋め込んでプラグ８１を形成する。メモリセルの共通ソース線は前記プラグ８１で互いに接続されている。
【０１４４】
最後に、図３０に示すように、例えばＣＶＤ法により前記プラグ８１上に膜厚約３００ｎｍの層間絶縁膜８２を堆積し、周辺部のすべての前記プラグ８１の直上と、メモリセルのドレイン上のプラグ８１の直上にコンタクト穴（接続孔）を開口し、コンタクト穴（接続孔）にプラグ８１と同様にタングスティン（Ｗ）からなるコンタクトプラグ８３を埋め込み、膜厚約２００ｎｍのタングスティン膜からなる第１金属配線８４を形成して、本実施例のフラッシュ混載のロジックＬＳＩの主要製造工程が完了する。さらに、図示してはいないが、多層配線構造により所望の金属配線を追加する工程と、パッシベーション膜の堆積とボンディング穴の開口を行って、最終工程まで完了する。
【０１４５】
以上の製造方法の例では、周辺部のロジックトランジスタ（電源電圧系ＭＯＳトランジスタ）のゲート長は１００ｎｍ、高耐圧トランジスタのゲート長は０．５μｍ、メモリセルのコントロールゲート長は１５０ｎｍｍ、メモリゲート長は５０ｎｍ、メモリチャンネル幅は１８０ｎｍ、ビット線ピッチは０．３μｍ、ワード線ピッチは０．５μｍであり、メモリセル面積は０．１５μｍ^２であった。メモリセルの読み出し電流は、電源電圧１．２Ｖ動作時で約５０μＡ／セルが達成できた。
【０１４６】
《別の製造方法》
次に、上記製造方法で説明した０．１３μｍプロセス技術によるロジックＬＳＩへ前記不揮発性メモリセルを混載する製造工程のうち、メモリセルの電極構造を一部変更したメモリセルを採用する場合の製造方法について説明する。その場合の製造方法の基本的工程は図１５から図２９で説明した内容と殆ど同じである。その変更点を図３４を用いて説明する。
【０１４７】
図３４に示すように、メモリセルの共通ソース線を膜厚約４００ｎｍのアルミニウム膜からなる第１金属配線８５とし、周辺部トランジスタの第１金属配線８５と共通に構成されている。第１金属配線８５の上部に、表面がＣＭＰ法で平坦化された層間絶縁膜８６が形成され、層間絶縁膜８６中にタングスティン（Ｗ）からなるコンタクトプラグ８７が形成される。メモリセルのドレイン上のプラグ８１の直上にコンタクトプラグ８７が直接接続され、その上部にビット線として用いる膜厚約４００ｎｍのアルミニウム膜からなる第２金属配線８８が周辺部トランジスタの第２金属配線８８と共通に構成されている。前記コンタクトプラグ８７の層間絶縁膜８６は膜厚約７００ｎｍである。このように、共通ソース線及び周辺部トランジスタ間を結線する配線をアルミニウム膜からなる第１金属配線８５を用いて構成することにより、配線抵抗を低減して動作速度の向上を図ることができる。
【０１４８】
《別の製造方法》
ここでは、本発明のメモリセルにおいて、コントロールゲートとメモリゲートのいずれもリソグラフィによる加工に依存せずに、自己整合的に加工する方法について説明する。各製造工程毎のメモリセル部断面構造を示した図３５から図３９を用いて説明する。
【０１４９】
図３５は、例えば抵抗率１０Ωｃｍのｐ型シリコン基板（ウエル領域）９１のメモリセルが形成される所望の領域に膜厚２ｎｍのゲート酸化膜９２（ゲート絶縁膜２対応）を成長させ、膜厚１００ｎｍで濃度２×１０^２０／ｃｍ^３のリンがドープされたシリコン膜からなる第１ゲート膜パターン９３と膜厚２００ｎｍのキャップ窒化膜９４の積層膜を加工した後、熱酸化法により膜厚３ｎｍの下部酸化膜９５（下部酸化膜５に対応）を成長し、膜厚５ｎｍのシリコン窒化膜９６（シリコン窒化膜６に対応）と膜厚５ｎｍの上部酸化膜９７（上部酸化膜７に対応）を堆積し、さらに膜厚７０ｎｍで濃度２×１０^２０／ｃｍ^３のリンがドープされたポリシリコン膜をエッチバックして形成したサイドスペーサ状のメモリゲート９８（メモリゲート８に対応）を形成した状態を示している。
【０１５０】
次に、図３６に示すように、例えば前記メモリゲート９８に外側から加速エネルギ３０ｋｅＶの砒素イオンを注入量４×１０^１４／ｃｍ^２注入してドレイン９９（ドレイン１０に対応）を形成した後、前記シリコン窒化膜９６をマスクとするウエットエッチングにより前記キャップ窒化膜９４を除去した後、膜厚１５０ｎｍの酸化膜を堆積し、エッチバックしてスペーサ長１５０ｎｍの絶縁膜である酸化膜サイドスペーサ１００（酸化膜サイドスペーサ１２、１３、６９に対応）を形成する。
【０１５１】
次に、図３７に示されるように、例えば切断すべき前記第１ゲート膜パターン９３の領域のみを開口したレジストパターンを形成し、前記酸化膜サイドスペーサ１００をマスクとしたドライエッチングにより、前記第１ゲート膜パターン９３を酸化膜サイドスペーサ１００に対して自己整合的に加工して、コントロールゲート１０１（コントロールゲート３に対応）を酸化膜サイドスペーサ１００に対して自己整合的に形成する。
【０１５２】
そして、図３８に示されるように、例えばコントロールゲート１０１と１０１との間のソースとなる領域へ加速エネルギ３０ｋｅＶの砒素イオンを注入量４×１０^１４／ｃｍ^２垂直方向から注入してソース１０３（ソース１１に対応）を、加速エネルギ２０ｋｅＶのボロンイオンを注入量２×１０^１３ｃｍ^２を斜め３０°方向から注入してチャネル領域の不純物濃度よりも高い不純物濃度を有するｐ型ハロー領域１０２を、形成する。この時、完成したコントロールゲート長は１３０ｎｍであり、メモリゲート９８の上部は１２０ｎｍがエッチングされて、高さ１５０ｎｍとなる。
【０１５３】
最後に、図３９に示すように、膜厚７００ｎｍの絶縁膜１０４を堆積し、プラグ穴を開口と共通ソース線を接続するタングスティンプラグ１０５を埋め込み、膜厚３００ｎｍのコンタクト層間膜１０６を堆積し、コンタクト穴の開口とタングスティンからなるコンタクトプラグ１０７を埋め込んだ後、膜厚３００ｎｍのタングスティン膜からなるビット線１０８を形成して、メモリセルの主要部が完成する。
【０１５４】
この方法で製造されるメモリセルは、コントロールゲート１０１のゲート長が１２０ｎｍ、メモリゲート９８のゲート長が６０ｎｍであるが、いずれのゲート長もＣＶＤ法で堆積した膜厚を基準として加工されたサイドスペーサ長（酸化膜サイドスペーサ１００のチャネル長方向の幅、サイドスペーサ状のメモリゲートのチャネル長方向の幅）によって決定されており、ゲート長のウエハ面内のバラツキは、±１０％以内、すなわちコントロールゲート１０１のゲート長は１２０±１２ｎｍ、メモリゲート９８のゲート長は６０±６ｎｍであった。このゲート長のバラツキは、０．１３μｍプロセス技術でのリソグラフィ技術における合わせ精度が±３０ｎｍ程度であることから達成困難なものであり、本実施例の有効性が確認された。
【０１５５】
図４０〜４３に、上記コントロールゲート１０１にタングステンポリサイド（ＷＳｉ_２／ポリＳｉ）膜を適用した例を示す。例えば、図３５に対し、図４０に示すように、第１ゲート膜パターン９３をポリシリコン膜（ポリＳｉ）から、ポリＳｉ上にタングステンシリサイド（ＷＳｉ）のようなシリサイドを設けた構造に変更可能である。なお、シリサイドに限らずポリＳｉ上にＷＮ等のバリアメタル膜を介してＷ等のメタルをもうけたポリメタル構造としても良い。また、サリサイド技術を用いてメモリゲート９８上へコバルトシリサイド（ＣｏＳｉ_２）膜等のシリサイド膜を形成することも可能である。この場合、図３６の工程断面は図４１に示すようになり、図３７の工程断面は図４２に示すようになる。これにより、シリコン膜でコントロールゲート１０１を形成した場合に比べてコントロールゲート１０１の配線抵抗を小さくでき、動作速度の向上を図ることができる。また、メモリゲート９８上へコバルトシリサイド（ＣｏＳｉ_２）膜を形成することにより、メモリゲート９８の配線抵抗を小さくでき、動作速度の向上を図ることができる。
【０１５６】
また、図４３、４４にサリサイドの変形例を示す。図３７の工程の後に、図４３に示されるように、コントロールゲート１０１の側壁に自己整合的に、絶縁膜である酸化膜（ＳｉＯ_２）サイドウォールを形成し、その後、サリサイド技術によりソース・ドレイン９９、１０３である拡散層及びメモリゲート９８上を、ＣｏＳｉサリサイド層を形成することも可能である。なお、図４２の場合においても、その後、図４４に例示されるように、コントロールゲート１０１の側壁に自己整合的に、絶縁膜である酸化膜（ＳｉＯ_２）サイドウォールを形成し、その後、サリサイド技術によりソース・ドレイン９９、１０３である拡散層上を、ＣｏＳｉサリサイドサリサイド層を形成することも可能である。コントロールゲート１０１の側壁に自己整合的にＳｉＯ_２サイドウォールを形成することにより、ドレイン１０３とＣｏＳｉサリサイド層とを電気的に分離することができ、かつソース・ドレイン９９、１０３の抵抗及びメモリゲート９８の配線抵抗を小さくでき、動作速度の向上を図ることができる。
【０１５７】
《多値メモリセル》
次に、バーチャルグランドアレー構成の２ビット／セルの所謂多値メモリセルへ適用例を説明する。
【０１５８】
図４５には多値メモリセルの平面レイアウトが例示される。図４５において１１０は素子分離領域で囲まれたジグザク形状の活性領域、１１１はコントロールゲート（コントロールゲート３に対応）、１１５はそれに直交する方向に配置された金属配線からなるデータ線である。メモリゲート１１３（メモリゲート８に対応）の下部に下部酸化膜（下部酸化膜５に対応）、シリコン窒化膜（シリコン窒化膜６に対応）、上部酸化膜（下部酸化膜５に対応）からなる積層膜１１２が形成され、コントロールゲート１１１の側壁に積層膜１１２を介してメモリゲート１１３が配置される。前記ジグザク形状の活性領域１１０のコーナー部に活性領域とデータ線１１５を接続する金属プラグ１１４が配置されている。データ線１１５の配置ピッチは最小加工寸法Ｆの２倍（２Ｆ）、コントロールゲート１１１の配置ピッチは４Ｆに設計されており、物理的セル面積は８Ｆ^２である。したがって、ジグザク形状の活性領域１１０のデータ線１１５に対する配置角度θは、ｔａｎθ＝（データ線ピッチ）／（コントロールゲートピッチ）＝２Ｆ／４Ｆ＝０.５であるから、θは約２６.６°である。
【０１５９】
図４６には前記多値メモリセルのコントロールゲート１１１とメモリゲート１１３へのコンタクト取出し部の平面レイアウトが例示される。サイドスペーサ状に形成されるメモリゲート１１３を異方性ドライエッチングによるエッチバック法で加工する前に、第２ゲート加工パターン１１６を転写したレジストパターンをコントロールゲート１１１の端部に配置してエッチングを行う。次に、コントロールゲート１１１の両サイド部のメモリゲート１１３を独立して取り出すために、第２ゲート加工パターン１１６の形状に加工されたポリシコン膜を分離穴パターン１１７（斜線部）を転写したレジスト膜をマスクとしてパターニング加工し、コンタクト穴１１４とメモリゲート用第１金属配線１１８によりメモリゲート１１３を取り出す。この時、コントロールゲート１１１の取り出し部では、コンタクト穴１１４とコントロールゲート用第１金属配線１１９で接続するが、この部分のコントロールゲート１１１端部でも分離穴パターン１１７（斜線部）によりサイドスペーサ状のメモリゲート１１３が切断されている。これにより、第２ゲート加工パターン１１６及びサイドスペーサ状のメモリゲート１１３のうち分離穴パターン１１７（斜線部）が除去され、コントロールゲート１１１の両サイド部のメモリゲート１１３が独立して形成される。前記メモリゲート用第１金属配線１１８の配置ピッチは最小加工寸法Ｆの２倍（２Ｆ）、前記コントロールゲート用第１金属配線１１９の配置ピッチは４Ｆ、前記データ線１１５の配置ピッチは２Ｆである。本実施例でのメモリセルは、Ｆ＝０．２μｍの加工技術を適用しており、物理的メモリセル面積は２Ｆ×４Ｆ＝０．４×０．８μｍ^２＝０．３２μｍ^２であり、２ビット／セル動作させることから実効セル面積は０．１６μｍ^２である。
【０１６０】
図４７には上記多値メモリセルの縦断面が例示される。前記多値メモリセルは、抵抗率１０Ωｃｍのｐ型シリコン基板の表面領域に形成されたｐ型ウエル領域１２１の表面に、膜厚４.５ｎｍのゲート酸化膜１２２（ゲート絶縁膜２対応）を介して、膜厚２００ｎｍでリンが濃度２×１０^２０／ｃｍ^３ドープされたポリシリコン膜からなるゲート長２００ｎｍのコントロールゲート１２３が配置される。前記コントロールゲート１２３の左右の前記ｐ型ウエルの表面領域に膜厚３ｎｍの下部酸化膜１２４、膜厚５ｎｍのシリコン窒化膜１２５、および膜厚５ｎｍの上部酸化膜１２６が積層され、その上部に膜厚７０ｎｍでリンが濃度２×１０^２０／ｃｍ^３ドープされたポリシリコン膜からなるサイドスペーサ状のメモリゲート１２７が配置される。メモリゲート１２７の外側から加速エネルギ３０ｋｅＶの砒素イオンを注入量４×１０^１４／ｃｍ^２、垂直方向から注入して接合耐圧５Ｖのソース・ドレイン電極（相互に一方がソース電極、他方がドレイン電極とされるメモリ電極）１２８を形成している。左側のソース・ドレイン電極１２８を左ソース・ドレインＳＤＬ、右側のソース・ドレイン電極１２８を右ソース・ドレインＳＤＲとも称する。同図に示される多値メモリセルの制御すべきゲート電極は、コントロールゲート１２３（コントロールゲートＣＧとも称する）、左側のメモリゲート１２７（左メモリゲートＭＧＬとも称する）、及び右側のメモリゲート１２７（右メモリゲートＭＧＲとも称する）の３本である。
【０１６１】
図４７において、多値メモリセルは、４値の情報記憶を行なうことができる。消去状態（例えば記憶情報“００”）は、左メモリゲートＭＧＬと右メモリゲートＭＧＲへ１０Ｖを印加し、ｐ型ウエル１２１から電子を注入して、前記シリコン窒化膜１２５中へ電子をトラップさせ、メモリゲート１２７から測定した閾値電圧を１．５Ｖとすることにより実現される。第１の書込み状態（例えば記憶情報“１０”）は図４７に例示される如く、左ソース・ドレインＳＤＬへ５Ｖを、左メモリゲートＭＧＬへ−８Ｖを印加して、ホットホールを左シリコン窒化膜１２５へのみ注入して左メモリゲートＭＧＬから測定した閾値電圧を−１.５Ｖとすることにより実現される。図示はしないが第２の書込み状態（例えば記憶情報“０１”）は、右ソース・ドレインＳＤＲへ５Ｖを、右メモリゲートＭＧＲへ−８Ｖを印加して、ホットホールを右シリコン窒化膜１２５へのみ注入して右メモリゲートＭＧＲから測定した閾値電圧を−１.５Ｖとすることにより実現される。図示はしないが第３の書込み状態（例えば記憶情報“１１”）は第１の書込み状態を得る為の書込み動作と第２の書き得こみ状態を得るための書込み動作の双方を行なうことにより実現される。
【０１６２】
図４８には多値メモリセルをマトリクス配置したメモリアレイが例示される。メモリアレイには代表的に１２個のメモリセルがマトリクス配置されている。ＣＧ１〜ＣＧ４は代表的に示されたコントロールゲート線、ＭＧ１Ｌ〜ＭＧ４Ｌは左メモリゲート線、ＭＧ１Ｒ〜ＭＧ４Ｒは右メモリゲート線、ＤＬ１〜ＤＬ４はデータ線である。データ線は隣接メモリセルの右ソース・ドレインＳＤＲと左ソース・ドレインＳＤＬとに共用される。
【０１６３】
図４８に基づいてメモリセルの消去動作を説明する。消去ブロック内の全ての左右メモリゲートＭＧ１Ｌ〜ＭＧＬ４Ｌ、ＭＧ１Ｒ〜ＭＧ４Ｒを選択して１０Ｖを、消去時間１００ｍｓの期間印加し、トンネル電流により電子注入を行い、図４７に示したシリコン窒化膜１２５中にトラップさせて、メモリゲートから測定した閾値電圧をＶＴＥ＝１．５Ｖとする。
【０１６４】
ここで、消去状態を“０”、書込み状態を“１”と記載し、１個のメモリセル内の左メモリゲートと右メモリゲートの閾値電圧状態を“Ｌ，Ｒ”（Ｌ、Ｒ＝“０”or“１”）と記載することとする。消去動作後では、全てのメモリセルは消去データ“０，０”を記憶する状態として把握する。
【０１６５】
図４９は書込み動作を例示する。まず書込みを行う選択したメモリゲート、例えばＭＧ１Ｒ、ＭＧ２Ｌ、ＭＧ３Ｒ、ＭＧ４Ｌへ−８Ｖを印加した後、選択データ線ＤＬ２へソース・ドレイン接合耐圧である５Ｖを、書込み時間１０μｓの期間印加してソース・ドレイン接合表面で発生するバント間トンネル電流によるホットホールを、既に電子トラップのある前記シリコン窒化膜１２５中へ注入して電子トラップを中和し、メモリゲートから測定した閾値電圧をＶＴＰ＝−１．５Ｖまで低下させて、書込み動作が完了する。この書込み状態では、メモリセルＭＣａ、ＭＣｂがデータ“０，１”、メモリセルＭＣｃ、ＭＣｄがデータ“１，０”を記憶することになる。
【０１６６】
上記込み動作では、書込みを行わない書込み非選択のメモリセルには、ソース・ドレインのみに５Ｖのデータディスターブ電圧が、あるいはメモリゲートのみに−８Ｖのワードディスターブ電圧が印加されるが、いずれのディスターブ電圧による閾値電圧の微変動（ΔＶＴＥ＝０．１Ｖ）に要する時間、いわゆるディスターブ寿命は１ｓ以上であり、書込み時間１０μｓに対して５桁以上の動作マージンがある。また、上記書込み動作では、選択データ線ＤＬ２へソース・ドレイン接合耐圧である５Ｖを、書込み時間１０μｓの期間印加して行ったが、選択データ線ＤＬ２へ電源電圧の１．８Ｖを、半導体基板側へ−３．２Ｖを印加して実効ソース・ドレイン印加電圧を５Ｖとしてもよい。これにより、以下に述べる読み出し動作を含めて、データ線及びコントロールゲートへ印加される最大電圧を電源電圧１．８Ｖとすることが可能となり、その結果、コントロールゲートへ接続されるワードドライバ回路、およびデータ線へ接続されるセンスアンプ回路を電源電圧で動作する薄膜ゲート酸化膜を有するトランジスタで構成することができ、高速読み出しが達成される。
【０１６７】
図５０及び図５１には読み出し動作が例示される。一つのメモリセルに対する読み出し動作は正方向読み出し動作と逆方向読み出し動作から成る。正方向読み出し動作はメモリセルの左ソース・ドレインと右ソース・ドレインの一方をドレイン電極としたときに電流経路が形成されるか否かを判定する動作とされる。逆方向読み出し動作は上記とは逆に、メモリセルの左ソース・ドレインと右ソース・ドレインの他方をドレイン電極としたときに電流経路が形成されるか否かを判定する動作とされる。
【０１６８】
図５０は正方向読み出し動作が例示される。データ“１，０”が書込まれたメモリセルＭＣｃを読み出し対象とする場合を例示する。まず、図５０では、データ線ＤＬ２とそれより上位のデータ線ＤＬ１を電源電圧１．８Ｖにプリチャージした後、コントロールゲートＣＧ２を電源電圧１．８Ｖに立ち上げて、データ線ＤＬ２の電位変化をセンスアンプにより検出する。この時、データ線ＤＬ２がドレイン、データ線ＤＬ３がソースとして動作するが、ソース近傍のメモリゲートＭＧ２Ｒは消去状態であるためドレイン電流はカットオフされ、データ線ＤＬ２の電位は変化しない。すなわち、消去データ“０”が読み出される。続けて逆方向読み出しを行なう。図５１では、データ線ＤＬ３とそれより下位のデータ線ＤＬ４を電源電圧１．８Ｖにプリチャージした後、コントロールゲートＣＧ２を電源電圧１．８Ｖに立ち上げて、データ線ＤＬ３の電位変化をセンスアンプにより検出する。この時、上記とは逆にデータ線ＤＬ３がドレイン、データ線ＤＬ２がソースとして動作するが、ソース近傍のメモリゲートＭＧ２Ｌは書込み状態であるためドレイン電流が流れ、データ線ＤＬ３の電位は低下する。すなわち、書込みデータ“１”が読み出される。同様の正方向読み出しと逆方向読み出しの手順により、データ“０，０”、データ“０，１”、データ“１，１”が書込まれたメモリセルの読み出しが可能である。
【０１６９】
特に図示はしないが、書込み動作と読み出し動作にデータ線、コントロールゲート線、メモリゲート線の選択制御とアクセスアドレスとの関係は、図９で説明したＸデコーダ及びＹデコーダの論理で任意に決定する事ができる。例えばバイトアドレスを想定すると、一つのバイトアドレスに対し、１本のデータ線を共有する８個のメモリセルの当該データ線側の合計８個のメモリトランジスタ部を書込み又は読み出し対象とするように選択すればよい。書込み動作は８個のメモリセルに対して並列的に行なえばよい。読み出し動作は８個のメモリセルに対して別々に正方向読み出しと逆方向読み出しを行なえばよい。一つのバイトアドレスで動作が選択される８個のメモリセルを別々のメモリマット若しくはメモリブロックで構成すれば、８個のメモリセルに対する読み出し動作も８個並列に行なうことが可能である。
【０１７０】
前記多値メモリセルの製造方法を図５２〜図５７を参照しながら説明する。
【０１７１】
先ず、図５２に例示されるように、抵抗率１０Ωｃｍのｐ型半導体基板１２１の表面領域に、深さ２５０ｎｍの溝内に酸化膜を埋め込み、ＣＭＰ(Chemical Mechanical Polishing)法により平坦化した溝型素子分離領域１２２を形成した後、膜厚１０ｎｍの表面酸化膜を通して、所望の領域へ加速エネルギ１ＭｅＶのリンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ５００ｋｅＶのリンイオンを注入量３×１０^１２／ｃｍ^２、加速エネルギ１５０ｋｅＶのリンイオンを注入量１×１０^１２／ｃｍ^２注入して、ｎ型ウエル領域１２５を形成する。加速エネルギ５００ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量５×１０^１２／ｃｍ^２を注入して高耐圧ｐ型ウエル領域１２４を形成する。加速エネルギ５００ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量５×１０^１２／ｃｍ^２、加速エネルギ５０ｋｅＶのボロンイオンを注入量１×１０^１２／ｃｍ^２注入してメモリｐ型ウエル領域１２３を形成する。その後、メモリセル領域へ加速エネルギ５０ｋｅＶの２弗化ボロン（ＢＦ_２）イオンを注入量７×１０^１２／ｃｍ^２注入して、メモリチャンネルインプラ領域１２６を形成する。電源電圧動作のＰＭＯＳトランジスタ領域へ、加速エネルギ５０ｋｅＶのリンイオンを注入量４×１０^１２／ｃｍ^２注入して、ｐ型チャンネルエンハンスインプラ領域１２８を形成する。高耐圧ＮＭＯＳトランジスタ領域へ、加速エネルギ５０ｋｅＶの２弗化ボロン（ＢＦ_２）イオンを注入量３×１０^１２／ｃｍ^２注入して、ｎ型チャンネルエンハンスインプラ領域１２７を形成する。その後、メモリセル領域と電源電圧動作のトランジスタ領域に膜厚４．５ｎｍの薄膜ゲート酸化膜１２９を成長し、高耐圧トランジスタ領域に膜厚１５ｎｍの厚膜ゲート酸化膜１３０を成長させる。そして、ＣＶＤ法により膜厚２００ｎｍのノンドープポリシリコン膜１３１を堆積し、メモリセル領域とＮＭＯＳトランジスタ領域へ加速エネルギ１０ｋｅＶのリンイオンを注入量４×１０^１５／ｃｍ^２注入して第１ｎ型ゲート膜１３２を形成する。その後、メモリセル領域のみの前記ｎ型ゲート膜１３２を加工してコントロールゲート１３３を形成する。
【０１７２】
次に、図５３に示すように、熱酸化法により膜厚３ｎｍの下部酸化膜１３４を成長させ、その上部にＣＶＤ法により膜厚５ｎｍのシリコン窒化膜１３５を堆積する。さらに膜厚５ｎｍの上部酸化膜１３６を堆積した後、メモリセル領域以外の周辺領域の前記下部酸化膜１３４、シリコン窒化膜１３５、および上部酸化膜１３６を除去する。
【０１７３】
次に、図５４に示されるように、ＣＶＤ法により膜厚５０ｎｍのノンドープポリシリコン膜を堆積し、メモリセル領域とＮＭＯＳトランジスタ領域へ加速エネルギ１０ｋｅＶのリンイオンを注入量２×１０^１５／ｃｍ^２注入して第２ｎ型ゲート膜１３７を形成する。ＰＭＯＳトランジスタ領域へ加速エネルギ１０ｋｅＶの２弗化ボロン（ＢＦ_２）イオンを注入量５×１０^１５／ｃｍ^２注入してｐ型ゲート膜１３８を形成する。
【０１７４】
さらに、図５５に示したように、前記第１ｎ型ゲート膜と第２ｎ型ゲート膜の積層膜、及び前記ｐ型ゲート膜を加工して、ｐ型ゲート電極１４０とｎ型ゲト電極１３９を形成し、同一ゲート加工工程において、メモリセル領域の第２ｎ型ゲート膜１３７をサイドスペーサ形状に加工してメモリセルのメモリゲート１４１を形成する。
【０１７５】
次に、図５６に示されるよいに、電源電圧動作のＰＭＯＳトランジスタ部のみへ加速エネルギ２０ｋｅＶの２弗化ボロンイオンを注入量２×１０^１４／ｃｍ^２と加速エネルギ１０ｋｅＶのリンイオンを注入量３×１０^１３／ｃｍ^２注入してｐ型イックステンション１４２を形成する。高耐圧ＮＭＯＳトランジスタ部のみへ加速エネルギ３０ｋｅＶのリンイオンを注入量６×１０^１２／ｃｍ^２注入して低濃度ｎ型ソース・ドレイン１４３を形成する。メモリセル領域のみへ加速エネルギ１０ｋｅＶの砒素イオンを注入量５×１０^１４／ｃｍ^２注入してメモリソース・ドレイン１４４を形成する。その後、ＣＶＤ法で堆積しエッチバック法で加工した膜厚８０ｎｍの酸化膜サイドスペーサ１４５を形成し、周辺ＰＭＯＳトランジスタ領域へ加速エネルギ２０ｋｅＶの２弗化ボロンイオンを注入量３×１０^１５／ｃｍ^２と注入して高濃度ｐ型ソース・ドレインを、周辺ＮＭＯＳトランジスタ領域へ３０ｋｅＶの砒素イオンを注入量３×１０^１５／ｃｍ^２注入して高濃度ｎ型ソース・ドレインを形成する。その後、さらにＣＶＤ法で堆積した膜厚３０ｎｍの酸化膜１４６をメモリセル領域部のみを残してウエットエッチングにより除去し、周辺トランジスタのすべてのゲート電極上とソース・ドレイン上に膜厚４０ｎｍのコバルトシリサイド膜１４７を形成する。
【０１７６】
最後に、図５７に例示するように、ＣＶＤ法により膜厚５０ｎｍのシリコン窒化膜１４８を堆積し、さらにＣＶＤ法により膜厚７００ｎｍのＯ_３−ＴＥＯＳ膜１４９を堆積した後、接続すべき全てのゲート、およびソース・ドレイン上にプラグ穴を開口し、タングスティン（Ｗ）を埋め込んでプラグ１５０を形成し、膜厚２００ｎｍのタングスティン膜からなる第１金属配線１５１を形成して、本実施例の２ビット／セルフラッシュメモリの主要製造工程が完了する。さらに、図示はしないが、所望の金属配線を追加する工程と、パッシベーション膜の堆積とボンディング穴の開口を行って、最終工程まで完了する。
【０１７７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７８】
例えば、以上の説明では、本発明に係る不揮発性のメモリセルトランジスタのベストモードとしては、ドレイン側からのホットホールの注入と、ウェル領域からのエレクトロンの注入によって情報記憶を行なう構成を一例としたが、原理的にはそれに限定されない。エレクトロンの注入をメモリゲート側から行なうこと、ＦＮトンネルの代わりにホットエレクトロンを注入すること、ＦＮトンネルによるホットホール注入とホットエレクトロン注入との組み合わせを採用すること、等が可能である。また、書込み消去の概念が総体概念であり閾値電圧の高い状態を書込み、低い状態を消去と定義してもよい。書込み消去の各種印加電圧については当該メモリセルをオンチップするＬＳＩの電源電圧、製造プロセスの世代、オンチップされる他の回路等との関係によって種々変更可能である。
【０１７９】
電荷蓄積領域はシリコンナイトライド膜で構成することに限定されない。前記電荷蓄積領域には、絶縁膜に覆われた導電性浮遊ゲート電極（例えばポリシリコン電極）、又は絶縁膜に覆われた導電性微粒子層等を採用してよい。導電性微粒子層は、例えばポリシリコンをドット状とするナノドットによって構成することができる。
【０１８０】
本発明に係る半導体集積回路装置はマイクロコンピュータのようなデータプロセッサに限定されず、更にはシステム・オンチップ化されたところの比較的論理規模の大きなシステムＬＳＩなどにも広く適用することができる。
【０１８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１８２】
すなわち、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を高速に読み出すことができる。
【０１８３】
半導体集積回路装置に形成された不揮発性メモリセルトランジスタのチャンネル部における寄生抵抗値を小さくすることができる。
【０１８４】
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに一方の極性の電荷が恒常的にトラップされる事態を防止する事ができる。
【０１８５】
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに蓄積された電荷が不所望に漏洩することによるデータリテンション特性の劣化を抑えることが可能になる。
【０１８６】
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を読み出すための信号経路から高速性を損なう厚膜の高耐圧ＭＯＳトランジスタを排除することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置に適用される不揮発性のメモリセルトランジスタを例示する縦断面図である。
【図２】本発明に係るメモリセルをロジックトランジスタと混載するプロセスで製造する場合の縦断面図である。
【図３】図２のメモリセルの平面図である。
【図４】本発明に係るメモリセルにおけるコントロールゲートのドレイン側の側面部のみにメモリゲートを形成するための加工マスクパターン配置を例示する平面図である。
【図５】メモリセルの消去動作における電圧印加状態を例示する断面図である。
【図６】メモリセルの書込み動作における電圧印加状態を例示する断面図である。
【図７】メモリセルの読み出し動作状態を例示する断面図である。
【図８】フラッシュメモリをオンチップするデータプロセッサを例示するブロック図である。
【図９】フラッシュメモリの詳細を例示するブロック図である。
【図１０】フラッシュメモリに対する消去動作時のメモリアレイの状態を例示する回路図である。
【図１１】フラッシュメモリに対する書込み動作時のメモリアレイの状態を例示する回路図である。
【図１２】フラッシュメモリに対する読み出し動作時のメモリアレイの状態を例示する回路図である。
【図１３】メモリセルブロックにおける別のビット線構造を例示する説明図である。
【図１４】メモリセルトランジスタの別の例を示す縦断面図である。
【図１５】０．１３μｍプロセス技術によるロジックＬＳＩに図２で説明したような不揮発性のメモリセルを混載するときの製造工程中におけるＬＳＩの要部縦断面図である。
【図１６】図１５に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図１７】図１６に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図１８】図１７に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図１９】図１８に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２０】図１９に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２１】図２０に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２２】図２１に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２３】図２２に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２４】図２３に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２５】図２４に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２６】図２５に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２７】図２６に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２８】図２７に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図２９】図２８に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図３０】図２９に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図３１】図２０に対応したメモリセル部の平面パターンを示す平面図である。
【図３２】図２３に対応したメモリセル部の平面パターンを示す平面図である。
【図３３】図２５に対応したメモリセル部の平面パターンを示す平面図である。
【図３４】図１５乃至図２９で説明した製造方法のうち、メモリセルの電極構造を一部変更したメモリセルを採用する場合の別の製造方法の変更点を代表的に例示するＬＳＩの要部断面図である。
【図３５】コントロールゲートとメモリゲートのいずれもをリソグラフィによる加工に依存せずに、自己整合的に加工する製造工程中におけるＬＳＩの要部断面図である。
【図３６】図３５に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図３７】図３６に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図３８】図３７に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図３９】図３８に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図４０】メモリセルのコントロールゲートにタングステンポリサイド膜を適用した場合の構造を図３５との相違点として示す縦断面図である。
【図４１】図４０の構造を採用する場合に図３６に対応される工程断面を例示する縦断面図である。
【図４２】図４０の構造を採用する場合に図３７に対応される工程断面を例示する縦断面図である。
【図４３】図３５に示したサイドドスペーサ状のメモリゲートを形成した工程の直後でメモリゲート上へコバルトシリサイド膜を形成する場合に図３７の工程の後に追加すべき工程を断面で例示する縦断面図である。
【図４４】図４２の場合においてその後にＳｉＯ_２サイドウォールを形成して拡散層上をＣｏＳｉサリサイド化する構造を例示する縦断面図である。
【図４５】多値メモリセルの平面レイアウト図である。
【図４６】図４５の多値メモリセルのコントロールゲートとメモリゲートへのコンタクト取出し部を例示する平面レイアウト図である。
【図４７】図４５の多値メモリセルを例示する縦断面図である。
【図４８】図４５の多値メモリセルをマトリクス配置したメモリアレイを消去動作状態で例示した回路図である。
【図４９】図４５の多値メモリセルをマトリクス配置したメモリアレイを書込み動作状態で例示した回路図である。
【図５０】図４５の多値メモリセルをマトリクス配置したメモリアレイを正方向読み出し動作状態で例示した回路図である。
【図５１】図４５の多値メモリセルをマトリクス配置したメモリアレイを逆方向読み出し動作状態で例示した回路図である。
【図５２】多値メモリセルの製造工程中におけるＬＳＩの要部縦断面図である。
【図５３】図５２に続く製造工程中におけるＬＳＩの要部縦断面図である。。
【図５４】図５３に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図５５】図５４に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図５６】図５５に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図５７】図５６に続く製造工程中におけるＬＳＩの要部縦断面図である。
【図５８】第１の従来技術に係る不揮発性メモリセルの書込み動作の説明図である。
【図５９】第１の従来技術に係る不揮発性メモリセルの消去動作の説明図である。
【図６０】第２の従来技術に係る不揮発性メモリセルの書込み動作の説明図である。
【図６１】第２の従来技術に係る不揮発性メモリセルの消去動作の説明図である。
【図６２】第２の従来技術に係る不揮発性メモリセルの読み出し動作の説明図である。
【図６３】第３の従来技術に係る不揮発性メモリセルの書込み動作の説明図である。
【図６４】第４の従来技術に係る不揮発性メモリセルの消去動作の説明図である。
【図６５】第４の従来技術に係る不揮発性メモリセルの書込み動作の説明図である。
【符号の説明】
１ 半導体基板
２、１２２ ゲート酸化膜
３、１２３ コントロールゲート
４、１２４ 酸化膜
５ 下部酸化膜
６、１２５ シリコン窒化膜
７、１２６ 上部酸化膜
８、１２７ メモリゲート
１０ ドレイン
１１ ソース
１２、１３、２８ サイドスペーサ
１４ 金属サリサイド膜
１５ 層間絶縁膜
１６、１８、２９ 金属プラグ
１７ 絶縁膜
１９、３０ ビット線
２２ 活性領域

Claims (7)

1. メモリセルを有する半導体集積回路装置であって、
   前記メモリセルは、
   半導体基板上に形成され、第１側壁および前記第１側壁と反対側の第２側壁を有し、且つ、前記メモリセルの動作時に電圧が印加されるコントロールゲート電極と、
   前記半導体基板上に形成され、第１側壁および前記第１側壁と反対側の第２側壁を有し、且つ、前記メモリセルの動作時に電圧が印加されるメモリゲート電極と、
   前記コントロールゲート電極の第１側壁側の前記半導体基板内に形成され、ソースまたはドレインとなる第１半導体領域と、
   前記メモリゲート電極の第２側壁側の前記半導体基板内に形成され、ソースまたはドレインとなる第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域に挟まれた領域であって、前記コントロールゲート電極下の領域である第１チャンネル領域と、
   前記第１半導体領域と前記第２半導体領域に挟まれた領域であって、前記第２ゲート電極下の領域である第２チャンネル領域とを有し、
   前記第１チャンネル領域と前記コントロールゲート電極との間には第１ゲート絶縁膜が形成されており、
   前記第２チャンネル領域と前記メモリゲート電極との間には、電荷蓄積領域である非導電性の電荷トラップ膜を含む第２ゲート絶縁膜が形成されており、
   前記第２ゲート絶縁膜は、前記コントロールゲート電極と前記メモリゲート電極とを電気的に分離するように、前記コントロールゲート電極の第２側壁および前記メモリゲート電極の第１側壁の間にも形成されており、
   前記コントロールゲート電極上、前記メモリゲート電極上、前記第１半導体領域上および前記第２半導体領域上には、それぞれシリサイド層が形成されており、
   前記メモリゲート電極の高さは、前記コントロールゲート電極の高さよりも高くなるように形成されており、
   前記コントロールゲート電極の第１側壁に自己整合的に形成された第１絶縁膜からなる第１サイドウォールスペーサにより、前記コントロールゲート電極上の前記シリサイド層と前記第１半導体領域上の前記シリサイド層が電気的に分離されており、
   前記メモリゲート電極の第２側壁に自己整合的に形成された第２絶縁膜からなる第２サイドウォールスペーサにより、前記メモリゲート電極の前記シリサイド層と前記第２半導体領域の前記シリサイド層が電気的に分離されており、
   前記コントロールゲート電極上および前記メモリゲート電極の第１側壁に自己整合的に形成された第３絶縁膜からなる第３サイドウォールスペーサにより、前記メモリゲート電極上の前記シリサイド層と前記コントロールゲート電極上の前記シリサイド層が電気的に分離されており、
   前記メモリゲート電極は、前記第２ゲート絶縁膜を介して、前記コントロールゲートの第２側壁にサイドウォールスペーサ状に形成されていることを特徴とする半導体集積回路装置。
2. 請求項１において、
   前記コントロールゲート電極は、パターニング形成された導電膜であることを特徴とする半導体集積回路装置。
3. 第１方向に延在し、且つ、第１側壁および前記第１方向と垂直な方向である第２方向において前記第１側壁と反対側の第２側壁を有するコントロールゲート線およびメモリゲート線と、
   前記コントロールゲート線および前記メモリゲート線によって接続される複数のメモリセルと、を有する半導体集積回路装置であって、
   前記複数のメモリセルは、それぞれ、
   前記コントロールゲート線の第１側壁側の前記半導体基板内に形成され、ソースまたはドレインとなる第１半導体領域と、
   前記メモリゲート線の第２側壁側の前記半導体基板内に形成され、ソースまたはドレインとなる第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域に挟まれた領域であって、前記コントロールゲート線下の領域である第１チャンネル領域と、
   前記第１半導体領域と前記第２半導体領域に挟まれた領域であって、前記メモリゲート線下の領域である第２チャンネル領域と、
   前記第１チャンネル領域と前記コントロールゲート線との間に形成された第１ゲート絶縁膜と、
   前記第２チャンネル領域と前記メモリゲート線との間に形成され、且つ、電荷蓄積領域である非導電性の電荷トラップ膜を含む第２ゲート絶縁膜とを有し、
   前記第２ゲート絶縁膜は、前記コントロールゲート線と前記メモリゲート線とを電気的に分離するように、前記コントロールゲート線の第２側壁および前記メモリゲート線の第１側壁の間にも形成されており、
   前記コントロールゲート線上、前記メモリゲート線上、前記第１半導体領域上および前記第２半導体領域上には、それぞれシリサイド層が形成されており、
   前記メモリゲート線の高さは、前記コントロールゲート線の高さよりも高くなるように形成されており、
   前記コントロールゲート線の第１側壁に形成された第１絶縁膜により、前記コントロールゲート線上の前記シリサイド層と前記第１半導体領域上の前記シリサイド層が電気的に分離されており、
   前記メモリゲート線の第２側壁に形成された第２絶縁膜により、前記メモリゲート線の前記シリサイド層と前記第２半導体領域の前記シリサイド層が電気的に分離されており、
   前記コントロールゲート線上および前記メモリゲート線の第１側壁に形成された第３絶縁膜により、前記メモリゲート線上の前記シリサイド層と前記コントロールゲート線上の前記シリサイド層が電気的に分離されており、
   前記メモリゲート線は、前記コントロールゲート線の第２側壁側に、前記第２ゲート絶縁膜を介してサイドウォールスペーサ状に形成されていることを特徴とする半導体集積回路装置。
4. 請求項３において、
   前記コントロールゲート線は、パターニング形成された導電膜であることを特徴とする半導体集積回路装置。
5. 請求項１乃至４の何れか１項において、
   前記シリサイド層は、コバルトシリサイドまたはニッケルシリサイドからなることを特徴とする半導体集積回路装置。
6. 請求項１乃至５の何れか１項において、
   前記非導電性の電荷トラップ膜は、窒化シリコンからなることを特徴とする半導体集積回路装置。
7. 請求項１乃至６の何れか１項において、
   前記第１、第２および第３絶縁膜は、同工程で形成された膜であることを特徴とする半導体集積回路装置。

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