JP2001102466A - 不揮発性メモリセルおよびそのプログラム方法ならびに不揮発性メモリアレイ - Google Patents
不揮発性メモリセルおよびそのプログラム方法ならびに不揮発性メモリアレイInfo
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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Abstract
(57)【要約】
【課題】 高速且つ低プログラム電圧の不揮発性メモリ
セルおよびそのプログラム方法ならびに不揮発性メモリ
アレイを提供する。 【解決手段】 ソース領域(121) に隣接する第１のチャ
ネル形成領域(111) の表面に形成された第１のゲート絶
縁膜(131) と、ドレイン領域(122) に隣接する第２のチ
ャネル形成領域(112) の表面に形成された第２のゲート
絶縁膜(132) と、前記第１のゲート絶縁膜を介して形成
された第１のゲート電極(141) と、前記第２のゲート絶
縁膜を介して形成された第２のゲート電極(142) とを具
備し、第２のゲート絶縁膜は、チャネル形成領域との界
面に電位障壁を形成する第１層(132a)、第２のゲート電
極との界面に電位障壁を形成する第３層(132c)、および
各第１、３層に挟まれてキャリア捕獲順位を形成する第
２層(132b)を含む。
セルおよびそのプログラム方法ならびに不揮発性メモリ
アレイを提供する。 【解決手段】 ソース領域(121) に隣接する第１のチャ
ネル形成領域(111) の表面に形成された第１のゲート絶
縁膜(131) と、ドレイン領域(122) に隣接する第２のチ
ャネル形成領域(112) の表面に形成された第２のゲート
絶縁膜(132) と、前記第１のゲート絶縁膜を介して形成
された第１のゲート電極(141) と、前記第２のゲート絶
縁膜を介して形成された第２のゲート電極(142) とを具
備し、第２のゲート絶縁膜は、チャネル形成領域との界
面に電位障壁を形成する第１層(132a)、第２のゲート電
極との界面に電位障壁を形成する第３層(132c)、および
各第１、３層に挟まれてキャリア捕獲順位を形成する第
２層(132b)を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリセ
ルおよびそのプログラム方法ならびに不揮発性メモリア
レイに係り、特に、低電圧駆動および高速プログラムが
可能な不揮発性メモリセルおよびそのプログラム方法な
らびに不揮発性メモリアレイに関する。
ルおよびそのプログラム方法ならびに不揮発性メモリア
レイに係り、特に、低電圧駆動および高速プログラムが
可能な不揮発性メモリセルおよびそのプログラム方法な
らびに不揮発性メモリアレイに関する。
【０００２】
【従来の技術】絶縁膜の中にキャリア電荷を蓄積して不
揮発的に情報を蓄積する半導体メモリの代表的なものに
ＭＮＯＳ構造のメモリがある。このＭＮＯＳメモリは、
導電ゲート（Ｍ）／シリコン窒化膜（Ｎ）／トンネル酸
化膜（Ｏ）／半導体の積層構造からなり、シリコン窒化
膜の中の捕獲準位にキャリア（電子または正孔）を捕獲
してキャリア電荷を蓄積する。このとき、電荷の蓄積効
率はシリコン窒化膜内でのキャリアの捕獲距離に依存
し、ＭＮＯＳメモリではシリコン窒化膜として１９ｎｍ
以上の膜厚が必要であった（F.L. Hampton and J.R. Cr
icchi, “Space charge distribution limitation of
scale down of MNOS memory devices ”, 1979 IEDM Te
chnical Digest, p. 374. ）。
揮発的に情報を蓄積する半導体メモリの代表的なものに
ＭＮＯＳ構造のメモリがある。このＭＮＯＳメモリは、
導電ゲート（Ｍ）／シリコン窒化膜（Ｎ）／トンネル酸
化膜（Ｏ）／半導体の積層構造からなり、シリコン窒化
膜の中の捕獲準位にキャリア（電子または正孔）を捕獲
してキャリア電荷を蓄積する。このとき、電荷の蓄積効
率はシリコン窒化膜内でのキャリアの捕獲距離に依存
し、ＭＮＯＳメモリではシリコン窒化膜として１９ｎｍ
以上の膜厚が必要であった（F.L. Hampton and J.R. Cr
icchi, “Space charge distribution limitation of
scale down of MNOS memory devices ”, 1979 IEDM Te
chnical Digest, p. 374. ）。
【０００３】このＭＮＯＳメモリをプログラム（書き込
み又は消去）するためには、キャリアがトンネル酸化膜
を貫通（トンネル）して窒化膜中へ注入されるように、
前記シリコン窒化膜を通して半導体表面へ電界を供給す
る必要があるため、少なくとも１０Ｖ以上、通常は２０
Ｖ近いプログラム電圧が必要であった。
み又は消去）するためには、キャリアがトンネル酸化膜
を貫通（トンネル）して窒化膜中へ注入されるように、
前記シリコン窒化膜を通して半導体表面へ電界を供給す
る必要があるため、少なくとも１０Ｖ以上、通常は２０
Ｖ近いプログラム電圧が必要であった。
【０００４】また、プログラム電圧を低く抑えることの
可能な不揮発性メモリとして、ＭＯＮＯＳ型のメモリが
提案されている（E. Suzuki, H. Hiraishi, K. Ishii a
nd Y. Hayashi, “A Low-Volatge Alterable EEPROM w
ith Metal-Oxide-Nitride-Oxide-Semiconductor (MONO
S) Structures”, IEEE Transaction on Electron Devi
ces, Vol. ED-30, No.2, Feb., 1983, p. 122. ）。こ
のＭＯＮＯＳメモリは、導電ゲート（Ｍ）／トップ酸化
膜（Ｏ）／シリコン窒化膜（Ｎ）／トンネル酸化膜
（Ｏ）／半導体の積層構造を有する。ＭＯＮＯＳメモリ
では、トップ酸化膜の電位障壁効果によりシリコン窒化
膜中のキャリアの捕獲準位を介したホッピングが止めら
れ、窒化膜を極限まで薄くすることが可能となった。ま
た、トップ酸化膜と窒化膜との界面にキャリアのトラッ
プが新たに生成されるので、全絶縁膜厚を薄くしてもメ
モリウインドウの蓄積情報を判別可能な範囲に拡大でき
た。
可能な不揮発性メモリとして、ＭＯＮＯＳ型のメモリが
提案されている（E. Suzuki, H. Hiraishi, K. Ishii a
nd Y. Hayashi, “A Low-Volatge Alterable EEPROM w
ith Metal-Oxide-Nitride-Oxide-Semiconductor (MONO
S) Structures”, IEEE Transaction on Electron Devi
ces, Vol. ED-30, No.2, Feb., 1983, p. 122. ）。こ
のＭＯＮＯＳメモリは、導電ゲート（Ｍ）／トップ酸化
膜（Ｏ）／シリコン窒化膜（Ｎ）／トンネル酸化膜
（Ｏ）／半導体の積層構造を有する。ＭＯＮＯＳメモリ
では、トップ酸化膜の電位障壁効果によりシリコン窒化
膜中のキャリアの捕獲準位を介したホッピングが止めら
れ、窒化膜を極限まで薄くすることが可能となった。ま
た、トップ酸化膜と窒化膜との界面にキャリアのトラッ
プが新たに生成されるので、全絶縁膜厚を薄くしてもメ
モリウインドウの蓄積情報を判別可能な範囲に拡大でき
た。
【０００５】このＭＯＮＯＳメモリにより、実使用が可
能なプログラム速度（０．１ｍｓｅｃ）と１０年の記憶
保持を実現する条件下でプログラム電圧を９Ｖまで下げ
ることが可能になった（T. Nozaki, T. Tanaka, Y. Kij
iya, E. Kinoshita, T. Tsuchiya and Y. Hayashi,“A
1-Mb EEPROM with MONOS Memory Cell for Semiconduct
or Disk Application ”, IEEE Journal of Solid-Stat
e Circuits, Vol.26,No.4, April, 1991, p. 497.）。
能なプログラム速度（０．１ｍｓｅｃ）と１０年の記憶
保持を実現する条件下でプログラム電圧を９Ｖまで下げ
ることが可能になった（T. Nozaki, T. Tanaka, Y. Kij
iya, E. Kinoshita, T. Tsuchiya and Y. Hayashi,“A
1-Mb EEPROM with MONOS Memory Cell for Semiconduct
or Disk Application ”, IEEE Journal of Solid-Stat
e Circuits, Vol.26,No.4, April, 1991, p. 497.）。
【０００６】しかしながら、保持特性を確保し、かつ
０．１ｍｓｅｃ以下のプログラム速度でプログラム電圧
を９Ｖより下げる構造は提案されていない。９Ｖ以下の
プログラム電圧を実現するためには、プログラム速度ま
たは記憶保持特性、またはその両方を犠牲にしなければ
ならなかった。
０．１ｍｓｅｃ以下のプログラム速度でプログラム電圧
を９Ｖより下げる構造は提案されていない。９Ｖ以下の
プログラム電圧を実現するためには、プログラム速度ま
たは記憶保持特性、またはその両方を犠牲にしなければ
ならなかった。
【０００７】一方、プログラム電圧を低く抑えたままゲ
ート絶縁膜への注入効率を改善する方法として、ＰＡＣ
（perpendiculary accerated channel）注入が提案され
ている（M. Kamiya, Y. Kojima, Y. Kato, K. Tanaka a
nd Y. Hayashi, “EEPROM with High Gate Injection
Efficiency”, 1982 IEDM Technical Digest, 30.4,p.7
41 ）。
ート絶縁膜への注入効率を改善する方法として、ＰＡＣ
（perpendiculary accerated channel）注入が提案され
ている（M. Kamiya, Y. Kojima, Y. Kato, K. Tanaka a
nd Y. Hayashi, “EEPROM with High Gate Injection
Efficiency”, 1982 IEDM Technical Digest, 30.4,p.7
41 ）。
【０００８】ＰＡＣ注入では、ソース側のチャネル形成
領域上にゲート絶縁膜を介して第１の導電ゲートを配設
し、ドレイン側のチャネル形成領域上に浮遊ゲートを配
設する。ソースからチャネル形成領域表面に供給された
キャリアは、第１の導電ゲートのドレイン側の端部下で
一旦チャネル形成領域表面から内部に押し込まれ、再度
浮遊ゲート下でチャネル形成領域表面へ引き寄せられ
る。その時に、引き寄せられたキャリアの一部が浮遊ゲ
ート下のゲート絶縁膜とチャネル形成領域表面との間の
電位障壁を乗り越えて浮遊ゲートへ注入される。キャリ
アが注入されるためには、チャネル形成領域とドレイン
領域の電位差が上記電位障壁ＶB の高さ以上必要である
（外部から供給する電位はＶB −２φF2；２φF2はチャ
ネル形成領域のフェルミ準位）。
領域上にゲート絶縁膜を介して第１の導電ゲートを配設
し、ドレイン側のチャネル形成領域上に浮遊ゲートを配
設する。ソースからチャネル形成領域表面に供給された
キャリアは、第１の導電ゲートのドレイン側の端部下で
一旦チャネル形成領域表面から内部に押し込まれ、再度
浮遊ゲート下でチャネル形成領域表面へ引き寄せられ
る。その時に、引き寄せられたキャリアの一部が浮遊ゲ
ート下のゲート絶縁膜とチャネル形成領域表面との間の
電位障壁を乗り越えて浮遊ゲートへ注入される。キャリ
アが注入されるためには、チャネル形成領域とドレイン
領域の電位差が上記電位障壁ＶB の高さ以上必要である
（外部から供給する電位はＶB −２φF2；２φF2はチャ
ネル形成領域のフェルミ準位）。
【０００９】上記したＰＡＣ注入によれば、注入効率
（注入されるキャリア電流のチャネルを流れる電流に対
する割合）が高くなる（従来のチャネルホットエレクト
ロン注入［ＣＨＥ注入］に較べて３桁程度の改善がみら
れた）ので、高速、低電流のプログラムが可能となる。
（注入されるキャリア電流のチャネルを流れる電流に対
する割合）が高くなる（従来のチャネルホットエレクト
ロン注入［ＣＨＥ注入］に較べて３桁程度の改善がみら
れた）ので、高速、低電流のプログラムが可能となる。
【００１０】
【本発明が解決しようとする課題】最近になって、浮遊
ゲート下のゲート絶縁膜の限界膜厚が８ｎｍであること
が明らかにされた（S. Lai 「８ｎｍで限界に達するト
ンネル酸化膜の薄膜化---フラッシュメモリ大容量化に
制限」日経マイクロデバイス １９６７年１月号、ｐ．
７０）。上記のキャリア注入のためには、浮遊ゲートに
絶縁膜を介して制御ゲート（又は制御ゲートの代わりに
ドレイン領域）を容量結合させ、浮遊ゲートの電位を制
御する構成をとっているが、この制御ゲートからみた等
価絶縁膜厚は上記限界値の約２倍となってしまう。した
がって、制御ゲートのプログラム時電圧はこの等価膜厚
で限界があり、低電圧化に限界があった。
ゲート下のゲート絶縁膜の限界膜厚が８ｎｍであること
が明らかにされた（S. Lai 「８ｎｍで限界に達するト
ンネル酸化膜の薄膜化---フラッシュメモリ大容量化に
制限」日経マイクロデバイス １９６７年１月号、ｐ．
７０）。上記のキャリア注入のためには、浮遊ゲートに
絶縁膜を介して制御ゲート（又は制御ゲートの代わりに
ドレイン領域）を容量結合させ、浮遊ゲートの電位を制
御する構成をとっているが、この制御ゲートからみた等
価絶縁膜厚は上記限界値の約２倍となってしまう。した
がって、制御ゲートのプログラム時電圧はこの等価膜厚
で限界があり、低電圧化に限界があった。
【００１１】一方、ＭＯＮＯＳメモリも、ＭＮＯＳメモ
リよりも低電圧化を達成したが、プログラム時間の一層
の短縮、かつプログラム電圧の低減が望まれている。
リよりも低電圧化を達成したが、プログラム時間の一層
の短縮、かつプログラム電圧の低減が望まれている。
【００１２】本発明の目的は、上記した従来技術の課題
を解決し、ＭＮＯＳメモリよりも高速且つ低プログラム
電圧、従来の浮遊ゲートメモリよりも低プログラム電圧
の不揮発性メモリセルおよびそのプログラム方法ならび
に不揮発性メモリアレイを提供することにある。
を解決し、ＭＮＯＳメモリよりも高速且つ低プログラム
電圧、従来の浮遊ゲートメモリよりも低プログラム電圧
の不揮発性メモリセルおよびそのプログラム方法ならび
に不揮発性メモリアレイを提供することにある。
【００１３】
【課題を解決するための手段】上記した目的を達成する
ために、本発明は、以下のような手段を講じた点に特徴
がある。
ために、本発明は、以下のような手段を講じた点に特徴
がある。
【００１４】(1) 基板の主表面にチャネル形成領域を挟
んで形成された一対のソースおよびドレイン領域と、前
記チャネル形成領域のうち、前記ソース領域に隣接する
第１のチャネル形成領域の表面に形成された第１のゲー
ト絶縁膜と、前記チャネル形成領域のうち、前記ドレイ
ン領域に隣接する第２のチャネル形成領域の表面に形成
された第２のゲート絶縁膜と、前記第１のゲート絶縁膜
を介して形成された第１のゲート電極と、前記第２のゲ
ート絶縁膜を介して形成された第２のゲート電極とを具
備し、前記第２のゲート絶縁膜は、チャネル形成領域と
の界面に電位障壁を形成する第１層、第２のゲート電極
との界面に電位障壁を形成する第３層、および前記各第
１、３層に挟まれて各層との界面および自身の膜中の少
なくとも１か所にキャリア捕獲順位を形成する第２層を
含む少なくとも３層構造であることを特徴とする。
んで形成された一対のソースおよびドレイン領域と、前
記チャネル形成領域のうち、前記ソース領域に隣接する
第１のチャネル形成領域の表面に形成された第１のゲー
ト絶縁膜と、前記チャネル形成領域のうち、前記ドレイ
ン領域に隣接する第２のチャネル形成領域の表面に形成
された第２のゲート絶縁膜と、前記第１のゲート絶縁膜
を介して形成された第１のゲート電極と、前記第２のゲ
ート絶縁膜を介して形成された第２のゲート電極とを具
備し、前記第２のゲート絶縁膜は、チャネル形成領域と
の界面に電位障壁を形成する第１層、第２のゲート電極
との界面に電位障壁を形成する第３層、および前記各第
１、３層に挟まれて各層との界面および自身の膜中の少
なくとも１か所にキャリア捕獲順位を形成する第２層を
含む少なくとも３層構造であることを特徴とする。
【００１５】(2) 第２のチャネル形成領域と第２のゲー
ト絶縁膜の第１層との間に形成された電位障壁をキャリ
アが越えられるだけのエネルギを当該キャリアへ与える
ための第１の電位を前記ドレイン領域へ供給する第１の
電位供給手段と、前記電位障壁を越えたキャリアを、さ
らに第２のゲート絶縁膜の第２層に到達させる補助電界
を形成させる電位を前記第２のゲート電極へ供給する第
２の電位供給手段とを具備したことを特徴とする。
ト絶縁膜の第１層との間に形成された電位障壁をキャリ
アが越えられるだけのエネルギを当該キャリアへ与える
ための第１の電位を前記ドレイン領域へ供給する第１の
電位供給手段と、前記電位障壁を越えたキャリアを、さ
らに第２のゲート絶縁膜の第２層に到達させる補助電界
を形成させる電位を前記第２のゲート電極へ供給する第
２の電位供給手段とを具備したことを特徴とする。
【００１６】(3) 基板の主表面にチャネル形成領域を挟
んで形成された一対のソース／ドレイン領域と、前記チ
ャネル形成領域のうち、一方のソース／ドレイン領域に
隣接する第２の一方側チャネル形成領域の表面に形成さ
れた第２の一方側ゲート絶縁膜と、前記チャネル形成領
域のうち、他方のソース／ドレイン領域に隣接する第２
の他方側チャネル形成領域の表面に形成された第２の他
方側ゲート絶縁膜と、前記各第２のチャネル形成領域に
挟まれた第１のチャネル形成領域の表面に形成された第
１のゲート絶縁膜と、前記第２の一方側ゲート絶縁膜を
介して形成された第２の一方側ゲート電極と、前記第２
の他方側ゲート絶縁膜を介して形成された第２の他方側
ゲート電極と、前記第１のゲート絶縁膜を介して形成さ
れた第１のゲート電極とを具備し、前記第２の一方側お
よび他方側ゲート絶縁膜はキャリア電荷保持機能を有す
ることを特徴とする。
んで形成された一対のソース／ドレイン領域と、前記チ
ャネル形成領域のうち、一方のソース／ドレイン領域に
隣接する第２の一方側チャネル形成領域の表面に形成さ
れた第２の一方側ゲート絶縁膜と、前記チャネル形成領
域のうち、他方のソース／ドレイン領域に隣接する第２
の他方側チャネル形成領域の表面に形成された第２の他
方側ゲート絶縁膜と、前記各第２のチャネル形成領域に
挟まれた第１のチャネル形成領域の表面に形成された第
１のゲート絶縁膜と、前記第２の一方側ゲート絶縁膜を
介して形成された第２の一方側ゲート電極と、前記第２
の他方側ゲート絶縁膜を介して形成された第２の他方側
ゲート電極と、前記第１のゲート絶縁膜を介して形成さ
れた第１のゲート電極とを具備し、前記第２の一方側お
よび他方側ゲート絶縁膜はキャリア電荷保持機能を有す
ることを特徴とする。
【００１７】なお、上記したキャリア電荷保持機能は、
前記ゲート絶縁膜中、または当該ゲート絶縁膜を多層構
造とした場合には膜中および各層の界面に形成されたキ
ャリア捕獲準位、当該ゲート絶縁膜中に埋め込まれたシ
リコン、金属などの導電性微粒子によって発揮される。
前記ゲート絶縁膜中、または当該ゲート絶縁膜を多層構
造とした場合には膜中および各層の界面に形成されたキ
ャリア捕獲準位、当該ゲート絶縁膜中に埋め込まれたシ
リコン、金属などの導電性微粒子によって発揮される。
【００１８】(4) 第２のチャネル形成領域から第２のゲ
ート絶縁膜へのキャリア注入は、当該第２のゲート絶縁
膜の第１層による電位障壁を越え得るエネルギがキャリ
アに付与されるように前記ドレイン領域および第２のゲ
ート電極のそれぞれに所定の電位を印加することにより
行われ、前記第２のゲート絶縁膜からのキャリアの引き
出しは、当該第２のゲート絶縁膜の第３層による電位障
壁層をキャリアがトンネル遷移し得る電界が前記第３層
に付与されるように、前記キャリア注入時と同極性の電
位を前記第２のゲート電極に印加することにより行われ
ることを特徴とする。
ート絶縁膜へのキャリア注入は、当該第２のゲート絶縁
膜の第１層による電位障壁を越え得るエネルギがキャリ
アに付与されるように前記ドレイン領域および第２のゲ
ート電極のそれぞれに所定の電位を印加することにより
行われ、前記第２のゲート絶縁膜からのキャリアの引き
出しは、当該第２のゲート絶縁膜の第３層による電位障
壁層をキャリアがトンネル遷移し得る電界が前記第３層
に付与されるように、前記キャリア注入時と同極性の電
位を前記第２のゲート電極に印加することにより行われ
ることを特徴とする。
【００１９】上記した特徴(1) によれば、ソース領域か
らチャネル形成領域へ注入されたキャリアは、ドレイン
領域に供給された電位により加速され、第２のゲート絶
縁膜との界面に形成された電位障壁を越えられるだけの
エネルギを与えられて第２のゲート絶縁膜に注入され
る。なお、このエネルギだけでは不十分の場合には、第
２のゲート電極に印加されたゲート電位が発生する電界
により補助的に第２のゲート絶縁膜の第２層まで引き寄
せられて捕獲される。注入されたキャリアの一部は第２
のゲート電極側へ進むが、当該キャリアの第２のゲート
電極へのトンネルは、第２のゲート電極と第２のゲート
絶縁膜の第３層との間の電位障壁によって阻止される。
したがって、第２のゲート絶縁膜の第２層を従来より薄
く形成しても十分なキャリアを捕獲することができ、結
果的に、第３層を追加しても第２のゲート絶縁膜全体と
しては薄くできるので、キャリア注入時における第２の
ゲート電極への印加電圧を低く抑えることができる。
らチャネル形成領域へ注入されたキャリアは、ドレイン
領域に供給された電位により加速され、第２のゲート絶
縁膜との界面に形成された電位障壁を越えられるだけの
エネルギを与えられて第２のゲート絶縁膜に注入され
る。なお、このエネルギだけでは不十分の場合には、第
２のゲート電極に印加されたゲート電位が発生する電界
により補助的に第２のゲート絶縁膜の第２層まで引き寄
せられて捕獲される。注入されたキャリアの一部は第２
のゲート電極側へ進むが、当該キャリアの第２のゲート
電極へのトンネルは、第２のゲート電極と第２のゲート
絶縁膜の第３層との間の電位障壁によって阻止される。
したがって、第２のゲート絶縁膜の第２層を従来より薄
く形成しても十分なキャリアを捕獲することができ、結
果的に、第３層を追加しても第２のゲート絶縁膜全体と
しては薄くできるので、キャリア注入時における第２の
ゲート電極への印加電圧を低く抑えることができる。
【００２０】上記した特徴(2) によれば、第２のゲート
絶縁膜へキャリアを注入する際、初めにソース領域から
第１のチャネル形成領域へキャリアを注入する。このキ
ャリア注入は、ソース領域を第１のチャネル形成領域に
対して順バイアスする、あるいは第１のゲート電極へ、
その閾値電圧以上の電位を供給してチャネルを第１のチ
ャネル形成領域の表面に誘起することにより達成され
る。次いで、第２のチャネル形成領域と第２のゲート絶
縁膜との界面に形成された電位障壁をキャリアが越えら
れるだけのエネルギが当該キャリアに付与されるよう
に、ドレイン領域へ第１の電位供給手段から所定の電位
を供給する。さらに、電位障壁を越えたキャリアを第２
層へ到達させるための補助電界を発生させるべく、第２
のゲート電極へ第２の電位供給手段から規定の電位を供
給する。
絶縁膜へキャリアを注入する際、初めにソース領域から
第１のチャネル形成領域へキャリアを注入する。このキ
ャリア注入は、ソース領域を第１のチャネル形成領域に
対して順バイアスする、あるいは第１のゲート電極へ、
その閾値電圧以上の電位を供給してチャネルを第１のチ
ャネル形成領域の表面に誘起することにより達成され
る。次いで、第２のチャネル形成領域と第２のゲート絶
縁膜との界面に形成された電位障壁をキャリアが越えら
れるだけのエネルギが当該キャリアに付与されるよう
に、ドレイン領域へ第１の電位供給手段から所定の電位
を供給する。さらに、電位障壁を越えたキャリアを第２
層へ到達させるための補助電界を発生させるべく、第２
のゲート電極へ第２の電位供給手段から規定の電位を供
給する。
【００２１】上記した特徴(3) によれば、第２の一方側
ゲート絶縁膜および第２の他方側ゲート絶縁膜のそれぞ
れに、記憶データを独立的に保持させることができる。
したがって、１つのメモリセルに２ビットのデータを記
憶させることができ、集積密度の高いメモリを提供する
ことができる。
ゲート絶縁膜および第２の他方側ゲート絶縁膜のそれぞ
れに、記憶データを独立的に保持させることができる。
したがって、１つのメモリセルに２ビットのデータを記
憶させることができ、集積密度の高いメモリを提供する
ことができる。
【００２２】上記した特徴(4) によれば、第２のゲート
絶縁膜へのキャリアの注入およびその引き抜きが、いず
れも第２のゲート電極へ同極性の電位を印加することに
より行えるので、キャリアの注入および引き抜きのため
の回路構成および製造プロセスが簡単になる。
絶縁膜へのキャリアの注入およびその引き抜きが、いず
れも第２のゲート電極へ同極性の電位を印加することに
より行えるので、キャリアの注入および引き抜きのため
の回路構成および製造プロセスが簡単になる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は、本発明の第１実施形態である不
揮発性メモリセルの断面図であり、図２は、その等価回
路を示した図である。
細に説明する。図１は、本発明の第１実施形態である不
揮発性メモリセルの断面図であり、図２は、その等価回
路を示した図である。
【００２４】基板１０の表面にはウエル１０１が形成さ
れ、ウエル１０１の表面には、ｎ+ソース領域（Ｓ）１
２１およびｎ+ ドレイン領域（Ｄ）１２２が離間して形
成されている。前記基板１０としては、半導体基板ある
いは主表面に半導体薄膜が形成されたＳＯＩ基板等を用
いることができる。
れ、ウエル１０１の表面には、ｎ+ソース領域（Ｓ）１
２１およびｎ+ ドレイン領域（Ｄ）１２２が離間して形
成されている。前記基板１０としては、半導体基板ある
いは主表面に半導体薄膜が形成されたＳＯＩ基板等を用
いることができる。
【００２５】前記ソース領域１２１およびドレイン領域
１２２間のチャネル形成領域には、ソース領域１２１に
隣接して第１のチャネル形成領域１１１が形成され、ド
レイン領域１２２に隣接して第２のチャネル形成領域１
１２が形成されている。
１２２間のチャネル形成領域には、ソース領域１２１に
隣接して第１のチャネル形成領域１１１が形成され、ド
レイン領域１２２に隣接して第２のチャネル形成領域１
１２が形成されている。
【００２６】第１のチャネル形成領域１１１の表面に
は、第１のゲート絶縁膜１３１を介して第１のゲート電
極（Ｇ1 ）１４１が形成されている。前記第２のチャネ
ル形成領域１１２の表面には、電荷保持機能を有する第
２のゲート絶縁膜１３２を介して第２のゲート電極（Ｇ
2 ）１４２が形成されている。前記第２のゲート電極１
４２およびその絶縁膜１３２は、前記第１のゲート電極
１４１のドレイン側の一部および端面を覆うように延設
され、第１および第２のゲート電極１４１、１４２は、
前記第２のゲート絶縁膜１３２によって相互に絶縁され
ている。
は、第１のゲート絶縁膜１３１を介して第１のゲート電
極（Ｇ1 ）１４１が形成されている。前記第２のチャネ
ル形成領域１１２の表面には、電荷保持機能を有する第
２のゲート絶縁膜１３２を介して第２のゲート電極（Ｇ
2 ）１４２が形成されている。前記第２のゲート電極１
４２およびその絶縁膜１３２は、前記第１のゲート電極
１４１のドレイン側の一部および端面を覆うように延設
され、第１および第２のゲート電極１４１、１４２は、
前記第２のゲート絶縁膜１３２によって相互に絶縁され
ている。
【００２７】なお、第１および第２のゲート電極１４
１、１４２を相互に絶縁する絶縁膜は、上記したよう
に、延設されたゲート絶縁膜に限定されず、製造方法に
応じて他の（第３の）絶縁膜を別途に形成しても良い。
１、１４２を相互に絶縁する絶縁膜は、上記したよう
に、延設されたゲート絶縁膜に限定されず、製造方法に
応じて他の（第３の）絶縁膜を別途に形成しても良い。
【００２８】前記電荷保持機能を有する第２のゲート絶
縁膜１３２は多層構造であり、本実施形態では、基板表
面からゲート電極１４２側へ順に、チャネル形成領域と
の界面に電位障壁を形成する第１層（シリコン酸化膜
［Ｏ］またはシリコン酸化窒化膜［ＯＮ］）１３２ａ、
キャリア捕獲機能を有する第２層（シリコン窒化膜
［Ｎ］、酸化タンタル膜［Ｔ］または第１、３層よりも
酸素含有率の少ないシリコン酸化窒化膜［ＯＮ］）１３
２ｂ、および第２のゲート電極１４２との界面に電位障
壁を形成する第３層（シリコン酸化膜［Ｏ］またはシリ
コン酸化窒化膜［ＯＮ］１３２ｃを当該順序で積層した
３層構造を採用している。
縁膜１３２は多層構造であり、本実施形態では、基板表
面からゲート電極１４２側へ順に、チャネル形成領域と
の界面に電位障壁を形成する第１層（シリコン酸化膜
［Ｏ］またはシリコン酸化窒化膜［ＯＮ］）１３２ａ、
キャリア捕獲機能を有する第２層（シリコン窒化膜
［Ｎ］、酸化タンタル膜［Ｔ］または第１、３層よりも
酸素含有率の少ないシリコン酸化窒化膜［ＯＮ］）１３
２ｂ、および第２のゲート電極１４２との界面に電位障
壁を形成する第３層（シリコン酸化膜［Ｏ］またはシリ
コン酸化窒化膜［ＯＮ］１３２ｃを当該順序で積層した
３層構造を採用している。
【００２９】第２のゲート絶縁膜１３２の前記第２層
は、第１層１３２ａとの界面、第３層１３２ｃとの界面
および自身の膜中の少なくとも１か所にキャリア捕獲順
位を形成し、第２のチャネル形成領域１１２から第２の
ゲート絶縁膜１３２へ注入されたキャリアを捕獲する。
は、第１層１３２ａとの界面、第３層１３２ｃとの界面
および自身の膜中の少なくとも１か所にキャリア捕獲順
位を形成し、第２のチャネル形成領域１１２から第２の
ゲート絶縁膜１３２へ注入されたキャリアを捕獲する。
【００３０】次いで、上記したメモリセルの動作原理に
ついて説明する。本実施形態では、初めにソース領域１
２１からチャネル形成領域へキャリアを注入し、さら
に、このキャリアを第２のチャネル形成領域１１２から
第２のゲート絶縁膜１３２内へ、両者間の電位障壁を越
えて注入する。ソース領域１２１からチャネル形成領域
へキャリアを注入するためには、以下の２つの条件Ａ，
Ｂのいずれかが成立する必要がある。
ついて説明する。本実施形態では、初めにソース領域１
２１からチャネル形成領域へキャリアを注入し、さら
に、このキャリアを第２のチャネル形成領域１１２から
第２のゲート絶縁膜１３２内へ、両者間の電位障壁を越
えて注入する。ソース領域１２１からチャネル形成領域
へキャリアを注入するためには、以下の２つの条件Ａ，
Ｂのいずれかが成立する必要がある。
【００３１】条件Ａ：第１のゲート電極１４１に対し
て、ソース領域１２１を基準にして第１のゲートの閾値
電圧Ｖth1 よりも高い電位を与える、あるいは第１のゲ
ート電極１４１に所定の一定電位を与え、ソース領域１
２１の電位を、前記一定電位から第１のゲート電極の閾
値電圧Ｖth1 を引いた値よりも低い電位として、第１の
ゲート電極１４１下のチャネル形成領域表面にチャネル
を誘起させる（ＰＡＣ注入，ＣＨＥ注入）。
て、ソース領域１２１を基準にして第１のゲートの閾値
電圧Ｖth1 よりも高い電位を与える、あるいは第１のゲ
ート電極１４１に所定の一定電位を与え、ソース領域１
２１の電位を、前記一定電位から第１のゲート電極の閾
値電圧Ｖth1 を引いた値よりも低い電位として、第１の
ゲート電極１４１下のチャネル形成領域表面にチャネル
を誘起させる（ＰＡＣ注入，ＣＨＥ注入）。
【００３２】条件Ｂ：ソース領域１２１をチャネル形成
領域に対して順バイアスとし、チャネル形成領域へ少数
キャリアを注入する（ＭＣ注入）。
領域に対して順バイアスとし、チャネル形成領域へ少数
キャリアを注入する（ＭＣ注入）。
【００３３】さらに、第１のチャネル形成領域１１１を
介して第２のチャネル形成領域１１２に注入されたキャ
リアを、当該チャネル形成領域１１２と第２のゲート絶
縁膜１３２（第１層１３２ａ）との間の電子障壁ＶB を
越えて第２のゲート絶縁膜１３２内に注入するために
は、以下の２つの条件Ｃ，Ｄを同時に満足させる必要が
ある。
介して第２のチャネル形成領域１１２に注入されたキャ
リアを、当該チャネル形成領域１１２と第２のゲート絶
縁膜１３２（第１層１３２ａ）との間の電子障壁ＶB を
越えて第２のゲート絶縁膜１３２内に注入するために
は、以下の２つの条件Ｃ，Ｄを同時に満足させる必要が
ある。
【００３４】条件Ｃ：ドレイン領域１２２とチャネル形
成領域との電位差ＶDBを（ＶB −２φF2）以上とする。
成領域との電位差ＶDBを（ＶB −２φF2）以上とする。
【００３５】条件Ｄ：第２のゲート電極１４２に対し
て、チャネル形成領域を基準に下記(1) 式で与えられる
電位ＶG2B を印加する。 ＶG2B ＝ＶB ＋Ｖth2 ＋（ｔi2／εi2）・（２ｑＮb2εsi）1/2 ・ ｛（ＶB ）1/2 −（−２φF2＋ＶS ）1/2 ｝＋ΔＶth …（１） 但し、 ｔi2 ：第２のゲート絶縁膜１３２の膜厚 εi2 ：第２のゲート絶縁膜１３２の誘電率 εsi ：チャネル形成領域の誘電率（本実施形態では、
Ｓｉの誘電率） q ：電荷素量（電子の電荷） Ｎb2 ：第２のチャネル形成領域１１２の不純物濃度 φF2 ：第２のチャネル形成領域１１２のフェルミ準位 ＶS ：ソース領域の電位 Ｖth2 ：第２のゲート電極１４２のゲート閾値電圧 ＶB ：チャネル形成領域と第２のゲート絶縁膜との電
子障壁高（ボルト換算値） ΔＶth：プログラム後の第２のゲート電極１４２のゲー
ト閾値電圧変化分。 なお、第２のゲート絶縁膜１３２を３層構造とした際の
前記ｔi2は、第１層１３２ａの膜厚および誘電率をt i2
-1、εi2-1、第２層１３２ｂの膜厚および誘電率をｔi2
-2、εi2-2、第３層１３２ｃの膜厚および誘電率をt i2
-3、εi2-3とすると、t i2／εi2はｔi2-1／εi2-1＋t
i2-2／εi2-2＋ｔi2-3／εi2-3と表現できる。なお、ε
i2はεi2-1、εi2-2、εi2-3のいずれでも、あるいはそ
の中間値でも良いが、通常は第１層の誘電率をとること
が多い。
て、チャネル形成領域を基準に下記(1) 式で与えられる
電位ＶG2B を印加する。 ＶG2B ＝ＶB ＋Ｖth2 ＋（ｔi2／εi2）・（２ｑＮb2εsi）1/2 ・ ｛（ＶB ）1/2 −（−２φF2＋ＶS ）1/2 ｝＋ΔＶth …（１） 但し、 ｔi2 ：第２のゲート絶縁膜１３２の膜厚 εi2 ：第２のゲート絶縁膜１３２の誘電率 εsi ：チャネル形成領域の誘電率（本実施形態では、
Ｓｉの誘電率） q ：電荷素量（電子の電荷） Ｎb2 ：第２のチャネル形成領域１１２の不純物濃度 φF2 ：第２のチャネル形成領域１１２のフェルミ準位 ＶS ：ソース領域の電位 Ｖth2 ：第２のゲート電極１４２のゲート閾値電圧 ＶB ：チャネル形成領域と第２のゲート絶縁膜との電
子障壁高（ボルト換算値） ΔＶth：プログラム後の第２のゲート電極１４２のゲー
ト閾値電圧変化分。 なお、第２のゲート絶縁膜１３２を３層構造とした際の
前記ｔi2は、第１層１３２ａの膜厚および誘電率をt i2
-1、εi2-1、第２層１３２ｂの膜厚および誘電率をｔi2
-2、εi2-2、第３層１３２ｃの膜厚および誘電率をt i2
-3、εi2-3とすると、t i2／εi2はｔi2-1／εi2-1＋t
i2-2／εi2-2＋ｔi2-3／εi2-3と表現できる。なお、ε
i2はεi2-1、εi2-2、εi2-3のいずれでも、あるいはそ
の中間値でも良いが、通常は第１層の誘電率をとること
が多い。
【００３６】本実施形態では、上記した条件Ａが満足さ
れると、第２のチャネル形成領域１１２内のキャリアに
は電子障壁ＶB を越えるポテンシャルないしは運動エネ
ルギーが与えられ、キャリアは第１層１３２ａによる電
子障壁を越えて第２のゲート絶縁膜１３２内に注入され
る。上記した条件Ｂが満足されると、電位障壁ＶB を越
えたキャリアは第２層へ誘引されて蓄積される。なお、
第２のゲート電極１４２への印加電位（条件Ｄ）に関し
ては、後述するように、更に小さい値を採用することが
可能である。
れると、第２のチャネル形成領域１１２内のキャリアに
は電子障壁ＶB を越えるポテンシャルないしは運動エネ
ルギーが与えられ、キャリアは第１層１３２ａによる電
子障壁を越えて第２のゲート絶縁膜１３２内に注入され
る。上記した条件Ｂが満足されると、電位障壁ＶB を越
えたキャリアは第２層へ誘引されて蓄積される。なお、
第２のゲート電極１４２への印加電位（条件Ｄ）に関し
ては、後述するように、更に小さい値を採用することが
可能である。
【００３７】ここで、本実施形態では第２のゲート電極
１３２が３層構造であり、第２のチャネル形成領域１１
２から電位障壁を越えて第２のゲート絶縁膜１３２に注
入されたキャリアは、ゲート電極１４２側への注入（ト
ンネル遷移）が当該ゲート絶縁膜１３２の第３層１３２
ｃによる電位障壁によって阻止される。したがって、第
２層１３２ｂを薄くしてもキャリアを十分に捕獲するこ
とが可能となる。
１３２が３層構造であり、第２のチャネル形成領域１１
２から電位障壁を越えて第２のゲート絶縁膜１３２に注
入されたキャリアは、ゲート電極１４２側への注入（ト
ンネル遷移）が当該ゲート絶縁膜１３２の第３層１３２
ｃによる電位障壁によって阻止される。したがって、第
２層１３２ｂを薄くしてもキャリアを十分に捕獲するこ
とが可能となる。
【００３８】このように、本実施形態ではゲート絶縁膜
１３２を３層構造としたので第２層１３２ｂを薄くする
ことができ、結果的に、第２のゲート絶縁膜１３２全体
を薄くすることができる。したがって、前記式(1) の右
辺第３項［（ｔi2／εi2）…＋ＶS ）1/2 ｝］の値は、
浮遊ゲート形メモリやＭＮＯＳメモリの場合の約半分と
なる。絶対的な値で示せば１Ｖ程度の低電圧化が可能と
なり、前記第２のゲート電極電位ＶG2B は４．１Ｖ＋Δ
Ｖｔｈとなる。そして、第２のゲート絶縁膜１３２に流
れるプログラム電流を従来のＭＯＮＯＳの場合より１桁
以上大きくすることができるので、プログラム時間は１
桁以下に小さくなる。
１３２を３層構造としたので第２層１３２ｂを薄くする
ことができ、結果的に、第２のゲート絶縁膜１３２全体
を薄くすることができる。したがって、前記式(1) の右
辺第３項［（ｔi2／εi2）…＋ＶS ）1/2 ｝］の値は、
浮遊ゲート形メモリやＭＮＯＳメモリの場合の約半分と
なる。絶対的な値で示せば１Ｖ程度の低電圧化が可能と
なり、前記第２のゲート電極電位ＶG2B は４．１Ｖ＋Δ
Ｖｔｈとなる。そして、第２のゲート絶縁膜１３２に流
れるプログラム電流を従来のＭＯＮＯＳの場合より１桁
以上大きくすることができるので、プログラム時間は１
桁以下に小さくなる。
【００３９】なお、チャネルホットエレクトロン（ＣＨ
Ｅ）注入の場合も、キャリアがドレイン近傍のチャネル
形成領域表面で、ホットキャリアの平均自由行程Ｌｏ
（≦１０ｎｍ）の数倍以内の距離でエネルギを与えられ
た場合は、ステップチャネル構造（S. Ogura, A. Hori,
J. Kato, M. Yamanaka, S. Odanaka, H. Fujimoto, K.
Akamatsu, T. Ogura, M. Kojima and H. Kotani, “Low
Voltage, Low Current, High Speed Program Step Spl
it Gate Cell with Ballistic Direct Injection for E
EPROM/Flash", 1998 IEDM, Technical Digest, 36.5,
p.987 ）の採用によるバリスティック効果により、前記
（１）式のゲート電位ＶG2B よりもさらに小さいゲート
電位（第２のゲート電極電位；たとえば、１〜２Ｖ）で
キャリアは電位障壁を越え、かつ第２層まで到達するこ
とができる。以下、このときのゲート電極電位をＶB −
φGBと表現する。ここで、φGBはゲート材料と第２のチ
ャネル形成領域との仕事関数差である。
Ｅ）注入の場合も、キャリアがドレイン近傍のチャネル
形成領域表面で、ホットキャリアの平均自由行程Ｌｏ
（≦１０ｎｍ）の数倍以内の距離でエネルギを与えられ
た場合は、ステップチャネル構造（S. Ogura, A. Hori,
J. Kato, M. Yamanaka, S. Odanaka, H. Fujimoto, K.
Akamatsu, T. Ogura, M. Kojima and H. Kotani, “Low
Voltage, Low Current, High Speed Program Step Spl
it Gate Cell with Ballistic Direct Injection for E
EPROM/Flash", 1998 IEDM, Technical Digest, 36.5,
p.987 ）の採用によるバリスティック効果により、前記
（１）式のゲート電位ＶG2B よりもさらに小さいゲート
電位（第２のゲート電極電位；たとえば、１〜２Ｖ）で
キャリアは電位障壁を越え、かつ第２層まで到達するこ
とができる。以下、このときのゲート電極電位をＶB −
φGBと表現する。ここで、φGBはゲート材料と第２のチ
ャネル形成領域との仕事関数差である。
【００４０】なお、前記ステップチャネル構造が存在し
なくても、キャリアが格子散乱されることにより前記電
位障壁よりも十分に大きなエネルギが与えられれば、こ
れにより第２のゲート電極からの補助電界は、ゼロを含
めてさらに小さくても良いので、前記と同様に、（１）
式のゲート電位ＶG2B よりもさらに小さいゲート電位で
キャリア注入が達成される。
なくても、キャリアが格子散乱されることにより前記電
位障壁よりも十分に大きなエネルギが与えられれば、こ
れにより第２のゲート電極からの補助電界は、ゼロを含
めてさらに小さくても良いので、前記と同様に、（１）
式のゲート電位ＶG2B よりもさらに小さいゲート電位で
キャリア注入が達成される。
【００４１】以上の各条件により、キャリアは第２のチ
ャネル形成領域１１２の一部分から第２のゲート絶縁膜
１３２内に注入され、キャリアは平面から見て部分的に
蓄積される。キャリアの蓄積が始まると、その部分の電
界が弱くなって、更にその周囲への注入が行われる。
ャネル形成領域１１２の一部分から第２のゲート絶縁膜
１３２内に注入され、キャリアは平面から見て部分的に
蓄積される。キャリアの蓄積が始まると、その部分の電
界が弱くなって、更にその周囲への注入が行われる。
【００４２】次いで、上記したメモリセルにおけるキャ
リアの消去（引き抜き）メカニズムについて説明する。
本実施形態では、第２のゲート絶縁膜１３２として上記
した３層構造を採用したので、以下の２通りの消去メカ
ニズムを選択的に利用することができる。
リアの消去（引き抜き）メカニズムについて説明する。
本実施形態では、第２のゲート絶縁膜１３２として上記
した３層構造を採用したので、以下の２通りの消去メカ
ニズムを選択的に利用することができる。
【００４３】(a) 第１の消去メカニズム 第２のゲート電極１４２へキャリア電荷と同極性の電位
を供給し、第２のゲート絶縁膜１３２の第２層１３２ｂ
に注入・捕獲されているキャリアを、第１層１３２ａを
通してチャネル形成領域へトンネルバックさせる（この
ときに必要な絶縁膜中の平均電界は８ＭＶ／ｃｍ程
度）。この消去メカニズムを採用するためには、第３層
１３２ｃよりも第１層１３２ａのキャリアトンネル確率
を高く設定しておくことが望ましい。
を供給し、第２のゲート絶縁膜１３２の第２層１３２ｂ
に注入・捕獲されているキャリアを、第１層１３２ａを
通してチャネル形成領域へトンネルバックさせる（この
ときに必要な絶縁膜中の平均電界は８ＭＶ／ｃｍ程
度）。この消去メカニズムを採用するためには、第３層
１３２ｃよりも第１層１３２ａのキャリアトンネル確率
を高く設定しておくことが望ましい。
【００４４】具体的には、各電位障壁層１３２ａ、１３
２ｃの材質が同じであるならば、第１層１３２ａの厚さ
を第３層１３２ｃよりも薄くする。厚さを同一とするな
らば、第２層１３２ｂから見た場合の、キャリアに対す
る第１、２層間のバリア高が第３、２層間のバリア高よ
り低くなる材料の組み合わせを採用する。
２ｃの材質が同じであるならば、第１層１３２ａの厚さ
を第３層１３２ｃよりも薄くする。厚さを同一とするな
らば、第２層１３２ｂから見た場合の、キャリアに対す
る第１、２層間のバリア高が第３、２層間のバリア高よ
り低くなる材料の組み合わせを採用する。
【００４５】(b) 第２の消去メカニズム 第２のゲート電極１４２へキャリアと異なる極性の電位
を供給し、第２のゲート絶縁膜１３２の第２層１３２ｂ
に注入・捕獲されているキャリアを第３層１３２ｃをト
ンネル遷移させて引き抜く。この消去メカニズムを採用
するためには、第１層１３２ａよりも第３層１３２ｃの
キャリアトンネル確率を高く設定しておくことが望まし
い。
を供給し、第２のゲート絶縁膜１３２の第２層１３２ｂ
に注入・捕獲されているキャリアを第３層１３２ｃをト
ンネル遷移させて引き抜く。この消去メカニズムを採用
するためには、第１層１３２ａよりも第３層１３２ｃの
キャリアトンネル確率を高く設定しておくことが望まし
い。
【００４６】具体的には、各電位障壁層の材質が同じで
あるならば、第３層１３２ｃの厚さを第１層１３２ａよ
りも薄くする。厚さを同一とするならば、第２層１３２
ｂから見た場合の、キャリアに対する第３、２層間のバ
リア高を第１、２層間のバリア高より低くする材料の組
み合わせを採用する。
あるならば、第３層１３２ｃの厚さを第１層１３２ａよ
りも薄くする。厚さを同一とするならば、第２層１３２
ｂから見た場合の、キャリアに対する第３、２層間のバ
リア高を第１、２層間のバリア高より低くする材料の組
み合わせを採用する。
【００４７】ここで、上記した第１の消去メカニズムを
採用すると、プログラム時と消去時とで極性の異なる電
位を第２のゲート電極１４２へ供給する必要がある。す
なわち、キャリアを電子とした場合、プログラム時には
正電位を印加するのに対して、消去時には負電位を印加
する必要がある。しかしながら、ＬＳＩ上で異極性の高
電位を発生させるためには余分な回路技術が必要とな
り、負電位発生部分を分離するための構造等の追加が必
要となって製造コストを上昇させる。
採用すると、プログラム時と消去時とで極性の異なる電
位を第２のゲート電極１４２へ供給する必要がある。す
なわち、キャリアを電子とした場合、プログラム時には
正電位を印加するのに対して、消去時には負電位を印加
する必要がある。しかしながら、ＬＳＩ上で異極性の高
電位を発生させるためには余分な回路技術が必要とな
り、負電位発生部分を分離するための構造等の追加が必
要となって製造コストを上昇させる。
【００４８】これに対して、本実施形態では、特に第２
の消去メカニズムを採用することにより、同一極性でレ
ベルの異なる電位を第２のゲート電極１４２へ供給する
だけで、キャリアの注入および引き抜きの双方が可能と
なる。
の消去メカニズムを採用することにより、同一極性でレ
ベルの異なる電位を第２のゲート電極１４２へ供給する
だけで、キャリアの注入および引き抜きの双方が可能と
なる。
【００４９】すなわち、本実施形態では第２のゲート絶
縁膜１３２を３層構造とし、第２のゲート電極１４２と
の界面にも電位障壁層としての第３層１３２ｃを配置し
たので、電荷蓄積機能を有する第２層１３２ｂを薄膜化
でき、その結果、第３層１３２ｃのトンネル遷移による
ゲート側へのキャリア引き抜きが可能になる。しかしな
がら、キャリアをゲート側へ引き抜くのための電位を第
２のゲート電極１４２へ印加すると、この電位による電
界がチャネル形成領域１１２内のキャリアへも作用す
る。
縁膜１３２を３層構造とし、第２のゲート電極１４２と
の界面にも電位障壁層としての第３層１３２ｃを配置し
たので、電荷蓄積機能を有する第２層１３２ｂを薄膜化
でき、その結果、第３層１３２ｃのトンネル遷移による
ゲート側へのキャリア引き抜きが可能になる。しかしな
がら、キャリアをゲート側へ引き抜くのための電位を第
２のゲート電極１４２へ印加すると、この電位による電
界がチャネル形成領域１１２内のキャリアへも作用す
る。
【００５０】ここで、チャネル形成領域から第２のゲー
ト絶縁膜１３２へのキャリア注入をトンネル遷移により
行う従来のメモリ構造では、チャネル形成領域の表面に
形成される絶縁膜（本実施形態の第１層１３２ａに相
当）のキャリアトンネル確率が高く設定されているの
で、第２のゲート電極１４２への印加電位により発生す
る電界により、チャネル形成領域１１２から第２のゲー
ト絶縁膜１３２へのトンネル注入が同時に発生し、実質
上、第２のゲート絶縁膜１３２からキャリアを引き抜く
ことができない。
ト絶縁膜１３２へのキャリア注入をトンネル遷移により
行う従来のメモリ構造では、チャネル形成領域の表面に
形成される絶縁膜（本実施形態の第１層１３２ａに相
当）のキャリアトンネル確率が高く設定されているの
で、第２のゲート電極１４２への印加電位により発生す
る電界により、チャネル形成領域１１２から第２のゲー
ト絶縁膜１３２へのトンネル注入が同時に発生し、実質
上、第２のゲート絶縁膜１３２からキャリアを引き抜く
ことができない。
【００５１】これに対して、本実施形態ではチャネル形
成領域１１２から第２のゲート絶縁膜１３２へのキャリ
ア注入を、トンネル遷移ではなく電位障壁越えにより行
うので、第２のゲート絶縁膜１３２のうち、第１層１３
２ａ（チャネル形成領域側）のキャリアトンネル確率を
十分に低くすることができる。したがって、消去時に第
２のゲート電極１４２を高電位としても、チャネル形成
領域から第２のゲート絶縁膜１３２へのトンネル注入量
を無視できるほど少量に抑えながら、注入済みのキャリ
アを第３層１３２ｃからトンネル遷移により大量に引き
抜くことができる。
成領域１１２から第２のゲート絶縁膜１３２へのキャリ
ア注入を、トンネル遷移ではなく電位障壁越えにより行
うので、第２のゲート絶縁膜１３２のうち、第１層１３
２ａ（チャネル形成領域側）のキャリアトンネル確率を
十分に低くすることができる。したがって、消去時に第
２のゲート電極１４２を高電位としても、チャネル形成
領域から第２のゲート絶縁膜１３２へのトンネル注入量
を無視できるほど少量に抑えながら、注入済みのキャリ
アを第３層１３２ｃからトンネル遷移により大量に引き
抜くことができる。
【００５２】なお、上記した第２の消去メカニズムを採
用するのであれば、第１層１３２ａとしてはシリコン酸
化膜（Ｏ）、シリコン酸化窒化膜（ＯＮ）等が望まし
く、膜厚は３ｎｍ以上が望ましい。第２層１３２ｂとし
ては、シリコン窒化膜（Ｎ）、酸化タンタル膜（Ｔ）が
望ましく、低電圧プログラムのためにはシリコン窒化膜
を１０ｎｍ以下にすることが望ましいが、４ｎｍでも動
作が確認されている。
用するのであれば、第１層１３２ａとしてはシリコン酸
化膜（Ｏ）、シリコン酸化窒化膜（ＯＮ）等が望まし
く、膜厚は３ｎｍ以上が望ましい。第２層１３２ｂとし
ては、シリコン窒化膜（Ｎ）、酸化タンタル膜（Ｔ）が
望ましく、低電圧プログラムのためにはシリコン窒化膜
を１０ｎｍ以下にすることが望ましいが、４ｎｍでも動
作が確認されている。
【００５３】第２層１３２ｂのシリコン窒化膜は第１
層、第３層に用いられるシリコン酸化窒化膜よもり原子
パーセントで少量の酸素を含有していても良い。酸化タ
ンタル膜の膜厚は５０nm以下が望ましい。第３層はシリ
コン酸化膜（Ｏ）またはシリコン酸化窒化膜（ＯＮ）が
望ましく、その膜厚は２nm以上が望ましい。
層、第３層に用いられるシリコン酸化窒化膜よもり原子
パーセントで少量の酸素を含有していても良い。酸化タ
ンタル膜の膜厚は５０nm以下が望ましい。第３層はシリ
コン酸化膜（Ｏ）またはシリコン酸化窒化膜（ＯＮ）が
望ましく、その膜厚は２nm以上が望ましい。
【００５４】すなわち、第２のゲート絶縁膜１３２の第
１／第２／第３層の組み合わせは、Ｏ／Ｎ／Ｏ、ＯＮ／
Ｎ／Ｏ、ＯＮ／Ｎ／ＯＮ、Ｏ／Ｎ／ＯＮ、Ｏ／Ｔ／Ｏ、
ＯＮ／Ｔ／Ｏ、ＯＮ／Ｔ／ＯＮ、Ｏ／Ｔ／ＯＮが可能で
ある。
１／第２／第３層の組み合わせは、Ｏ／Ｎ／Ｏ、ＯＮ／
Ｎ／Ｏ、ＯＮ／Ｎ／ＯＮ、Ｏ／Ｎ／ＯＮ、Ｏ／Ｔ／Ｏ、
ＯＮ／Ｔ／Ｏ、ＯＮ／Ｔ／ＯＮ、Ｏ／Ｔ／ＯＮが可能で
ある。
【００５５】第１層１３２ａを３〜４ｎｍのシリコン酸
化膜またはシリコン酸化窒化膜、第３層を２〜４ｎｍの
シリコン酸化膜またはシリコン酸化窒化膜で構成すれ
ば、低電圧で同一極性のゲート電圧でプログラムおよび
消去が可能なメモリセルを実現できる。
化膜またはシリコン酸化窒化膜、第３層を２〜４ｎｍの
シリコン酸化膜またはシリコン酸化窒化膜で構成すれ
ば、低電圧で同一極性のゲート電圧でプログラムおよび
消去が可能なメモリセルを実現できる。
【００５６】なお、第１層としてシリコン酸化膜、第３
層としてシリコン酸化窒化膜を採用するのであれば、両
者の膜厚は同じでよい。これは、シリコン酸化窒化膜の
方が第２層からみた際のキャリア障壁が低く、同じ膜厚
であっても第３層の方がキャリアトンネル確率が大きく
なるからである。また、各層とも酸化窒化膜を採用する
のであれば、第３層の膜厚を第１層よりも薄くすること
ができる。
層としてシリコン酸化窒化膜を採用するのであれば、両
者の膜厚は同じでよい。これは、シリコン酸化窒化膜の
方が第２層からみた際のキャリア障壁が低く、同じ膜厚
であっても第３層の方がキャリアトンネル確率が大きく
なるからである。また、各層とも酸化窒化膜を採用する
のであれば、第３層の膜厚を第１層よりも薄くすること
ができる。
【００５７】ところで、ドレイン領域１２２に前記条件
Ｃの（ＶB −２φF2）以上の電位を供給したとき、ドレ
イン領域１２２から第２のチャネル形成領域１１２の表
面に空乏層が広がり、これが第１のチャネル形成領域１
１１にまで達してしまうと、第２のチャネル形成領域１
１２においてキャリアに与えられる電位差すなわちエネ
ルギが低下し、第２のゲート絶縁膜１３２へのキャリア
注入効率が低下してしまう。
Ｃの（ＶB −２φF2）以上の電位を供給したとき、ドレ
イン領域１２２から第２のチャネル形成領域１１２の表
面に空乏層が広がり、これが第１のチャネル形成領域１
１１にまで達してしまうと、第２のチャネル形成領域１
１２においてキャリアに与えられる電位差すなわちエネ
ルギが低下し、第２のゲート絶縁膜１３２へのキャリア
注入効率が低下してしまう。
【００５８】このようなキャリア注入効率の低下を防止
するためには、第２のチャネル形成領域１１２の不純物
濃度Ｎb2を第１のチャネル形成領域１１１の不純物濃度
Ｎb1よりも高く設定することが望ましい。不純物濃度Ｎ
b2のおおよその目安としては、第２のチャネル形成領域
１１２の実効チャネル長をＬeff としたとき、次式
（２）で与えられる値が望ましい。 Ｎb2＞εsi（ＶB −２φF2）／ｑＬeff 2 …（２） 上記した式（２）によれば、実効チャネル長Ｌeff が６
０nmのときにはＮb2は４Ｅ１７cm-3以上が必要である。
なお、式（２）から明らかなように、第２のチャネル形
成領域１１２の実効チャネル長Ｌeff が半分になれば、
不純物濃度は４倍となる。
するためには、第２のチャネル形成領域１１２の不純物
濃度Ｎb2を第１のチャネル形成領域１１１の不純物濃度
Ｎb1よりも高く設定することが望ましい。不純物濃度Ｎ
b2のおおよその目安としては、第２のチャネル形成領域
１１２の実効チャネル長をＬeff としたとき、次式
（２）で与えられる値が望ましい。 Ｎb2＞εsi（ＶB −２φF2）／ｑＬeff 2 …（２） 上記した式（２）によれば、実効チャネル長Ｌeff が６
０nmのときにはＮb2は４Ｅ１７cm-3以上が必要である。
なお、式（２）から明らかなように、第２のチャネル形
成領域１１２の実効チャネル長Ｌeff が半分になれば、
不純物濃度は４倍となる。
【００５９】上記した式（２）は、第２のチャネル形成
領域１１２の不純物濃度が一様であり、かつドレイン領
域も同じ不純物濃度部分を有する場合の関係であり、第
２のチャネル形成領域１１２を部分的に高濃度とした
り、ドレイン領域１２２を更に高濃度とするのであれ
ば、更に大きな値に設定する必要がある。
領域１１２の不純物濃度が一様であり、かつドレイン領
域も同じ不純物濃度部分を有する場合の関係であり、第
２のチャネル形成領域１１２を部分的に高濃度とした
り、ドレイン領域１２２を更に高濃度とするのであれ
ば、更に大きな値に設定する必要がある。
【００６０】なお、第２のチャネル形成領域１１２の不
純物濃度が第１のチャネル形成領域１１１よりも高く設
定されていることは、ドレイン・ソース間に電圧を印加
した時に、ドレイン領域からのパンチスルー電圧（より
大きな逆バイアスをドレインへ供給する）の方がソース
領域からのパンチスルー電圧よりも小さくなることで確
認できる。
純物濃度が第１のチャネル形成領域１１１よりも高く設
定されていることは、ドレイン・ソース間に電圧を印加
した時に、ドレイン領域からのパンチスルー電圧（より
大きな逆バイアスをドレインへ供給する）の方がソース
領域からのパンチスルー電圧よりも小さくなることで確
認できる。
【００６１】次いで、上記した構成の不揮発性メモリセ
ルを行列のマトリックス状に配列して構成される不揮発
性メモリアレイについて説明する。図３は、第１の不揮
発性メモリアレイの接続方法の一例を示している。
ルを行列のマトリックス状に配列して構成される不揮発
性メモリアレイについて説明する。図３は、第１の不揮
発性メモリアレイの接続方法の一例を示している。
【００６２】各メモリセルのソース領域（Ｓ）１２１
は、同一行同士がビット線ＬB により相互接続されてい
る。ドレイン領域（Ｄ）１２２は、行方向に隣接するメ
モリセル同士で共通接続されると共に、その同一列同士
が共通線ＬC により相互接続されている。第１のゲート
電極（Ｇ1 ）１４１は、同一列同士がワード線ＬW によ
り相互接続されている。第２のゲート電極（Ｇ2 ）１４
２は、同一列同士が制御線ＬC により相互接続されてい
る。
は、同一行同士がビット線ＬB により相互接続されてい
る。ドレイン領域（Ｄ）１２２は、行方向に隣接するメ
モリセル同士で共通接続されると共に、その同一列同士
が共通線ＬC により相互接続されている。第１のゲート
電極（Ｇ1 ）１４１は、同一列同士がワード線ＬW によ
り相互接続されている。第２のゲート電極（Ｇ2 ）１４
２は、同一列同士が制御線ＬC により相互接続されてい
る。
【００６３】図４は、第２の不揮発性メモリアレイの接
続方法を示している。各不揮発性メモリセルのソース領
域（Ｓ）１２１は、同一行同士がビット線ＬB により相
互接続されている。行方向に隣接するメモリセルの各ド
レイン領域（Ｄ）１２２同士は、相互に接続されると共
に列方向にも共通線ＬC により相互接続されている。第
１のゲート電極（Ｇ1 ）１４１は、同一列同士がワード
線ＬW により相互接続されている。第２のゲート電極
（Ｇ2 ）１４２は、同一行同士が制御線ＬC により相互
接続されている。
続方法を示している。各不揮発性メモリセルのソース領
域（Ｓ）１２１は、同一行同士がビット線ＬB により相
互接続されている。行方向に隣接するメモリセルの各ド
レイン領域（Ｄ）１２２同士は、相互に接続されると共
に列方向にも共通線ＬC により相互接続されている。第
１のゲート電極（Ｇ1 ）１４１は、同一列同士がワード
線ＬW により相互接続されている。第２のゲート電極
（Ｇ2 ）１４２は、同一行同士が制御線ＬC により相互
接続されている。
【００６４】図５は、前記第１および第２の接続方法に
おけるメモリアレイのプログラム方法を示した信号波形
図である。
おけるメモリアレイのプログラム方法を示した信号波形
図である。
【００６５】選択したメモリセルをプログラム（書き込
み）する際、そのワード線ＬW には、第１のゲート電極
１４１のゲート閾値電圧Ｖth1 よりも高い電位ＶWPR1を
印加して第１のチャネル形成領域１１１にチャネルを形
成する。選択されている共通線（第２のゲート電極１４
２）ＬC には、前記条件Ｃに従って（ＶB −２φF2）よ
りも高い電位を印加し、非選択の共通線ＬC には、接合
降伏電圧よりも低い逆バイアス方向の任意電位を印加す
る。選択されている制御線（ドレイン１２２）ＬS に
は、前記条件Ｄに従って、前記（１）式のＶG2B （また
は、ＶB −２φGB）よりも高い電位を印加し、非選択の
制御線ＬS には、トンネル電流によるプログラムが生じ
ない程度の所定電位を印加する。
み）する際、そのワード線ＬW には、第１のゲート電極
１４１のゲート閾値電圧Ｖth1 よりも高い電位ＶWPR1を
印加して第１のチャネル形成領域１１１にチャネルを形
成する。選択されている共通線（第２のゲート電極１４
２）ＬC には、前記条件Ｃに従って（ＶB −２φF2）よ
りも高い電位を印加し、非選択の共通線ＬC には、接合
降伏電圧よりも低い逆バイアス方向の任意電位を印加す
る。選択されている制御線（ドレイン１２２）ＬS に
は、前記条件Ｄに従って、前記（１）式のＶG2B （また
は、ＶB −２φGB）よりも高い電位を印加し、非選択の
制御線ＬS には、トンネル電流によるプログラムが生じ
ない程度の所定電位を印加する。
【００６６】ビット線ＬB には、前記ワード線ＬW に供
給される電位ＶWPR1から前記ゲート閾値電圧Ｖth1 分を
引いた値（ＶWPr1−Ｖth1 ）よりも高い所定電位ＶBPr
が予め印加されており、プログラム時には、前記差分値
（ＶWPr1−Ｖth1 ）よりも高い電位ＶBPr1または低い電
位ＶBPr0を、記憶データの内容に応じて印加する。この
とき、ビット線ＬB への印加電位ＶBPr0を、破線で示し
たように可変制御すれば、情報を多値にプログラムする
ことができる。
給される電位ＶWPR1から前記ゲート閾値電圧Ｖth1 分を
引いた値（ＶWPr1−Ｖth1 ）よりも高い所定電位ＶBPr
が予め印加されており、プログラム時には、前記差分値
（ＶWPr1−Ｖth1 ）よりも高い電位ＶBPr1または低い電
位ＶBPr0を、記憶データの内容に応じて印加する。この
とき、ビット線ＬB への印加電位ＶBPr0を、破線で示し
たように可変制御すれば、情報を多値にプログラムする
ことができる。
【００６７】以上のプログラム動作により、ソース領域
１２１からチャネル形成領域に注入されたキャリアが、
第２のチャネル形成領域１１２と第２のゲート絶縁膜１
３２（第１層１３２ａ）との間の電位障壁を乗り越えて
第２層１３２ｂへ注入され、ビット線ＬB への印加電位
に応じた情報が不揮発的に記憶されることになる。
１２１からチャネル形成領域に注入されたキャリアが、
第２のチャネル形成領域１１２と第２のゲート絶縁膜１
３２（第１層１３２ａ）との間の電位障壁を乗り越えて
第２層１３２ｂへ注入され、ビット線ＬB への印加電位
に応じた情報が不揮発的に記憶されることになる。
【００６８】一方、選択したメモリセルの記憶データを
読み出す際は、そのメモリセルのビット線ＬB に逆バイ
アス電位ＶBRD を印加し、制御線ＬS には、第２のゲー
ト電極１４２のゲート閾値電位Ｖth2 よりも高い電位Ｖ
CRD を印加し、ワード線ＬWには、第１のゲート電極１
４１のプログラムされたゲート閾値電圧Ｖth1 のうち、
小さい方の値よりも高い電位ＶWRD を印加する。そし
て、この状態でビット線ＬB に流れる電流ｉWRD をセン
スアンプにより検知することでメモリセルのオン／オフ
を判定、すなわち記憶データを判定する。なお、電流を
直接検知するのではなく、ビット線を充電した電荷の放
電速度（電位変化）で記憶データを代表するようにして
も良い。
読み出す際は、そのメモリセルのビット線ＬB に逆バイ
アス電位ＶBRD を印加し、制御線ＬS には、第２のゲー
ト電極１４２のゲート閾値電位Ｖth2 よりも高い電位Ｖ
CRD を印加し、ワード線ＬWには、第１のゲート電極１
４１のプログラムされたゲート閾値電圧Ｖth1 のうち、
小さい方の値よりも高い電位ＶWRD を印加する。そし
て、この状態でビット線ＬB に流れる電流ｉWRD をセン
スアンプにより検知することでメモリセルのオン／オフ
を判定、すなわち記憶データを判定する。なお、電流を
直接検知するのではなく、ビット線を充電した電荷の放
電速度（電位変化）で記憶データを代表するようにして
も良い。
【００６９】なお、メモリセルの接続方法およびプログ
ラム方法は上記した方法に限定されず、以下のように変
形させても良い。
ラム方法は上記した方法に限定されず、以下のように変
形させても良い。
【００７０】図６は、第１変形例の接続方法を示した図
であり、各不揮発性メモリセルのソース領域（Ｓ）１２
１は、行方向に隣接するメモリセル同士で共通接続され
ると共に、その同一列同士が共通線ＬC により相互接続
されている。ドレイン領域（Ｄ）１２２は、同一行同士
がビット線ＬB により相互接続されている。第１のゲー
ト電極（Ｇ1 ）１４１は、同一列同士がワード線ＬW に
より相互接続されている。第２のゲート電極（Ｇ2 ）１
４２は、同一列同士が制御線ＬC により相互接続されて
いる。
であり、各不揮発性メモリセルのソース領域（Ｓ）１２
１は、行方向に隣接するメモリセル同士で共通接続され
ると共に、その同一列同士が共通線ＬC により相互接続
されている。ドレイン領域（Ｄ）１２２は、同一行同士
がビット線ＬB により相互接続されている。第１のゲー
ト電極（Ｇ1 ）１４１は、同一列同士がワード線ＬW に
より相互接続されている。第２のゲート電極（Ｇ2 ）１
４２は、同一列同士が制御線ＬC により相互接続されて
いる。
【００７１】図７は、第２変形例の接続方法を示した図
であり、各不揮発性メモリセルのソース領域１２１は、
行方向に隣接するメモリセル同士で共通接続されると共
に、その同一列同士が共通線ＬC により相互接続されて
いる。ドレイン領域１２２は、同一行同士がビット線Ｌ
B により相互接続され、第１のゲート電極１４１は、同
一列同士がワード線ＬW により相互接続され、第２のゲ
ート電極１４２は、同一行同士が制御線ＬS により相互
接続されている。
であり、各不揮発性メモリセルのソース領域１２１は、
行方向に隣接するメモリセル同士で共通接続されると共
に、その同一列同士が共通線ＬC により相互接続されて
いる。ドレイン領域１２２は、同一行同士がビット線Ｌ
B により相互接続され、第１のゲート電極１４１は、同
一列同士がワード線ＬW により相互接続され、第２のゲ
ート電極１４２は、同一行同士が制御線ＬS により相互
接続されている。
【００７２】図８は、本発明を適用した不揮発性メモリ
セルの第２実施形態の断面図であり、前記と同一の符号
は同一または同等部分を表している。
セルの第２実施形態の断面図であり、前記と同一の符号
は同一または同等部分を表している。
【００７３】本実施形態では、第１のゲート電極１４１
およびそのゲート絶縁膜１３１と第２のゲート電極１４
２およびそのゲート絶縁膜１３２との端部における重な
り具合が前記第１実施形態とは逆であり、第１のゲート
電極１４１およびそのゲート絶縁膜１３１が第２のゲー
ト電極１４２のソース側の表面および端面を覆うように
延設されている。
およびそのゲート絶縁膜１３１と第２のゲート電極１４
２およびそのゲート絶縁膜１３２との端部における重な
り具合が前記第１実施形態とは逆であり、第１のゲート
電極１４１およびそのゲート絶縁膜１３１が第２のゲー
ト電極１４２のソース側の表面および端面を覆うように
延設されている。
【００７４】図９は、本発明を適用した不揮発性メモリ
セルの第３実施形態の断面図であり、前記と同一の符号
は同一または同等部分を表している。本実施形態では、
第１および第２のゲート電極１４１、１４２が第２のゲ
ート絶縁膜１３２を挟んで並列配置され、当該第２のゲ
ート絶縁膜１３２によって相互に絶縁されている。
セルの第３実施形態の断面図であり、前記と同一の符号
は同一または同等部分を表している。本実施形態では、
第１および第２のゲート電極１４１、１４２が第２のゲ
ート絶縁膜１３２を挟んで並列配置され、当該第２のゲ
ート絶縁膜１３２によって相互に絶縁されている。
【００７５】なお、上記した第１ないし第３実施形態で
は、第１および第２のゲート電極１４１、１４２を第１
または第２のゲート絶縁膜１３１、１３２で相互に絶縁
するものとして説明したが、他の（第３の）絶縁膜で絶
縁しても良いし、あるいは第１または第２のゲート絶縁
膜１３２、１３２と他の絶縁膜とを併用して多重に絶縁
しても良い。
は、第１および第２のゲート電極１４１、１４２を第１
または第２のゲート絶縁膜１３１、１３２で相互に絶縁
するものとして説明したが、他の（第３の）絶縁膜で絶
縁しても良いし、あるいは第１または第２のゲート絶縁
膜１３２、１３２と他の絶縁膜とを併用して多重に絶縁
しても良い。
【００７６】また、図１０に代表して示したように、第
１のゲート電極１４１と第２のゲート電極１４２との間
の結合容量を減少させて駆動速度を改善するために、第
１のゲート電極１４１の上面に予め窒化膜１４１ｂを形
成したり、ゲート電極１４１の端面を酸化して酸化膜１
４１ａを形成したり、あるいは酸化膜１４１ａの代わり
に、ゲート電極１４１の側面に絶縁部材としてのサイド
ウォール（図示せず）を形成しても良い。前記サイドウ
ォールは、たとえば基板１０の主表面に絶縁層を一様に
形成し、これを異方性エッチングにより選択的に除去す
ることにより形成できる。
１のゲート電極１４１と第２のゲート電極１４２との間
の結合容量を減少させて駆動速度を改善するために、第
１のゲート電極１４１の上面に予め窒化膜１４１ｂを形
成したり、ゲート電極１４１の端面を酸化して酸化膜１
４１ａを形成したり、あるいは酸化膜１４１ａの代わり
に、ゲート電極１４１の側面に絶縁部材としてのサイド
ウォール（図示せず）を形成しても良い。前記サイドウ
ォールは、たとえば基板１０の主表面に絶縁層を一様に
形成し、これを異方性エッチングにより選択的に除去す
ることにより形成できる。
【００７７】図１１は、本発明を適用した不揮発性メモ
リセルの第４実施形態の断面図、図１２は、その等価回
路を示した図であり、前記と同一の符号は同一または同
等部分を表している。本実施形態では、１つのメモリセ
ルに２ビット分のデータを独立的に保持できるようにし
た点に特徴がある。
リセルの第４実施形態の断面図、図１２は、その等価回
路を示した図であり、前記と同一の符号は同一または同
等部分を表している。本実施形態では、１つのメモリセ
ルに２ビット分のデータを独立的に保持できるようにし
た点に特徴がある。
【００７８】基板１０の表面にはウエル１０１が形成さ
れ、その表面には一対のｎ+ ソース／ドレイン領域（Ｓ
Ｄ1 ）２２１、（ＳＤ2 ）２２２が離間して形成されて
いる。各ソース／ドレイン領域２２１、２２２間のチャ
ネル形成領域には、第１のチャネル形成領域２１１なら
びに第２の一方側および他方側チャネル形成領域２１２
Ｌ、２１２Ｒがチャネル方向に沿って形成されている。
第２の各チャネル形成領域２１２Ｌ、２１２Ｒは、それ
ぞれ各ソース／ドレイン領域２２１、２２２に隣接配置
され、第１のチャネル形成領域２１１は第２の各チャネ
ル形成領域２１２Ｌ、２１２Ｒ間に配置されている。
れ、その表面には一対のｎ+ ソース／ドレイン領域（Ｓ
Ｄ1 ）２２１、（ＳＤ2 ）２２２が離間して形成されて
いる。各ソース／ドレイン領域２２１、２２２間のチャ
ネル形成領域には、第１のチャネル形成領域２１１なら
びに第２の一方側および他方側チャネル形成領域２１２
Ｌ、２１２Ｒがチャネル方向に沿って形成されている。
第２の各チャネル形成領域２１２Ｌ、２１２Ｒは、それ
ぞれ各ソース／ドレイン領域２２１、２２２に隣接配置
され、第１のチャネル形成領域２１１は第２の各チャネ
ル形成領域２１２Ｌ、２１２Ｒ間に配置されている。
【００７９】第１のチャネル形成領域２１１の表面に
は、第１のゲート絶縁膜１３１を介して第１のゲート電
極（Ｇ1 ）２４１が形成されている。第２の一方側チャ
ネル形成領域２１２Ｌの表面には、電荷保持機能を有す
る第２の一方側ゲート絶縁膜１３２Ｌを介して第２の一
方側ゲート電極（Ｇ2 ）２４２Ｌが形成されている。第
２の一方側ゲート電極２４２Ｌおよびその絶縁膜１３２
Ｌは、前記第１のゲート電極２４１のソース／ドレイン
領域２２１側の一部および端面を覆うように延設され、
第１のゲート電極１３１および第２の一方側ゲート電極
１３２Ｌは、前記第２の一方側ゲート絶縁膜１３２Ｌに
よって相互に絶縁される。
は、第１のゲート絶縁膜１３１を介して第１のゲート電
極（Ｇ1 ）２４１が形成されている。第２の一方側チャ
ネル形成領域２１２Ｌの表面には、電荷保持機能を有す
る第２の一方側ゲート絶縁膜１３２Ｌを介して第２の一
方側ゲート電極（Ｇ2 ）２４２Ｌが形成されている。第
２の一方側ゲート電極２４２Ｌおよびその絶縁膜１３２
Ｌは、前記第１のゲート電極２４１のソース／ドレイン
領域２２１側の一部および端面を覆うように延設され、
第１のゲート電極１３１および第２の一方側ゲート電極
１３２Ｌは、前記第２の一方側ゲート絶縁膜１３２Ｌに
よって相互に絶縁される。
【００８０】同様に、第２の他方側チャネル形成領域２
１２Ｒの表面には、電荷保持機能を有する第２の他方側
ゲート絶縁膜１３２Ｒを介して第２の他方側ゲート電極
（Ｇ3 ）２４２Ｒが形成されている。前記第２の他方側
ゲート電極２４２Ｒおよぼその絶縁膜１３２Ｒは、前記
第１のゲート電極２４１のソース／ドレイン領域２２２
側の一部および端面を覆うように延設され、第１のゲー
ト電極２４１および第２の他方側ゲート電極２４２Ｒ
は、前記第２の他方側ゲート絶縁膜１３２Ｒによって相
互に絶縁される。
１２Ｒの表面には、電荷保持機能を有する第２の他方側
ゲート絶縁膜１３２Ｒを介して第２の他方側ゲート電極
（Ｇ3 ）２４２Ｒが形成されている。前記第２の他方側
ゲート電極２４２Ｒおよぼその絶縁膜１３２Ｒは、前記
第１のゲート電極２４１のソース／ドレイン領域２２２
側の一部および端面を覆うように延設され、第１のゲー
ト電極２４１および第２の他方側ゲート電極２４２Ｒ
は、前記第２の他方側ゲート絶縁膜１３２Ｒによって相
互に絶縁される。
【００８１】本実施形態では、低電圧駆動を実現するた
めに、前記第２の各ゲート絶縁膜１３２Ｌ、１３２Ｒが
いずれも多層構造であり、上記した各実施形態と同様
に、基板表面からゲート電極側へ順に、チャネル形成領
域との界面に電位障壁を形成する第１層（シリコン酸化
膜［Ｏ］またはシリコン酸化窒化膜［ＯＮ］）１３２
ａ、キャリア捕獲機能を有する第２層（シリコン窒化膜
［Ｎ］、酸化タンタル膜［Ｔ］または第１、３層よりも
酸素濃度の低いシリコン酸化窒化膜［ＯＮ］）１３２
ｂ、および第２のゲート電極１４２との界面に電位障壁
を形成する第３層（シリコン酸化膜［Ｏ］またはシリコ
ン酸化窒化膜［ＯＮ］）１３２ｃを当該順序で積層した
３層構造を採用している。なお、低電圧駆動が不要であ
るならば、前記第２の各ゲート絶縁膜１３２Ｌ、１３２
Ｒはいずれも電荷保持機能を有するだけで十分であり、
例えば２層構造であっても良い。
めに、前記第２の各ゲート絶縁膜１３２Ｌ、１３２Ｒが
いずれも多層構造であり、上記した各実施形態と同様
に、基板表面からゲート電極側へ順に、チャネル形成領
域との界面に電位障壁を形成する第１層（シリコン酸化
膜［Ｏ］またはシリコン酸化窒化膜［ＯＮ］）１３２
ａ、キャリア捕獲機能を有する第２層（シリコン窒化膜
［Ｎ］、酸化タンタル膜［Ｔ］または第１、３層よりも
酸素濃度の低いシリコン酸化窒化膜［ＯＮ］）１３２
ｂ、および第２のゲート電極１４２との界面に電位障壁
を形成する第３層（シリコン酸化膜［Ｏ］またはシリコ
ン酸化窒化膜［ＯＮ］）１３２ｃを当該順序で積層した
３層構造を採用している。なお、低電圧駆動が不要であ
るならば、前記第２の各ゲート絶縁膜１３２Ｌ、１３２
Ｒはいずれも電荷保持機能を有するだけで十分であり、
例えば２層構造であっても良い。
【００８２】上記した構成において、第２の一方側ゲー
ト絶縁膜１３２Ｌへキャリアを注入する際は、ソース／
ドレイン領域２２２から第２の他方側チャネル形成領域
２１２Ｒへキャリアを注入し、さらに第１のチャネル形
成領域２１１を介して第２の一方側チャネル形成領域２
１２Ｒへ注入する。一方側チャネル形成領域２１２Ｒま
で注入されたキャリアは、電位障壁越えによって一方側
ゲート絶縁膜１３２Ｌへ注入する。
ト絶縁膜１３２Ｌへキャリアを注入する際は、ソース／
ドレイン領域２２２から第２の他方側チャネル形成領域
２１２Ｒへキャリアを注入し、さらに第１のチャネル形
成領域２１１を介して第２の一方側チャネル形成領域２
１２Ｒへ注入する。一方側チャネル形成領域２１２Ｒま
で注入されたキャリアは、電位障壁越えによって一方側
ゲート絶縁膜１３２Ｌへ注入する。
【００８３】第２の他方側ゲート絶縁膜１３２Ｒへキャ
リアを注入する際も同様に、ソース／ドレイン領域２２
１から第２の一方側チャネル形成領域２１２Ｌへキャリ
アを注入し、さらに第１のチャネル形成領域２１１を介
して第２の他方側チャネル形成領域２１２Ｌへ注入す
る。他方側チャネル形成領域２１２Ｌまで注入されたキ
ャリアは、電位障壁越えによって他方側ゲート絶縁膜１
３２Ｒへ注入する。
リアを注入する際も同様に、ソース／ドレイン領域２２
１から第２の一方側チャネル形成領域２１２Ｌへキャリ
アを注入し、さらに第１のチャネル形成領域２１１を介
して第２の他方側チャネル形成領域２１２Ｌへ注入す
る。他方側チャネル形成領域２１２Ｌまで注入されたキ
ャリアは、電位障壁越えによって他方側ゲート絶縁膜１
３２Ｒへ注入する。
【００８４】本実施形態によれば、第２の各ゲート絶縁
膜１３２Ｌ、１３２Ｒのそれぞれに記憶データを独立的
に蓄積することができるので、１セルに２ビットのデー
タを記憶することができ、集積密度の高いメモリを提供
することができる。
膜１３２Ｌ、１３２Ｒのそれぞれに記憶データを独立的
に蓄積することができるので、１セルに２ビットのデー
タを記憶することができ、集積密度の高いメモリを提供
することができる。
【００８５】なお、本実施形態でも第２の各ゲート絶縁
膜１３２Ｌ、１３２Ｒを３層構造とし、チャネル形成領
域からゲート絶縁膜へのキャリア注入を電位障壁越えに
より行えば低電圧駆動が可能になる。
膜１３２Ｌ、１３２Ｒを３層構造とし、チャネル形成領
域からゲート絶縁膜へのキャリア注入を電位障壁越えに
より行えば低電圧駆動が可能になる。
【００８６】さらに、第２の各ゲート絶縁膜１３２Ｌ、
１３２Ｒの第１層および第３層のキャリアトンネル確率
を上記と同様に制御してキャリアをゲート電極側から引
き抜くようにすれば、同一極性でレベルの異なる電位を
ゲート電極へ供給するだけで、キャリアの注入および引
き抜きの双方が可能となる。
１３２Ｒの第１層および第３層のキャリアトンネル確率
を上記と同様に制御してキャリアをゲート電極側から引
き抜くようにすれば、同一極性でレベルの異なる電位を
ゲート電極へ供給するだけで、キャリアの注入および引
き抜きの双方が可能となる。
【００８７】図１３は、本発明を適用した不揮発性メモ
リセルの第５実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
リセルの第５実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
【００８８】本実施形態と上記した第４実施形態とはゲ
ート電極の上下関係が異なり、第１のゲート電極２４１
（およびゲート絶縁膜１３１ないしは他の絶縁膜１３１
ｃ）の両端が、それぞれ第２の一方側および他方側のゲ
ート電極２４２Ｌ、２４２Ｒの端部および端面を覆うよ
うに形成されている。
ート電極の上下関係が異なり、第１のゲート電極２４１
（およびゲート絶縁膜１３１ないしは他の絶縁膜１３１
ｃ）の両端が、それぞれ第２の一方側および他方側のゲ
ート電極２４２Ｌ、２４２Ｒの端部および端面を覆うよ
うに形成されている。
【００８９】本実施形態でも、上記した第２実施形態と
同様の効果が達成される。さらに、本実施形態によれ
ば、第１のゲート電極２４１がソース／ドレイン領域２
２１、２２２を横断して配線するのに好適な構造を提供
できる。
同様の効果が達成される。さらに、本実施形態によれ
ば、第１のゲート電極２４１がソース／ドレイン領域２
２１、２２２を横断して配線するのに好適な構造を提供
できる。
【００９０】図１４は、本発明を適用した不揮発性メモ
リセルの第６実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
リセルの第６実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
【００９１】本実施形態では、第１のチャネル形成領域
２１１の表面に第１のゲート絶縁膜１３１を介して第１
のゲート電極２４１が形成されている。第２の各ゲート
絶縁膜１３２Ｌ、１３２Ｒは、第２の各チャネル形成領
域２１２Ｌ、２１２Ｒと第２の各ゲート電極２４２Ｌ、
２４２Ｒとの間に形成され、さらに第１のゲート電極２
４１と第２の各ゲート電極２４２Ｌ、２４２Ｒとの間隙
まで延設されて各ゲート電極を相互に絶縁している。
２１１の表面に第１のゲート絶縁膜１３１を介して第１
のゲート電極２４１が形成されている。第２の各ゲート
絶縁膜１３２Ｌ、１３２Ｒは、第２の各チャネル形成領
域２１２Ｌ、２１２Ｒと第２の各ゲート電極２４２Ｌ、
２４２Ｒとの間に形成され、さらに第１のゲート電極２
４１と第２の各ゲート電極２４２Ｌ、２４２Ｒとの間隙
まで延設されて各ゲート電極を相互に絶縁している。
【００９２】第２の一方側および他方側ゲート電極２４
２Ｌ、２４２Ｒは、前記第２の各チャネル形成領域２１
２Ｌ、２１２Ｒの表面に前記第２のゲート絶縁膜１３２
を介して、異方性エッチングを利用したサイドウォール
として形成されている。第１のゲート電極２４１の上部
には、ワード線ＬW が接続されている。本実施形態で
も、上記した第４、第５実施形態と同様の効果が達成さ
れる。
２Ｌ、２４２Ｒは、前記第２の各チャネル形成領域２１
２Ｌ、２１２Ｒの表面に前記第２のゲート絶縁膜１３２
を介して、異方性エッチングを利用したサイドウォール
として形成されている。第１のゲート電極２４１の上部
には、ワード線ＬW が接続されている。本実施形態で
も、上記した第４、第５実施形態と同様の効果が達成さ
れる。
【００９３】なお、上記した第６実施形態では、第２の
ゲート絶縁膜１３２を第１のゲート電極２４１の全面に
形成したのち、第１のゲート電極２４１の上面を露出さ
せてワード線ＬW を接続している。したがって、実際に
は図１５に示したように、ゲート電極２４１の上端部で
は絶縁膜１３２が薄くなり、当該部分での絶縁機能が低
下してしまう。このような場合には、図１５に示したよ
うに、ゲート電極２４１の端面を酸化して酸化膜２４１
ａを形成したり、あるいは酸化膜２４１ａの代わりにゲ
ート電極２４１の側面に絶縁部材としてのサイドウォー
ル（図示せず）を形成しても良い。
ゲート絶縁膜１３２を第１のゲート電極２４１の全面に
形成したのち、第１のゲート電極２４１の上面を露出さ
せてワード線ＬW を接続している。したがって、実際に
は図１５に示したように、ゲート電極２４１の上端部で
は絶縁膜１３２が薄くなり、当該部分での絶縁機能が低
下してしまう。このような場合には、図１５に示したよ
うに、ゲート電極２４１の端面を酸化して酸化膜２４１
ａを形成したり、あるいは酸化膜２４１ａの代わりにゲ
ート電極２４１の側面に絶縁部材としてのサイドウォー
ル（図示せず）を形成しても良い。
【００９４】このように、各ゲート電極をゲート絶縁膜
のみならず他の絶縁膜と共に絶縁すれば、各ゲート電極
間の容量を低下させることができるので高速、低電力駆
動が可能になる。
のみならず他の絶縁膜と共に絶縁すれば、各ゲート電極
間の容量を低下させることができるので高速、低電力駆
動が可能になる。
【００９５】図１６は、本発明を適用した不揮発性メモ
リセルの第７実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
リセルの第７実施形態の断面図であり、前記と同一の符
号は同一または同等部分を表している。
【００９６】本実施形態では、第２の各ゲート絶縁膜１
３２Ｌ、１３２Ｒを前記と同様に３層構造とする一方
で、第２のゲート電極２４２Ｌ、２４２Ｒの表面に形成
した絶縁膜４０１と第２のゲート電極２４２Ｌ、２４２
Ｒの側面に形成したサイドウォール４０２とで第１およ
び第２のゲート電極を相互に絶縁し、第２のゲート絶縁
膜１３２の一部をエッチングして第１のゲート絶縁膜１
０３を再形成している。本実施形態でも、上記した実施
形態と同様の効果が達成される。
３２Ｌ、１３２Ｒを前記と同様に３層構造とする一方
で、第２のゲート電極２４２Ｌ、２４２Ｒの表面に形成
した絶縁膜４０１と第２のゲート電極２４２Ｌ、２４２
Ｒの側面に形成したサイドウォール４０２とで第１およ
び第２のゲート電極を相互に絶縁し、第２のゲート絶縁
膜１３２の一部をエッチングして第１のゲート絶縁膜１
０３を再形成している。本実施形態でも、上記した実施
形態と同様の効果が達成される。
【００９７】次いで、上記した構成の不揮発性メモリセ
ルを行列のマトリックス状に配列して構成される不揮発
性メモリアレイについて説明する。図１７は、第１の不
揮発性メモリアレイの接続方法の一例を示し、図１８
は、第２の不揮発性メモリアレイの接続方法の一例を示
している。
ルを行列のマトリックス状に配列して構成される不揮発
性メモリアレイについて説明する。図１７は、第１の不
揮発性メモリアレイの接続方法の一例を示し、図１８
は、第２の不揮発性メモリアレイの接続方法の一例を示
している。
【００９８】図１７において、各不揮発性メモリセルの
各ソース／ドレイン領域（ＳＤ1 、ＳＤ2 ）２２１、２
２２は、行方向に隣接するメモリセル同士で共通接続さ
れると共に、その同一列同士がビット線ＬB により相互
接続されている。第１のゲート電極（Ｇ1 ）２４１は、
同一行同士がワード線ＬW により相互接続されている。
第２の一方側ゲート電極２４２Ｌは、同一列同士が第１
制御線ＬSaにより相互接続され、第２の他方側のゲート
電極２４２Ｒは、同一列同士が第２制御線ＬSbにより相
互接続されている。
各ソース／ドレイン領域（ＳＤ1 、ＳＤ2 ）２２１、２
２２は、行方向に隣接するメモリセル同士で共通接続さ
れると共に、その同一列同士がビット線ＬB により相互
接続されている。第１のゲート電極（Ｇ1 ）２４１は、
同一行同士がワード線ＬW により相互接続されている。
第２の一方側ゲート電極２４２Ｌは、同一列同士が第１
制御線ＬSaにより相互接続され、第２の他方側のゲート
電極２４２Ｒは、同一列同士が第２制御線ＬSbにより相
互接続されている。
【００９９】図１８において、各不揮発性メモリセルの
一方のソース／ドレイン領域（ＳＤ1 ）２２１は、同一
行同士がビット線ＬB により相互接続されている。他方
のソース／ドレイン領域（ＳＤ2 ）２２２は、行方向に
隣接するメモリセル同士で共通接続されると共に、その
同一列同士が共通線ＬC により相互接続されている。第
１のゲート電極（Ｇ1 ）２４１は、同一列同士がワード
線ＬW により相互接続されている。第２の一方側ゲート
電極（Ｇ2 ）２４２Ｌは、同一列同士が第１制御線ＬSa
により相互接続され、第２の他方側のゲート電極（Ｇ2
）２４２Ｒは、同一列同士が第２制御線ＬSbにより相
互接続されている。
一方のソース／ドレイン領域（ＳＤ1 ）２２１は、同一
行同士がビット線ＬB により相互接続されている。他方
のソース／ドレイン領域（ＳＤ2 ）２２２は、行方向に
隣接するメモリセル同士で共通接続されると共に、その
同一列同士が共通線ＬC により相互接続されている。第
１のゲート電極（Ｇ1 ）２４１は、同一列同士がワード
線ＬW により相互接続されている。第２の一方側ゲート
電極（Ｇ2 ）２４２Ｌは、同一列同士が第１制御線ＬSa
により相互接続され、第２の他方側のゲート電極（Ｇ2
）２４２Ｒは、同一列同士が第２制御線ＬSbにより相
互接続されている。
【０１００】
【発明の効果】本発明によれば、以下のような効果が達
成される。 (1) 第２のゲート絶縁膜を３層構造とし、チャネル形成
領域へ注入されたキャリアを、チャネル形成領域と第２
のゲート絶縁膜の第１層との間の電位障壁を越えて注入
するようにしたので、第２のゲート絶縁膜を薄くするこ
とができ、キャリア注入時における第２のゲート電極の
電位を低く抑えることができる。 (2) 第１のゲート電極の両側に第２のゲート電極および
その絶縁膜を設け、チャネル形成領域内のキャリアをそ
れぞれの第２の絶縁膜へ独立的に注入できるようにした
ので、１つのメモリセルに２ビットのデータを記憶させ
ることができ、集積密度の高いメモリを提供することが
できる。 (3) 第２のゲート絶縁膜へのキャリアの注入およびその
引き抜きが、いずれも第２のゲート電極へ同極性の電位
を印加することにより行えるので、キャリアの注入およ
び引き抜きのための回路構成が簡単になる。
成される。 (1) 第２のゲート絶縁膜を３層構造とし、チャネル形成
領域へ注入されたキャリアを、チャネル形成領域と第２
のゲート絶縁膜の第１層との間の電位障壁を越えて注入
するようにしたので、第２のゲート絶縁膜を薄くするこ
とができ、キャリア注入時における第２のゲート電極の
電位を低く抑えることができる。 (2) 第１のゲート電極の両側に第２のゲート電極および
その絶縁膜を設け、チャネル形成領域内のキャリアをそ
れぞれの第２の絶縁膜へ独立的に注入できるようにした
ので、１つのメモリセルに２ビットのデータを記憶させ
ることができ、集積密度の高いメモリを提供することが
できる。 (3) 第２のゲート絶縁膜へのキャリアの注入およびその
引き抜きが、いずれも第２のゲート電極へ同極性の電位
を印加することにより行えるので、キャリアの注入およ
び引き抜きのための回路構成が簡単になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態である不揮発性メモリセ
ルの断面図である。
ルの断面図である。
【図２】図１の等価回路を示した図である。
【図３】不揮発性メモリアレイの第１の実施形態の接続
方法を示した図である。
方法を示した図である。
【図４】不揮発性メモリアレイの第２の実施形態の接続
方法を示した図である。
方法を示した図である。
【図５】メモリアレイのプログラム方法を示した信号波
形図である。
形図である。
【図６】不揮発性メモリアレイの第３の実施形態の接続
方法を示した図である。
方法を示した図である。
【図７】不揮発性メモリアレイの第４の実施形態の接続
方法を示した図である。
方法を示した図である。
【図８】本発明の第２実施形態である不揮発性メモリセ
ルの断面図である。
ルの断面図である。
【図９】本発明の第３実施形態である不揮発性メモリセ
ルの断面図である。
ルの断面図である。
【図１０】本発明の第３実施形態の変形例の断面図であ
る。
る。
【図１１】本発明の第４実施形態である不揮発性メモリ
セルの断面図である。
セルの断面図である。
【図１２】図１１の等価回路を示した図である。
【図１３】本発明の第５実施形態である不揮発性メモリ
セルの断面図である。
セルの断面図である。
【図１４】本発明の第６実施形態である不揮発性メモリ
セルの断面図である。
セルの断面図である。
【図１５】本発明の第６実施形態の変形例の断面図であ
る。
る。
【図１６】本発明の第７実施形態である不揮発性メモリ
セルの断面図である。
セルの断面図である。
【図１７】メモリアレイの接続方法の一例を示した図で
ある。
ある。
【図１８】メモリアレイの接続方法の一例を示した図で
ある。
ある。
１０…基板、１０１…ウエル、１２１…ソース領域、１
２２…ドレイン領域、１１１…第１のチャネル形成領
域、１１２…第２のチャネル形成領域、１３１…第１の
ゲート絶縁膜、１３２…第２のゲート絶縁膜、１４１…
第１のゲート電極、１４２…第２のゲート電極、１３２
ａ…第２のゲート絶縁膜の第１層、１３２ｂ…第２のゲ
ート絶縁膜の第２層、１３２ｃ…第２のゲート絶縁膜の
第３層
２２…ドレイン領域、１１１…第１のチャネル形成領
域、１１２…第２のチャネル形成領域、１３１…第１の
ゲート絶縁膜、１３２…第２のゲート絶縁膜、１４１…
第１のゲート電極、１４２…第２のゲート電極、１３２
ａ…第２のゲート絶縁膜の第１層、１３２ｂ…第２のゲ
ート絶縁膜の第２層、１３２ｃ…第２のゲート絶縁膜の
第３層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ (72)発明者 林 豊 茨城県つくば市梅園２丁目３番10号 (72)発明者 小椋 正気 アメリカ合衆国 12590 ニューヨーク州、 ワッピンガーズフォールズ、オールドホー プウェルロード 140
Claims (38)
- 【請求項１】 基板(10)の主表面に半導体のチャネル形
成領域を挟んで形成された一対のソース(121) およびド
レイン領域(122) と、 前記チャネル形成領域のうち、前記ソース領域に隣接す
る第１のチャネル形成領域(111) の表面に形成された第
１のゲート絶縁膜(131) と、 前記チャネル形成領域のうち、前記ドレイン領域に隣接
する第２のチャネル形成領域(112) の表面に形成された
第２のゲート絶縁膜(132) と、 前記第１のゲート絶縁膜を介して形成された第１のゲー
ト電極(141) と、 前記第２のゲート絶縁膜を介して形成された第２のゲー
ト電極(142) とを具備し、 前記第２のゲート絶縁膜は、チャネル形成領域との界面
に電位障壁を形成する第１層(132a)、第２のゲート電極
との界面に電位障壁を形成する第３層(132c)、および前
記各第１、３層に挟まれて各層との界面および自身の膜
中の少なくとも１か所にキャリア捕獲順位を形成する第
２層(132b)を含む少なくとも３層構造であることを特徴
とする不揮発性メモリセル。 - 【請求項２】 前記ソース領域から第２のチャネル形成
領域へ注入されたキャリアが、前記第２のゲート絶縁膜
の第１層(132a)とチャネル形成領域との間の電位障壁を
越えて第２のゲート絶縁膜へ注入されることを特徴とす
る請求項１に記載の不揮発性メモリセル。 - 【請求項３】 前記第２のチャネル形成領域(112) と第
２のゲート絶縁膜の第１層(132a)との間に形成された電
位障壁をキャリアが越えられるだけのエネルギを当該キ
ャリアへ与えるための第１の電位を前記ドレイン領域へ
供給する第１の電位供給手段と、 前記電位障壁を越えたキャリアを、さらに第２のゲート
絶縁膜の第２層(132b)に到達させる補助電界を形成させ
る電位を前記第２のゲート電極へ供給する第２の電位供
給手段とを具備したことを特徴とする請求項１または２
に記載の不揮発性メモリセル。 - 【請求項４】 前記第１および第２のゲート電極の少な
くとも一方の端面に絶縁部材を形成したことを特徴とす
る請求項１ないし３のいずれかに記載の不揮発性メモリ
セル。 - 【請求項５】 前記各ゲート電極の端面に形成された絶
縁部材は、基板の主表面に一様に形成された絶縁層を異
方性エッチングにより選択的に除去して形成されたサイ
ドウォールであることを特徴とする請求項４に記載の不
揮発性メモリセル。 - 【請求項６】 前記各ゲート電極の端面に形成された絶
縁部材は、各ゲート電極を酸化して形成された酸化膜で
あることを特徴とする請求項４に記載の不揮発性メモリ
セル。 - 【請求項７】 前記第１および第２のゲート電極を相互
に絶縁するように形成された絶縁膜を具備したことを特
徴とする請求項１ないし６のいずれかに記載の不揮発性
メモリセル。 - 【請求項８】 前記第２のゲート電極(142) およびその
ゲート絶縁膜(132)は、前記第１のゲート電極(141) の
ドレイン側の表面および端面を覆うように延設されたこ
とを特徴とする請求項１ないし７のいずれかに記載の不
揮発性メモリセル。 - 【請求項９】 前記第１のゲート電極(141) およびその
ゲート絶縁膜(131)は、前記第２のゲート電極(142) の
ドレイン側の表面および端面を覆うように延設されたこ
とを特徴とする請求項１ないし７のいずれかに記載の不
揮発性メモリセル。 - 【請求項１０】 前記第１および第２のゲート電極は、
各電極の間隙まで延設された前記第２のゲート絶縁膜に
より相互に絶縁されたことを特徴とする請求項１ないし
７のいずれかに記載の不揮発性メモリセル。 - 【請求項１１】 前記第２のゲート絶縁膜では、第１層
(132a)のキャリアトンネル確率が第３層(132c)のキャリ
アトンネル確率よりも低いことを特徴とする請求項１な
いし１０のいずれかに記載の不揮発性メモリセル。 - 【請求項１２】 前記第２のゲート絶縁膜では、第１層
(132a)のキャリアトンネル確率が第３層(132c)のキャリ
アトンネル確率よりも高いことを特徴とする請求項１な
いし１０のいずれかに記載の不揮発性メモリセル。 - 【請求項１３】 前記第２のゲート絶縁膜では、第１層
(132a)の膜厚が第３層(132c)の膜厚より薄いことを特徴
とする請求項１２に記載の不揮発性メモリセル。 - 【請求項１４】 前記チャネル形成領域では、第２のチ
ャネル形成領域の不純物濃度が第１のチャネル形成領域
の不純物濃度よりも高いことを特徴とする請求項１ない
し１１のいずれかに記載の不揮発性メモリセル。 - 【請求項１５】 基板(10)の主表面に半導体のチャネル
形成領域を挟んで形成された一対のソース／ドレイン領
域(221、222) と、 前記チャネル形成領域のうち、一方のソース／ドレイン
領域(221) に隣接する第２の一方側チャネル形成領域(2
12L)の表面に形成された第２の一方側ゲート絶縁膜(132
L)と、 前記チャネル形成領域のうち、他方のソース／ドレイン
領域(222) に隣接する第２の他方側チャネル形成領域(2
12R)の表面に形成された第２の他方側ゲート絶縁膜(132
R)と、 前記各第２のチャネル形成領域に挟まれた第１のチャネ
ル形成領域(211) の表面に形成された第１のゲート絶縁
膜(131) と、 前記第２の一方側ゲート絶縁膜を介して形成された第２
の一方側ゲート電極(242L)と、 前記第２の他方側ゲート絶縁膜を介して形成された第２
の他方側ゲート電極(242R)と、 前記第１のゲート絶縁膜を介して形成された第１のゲー
ト電極(241) とを具備し、 前記第２の一方側および他方側ゲート絶縁膜はキャリア
電荷保持機能を有することを特徴とする不揮発性メモリ
セル。 - 【請求項１６】 前記一方のソース／ドレイン領域から
第２の他方側チャネル形成領域へ注入されたキャリア
は、前記第２の他方側ゲート絶縁膜とチャネル形成領域
との間の電位障壁を越えて第２の他方側ゲート絶縁膜へ
注入されることを特徴とする請求項１５に記載の不揮発
性メモリセル。 - 【請求項１７】 前記他方のソース／ドレイン領域から
第２の一方側チャネル形成領域へ注入されたキャリア
は、前記第２の一方側ゲート絶縁膜とチャネル形成領域
との間の電位障壁を越えて第２の一方側ゲート絶縁膜へ
注入されることを特徴とする請求項１５に記載の不揮発
性メモリセル。 - 【請求項１８】 前記第１のゲート電極および第２の各
ゲート電極の少なくとも一方の端面に絶縁部材を形成し
たことを特徴とする請求項１５ないし１７のいずれかに
記載の不揮発性メモリセル。 - 【請求項１９】 前記各ゲート電極の端面に形成された
絶縁部材は、基板の主表面に一様に形成された絶縁層を
異方性エッチングにより選択的に除去して形成されたサ
イドウォールであることを特徴とする請求項１８に記載
の不揮発性メモリセル。 - 【請求項２０】 前記各ゲート電極の端面に形成された
絶縁部材は、各ゲート電極を酸化して形成された酸化膜
であることを特徴とする請求項１８に記載の不揮発性メ
モリセル。 - 【請求項２１】 前記第１および第２の各ゲート電極を
相互に絶縁するように形成された絶縁膜を具備したこと
を特徴とする請求項１５ないし２０のいずれかに記載の
不揮発性メモリセル。 - 【請求項２２】 前記第２の一方側ゲート電極およびそ
のゲート絶縁膜は、前記第１のゲート電極の一方側の表
面および端面を覆うように延設され、前記第２の他方側
ゲート電極およびそのゲート絶縁膜は、前記第１のゲー
ト電極の他方側の表面および端面を覆うように延設され
たことを特徴とする請求項１５ないし２１のいずれかに
記載の不揮発性メモリセル。 - 【請求項２３】 前記第１のゲート電極およびその絶縁
膜は、隣接する第２の一方側および他方側ゲート電極の
表面および端面を覆うように延設されたことを特徴とす
る請求項１５ないし２１のいずれかに記載の不揮発性メ
モリセル。 - 【請求項２４】 前記第２の一方側ゲート絶縁膜は、前
記第１のゲート電極と第２の各ゲート電極との間隙まで
延設されたことを特徴とする請求項１５ないし２１のい
ずれかに記載の不揮発性メモリセル。 - 【請求項２５】 前記チャネル形成領域では、前記第２
の各チャネル形成領域の不純物濃度が第１のチャネル形
成領域の不純物濃度よりも高いことを特徴とする請求項
１５ないし２４のいずれかに記載の不揮発性メモリセ
ル。 - 【請求項２６】 前記第２の一方側および他方側ゲート
絶縁膜(132L、132R)は、それぞれチャネル形成領域との
界面に電位障壁を形成する第１層(132a)、第２の各ゲー
ト電極との界面に電位障壁を形成する第３層(132c)、お
よび前記各第１、３層に挟まれて各層との界面および自
身の膜中の少なくとも１か所にキャリア捕獲順位を形成
する第２層(132b)を含む少なくとも３層構造であること
を特徴とする請求項１５ないし２５のいずれかに記載の
不揮発性メモリセル。 - 【請求項２７】 前記第２の各ゲート絶縁膜では、第１
層(132a)のキャリアトンネル確率が第３層(132c)のキャ
リアトンネル確率よりも低いことを特徴とする請求項２
６に記載の不揮発性メモリセル。 - 【請求項２８】 前記第２の各ゲート絶縁膜では、第１
層(132a)のキャリアトンネル確率が第３層(132c)のキャ
リアトンネル確率よりも高いことを特徴とする請求項２
６に記載の不揮発性メモリセル。 - 【請求項２９】 前記第２のゲート絶縁膜では、第１層
(132a)の膜厚が第３層(132c)の膜厚より薄いことを特徴
とする請求項２８に記載の不揮発性メモリセル。 - 【請求項３０】 前記請求項１ないし１４のいずれかに
記載の不揮発性メモリセルのプログラム方法であって、 前記第２のチャネル形成領域から第２のゲート絶縁膜へ
のキャリア注入は、当該第２のゲート絶縁膜の第１層(1
32a)による電位障壁を越え得るエネルギがキャリアに付
与されるように前記ドレイン領域に所定の電位を印加
し、かつ前記電位障壁を越えたキャリアに補助電界を付
与するための電位を第２のゲート電極に印加することに
より行われ、 前記第２のゲート絶縁膜からのキャリアの引き出しは、
当該第２のゲート絶縁膜の第３層による電位障壁層をキ
ャリアがトンネル遷移し得る電界が当該第３層に付与さ
れるように、前記キャリア注入時と同極性の電位を前記
第２のゲート電極に印加することにより行われることを
特徴とする不揮発性メモリセルのプログラム方法。 - 【請求項３１】 前記請求項２６に記載の不揮発性メモ
リセルのプログラム方法であって、 前記第２の一方側チャネル形成領域から第２の一方側ゲ
ート絶縁膜へのキャリア注入は、当該第２の一方側ゲー
ト絶縁膜の第１層(132a)による電位障壁を越え得るエネ
ルギがキャリアに付与されるように前記一方のソース／
ドレイン領域に所定の電位を印加し、かつ前記電位障壁
を越えたキャリアに補助電界を付与するための電位を第
２の一方側ゲート電極に印加することにより行われ、 前記第２の一方側ゲート絶縁膜からのキャリアの引き出
しは、当該第２の一方側ゲート絶縁膜の第３層による電
位障壁層をキャリアがトンネル遷移し得る電界が当該第
３層に付与されるように、前記キャリア注入時と同極性
の電位を前記第２の一方側ゲート電極に印加することに
より行われることを特徴とする不揮発性メモリセルのプ
ログラム方法。 - 【請求項３２】 前記請求項２６に記載の不揮発性メモ
リセルのプログラム方法であって、 前記第２の他方側チャネル形成領域から第２の他方側ゲ
ート絶縁膜へのキャリア注入は、当該第２の他方側ゲー
ト絶縁膜の第１層(132a)による電位障壁を越え得るエネ
ルギがキャリアに付与されるように前記他方のソース／
ドレイン領域に所定の電位を印加し、かつ前記電位障壁
を越えたキャリアに補助電界を付与するための電位を第
２の他方側ゲート電極に印加することにより行われ、 前記第２の他方側ゲート絶縁膜からのキャリアの引き出
しは、当該第２の他方側ゲート絶縁膜の第３層による電
位障壁層をキャリアがトンネル遷移し得る電界が当該第
３層に付与されるように、前記キャリア注入時と同極性
の電位を前記第２の他方側ゲート電極に印加することに
より行われることを特徴とする不揮発性メモリセルのプ
ログラム方法。 - 【請求項３３】 前記請求項１ないし１４のいずれかに
記載の不揮発性メモリセルを行列方向に配置して構成さ
れた不揮発性メモリアレイであって、 同一行に配置された各不揮発性メモリセルのソース領域
同士を相互に接続する複数のビット線（ＬB ）と、 行方向に隣接する一対の不揮発性メモリセルの各ドレイ
ン領域同士を列方向に共通接続する複数の共通線（ＬC
）と、 同一列に配置された各不揮発性メモリセルの第２のゲー
ト電極同士を相互に接続する複数の制御線（ＬS ）と、 同一列に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード（ＬW ）線と
を具備したことを特徴とする不揮発性メモリアレイ。 - 【請求項３４】 前記請求項１ないし１４のいずれかに
記載の不揮発性メモリセルを行列方向に配置して構成さ
れた不揮発性メモリアレイであって、 同一行に配置された各不揮発性メモリセルのソース領域
同士を相互に接続する複数のビット線（ＬB ）と、 行方向に隣接する一対の不揮発性メモリセルの各ドレイ
ン領域同士を列方向に共通接続する複数の共通線（ＬC
）と、 同一行に配置された各不揮発性メモリセルの第２のゲー
ト電極同士を相互に接続する複数の制御線（ＬS ）と、 同一列に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード線（ＬW ）と
を具備したことを特徴とする不揮発性メモリアレイ。 - 【請求項３５】 前記請求項１ないし１４のいずれかに
記載の不揮発性メモリセルを行列方向に配置して構成さ
れた不揮発性メモリアレイであって、 同一行に配置された各不揮発性メモリセルのドレイン領
域同士を相互に接続する複数のビット線（ＬB ）と、 行方向に隣接する一対の不揮発性メモリセルの各ソース
領域同士を列方向に共通接続する複数の共通線（ＬC ）
と、 同一列に配置された各不揮発性メモリセルの第２のゲー
ト電極同士を相互に接続する複数の制御線（ＬS ）と、 同一列に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード線（ＬW ）と
を具備したことを特徴とする不揮発性メモリアレイ。 - 【請求項３６】 前記請求項１ないし１４のいずれかに
記載の不揮発性メモリセルを行列方向に配置して構成さ
れた不揮発性メモリアレイであって、 同一行に配置された各不揮発性メモリセルのドレイン領
域同士を相互に接続する複数のビット線（ＬB ）と、 行方向に隣接する一対の不揮発性メモリセルの各ソース
領域同士を列方向に共通接続する複数の共通線（ＬC ）
と、 同一行に配置された各不揮発性メモリセルの第２のゲー
ト電極同士を相互に接続する複数の制御線（ＬS ）と、 同一列に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード線（ＬW ）と
を具備したことを特徴とする不揮発性メモリアレイ。 - 【請求項３７】 前記請求項１５ないし２９のいずれか
に記載の不揮発性メモリセルを行列方向に配置して構成
された不揮発性メモリアレイであって、 行方向に隣接する一対の不揮発性メモリセルの各ソース
／ドレイン領域同士を列方向に共通接続する複数のビッ
ト線（ＬB ）と、 同一行に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード線（ＬW ）
と、 同一列に配置された各不揮発性メモリセルの第２の一方
側ゲート電極同士を相互に接続する複数の第１制御線
（ＬSa）と、 同一列に配置された各不揮発性メモリセルの第２の他方
側ゲート電極同士を相互に接続する複数の第２制御線
（ＬSb）とを具備したことを特徴とする不揮発性メモリ
アレイ。 - 【請求項３８】 前記請求項１５ないし２９のいずれか
に記載の不揮発性メモリセルを行列方向に配置して構成
された不揮発性メモリアレイであって、 行方向に隣接する一対の不揮発性メモリセルの一方のソ
ース／ドレイン領域同士を列方向に共通接続する複数の
共通線（ＬC ）と、 同一行に配置された各不揮発性メモリセルの他方のソー
ス／ドレイン領域を相互に接続する複数のビット線（Ｌ
B ）と、 同一列に配置された各不揮発性メモリセルの第１のゲー
ト電極同士を相互に接続する複数のワード線（ＬW ）
と、 同一列に配置された各不揮発性メモリセルの第２の一方
側ゲート電極同士を相互に接続する複数の第１制御線
（ＬSa）と、 同一列に配置された各不揮発性メモリセルの第２の他方
側ゲート電極同士を相互に接続する複数の第２制御線
（ＬSb）とを具備したことを特徴とする不揮発性メモリ
アレイ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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