JP2007059847A - 半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法 - Google Patents

Abstract

【課題】書き込み前と書き込み後の読み出し電流の差を大きくできる半導体記憶装置、その製造方法及び情報書き換え方法を提供する。
【解決手段】半導体記憶装置１００は、第１拡散領域１１と、ゲート絶縁膜３２と、ゲート電極３１と、第１多層膜１４１と、第３拡散領域１１３とを備える。ゲート絶縁膜３２は、第１拡散領域１１から離れた位置において、半導体基板１０の上に形成されている。ゲート電極３１は、ゲート絶縁膜３２の上に形成されている。第１多層膜１４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第３拡散領域１１３は、半導体基板１０において第１多層膜１４１の付近に形成されている。第３拡散領域１１３は、不純物濃度が第１拡散領域１１よりも低い。第１多層膜１４１には、正電荷（ホール）が主体として蓄積された後に、負電荷（電子）が主体として蓄積されて書き込みが行われる。
【選択図】 図１４

Description

本発明は、半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法に関する。

従来から、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性のメモリセルが提案されている（例えば、特許文献１〜４参照）。特許文献１，２，４には、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜の上に電極が形成される構造が示されている。特許文献３には、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜の上に電極がない構造が示されている。
米国特許第５４０８１１５号（第１−１２頁、第１−６図） 米国特許第６２５５１６６号（第１−２０頁、第１−１８図） 特開２００５−６４２９５（第１−２２頁、第１−１７図） 特開平６−３０９８８１（第１−４頁、第１−４図）

ＯＮＯ膜の上に電極がない構造は、ＯＮＯ膜の上に電極が形成される構造に比べて、制御のしやすさの点やコストの点などで有利である。

しかし、特許文献３の技術では、ＯＮＯ膜の上に電極がないため、ＯＮＯ膜への書き込みが行われる前の読み出し電流と、ＯＮＯ膜への書き込みが行われた後の読み出し電流との差が不十分な傾向にある。

本発明の目的は、ＯＮＯ膜への書き込みが行われる前の読み出し電流と、ＯＮＯ膜への書き込みが行われた後の読み出し電流との差を大きくすることができる半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法を提供することにある。

本発明に係る半導体記憶装置は、第１拡散領域と、ゲート絶縁膜と、ゲート電極と、第１多層膜と、第３拡散領域とを備える。第１拡散領域は、半導体基板において形成されている。ゲート絶縁膜は、第１拡散領域から離れた位置において、半導体基板の上に形成されている。ゲート電極は、ゲート絶縁膜の上に形成されている。第１多層膜は、第１拡散領域とゲート絶縁膜との間において、半導体基板の上に形成されている。第３拡散領域は、半導体基板において第１多層膜の付近に形成されている。第３拡散領域は、不純物濃度が第１拡散領域よりも低い。第１多層膜には、第１電荷が主体として蓄積された後に、第２電荷が主体として蓄積されて書き込みが行われる。第２電荷は、第１電荷と逆極性である。

この半導体記憶装置では、第１多層膜には、第１電荷が主体として蓄積される。これにより、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができる。また、第１多層膜には、第１電荷が主体として蓄積された後に、第２電荷が主体として蓄積されて書き込みが行われる。これにより、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。

このように、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができ、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。このため、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

本発明に係る半導体記憶装置の製造方法は、第１ステップと、第２ステップと、第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、第９ステップと、第１０ステップとを備える。第１ステップでは、半導体基板が準備される。第２ステップでは、半導体基板の上に第１絶縁膜が形成される。第３ステップでは、第１絶縁膜の上に第１導電性膜が形成される。第４ステップでは、第１導電性膜がエッチングされてゲート電極が形成される。第５ステップでは、第１絶縁膜がエッチングされてゲート絶縁膜が形成される。第６ステップでは、ゲート電極の側面と半導体基板の表面とを覆うように、第２絶縁膜が形成される。第７ステップでは、半導体基板において、ゲート電極の付近に第３拡散領域と第４拡散領域とが形成される。第８ステップでは、第２絶縁膜の上に少なくとも第３絶縁膜が形成される。第９ステップでは、少なくとも第２絶縁膜及び第３絶縁膜がエッチングされて第１多層膜及び第２多層膜が形成される。第１０ステップでは、半導体基板において、第３拡散領域よりゲート絶縁膜から遠い位置に第１拡散領域が形成され、第４拡散領域よりゲート絶縁膜から遠い位置に第２拡散領域が形成される。第１多層膜には、第１電荷が主体として蓄積された後に、第２電荷が主体として蓄積されて書き込みが行われる。第２電荷は、第１電荷と逆極性である。

この半導体記憶装置の製造方法では、第１多層膜には、第１電荷が主体として蓄積される。これにより、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができる。また、第１多層膜には、第１電荷が主体として蓄積された後に、第２電荷が主体として蓄積されて書き込みが行われる。これにより、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。

このように、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができ、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。このため、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

本発明に係る半導体記憶装置の情報書き換え方法は、第１拡散領域と、ゲート絶縁膜と、ゲート電極と、第１多層膜と、第３拡散領域とを有する半導体記憶装置の情報書き換え方法であって、蓄積ステップと、書き込みステップとを備える。第１拡散領域は、半導体基板において形成されている。ゲート絶縁膜は、第１拡散領域から離れた位置において、半導体基板の上に形成されている。ゲート電極は、ゲート絶縁膜の上に形成されている。第１多層膜は、第１拡散領域とゲート絶縁膜との間において、半導体基板の上に形成されている。第３拡散領域は、半導体基板において第１多層膜の付近に形成されている。第３拡散領域は、不純物濃度が第１拡散領域よりも低い。蓄積ステップでは、第１多層膜に第１電荷が主体として蓄積される。書き込みステップでは、蓄積ステップの後に、第１多層膜に、第２電荷が主体として蓄積されて書き込みが行われる。第２電荷は、第１電荷と逆極性である。

この半導体記憶装置の情報書き換え方法では、蓄積ステップにおいて、第１多層膜に第１電荷が主体として蓄積される。これにより、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができる。また、書き込みステップにおいて、第１電荷が主体として蓄積された後に、第１多層膜に、第２電荷が主体として蓄積されて書き込みが行われる。これにより、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。

このように、第１多層膜への書き込みが行われない場合の読み出し電流を大きくすることができ、第１多層膜への書き込みが行われた場合の読み出し電流を小さくすることができる。このため、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

本発明の半導体記憶装置では、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

本発明の半導体記憶装置の製造方法では、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

半導体記憶装置の情報書き換え方法では、第１多層膜への書き込みが行われない場合の読み出し電流と、第１多層膜への書き込みが行われた場合の読み出し電流との差を大きくすることができる。

＜本発明の前提となる半導体記憶装置の構成及び動作＞
本発明の前提となる半導体記憶装置の回路構成図を図１に示す。

（半導体記憶装置の概略構成）
半導体記憶装置１は、主として、複数のメモリセル１ｎ，１ｏ，１ｐ，・・・，１ｒ，１ｓ，１ｖ，・・・と、第１電圧印加部６０と、第２電圧印加部５０とを備える。

各メモリセル１ｎ，・・・は、格子状に配列され、ゲート電極３１，第１拡散領域１１，第２拡散領域１２，チャネル形成領域１７などを有している。各メモリセル１ｎ，・・・のゲート電極３１は、ワードラインＷＬｉ，ＷＬｊ，・・・に接続されている。各メモリセル１ｎ，・・・の第１拡散領域１１や第２拡散領域１２は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・に接続されている。各メモリセル１ｎ，・・・のチャネル形成領域１７には、第１拡散領域１１や第２拡散領域１２が接続されており、第１拡散領域１１及び第２拡散領域１２の一方がソース電極として働き、他方がドレイン電極として働くようになっている。

第１電圧印加部６０は、ワードラインＷＬｉ，ＷＬｊ，・・・を介して、各メモリセル１ｎ，・・・のゲート電極３１に接続されている。これにより、第１電圧印加部６０は、各メモリセル１ｎ，・・・のゲート電極３１にゲート電圧ＶＷｉ１，ＶＷｊ１，・・・を印加することができるようになっている。

第２電圧印加部５０は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・を介して、各メモリセル１ｎ，・・・の第１拡散領域１１や第２拡散領域１２に接続されている。これにより、第２電圧印加部５０は、各メモリセル１ｎ，・・・の第１拡散領域１１及び第２拡散領域１２の一方にソース電圧ＶＢｈ１，・・・を印加することができ、他方にドレイン電圧ＶＢｉ１，・・・を印加することができるようになっている。

（半導体記憶装置の概略動作）
各メモリセル１ｎ，・・・は、ワードラインＷＬｉ，・・・を介して、第１電圧印加部６０からゲート電圧ＶＷｉ１，・・・の供給を受ける。ゲート電極３１に供給されるゲート電圧ＶＷｉ１，・・・がＨレベルの場合に、メモリセル１ｎ，・・・は、チャネル形成領域１７がＯＮ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流すことができる状態になる。また、ゲート電極３１に供給されるゲート電圧ＶＷｉ１，・・・がＬレベルの場合に、メモリセル１ｎ，・・・は、チャネル形成領域１７がＯＦＦ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流しにくい状態になる。

一方、各メモリセル１ｎ，・・・は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，・・・を介して、第２電圧印加部５０からソース電圧ＶＢｈ１，・・・及びドレイン電圧ＶＢｉ１１，・・・の供給を受ける。

ビットラインＢＬｈ，・・・を介してメモリセル１ｎ，・・・の第１拡散領域１１にソース電圧ＶＢｈ１，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル１ｎ，・・・の第２拡散領域１２にドレイン電圧ＶＢｉ１，・・・が印加されている場合を考える。ソース電圧ＶＢｈ１，・・・がドレイン電圧ＶＢｉ１，・・・より大きければ、ゲート電圧ＶＷｉ１，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル１ｎ，・・・において、第１拡散領域１１から第２拡散領域１２へドレイン電流Ｉｄｓが流れる。また、ソース電圧ＶＢｈ１，・・・がドレイン電圧ＶＢｉ１，・・・より小さければ、ゲート電圧ＶＷｉ１，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル１ｎ，・・・において、第２拡散領域１２から第１拡散領域１１へドレイン電流Ｉｄｓが流れる。このようにして、ワードラインＷＬｉ，・・・とビットラインＢＬｉ，・・・とを介して第１電圧印加部６０及び第２電圧印加部５０により選択されたメモリセル１ｎ，・・・が、消去・書き込み・読み出しなどの動作を行うようになっている。なお、ビットラインＢＬｈ，・・・を介してメモリセル１ｎ，・・・の第１拡散領域１１にドレイン電圧ＶＢｈ１，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル１ｎ，・・・の第２拡散領域１２にソース電圧ＶＢｉ１，・・・が印加されている場合も同様である。

（メモリセルの詳細構成）
メモリセルの回路構成を図２に示し、メモリセルの断面図を図３に示す。

メモリセル１ｎは、主として、第１拡散領域１１，ゲート絶縁膜３２，ゲート電極３１，第１多層膜４１，第３拡散領域１３，第２拡散領域１２，第２多層膜４５，第４拡散領域１４，Ｐウェル領域１６及びチャネル形成領域１７を備える。

第１拡散領域１１は、半導体基板１０において形成されている。第１拡散領域１１は、ＡｓやＰなどのｎ型の不純物が高濃度（例えば、１０２０ｃｍ−３の濃度）でドープされた領域であり、ソース電極又はドレイン電極として働く。これにより、第１拡散領域１１は、ソース電圧ＶＢｈ１又はドレイン電圧ＶＢｈ１の供給を受けることができるようになっている。

ゲート絶縁膜３２は、第１拡散領域１１から離れた位置において、半導体基板１０の上に形成されている。ゲート絶縁膜３２は、ゲート電極３１と半導体基板１０とを絶縁するための膜である。

ゲート電極３１は、ゲート絶縁膜３２の上に形成されている。ゲート電極３１は、ポリシリコン膜３３とシリサイド膜３４との積層構造を有する導電性膜である（図１５（ａ），（ｂ）参照）。これにより、ゲート電極３１は、ゲート電圧ＶＷｉ１の供給を受けることができるようになっている。

第１多層膜４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第１多層膜４１は、主として、第１絶縁層４２，電荷蓄積層４３及び第２絶縁層４４を有している。第１絶縁層４２は、半導体基板１０と電荷蓄積層４３とを絶縁する。電荷蓄積層４３は、ホールや電子などの電荷を蓄積する。第２絶縁層４４は、その上層の膜と電荷蓄積層４３とを絶縁する。すなわち、電荷蓄積層４３は、第１絶縁層４２と第２絶縁層４４とに挟まれていることにより、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層４２や第２絶縁層４４はシリコン酸化物を主成分とする膜であり、電荷蓄積層４３はシリコン窒化物を主成分とする膜である。

第３拡散領域１３は、半導体基板１０において第１多層膜４１の付近に形成されている。第３拡散領域１３は、不純物濃度が第１拡散領域１１よりも低い（例えば、１０１７ｃｍ−３の濃度）。この第３拡散領域１３は、抵抗値が変わる可変抵抗器として作用する抵抗変化領域である。

第２拡散領域１２は、半導体基板１０においてゲート電極３１に対して第１拡散領域１１と反対側に形成されている。第２拡散領域１２は、第１拡散領域１１と同様に、ＡｓやＰなどのｎ型の不純物が高濃度（例えば、１０２０ｃｍ−３の濃度）でドープされた領域であり、ソース電極又はドレイン電極として働く。これにより、第２拡散領域１２は、ソース電圧ＶＢｉ又はドレイン電圧ＶＢｉ１の供給を受けることができるようになっている。

第２多層膜４５は、第２拡散領域１２とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第２多層膜４５は、主として、第１絶縁層４６，電荷蓄積層４７及び第２絶縁層４８を有している。第１絶縁層４６は、半導体基板１０と電荷蓄積層４７とを絶縁する。電荷蓄積層４７は、ホールや電子などの電荷を蓄積する。第２絶縁層４８は、その上層の膜と電荷蓄積層４７とを絶縁する。すなわち、電荷蓄積層４７は、第１絶縁層４６と第２絶縁層４８とに挟まれていることにより、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層４６や第２絶縁層４８はシリコン酸化物を主成分とする膜であり、電荷蓄積層４７はシリコン窒化物を主成分とする膜である。

第４拡散領域１４は、半導体基板１０において第２多層膜４５の付近に形成されている。第４拡散領域１４は、不純物濃度が第２拡散領域１２よりも低い（例えば、１０１７ｃｍ−３の濃度）。この第４拡散領域１４は、抵抗値が変わる可変抵抗器として作用する抵抗変化領域である。

Ｐウェル領域１６は、半導体基板１０において、Ｂなどのｐ型の不純物がバックゲート１５よりも高濃度にドープされた領域である。また、Ｐウェル領域１６において、第１拡散領域１１と第２拡散領域１２との間に位置する領域は、チャネル形成領域１７となっている。すなわち、チャネル形成領域１７においてゲート電極３１に近い部分は、ゲート電極３１に正電圧が供給された際に、極性が反転してｎ型のチャネルが形成される。

なお、他のメモリセル１ｏ，・・・もメモリセル１ｎと同様である。

（メモリセルの詳細動作）
メモリセル１ｎの動作について表１を参照しながら説明する。なお、他のメモリセル１ｏ，・・・もメモリセル１ｎと同様である。

（（消去動作））
第１多層膜４１の消去動作では、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１（例えば、−３Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ１＝＋Ｖｄｅ１（例えば、７Ｖ）が印加され、第２拡散領域１２はソース電圧ＶＢｉ１として開放状態にされる。これにより、ゲート電極３１とドレイン電極（第１拡散領域１１）との間に高電界が発生するので、ドレイン電極（第１拡散領域１１）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。このバンド間トンネル電流は、グランドレベルの電位に保たれているバックゲート１５へ向かうようにＰウェル領域１６を流れるとともにホットホールを発生させる。発生したホットホールは、一点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれて第１多層膜４１の電荷蓄積層４３へ中和量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールと電荷蓄積層４３に蓄積される電子とが互いに打ち消しあって、電荷蓄積層４３に蓄積される電荷が略ゼロになり、第１多層膜４１の電荷蓄積層４３に書き込まれた情報“１”が消去される。

第２多層膜４５の消去動作では、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１（例えば、−３Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１はソース電圧ＶＢｈ１として開放状態にされ、第２拡散領域１２にはドレイン電圧ＶＢｉ１＝＋Ｖｄｅ１（例えば、７Ｖ）が印加される。これにより、ゲート電極３１とドレイン電極（第２拡散領域１２）との間に高電界が発生するので、ドレイン電極（第２拡散領域１２）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。このバンド間トンネル電流は、グランドレベルの電位に保たれているバックゲート１５へ向かうようにＰウェル領域１６を流れるとともにホットホールを発生させる。発生したホットホールは、二点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれて第２多層膜４５の電荷蓄積層４７へ中和量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールと電荷蓄積層４７に蓄積される電子とが互いに打ち消しあって、電荷蓄積層４７に蓄積される電荷が略ゼロになり、第２多層膜４５の電荷蓄積層４７に書き込まれた情報“１”が消去される。

（（書き込み動作））
第１多層膜４１の書き込み動作では、ゲート電圧ＶＷｉ１＝＋Ｖｇｗ１（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ１＝＋Ｖｄｗ１（例えば、７Ｖ）が印加され、第２拡散領域１２にはソース電圧ＶＢｉ１＝０が印加される。これにより、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第３拡散領域１３）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ１＝＋Ｖｇｗ１に引かれて第１多層膜４１の電荷蓄積層４３へ注入される。これにより、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれる。一方、第１多層膜４１の書き込み動作の際に、ゲート電圧ＶＷｉ１＝０であれば、ホットエレクトロンが第１多層膜４１の電荷蓄積層４３へ注入されない。これにより、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれない（情報“０”が書き込まれる）。

第２多層膜４５の書き込み動作では、ゲート電圧ＶＷｉ１＝＋Ｖｇｗ１（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはソース電圧ＶＢｈ１＝０が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ１＝＋Ｖｄｗ１（例えば、７Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第４拡散領域１４）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ１＝＋Ｖｇｗ１に引かれて第１多層膜４１の電荷蓄積層４３へ注入される。これにより、第１多層膜４１の電荷蓄積層４３に情報が書き込まれる。一方、第２多層膜４５の書き込み動作の際に、ゲート電圧ＶＷｉ１＝０であれば、ホットエレクトロンが第２多層膜４５の電荷蓄積層４７へ注入されない。これにより、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれない（情報“０”が書き込まれる）。

（（消去動作と書き込み動作との関係））
第１多層膜４１の消去動作では、電荷蓄積層４３に蓄積される電荷が略ゼロにされる。そして、第１多層膜４１の書き込み動作では、消去動作の後に、すなわち電荷蓄積層４３に蓄積される電荷が略ゼロにされた後に、電荷蓄積層４３にホットエレクトロンが注入されて書き込みが行われる。

すなわち、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれている場合、電荷蓄積層４３の負電荷（電子）により第３拡散領域１３では電流（電子）が流れにくくなっており、第３拡散領域１３の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図４に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１（例えば、２０μＡ）になる。一方、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、電荷蓄積層４３のゼロ電荷（電荷がない）により第３拡散領域１３では電流がやや流れやすくなっており、第３拡散領域１３の抵抗値はやや低くなっている。これにより、読み出し電流Ｉｄｓは、図４に示すように、Ｉ０（例えば、３０μＡ）になる。

このため、第１多層膜４１への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ０（例えば、３０μＡ）と、第１多層膜４１への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１（例えば、２０μＡ）との差ΔＩｄｓ１（例えば、１０μＡ）は、大きさが不十分な傾向にある。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが困難になることがあり、情報“１”と“０”とを判別することができても判別に時間がかかることがある。

また、第２多層膜４５の消去動作では、電荷蓄積層４７に蓄積される電荷が略ゼロにされる。そして、第２多層膜４５の書き込み動作では、消去動作の後に、すなわち電荷蓄積層４７に蓄積される電荷が略ゼロにされた後に、電荷蓄積層４７にホットエレクトロンが注入されて書き込みが行われる。

すなわち、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれている場合、電荷蓄積層４７の負電荷（電子）により第４拡散領域１４では電流（電子）が流れにくくなっており、第４拡散領域１４の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図４に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１（例えば、２０μＡ）になる。一方、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、電荷蓄積層４７のゼロ電荷（電荷がない）により第４拡散領域１４では電流がやや流れやすくなっており、第４拡散領域１４の抵抗値はやや低くなっている。これにより、読み出し電流Ｉｄｓは、図４に示すように、Ｉ０（例えば、３０μＡ）になる。

このため、第２多層膜４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ０（例えば、３０μＡ）と、第２多層膜４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１（例えば、２０μＡ）との差ΔＩｄｓ１（例えば、１０μＡ）は、大きさが不十分な傾向にある。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが困難になることがあり、情報“１”と“０”とを判別することができても判別に時間がかかることがある。

（半導体記憶装置の製造方法）
半導体記憶装置の製造方法について、図５〜図１１に示す工程断面図を用いて説明する。

まず、Ｂなどのｐ型の不純物が低濃度にドープされた半導体基板１０が準備される。半導体基板１０の一方の面にはＢなどのｐ型の不純物イオンが半導体基板１０より高濃度で注入されて、Ｐウェル領域１６が形成される。半導体基板１０の他方の面を有する領域は、バックゲート１５となる。Ｐウェル領域１６が形成された側の半導体基板１０の表面には、熱酸化されて、例えば膜厚が１００Å程度のシリコン酸化膜が形成される。続いて、例えば既存のＣＶＤ法を用いることで、シリコン酸化膜上に、例えば膜厚が２００Å程度のシリコン窒化膜が形成される。

次に、シリコン窒化膜上に所定のレジスト液がスピン塗布され、これに既存の露光処理および現像処理が施されて、後工程において素子分離絶縁膜１９を形成する領域上に開口を有するレジスト膜（図示せず）が形成される。続いて、形成されたレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜がパターニングされ、パターニングされたシリコン酸化膜１９ａおよびシリコン窒化膜１９ｂで素子分離絶縁膜１９が形成されない領域がカバーされると共に、素子分離絶縁膜１９が形成される領域において半導体基板１０が露出する。なお、この際、素子分離絶縁膜１９が形成される領域にシリコン酸化膜が残留していても良い。また、パターニングされたシリコン窒化膜１９ｂは、素子分離絶縁膜１９が形成される際の熱酸化処理において、半導体基板１０における素子分離絶縁膜１９が形成されない領域（すなわちアクティブ領域ＡＲ）を保護するための保護膜として機能する。また、パターニングされたシリコン酸化膜１９ａは、半導体基板１０とパターニングされたシリコン窒化膜１９ｂとの接着性を保持する接着層として機能する。さらに、シリコン窒化膜１９ｂのパターニングには、例えば既存のドライエッチングまたはウェットエッチングが用いられる。そして、シリコン窒化膜１９ｂおよびシリコン酸化膜１９ａがパターニングされた後、レジスト膜は除去される。

このように形成されたシリコン窒化膜１９ｂがマスクとされて露出された半導体基板１０の表面が熱酸化されて、図５（ａ）に示すように、半導体基板１０の表面に素子分離絶縁膜１９が形成される。これにより、半導体基板１０の表面がアクティブ領域ＡＲとフィールド領域ＦＲとに画定される。

そして、シリコン窒化膜１９ｂが除去された後、露出された半導体基板１０の表面がウェット酸化されて、図５（ｂ）に示すように、例えば膜厚が１００Å程度のシリコン酸化膜（第１絶縁膜）３２ａが形成される。このシリコン酸化膜３２ａは、後工程においてゲート絶縁膜３２へと加工される絶縁膜である。なお、この工程では、シリコン酸化膜１９ａを完全に除去した後にシリコン酸化膜３２ａが形成されても良い。

その次に、図５（ｃ）に示すように、素子分離絶縁膜１９およびシリコン酸化膜３２ａの上に、例えばＣＶＤ法またはスパッタリング法にて、例えば４５００Å程度の膜厚を有するポリシリコン膜３３ａが形成される。なお、このポリシリコン膜３３ａは、ｎ型の不純物（例えばＰ）がドープされることで導電性が付与されている。

さらに、図６（ａ）に示すように、例えばＣＶＤ法またはスパッタリング法にて、例えば５００Å程度の膜厚を有するシリサイド膜３４ａを形成する。このシリサイド膜３４ａには、例えばタングステンシリサイド膜であるＷＳｉｘ膜が用いられる。なお、ポリシリコン膜３３ａとシリサイド膜３４ａとは、後工程においてゲート電極３１へと加工される導電性膜である。

次に、図６（ｂ）に示すように、例えばＣＶＤ法にて、例えば１０００Å程度の膜厚を有するシリコン酸化膜３５ａを形成する。このシリコン酸化膜３５ａは、後工程においてポリシリコン膜３３ａとシリサイド膜３４ａとをパターニングする際のハードマスクとなるマスク酸化膜３５へと加工される膜であり、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。

そして、シリコン酸化膜３５ａ上に所定のレジスト液がスピン塗布され、既存の露光処理および現像処理が施されることで、後工程においてゲート電極３１が形成される領域上にレジスト膜Ｒ１が形成される。続いて、形成されたレジスト膜Ｒ１をマスクとして、既存のエッチング技術にてシリコン酸化膜３５ａがパターニングされて、図７（ａ）に示すように、マスク酸化膜３５が形成される。なお、シリコン酸化膜３５ａがパターニングされた後、レジスト膜Ｒ１は除去される。

さらに、パターニングされたマスク酸化膜３５をハードマスクとして、既存のエッチング技術にてシリサイド膜３４ａおよびポリシリコン膜３３ａがパターニングされて、図７（ｂ）に示すように、ポリシリコン膜３３およびシリサイド膜３４が形成される。すなわち、合計の膜厚が３０００Å程度のゲート電極３１が形成される。

なお、上記のようにゲート電極３１がパターニングにより形成される際（図７（ｂ）参照）、膜残りによるショートを防止するために、半導体基板１０が露出しない程度にシリコン酸化膜３２ａがエッチングされるオーバエッチングが行われる。ただし、以上のようなドライエッチングの場合、ポリシリコン膜３３ａとシリコン酸化膜３２ａとの選択比が概ね１０〜１５０程度であるため、ポリシリコン膜３３ａ下のシリコン酸化膜３２ａも部分的にエッチングされ、露出された部分が薄膜化される（図７（ｂ）のシリコン酸化膜３２ａ１参照）。

そして、シリコン酸化膜３２ａ１における薄膜化された部分が、図８（ａ）に示すように除去され、この部分の半導体基板１０の表面が露出する。薄膜化された部分のシリコン酸化膜３２ａ１の除去には、半導体基板１０へのダメージを防止しつつ露出されたシリコン酸化膜３２ａ１のみが除去されるようにするために、ウェットエッチングが用いられる。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸水溶液が用いられる。この方法が用いられた場合、シリコン基板（半導体基板１０）に対するシリコン酸化膜３２ａ１の選択比が非常に大きいため、半導体基板１０へのダメージが少ない状態で、露出された部分のシリコン酸化膜３２ａ１が除去される。

次に、図８（ｂ）に示すように、素子分離絶縁膜１９とゲート電極３１との間において、例えば熱酸化にて、ゲート電極３１の側面と半導体基板１０の表面とを覆うように、例えば７０Å程度の膜厚を有するシリコン酸化膜（第２絶縁膜）４２ａ，４６ａが形成される。このシリコン酸化膜４２ａ，４６ａは、後工程（図１０（ｂ）参照）において第１多層膜４１の第１絶縁層４２や、第２多層膜４５の第１絶縁層４６に加工される膜である。また、シリコン酸化膜４２ａ，４６ａは、後に第３拡散領域１３や第４拡散領域１４が形成される工程（図９（ａ）参照）におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。

このように、シリコン酸化膜４２ａ，４６ａは、ゲート電極３１をパターニングする際のプラズマエッチングによって絶縁特性が劣化したシリコン酸化膜３２ａ１が除去された後に、新たな絶縁膜として形成されている。これにより、第１多層膜４１の第１絶縁層４２や、第２多層膜４５の第１絶縁層４６には、絶縁特性が劣化していない絶縁膜が用いられている。このため、第１絶縁層４２，４６の上層である電荷蓄積層４３，４７の電荷保持特性を維持することができるようになっている。また、薄膜化されたシリコン酸化膜３２ａ１が除去される際、半導体基板１０へのダメージが少ない条件（例えばフッ酸水溶液を用いたウェットエッチング）が採用されている。このため、半導体記憶装置１の特性が劣化することは防止される。

そして、図９（ａ）に示すように、素子分離絶縁膜１９およびゲート電極３１をマスクとしてイオン注入が行われることにより、素子分離絶縁膜１９とゲート電極３１との間において、拡散領域１３ａ，１４ａが形成される。このイオン注入では、Ｂなどのｐ型の不純物イオンが、例えば１０１７ｃｍ−３程度の比較的低いドーズ量となるようにドープされる。

次に、図９（ｂ）に示すように、素子分離絶縁膜１９、マスク酸化膜３５およびシリコン酸化膜４２ａ，４６ａの上を覆うように、例えばＣＶＤ法にて、例えば１００Å程度の膜厚を有するシリコン窒化膜（第３絶縁膜）４３ａ，４７ａが形成される。このシリコン窒化膜４３ａ，４７ａは、後工程において、第１多層膜４１の電荷蓄積層４３や、第２多層膜４５の電荷蓄積層４７に加工される膜である。

さらに、図１０（ａ）に示すように、シリコン窒化膜４３ａ，４７ａの上全体に、例えばＣＶＤ法にて、例えば５０Å程度の膜厚を有するシリコン酸化膜４４ａ，４８ａが形成される。このシリコン酸化膜４４ａ，４８ａは、後工程において、第１多層膜４１の第２絶縁層４４や、第２多層膜４５の第２絶縁層４８に加工される膜である。

そして、上述のように形成したシリコン酸化膜４４ａ，４８ａとシリコン窒化膜４３ａ，４７ａとシリコン酸化膜４２ａ，４６ａとが順次、異方性ドライエッチングされることで、図１０（ｂ）に示すように、ゲート電極３１の側面から半導体基板１０の表面を距離５００Å程度延びる第１多層膜４１及び第２多層膜４５が形成される。

次に、図１１（ａ）に示すように、素子分離絶縁膜１９，マスク酸化膜３５，第１多層膜４１及び第２多層膜４５の上に、例えばＣＶＤ法により、例えば５００Å程度の膜厚を有する保護膜２１を形成する。この保護膜２１は、例えばシリコン酸化膜であり、後の第１拡散領域１１及び第２拡散領域１２が形成される工程（図１１（ｂ）参照）におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。

さらに、素子分離絶縁膜１９，ゲート電極３１，第１多層膜４１及び第２多層膜４５をマスクとしてイオン注入が行われることにより、第１多層膜４１と素子分離絶縁膜１９との間や、第２多層膜４５と素子分離絶縁膜１９との間において、第１拡散領域１１及び第２拡散領域１２が形成される。このイオン注入では、Ａｓ，Ｐなどのｎ型の不純物イオンが、例えば１０２０ｃｍ−３程度の比較的高いドーズ量となるようにドープされる。

その後、保護膜２１の上に、層間絶縁膜（図示せず）が形成される。そして、既存のフォトリソグラフィ法およびエッチング法が用いられて、ゲート電極３１，第１拡散領域１１及び第２拡散領域１２との上面の一部を露出させる開口（図示せず）が層間絶縁膜に形成され、これにタングステン（Ｗ）などの導電体が充填されて、コンタクト配線（図示せず）が形成される。次に、層間絶縁膜の上にアルミニウム（Ａｌ）や銅（Ｃｕ）などを含む上層配線（図示せず）がパターニングされた後、パッシベーション膜（図示せず）が形成される。これにより、半導体記憶装置１が製造される。

＜本発明の第１実施形態に係る半導体記憶装置の構成及び動作＞
本発明の第１実施形態に係る半導体記憶装置の回路構成図を図１２に示す。以下、本発明の前提となる半導体記憶装置１と異なる部分を中心に説明し、本発明の前提となる半導体記憶装置１と同様の構成要素は同じ符号を用いてあらわし説明を省略する。

（半導体記憶装置の概略構成）
半導体記憶装置１００は、主として、複数のメモリセル１００ｎ，１００ｏ，１００ｐ，・・・，１００ｒ，１００ｓ，１００ｖ，・・・と、第１電圧印加部１６０と、第２電圧印加部１５０とを備える。

各メモリセル１００ｎ，・・・は、後述のように、第１多層膜１４１及び第２多層膜１４５の機能が、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と異なる。

第１電圧印加部１６０は、ワードラインＷＬｉ，ＷＬｊ，・・・を介して、各メモリセル１００ｎ，・・・のゲート電極３１に接続されている。これにより、第１電圧印加部１６０は、各メモリセル１００ｎ，・・・のゲート電極３１にゲート電圧ＶＷｉ１００，ＶＷｊ１００，・・・を印加することができるようになっている。

第２電圧印加部１５０は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・を介して、各メモリセル１００ｎ，・・・の第１拡散領域１１や第２拡散領域１２に接続されている。これにより、第２電圧印加部１５０は、各メモリセル１００ｎ，・・・の第１拡散領域１１及び第２拡散領域１２の一方にソース電圧ＶＢｈ１００，・・・を印加することができ、他方にドレイン電圧ＶＢｉ１００，・・・を印加することができるようになっている。

（半導体記憶装置の概略動作）
各メモリセル１００ｎ，・・・は、ワードラインＷＬｉ，・・・を介して、第１電圧印加部１６０からゲート電圧ＶＷｉ１００，・・・の供給を受ける。ゲート電極３１に供給されるゲート電圧ＶＷｉ１００，・・・がＨレベルの場合に、メモリセル１００ｎ，・・・は、チャネル形成領域１７がＯＮ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流すことができる状態になる。また、ゲート電極３１に供給されるゲート電圧ＶＷｉ１００，・・・がＬレベルの場合に、メモリセル１００ｎ，・・・は、チャネル形成領域１７がＯＦＦ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流しにくい状態になる。

一方、各メモリセル１００ｎ，・・・は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，・・・を介して、第２電圧印加部１５０からソース電圧ＶＢｈ１００，・・・及びドレイン電圧ＶＢｉ１００，・・・の供給を受ける。

ビットラインＢＬｈ，・・・を介してメモリセル１００ｎ，・・・の第１拡散領域１１にソース電圧ＶＢｈ１００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル１００ｎ，・・・の第２拡散領域１２にドレイン電圧ＶＢｉ１００，・・・が印加されている場合を考える。ソース電圧ＶＢｈ１００，・・・がドレイン電圧ＶＢｉ１００，・・・より大きければ、ゲート電圧ＶＷｉ１００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル１００ｎ，・・・において、第１拡散領域１１から第２拡散領域１２へドレイン電流Ｉｄｓが流れる。また、ソース電圧ＶＢｈ１００，・・・がドレイン電圧ＶＢｉ１００，・・・より小さければ、ゲート電圧ＶＷｉ１００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル１００ｎ，・・・において、第２拡散領域１２から第１拡散領域１１へドレイン電流Ｉｄｓが流れる。このようにして、ワードラインＷＬｉ，・・・とビットラインＢＬｉ，・・・とを介して第１電圧印加部１６０及び第２電圧印加部１５０により選択されたメモリセル１００ｎ，・・・が、消去・書き込み・読み出しなどの動作を行うようになっている。

なお、ビットラインＢＬｈ，・・・を介してメモリセル１００ｎ，・・・の第１拡散領域１１にドレイン電圧ＶＢｈ１００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル１００ｎ，・・・の第２拡散領域１２にソース電圧ＶＢｉ１００，・・・が印加されている場合も同様である。

（メモリセルの詳細構成）
メモリセルの断面図を図１３及び図１４に示す。

メモリセル１００ｎは、第１多層膜４１の代わりに第１多層膜１４１を備え、第２多層膜４５の代わりに第２多層膜１４５を備える。

第１拡散領域１１は、ソース電圧ＶＢｈ１００又はドレイン電圧ＶＢｈ１００の供給を受けることができるようになっている。また、ゲート電極３１は、ゲート電圧ＶＷｉ１００の供給を受けることができるようになっている。

第１多層膜１４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第１多層膜１４１は、主として、第１絶縁層１４２，電荷蓄積層１４３及び第２絶縁層１４４を有している。第１絶縁層１４２は、半導体基板１０と電荷蓄積層１４３とを絶縁する。電荷蓄積層１４３は、ホールや電子などの電荷を蓄積する。第２絶縁層１４４は、その上層の膜と電荷蓄積層１４３とを絶縁する。すなわち、電荷蓄積層１４３は、第１絶縁層１４２と第２絶縁層１４４とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層１４２や第２絶縁層１４４はシリコン酸化物を主成分とする膜であり、電荷蓄積層１４３はシリコン窒化物を主成分とする膜である。

第２拡散領域１２は、ソース電圧ＶＢｉ１００又はドレイン電圧ＶＢｉ１００の供給を受けることができるようになっている。

第２多層膜１４５は、第２拡散領域１２とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第２多層膜１４５は、主として、第１絶縁層１４６，電荷蓄積層１４７及び第２絶縁層１４８を有している。第１絶縁層１４６は、半導体基板１０と電荷蓄積層１４７とを絶縁する。電荷蓄積層１４７は、ホールや電子などの電荷を蓄積する。第２絶縁層１４８は、その上層の膜と電荷蓄積層１４７とを絶縁する。すなわち、電荷蓄積層１４７は、第１絶縁層１４６と第２絶縁層１４８とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層１４６や第２絶縁層１４８はシリコン酸化物を主成分とする膜であり、電荷蓄積層１４７はシリコン窒化物を主成分とする膜である。

他の点は、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と同様である。

なお、他のメモリセル１００ｏ，・・・もメモリセル１００ｎと同様である。

（メモリセルの詳細動作）
メモリセル１００ｎの動作について表２を参照しながら説明する。なお、他のメモリセル１００ｏ，・・・もメモリセル１００ｎと同様である。

（（消去動作））
第１多層膜１４１の消去動作では、ゲート電圧ＶＷｉ１００＝−Ｖｇｅ１００（例えば、−６Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ１００＝＋Ｖｄｅ１００（例えば、５Ｖ）が印加され、第２拡散領域１２はソース電圧ＶＢｉ１００として開放状態にされる。これにより、ゲート電極３１とドレイン電極（第１拡散領域１１）との間に高電界が発生するので、ドレイン電極（第１拡散領域１１）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。このバンド間トンネル電流は、グランドレベルの電位に保たれているバックゲート１５へ向かうようにＰウェル領域１６を流れるとともにホットホールを発生させる。発生したホットホールは、一点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電圧ＶＷｉ１００＝−Ｖｇｅ１００に強く引かれて第１多層膜１４１の電荷蓄積層１４３へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層１４３に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層１４３に蓄積される電荷が正電荷になり、第１多層膜１４１の電荷蓄積層１４３に書き込まれた情報“１”が消去される。

第２多層膜１４５の消去動作では、ゲート電圧ＶＷｉ１００＝−Ｖｇｅ１００（例えば、−６Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１はソース電圧ＶＢｈ１００として開放状態にされ、第２拡散領域１２にはドレイン電圧ＶＢｉ１００＝＋Ｖｄｅ１００（例えば、５Ｖ）が印加される。これにより、ゲート電極３１とドレイン電極（第２拡散領域１２）との間に高電界が発生するので、ドレイン電極（第２拡散領域１２）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。このバンド間トンネル電流は、グランドレベルの電位に保たれているバックゲート１５へ向かうようにＰウェル領域１６を流れるとともにホットホールを発生させる。発生したホットホールは、二点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電圧ＶＷｉ１００＝−Ｖｇｅ１００に強く引かれて第２多層膜１４５の電荷蓄積層１４７へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層１４７に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層１４７に蓄積される電荷が正電荷になり、第２多層膜１４５の電荷蓄積層１４７に書き込まれた情報“１”が消去される。

なお、ここでは第１多層膜１４１及び第２多層膜１４５に書き込みが行われている状態（すなわち電子が蓄積されている状態）から消去動作を行う例を示したが、書き込みが行われていない状態（すなわち電子が蓄積されていない状態）からこの消去動作を行っても良い。この場合であっても、消去動作が行われることにより、第１多層膜１４１及び第２多層膜１４５にホットホールが残存し、蓄積される電荷が正電荷になる。

（（書き込み動作））
第１多層膜１４１の書き込み動作では、ゲート電圧ＶＷｉ１００＝＋Ｖｇｗ１００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ１００＝＋Ｖｄｗ１００（例えば、５．５Ｖ）が印加され、第２拡散領域１２にはソース電圧ＶＢｉ１００＝０が印加される。これにより、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第３拡散領域１１３）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ１００＝＋Ｖｇｗ１００に引かれて第１多層膜１４１の電荷蓄積層１４３へ注入される。ここで、第１多層膜１４１の電荷蓄積層１４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜１４１の電荷蓄積層１４３に効率的に情報“１”が書き込まれる。一方、第１多層膜１４１の書き込み動作の際に、ゲート電圧ＶＷｉ１００＝０であれば、ホットエレクトロンが第１多層膜１４１の電荷蓄積層１４３へ注入されない。これにより、第１多層膜１４１の電荷蓄積層１４３に情報“１”が書き込まれない（情報“０”が書き込まれる）。

第２多層膜１４５の書き込み動作では、ゲート電圧ＶＷｉ１００＝＋Ｖｇｗ１００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはソース電圧ＶＢｈ１００＝０が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ１００＝＋Ｖｄｗ１００（例えば、５．５Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第４拡散領域１１４）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ１００＝＋Ｖｇｗ１００に引かれて第２多層膜１４５の電荷蓄積層１４７へ注入される。ここで、第２多層膜１４５の電荷蓄積層１４７には正電荷（ホール）が蓄積されているので、第２多層膜４５の電荷蓄積層４７（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第２多層膜１４５の電荷蓄積層１４７に効率的に情報が書き込まれる。一方、第２多層膜１４５の書き込み動作の際に、ゲート電圧ＶＷｉ１００＝０であれば、ホットエレクトロンが第２多層膜１４５の電荷蓄積層１４７へ注入されない。これにより、第２多層膜１４５の電荷蓄積層１４７に情報“１”が書き込まれない（情報“０”が書き込まれる）。

（（消去動作と書き込み動作との関係））
第１多層膜１４１の消去動作では、第１多層膜１４１に正電荷（ホットホール）が主体として蓄積される。そして、第１多層膜１４１の書き込み動作では、消去動作の後に、すなわち第１多層膜１４１に正電荷が主体として蓄積された後に、第１多層膜１４１に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第１多層膜１４１の電荷蓄積層１４３に情報“１”が書き込まれている場合、電荷蓄積層１４３の負電荷（電子）により第３拡散領域１１３では電流（電子）が流れにくくなっており、第３拡散領域１１３の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第１多層膜１４１の電荷蓄積層１４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層１４３の正電荷（ホール）により第３拡散領域１１３では電流がさらに流れやすくなっており、第３拡散領域１１３の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第１多層膜１４１への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第１多層膜１４１への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

また、第２多層膜１４５の消去動作では、第２多層膜１４５に正電荷（ホットホール）が主体として蓄積される。そして、第２多層膜１４５の書き込み動作では、消去動作の後に、すなわち第２多層膜１４５に正電荷が主体として蓄積された後に、第２多層膜１４５に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第２多層膜１４５の電荷蓄積層１４７に情報“１”が書き込まれている場合、電荷蓄積層１４７の負電荷（電子）により第４拡散領域１１４では電流（電子）が流れにくくなっており、第４拡散領域１１４の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第２多層膜１４５の電荷蓄積層１４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層１４７の正電荷（ホール）により第４拡散領域１１４では電流がさらに流れやすくなっており、第４拡散領域１１４の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第２多層膜１４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第２多層膜１４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

（半導体記憶装置に関する特徴）
（１）
ここでは、第１多層膜１４１には、正電荷が主体として蓄積される。これにより、第１多層膜１４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が、第１多層膜４１への書き込みが行われない場合の読み出し電流Ｉ０（例えば、３０μＡ）に比べて大きくなる。また、第１多層膜１４１には、正電荷が主体として蓄積された後に、負電荷が主体として蓄積されて書き込みが行われる。これにより、第１多層膜１４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が、第１多層膜４１への書き込みが行われた場合の読み出し電流Ｉ１（例えば、２０μＡ）に比べて小さくなる。

このように、第１多層膜１４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が読み出し電流Ｉ０（例えば、３０μＡ，図４参照）に比べて大きくなり、第１多層膜１４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が読み出し電流Ｉ１（例えば、２０μＡ、図４参照）に比べて小さくなる。このため、第１多層膜１４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）と、第１多層膜１４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなる。

なお、第２多層膜１４５も、第１多層膜１４１と同様である。

（２）
ここでは、第１多層膜１４１には、正電荷（ホール）が中和量よりも多くの量で注入されて消去が行われる。これにより、消去動作後に、余った正電荷（ホール）が第１多層膜１４１に主体として蓄積されるようになる。そして、第１多層膜１４１には、負電荷（ホットエレクトロン）が蓄積されて書き込みが行われる。

このとき、第１多層膜１４１の電荷蓄積層１４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜１４１の電荷蓄積層１４３に効率的に情報“１”が書き込まれる。

（３）
ここでは、第１多層膜１４１の電荷蓄積層１４３は、正電荷（ホール）又は負電荷（電子）を蓄積する。また、第１絶縁層１４２は、半導体基板１０と電荷蓄積層１４３とを絶縁する。第２絶縁層１４４は、その上層の膜と電荷蓄積層１４３とを絶縁する。これらにより、消去動作が行われた後に、電荷蓄積層１４３に正電荷（ホール）が主体として蓄積されるようになる。また、書き込み動作が行われた後に、電荷蓄積層１４３に負電荷（電子）が保持されるようになる。

（４）
ここでは、第１多層膜１４１には、主として、負電荷（電子）が蓄積されて書き込みが行われる。また、第２多層膜１４５にも、主として、負電荷（電子）が蓄積されて書き込みが行われる。これらにより、第１多層膜１４１及び第２多層膜１４５で１セルあたり２値の情報が書き込まれる。これにより、単位記憶容量あたりの製造コストが低減される。

（５）
ここでは、第１電圧印加部１６０は、消去が行われる際に、ゲート電圧ＶＷｉ１００として負電圧−Ｖｇｅ１００（例えば、−６Ｖ）をゲート電極３１に印加する。第２電圧印加部１５０は、消去が行われる際に、ソース電圧ＶＢｉ１００，・・・としてソース電極（第２拡散領域１２）を開放状態にし、ドレイン電圧ＶＢｈ１００としてドレイン電極（第１拡散領域１１）に＋Ｖｄｅ１００（例えば、５Ｖ）を印加する。これらにより、ドレイン電極（第１拡散領域１１）の端部にバンド間トンネル電流が発生してＰウェル領域１６を流れるので、Ｐウェル領域１６でホットホールが発生する。発生したホットホールは、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電圧ＶＷｉ１００＝−Ｖｇｅ１００に強く引かれて第１多層膜１４１の方へ移動する。このため、第１多層膜１４１に正電荷（ホットホール）を注入することが容易になっている。

（第１実施形態の変形例）
（Ａ）第２電圧印加部１５０は、消去が行われる際に、ソース電圧ＶＢｉ１００，・・・としてソース電極（第２拡散領域１２）を開放状態にする代わりに、ゼロ電圧をソース電極（第２拡散領域１２）に印加してもよい。

（Ｂ）第１多層膜１４１は、負電荷（電子）を保持している状態が情報“１”が書き込まれた状態である代わりに、負電荷（電子）を保持している状態が情報“０”が書き込まれた状態であってもよい。同様に、第２多層膜１４５は、負電荷（電子）を保持している状態が情報“１”が書き込まれた状態である代わりに、負電荷（電子）を保持している状態が情報“０”が書き込まれた状態であってもよい。

（Ｃ）第３拡散領域１１３は、第１拡散領域１１よりも不純物濃度が低ければ、ｎ型である代わりにｐ型であってもよい。同様に、第４拡散領域１１４は、第２拡散領域１２よりも不純物濃度が低ければ、ｎ型である代わりにｐ型であってもよい。

また、各メモリセル１ｎ，・・・は、図１３・図１４に示すようなＮＭＯＳ構造である代わりに、ＰＭＯＳ構造であってもよい。すなわち、バックゲート１５やＰウェル領域１６がｎ型であるとともに、第１拡散領域１１，第２拡散領域１２，第３拡散領域１１３及び第４拡散領域１１４がｐ型であってもよい。

（Ｄ）第１多層膜１４１の消去動作では、ホットホールが電荷蓄積層１４３へ中和量よりも多くの量で注入されるのが、一度の動作であっても良いし、複数回の動作であっても良い。例えば、ホットホールが電荷蓄積層１４３へ中和量で注入された後に、ホットホールが電荷蓄積層１４３へさらに注入されても良い。

＜本発明の第２実施形態に係る半導体記憶装置の構成及び動作＞
本発明の第２実施形態に係る半導体記憶装置の断面図を図１６及び図１７に示す。以下、本発明の前提となる半導体記憶装置１と異なる部分を中心に説明し、本発明の前提となる半導体記憶装置１と同様の構成要素は同じ符号を用いてあらわし説明を省略する。

（半導体記憶装置の概略構成）
半導体記憶装置２００は、主として、複数のメモリセル２００ｎ，・・・と、第１電圧印加部２６０と、第２電圧印加部２５０とを備える。

各メモリセル２００ｎ，・・・は、後述のように、第１多層膜２４１及び第２多層膜２４５の機能が、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と異なる。

第１電圧印加部２６０は、ワードラインＷＬｉ，ＷＬｊ，・・・を介して、各メモリセル２００ｎ，・・・のゲート電極３１に接続されている。これにより、第１電圧印加部２６０は、各メモリセル２００ｎ，・・・のゲート電極３１にゲート電圧ＶＷｉ２００，ＶＷｊ２００，・・・を印加することができるようになっている。

第２電圧印加部２５０は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・を介して、各メモリセル２００ｎ，・・・の第１拡散領域１１や第２拡散領域１２に接続されている。これにより、第２電圧印加部２５０は、各メモリセル２００ｎ，・・・の第１拡散領域１１及び第２拡散領域１２の一方にソース電圧ＶＢｈ２００，・・・を印加することができ、他方にドレイン電圧ＶＢｉ２００，・・・を印加することができるようになっている。

（半導体記憶装置の概略動作）
各メモリセル２００ｎ，・・・は、ワードラインＷＬｉ，・・・を介して、第１電圧印加部２６０からゲート電圧ＶＷｉ２００，・・・の供給を受ける。ゲート電極３１に供給されるゲート電圧ＶＷｉ２００，・・・がＨレベルの場合に、メモリセル２００ｎ，・・・は、チャネル形成領域１７がＯＮ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流すことができる状態になる。また、ゲート電極３１に供給されるゲート電圧ＶＷｉ２００，・・・がＬレベルの場合に、メモリセル２００ｎ，・・・は、チャネル形成領域１７がＯＦＦ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流しにくい状態になる。

一方、各メモリセル２００ｎ，・・・は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，・・・を介して、第２電圧印加部２５０からソース電圧ＶＢｈ２００，・・・及びドレイン電圧ＶＢｉ２００，・・・の供給を受ける。

ビットラインＢＬｈ，・・・を介してメモリセル２００ｎ，・・・の第１拡散領域１１にソース電圧ＶＢｈ２００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル２００ｎ，・・・の第２拡散領域１２にドレイン電圧ＶＢｉ２００，・・・が印加されている場合を考える。ソース電圧ＶＢｈ２００，・・・がドレイン電圧ＶＢｉ２００，・・・より大きければ、ゲート電圧ＶＷｉ２００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル２００ｎ，・・・において、第１拡散領域１１から第２拡散領域１２へドレイン電流Ｉｄｓが流れる。また、ソース電圧ＶＢｈ２００，・・・がドレイン電圧ＶＢｉ２００，・・・より小さければ、ゲート電圧ＶＷｉ２００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル２００ｎ，・・・において、第２拡散領域１２から第１拡散領域１１へドレイン電流Ｉｄｓが流れる。このようにして、ワードラインＷＬｉ，・・・とビットラインＢＬｉ，・・・とを介して第１電圧印加部２６０及び第２電圧印加部２５０により選択されたメモリセル２００ｎ，・・・が、消去・書き込み・読み出しなどの動作を行うようになっている。

なお、ビットラインＢＬｈ，・・・を介してメモリセル２００ｎ，・・・の第１拡散領域１１にドレイン電圧ＶＢｈ２００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル２００ｎ，・・・の第２拡散領域１２にソース電圧ＶＢｉ２００，・・・が印加されている場合も同様である。

（メモリセルの詳細構成）
メモリセル２００ｎは、第１多層膜４１の代わりに第１多層膜２４１を備え、第２多層膜４５の代わりに第２多層膜２４５を備える。

第１拡散領域１１は、ソース電圧ＶＢｈ２００又はドレイン電圧ＶＢｈ２００の供給を受けることができるようになっている。また、ゲート電極３１は、ゲート電圧ＶＷｉ２００の供給を受けることができるようになっている。

第１多層膜２４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第１多層膜２４１は、主として、第１絶縁層２４２，電荷蓄積層２４３及び第２絶縁層２４４を有している。第１絶縁層２４２は、半導体基板１０と電荷蓄積層２４３とを絶縁する。電荷蓄積層２４３は、ホールや電子などの電荷を蓄積する。第２絶縁層２４４は、その上層の膜と電荷蓄積層２４３とを絶縁する。すなわち、電荷蓄積層２４３は、第１絶縁層２４２と第２絶縁層２４４とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層２４２や第２絶縁層２４４はシリコン酸化物を主成分とする膜であり、電荷蓄
積層２４３はシリコン窒化物を主成分とする膜である。

第２拡散領域１２は、ソース電圧ＶＢｉ２００又はドレイン電圧ＶＢｉ２００の供給を受けることができるようになっている。

第２多層膜２４５は、第２拡散領域１２とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第２多層膜２４５は、主として、第１絶縁層２４６，電荷蓄積層２４７及び第２絶縁層２４８を有している。第１絶縁層２４６は、半導体基板１０と電荷蓄積層２４７とを絶縁する。電荷蓄積層２４７は、ホールや電子などの電荷を蓄積する。第２絶縁層２４８は、その上層の膜と電荷蓄積層２４７とを絶縁する。すなわち、電荷蓄積層２４７は、第１絶縁層２４６と第２絶縁層２４８とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層２４６や第２絶縁層２４８はシリコン酸化物を主成分とする膜であり、電荷蓄積層２４７はシリコン窒化物を主成分とする膜である。

他の点は、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と同様である。

なお、他のメモリセル２００ｏ，・・・もメモリセル２００ｎと同様である。

（メモリセルの詳細動作）
メモリセル２００ｎの動作について表３を参照しながら説明する。なお、他のメモリセル２００ｏ，・・・もメモリセル２００ｎと同様である。

（（消去動作））
第１多層膜２４１の消去動作では、ゲート電圧ＶＷｉ２００＝＋Ｖｇｅ２００（例えば、１Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１はソース電圧ＶＢｈ２００としてゼロ電圧が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ２００＝＋Ｖｄｅ２００（例えば、５Ｖ）が印加される。これにより、チャネル形成領域１７においてゲート電極３１に近い部分１７ａにチャネルが形成される。そして、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かって流れる電子が、チャネルでホットホールを発生させる。発生したホットホールは、一点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ソース電極とドレイン電極との間の電界で強く加速されて第１多層膜２４１の電荷蓄積層２４３へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層２４３に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層２４３に蓄積される電荷が正電荷になり、第１多層膜２４１の電荷蓄積層２４３に書き込まれた情報“１”が消去される。

第２多層膜２４５の消去動作では、ゲート電圧ＶＷｉ２００＝＋Ｖｇｅ２００（例えば、１Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散
領域１１にはドレイン電圧ＶＢｈ２００＝＋Ｖｄｅ２００（例えば、５Ｖ）が印加され、第２拡散領域１２はソース電圧ＶＢｉ２００＝０が印加される。これにより、チャネル形成領域１７においてゲート電極３１に近い部分１７ａにチャネルが形成される。そして、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かって流れる電子が、チャネルでホットホールを発生させる。発生したホットホールは、二点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ソース電極とドレイン電極との間の電界で強く加速されて第２多層膜２４５の電荷蓄積層２４７へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層２４７に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層２４７に蓄積される電荷が正電荷になり、第２多層膜２４５の電荷蓄積層２４７に書き込まれた情報“１”が消去される。

なお、ここでは第１多層膜２４１及び第２多層膜２４５に書き込みが行われている状態（すなわち電子が蓄積されている状態）から消去動作を行う例を示したが、書き込みが行われていない状態（すなわち電子が蓄積されていない状態）からこの消去動作を行っても良い。この場合であっても、消去動作が行われることにより、第１多層膜２４１及び第２多層膜２４５にホットホールが残存し、蓄積される電荷が正電荷になる。

（（書き込み動作））
第１多層膜２４１の書き込み動作では、ゲート電圧ＶＷｉ２００＝＋Ｖｇｗ２００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはソース電圧ＶＢｈ２００＝０が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ２００＝＋Ｖｄｗ２００（例えば、５．５Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第４拡散領域２１４）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ２００＝＋Ｖｇｗ２００に引かれて第１多層膜２４１の電荷蓄積層２４３へ注入される。ここで、第１多層膜２４１の電荷蓄積層２４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜２４１の電荷蓄積層２４３に効率的に情報が書き込まれる。一方、第１多層膜２４３の書き込み動作の際に、ゲート電圧ＶＷｉ２００＝０であれば、ホットエレクトロンが第１多層膜２４１の電荷蓄積層２４３へ注入されない。これにより、第１多層膜２４１の電荷蓄積層２４３に情報“１”が書き込まれない（情報“０”が書き込まれる）。

第２多層膜２４５の書き込み動作では、ゲート電圧ＶＷｉ２００＝＋Ｖｇｗ２００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ２００＝＋Ｖｄｗ２００（例えば、５．５Ｖ）が印加され、第２拡散領域１２にはソース電圧ＶＢｉ２００＝０が印加される。これにより、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第３拡散領域２１３）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ２００＝＋Ｖｇｗ２００に引かれて第２多層膜２４５の電荷蓄積層２４７へ注入される。ここで、第２多層膜２４５の電荷蓄積層２４７には正電荷（ホール）が蓄積されているので、第２多層膜４５の電荷蓄積層４７（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第２多層膜２４５の電荷蓄積層２４７に効率的に情報“１”が書き込まれる。一方、第２多層膜２４５の書き込み動作の際に、ゲート電圧ＶＷｉ２００＝０であれば、ホットエレクトロンが第２多層膜２４５の電荷蓄積層２４７へ注入されない。これにより、第２多層膜２４５の電荷蓄積層２４７に情報“１”が書き込まれない（情報“０”が書き込まれる）。

（（消去動作と書き込み動作との関係））
第１多層膜２４１の消去動作では、第１多層膜２４１に正電荷（ホットホール）が主体として蓄積される。そして、第１多層膜２４１の書き込み動作では、消去動作の後に、すなわち第１多層膜２４１に正電荷が主体として蓄積された後に、第１多層膜２４１に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第１多層膜２４１の電荷蓄積層２４３に情報“１”が書き込まれている場合、電荷蓄積層２４３の負電荷（電子）により第３拡散領域２１３では電流（電子）が流れにくくなっており、第３拡散領域２１３の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第２多層膜２４５の電荷蓄積層２４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層２４３の正電荷（ホール）により第３拡散領域２１３では電流がさらに流れやすくなっており、第３拡散領域２１３の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第２多層膜２４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第２多層膜２４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

また、第２多層膜２４５の消去動作では、第２多層膜２４５に正電荷（ホットホール）が主体として蓄積される。そして、第２多層膜２４５の書き込み動作では、消去動作の後に、すなわち第２多層膜２４５に正電荷が主体として蓄積された後に、第２多層膜２４５に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第２多層膜２４５の電荷蓄積層２４７に情報“１”が書き込まれている場合、電荷蓄積層２４７の負電荷（電子）により第４拡散領域２１４では電流（電子）が流れにくくなっており、第４拡散領域２１４の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第２多層膜２４５の電荷蓄積層２４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層２４５の正電荷（ホール）により第４拡散領域２１４では電流がさらに流れやすくなっており、第４拡散領域２１４の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第２多層膜２４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第２多層膜２４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

（半導体記憶装置に関する特徴）
（１）
ここでは、第１多層膜２４１には、正電荷が主体として蓄積される。これにより、第１多層膜２４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が、第１多層膜４１への書き込みが行われない場合の読み出し電流Ｉ０（例えば、３０μＡ）に比べて大きくなる。また、第１多層膜２４１には、正電荷が主体として蓄積された後に、負電荷が主体として蓄積されて書き込みが行われる。これにより、第１多層膜２４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が、第１多層膜４１への書き込みが行われた場合の読み出し電流Ｉ１（例えば、２０μＡ）に比べて小さくなる。

このように、第１多層膜２４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が読み出し電流Ｉ０（例えば、３０μＡ、図４参照）に比べて大きくなり、第１多層膜２４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が読み出し電流Ｉ１（例えば、２０μＡ、図４参照）に比べて小さくなる。このため、第１多層膜２４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）と、第１多層膜２４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなる。

なお、第２多層膜２４５も、第１多層膜２４１と同様である。

（２）
ここでは、第１多層膜２４１には、正電荷（ホール）が中和量よりも多くの量で注入されて消去が行われる。これにより、消去動作後に、余った正電荷（ホール）が第１多層膜２４１に主体として蓄積されるようになる。そして、第１多層膜２４１には、負電荷（ホットエレクトロン）が蓄積されて書き込みが行われる。

このとき、第１多層膜２４１の電荷蓄積層２４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜２４１の電荷蓄積層２４３に効率的に情報“１”が書き込まれる。

（３）
ここでは、第１多層膜２４１の電荷蓄積層２４３は、正電荷（ホール）又は負電荷（電子）を蓄積する。また、第１絶縁層２４２は、半導体基板１０と電荷蓄積層２４３とを絶縁する。第２絶縁層２４４は、その上層の膜と電荷蓄積層２４３とを絶縁する。これらにより、消去動作が行われた後に、電荷蓄積層２４３に正電荷（ホール）が主体として蓄積されるようになる。また、書き込み動作が行われた後に、電荷蓄積層２４３に負電荷（電子）が保持されるようになる。

（４）
ここでは、第１多層膜２４１には、主として、負電荷（電子）が蓄積されて書き込みが行われる。また、第２多層膜２４５にも、主として、負電荷（電子）が蓄積されて書き込みが行われる。これらにより、第１多層膜２４１及び第２多層膜２４５で１セルあたり２値の情報が書き込まれる。これにより、単位記憶容量あたりの製造コストが低減される。

（５）
ここでは、第１電圧印加部２６０は、第１多層膜２４１の消去動作において、ゲート電圧ＶＷｉ２００として正電圧＋Ｖｇｅ２００（例えば、１Ｖ）をゲート電極３１に印加する。第２電圧印加部２５０は、第１多層膜２４１の消去動作において、ソース電圧ＶＢｉ２００，・・・としてソース電極（第１拡散領域１１）としてゼロ電圧を印加し、ドレイン電圧ＶＢｈ２００としてドレイン電極（第２拡散領域１２）に＋Ｖｄｅ２００（例えば、５Ｖ）を印加する。これにより、チャネル形成領域１７においてゲート電極３１に近い部分１７ａにチャネルが形成される。そして、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かって流れる電子により、チャネルでホットホールが発生する。発生したホットホールは、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ソース電極とドレイン電極との間の電界で強く加速されて第１多層膜２４１の方へ移動する。このため、第１多層膜２４１に正電荷（ホットホール）を注入することが容易になる。

＜本発明の第３実施形態に係る半導体記憶装置の構成及び動作＞
本発明の第３実施形態に係る半導体記憶装置の断面図を図１８及び図１９に示す。以下、本発明の前提となる半導体記憶装置１と異なる部分を中心に説明し、本発明の前提となる半導体記憶装置１と同様の構成要素は同じ符号を用いてあらわし説明を省略する。

（半導体記憶装置の概略構成）
半導体記憶装置３００は、主として、複数のメモリセル３００ｎ，・・・と、第１電圧印加部３６０と、第２電圧印加部３５０とを備える。

各メモリセル３００ｎ，・・・は、後述のように、第１多層膜３４１及び第２多層膜３４５の機能が、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と異なる。

第１電圧印加部３６０は、ワードラインＷＬｉ，ＷＬｊ，・・・を介して、各メモリセル３００ｎ，・・・のゲート電極３１に接続されている。これにより、第１電圧印加部３６０は、各メモリセル３００ｎ，・・・のゲート電極３１にゲート電圧ＶＷｉ３００，ＶＷｊ３００，・・・を印加することができるようになっている。

第２電圧印加部３５０は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・を介して、各メモリセル３００ｎ，・・・の第１拡散領域１１や第２拡散領域１２に接続されている。これにより、第２電圧印加部３５０は、各メモリセル３００ｎ，・・・の第１拡散領域１１及び第２拡散領域１２の一方にソース電圧ＶＢｈ３００，・・・を印加することができ、他方にドレイン電圧ＶＢｉ３００，・・・を印加することができるようになっている。

（半導体記憶装置の概略動作）
各メモリセル３００ｎ，・・・は、ワードラインＷＬｉ，・・・を介して、第１電圧印加部３６０からゲート電圧ＶＷｉ３００，・・・の供給を受ける。ゲート電極３１に供給されるゲート電圧ＶＷｉ３００，・・・がＨレベルの場合に、メモリセル３００ｎ，・・・は、チャネル形成領域１７がＯＮ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流すことができる状態になる。また、ゲート電極３１に供給されるゲート電圧ＶＷｉ３００，・・・がＬレベルの場合に、メモリセル３００ｎ，・・・は、チャネル形成領域１７がＯＦＦ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流しにくい状態になる。

一方、各メモリセル３００ｎ，・・・は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，・・・を介して、第２電圧印加部３５０からソース電圧ＶＢｈ３００，・・・及びドレイン電圧ＶＢｉ３００，・・・の供給を受ける。

ビットラインＢＬｈ，・・・を介してメモリセル３００ｎ，・・・の第１拡散領域１１にソース電圧ＶＢｈ３００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル３００ｎ，・・・の第２拡散領域１２にドレイン電圧ＶＢｉ３００，・・・が印加されている場合を考える。ソース電圧ＶＢｈ３００，・・・がドレイン電圧ＶＢｉ３００，・・・より大きければ、ゲート電圧ＶＷｉ３００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル３００ｎ，・・・において、第１拡散領域１１から第２拡散領域１２へドレイン電流Ｉｄｓが流れる。また、ソース電圧ＶＢｈ３００，・・・がドレイン電圧ＶＢｉ３００，・・・より小さければ、ゲート電圧ＶＷｉ３００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル３００ｎ，・・・において、第２拡散領域１２から第１拡散領域１１へドレイン電流Ｉｄｓが流れる。このようにして、ワードラインＷＬｉ，・・・とビットラインＢＬｉ，・・・とを介して第１電圧印加部３６０及び第２電圧印加部３５０により選択されたメモリセル３００ｎ，・・・が、消去・書き込み・読み出しなどの動作を行うようになっている。

なお、ビットラインＢＬｈ，・・・を介してメモリセル３００ｎ，・・・の第１拡散領域１１にドレイン電圧ＶＢｈ３００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル３００ｎ，・・・の第２拡散領域１２にソース電圧ＶＢｉ３００，・・・が印加されている場合も同様である。

（メモリセルの詳細構成）
メモリセル３００ｎは、第１多層膜４１の代わりに第１多層膜３４１を備え、第２多層膜４５の代わりに第２多層膜３４５を備える。

第１拡散領域１１は、ソース電圧ＶＢｈ３００又はドレイン電圧ＶＢｈ３００の供給を受けることができるようになっている。また、ゲート電極３１は、ゲート電圧ＶＷｉ３００の供給を受けることができるようになっている。

第１多層膜３４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第１多層膜３４１は、主として、第１絶縁層３４２，電荷蓄積層３４３及び第２絶縁層３４４を有している。第１絶縁層３４２は、半導体基板１０と電荷蓄積層３４３とを絶縁する。電荷蓄積層３４３は、ホールや電子などの電荷を蓄積する。第２絶縁層３４４は、その上層の膜と電荷蓄積層３４３とを絶縁する。すなわち、電荷蓄積層３４３は、第１絶縁層３４２と第２絶縁層３４４とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層３４２や第２絶縁層３４４はシリコン酸化物を主成分とする膜であり、電荷蓄積層３４３はシリコン窒化物を主成分とする膜である。

第２拡散領域１２は、ソース電圧ＶＢｉ３００又はドレイン電圧ＶＢｉ３００の供給を受けることができるようになっている。

第２多層膜３４５は、第２拡散領域１２とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第２多層膜３４５は、主として、第１絶縁層３４６，電荷蓄積層３４７及び第２絶縁層３４８を有している。第１絶縁層３４６は、半導体基板１０と電荷蓄積層３４７とを絶縁する。電荷蓄積層３４７は、ホールや電子などの電荷を蓄積する。第２絶縁層３４８は、その上層の膜と電荷蓄積層３４７とを絶縁する。すなわち、電荷蓄積層３４７は、第１絶縁層３４６と第２絶縁層３４８とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層３４６や第２絶縁層３４８はシリコン酸化物を主成分とする膜であり、電荷蓄
積層３４７はシリコン窒化物を主成分とする膜である。

他の点は、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と同様である。

なお、他のメモリセル３００ｏ，・・・もメモリセル３００ｎと同様である。

（メモリセルの詳細動作）
メモリセル３００ｎの動作について表４を参照しながら説明する。なお、他のメモリセル３００ｏ，・・・もメモリセル３００ｎと同様である。

（（消去動作））
第１多層膜３４１の消去動作では、ゲート電圧ＶＷｉ３００＝０がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ３００＝＋Ｖｄｅ３００（例えば、５Ｖ）が印加され、第２拡散領域１２はソース電圧ＶＢｉ３００＝−Ｖｓｅ３００が印加される。これにより、ソース電極（第２拡散領域１２）からＰウェル領域１６へ放出された電子が、ドレイン電極（第１拡散領域１１）の空乏層に達すると電界加速されてホットホールを発生させる。発生したホットホールは、一点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電極３１とドレイン電極との間の電界で強く加速されて第１多層膜３４１の電荷蓄積層３４３へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層３４３に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層３４３に蓄積される電荷が正電荷になり、第１多層膜３４１の電荷蓄積層３４３に書き込まれた情報“１”が消去される。

第２多層膜３４５の消去動作では、ゲート電圧ＶＷｉ３００＝０がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１はソース電圧ＶＢｈ３００＝−Ｖｓｅ３００（例えば、−１Ｖ）が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ３００＝＋Ｖｄｅ３００（例えば、５Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からＰウェル領域１６へ放出された電子が、ドレイン電極（第２拡散領域１２）の空乏層に達すると電界加速されてホットホールを発生させる。発生したホットホールは、二点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電極３１とドレイン電極との間の電界で強く加速されて第２多層膜３４５の電荷蓄積層３４７へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層３４７に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層３４７に蓄積される電荷が正電荷になり、第２多層膜３４５の電荷蓄積層３４７に書き込まれた情報“１”が消去される。

なお、ここでは第１多層膜３４１及び第２多層膜３４５に書き込みが行われている状態（すなわち電子が蓄積されている状態）から消去動作を行う例を示したが、書き込みが行われていない状態（すなわち電子が蓄積されていない状態）からこの消去動作を行っても良い。この場合であっても、消去動作が行われることにより、第１多層膜３４１及び第２多層膜３４５にホットホールが残存し、蓄積される電荷が正電荷になる。

（（書き込み動作））
第１多層膜３４１の書き込み動作では、ゲート電圧ＶＷｉ３００＝＋Ｖｇｗ３００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ３００＝＋Ｖｄｗ３００（例えば、５．５Ｖ）が印加され、第２拡散領域１２にはソース電圧ＶＢｉ３００＝０が印加される。これにより、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第３拡散領域３１３）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ３００＝＋Ｖｇｗ３００に引かれて第１多層膜３４１の電荷蓄積層３４３へ注入される。ここで、第１多層膜３４１の電荷蓄積層３４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜３４１の電荷蓄積層３４３に効率的に情報“１”が書き込まれる。一方、第１多層膜３４１の書き込み動作の際に、ゲート電圧ＶＷｉ３００＝０であれば、ホットエレクトロンが第１多層膜３４１の電荷蓄積層３４３へ注入されない。これにより、第１多層膜３４１の電荷蓄積層３４３に情報“１”が書き込まれない（情報“０”が書き込まれる）。

第２多層膜３４５の書き込み動作では、ゲート電圧ＶＷｉ３００＝＋Ｖｇｗ３００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはソース電圧ＶＢｈ３００＝０が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ３００＝＋Ｖｄｗ３００（例えば、５．５Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第４拡散領域３１４）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ３００＝＋Ｖｇｗ３００に引かれて第２多層膜３４５の電荷蓄積層３４７へ注入される。ここで、第２多層膜３４５の電荷蓄積層３４７には正電荷（ホール）が蓄積されているので、第２多層膜４５の電荷蓄積層４７（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第２多層膜３４５の電荷蓄積層３４７に効率的に情報が書き込まれる。一方、第２多層膜３４５の書き込み動作の際に、ゲート電圧ＶＷｉ３００＝０であれば、ホットエレクトロンが第２多層膜３４５の電荷蓄積層３４７へ注入されない。これにより、第２多層膜３４５の電荷蓄積層３４７に情報“１”が書き込まれない（情報“０”が書き込まれる）。

（（消去動作と書き込み動作との関係））
第１多層膜３４１の消去動作では、第１多層膜３４１に正電荷（ホットホール）が主体として蓄積される。そして、第１多層膜３４１の書き込み動作では、消去動作の後に、すなわち第１多層膜３４１に正電荷が主体として蓄積された後に、第１多層膜３４１に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第１多層膜３４１の電荷蓄積層３４３に情報“１”が書き込まれている場合、電荷蓄積層３４３の負電荷（電子）により第３拡散領域３１３では電流（電子）が流れにくくなっており、第３拡散領域３１３の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第１多層膜３４１の電荷蓄積層３４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層３４３の正電荷（ホール）により第３拡散領域３１３では電流がさらに流れやすくなっており、第３拡散領域３１３の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第１多層膜３４１への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第１多層膜３４１への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

また、第２多層膜３４５の消去動作では、第２多層膜３４５に正電荷（ホットホール）が主体として蓄積される。そして、第２多層膜３４５の書き込み動作では、消去動作の後に、すなわち第２多層膜３４５に正電荷が主体として蓄積された後に、第２多層膜３４５に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第２多層膜３４５の電荷蓄積層３４７に情報“１”が書き込まれている場合、電荷蓄積層３４７の負電荷（電子）により第４拡散領域３１４では電流（電子）が流れにくくなっており、第４拡散領域３１４の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第２多層膜３４５の電荷蓄積層３４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層３４７の正電荷（ホール）により第４拡散領域３１４では電流がさらに流れやすくなっており、第４拡散領域３１４の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第２多層膜３４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第２多層膜３４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

（半導体記憶装置に関する特徴）
（１）
ここでは、第１多層膜３４１には、正電荷（ホール）が主体として蓄積される。これにより、第１多層膜３４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が、第１多層膜４１への書き込みが行われない場合の読み出し電流Ｉ０（例えば、３０μＡ）に比べて大きくなる。また、第１多層膜３４１には、正電荷（ホール）が主体として蓄積された後に、負電荷（電子）が主体として蓄積されて書き込みが行われる。これにより、第１多層膜３４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が、第１多層膜４１への書き込みが行われた場合の読み出し電流Ｉ１（例えば、２０μＡ）に比べて小さくなる。

このように、第１多層膜３４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が読み出し電流Ｉ０（例えば、３０μＡ、図４参照）に比べて大きくなり、第１多層膜３４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が読み出し電流Ｉ１（例えば、２０μＡ、図４参照）に比べて小さくなる。このため、第１多層膜３４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）と、第１多層膜３４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなる。

なお、第２多層膜１４５も、第１多層膜１４１と同様である。

（２）
ここでは、第１多層膜３４１には、正電荷（ホール）が中和量よりも多くの量で注入されて消去が行われる。これにより、消去動作後に、余った正電荷（ホール）が第１多層膜３４１に主体として蓄積されるようになる。そして、第１多層膜３４１には、負電荷（ホットエレクトロン）が蓄積されて書き込みが行われる。

このとき、第１多層膜３４１の電荷蓄積層３４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜３４１の電荷蓄積層３４３に効率的に情報“１”が書き込まれる。

（３）
ここでは、第１多層膜３４１の電荷蓄積層３４３は、正電荷（ホール）又は負電荷（電子）を蓄積する。また、第１絶縁層３４２は、半導体基板１０と電荷蓄積層３４３とを絶縁する。第２絶縁層３４４は、その上層の膜と電荷蓄積層３４３とを絶縁する。これらにより、消去動作が行われた後に、電荷蓄積層３４３に正電荷（ホール）が主体として蓄積されるようになる。また、書き込み動作が行われた後に、電荷蓄積層３４３に負電荷（電子）が保持されるようになる。

（４）
ここでは、第１多層膜３４１には、主として、負電荷（電子）が蓄積されて書き込みが行われる。また、第２多層膜３４５にも、主として、負電荷（電子）が蓄積されて書き込みが行われる。これらにより、第１多層膜３４１及び第２多層膜３４５で１セルあたり２値の情報が書き込まれる。これにより、単位記憶容量あたりの製造コストが低減される。

（５）
ここでは、第１電圧印加部３６０は、第１多層膜３４１の消去動作において、ゲート電圧ＶＷｉ３００としてゼロ電圧をゲート電極３１に印加する。第２電圧印加部３５０は、第１多層膜３４１の消去動作において、ソース電圧ＶＢｉ３００，・・・としてソース電極（第２拡散領域１２）に−Ｖｓｅ３００（たとえば、−１Ｖ）を印加し、ドレイン電圧ＶＢｈ３００としてドレイン電極（第１拡散領域１１）に＋Ｖｄｅ３００（例えば、５Ｖ）を印加する。これにより、ソース電極（第２拡散領域１２）からＰウェル領域１６へ放出された電子が、ドレイン電極（第１拡散領域１１）の空乏層に達すると電界加速されてホットホールを発生させる。発生したホットホールは、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電極３１とドレイン電極との間の電界で強く加速されて第１多層膜３４１の方へ移動する。このため、第１多層膜３４１に正電荷（ホットホール）を注入することが容易になる。

＜本発明の第４実施形態に係る半導体記憶装置の構成及び動作＞
本発明の第４実施形態に係る半導体記憶装置の断面図を図２０及び図２１に示す。以下、本発明の前提となる半導体記憶装置１と異なる部分を中心に説明し、本発明の前提となる半導体記憶装置１と同様の構成要素は同じ符号を用いてあらわし説明を省略する。

（半導体記憶装置の概略構成）
半導体記憶装置４００は、主として、複数のメモリセル４００ｎ，・・・と、第１電圧印加部４６０と、第２電圧印加部４５０とを備える。

各メモリセル４００ｎ，・・・は、後述のように、第１多層膜４４１及び第２多層膜４４５の機能が、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と異なる。

第１電圧印加部４６０は、ワードラインＷＬｉ，ＷＬｊ，・・・を介して、各メモリセル４００ｎ，・・・のゲート電極３１に接続されている。これにより、第１電圧印加部４６０は、各メモリセル４００ｎ，・・・のゲート電極３１にゲート電圧ＶＷｉ４００，ＶＷｊ４００，・・・を印加することができるようになっている。ここで、ゲート電圧ＶＷｉ４００，・・・は、チャネル形成領域１７をＯＮ／ＯＦＦ状態にするのに十分な電圧である。

第２電圧印加部４５０は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，ＢＬｋ，・・・を介して、各メモリセル４００ｎ，・・・の第１拡散領域１１や第２拡散領域１２に接続されている。これにより、第２電圧印加部４５０は、各メモリセル４００ｎ，・・・の第１拡散領域１１及び第２拡散領域１２の一方にソース電圧ＶＢｈ４００，・・・を印加することができ、他方にドレイン電圧ＶＢｉ４００，・・・を印加することができるようになっている。ここで、ソース電圧ＶＢｈ４００，・・・及びドレイン電圧ＶＢｉ４００，・・・は、各メモリセル４００ｎ，・・・に消去・書き込み・読み出しなどの動作を行わせるのに十分な電圧である。

（半導体記憶装置の概略動作）
各メモリセル４００ｎ，・・・は、ワードラインＷＬｉ，・・・を介して、第１電圧印加部４６０からゲート電圧ＶＷｉ４００，・・・の供給を受ける。ゲート電極３１に供給されるゲート電圧ＶＷｉ４００，・・・がＨレベルの場合に、メモリセル４００ｎ，・・・は、チャネル形成領域１７がＯＮ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流すことができる状態になる。また、ゲート電極３１に供給されるゲート電圧ＶＷｉ４００，・・・がＬレベルの場合に、メモリセル４００ｎ，・・・は、チャネル形成領域１７がＯＦＦ状態になり、第１拡散領域１１と第２拡散領域１２との間に電流を流しにくい状態になる。

一方、各メモリセル４００ｎ，・・・は、ビットラインＢＬｈ，ＢＬｉ，ＢＬｊ，・・・を介して、第２電圧印加部４５０からソース電圧ＶＢｈ４００，・・・及びドレイン電圧ＶＢｉ４００，・・・の供給を受ける。

ビットラインＢＬｈ，・・・を介してメモリセル４００ｎ，・・・の第１拡散領域１１にソース電圧ＶＢｈ４００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル４００ｎ，・・・の第２拡散領域１２にドレイン電圧ＶＢｉ４００，・・・が印加されている場合を考える。ソース電圧ＶＢｈ４００，・・・がドレイン電圧ＶＢｉ４００，・・・より大きければ、ゲート電圧ＶＷｉ４００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル４００ｎ，・・・において、第１拡散領域１１から第２拡散領域１２へドレイン電流Ｉｄｓが流れる。また、ソース電圧ＶＢｈ４００，・・・がドレイン電圧ＶＢｉ４００，・・・より小さければ、ゲート電圧ＶＷｉ４００，・・・がＨレベルでありチャネル形成領域１７がＯＮ状態になっているメモリセル４００ｎ，・・・において、第２拡散領域１２から第１拡散領域１１へドレイン電流Ｉｄｓが流れる。このようにして、ワードラインＷＬｉ，・・・とビットラインＢＬｉ，・・・とを介して第１電圧印加部４６０及び第２電圧印加部４５０により選択されたメモリセル４００ｎ，・・・が、消去・書き込み・読み出しなどの動作を行うようになっている。

なお、ビットラインＢＬｈ，・・・を介してメモリセル４００ｎ，・・・の第１拡散領域１１にドレイン電圧ＶＢｈ４００，・・・が印加され、ビットラインＢＬｉ，・・・を介してメモリセル４００ｎ，・・・の第２拡散領域１２にソース電圧ＶＢｉ４００，・・・が印加されている場合も同様である。

（メモリセルの詳細構成）
メモリセル４００ｎは、第１多層膜４１の代わりに第１多層膜４４１を備え、第２多層膜４５の代わりに第２多層膜４４５を備える。

第１拡散領域１１は、ソース電圧ＶＢｈ４００，ＶＢｉ４００又はドレイン電圧ＶＢｉ４００，ＶＢｈ４００の供給を受けることができるようになっている。また、ゲート電極３１は、ゲート電圧ＶＷｉ４００の供給を受けることができるようになっている。

第１多層膜４４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第１多層膜４４１は、主として、第１絶縁層４４２，電荷蓄積層４４３及び第２絶縁層４４４を有している。第１絶縁層４４２は、半導体基板１０と電荷蓄積層４４３とを絶縁する。電荷蓄積層４４３は、ホールや電子などの電荷を蓄積する。第２絶縁層４４４は、その上層の膜と電荷蓄積層４４３とを絶縁する。すなわち、電荷蓄積層４４３は、第１絶縁層４４２と第２絶縁層４４４とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層４４２や第２絶縁層４４４はシリコン酸化物を主成分とする膜であり、電荷蓄積層４４３はシリコン窒化物を主成分とする膜である。

第２拡散領域１２は、ソース電圧ＶＢｈ４００，ＶＢｉ４００又はドレイン電圧ＶＢｉ４００，ＶＢｈ４００の供給を受けることができるようになっている。

第２多層膜４４５は、第２拡散領域１２とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第２多層膜４４５は、主として、第１絶縁層４４６，電荷蓄積層４４７及び第２絶縁層４４８を有している。第１絶縁層４４６は、半導体基板１０と電荷蓄積層４４７とを絶縁する。電荷蓄積層４４７は、ホールや電子などの電荷を蓄積する。第２絶縁層４４８は、その上層の膜と電荷蓄積層４４７とを絶縁する。すなわち、電荷蓄積層４４７は、第１絶縁層４４６と第２絶縁層４４８とに挟まれていることにより
、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層４４６や第２絶縁層４４８はシリコン酸化物を主成分とする膜であり、電荷蓄積層４４７はシリコン窒化物を主成分とする膜である。

他の点は、本発明の前提となる半導体記憶装置１のメモリセル１ｎ，・・・と同様である。

なお、他のメモリセル４００ｏ，・・・もメモリセル４００ｎと同様である。

（メモリセルの詳細動作）
メモリセル４００ｎの動作について表５を参照しながら説明する。なお、他のメモリセル４００ｏ，・・・もメモリセル４００ｎと同様である。

（（消去動作））
第１多層膜４４１の消去動作と第２多層膜４４５の消去動作とが同時に行われる点で、本発明の前提となるメモリセル１ｎの動作と異なる。

第１多層膜４４１及び第２多層膜４４５の消去動作では、ゲート電圧ＶＷｉ４００＝−Ｖｇｅ４００（例えば、−６Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ４００＝＋Ｖｄｅ４００（例えば、５Ｖ）が印加され、第２拡散領域１２はソース電圧ＶＢｉ４００＝＋Ｖｓｅ４００（例えば、５Ｖ）が印加される。これにより、ゲート電極３１とドレイン電極（第１拡散領域１１）との間に高電界が発生するので、ドレイン電極（第１拡散領域１１）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。また、ゲート電極３１とソース電極（第２拡散領域１２）との間にも高電界が発生するので、ソース電極（第２拡散領域１２）の端部でエネルギーバンドが深く曲げられてバンド間トンネル電流が発生する。これらのバンド間トンネル電流は、グランドレベルの電位に保たれているバックゲート１５へ向かうようにＰウェル領域１６を流れるとともにホットホールを発生させる。発生したホットホールは、一点鎖線で示すように、ゲート電圧ＶＷｉ１＝−Ｖｇｅ１に引かれる場合（図３参照）に比べて、ゲート電圧ＶＷｉ４００＝−Ｖｇｅ４００に強く引かれて第１多層膜４４１の電荷蓄積層４４３や第２多層膜４４５の電荷蓄積層４４７へ中和量よりも多くの量で注入される。ここで、中和量は、蓄積されている電子を打ち消す量である。これにより、注入されたホットホールが電荷蓄積層４４３や電荷蓄積層４４７に蓄積される電子と打ち消しあった後に残存し、電荷蓄積層４４３や電荷蓄積層４４７に蓄積される電荷が正電荷になり、第１多層膜４４１の電荷蓄積層４４３に書き込まれた情報“１”が消去されるとともに、第２多層膜４４５の電荷蓄積層４４７に書き込まれた情報“１”が消去される。

なお、ここでは第１多層膜４４１及び第２多層膜４４５に書き込みが行われている状態（すなわち電子が蓄積されている状態）から消去動作を行う例を示したが、書き込みが行われていない状態（すなわち電子が蓄積されていない状態）からこの消去動作を行っても良い。この場合であっても、消去動作が行われることにより、第１多層膜４４１及び第２多層膜４４５にホットホールが残存し、蓄積される電荷が正電荷になる。

（（書き込み動作））
第１多層膜４４１の書き込み動作では、ゲート電圧ＶＷｉ４００＝＋Ｖｇｗ４００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはドレイン電圧ＶＢｈ４００＝＋Ｖｄｗ４００（例えば、５．５Ｖ）が印加され、第２拡散領域１２にはソース電圧ＶＢｉ４００＝０が印加される。これにより、ソース電極（第２拡散領域１２）からドレイン電極（第１拡散領域１１）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第３拡散領域４１３）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ４００＝＋Ｖｇｗ４００に引かれて第１多層膜４４１の電荷蓄積層４４３へ注入される。ここで、第１多層膜４４１の電荷蓄積層４４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜４４１の電荷蓄積層４４３に効率的に情報“１”が書き込まれる。一方、第１多層膜４４１の書き込み動作の際に、ゲート電圧ＶＷｉ４００＝０であれば、ホットエレクトロンが第１多層膜４４１の電荷蓄積層４４３へ注入されない。これにより、第１多層膜４４１の電荷蓄積層４４３に情報“１”が書き込まれない（情報“０”が書き込まれる）。

第２多層膜４４５の書き込み動作では、ゲート電圧ＶＷｉ４００＝＋Ｖｇｗ４００（例えば、８Ｖ）がワードラインＷＬｉを介してゲート電極３１に印加される。また、第１拡散領域１１にはソース電圧ＶＢｈ４００＝０が印加され、第２拡散領域１２にはドレイン電圧ＶＢｉ４００＝＋Ｖｄｗ４００（例えば、５．５Ｖ）が印加される。これにより、ソース電極（第１拡散領域１１）からドレイン電極（第２拡散領域１２）へ向かう電子が、ドレイン電極付近の抵抗変化領域（第４拡散領域４１４）で加速されてホットエレクトロンを発生させる。発生したホットエレクトロンは、ゲート電圧ＶＷｉ４００＝＋Ｖｇｗ４００に引かれて第２多層膜４４５の電荷蓄積層４４７へ注入される。ここで、第２多層膜４４５の電荷蓄積層４４７には正電荷（ホール）が蓄積されているので、第２多層膜４５の電荷蓄積層４７（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第２多層膜４４５の電荷蓄積層４４７に効率的に情報が書き込まれる。一方、第２多層膜４４５の書き込み動作の際に、ゲート電圧ＶＷｉ４００＝０であれば、ホットエレクトロンが第２多層膜４４５の電荷蓄積層４４７へ注入されない。これにより、第２多層膜４４５の電荷蓄積層４４７に情報“１”が書き込まれない（情報“０”が書き込まれる）。

（（消去動作と書き込み動作との関係））
第１多層膜４４１の消去動作では、第１多層膜４４１に正電荷（ホットホール）が主体として蓄積される。そして、第１多層膜４４１の書き込み動作では、消去動作の後に、すなわち第１多層膜４４１に正電荷が主体として蓄積された後に、第１多層膜４４１に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第１多層膜４４１の電荷蓄積層４４３に情報“１”が書き込まれている場合、電荷蓄積層４４３の負電荷（電子）により第３拡散領域４１３では電流（電子）が流れにくくなっており、第３拡散領域４１３の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第１多層膜４４１の電荷蓄積層４４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第１多層膜４１の電荷蓄積層４３に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層４４３の正電荷（ホール）により第３拡散領域４１３では電流がさらに流れやすくなっており、第３拡散領域４１３の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第１多層膜４４１への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第１多層膜４４１への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

また、第２多層膜４４５の消去動作では、第２多層膜４４５に正電荷（ホットホール）が主体として蓄積される。そして、第２多層膜４４５の書き込み動作では、消去動作の後に、すなわち第２多層膜４４５に正電荷が主体として蓄積された後に、第２多層膜４４５に負電荷（ホットエレクトロン）が注入されて書き込みが行われる。

すなわち、第２多層膜４４５の電荷蓄積層４４７に情報“１”が書き込まれている場合、電荷蓄積層４４７の負電荷（電子）により第４拡散領域４１４では電流（電子）が流れにくくなっており、第４拡散領域４１４の抵抗値は高くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、書き込み時間Ｔ１（例えば、１０μｓ）である場合にＩ１０１（例えば、５μＡ）になる。一方、第２多層膜４４５の電荷蓄積層４４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合、第２多層膜４５の電荷蓄積層４７に情報“１”が書き込まれていない（情報“０”が書き込まれている）場合（図４参照）に比べて、電荷蓄積層４４７の正電荷（ホール）により第４拡散領域４１４では電流がさらに流れやすくなっており、第４拡散領域４１４の抵抗値はさらに低くなっている。これにより、読み出し電流Ｉｄｓは、図１５に示すように、Ｉ１００（例えば、３５μＡ、＞Ｉ０＝３０μＡ，図４参照）になる。

このため、第２多層膜４４５への書き込みが行われない場合（情報“０”が書き込まれている場合）の読み出し電流Ｉｄｓ＝Ｉ１００（例えば、３５μＡ）と、第２多層膜４４５への書き込みが行われた場合の読み出し電流Ｉｄｓ＝Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなっている。これにより、読み出し電流Ｉｄｓに基づいて情報“１”と“０”とを判別することが容易になり、情報“１”と“０”とを判別する時間も短縮化する。

（半導体記憶装置に関する特徴）
（１）
ここでは、第１多層膜４４１には、正電荷（ホール）が主体として蓄積される。これにより、第１多層膜４４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が、第１多層膜４１への書き込みが行われない場合の読み出し電流Ｉ０（例えば、３０μＡ）に比べて大きくなる。また、第１多層膜４４１には、正電荷（ホール）が主体として蓄積された後に、負電荷（電子）が主体として蓄積されて書き込みが行われる。これにより、第１多層膜４４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が、第１多層膜４１への書き込みが行われた場合の読み出し電流Ｉ１（例えば、２０μＡ）に比べて小さくなる。

このように、第１多層膜４４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）が読み出し電流Ｉ０（例えば、３０μＡ、図４参照）に比べて大きくなり、第１多層膜４４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）が読み出し電流Ｉ１（例えば、２０μＡ、図４参照）に比べて小さくなる。このため、第１多層膜４４１への書き込みが行われない場合の読み出し電流Ｉ１００（例えば、３５μＡ）と、第１多層膜４４１への書き込みが行われた場合の読み出し電流Ｉ１０１（例えば、５μＡ）との差ΔＩｄｓ１００（例えば、３０μＡ）は、差ΔＩｄｓ１（例えば、１０μＡ，図４参照）に比べて大きくなる。

なお、第２多層膜１４５も、第１多層膜１４１と同様である。

（２）
ここでは、第１多層膜４４１には、正電荷（ホール）が中和量よりも多くの量で注入されて消去が行われる。これにより、消去動作後に、余った正電荷（ホール）が第１多層膜４４１に主体として蓄積されるようになる。そして、第１多層膜４４１には、負電荷（ホットエレクトロン）が蓄積されて書き込みが行われる。

このとき、第１多層膜４４１の電荷蓄積層４４３には正電荷（ホール）が蓄積されているので、第１多層膜４１の電荷蓄積層４３（図３参照）に比べて、ホットエレクトロンが注入されやすくなっている。これにより、第１多層膜４４１の電荷蓄積層４４３に効率的に情報“１”が書き込まれる。

（３）
ここでは、第１多層膜４４１の電荷蓄積層４４３は、正電荷（ホール）又は負電荷（電子）を蓄積する。また、第１絶縁層４４２は、半導体基板１０と電荷蓄積層４４３とを絶縁する。第２絶縁層４４４は、その上層の膜と電荷蓄積層４４３とを絶縁する。これらにより、消去動作が行われた後に、電荷蓄積層４４３に正電荷（ホール）が主体として蓄積されるようになる。また、書き込み動作が行われた後に、電荷蓄積層４４３に負電荷（電子）が保持されるようになる。

（４）
ここでは、第１多層膜４４１には、主として、負電荷（電子）が蓄積されて書き込みが行われる。また、第２多層膜４４５にも、主として、負電荷（電子）が蓄積されて書き込みが行われる。これらにより、第１多層膜４４１及び第２多層膜４４５で１セルあたり２値の情報が書き込まれる。これにより、単位記憶容量あたりの製造コストが低減される。

（５）
ここでは、第１電圧印加部４６０は、第１多層膜４４１の消去動作において、ゲート電圧ＶＷｉ４００としてゼロ電圧をゲート電極３１に印加する。第２電圧印加部４５０は、第１多層膜４４１の消去動作において、ソース電圧ＶＢｉ４００，・・・としてソース電極（第２拡散領域１２）に−Ｖｓｅ４００（たとえば、−１Ｖ）を印加し、ドレイン電圧ＶＢｈ４００としてドレイン電極（第１拡散領域１１）に＋Ｖｄｅ４００（例えば、５Ｖ）を印加する。これにより、ソース電極（第２拡散領域１２）からＰウェル領域１６へ放出された電子が、ドレイン電極（第１拡散領域１１）の空乏層に達すると電界加速されてホットホールを発生させる。このため、第１多層膜４４１に正電荷（ホットホール）を注入することが容易になる。

（第４実施形態の変形例）
第４実施形態では、各メモリセル４００ｎ，・・・において２ビットの情報が同時に消去される場合が示されているが、さらに複数のメモリセル４００ｎ，・・・を有するブロック単位で消去されてもよい。この場合、多ビットについて同時に消去が行われてから各メモリセル４００ｎ，・・・の書き込み動作が行われるので、半導体記憶装置４００の書き込み特性は向上する。

本発明の前提となる半導体記憶装置の回路構成図。 メモリセルの回路構成。 メモリセルの断面図。 メモリセルの読み出し電流の特性を示す図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 半導体記憶装置の工程断面図。 本発明の第１実施形態に係る半導体記憶装置の回路構成図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの読み出し電流の特性を示す図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの断面図。 メモリセルの断面図。

符号の説明

１，１００，２００，３００，４００ 半導体記憶装置
１０ 半導体基板
１１ 第１拡散領域
１２ 第２拡散領域
１３，１１３，２１３，３１３，４１３ 第３拡散領域
１４，１１４，２１４，３１４，４１４ 第４拡散領域
３１ ゲート電極
３２ ゲート絶縁膜
４１，１４１，２４１，３４１，４４１ 第１多層膜
４２，１４２，２４２，３４２，４４２ 第１絶縁層
４３，１４３，２４３，３４３，４４３ 電荷蓄積層
４４，１４４，２４４，３４４，４４４ 第２絶縁層
４５，１４５，２４５，３４５，４４５ 第２多層膜
４６，１４６，２４６，３４６，４４６ 第１絶縁層
４７，１４７，２４７，３４７，４４７ 電荷蓄積層
４８，１４８，２４８，３４８，４４８ 第１絶縁層
５０，１５０，２５０，３５０，４５０ 第２電圧印加部
６０，１６０，２６０，３６０，４６０ 第１電圧印加部

Claims (11)

1. 半導体基板において形成されている第１拡散領域と、
   前記第１拡散領域から離れた位置において、前記半導体基板の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記第１拡散領域と前記ゲート絶縁膜との間において、前記半導体基板の上に形成された第１多層膜と、
   前記半導体基板において前記第１多層膜の付近に形成され、不純物濃度が前記第１拡散領域よりも低い第３拡散領域と、
   を備え、
   前記第１多層膜には、第１電荷が主体として蓄積された後に、第１電荷と逆極性である第２電荷が主体として蓄積されて書き込みが行われる、
   半導体記憶装置。
2. 前記半導体基板は、Ｐ型であり、
   前記第１拡散領域は、Ｎ型であり、
   前記第３拡散領域は、Ｎ型及びＰ型のいずれかであり、
   前記第１電荷は、負電荷であり、
   前記第２電荷は、正電荷である、
   請求項１に記載の半導体記憶装置。
3. 前記第１多層膜は、
   第１電荷を蓄積する電荷蓄積層と、
   前記半導体基板と前記電荷蓄積層とを絶縁する絶縁層と、
   を有する、
   請求項１又は２に記載の半導体記憶装置。
4. 前記半導体基板において前記ゲート電極に対して前記第１拡散領域と反対側に形成されている第２拡散領域と、
   前記第２拡散領域と前記ゲート絶縁膜との間において、前記半導体基板の上に形成された第２多層膜と、
   前記半導体基板において前記第２多層膜の付近に形成され、不純物濃度が前記第２拡散領域よりも低い第４拡散領域と、
   をさらに備え、
   前記第２多層膜には、第１電荷が主体として蓄積された後に、第１電荷と逆極性である第２電荷が主体として蓄積されて書き込みが行われる、
   請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記ゲート電極にゲート電圧を印加する第１電圧印加部と、
   前記第１拡散領域及び前記第２拡散領域の一方にソース電圧を印加し、他方にドレイン電圧を印加する第２電圧印加部と、
   をさらに備えた、
   請求項４に記載の半導体記憶装置。
6. 前記第１電圧印加部は、消去が行われる際に、前記ゲート電圧として正電圧を印加し、
   前記第２電圧印加部は、消去が行われる際に、前記ソース電圧としてゼロ電圧を印加し、前記ドレイン電圧として正電圧を印加する、
   請求項５に記載の半導体記憶装置。
7. 前記第１電圧印加部は、消去が行われる際に、前記ゲート電圧としてゼロ電圧を印加し、
   前記第２電圧印加部は、消去が行われる際に、前記ソース電圧として負電圧を印加し、前記ドレイン電圧として正電圧を印加する、
   請求項５に記載の半導体記憶装置。
8. 前記第１電圧印加部は、消去が行われる際に、前記ゲート電圧としてゼロ電圧及び負電圧のいずれかを印加し、
   前記第２電圧印加部は、消去が行われる際に、前記ソース電圧としてゼロ電圧を印加し、前記ドレイン電圧として正電圧を印加する、あるいは、前記ソース電圧として開放状態にし、前記ドレイン電圧として正電圧を印加する、
   請求項５に記載の半導体記憶装置。
9. 前記第１電圧印加部は、消去が行われる際に、前記ゲート電圧としてゼロ電圧及び負電圧のいずれかを印加し、
   前記第２電圧印加部は、消去が行われる際に、前記ソース電圧として正電圧を印加し、前記ドレイン電圧として正電圧を印加する、
   請求項５に記載の半導体記憶装置。
10. 半導体基板が準備される第１ステップと、
    前記半導体基板の上に第１絶縁膜が形成される第２ステップと、
    前記第１絶縁膜の上に第１導電性膜が形成される第３ステップと、
    前記第１導電性膜がエッチングされてゲート電極が形成される第４ステップと、
    前記第１絶縁膜がエッチングされてゲート絶縁膜が形成される第５ステップと、
    前記ゲート電極の側面と前記半導体基板の表面とを覆うように、第２絶縁膜が形成される第６ステップと、
    前記半導体基板において、前記ゲート電極の付近に第３拡散領域と第４拡散領域とが形成される第７ステップと、
    前記第２絶縁膜の上に少なくとも第３絶縁膜が形成される第８ステップと、
    少なくとも前記第２絶縁膜及び前記第３絶縁膜がエッチングされて第１多層膜及び第２多層膜が形成される第９ステップと、
    前記半導体基板において、前記第３拡散領域より前記ゲート絶縁膜から遠い位置に第１拡散領域が形成され、前記第４拡散領域より前記ゲート絶縁膜から遠い位置に第２拡散領域が形成される第１０ステップと、
    を備え、
    前記第１多層膜には、第１電荷が主体として蓄積された状態で、第１電荷と逆極性である第２電荷が主体として蓄積されて書き込みが行われる、
    半導体記憶装置の製造方法。
11. 半導体基板において形成されている第１拡散領域と、前記第１拡散領域から離れた位置において前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１拡散領域と前記ゲート絶縁膜との間において前記半導体基板の上に形成された第１多層膜と、前記半導体基板において前記第１多層膜の付近に形成され不純物濃度が前記第１拡散領域よりも低い第３拡散領域とを有する半導体記憶装置の情報書き換え方法であって、
    前記第１多層膜に第１電荷が主体として蓄積される蓄積ステップと、
    前記蓄積ステップの後に、前記第１多層膜に、前記第１電荷と逆極性である第２電荷が主体として蓄積されて書き込みが行われる書き込みステップと、
    を備えた、
    半導体記憶装置の情報書き換え方法。