JP2007158093A - 不揮発性半導体メモリデバイス及びその製造方法 - Google Patents
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Abstract
【解決手段】第1半導体領域のチャネル形成領域2Aと、制御電極8との間に、第1絶縁膜4、電荷蓄積能力を有する電荷蓄積膜5、第2絶縁膜6を備える積層絶縁膜3が形成され、制御電極8が、チャネル形成領域2Aの上方から、その両側に離間している第2半導体領域21、第3半導体領域22の少なくとも一方の上方に延在している。そして、制御電極8の延在部分と第2半導体領域21又は第3半導体領域22との間で、少なくとも電荷蓄積膜5が除去され、当該除去部分が電荷蓄積膜5より電荷蓄積能力が低い第3絶縁膜7により充填されている。
【選択図】図1
Description
通常、MONOSメモリトランジスタは、Nチャネル型の場合、チャネル反転層(N型反転層)が形成される表面領域(チャネル形成領域)を含むP型半導体層(Pウェル)とゲート電極間の全域に、いわゆるONO(Oxide-Nitride-Oxide)膜が形成されている。
第1の方法では、ゲート電極とチャネル形成領域との間に高電圧を加え、チャネル形成領域の全面から電荷をトンネル電流によってONO膜中の特に窒化膜(電荷蓄積膜の一態様)に注入する。電子を注入する場合を書き込み、引き抜く場合を消去と定義するならば、書き込み時にはゲート電極に正バイアスを、消去時に負バイアスを印加する。
第2の方法では、MONOSメモリトランジスタをMOS動作させる。ここで電子を注入する場合を書き込み、注入電子を電気的に相殺するホールを注入する場合を消去と定義する。書き込みでは、ソースを基準にドレインに正バイアス、ゲートに正バイアスを印加してチャネル反転層を形成し、その中を流れる電子をホット化してONO膜中の電荷蓄積膜の局所であるドレイン近傍に電子注入を行なう(チャネルホットエレクトロン(CHE)注入)。また消去では、ゲートに負バイアス、ドレインに正バイアスを印加し、ドレイン端で、例えばバンド間トンネリングに起因して発生したホット化したホール、すなわちホットホールを上記電子が既に注入されている電荷蓄積膜の局部(ドレイン近傍)に注入する。これにより、先に注入されている電子が電気的に中和され、記憶状態が消去される。
ただし第1の方法は、書き込みと消去に高い電圧が必要である。また第2の方法は、書き込みに要する電圧は低いが、書き込みには多くの電流が必要である。
この保持時間の低下に関し、消去(ホール注入)回数が増加するにつれて、電荷蓄積膜中に注入されながら、書き込み電子の注入位置とずれた場所に、実際の消去(電子との再結合)に用いられなかった残存ホールが蓄積し、これが時間と共に拡散することによって書き込み電子と再結合し、これが保持特性を低下させると考えられる。
特許文献1には、蓄積電荷の分布が拡がってしまうような電荷に対して、その電荷の分布を狭くする、あるいは、その電荷の注入量を制御することができるように、電位障壁膜の局部の組成、電位障壁絶縁膜内における上記局部の位置とサイズ(あるいは平面形状)を適切に設定することによって、その電荷が電荷蓄積層に注入される範囲をある程度限定し、分布の拡がりを抑制する技術が開示されている。
本発明は、これらの知見に基づいてなされたものである。
本発明では、好適に、前記第1〜第3半導体領域、前記積層絶縁膜および前記制御電極を備えるメモリセルが集積されたメモリセルアレイと、周辺回路とを有し、前記メモリセルアレイ内で選択される動作対象のメモリセルにおいて、前記第2半導体領域と前記第3半導体領域間をバイアスし、前記チャネル形成領域に反転層チャネルが形成されるように前記制御電極をバイアスし、前記第3絶縁膜が形成されている側の前記電荷蓄積膜の局部に第1極性電荷を注入する第1電荷注入動作と、前記第1極性電荷の保持電荷量を低減する際に、前記第3絶縁膜が形成されている側の前記第2半導体領域又は前記第3半導体領域と前記制御電極との間をバイアスし、前記第3絶縁膜が接する第2半導体領域又は第3半導体領域の表面部でバンド間トンネリングを起こし、当該バンド間トンネリングに起因して生じた第2極性電荷を、前記第1極性電荷を保持する前記電荷蓄積膜の局部に注入する第2電荷注入動作とを実行可能に前記周辺回路が構成されている。
このため、前記周辺回路が実行する第1電荷注入動作時及び第2電荷注入動作時に、当該オーバーラップ領域に電荷が注入されても蓄積されない、或いは、極めて蓄積しにくい。従って、この部分に電荷が残存することが殆どない。特に第2電荷注入動作時に第2極性電荷がオーバーラップ領域に注入されても直ぐに消失することから、この領域に第2極性電荷が残存しにくい。
従って、保持特性を改善するためには、制御電極とドレイン領域とのオーバーラップ領域に第2極性電荷が残存しないようにすることが必要である。本実施形態は、この意図を達成するための構造とその製造方法を提供するものである。
ここでは、例としてNチャネル型MONOSメモリトランジスタの構造を示す。言い換えると、本実施形態では制御電極(ゲート電極)とチャネル形成領域との間の積層絶縁膜としてONO膜を有する。ただし、本発明における積層絶縁膜は、第1絶縁膜と電荷蓄積能力を有する電荷蓄積膜(charge storage film)と第2絶縁膜から形成されていればよく、第1及び第2絶縁膜が酸化膜であり、電荷蓄積膜が窒化膜である必要はかならずしもない。例えば電荷蓄積膜は内部に導電性微粒子を埋め込んだ酸化膜等であってもよい。
また、以下の説明ではNチャネル型について述べるが、Pチャネル型の場合は、不純物の導電型と動作時のソースとドレインの電位関係を逆にすることで、以下の説明を類推適用できる。
特に図示しないが、MONOSメモリトランジスタ1は、これをマトリックス状等に多数配置してなるメモリセルアレイを構成している。MONOSメモリトランジスタ1は、行方向または列方向の共通線、例えばビット線やソース線によって接続または結合され、これらの共通線を介してバイアス電圧が印加可能になっている。また、各共通線に所定の電圧を供給してメモリセルアレイを動作させる周辺回路がメモリセルアレイの周囲に設けられている。後述するように、この周辺回路の設定バイアス、バイアス印加のための共通線切り替え制御に応じて、例えば書き込みがホットエレクトロン注入、消去がバンド間トンネリング起因のホットホール注入で実現可能となっている。
ドレイン領域21とソース領域22との間の半導体基板2の表面部分(図1の破線部分)は「チャネル形成領域」と称される。チャネル形成領域2Aは、本例では動作時にN型のチャネル反転層が形成される領域である。
ゲート電極8は、不純物を添加したドープド・ポリシリコンの単層構造、または、ドープド・ポリシリコンと高融点金属合金(シリサイド)層の2層構造となっている。ゲート電極8はチャネル形成領域2Aの上方を中心として位置するが、ドレイン領域21の上方にも延在し、ゲート電極8とドレイン領域21は端部同士が重なっている。ゲート電極8が重なるドレイン領域端部上の積層絶縁膜3の部分を「オーバーラップ領域」と称する。積層絶縁膜3は、オーバーラップ領域3Aと、隣接する領域(電荷蓄積領域)3Bとで膜構造が異なる。
図1(B)〜図1(D)の何れの構造例においても、電荷蓄積領域3Bが下層から順に、第1絶縁膜4、電荷蓄積膜5、第2絶縁膜6から形成されている。
図1(B)に示す第1構造例では、オーバーラップ領域3Aに第2絶縁膜6および第1絶縁膜4が延在し、オーバーラップ領域3Aの第2絶縁膜部分と第1絶縁膜部分との間に、電荷蓄積膜5とほぼ同じ膜厚の第3絶縁膜7が形成されている。
図1(C)に示す第2構造例では、オーバーラップ領域3Aに第1絶縁膜4が延在し、その上に電荷蓄積膜5および第2絶縁膜6の合計の膜厚とほぼ同じ膜厚の第3絶縁膜7が形成されている。
図1(D)に示す第3構造例では、ドレイン領域21上に、第1絶縁膜4、電荷蓄積膜5および第2絶縁膜6の合計の膜厚とほぼ同じ膜厚の第3絶縁膜7が形成されている。
電荷蓄積膜5は第1絶縁膜4および第2絶縁膜6より電荷トラップ密度が高い材料の絶縁膜であり、例えばSiN膜からなる。なお、電荷蓄積膜5を、SiO2膜より電荷トラップ密度が高い金属酸化膜から形成してもよい。
第3絶縁膜7は、電荷蓄積膜5より電荷トラップ密度が低い材料の絶縁膜であり、例えばSiO2膜等からなる。
なお、第1絶縁膜4を、オーバーラップ領域3Aと電荷蓄積領域3Bで電位障壁の高さが異なる絶縁材料から形成してもよい。
図2に示す構造では、ゲート電極8とドレイン領域21とのオーバーラップ領域3Aに電荷蓄積膜5が存在している。従って、積層絶縁膜のオーバーラップ領域3Aと電荷蓄積領域3Bとでは電荷蓄積能力差がない。
これに対し図1(B)〜図1(D)に示す構造では、主として電荷蓄積が可能な領域から、オーバーラップ領域3Aが除外され、オーバーラップ領域3Aに電荷が注入されても殆ど蓄積できない。
図3(A)〜図12(B)は、製造時の断面図である。
レジストR1の開口部に露出する部分の窒化膜13、酸化膜12、ポリシリコン膜11およびパッド酸化膜10をエッチングにより順次除去する(図3(C))。
レジストR1を除去後、窒化膜13を酸化保護膜として、露出した半導体基板2を酸化し400[nm]のLOCOS14を形成する(図4(A))。
不要となったパッド酸化膜10、ポリシリコン膜11、酸化膜12及び窒化膜13をエッチングにより除去する(図4(B))。
前述した方法で素子分離絶縁層(LOCOS14)を形成した半導体基板2の表面を洗浄後に、熱酸化により30[nm]のイオン注入保護膜(スルー膜)15を形成する(図5(A))。
Pウェルを形成しない部分を保護するレジストR2をスルー膜15上に形成し、これをマスクとしてスルー膜15を通したP型不純物(ボロン)のイオン注入を行ない、ウェルWを形成する(図5(B))。ここでのイオン注入条件は、エネルギーが100[KeV]、ドーズが4×1012[cm2]である。
ウェルWを形成した後、レジストR2を除去する(図5(C))。
なお、ウェルWは図1(A)の半導体基板2に対応する。この場合のウェルを、以下、参照符号“W(2)”を用いて表す。
レジストR3を形成後に、これをマスクとするイオン注入でチャネル不純物を導入し、閾値電圧の調整を行なう。これによりウェルW(2)内の表面部にチャネル形成領域2A(図1(A))の濃度がおおよそ決められる。このときのイオン注入は2回行ない、その条件は、1回目のイオン注入はエネルギーが15[KeV]、ドーズが2×1011[cm2]、2回目のイオン注入の条件はエネルギーが60[KeV]、ドーズが1×1012[cm2]である。
なお、図6(A)の工程は、図5(C)のスルー膜15を残存させた状態で行ってもよい。
ONO膜の形成では、基板表面を熱酸化して8[nm]の第1絶縁膜(SiO2)膜4を形成し、その上に8[nm]の電荷蓄積膜(SiN膜)5をCVD法により堆積する。そして、CVD法により酸化膜を堆積するか、あるいは電荷蓄積膜5の表面部分を熱酸化することによって、5[nm]の第2絶縁膜(SiO2)膜6を形成する。熱酸化の場合、電荷蓄積膜5は前もって厚めに(例えば11[nm])堆積しておき、その後、表面を熱酸化することによって、最終的には、8[nm]の電荷蓄積膜5及び5[nm]の第2絶縁膜6が形成される。
上記方法で形成したONO膜(積層絶縁膜3)上に、70[nm]のポリシリコン8AをCVD法により堆積し、リンをドープする。特に図示しないが、リンのドープは、CVD法での堆積時に行なうか、あるいはノンドープのポリシリコンを堆積した後、イオン注入によって行なう。続いて、タングステンシリコン膜8Bを70[nm]堆積し、さらに酸化膜16を150[nm]堆積する。この上に、ゲートパターンのレジストR4を形成する(図7(A))。
レジストR4をマスクとして酸化膜16のみをエッチングし(図7(B))、レジストR4を除去する。
残った酸化膜16をマスクとするエッチングによって、タングステンシリコン膜8Bとドープド・ポリシリコン膜8AとONO膜を順次、エッチング除去する。ただし、ONO膜のエッチングは、上層の酸化膜(第2絶縁膜6)又は中間の電荷蓄積膜5までとし、少なくとも下層の第1絶縁膜4はエッチングせずに残す(図8)。図8では、第2絶縁膜6および電荷蓄積膜5を除去する場合を示す。
既に露出しているタングステンシリコン膜8Bとドープド・ポリシリコン膜8Aの側面をエッチングから保護するため弱く酸化し、側面に薄い酸化膜17を形成する(図9(A))。その後、ゲート電極8(タングステンシリコン膜8Bとドープド・ポリシリコン膜8A)と、ウェルW(2)との間に存在するONO膜の、少なくともドレイン領域21(図1(A)参照)となる部分の上に存在する窒化膜(電荷蓄積膜5)のみをウェットあるいはドライの等方性エッチングによって除去する(図9(B))。その際、ソース領域22となる領域上の電荷蓄積膜5も同時に除去される。窒化膜(電荷蓄積膜5)が除去された部分に酸化膜を充填するため、CVD法を用いて、ONO膜の窒化膜(電荷蓄積膜5)と同じ膜厚程度(8[nm])、第3絶縁膜7としてSiO2膜を堆積する(図10)。この堆積では充填性を良くするためのCVD条件を用いる。
酸化膜18Aを100[nm]堆積する(図11(A))。酸化膜18Aをエッチングして、サイドウォール・スペーサ18を形成する(図11(B))。
サイドウォール・スペーサ18をマスクとしてN型不純物(例えば砒素)をイオン注入する(図12(A))。イオン注入条件は、エネルギーが50[KeV]、ドーズが5×1015[cm2]である。これによって、やや深い接合となるドレイン領域21のコンタクト領域21A及びソース領域22のコンタクト領域22Aを形成する。その後、サイドウォール・スペーサ18を除去し、洗浄した後、導入不純物の活性化アニール(不活性ガス中での熱処理)を行なう。アニール条件は、例えば1000℃、10秒である。
次に、特に図示しないが、イオン注入を行わない部分に保護膜としてレジストを形成した後、これをマスクとして、N型不純物(例えば砒素)を斜めにイオン注入する(図12(B))。イオン注入条件は、エネルギーが70[KeV]、ドーズが5×1013[cm2]、角度が7度である。これによって、コンタクト領域21A,22Aとチャネル形成領域2Aとの電気的接続部となる、浅いエクステンション領域21B,22Bが形成される。
以上より、コンタクト領域21Aとエクステンション領域21Bとからなるドレイン領域21が形成され、これと同時に、コンタクト領域22Aとエクステンション領域22Bとからなるソース領域22が形成される。
その後は、層間絶縁膜の堆積、コンタクトおよび電極の形成を経て、図1に示すNチャネル型のMONOSメモリトランジスタ1が完成する。
上記製造方法によれば、主に、薄い酸化膜17の形成工程、電荷蓄積膜5の等方性エッチング工程及び第3絶縁膜7の堆積工程の追加と、斜めイオン注入によって、図1(B)の構造にすることができる。なお、図1(C)の構造にするには、第1絶縁膜4と第2絶縁膜6とを選択的にエッチング可能な異なる材料とする必要がある。また、図1(D)の構造にするには薄い酸化膜17を、第1絶縁膜4及び第2絶縁膜6のエッチング選択比の高い材料から形成する必要がある。
読み出し時にゲートに印加される電圧による電界を、注入された電子が弱める働きをすることから、電子注入がなされたメモリトランジスタではチャネルが形成されず、電子注入がなされなかったメモリトランジスタではチャネルが形成される。このチャネル電流の流れる、流れないに対応して変化するドレイン領域21とソース領域22間の電位をセンシングすることによりデータを読み出す。
図13〜図16に、書き込みおよび消去時のONO膜中の電荷(電子およびホール)分布を示す。ここでは例として、Nチャネル型のMONOSメモリトランジスタについて示す。
注入されたホールHのうち、電荷蓄積膜5に注入されたホールHは、その殆どが既に電荷蓄積膜5(電荷蓄積領域3B)中に蓄積されている電子Eと再結合し中和される。一方、ONO膜(積層絶縁膜3)中に注入されながらも、電荷蓄積膜5(電荷蓄積領域3B)ではなく、オーバーラップ領域3Aに注入されたホールH(図15)は、その領域が桁違いに電荷保持能力が低いことから、ゲート電極8に印加されている負バイアス(例えば−5[V])によってゲート電極8に抜け、ONO膜(積層絶縁膜3)中から消失する(図16)。
この際、僅かながら第3絶縁膜7中にホールHが残存することがあるが、これらは時間とともに拡散し第3絶縁膜7から消失する。ただし、この残存したホールHが拡散する際、その一部は電荷蓄積膜5(電荷蓄積領域3B)中に拡散し、既に蓄積されている電子Eと再結合し中和する可能性がある。しかし、その量が僅かであるため、蓄積されている電子Eが決定する閾値への影響は小さい。
Claims (3)
- 第1導電性を有する第1半導体領域と、
前記第1半導体領域の表面部であり、第2導電性のチャネル反転層が形成されるチャネル形成領域と、
前記チャネル形成領域に接し第2導電性を有する第2半導体領域と、
前記第2半導体領域と隔離して前記チャネル形成領域に接し第2伝導性を有する第3半導体領域と、
前記チャネル形成領域上に形成されている積層絶縁膜と、
前記積層絶縁膜上に形成されている制御電極と、を有し、
前記積層絶縁膜が、チャネル形成領域側から順に、
第1絶縁膜と、
電荷蓄積能力を有する電荷蓄積膜と、
第2絶縁膜と、を備え、
前記制御電極が前記第2半導体領域、前記第3半導体領域の少なくとも一方の上方に延在し、
当該制御電極の延在部分と前記第2半導体領域又は前記第3半導体領域との間に存在する電荷蓄積膜が除去され、当該除去部分が前記電荷蓄積膜より電荷蓄積能力が低い第3絶縁膜により充填されている
不揮発性半導体メモリデバイス。 - 前記第1〜第3半導体領域、前記積層絶縁膜および前記制御電極を備えるメモリセルが集積されたメモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイ内で選択される動作対象のメモリセルにおいて、
前記第2半導体領域と前記第3半導体領域間をバイアスし、前記チャネル形成領域に反転層チャネルが形成されるように前記制御電極をバイアスし、前記第3絶縁膜が形成されている側の前記電荷蓄積膜の局部に第1極性電荷を注入する第1電荷注入動作と、
前記第1極性電荷の保持電荷量を低減する際に、前記第3絶縁膜が形成されている側の前記第2半導体領域又は前記第3半導体領域と前記制御電極との間をバイアスし、前記第3絶縁膜が接する第2半導体領域又は第3半導体領域の表面部でバンド間トンネリングを起こし、当該バンド間トンネリングに起因して生じた第2極性電荷を、前記第1極性電荷を保持する前記電荷蓄積膜の局部に注入する第2電荷注入動作と、
を実行可能に前記周辺回路が構成されている
請求項1に記載の不揮発性半導体メモリデバイス。 - 第1導電性を有する第1半導体領域と、前記第1半導体領域の表面部であり、第2導電性のチャネル反転層が形成されるチャネル形成領域と、前記チャネル形成領域に接し第2導電性を有する第2半導体領域と、前記第2半導体領域と隔離して前記チャネル形成領域に接し第2伝導性を有する第3半導体領域と、前記チャネル形成領域上に形成されている積層絶縁膜と、前記積層絶縁膜上に形成されている制御電極とを有し、前記積層絶縁膜が、チャネル形成領域側から順に、第1絶縁膜と、電荷蓄積能力を有する電荷蓄積膜と、第2絶縁膜とを備える不揮発性半導体メモリデバイスの製造方法であって、
前記第1半導体領域上に、前記第1絶縁膜、前記電荷蓄積膜、前記第2絶縁膜の各絶縁材料、及び、前記制御電極の導電材料をこの順で堆積するステップと、
前記導電材料と、前記各絶縁材料の少なくとも一つを制御電極のパターンに形成し、前記電荷蓄積膜を露出させるステップと、
前記電荷蓄積膜をエッチングして、前記制御電極のパターン端面から中央寄りの所定幅、前記電荷蓄積膜を後退させるステップと、
前記後退により形成された前記制御電極のパターン端面から中央寄りの空間を第3絶縁膜で充填するステップと、
前記第3絶縁膜の下方部分を中寄り端部とする前記第2半導体領域及び前記第3半導体領域を形成するステップと、
を含む不揮発性半導体メモリデバイスの製造方法。
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