JP6501588B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜（電荷保持部）での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２００９−３０２２６９号公報）には、スプリットゲート型のＭＯＮＯＳメモリにおいて、ダミーのＯＮＯ（Oxide Nitride Oxide）膜およびダミーのメモリゲート電極を形成した後、ソース・ドレイン領域を形成するためのイオン注入を行い、続いてメモリゲート電極およびＯＮＯ膜の再形成を行うことが記載されている。
特開２００９−３０２２６９号公報
スプリットゲート型のＭＯＮＯＳメモリの製造工程において、ソース・ドレイン領域の拡散領域を形成するためのイオン注入をメモリゲート電極越しに行った場合、以下のような問題が生じる。すなわち、当該イオン注入により非結晶状態のメモリゲート電極に不純物が導入された後、メモリゲート電極が結晶化すると、複数のメモリゲート電極のそれぞれを構成する結晶（グレイン）の形状がばらつくことで、複数のメモリセル同士の特性にばらつきが生じる虞がある。また、メモリゲート電極を介してトラップ性絶縁膜を含むＯＮＯ膜に不純物イオンが注入され、電荷保持特性などが劣化する。
これらの問題を防ぐため、ダミーメモリゲート電極を形成し、続いて拡散領域形成のためのイオン注入を行った後に、ダミーメモリゲート電極を除去してからメモリゲート電極およびＯＮＯ膜を再度形成し直す方法が知られている。
しかし、ダミーメモリゲート電極とメモリゲート電極とを同等のゲート長で形成すると、ＬＤＤ（Lightly Doped Drain）構造を形成することが困難となる問題、および、非動作時におけるメモリセルのカットオフ特性が劣化する問題が生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、スプリットゲート型のＭＯＮＯＳメモリを形成する際に、ダミーメモリゲート電極およびソース領域側の拡散領域を順に形成した後、ダミーメモリゲート電極を除去してからメモリゲート電極を形成し、続いてソース領域側のエクステンション領域を形成するものである。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置の製造工程中の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。ここで説明する不揮発性メモリは、スプリットゲート型のＭＯＮＯＳ型メモリ（以下、単にＭＯＮＯＳメモリと呼ぶ）である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルについて説明を行う。
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
また、本願でいうマスクとは、一部の対象物をエッチングから保護するために用いる保護膜（エッチングマスク）、または、一部の対象物をイオン注入から保護する保護膜（イオン注入阻止マスク）を指す。
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１３を参照して説明する。
図１〜図１３は、本実施の形態の半導体装置の製造工程中の断面図である。ここでは、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成することもできる。
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。続いて、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域（図示しない）を形成する。素子分離領域は、例えば酸化シリコン膜からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。ただし、素子分離領域は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成してもよい。なお、図１に示す領域は、後にメモリセルが形成される領域である。
続いて、半導体基板ＳＢの主面に対してイオン注入を行うことで、半導体基板ＳＢの主面にｐ型のウエルＷＬを形成する。ウエルＷＬは、ｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成する。ウエルＷＬは、半導体基板ＳＢの主面から、半導体基板ＳＢの途中深さまで形成される。その後、半導体基板ＳＢに対し熱処理を行って、ウエルＷＬ内の不純物を拡散させる。なお、図示および詳しい説明はしないが、ｐ型の電界効果トランジスタまたはそれを含むメモリセルを形成する領域では、ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を半導体基板ＳＢの主面にイオン注入することで、ｎ型のウエルを形成する。
続いて、熱酸化などを行って、露出する半導体基板ＳＢの上面に、比較的膜厚が小さい絶縁膜ＩＦ１を形成する。これにより、半導体基板ＳＢの上面は、絶縁膜ＩＦ１により覆われる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。その後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン膜ＳＦ１を形成する。これにより、半導体基板ＳＢ上には、絶縁膜ＩＦ１を介してシリコン膜ＳＦ１が形成される。シリコン膜ＳＦ１は、後述の制御ゲート電極ＣＧを形成するための導体膜である。
シリコン膜ＳＦ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、当該アモルファスシリコン膜を、多結晶シリコン膜からなるシリコン膜ＳＦ１に変えることもできる。また、シリコン膜ＳＦ１は、成膜時に不純物を導入せず、成膜後にｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））をイオン注入し、その後の熱処理で当該不純物を拡散させることにより、低抵抗の導体膜とする。
次に、図２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて
異方性エッチングを行うことにより、シリコン膜ＳＦ１の一部および絶縁膜ＩＦ１の一部をそれぞれ除去する。これにより、半導体基板ＳＢの主面の一部を露出させる。
シリコン膜ＳＦ１は、半導体基板ＳＢの主面に沿う第１方向に並ぶ複数のパターンに分割され、これらのシリコン膜ＳＦ１のそれぞれは、制御ゲート電極ＣＧを構成する。形成された複数の制御ゲート電極ＣＧのそれぞれは、半導体基板ＳＢの主面に沿う方向であって、当該第１方向に直交する第２方向、つまり図２の奥行き方向に延在している。また、当該エッチング工程により、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩが形成される。
次に、図３に示すように、半導体基板ＳＢの主面全面上に、一部がメモリトランジスタのゲート絶縁膜となる積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮ１を形成する。ＯＮＯ膜ＯＮ１は、半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆う。
ＯＮＯ膜ＯＮ１は、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮ１は、半導体基板ＳＢ上に形成された第１酸化シリコン膜（ボトム酸化膜）ＯＸ１と、第１酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜Ｎ１と、窒化シリコン膜Ｎ１上に形成された犠牲酸化シリコン膜（トップ酸化膜）ＯＸ２との積層膜からなる。窒化シリコン膜Ｎ１は、電荷蓄積部として機能するトラップ性絶縁膜、つまり電荷蓄積膜である。ここで、犠牲酸化シリコン膜ＯＸ２は、後の工程で除去され、メモリセルを形成する他のトップ酸化膜に置き換えられる犠牲膜である。
第１酸化シリコン膜ＯＸ１および犠牲酸化シリコン膜ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。上記窒化シリコン膜Ｎ１は、例えばＣＶＤ法により形成することができる。第１酸化シリコン膜ＯＸ１および犠牲酸化シリコン膜ＯＸ２のそれぞれの厚みは、例えば２〜１０ｎｍ程度であり、上記窒化シリコン膜Ｎ１の厚みは、例えば５〜１５ｎｍ程度である。
続いて、ＯＮＯ膜ＯＮ１の表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてシリコン膜ＳＦ２を形成する。これにより、露出していたＯＮＯ膜ＯＮ１の側壁および上面は、シリコン膜ＳＦ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮ１を介してシリコン膜ＳＦ２が形成される。ここで形成するシリコン膜ＳＦ２の膜厚は、後に形成するメモリセルを構成するメモリゲート電極のゲート長と、当該メモリゲート電極に隣接する絶縁膜からなるサイドウォールの当該ゲート長方向における幅とを足した大きさと同等の大きさを有している。
次に、図４に示すように、ドライエッチング法により、シリコン膜ＳＦ２をエッチバックすることで、ＯＮＯ膜ＯＮ１の上面を露出させる。ここでは、半導体基板ＳＢの主面に接するＯＮＯ膜ＯＮ１の一部の上面、および、制御ゲート電極ＣＧの直上のＯＮＯ膜ＯＮ１の上面を露出させる。
当該エッチバック工程では、シリコン膜ＳＦ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜の両方の側壁の横に、ＯＮＯ膜ＯＮ１を介して、シリコン膜ＳＦ２をサイドウォール状に残す。これにより残ったサイドウォール状のシリコン膜ＳＦ２は、ダミーメモリゲート電極ＤＭＧを構成する。ダミーメモリゲート電極ＤＭＧは、後の工程で除去され、メモリセルを形成するための他のメモリゲート電極に置き換えられる犠牲膜である。
ダミーメモリゲート電極ＤＭＧのゲート長は、後に形成するメモリセルを構成するメモリゲート電極のゲート長と、当該メモリゲート電極に隣接する絶縁膜からなるサイドウォールの当該ゲート長方向における幅とを足した大きさと同等の大きさを有している。
次に、図５に示すように、制御ゲート電極ＣＧの両側の側壁のうち、一方に隣接するダミーメモリゲート電極ＤＭＧを覆うフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は当該一方のダミーメモリゲート電極ＤＭＧの全体を覆い、他方のダミーメモリゲート電極ＤＭＧを露出している。フォトレジスト膜ＰＲ１の第１方向における一方の端部は、制御ゲート電極ＣＧ上のＯＮＯ膜ＯＮ１の直上で終端している。
その後、フォトレジスト膜ＰＲ１をマスクとして用いてイオン注入を行うことにより、半導体基板ＳＢの主面に拡散領域（不純物拡散領域、ｎ＋型半導体領域）ＤＦ１を形成する。続いて、フォトレジスト膜ＰＲ１を除去する。拡散領域ＤＦ１は、後に形成するメモリセルのソース領域を構成する半導体領域である。
具体的には、ｎ型不純物（ヒ素（Ａｓ）およびリン（Ｐ））を、フォトレジスト膜ＰＲ１、制御ゲート電極ＣＧの一部、および、一部のダミーメモリゲート電極ＤＭＧをマスクとして用いて半導体基板ＳＢの主面にイオン注入法を用いて比較的高い濃度で導入する。このとき打ち込まれる不純物イオンは、フォトレジスト膜ＰＲ１およびダミーメモリゲート電極ＤＭＧから露出するＯＮＯ膜ＯＮ１を通過して半導体基板ＳＢの主面に注入され、これにより拡散領域ＤＦ１が形成される。
このイオン注入工程においてｎ型不純物としてヒ素（Ａｓ）およびリン（Ｐ）の２種類の不純物イオンを導入して拡散領域ＤＦ１を形成しているのは、後に形成されるメモリセルのリーク特性を改善するためである。このような場合、リンからなる不純物イオンを注入する際の注入条件としては、注入エネルギーを１０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。また、ヒ素からなる不純物イオンを注入する際の注入条件としては、注入エネルギーを２０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。
ここで、フォトレジスト膜ＰＲ１およびダミーメモリゲート電極ＤＭＧから露出するＯＮＯ膜ＯＮ１には比較的高い濃度で不純物イオン打ち込まれる。これにより、ＯＮＯ膜ＯＮ１はダメージを受ける。このようにダメージを受けた部分のＯＮＯ膜ＯＮ１をメモリセルの電荷保持膜として使用した場合、電荷の保持特性が劣化する問題が生じる。
また、拡散領域ＤＦ１の形成深さは比較的深いため、拡散領域ＤＦ１の形成工程では、不純物イオンが、フォトレジスト膜ＰＲ１から露出するダミーメモリゲート電極ＤＭＧの内部を通過して、ダミーメモリゲート電極ＤＭＧの直下の犠牲酸化シリコン膜ＯＸ２に注入され得る。この場合、犠牲酸化シリコン膜ＯＸ２がダメージを受けるため、このようなこのような犠牲酸化シリコン膜ＯＸ２をメモリセルの電荷保持膜のトップ酸化膜として使用した場合、電荷の保持特性が劣化する問題が生じる。なお、ここでは、ダミーメモリゲート電極ＤＭＧの直下の窒化シリコン膜Ｎ１および第１酸化シリコン膜ＯＸ１にも、不純物イオンが導入される。
ここで拡散領域ＤＦ１を形成した直後には、拡散領域ＤＦ１の活性化のための熱処理を行わない。不純物注入を行った半導体領域に対する活性化アニールは、図１１を用いて後述するソース・ドレイン領域の形成工程の後に行う。
次に、図６に示すように、例えばウェットエッチングを行うことで、制御ゲート電極ＣＧの両側の側壁に隣り合って形成されたダミーメモリゲート電極ＤＭＧのそれぞれを除去し、その後、犠牲酸化シリコン膜ＯＸ２を除去する。これにより、窒化シリコン膜Ｎ１を露出する。
次に、図７に示すように、窒化シリコン膜Ｎ１の表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて第２酸化シリコン膜（トップ酸化膜）ＯＸ３を形成する。これにより、露出していた窒化シリコン膜Ｎ１の側壁および上面は、第２酸化シリコン膜ＯＸ３により覆われる。ここで、第１酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および第２酸化シリコン膜ＯＸ３は、ＯＮＯ膜ＯＮ２を構成する。
続いて、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてシリコン膜ＳＦ３を形成する。これにより、露出していたＯＮＯ膜ＯＮ２の側壁および上面は、シリコン膜ＳＦ３により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮ２を介してシリコン膜ＳＦ３が形成される。シリコン膜ＳＦ３は、成膜時にノンドープのアモルファスシリコン膜として形成する。つまり、成膜時のシリコン膜ＳＦ３は真性半導体である。また、シリコン膜ＳＦ３は、例えば図１１を用いて後述するソース・ドレイン領域の形成後に行われる熱処理により、多結晶化してポリシリコンとなる膜である。
シリコン膜ＳＦ３は、図３に示したシリコン膜ＳＦ２よりも膜厚が小さい。
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮ２の上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＳＦ３が形成された場合、シリコン膜ＳＦ３の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＳＦ３の厚さをいう。また、ＯＮＯ膜ＯＮ２の側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＳＦ３の場合、シリコン膜ＳＦ３の膜厚とは、当該側壁に対して垂直な方向におけるシリコン膜ＳＦ３の厚さをいう。
次に、図８に示すように、ドライエッチング法により、シリコン膜ＳＦ３をエッチバックすることで、ＯＮＯ膜ＯＮ２の上面を露出させる。ここでは、半導体基板ＳＢの主面に接するＯＮＯ膜ＯＮ２の一部の上面、および、制御ゲート電極ＣＧの直上のＯＮＯ膜ＯＮ２の上面を露出させる。
当該エッチバック工程では、シリコン膜ＳＦ３を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜の両方の側壁の横に、ＯＮＯ膜ＯＮ２を介して、シリコン膜ＳＦ３をサイドウォール状に残す。これにより、上記積層膜の両側の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮ２を介してサイドウォール状に残存したシリコン膜ＳＦ３からなるメモリゲート電極ＭＧが形成される。
続いて、フォトリソグラフィ技術を用いて、各制御ゲート電極ＣＧの一方の側壁と隣り合うメモリゲート電極ＭＧを覆い、かつ、当該制御ゲート電極ＣＧの他方の側壁と隣り合うシリコン膜ＳＦ３を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＳＦ３を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
続いて、ＯＮＯ膜ＯＮ２のうち、メモリゲート電極ＭＧに覆われずに露出している部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮ２は除去されずに残る。同様に、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮ２は、除去されずに残る。他の領域のＯＮＯ膜ＯＮ２は除去されるため、半導体基板ＳＢの上面が露出し、また、制御ゲート電極ＣＧの上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧに覆われていない方の側壁が露出する。
このとき、図５を用いて説明したイオン注入工程においてフォトレジスト膜ＰＲ１およびダミーメモリゲート電極ＤＭＧから露出していたためにイオン注入を受けたＯＮＯ膜ＯＮ１は、全て除去される。
ここで、メモリゲート電極ＭＧと拡散領域ＤＦ１とは、メモリゲート電極ＭＧのゲート長方向（第１方向）において、互いに離間している。これは、図５を用いて説明したイオン注入工程においてマスクとして用いたダミーメモリゲート電極ＤＭＧのゲート長が、メモリゲート電極ＭＧのゲート長よりも大きいためである。ここでいうダミーメモリゲート電極ＤＭＧのゲート長とは、制御ゲート電極ＣＧのゲート長方向（第１方向）におけるダミーメモリゲート電極ＤＭＧの幅を指す。
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮ２を介して、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに隣り合う領域において、半導体基板ＳＢの主面上にＯＮＯ膜ＯＮ２を介して形成される。つまり、ＯＮＯ膜ＯＮ２は、Ｌ字型の断面形状を有している。
次に、図９に示すように、フォトリソグラフィ技術を用いて、半導体基板ＳＢ上にフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、制御ゲート電極ＣＧの直上で終端し、拡散領域ＤＦ１およびメモリゲート電極ＭＧを覆うレジストパターンである。つまり、フォトレジスト膜ＰＲ２は、制御ゲート電極ＣＧの横の領域のうち、メモリゲート電極ＭＧおよび拡散領域ＤＦ１が形成されていない方の半導体基板ＳＢの主面を露出している。
続いて、フォトレジスト膜ＰＲ２をマスクとして用いてイオン注入を行うことで、半導体基板ＳＢの主面にエクステンション領域（不純物拡散領域、ｎ−型半導体領域）ＥＸ２を形成する。すなわち、例えばヒ素（Ａｓ）などのｎ型の不純物を、フォトレジスト膜ＰＲ２および制御ゲート電極ＣＧの一部をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢの主面にイオン注入法で導入することにより、エクステンション領域ＥＸ２を形成する。その後、フォトレジスト膜ＰＲ２を除去する。
図示はしていないが、フォトレジスト膜ＰＲ２およびエクステンション領域ＥＸ２の形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ２およびメモリゲート電極ＭＧからなる構造体の側壁を覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
次に、図１０に示すように、フォトリソグラフィ技術を用いて、半導体基板ＳＢ上にフォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３は、制御ゲート電極ＣＧの直上で終端し、エクステンション領域ＥＸ２を覆い、拡散領域ＤＦ１およびメモリゲート電極ＭＧを露出するレジストパターンである。つまり、フォトレジスト膜ＰＲ３は、制御ゲート電極ＣＧの横の領域のうち、メモリゲート電極ＭＧおよび拡散領域ＤＦ１が形成されている方の半導体基板ＳＢの主面を露出している。
続いて、フォトレジスト膜ＰＲ３をマスクとして用いてイオン注入を行うことで、半導体基板ＳＢの主面にエクステンション領域（不純物拡散領域、ｎ−型半導体領域）ＥＸ１を形成する。すなわち、例えばヒ素（Ａｓ）などのｎ型の不純物を、フォトレジスト膜ＰＲ３、制御ゲート電極ＣＧの一部およびメモリゲート電極ＭＧなどをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢの主面にイオン注入法で導入することにより、エクステンション領域ＥＸ１を形成する。その後、フォトレジスト膜ＰＲ３を除去する。
エクステンション領域ＥＸ１は、拡散領域ＤＦ１の形成のために行うイオン注入に比べ、低いドーズ量、低いエネルギーで行うイオン注入により形成される。したがって、エクステンション領域ＥＸ１の形成工程でメモリゲート電極ＭＧの上面に打ち込まれた不純物イオンは、メモリゲート電極ＭＧの下面まで達しない。
ここで、第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１には、図５を用いて説明したイオン注入により不純物イオンであるリン（Ｐ）およびヒ素（Ａｓ）が導入されている。これに対し、メモリゲート電極ＭＧは拡散領域形成用のマスクとして用いられておらず、エクステンション領域ＥＸ１の形成のためにヒ素（Ａｓ）を打ち込むイオン注入工程でのみ、マスクとして用いられている。
したがって、第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１のそれぞれの内部におけるヒ素（Ａｓ）の濃度に対するリン（Ｐ）の濃度の大きさに比べて、メモリゲート電極ＭＧ内におけるヒ素（Ａｓ）の濃度に対するリン（Ｐ）の濃度の大きさは小さい。すなわち、ＯＮＯ膜ＯＮ２内におけるヒ素（Ａｓ）の濃度に対するリン（Ｐ）の濃度の大きさに比べて、メモリゲート電極ＭＧ内におけるヒ素（Ａｓ）の濃度に対するリン（Ｐ）の濃度の大きさは小さい。これは、完成したメモリセルにおいても同様である。
したがって、第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１に比べ、第２酸化シリコン膜ＯＸ３は、不純物濃度が低い。これは、完成したメモリセルにおいても同様である。
次に、図１１に示すように、上記構造体の両側の側壁を覆う絶縁膜であるサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させることにより、自己整合的に形成することができる。
つまり、一対のサイドウォールＳＷのうち、一方はメモリゲート電極ＭＧの側壁に接して形成され、もう一方は制御ゲート電極ＣＧの側壁に接して形成される。サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
続いて、フォトリソグラフィ技術を用いて、半導体基板ＳＢ上にフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、制御ゲート電極ＣＧの直上で終端し、エクステンション領域ＥＸ１、拡散領域ＤＦ１、メモリゲート電極ＭＧおよびメモリゲート電極ＭＧに隣接するサイドウォールＳＷを覆い、制御ゲート電極ＣＧに隣接するサイドウォールＳＷおよびエクステンション領域ＥＸ２を露出するレジストパターンである。つまり、フォトレジスト膜ＰＲ４は、制御ゲート電極ＣＧの横の領域のうち、エクステンション領域ＥＸ２が形成されている方の半導体基板ＳＢの主面を露出している保護膜である。
続いて、フォトレジスト膜ＰＲ４をマスクとして用いてイオン注入を行うことで、半導体基板ＳＢの主面に拡散領域（不純物拡散領域、ｎ＋型半導体領域）ＤＦ２を形成する。
具体的には、ｎ型不純物（ヒ素（Ａｓ）およびリン（Ｐ））を、フォトレジスト膜ＰＲ４、制御ゲート電極ＣＧの一部およびサイドウォールＳＷなどをマスクとして用いて半導体基板ＳＢの主面にイオン注入法を用いて比較的高い濃度で導入する。続いて、フォトレジスト膜ＰＲ４を除去する。
このイオン注入工程においてｎ型不純物としてヒ素（Ａｓ）およびリン（Ｐ）の２種類の不純物イオンを導入して拡散領域ＤＦ２を形成しているのは、メモリセルＭＣのリーク特性を改善するためである。このような場合、リンからなる不純物イオンを注入する際の注入条件としては、注入エネルギーを１０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。また、ヒ素からなる不純物イオンを注入する際の注入条件としては、注入エネルギーを２０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。
エクステンション領域ＥＸ１、ＥＸ２のそれぞれは、拡散領域ＤＦ１、ＤＦ２のいずれよりも形成深さ（接合深さ）が小さい。エクステンション領域ＥＸ１は拡散領域ＤＦ１と接して形成され、エクステンション領域ＥＸ２は拡散領域ＤＦ２と接して形成されている。上記のようにして、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ１よりも不純物濃度が高い拡散層である拡散領域ＤＦ１と、エクステンション領域ＥＸ２およびエクステンション領域ＥＸ２よりも不純物濃度が高い拡散層である拡散領域ＤＦ２とからなる一対のソース・ドレイン領域が形成される。当該ソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有している。
つまり、拡散領域ＤＦ１、ＤＦ２のそれぞれの間にはエクステンション領域ＥＸ１、ＥＸ２が並んで形成されている。また、エクステンション領域ＥＸ１、ＥＸ２の間の半導体基板ＳＢの主面近傍のウエルＷＬは、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域である。
制御トランジスタおよびメモリトランジスタは、それぞれＭＩＳＦＥＴを構成している。ＭＩＳＦＥＴでは、不純物濃度が比較的高い拡散領域と、不純物濃度が比較的低いエクステンション領域とによりソース・ドレイン領域を形成し、エクステンション領域を拡散領域よりもＭＩＳＦＥＴのチャネル領域に近い位置に形成することで、ソース・ドレイン領域の抵抗値の増大を防ぎつつ、拡散領域の形成深さを浅くすることができ、また、ホットエレクトロンの発生を防ぐことができる。したがって、ＬＤＤ構造を形成することで、ショートチャネルＭＩＳＦＥＴの信頼性を高めることができるため、半導体装置の微細化が容易となる効果を得ることができる。
続いて、ソース領域およびドレイン領域を構成する半導体領域（エクステンション領域ＥＸ１、ＥＸ２、拡散領域ＤＦ１、ＤＦ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
制御ゲート電極ＣＧと、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧと、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。具体的には、エクステンション領域ＥＸ１および拡散領域ＤＦ１は、制御トランジスタおよびメモリトランジスタのソース領域を構成しており、エクステンション領域ＥＸ２および拡散領域ＤＦ２は、制御トランジスタおよびメモリトランジスタのドレイン領域を構成している。
当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣを構成している。したがって、上記の工程により、メモリセルＭＣを形成することができる。
本実施の形態では、メモリゲート電極ＭＧは拡散領域形成用のマスクとして用いられておらず、エクステンション領域ＥＸ１の形成のために行うイオン注入工程でのみ、マスクとして用いられている。このため、メモリゲート電極ＭＧの不純物濃度は、拡散領域ＤＦ１、ＤＦ２のいずれよりも小さい。これは、完成したメモリセルにおいても同様である。
また、第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１には、図５を用いて説明したイオン注入により不純物イオンであるリン（Ｐ）およびヒ素（Ａｓ）が導入されているが、第２酸化シリコン膜ＯＸ３が形成された後、第２酸化シリコン膜ＯＸ３上のメモリゲート電極ＭＧは拡散領域形成用のマスクとして用いられていない。また、上記のように、エクステンション領域ＥＸ１の形成のために行うイオン注入工程において、メモリゲート電極ＭＧの上面に打ち込まれた不純物イオンは、第２酸化シリコン膜ＯＸ３まで達しない。
次に、図１２に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
すなわち、まず、拡散領域ＤＦ１、ＤＦ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１の形成用の金属膜を形成（堆積）する。当該金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができる。当該金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、拡散領域ＤＦ１、ＤＦ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。これにより、拡散領域ＤＦ１、ＤＦ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接して、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図１２に示す構造を得る。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
続いて、半導体基板ＳＢの主面全面上に、メモリセルＭＣを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。その後、複数のコンタクトプラグＣＰを形成する。
すなわち、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用い、層間絶縁膜ＩＬ１をドライエッチングする。これにより、層間絶縁膜ＩＬ１を貫通するコンタクトホール（開口部、貫通孔）を複数形成する。
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部である拡散領域ＤＦ１、ＤＦ２のそれぞれの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ１の一部、または、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ１の一部などが露出する。
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、複数のコンタクトプラグＣＰを形成することができる。
コンタクトホールに埋め込まれた複数のコンタクトプラグＣＰは、拡散領域ＤＦ１、ＤＦ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に、シリサイド層Ｓ１を介して電気的に接続される。各コンタクトプラグＣＰは、拡散領域ＤＦ１上のシリサイド層Ｓ１の上面、拡散領域ＤＦ２上のシリサイド層Ｓ１の上面、制御ゲート電極ＣＧ上のシリサイド層Ｓ１の上面、および、メモリゲート電極ＭＧ上のシリサイド層Ｓ１の上面などに接続されている。
なお、図面の簡略化のために、図１２では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。また、図１２の断面図においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに接続されたコンタクトプラグＣＰを示していない。つまり、ゲート幅方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。
次に、図１３に示すように、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、所謂シングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図１５を参照して説明する。
図１５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図１５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１３に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。
ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルを指す。なお、図１３に示す不揮発性メモリの例では、各メモリセルのメモリゲート電極ＭＧ側の活性領域に形成されてエクステンション領域ＥＸ１および拡散領域ＤＦ１がソース領域を構成し、制御ゲート電極ＣＧ側の活性領域に形成されたエクステンション領域ＥＸ２および拡散領域ＤＦ２がドレイン領域を構成する。
なお、図１５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ２（図１３参照）中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
また、図１５の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜Ｎ１にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜Ｎ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜Ｎ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
ＳＳＩ方式の書込みでは、例えば図１５の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ２中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ２中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図１５の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ２中の窒化シリコン膜Ｎ１に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）ＯＸ３をトンネリングしてＯＮＯ膜ＯＮ２中に注入され、ＯＮＯ膜ＯＮ２中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて窒化シリコン膜Ｎ１に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図１５の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図１５の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図１５の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて窒化シリコン膜Ｎ１に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）ＯＸ３をトンネリングしてＯＮＯ膜ＯＮ２中に注入され、ＯＮＯ膜ＯＮ２中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて窒化シリコン膜Ｎ１に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図１５の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
読出し時には、例えば図１５の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜本実施の形態の効果について＞
以下に、図１４に示す比較例の半導体装置の問題点を説明し、本実施の形態の効果について説明する。図１４は、比較例の動作を説明する半導体装置の断面図である。
スプリットゲート型のＭＯＮＯＳメモリの形成工程では、制御ゲート電極、ＯＮＯ膜、メモリゲート電極およびそれらの両側のサイドウォールを形成した後、制御ゲート電極、ＯＮＯ膜、メモリゲート電極およびサイドウォールをマスクとして用いてイオン注入を行うことで、ソース・ドレイン領域の拡散領域を形成することが考えられる。ここで行う拡散領域の形成用のイオン注入は、不純物イオンのドーズ量および注入エネルギーが高いため、マスクとして用いられたメモリゲート電極には、その上面から深い領域まで不純物イオンが注入される。
このとき、メモリゲート電極の上面に打ち込まれた不純物イオンがメモリゲート電極の途中深さまで達する場合と、メモリゲート電極の上面に打ち込まれた不純物イオンがメモリゲート電極中を通ってメモリゲート電極の直下のＯＮＯ膜まで達する場合とがある。メモリゲート電極に対する不純物イオンの注入深さは、半導体ウェハ（半導体基板）の全体において均一ではなく、複数のメモリゲート電極同士の間でばらつきが生じる。この場合、後の工程の熱処理（例えば図１１を用いて説明したソース・ドレイン領域形成後の熱処理）によりメモリゲート電極が結晶化する際、複数のメモリゲート電極同士の間で不純物の分布に差があることに起因して、複数のメモリゲート電極同士の間で、メモリゲート電極を構成する結晶（グレイン）の形状に差が生じる。
つまり、メモリゲート電極を構成するグレインの粒径などにばらつきが生じる。このため、完成した２以上のメモリセルを同じ電圧条件で動作させようとしても、あるメモリゲート電極中の底部において空乏層が生じているのに対し、他のメモリゲート電極では空乏化が生じない状態が起こり得る。その結果、それらのメモリゲート電極を含むメモリトランジスタのしきい値電圧に差が生じ、複数のメモリセル間で特性にばらつきが生じる。よって、メモリが正常に動作しなくなるため、半導体装置の信頼性が低下する問題が生じる。
このような問題は、結晶化の際のメモリゲート電極中の不純物の分布に起因して起こるものであるので、メモリゲート電極を形成するために設けるシリコン膜を、成膜時に非結晶のシリコン膜（アモルファスシリコン膜）として形成した場合に特に顕著になる。また、拡散領域の形成前にメモリゲート電極が多結晶のシリコン膜（ポリシリコン膜）であったとしても、拡散領域の形成のためのイオン注入により、当該メモリゲート電極の結晶構造が崩されて非結晶状態に戻る場合には、上記問題が顕著になる。
また、上記問題は、複数のメモリゲート電極同士の間での不純物濃度の差により生じるものである。したがって、メモリゲート電極を形成するために設けたシリコン膜に対し、成膜時または成膜の直後の時点で不純物イオンを導入している場合には、その後に形成される各メモリゲート電極に既に不純物が所定の濃度で分布している状態となる。よって、拡散領域形成時にメモリゲート電極に不純物イオンが打ち込まれても、複数のメモリゲート電極間での濃度の差は小さく、上記問題が発生しにくい。
つまり、上記問題は、メモリゲート電極を形成するために設けるシリコン膜に対し、成膜時または成膜の直後の時点で不純物イオンの導入を行わず、エクステンション領域および拡散領域の形成のためのイオン注入工程において初めてメモリゲート電極に対してイオン注入を行うような場合に顕著となる。
また、メモリゲート電極などをマスクとして用いてイオン注入を行い、これにより拡散領域を形成する場合、不純物イオンがメモリゲート電極を貫通し、ＯＮＯ膜を構成するトップ酸化膜に打ち込まれ、トップ酸化膜がダメージを受ける虞がある。この場合、トップ酸化膜の絶縁膜としての信頼性が低下し、トップ酸化膜の下の窒化シリコン膜に注入されたキャリア（例えば電子）の保持特性が悪化する問題が生じる。つまり、メモリセルにおけるデータの保持特性が悪化する。また、これにより、メモリ動作の信頼性が低下する。よって、半導体装置の信頼性が低下する問題が生じる。
これらの問題を解消するために、比較例として図１４に示すように、ダミーＯＮＯ膜ＤＯＮおよびダミーメモリゲート電極ＤＭを形成した状態で拡散領域ＤＦを形成し、その後ＯＮＯ膜およびメモリゲート電極を新たに形成し直すことが考えられる。
つまり、ここでは半導体基板ＳＢ上に制御ゲート電極ＣＧおよびダミーＯＮＯ膜ＤＯＮを形成した後、制御ゲート電極ＣＧの一方の側壁に隣り合うようにサイドウォール状のダミーメモリゲート電極ＤＭを形成し、続いてダミーメモリゲート電極ＤＭおよび制御ゲート電極ＣＧをマスクとして用いてイオン注入を行う。これにより、制御ゲート電極ＣＧおよびダミーメモリゲート電極ＤＭの横に一対の拡散領域ＤＦを形成する。
このとき、ダミーメモリゲート電極ＤＭにはダミーメモリゲート電極ＤＭの上面から下面近傍に亘って不純物イオンが打ち込まれる。また、ダミーメモリゲート電極ＤＭを貫通した不純物イオンにより、トップ酸化膜である犠牲酸化シリコン膜ＯＸ２はダメージを受ける。ここでは、その後の工程でダミーメモリゲート電極ＤＭおよびダミーＯＮＯ膜ＤＯＮを除去して制御ゲート電極ＣＧおよび半導体基板ＳＢのそれぞれの表面を露出させ、続いてＯＮＯ膜（図示しない）およびメモリゲート電極（図示しない）を形成し直す。ここで新たに形成するメモリゲート電極のゲート長は、ダミーメモリゲート電極ＤＭとほぼ同じである。
ここで新たに形成する上記ＯＮＯ膜を構成するトップ酸化膜は、拡散領域ＤＦ形成時のイオン注入によるダメージを受けておらず、上記メモリゲート電極は当該イオン注入を受けていない。したがって、比較例の半導体装置では、メモリゲート電極同士の不純物の分布差に起因するメモリセル同士の特性ばらつきの発生を防ぐことができ、かつ、トップ酸化膜のダメージに起因するデータの保持特性の低下を防ぐことができる。
しかし、比較例では最終的に形成するメモリゲート電極と同等のゲート長のダミーメモリゲート電極ＤＭを形成した状態でイオン注入を行い、これにより拡散領域ＤＦを形成している。よって、メモリゲート電極および制御ゲート電極ＣＧの側壁にサイドウォールを形成した状態でイオン注入を行い、これにより拡散領域を形成する場合に比べて、比較例では一対の拡散領域ＤＦ同士の間隔が小さい。したがって、比較例ではソース・ドレイン領域間に電流が流れやすくなるため、メモリセルの非動作時におけるソース・ドレイン領域間のリーク電流、つまりオフ電流の発生を防ぐ特性（カットオフ特性）が劣化する。よって、半導体装置の信頼性が低下する問題が生じる。
このような問題は、半導体装置の微細化が進むとより顕著になるため、この問題を解決しなければ、半導体装置の性能の向上の妨げとなる。
また、比較例のように、拡散領域ＤＦの形成後にＯＮＯ膜の全体を再度形成する場合、新たなＯＮＯ膜の成膜工程において半導体基板ＳＢに高い熱が加わるため、拡散領域ＤＦがさらに広範囲に拡がる。よって、上記カットオフ特性がさらに劣化する問題が生じる。また、このようなカットオフ特性の劣化を抑えるために、ＯＮＯ膜の再形成による熱拡散を考慮した再設計を行うと、半導体装置の製造コストが増大する。
また、比較例では、メモリセルの完成後に残るメモリゲート電極と同程度のゲート長を有するダミーメモリゲート電極ＤＭと、制御ゲート電極ＣＧとをマスクとして用いてイオン注入を行い、これにより拡散領域ＤＦを形成しているため、拡散領域ＤＦは、平面視において、制御ゲート電極ＣＧおよび上記メモリゲート電極に対して一部が重なるか、または接するように形成される。
つまり、拡散領域ＤＦと制御ゲート電極ＣＧは平面視において互いに接しており、それらの間は離間していない。同様に、拡散領域ＤＦと上記メモリゲート電極は平面視において互いに接しており、それらの間は離間していない。このため、拡散領域ＤＦよりもチャネル領域に近い位置に、拡散領域ＤＦよりも不純物濃度が小さいエクステンション領域を形成することが困難となる。
よって、ＬＤＤ構造を形成することが困難となるため、メモリセルを構成するトランジスタのショートチャネル化が困難となる。これに対し、半導体基板ＳＢの主面に対して斜めの方向からイオン注入を行うことでエクステンション領域を形成することが考えられる。しかし、上記のように一対の拡散領域ＤＦ同士の間隔が小さい比較例において、エクステンション領域を形成すると、メモリセルのソース・ドレイン領域間の抵抗値がさらに低下するため、よりカットオフ特性が劣化する問題が生じる。
これに対し、本実施の形態の半導体装置の製造工程では、図３〜図５を用いて説明したように、後に形成するメモリゲート電極ＭＧ（図１１参照）のゲート長とサイドウォールＳＷ（図１１参照）とを足した大きさと同等の厚さを有するシリコン膜ＳＦ２およびダミーメモリゲート電極ＤＭＧを形成している。つまり、図５を用いて説明した工程では、ゲート長はメモリゲート電極ＭＧよりも大きいダミーメモリゲート電極ＤＭＧをマスクとして用いてイオン注入を行っているため、図８に示すように、拡散領域ＤＦ１を、平面視においてメモリゲート電極ＭＧから離間させて形成することができる。よって、拡散領域ＤＦ１とメモリゲート電極ＭＧとの間の半導体基板ＳＢの主面に、エクステンション領域ＥＸ１を形成することができる。
また、ここではソース領域用の拡散領域ＤＦ１とドレイン領域用の拡散領域ＤＦ２とを、図５を用いて説明した工程において同時に形成せず、図１１に示すように、後の工程でサイドウォールＳＷを形成した後に、サイドウォールＳＷをマスクとして用いてイオン注入を行うことで、拡散領域ＤＦ２を形成している。これにより、拡散領域ＤＦ２を、平面視において制御ゲート電極ＣＧから離間した位置に形成することができる。したがって、拡散領域ＤＦ２の形成前に形成したエクステンション領域ＥＸ２を、チャネル領域と拡散領域ＤＦ２との間に残すことができる。
よって、本実施の形態ではメモリセルＭＣ（図１３参照）を構成するソース・ドレイン領域においてＬＤＤ構造を形成することができる。また、拡散領域ＤＦ１、ＤＦ２を、互いに十分離間させて形成することができるため、カットオフ特性が劣化することを防ぐことができる。また、拡散領域ＤＦ１、ＤＦ２を、互いに十分離間させて形成することができるため、エクステンション領域ＥＸ１、ＥＸ２を形成することで、カットオフ特性が劣化することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
このような構成を実現させるためには、ダミーメモリゲート電極ＤＭＧを形成するために設けたシリコン膜ＳＦ２（図３参照）を、メモリゲート電極ＭＧを形成するために設けたシリコン膜ＳＦ３（図７参照）よりも大きい膜厚で形成すればよい。
本実施の形態では、比較的膜厚が大きいダミーメモリゲート電極ＤＭＧを形成した状態で拡散領域ＤＦ１を形成し、その後ダミーメモリゲート電極ＤＭＧを除去してから新たにメモリゲート電極ＭＧを形成しており、拡散領域ＤＦ２の形成時にはメモリゲート電極ＭＧをフォトレジスト膜ＰＲ４（図１１参照）により覆っている。このため、メモリゲート電極ＭＧには、拡散領域ＤＦ１、ＤＦ２の形成のために行うイオン注入時に、不純物イオンは導入されない。したがって、複数のメモリゲート電極ＭＧ同士で不純物イオンの分布にばらつきが生じることに起因して、メモリセルＭＣ同士の特性にばらつきが生じることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
ここで、図１０に示す工程では、エクステンション領域ＥＸ１を形成するために行うイオン注入を、メモリゲート電極ＭＧをマスクとして用いて行っている。しかし、エクステンション領域ＥＸ１は、拡散領域ＤＦ１の形成のために行うイオン注入に比べ、低いドーズ量、低いエネルギーで注入される。したがって、メモリゲート電極ＭＧの上面に打ち込まれた不純物イオンは、メモリゲート電極ＭＧの下面にまで達しない。つまり、複数のメモリゲート電極ＭＧ中の底部のそれぞれでは、不純物イオンの分布のばらつきが生じない。
このため、あるメモリゲート電極中の底部において空乏層が生じているのに対し、他のメモリゲート電極では空乏化が生じないという事態が生じることを防ぐことができる。その結果、それらのメモリゲート電極を含むメモリトランジスタのしきい値電圧に差が生じることに起因して、複数のメモリセルＭＣ間で特性にばらつきが生じることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
また、ここではＯＮＯ膜ＯＮ１（図５参照）を全部除去して新たなＯＮＯ膜を形成するのではなく、ダミーメモリゲート電極ＤＭＧをマスクとして用いて拡散領域ＤＦ１を形成した際に、特に不純物が打ち込まれやすい犠牲酸化シリコン膜（トップ酸化膜）ＯＸ２（図５参照）のみを、図６を用いて説明した工程において除去している。その後、図７に示すように新たな第２酸化シリコン膜（トップ酸化膜）ＯＸ３を形成しているため、ここでは拡散領域ＤＦ１の形成のために行うイオン注入によるダメージが、第２酸化シリコン膜ＯＸ３に残ることを防ぐことができる。
したがって、第２酸化シリコン膜ＯＸ３を含むＯＮＯ膜ＯＮ２（図１３参照）を備えたメモリセルＭＣにおいて、データの保持特性が低下すること、および、メモリセルＭＣの動作の信頼性が低下することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
また、ここではトップ酸化膜のみを再形成しているため、比較例のようにＯＮＯ膜全体を再形成する場合に比べて、拡散領域ＤＦ１を形成した後に半導体基板ＳＢにかかる熱負荷を軽減することができる。よって、拡散領域ＤＦ１内の不純物イオンが成膜による加熱によりさらに拡散することを防ぐことができる。したがって、メモリセルＭＣのカットオフ特性が劣化することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
また、図５を用いて説明した工程において、ダミーメモリゲート電極ＤＭＧおよびフォトレジスト膜ＰＲ１から露出するＯＮＯ膜ＯＮ１には、イオン注入によりダメージが生じ、かつ、ＯＮＯ膜ＯＮ１を構成する第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１は、完成したメモリセルＭＣ内に残る。
仮に、ダミーメモリゲート電極のゲート長が、後に形成されるメモリゲート電極のゲート長と同等であって、かつ、最初に形成したＯＮＯ膜の一部を除去せずに残す場合、拡散領域形成のためのイオン注入により、ダミーメモリゲート電極に隣接する領域のＯＮＯ膜が受けたダメージが、メモリセルを構成するＯＮＯ膜内に残る虞がある。これは、ＯＮＯ膜のうち、ダミーメモリゲート電極から露出している部分が受けたダメージが、当該部分と隣接し、かつ、ダミーメモリゲート電極の直下に位置する部分にも残るためである。
しかし、第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１の一部分であって、図５を用いて説明した工程において、メモリゲート電極ＭＧよりもゲート長が大きいダミーメモリゲート電極ＤＭＧから露出することでイオン注入によりダメージを受ける部分は、後にメモリゲート電極ＭＧが形成される領域から離間した領域に位置する部分である。また、図８を用いて説明した工程において、メモリゲート電極ＭＧから露出する第１酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および第２酸化シリコン膜ＯＸ３を除去することで、図５を用いて説明したイオン注入によりダメージを受けた第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１は全て除去される。
つまり、図５を用いて説明したイオン注入によりダメージを受ける領域の第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１は、図８に示す後の工程で残る第１酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１から離間している。言い換えれば、図５を用いて説明したイオン注入によりダメージを受ける領域のＯＮＯ膜ＯＮ１は、図８に示すＯＮＯ膜ＯＮ２の一部の除去工程の後において残る、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮ２から離間している。このため、当該ダメージがＯＮＯ膜ＯＮ２に残ることを防ぐことができる。
また、本実施の形態の半導体装置の製造方法では、メモリセルのソース領域およびドレイン領域を別々のイオン注入工程により形成する場合におけるスプリットゲート型のＭＯＮＯＳメモリの製造工程に比べて、マスク数を増大させずに、メモリセルＭＣ（図１３参照）を形成して上記効果を得ることができる。ＯＮＯ膜ＯＮ１、ＯＮ２を構成する膜と、ダミーメモリゲート電極ＤＭＧは、マスクを使用することなく自己整合的に形成することができるためである。
また、メモリセルを構成し、ＬＤＤ構造を有するソース領域およびドレイン領域を別々のイオン注入工程により形成する場合であって、比較例のように、メモリゲート電極と、ＯＮＯ膜の全部または一部とを再度形成する場合に比べて、工程数を増大させずに、メモリセルＭＣを形成して上記効果を得ることができる。よって、本実施の形態では、半導体装置の製造コストの増大を防ぎつつ、上記の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、図９および図１０を用いて説明した工程は、どちらを先に行ってもよい。また、図９および図１０に示すエクステンション領域ＥＸ１、ＥＸ２は、同一のイオン注入工程により形成してもよい。
ＣＧ 制御ゲート電極
ＤＦ、ＤＦ１、ＤＦ２ 拡散領域
ＤＭ、ＤＭＧ ダミーメモリゲート電極
ＧＩ ゲート絶縁膜
ＭＧ メモリゲート電極
Ｎ１ 窒化シリコン膜
ＯＮ１、ＯＮ２ ＯＮＯ膜
ＯＸ１ 第１酸化シリコン膜
ＯＸ２ 犠牲酸化シリコン膜
ＯＸ３ 第２酸化シリコン膜
ＰＲ１〜ＰＲ４ フォトレジスト膜
ＳＢ 半導体基板
ＷＬ ウエル

Claims (13)

  1. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面上にゲート絶縁膜および制御ゲート電極を順に形成する工程、
    （ｃ）前記制御ゲート電極を覆うように、前記半導体基板上に、内部に電荷保持部を含む第１絶縁膜を形成する工程、
    （ｄ）前記制御ゲート電極の両側の側壁のそれぞれに、前記第１絶縁膜を介してサイドウォール状の第１犠牲膜を形成する工程、
    （ｅ）前記制御ゲート電極の一方の前記側壁に隣接する前記第１犠牲膜をマスクとして用いて、前記半導体基板の前記主面に所定の導電型の不純物イオンを注入することで、第１半導体領域を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記第１犠牲膜を除去する工程、
    （ｇ）前記（ｆ）工程の後、前記制御ゲート電極の一方の前記側壁であって前記第１半導体領域側の前記側壁と隣り合う位置にメモリゲート電極を形成する工程、
    （ｈ）前記メモリゲート電極から露出する前記第１絶縁膜を除去する工程、
    （ｉ）前記制御ゲート電極の横の、前記メモリゲート電極とは反対側の前記半導体基板の前記主面に対してイオン注入を行うことで、前記導電型の第２半導体領域を形成する工程、
    （ｊ）前記メモリゲート電極と前記第１半導体領域との間の前記半導体基板の前記主面に対し、前記メモリゲート電極を保護膜として用いてイオン注入を行うことで、前記導電型の第３半導体領域を形成する工程、
    （ｋ）前記制御ゲート電極の横の前記メモリゲート電極とは反対側の前記半導体基板の前記主面に、前記導電型の第４半導体領域を形成する工程、
    を有し、
    前記第２、第３半導体領域は、前記第１、第４半導体領域よりも不純物濃度が小さく、
    前記第１、第２、第３、第４半導体領域、前記制御ゲート電極および前記メモリゲート電極は、不揮発性メモリのメモリセルを構成する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記制御ゲート電極のゲート長方向において、前記第１犠牲膜の幅は、前記メモリゲート電極のゲート長よりも大きい、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記半導体基板上に順に形成する第２絶縁膜、電荷蓄積膜、および第２犠牲膜を含む前記第１絶縁膜を形成し、
    前記（ｆ）工程では、前記第１犠牲膜および前記第２犠牲膜を除去し、
    前記（ｆ）工程の後、前記（ｇ）工程の前に、前記電荷蓄積膜を覆う第３絶縁膜を形成する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｋ）工程の後、前記電荷蓄積膜よりも、前記第３絶縁膜の方が、不純物濃度が小さい、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程の後、前記第１絶縁膜内におけるヒ素の濃度に対するリンの濃度の大きさに比べて、前記メモリゲート電極内におけるヒ素の濃度に対するリンの濃度の大きさは、小さい、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第２、第３半導体領域は、前記第１、第４半導体領域よりも形成深さが小さい、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程および前記（ｊ）工程では、前記半導体基板の主面に対してイオン注入を行うことで、前記第２、第３半導体領域を形成し、
    前記（ｅ）工程および前記（ｋ）工程では、前記（ｉ）工程および前記（ｊ）工程において行うイオン注入よりも高いエネルギーでイオン注入を行うことで、前記第１、第４半導体領域のそれぞれを形成する、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    （ｋ１）前記（ｊ）工程の後、前記（ｋ）工程の前に、前記制御ゲート電極の前記側壁であって、前記メモリゲート電極とは反対側の前記側壁に隣接するサイドウォール状の第４絶縁膜を形成する工程、
    をさらに有し、
    前記（ｋ）工程では、前記第４絶縁膜を保護膜として用いてイオン注入を行うことで、前記第４半導体領域を形成する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程では、前記メモリゲート電極を保護膜により覆った状態で、前記第４半導体領域を形成する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程の後、前記第１半導体領域より前記メモリゲート電極の方が、不純物濃度が小さい、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第１犠牲膜から露出する前記第１絶縁膜の位置は、前記（ｈ）工程において前記メモリゲート電極の直下に位置する前記第１絶縁膜から離間している、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記メモリゲート電極を非結晶の状態で形成する、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程で形成する前記メモリゲート電極は、真性半導体である、半導体装置の製造方法。
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JP5191633B2 (ja) * 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4928825B2 (ja) * 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007311695A (ja) * 2006-05-22 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
JP2009302269A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5707224B2 (ja) * 2011-05-20 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5779068B2 (ja) * 2011-10-03 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5985293B2 (ja) * 2011-10-04 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2015015384A (ja) * 2013-07-05 2015-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6310802B2 (ja) * 2014-07-28 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016039329A (ja) * 2014-08-08 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6407644B2 (ja) * 2014-09-24 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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