JP2009302269A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】シリコン基板1上のメモリ領域Rmに不揮発性メモリを形成する工程であって、シリコン基板1の主面に選択ゲート電極CGを形成し、いずれか一方の側壁面に隣り合うダミーゲートDGを形成する。その後、ダミーゲートDGをイオン注入マスクとしたイオン注入D01によって、メモリソース・ドレイン領域SDmを形成する。その後ダミーゲートDGを除去し、ダミーゲートDGが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域SDmが配置された構造を形成する。本工程では、メモリソース・ドレイン領域SDmを形成するためのイオン注入D01を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。
【選択図】図21
Description
まず、本発明者らが検討したスプリットゲート型の不揮発性メモリの構成、および、その製造工程に見られる課題について詳細に説明する。
上記実施の形態1において、周辺回路領域Rpに形成する周辺回路素子としてのMISトランジスタQ1は、例えば、図27に示すSRAM(Static Random Access Memory)回路を構成するMISトランジスタQ1として適用し得る。SRAM回路は、n型MISトランジスタQnとp型MISトランジスタQpとを用い、かつ、両者のゲート電極GE(周辺ゲート電極Gp)を電気的に接続するような、所謂CMOS構造を用いて構成される。ここで、SRAM回路は単位メモリセルあたりに6つのMISトランジスタQ1を要するため、最も厳しく微細化が要求される素子の一つである。そのため、上記のようなCMOS構成においては、2種のMISトランジスタQn,Qpのゲート電極GEは、配線層を経由して電気的に接続するのではなく、一つのゲート電極GEを共有させることで接続するような構造が望まれる。
本実施の形態3の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態3の半導体装置について、図37〜図43を用いて説明する。図37〜図43では、上記実施の形態2と同様に、メモリ領域Rmの要部断面図を左に示し、周辺回路領域Rpにおいて、上記図27のSRAM回路において、P1−P1線に沿って矢印方向に見た断面図を中央に示し、P2−P2線に沿って矢印方向に見た断面図を右側に示す。なお、以下で説明する本実施の形態3の製造方法や、それによって形成される半導体装置の構造において、上記実施の形態1,2で説明したものと同様の製造方法や、それによって形成される半導体装置の同様の構造では、これらと同様の効果を有し、特筆しない限りここでの重複した説明は省略する。
本実施の形態4の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態4の半導体装置について、図44〜図46を用いて説明する。図44以降で示される本実施の形態4の製造方法は、上記実施の形態1の図23に続く工程である。即ち、本実施の形態4で説明するのは、選択ゲート絶縁膜IC、選択ゲート電極CG、メモリソース・ドレイン領域SDm、および、電化蓄積膜IMを形成した後に続く工程であり、メモリゲート電極MG(例えば上記図25に記載)を形成する工程およびそれによって形成される構造である。図中では、シリコン基板1のメモリ領域Rmの断面図のみを示している。
2 分離部
3〜11 フォトレジスト膜
BL ビット線
CG 選択ゲート電極(第1ゲート電極)
D01〜D09 イオン注入
DG ダミーゲート
e 電子
E1 第1導体膜
E11 第1部分
E12 第2部分
E1m メモリ用第1導体膜(第1導体膜)
E1p 周辺用第1導体膜(第1導体膜)
E2 第2導体膜
exn エクステンション領域(第3半導体領域)
GE ゲート電極
Gp 周辺ゲート電極
h 正孔(ホール)
I1 第1絶縁膜
I1m メモリ用第1絶縁膜(第1絶縁膜)
I1p 周辺用第1絶縁膜(第1絶縁膜)
IC 選択ゲート絶縁膜(第1ゲート絶縁膜)
ID1 ダミー絶縁膜
IL 層間絶縁膜
IM 電荷蓄積膜
IN1 第1窒化シリコン膜
Ip 周辺ゲート絶縁膜
IS1 第1酸化シリコン膜
IS2 第2酸化シリコン膜
LD1 第1ダミー膜
LP1 保護膜
MG メモリゲート電極(第2ゲート電極)
MGL ワードライン
ML 金属配線
NVM 不揮発性メモリ
Q1 MISトランジスタ(周辺回路素子)
Qm メモリトランジスタ
Qn n型MISトランジスタ
Qp p型MISトランジスタ
Qs 選択トランジスタ
Rm メモリ領域(第1領域)
Rp 周辺回路領域(第2領域)
sc 金属シリサイド層
SDm メモリソース・ドレイン領域(第1半導体領域)
SDp 周辺ソース・ドレイン領域(第2半導体領域)
SGL ワードライン
SL ソース線
sp サイドウォールスペーサ
Claims (19)
- 半導体基板上の第1領域に不揮発性メモリを形成する工程を有し、
前記不揮発性メモリを形成する工程は、
(a)前記半導体基板の第1領域の主面上に、第1絶縁膜を隔てて第1導体膜を形成する工程と、
(b)前記第1絶縁膜および前記第1導体膜を加工して、前記半導体基板の第1領域の主面上に、第1ゲート絶縁膜を隔てて第1ゲート電極を形成する工程と、
(c)前記第1ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置するようにして、ダミーゲートを形成する工程と、
(d)前記半導体基板の第1領域の主面のうち、前記第1ゲート電極および前記ダミーゲートの側方下部に、第1半導体領域を形成する工程と、
(e)前記半導体基板の第1領域の前記ダミーゲートを、エッチングにより除去する工程と、
(f)前記半導体基板の第1領域の主面と前記第1ゲート電極とを一体的に覆うようにして、順に、第1酸化シリコン膜、第1窒化シリコン膜、および、第2酸化シリコン膜からなる電荷蓄積膜を形成する工程と、
(g)前記第1ゲート電極の一対の側壁面のうち、前記(c)工程において前記ダミーゲートを形成した側壁面と同じ側壁面に隣り合って配置するように、かつ、前記半導体基板の主面のうち、前記第1半導体領域の側方上部に配置するようにして、前記電荷蓄積膜を隔てて第2ゲート電極を形成する工程とを有し、
前記(d)工程では、前記第1ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第1領域の主面にイオン注入を施すことで、前記第1半導体領域を形成し、
前記(f)工程は、少なくとも前記(d)工程の後に施すことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記(g)工程で形成する前記第2ゲート電極と同じ材料によって、前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、前記(b)工程後、前記(c)工程に至る前に、更に、
(h)前記半導体基板の第1領域の主面と前記第1ゲート電極とを一体的に覆うようにして、保護膜を形成する工程を有し、
前記(c)工程では、前記保護膜を隔てて、前記第1ゲート電極の側壁面に隣り合うようにして前記ダミーゲートを形成し、
前記(h)工程では、所定のエッチングに対するエッチング速度が、前記ダミーゲートのエッチング速度と異なるような前記保護膜を形成することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(d)工程では、第1導電型となる不純物イオンのイオン注入を施すことで、第1導電型の前記第1半導体領域を形成し、
前記(g)工程では、第1導電型とは逆導電型である第2導電型の前記第2ゲート電極を形成することを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(g)工程の前記第2ゲート電極を形成する工程は、
(g1)前記(f)工程で形成した前記電荷蓄積膜を覆うようにして、第2導体膜を形成する工程と、
(g2)前記第2導体膜に対して、不純物イオンのイオン注入を施し、熱処理を施すことで、前記第2導体膜を導電化する工程と、
(g3)前記第2導体膜を加工して、前記第2ゲート電極を形成する工程とを有し、
前記(g2)工程では、前記第2導体膜の下層の前記電荷蓄積膜に達しないような加速エネルギーで、イオン注入を施すことを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(g2)工程では、第2導電型となる不純物イオンのイオン注入を施し、熱処理を施すことで、前記第2導体膜を第2導電型化することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、更に、前記半導体基板上の第2領域に周辺回路素子を形成する工程を有し、
前記周辺回路素子を形成する工程は、
(i)前記半導体基板の第2領域の主面上に、前記第1絶縁膜を隔てて、前記第1導体膜を形成する工程と、
(j)前記第1絶縁膜および前記第2導体膜を加工して、前記半導体基板の第2領域の主面上に、周辺ゲート絶縁膜を隔てて周辺ゲート電極を形成する工程と、
(k)前記周辺ゲート電極の側壁面に隣り合って配置するようにして、前記ダミーゲートを形成する工程と、
(l)前記半導体基板の第2領域の主面のうち、前記ダミーゲートの側方下部に、第2半導体領域を形成する工程と、
(m)前記半導体基板の第2領域の前記ダミーゲートを、エッチングにより除去する工程とを有し、
前記(j)工程では、前記(b)工程と同一の工程によって、前記第1絶縁膜および前記第1導体膜を加工し、
前記(k)工程では、前記(c)工程と同一の工程によって、前記ダミーゲートを形成し、
前記(l)工程では、前記周辺ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第2領域の主面にイオン注入を施すことで、前記第2半導体領域を形成し、
前記(m)工程では、前記(e)工程と同一の工程によって、前記ダミーゲートを除去することを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記周辺回路素子を形成する工程は、更に、
(n)前記半導体基板の第2領域の主面のうち、前記周辺ゲート電極の側方下部に、第3半導体領域を形成する工程を有し、
前記(n)工程では、前記周辺ゲート電極をイオン注入マスクとして、前記半導体基板の第2領域の主面にイオン注入を施すことで、前記第3半導体領域を形成し、
前記(n)工程では、前記(l)工程で形成した前記第2半導体領域と同じ導電型であって、前記第2半導体領域の不純物濃度よりも低く、かつ、前記第2半導体領域よりも浅くなるようにして、前記第3半導体領域を形成し、
前記(n)工程は、前記(e)および(m)工程後、前記(f)工程に至る前に施すことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(f)工程では、前記第1酸化シリコン膜を形成した後、酸素と窒素とを含むガス雰囲気中で熱処理を施した後、順に、前記第1窒化シリコン膜および前記第2酸化シリコン膜とを形成することで、前記電荷蓄積膜を形成し、
更に、前記半導体基板上の第2領域に周辺回路素子を形成する工程を有し、
前記周辺回路素子を形成する工程は、
(i)前記半導体基板の第2領域の主面上に、前記第1絶縁膜を隔てて、前記第1導体膜を形成する工程と、
(j)前記第2領域の前記第1導体膜のうち、第1部分に対して、第1導電型となる不純物イオンを注入する工程と、
(k)前記第2領域の前記第1導体膜のうち、前記第1部分と隣接する第2部分に対して、第2導電型となる不純物イオンを注入する工程と、
(l)前記第2領域の前記第1導体膜を加工して、互いに隣接する前記第1部分と前記第2部分とを有する周辺ゲート電極を形成する工程と、
(m)前記第2領域の前記第1絶縁膜を加工して、前記半導体基板と前記周辺ゲート電極との間に配置する周辺ゲート絶縁膜を形成する工程とを有し、
前記(i)工程では、前記(a)工程と同一の工程によって、前記第1絶縁膜を形成し、
前記(j)工程およびそれに続く前記(k)〜(m)工程は、少なくとも前記(f)工程の後に施すことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1領域に不揮発性メモリを形成する工程と、第2領域に周辺回路素子を形成する工程とを有し、
前記不揮発性メモリを形成する工程は、
(a)前記半導体基板の第1領域の主面上に、第1絶縁膜を隔てて第1導体膜を形成する工程と、
(b)前記第1絶縁膜および前記第1導体膜を加工して、前記半導体基板の第1領域の主面上に、第1ゲート絶縁膜を隔てて第1ゲート電極を形成する工程と、
(c)前記半導体基板の第1領域の主面と前記第1ゲート電極とを一体的に覆うようにして、順に、第1酸化シリコン膜および第1窒化シリコン膜を形成する工程と、
(d)前記第1ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置するようにして、前記第1酸化シリコン膜および前記第1窒化シリコン膜を隔てて、ダミーゲートを形成する工程と、
(e)前記半導体基板の第1領域の主面のうち、前記第1ゲート電極および前記ダミーゲートの側方下部に、第1半導体領域を形成する工程と、
(f)前記半導体基板の第1領域の前記ダミーゲートを、エッチングにより除去する工程と、
(g)前記第1窒化シリコン膜を覆うようにして、第2酸化シリコン膜を形成することで、前記第1酸化シリコン膜、前記第1窒化シリコン膜、および、前記第2酸化シリコン膜からなる電荷蓄積膜を形成する工程と、
(h)前記第1ゲート電極の一対の側壁面のうち、前記(c)工程において前記ダミーゲートを形成した側壁面と同じ側壁面に隣り合って配置するように、かつ、前記半導体基板の主面のうち、前記第1半導体領域の側方上部に配置するようにして、前記電荷蓄積膜を隔てて第2ゲート電極を形成する工程とを有し、
前記(c)工程では、前記第1酸化シリコン膜を形成した後、酸素と窒素とを含むガス雰囲気中で熱処理を施した後、前記第1窒化シリコン膜を形成し、
前記(e)工程では、前記第1ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第1領域の主面にイオン注入を施すことで、前記第1半導体領域を形成し、
前記周辺回路素子を形成する工程は、
(i)前記半導体基板の第2領域の主面上に、前記第1絶縁膜を隔てて、前記第1導体膜を形成する工程と、
(j)前記第2領域の前記第1導体膜のうち、第1部分に対して、第1導電型となる不純物イオンを注入する工程と、
(k)前記第2領域の前記第1導体膜のうち、前記第1部分と隣接する第2部分に対して、第2導電型となる不純物イオンを注入する工程と、
(l)前記第2領域の前記第1導体膜を加工して、互いに隣接する前記第1部分と前記第2部分とを有する周辺ゲート電極を形成する工程と、
(m)前記第2領域の前記第1絶縁膜を加工して、前記半導体基板と前記周辺ゲート電極との間に配置する周辺ゲート絶縁膜を形成する工程と、
(n)前記周辺ゲート電極の側壁面に隣り合って配置するようにして、前記ダミーゲートを形成する工程と、
(o)前記半導体基板の第2領域の主面のうち、前記ダミーゲートの側方下部に、第2半導体領域を形成する工程と、
(p)前記半導体基板の第2領域の前記ダミーゲートを、エッチングにより除去する工程とを有し、
前記(j)工程およびそれに続く前記(k)〜(p)工程は、少なくとも前記(c)工程の後に施し、
前記(n)工程では、前記(d)工程と同一の工程によって、前記ダミーゲートを形成し、
前記(o)工程では、前記周辺ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第2領域の主面にイオン注入を施すことで、前記第2半導体領域を形成し、
前記(p)工程では、前記(f)工程と同一の工程によって、前記ダミーゲートを除去することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(d)工程では、前記(h)工程で形成する前記第2ゲート電極と同じ材料によって、前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、前記(c)工程後、前記(d)工程に至る前に、更に、
(q)前記第1領域の前記第1窒化シリコン膜を覆うようにして、ダミー絶縁膜を形成する工程を有し、
前記(f)工程後、前記(g)工程に至る前に、更に、
(r)前記ダミー絶縁膜を除去する工程を有し
前記(d)工程では、前記第1酸化シリコン膜、前記第1窒化シリコン膜、および、前記ダミー絶縁膜を隔てて、前記第1ゲート電極の側壁面に隣り合うようにして前記ダミーゲートを形成し、
前記(q)工程では、所定のエッチングに対するエッチング速度が、前記ダミーゲートのエッチング速度と異なるような前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(q)工程では、後の前記(g)工程で形成する前記第2酸化シリコン膜よりも厚い膜厚となるようにして、前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(q)工程では、オゾンおよびTEOSを原材料とした化学気相成長法によって、酸化シリコンを主体とする絶縁膜からなる前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(e)工程では、第1導電型となる不純物イオンのイオン注入を施すことで、第1導電型の前記第1半導体領域を形成し、
前記(h)工程では、第1導電型とは逆導電型である第2導電型の前記第2ゲート電極を形成することを特徴とする半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(h)工程の前記第2ゲート電極を形成する工程は、
(h1)前記(g)工程で形成した前記電荷蓄積膜を覆うようにして、第2導体膜を形成する工程と、
(h2)前記第2導体膜に対して、不純物イオンのイオン注入を施し、熱処理を施すことで、前記第2導体膜を導電化する工程と、
(h3)前記第2導体膜を加工して、前記第2ゲート電極を形成する工程とを有し、
前記(h2)工程では、前記第2導体膜の下層の前記電荷蓄積膜に達しないような加速エネルギーで、イオン注入を施すことを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記(h2)工程では、第2導電型となる不純物イオンのイオン注入を施し、熱処理を施すことで、前記第2導体膜を第2導電型化することを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
前記周辺回路素子を形成する工程は、更に、
(s)前記半導体基板の第2領域の主面のうち、前記周辺ゲート電極の側方下部に、第3半導体領域を形成する工程を有し、
前記(s)工程では、前記周辺ゲート電極をイオン注入マスクとして、前記半導体基板の第2領域の主面にイオン注入を施すことで、前記第3半導体領域を形成し、
前記(s)工程では、前記(o)工程で形成した前記第2半導体領域と同じ導電型であって、前記第2半導体領域の不純物濃度よりも低く、かつ、前記第2半導体領域よりも浅くなるようにして、前記第3半導体領域を形成し、
前記(s)工程は、前記(f)および(q)工程後、前記(g)工程に至る前に施すことを特徴とする半導体装置の製造方法。 - 半導体基板の主面に不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
(a)前記半導体基板の主面上に、第1ゲート絶縁膜を隔てて形成された第1ゲート電極と、
(b)前記第1ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置された第2ゲート電極と、
(c)前記第1ゲート電極と前記第2ゲート電極との間、および、前記半導体基板と前記第2ゲート電極との間に一体的に配置された電荷蓄積膜と、
(d)前記半導体基板の主面のうち、前記第1ゲート電極および前記第2ゲート電極の側方下部に形成された第1半導体領域とを有し、
前記第1半導体領域は第1導電型となる第1不純物を含み、前記第2ゲート電極は第1導電型とは逆導電型である第2導電型となる第2不純物を含み、
前記第2ゲート電極中における前記第1不純物の濃度は、前記第1半導体領域中における前記第1不純物の濃度よりも低いことを特徴とする半導体装置。
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