JP2014204041A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 478
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 131
- 239000000758 substrate Substances 0.000 claims abstract description 129
- 229910052751 metal Inorganic materials 0.000 claims description 234
- 239000002184 metal Substances 0.000 claims description 234
- 229910052710 silicon Inorganic materials 0.000 claims description 147
- 239000010703 silicon Substances 0.000 claims description 147
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 135
- 238000000034 method Methods 0.000 claims description 97
- 238000005498 polishing Methods 0.000 claims description 93
- 229910021332 silicide Inorganic materials 0.000 claims description 62
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 62
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 56
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 56
- 239000011810 insulating material Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract description 11
- 230000015654 memory Effects 0.000 description 282
- 230000015572 biosynthetic process Effects 0.000 description 260
- 230000015556 catabolic process Effects 0.000 description 113
- 239000010410 layer Substances 0.000 description 106
- 125000006850 spacer group Chemical group 0.000 description 75
- 238000007517 polishing process Methods 0.000 description 73
- 229920002120 photoresistant polymer Polymers 0.000 description 59
- 239000012535 impurity Substances 0.000 description 52
- 238000005530 etching Methods 0.000 description 48
- 230000006870 function Effects 0.000 description 37
- 238000005468 ion implantation Methods 0.000 description 37
- 230000002093 peripheral effect Effects 0.000 description 29
- 230000008569 process Effects 0.000 description 28
- 238000002955 isolation Methods 0.000 description 25
- 239000004020 conductor Substances 0.000 description 20
- 230000002265 prevention Effects 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- 238000003860 storage Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 230000000903 blocking effect Effects 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910021334 nickel silicide Inorganic materials 0.000 description 5
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 150000002736 metal compounds Chemical class 0.000 description 3
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 2
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- -1 tantalum nitride nitride Chemical class 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
【課題】半導体装置の性能や信頼性を向上させる。【解決手段】半導体基板ＳＢ上に、第１ＭＩＳＦＥＴ用のゲート電極ＧＥ２と第２ＭＩＳＦＥＴ用のダミーゲート電極とを形成してから、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成する。それから、半導体基板ＳＢ上に、ダミーゲート電極、ゲート電極ＧＥ２および絶縁膜ＤＢを覆うように、絶縁膜ＩＬ３を形成する。それから、絶縁膜ＩＬ３を研磨することによりダミーゲート電極を露出させる。この研磨の際、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件で絶縁膜ＩＬ３を研磨する。それから、ダミーゲート電極を除去してから、ダミーゲート電極が除去された領域に前記第２ＭＩＳＦＥＴ用のゲート電極を形成する。【選択図】図３７
Description
本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置の製造方法に好適に利用できるものである。
半導体基板上にゲート電極を形成してから、半導体基板にソース・ドレイン領域を形成し、ゲート電極を覆うように層間絶縁膜を形成し、更に多層配線構造を形成することで、ＭＩＳＦＥＴを備える半導体装置を製造することができる。
また、半導体基板上にダミーのゲート電極を形成してから、半導体基板にソース・ドレイン領域を形成し、このダミーのゲート電極を覆うように層間絶縁膜を形成する。それから、この層間絶縁膜を研磨してダミーのゲート電極を露出させてから、このダミーのゲート電極を除去して他のゲート電極に置換した後、多層配線構造を形成することで、ＭＩＳＦＥＴを備える半導体装置を製造することができる。
特開平７−２４５３０６号公報（特許文献１）には、半導体装置における膜平坦化方法に関する技術が記載されている。
特開２００９−２３９３０２号公報（特許文献２）には、ディッシング現象を抑制する技術が記載されている。
特開２００７−２５８４６３号公報（特許文献３）には、ディッシング現象を抑制する技術が記載されている。
ＭＩＳＦＥＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくは、半導体装置の性能を向上させ、かつ、半導体装置の製造歩留まりを向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板上に、第１ＭＩＳＦＥＴ用の第１ゲート電極と第２ＭＩＳＦＥＴ用のダミーゲート電極とを形成してから、前記第１ゲート電極上に部分的に第１膜を形成する。それから、前記半導体基板上に、前記第１ゲート電極、前記ダミーゲート電極および前記第１膜を覆うように、絶縁膜を形成してから、前記絶縁膜を研磨することにより前記ダミーゲート電極を露出させる。この研磨の際、前記絶縁膜の研磨速度よりも前記第１膜の研磨速度が小さくなる条件で前記絶縁膜を研磨する。それから、前記ダミーゲート電極を除去してから、前記ダミーゲート電極が除去された領域である溝に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置の製造歩留まりを向上させることができる。
若しくは、半導体装置の性能を向上させ、かつ、半導体装置の製造歩留まりを向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図４〜図５９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図４〜図５９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
なお、図４、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６および図５８には、メモリ形成領域１Ａとメタルゲートトランジスタ形成領域１Ｂの要部断面図が示されている。また、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７および図５９には、低耐圧ＭＩＳＦＥＴ形成領域１Ｃと高耐圧ＭＩＳＦＥＴ形成領域１Ｄの要部断面図が示されている。
まず、図４および図５に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。
半導体基板ＳＢは、不揮発性メモリのメモリセルが形成される領域であるメモリ形成領域１Ａと、メタルゲート電極を有するＭＩＳＦＥＴＱ１が形成される領域であるメタルゲートトランジスタ形成領域１Ｂと、低耐圧のＭＩＳＦＥＴＱ２が形成される領域である低耐圧ＭＩＳＦＥＴ形成領域１Ｃと、高耐圧のＭＩＳＦＥＴＱ３が形成される領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｄを有している。メモリ形成領域１Ａとメタルゲートトランジスタ形成領域１Ｂと低耐圧ＭＩＳＦＥＴ形成領域１Ｃと高耐圧ＭＩＳＦＥＴ形成領域１Ｄとは、同一の半導体基板ＳＢの主面における互いに異なる領域に対応する。従って、図４と図５とは、同一の半導体基板ＳＢの異なる領域が示されたものである。また、理解を簡単にするために、図４においてメモリ形成領域１Ａとメタルゲートトランジスタ形成領域１Ｂを互いに隣接して示し、図５において低耐圧ＭＩＳＦＥＴ形成領域１Ｃと高耐圧ＭＩＳＦＥＴ形成領域１Ｄを互いに隣接して示しているが、これらは互いに隣り合っていてもいなくてもよい。半導体基板ＳＢにおけるメモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄの実際の位置関係は、必要に応じて変更することができる。なお、メタルゲート電極を有するＭＩＳＦＥＴを、メタルゲートトランジスタと称することとする。このため、ＭＩＳＦＥＴＱ１は、メタルゲートトランジスタである。
ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３は、周辺回路用のＭＩＳＦＥＴである。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。また、半導体基板ＳＢの主面において、周辺回路が形成される領域のことを、以下では周辺回路形成領域と称することとする。周辺回路形成領域は、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄを含んでいる。
なお、高耐圧のＭＩＳＦＥＴＱ３の動作電圧は、低耐圧のＭＩＳＦＥＴＱ２の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴＱ２は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴである。後述するように、高耐圧のＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、低耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜の厚みよりも厚い。また、後述するように、高耐圧のＭＩＳＦＥＴＱ３のゲート電極のゲート長は、ＭＩＳＦＥＴＱ２のゲート電極のゲート長よりも大きく、かつ、ＭＩＳＦＥＴＱ１のゲート電極のゲート長よりも大きい。
また、高耐圧のＭＩＳＦＥＴＱ３の動作電圧は、メタルゲート電極を有するＭＩＳＦＥＴＱ１の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、メタルゲート電極を有するＭＩＳＦＥＴＱ１は、この第１の電源電圧よりも低い第３の電源電圧で動作するＭＩＳＦＥＴである。メタルゲート電極を有するＭＩＳＦＥＴＱ１の動作電圧は、低耐圧のＭＩＳＦＥＴＱ２の動作電圧と同じか、あるいは相違している。換言すれば、上記第２の電源電圧と上記第３の電源電圧とは、同じか、あるいは相違している。
なお、本実施の形態では、各ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴである場合について説明するが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
次に、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。メタルゲートトランジスタ形成領域１Ｂにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１が形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ３が形成される。また、メモリ形成領域１Ａにおおいて、素子分離領域ＳＴで規定された活領域に、後述するようにして不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ）のメモリセルが形成される。
次に、図６および図７に示されるように、半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４をイオン注入法などを用いて形成する（図１のステップＳ３）。
ｐ型ウエルＰＷ１は、メモリ形成領域１Ａの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ２は、メタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ３は、低耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ４は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢに形成される。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４は、それぞれ、半導体基板ＳＢにの主面から所定の深さにわたって形成される。
ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とｐ型ウエルＰＷ３を形成するためのイオン注入とｐ型ウエルＰＷ４を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
次に、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４の表面）に、ゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２を形成する（図１のステップＳ４）。
絶縁膜ＧＩ１は、メモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面）に形成される。一方、絶縁膜ＧＩ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ４の表面）に形成される。
ステップＳ４のゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２の形成工程は、例えば、次のようにして行うことができる。
まず、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４）の表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４の表面も含む）に、酸化シリコン膜などからなる絶縁膜ＧＩ２を形成する。
絶縁膜ＧＩ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩ２は、例えば、熱酸化法により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を更に堆積して絶縁膜ＧＩ２を形成することもできる。
次に、フォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＧＩ２をエッチングすることにより、メモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２を除去し、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２を残す。
次に、半導体基板ＳＢの熱酸化処理を行うことにより、半導体基板ＳＢの主面上に酸化シリコン膜を形成する。これにより、メモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜ＧＩ１が形成されるとともに、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２が厚くなる。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２は、絶縁膜ＧＩ１の形成時に厚みが増加する。高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されている絶縁膜ＧＩ２の厚みは、メモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されている絶縁膜ＧＩ１の厚みよりも厚い状態になる。
このようにして、ステップＳ４のゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２形成工程が行われ、図６および図７に示される構造が得られる。これにより、メモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面）に絶縁膜ＧＩ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ４の表面）に絶縁膜ＧＩ２が形成された状態が得られる。このとき、絶縁膜ＧＩ２の厚みは、絶縁膜ＧＩ１の厚みよりも厚くなっている。このときの絶縁膜ＧＩ１，ＧＩ２の厚みの一例をあげると、絶縁膜ＧＩ１の厚みは、例えば０．５〜５ｎｍ程度とすることができ、絶縁膜ＧＩ２の厚みは、例えば１０〜２５ｎｍ程度とすることができる。素子分離領域ＳＴ上には、絶縁膜ＧＩ１，ＧＩ２は形成されても、されなくてもよい。
高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ１の厚みよりも厚いので、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ２のゲート絶縁膜の厚みよりも厚くなる。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴＱ３の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ２の耐圧よりも高くなる。
また、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２の厚みは、メモリ形成領域１Ａの絶縁膜ＧＩ１の厚みよりも厚いので、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、メモリ形成領域１Ａに形成されるメモリセルの制御トランジスタのゲート絶縁膜の厚みよりも厚くなる。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴＱ３の耐圧は、メモリ形成領域１Ａに形成されるメモリセルの制御トランジスタの耐圧よりも高くなる。
次に、図８および図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリ形成領域１Ａ、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ１上と高耐圧ＭＩＳＦＥＴ形成領域１Ｄの絶縁膜ＧＩ２上に、ゲート電極形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
シリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成するための導電膜である。すなわち、シリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧを形成するための導電膜と、後述のダミーゲート電極ＤＧを形成するための導電膜と、後述のゲート電極ＧＥ１を形成するための導電膜と、後述のゲート電極ＧＥ２を形成するための導電膜とを兼ねている。このため、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧと後述のダミーゲート電極ＤＧと後述のゲート電極ＧＥ１と後述のゲート電極ＧＥ２とが形成される。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリ形成領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜とされている。
シリコン膜ＰＳ１をノンドープ（アンドープ）のシリコン膜として成膜してから、イオン注入法で不純物を導入することもできるが、その場合、メモリ形成領域１Ａのシリコン膜ＰＳ１に対して選択的に不純物（ここではｎ型不純物）を導入することもできる。これは、以下のようにして行うことができる。すなわち、シリコン膜ＰＳ１を成膜した後、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、ここでは図示しないけれども、メモリ形成領域１Ａを露出し、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄを覆うように形成される。それから、このフォトレジストパターンをマスクとして用いて、メモリ形成領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法などによって導入することにより、メモリ形成領域１Ａのシリコン膜ＰＳ１をｎ型のシリコン膜（ドープトポリシリコン膜）とする。すなわち、メモリ形成領域１Ａのシリコン膜ＰＳ１にｎ型不純物が導入されて、メモリ形成領域１Ａのシリコン膜ＰＳ１が、ｎ型不純物が導入されたｎ型のシリコン膜となる。その後、そのフォトレジストパターンは除去する。メモリ形成領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法で導入する際には、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄのシリコン膜ＰＳ１は、フォトレジストパターンで覆われていたため、不純物は導入されない。
このため、シリコン膜ＰＳ１をノンドープのシリコン膜として成膜してから、メモリ形成領域１Ａのシリコン膜ＰＳ１にイオン注入法で不純物を導入した場合は、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄのシリコン膜ＰＳ１はノンドープのシリコン膜のままとなる。しかしながら、この場合は、後の工程で（例えば後述のステップＳ１２の後でかつ後述のステップＳ１３の前に）シリコン膜ＰＳ１に対してイオン注入法で不純物を導入するため、後で形成されるゲート電極ＧＥ１およびゲート電極ＧＥ２は、不純物が導入されたシリコン膜により形成されることになる。また、後で形成するダミーゲート電極ＤＧは、トランジスタのゲート電極としては機能しないため、ダミーゲート電極ＤＧには不純物が導入されていても、導入されていなくてもよい。このため、メタルゲートトランジスタ形成領域１Ｂのシリコン膜ＰＳ１には、不純物を導入してもしなくてもよい。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば１０〜５０ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
次に、図１０および図１１に示されるように、積層膜ＬＦを、すなわち絶縁膜ＩＬ１およびシリコン膜ＰＳ１を、フォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリ形成領域１Ａに形成する（図１のステップＳ７）。ステップＳ７は、具体的には、次のようにして行うことができる。
すなわち、まず、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターンを形成する。このフォトレジストパターンは、メモリ形成領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と、周辺回路形成領域全体とに形成される。このため、このフォトレジストパターンは、メモリ形成領域においては、制御ゲート電極ＣＧ形成予定領域のシリコン膜ＰＳ１を覆いかつ制御ゲート電極ＣＧ形成予定領域以外のシリコン膜ＰＳ１を露出する。一方、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいては、シリコン膜ＰＳ１全体が、このフォトレジストパターンで覆われる。それから、このフォトレジストパターンをエッチングマスクとして用いて、メモリ形成領域１Ａにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図１０および図１１に示されるように、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
また、他の形態として、積層体ＬＭ１を次のようにして形成することもできる。まず、絶縁膜ＩＬ１上に上述したのと同様のフォトレジストパターンを形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、メモリ形成領域１Ａに、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１を形成する。それから、このフォトレジストパターンを除去してから、キャップ絶縁膜ＣＰ１を含む絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。これにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩ１を介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
なお、「平面視」または「平面的に見て」と言うときは、半導体基板ＳＢの主面に平行な平面で見た場合を言うものとする。
また、ステップＳ７でパターニングように用いたフォトレジストパターンは、メモリ形成領域１Ａにおいては、制御ゲート電極ＣＧ形成予定領域に選択的に形成される。このため、ステップＳ７を行うと、メモリ形成領域１Ａにおいては、積層体ＬＭ１となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、このフォトレジストパターンは、周辺回路形成領域においては、周辺回路形成領域全体に形成される。このため、ステップＳ７を行っても、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄを含む周辺回路形成領域においては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦは、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路形成領域に残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。このため、積層膜ＬＦ１は、メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄにも存在している。
積層膜ＬＦ１の側面（側壁）ＥＧは、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路形成領域の活性領域（素子分離領域ＳＴで規定された活性領域）は、積層膜ＬＦ１で覆われることになる。こうすることで、周辺回路形成領域の半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
メモリ形成領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩ１が、制御トランジスタのゲート絶縁膜となる。従って、メモリ形成領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩ１を介して形成された状態となる。
メモリ形成領域１Ａにおいて、積層体ＬＭ１で覆われた部分以外の絶縁膜ＧＩ１、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ１は、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このようにして、半導体基板ＳＢ上に、ゲート絶縁膜としての絶縁膜ＧＩ１を介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体ＬＭ１が形成される。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１２および図１３に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄを含む周辺回路形成領域では、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリ形成領域１Ａの積層体ＬＭ１と周辺回路形成領域の積層膜ＬＦ１を覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
なお、図面を見やすくするために、図１２および図１３では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図１２において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
次に、図１４および図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリ形成領域１Ａにおいては積層体ＬＭ１を覆うように、周辺回路形成領域においては積層膜ＬＦ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。メモリ形成領域１Ａのシリコン膜ＰＳ２は、ｎ型不純物が導入されていることが好ましいが、周辺回路形成領域のシリコン膜ＰＳ２は、後で除去するため、ｎ型不純物は導入されていても、導入されていなくてもよい。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、図１６および図１７に示されるように、メモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成する（図１のステップＳ１０）。
ステップＳ１０のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、積層体ＬＭ１の両方の側壁上に（絶縁膜ＭＺを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１６および図１７に示されるように、メモリ形成領域１Ａにおいて、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、積層体ＬＭ１と絶縁膜ＭＺを介して隣り合うように形成される。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、絶縁膜ＭＺを介して、互いに隣り合っている。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在しているため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは接していない。
シリコンスペーサＳＰは、導電体（ここではシリコン膜ＰＳ２）からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、積層体ＬＭ１の互いに反対側となる側壁上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。また、周辺回路形成領域に残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
ステップＳ１０のシリコン膜ＰＳ２のエッチバック工程を行うことにより、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在している。メモリ形成領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ９で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長、すなわちメモリゲート電極ＭＧのゲート長を調整することができる。
次に、図１８および図１９に示されるように、シリコンスペーサＳＰを除去する（図２のステップＳ１１）。
ステップＳ１１のシリコンスペーサの除去工程は、例えば次のようにして行うことができる。すなわち、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去し、その後、このフォトレジストパターンを除去する。これにより、図１８および図１９に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図２０および図２１に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１２）。この際、メモリ形成領域１Ａにおいてメモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図２０からも分かるように、メモリ形成領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
なお、図２０において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１とその上の窒化シリコン膜ＭＺ２とその上の酸化シリコン膜ＭＺ３との積層膜からなる。
次に、周辺回路形成領域のシリコン膜ＰＳ１のうち、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１にイオン注入法を用いてｎ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１をｎ型のシリコン膜（ドープトポリシリコン膜）とする。このときのイオン注入では、メモリ形成領域１Ａと、周辺回路形成領域のシリコン膜ＰＳ１のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１はフォトレジスト層で覆っておく。また、周辺回路形成領域のシリコン膜ＰＳ１のうち、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１にイオン注入法を用いてｐ型不純物を導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１をｐ型のシリコン膜（ドープトポリシリコン膜）とする。このときのイオン注入では、メモリ形成領域１Ａと、周辺回路形成領域のシリコン膜ＰＳ１のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１はフォトレジスト層で覆っておく。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄのシリコン膜ＰＳ１は、ｎチャネル型ＭＩＳＦＥＴが形成される場合はｎ型のシリコン膜（ドープトポリシリコン膜）となり、ｐチャネル型ＭＩＳＦＥＴが形成される場合はｐ型のシリコン膜（ドープトポリシリコン膜）となる。一方、メタルゲートトランジスタ形成領域１Ｂに形成すべきダミーゲート電極ＤＧは、後で除去されるため、メタルゲートトランジスタ形成領域１Ｂのシリコン膜ＰＳ１には、不純物を導入してもしなくてもよい。
ステップＳ１２（絶縁膜ＭＺの除去工程）の後で、ステップＳ１３（積層膜ＬＦ１のパターニング工程）の前に、上述のようにシリコン膜ＰＳ１に対してイオン注入を行って不純物を導入する場合は、このイオン注入を行う前までは、シリコン膜ＰＳ１には不純物が導入されていなくともよく、すなわちシリコン膜ＰＳ１は、ノンドープ（アンドープ）のシリコン膜であってもよい。
次に、積層膜ＬＦ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、図２２および図２３に示されるように、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とを有する積層体ＬＭ２と、ゲート電極ＧＥ１とゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ３とを有する積層体ＬＭ３と、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４とを有する積層体ＬＭ４とを形成する（図２のステップＳ１３）。
ステップＳ１３のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリ形成領域１Ａ全体と、メタルゲートトランジスタ形成領域１Ｂにおけるダミーゲート電極ＤＧ形成予定領域と、低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるゲート電極ＧＥ１形成予定領域と、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおけるゲート電極ＧＥ２形成予定領域とに形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭ１は、このフォトレジストパターンで覆われることになる。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、パターニングされた積層膜ＬＦ１からなる積層体ＬＭ２がメタルゲートトランジスタ形成領域１Ｂに形成され、パターニングされた積層膜ＬＦ１からなる積層体ＬＭ３が低耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成され、パターニングされた積層膜ＬＦ１からなる積層体ＬＭ４が高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成される。
積層体（積層構造体）ＬＭ２は、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなり、メタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩ１を介して形成される。ダミーゲート電極ＤＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ２は、パターニングされた絶縁膜ＩＬ１からなる。ダミーゲート電極ＤＧとキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。つまり、メタルゲートトランジスタ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩ１を介してダミーゲート電極ＤＧが形成され、そのダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が形成された状態になっている。
なお、ダミーゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、トランジスタのゲート電極として機能するものではなく、後で除去される。また、ダミーゲート電極ＤＧは、後で除去されて後述のゲート電極ＧＥ３に置き換えられるため、リプレイスメントゲート電極（Replacement Gate Electrode）または置換用ゲート電極とみなすこともできる。
積層体（積層構造体）ＬＭ３は、ゲート電極ＧＥ１とゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ３とからなり、低耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＩ１を介して形成される。ゲート電極ＧＥ１は、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ３は、パターニングされた絶縁膜ＩＬ１からなる。ゲート電極ＧＥ１とキャップ絶縁膜ＣＰ３とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。つまり、低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成され、そのゲート電極ＧＥ１上にキャップ絶縁膜ＣＰ３が形成された状態になっている。
積層体（積層構造体）ＬＭ４は、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４とからなり、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）上に絶縁膜ＧＩ２を介して形成される。ゲート電極ＧＥ２は、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ４は、パターニングされた絶縁膜ＩＬ１からなる。ゲート電極ＧＥ２とキャップ絶縁膜ＣＰ４とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。つまり、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上に絶縁膜ＧＩ２を介してゲート電極ＧＥ２が形成され、そのゲート電極ＧＥ２上にキャップ絶縁膜ＣＰ４が形成された状態になっている。
ステップＳ１３のパターニング工程で用いる上記フォトレジストパターンは、メモリ形成領域１Ａにおいては、メモリ形成領域１Ａ全体に形成されるため、ステップＳ１３のパターニング工程を行っても、メモリ形成領域１Ａの積層体ＬＭ１およびメモリゲート電極ＭＧは、除去されずに、そのまま残存する。
メタルゲートトランジスタ形成領域１Ｂ、低耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、積層体ＬＭ２，ＬＭ３，ＬＭ４で覆われた部分以外の絶縁膜ＧＩ１，ＧＩ２は、ステップＳ１３のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。すなわち、メタルゲートトランジスタ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて積層体ＬＭ２，ＬＭ３で覆われた部分以外の絶縁膜ＧＩ１と、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて積層体ＬＭ４で覆われた部分以外の絶縁膜ＧＩ２とは、除去され得る。
ゲート電極ＧＥ２のゲート長は、制御ゲート電極ＣＧのゲート長、ダミーゲート電極ＤＧのゲート長、およびゲート電極ＧＥ１のゲート長よりも大きい。すなわち、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４は、制御ゲート電極ＣＧのゲート長方向の寸法Ｌ１よりも大きい（Ｌ４＞Ｌ１）。また、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４は、ダミーゲート電極ＤＧのゲート長方向の寸法Ｌ２よりも大きい（Ｌ４＞Ｌ２）。また、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４は、ゲート電極ＧＥ１のゲート長方向の寸法Ｌ３よりも大きい（Ｌ４＞Ｌ３）。寸法Ｌ１，Ｌ２，Ｌ３，Ｌ４は、図２２および図２３に示されている。
また、ゲート電極ＧＥ２の面積は、制御ゲート電極ＣＧの面積よりも大きい。また、ゲート電極ＧＥ２の面積は、ダミーゲート電極ＤＧの面積よりも大きい。また、ゲート電極ＧＥ２の面積は、ゲート電極ＧＥ１の面積よりも大きい。なお、ここで言う面積は、平面視での面積である。
つまり、ゲート電極ＧＥ２は、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１よりも大きなパターンである。
ここで、制御ゲート電極ＣＧのゲート長方向の寸法Ｌ１とは、制御ゲート電極ＣＧのゲート長方向でみたときの、その制御ゲート電極ＣＧの寸法（長さ）に対応している。また、ゲート電極ＧＥ１のゲート長方向の寸法Ｌ３とは、ゲート電極ＧＥ１のゲート長方向でみたときの、そのゲート電極ＧＥ１の寸法（長さ）に対応している。また、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４とは、ゲート電極ＧＥ２のゲート長方向でみたときの、そのゲート電極ＧＥ２の寸法（長さ）に対応している。また、ダミーゲート電極ＤＧのゲート長方向の寸法Ｌ２とは、ダミーゲート電極ＤＧを後で置換したゲート電極ＧＥ３のゲート長方向でみたときの、ダミーゲート電極ＤＧの寸法（長さ）に対応している。すなわち、ダミーゲート電極ＤＧは、トランジスタのゲート電極として機能するものではなく、後で除去されるものであるが、ダミーゲート電極ＤＧを除去した領域（後述の溝ＴＲに対応）に後で埋め込む後述のゲート電極ＧＥ３のゲート長方向に沿った方向でみたときのダミーゲート電極ＤＧの寸法が、ダミーゲート電極ＤＧのゲート長方向の寸法Ｌ２に対応している。
また、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４は、ダミーゲート電極ＤＧのゲート長方向の寸法Ｌ２よりも大きい（Ｌ４＞Ｌ２）ため、ゲート電極ＧＥ２のゲート長方向の寸法Ｌ４は、後で形成される後述のゲート電極ＧＥ３のゲート長方向の寸法よりも大きくなる。つまり、ゲート電極ＧＥ２のゲート長は、後で形成される後述のゲート電極ＧＥ３のゲート長よりも大きくなる。
次に、図２４および図２５に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５を、イオン注入法などを用いて形成する（図２のステップＳ１４）。
ステップＳ１４において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリ形成領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリ形成領域１Ａにおいて、積層体ＬＭ１がマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、メタルゲートトランジスタ形成領域１Ｂにおいて、積層体ＬＭ２がマスク（イオン注入阻止マスク）として機能することにより、ダミーゲート電極ＤＧの両側壁に自己整合して形成される。また、ｎ−型半導体領域ＥＸ４は、低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、積層体ＬＭ３がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ１の両側壁に自己整合して形成される。また、ｎ−型半導体領域ＥＸ５は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、積層体ＬＭ４がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ２の両側壁に自己整合して形成される。
ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリ形成領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ３は、メタルゲートトランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ４は、低耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ５は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。
ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とｎ−型半導体領域ＥＸ４とｎ−型半導体領域ＥＸ５とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図２６および図２７に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上と、積層体ＬＭ４の側壁上とに、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１５）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
ステップＳ１５のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜を形成（堆積）する。この絶縁膜（すなわちサイドウォールスペーサＳＷ形成用の絶縁膜）は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。この絶縁膜は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１、積層体ＬＭ２、積層体ＬＭ３および積層体ＬＭ４を覆うように形成される。それから、この絶縁膜を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、積層体ＬＭ３の側壁上と、積層体ＬＭ４の側壁上とに、選択的にこの絶縁膜（すなわちサイドウォールスペーサＳＷ形成用の絶縁膜）が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、積層体ＬＭ２の両側壁上と、積層体ＬＭ３の両側壁上と、積層体ＬＭ４の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに形成される。
メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上には、サイドウォールスペーサＳＷが形成される。しかしながら、メモリゲート電極ＭＧ上には、すなわちメモリゲート電極ＭＧの上部には、サイドウォールスペーサＳＷが形成される場合と形成されない場合とがあり得る。図２６には、メモリゲート電極ＭＧの上部にも、サイドウォールスペーサＳＷが形成された場合が示されている。
メモリゲート電極ＭＧの上部にサイドウォールスペーサＳＷが形成されるか否かは、積層体ＬＭ１の高さとメモリゲート電極ＭＧとの相対的な関係と、サイドウォールスペーサＳＷ形成用の絶縁膜をエッチバックするときのエッチバック量とにより、制御することができる。
メモリゲート電極ＭＧの高さが積層体ＬＭ１の高さとほぼ同じであった場合は、サイドウォールスペーサＳＷ形成用の絶縁膜をエッチバックした際に、メモリゲート電極ＭＧの側壁上にその絶縁膜が残存してサイドウォールスペーサＳＷが形成されるが、メモリゲート電極ＭＧの上面上にはサイドウォールスペーサＳＷ形成用の絶縁膜は残存しない。このため、メモリゲート電極ＭＧの上部には、サイドウォールスペーサＳＷは形成されない。この場合は、後述のステップＳ１９でメモリゲート電極ＭＧの上部に後述の金属シリサイド層ＳＬが形成される。
一方、メモリゲート電極ＭＧの高さが積層体ＬＭ１の高さよりも低い場合は、メモリゲート電極ＭＧに隣接している側の積層体ＬＭ１の側壁には、メモリゲート電極ＭＧよりも高い位置の部分が存在する。このため、サイドウォールスペーサＳＷ形成用の絶縁膜をエッチバックした際には、メモリゲート電極ＭＧに隣接している側の積層体ＬＭ１の側壁のうち、メモリゲート電極ＭＧよりも高い位置の部分に隣接して、その絶縁膜が残存してサイドウォールスペーサＳＷが形成され、このサイドウォールスペーサＳＷは、メモリゲート電極ＭＧの上方に位置したものとなる。すなわち、メモリゲート電極ＭＧ上に位置するサイドウォールスペーサＳＷは、メモリゲート電極ＭＧよりも高い位置にある積層体ＬＭ１の側壁に隣接している。メモリゲート電極ＭＧ上に位置するサイドウォールスペーサＳＷは、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁）に隣接するサイドウォールスペーサＳＷと、一体的に繋がっていてもよい。メモリゲート電極ＭＧの上部にもサイドウォールスペーサＳＷを形成すると、メモリゲート電極ＭＧの上面と側面（制御ゲート電極ＣＧに隣接している側とは反対側の側面）とが、サイドウォールスペーサＳＷで覆われて露出していない状態となり、図２６には、この場合が示されている。メモリゲート電極ＭＧの上部にもサイドウォールスペーサＳＷを形成した場合は、後述のステップＳ１９でメモリゲート電極ＭＧの上部に後述の金属シリサイド層ＳＬが形成されるのを防止することができる。なお、メモリゲート電極ＭＧの高さを、積層体ＬＭ１の高さよりも低くすることは、上記ステップＳ１０でシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧを形成する際に、そのエッチバック量を調整することにより、可能である。
次に、図２８および図２９に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５を、イオン注入法などを用いて形成する（図２のステップＳ１６）。
ステップＳ１６において、例えばヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物を、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１〜ＰＷ４）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１〜ＳＤ５を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリ形成領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリ形成領域１Ａにおいて、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、メタルゲートトランジスタ形成領域１Ｂにおいて、積層体ＬＭ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ４は、低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、積層体ＬＭ３とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ３の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ５は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおいて、積層体ＬＭ４とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ４の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。
ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３とｎ＋型半導体領域ＳＤ４とｎ＋型半導体領域ＳＤ５とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５のうちの任意の組み合わせのものを、同じイオン注入で形成することもできる。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、メタルゲートトランジスタ形成領域１ＢのＭＩＳＦＥＴＱ１のソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域ＥＸ４とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ４とにより、低耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴＱ２のソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ４は、ｎ−型半導体領域ＥＸ４よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域ＥＸ５とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ５とにより、高耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴＱ３のソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ５は、ｎ−型半導体領域ＥＸ５よりも不純物濃度が高くかつ接合深さが深い。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１７）。
このようにして、メモリ形成領域１Ａに不揮発性メモリのメモリセルが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｃに、ゲート電極としてゲート電極ＧＥ１を有し、ゲート絶縁膜として絶縁膜ＧＩ１を有し、ソース・ドレイン領域としてｎ−型半導体領域ＥＸ４およびｎ＋型半導体領域ＳＤ４を有するＭＩＳＦＥＴＱ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに、ゲート電極としてゲート電極ＧＥ２を有し、ゲート絶縁膜として絶縁膜ＧＩ２を有し、ソース・ドレイン領域としてｎ−型半導体領域ＥＸ５およびｎ＋型半導体領域ＳＤ５を有するＭＩＳＦＥＴＱ３が形成される。
一方、メタルゲートトランジスタ形成領域１Ｂには、ＭＩＳＦＥＴＱ１用のソース・ドレイン領域としてｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３は形成されているが、ダミーゲート電極ＤＧは、ＭＩＳＦＥＴのゲート電極として機能するものでは無く、後で除去されるものである。このため、この段階では、メタルゲートトランジスタ形成領域１ＢのＭＩＳＦＥＴＱ１のゲート電極として使用するゲート電極（後述のゲート電極ＧＥ３）は、まだ形成されていない。
次に、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの積層体ＬＭ４上に、絶縁膜ＤＢを部分的に形成する（図２のステップＳ１８）。
ステップＳ１８の絶縁膜ＤＢを形成する工程は、絶縁膜ＩＬ２を形成する工程と、絶縁膜ＩＬ２をエッチングしてパターニングする工程とを有している。具体的には、ステップＳ１８の絶縁膜ＤＢを形成する工程は、次のようにして行うことができる（図２８〜図３１）。
すなわち、図２８および図２９に示されるように、半導体基板ＳＢの主面上（主面全面上）に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ２を形成（堆積）する。絶縁膜ＩＬ２は、窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、絶縁膜ＩＬ２上に、フォトリソグラフィ法を用いて、レジストパターンとしてフォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおける絶縁膜ＤＢ形成予定領域に形成される。それから、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングしてパターニングすることにより、パターニングされた絶縁膜ＩＬ２からなる絶縁膜ＤＢを積層体ＬＭ４上に形成する。その後、フォトレジストパターンＰＲ１を除去する。図３０および図３１には、この段階が示されている。このようにして、ステップＳ１８の絶縁膜ＤＢを形成する工程が行われる。
絶縁膜ＤＢは、後で行う研磨工程でゲート電極ＧＥ２にディッシングが発生するのを防止するためのパターンである。絶縁膜ＤＢは、パターニングされた絶縁膜ＩＬ２からなり、積層体ＬＭ４上に部分的に形成される。すなわち、絶縁膜ＤＢは、積層体ＬＭ４の上面全体に形成されるのではなく、積層体ＬＭ４の上面上に部分的に形成される。つまり、絶縁膜ＤＢは、積層体ＬＭ４の上面全体ではなく、積層体ＬＭ４の上面の一部上に形成されるのである。なお、絶縁膜ＤＢが積層体ＬＭ４上に部分的に形成されることは、絶縁膜ＤＢが積層体ＬＭ４上に局所的に形成されることと同義である。
このため、積層体ＬＭ４の上面は、絶縁膜ＤＢが形成された部分と絶縁膜ＤＢが形成されない部分とを有している。すなわち、積層体ＬＭ４の上面は、絶縁膜ＤＢで覆われた部分と絶縁膜ＤＢで覆われない部分とを有している。つまり、平面視において、積層体ＬＭ４は、絶縁膜ＤＢに重なる部分と重ならない部分とを有している。積層体ＬＭ４は、ゲート電極ＧＥ２とゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４とからなる。このため、平面視において、ゲート電極ＧＥ２は、絶縁膜ＤＢに重なる部分と重ならない部分とを有することになる。
また、絶縁膜ＤＢは、メモリゲート電極ＭＧ上、積層体ＬＭ１上、積層体ＬＭ２上および積層体ＬＭ３上には、形成されないことが好ましい。つまり、絶縁膜ＤＢは、積層体ＬＭ４の上面の一部上に形成されるとともに、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３上には形成されないようにする。このため、上記フォトレジストパターンＰＲ１は、積層体ＬＭ４上に形成されるが、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３上には形成されないようにする必要がある。
また、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ２をエッチングする際には、等方性のエッチングを行うことが好ましい。これにより、フォトレジストパターンＰＲ１の下部以外で、不要な絶縁膜ＩＬ２が残存してしまうのを防止することができる。例えば、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４の側壁上に絶縁膜ＩＬ２がサイドウォールスペーサ状に残存してしまうのを防止することができる。
このため、フォトレジストパターンＰＲ１の寸法を、積層体ＬＭ４上に形成する予定の絶縁膜ＤＢの寸法よりも大きな寸法に設定しておき、そのフォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ２を等方性エッチングすることにより、絶縁膜ＤＢを形成する。これにより、絶縁膜ＩＬ２の平面寸法は、エッチング中にサイドエッチングも生じる分、フォトレジストパターンＰＲ１の平面寸法よりも小さくなる。例えば、ゲート電極ＧＥ２のゲート長方向でみたときに、絶縁膜ＤＢの寸法は、フォトレジストパターンＰＲ１の寸法よりも小さくなる。そして、フォトレジストパターンＰＲ１の下部以外では、すなわち、フォトレジストパターンＰＲ１で覆われていない領域では、絶縁膜ＩＬ２が等方性エッチングを受けることで、不要な残存物が残らないように絶縁膜ＩＬ２を除去することができる。絶縁膜ＩＬ２をエッチングする工程は、ウェットエッチング、または、ドライエッチング、あるいは両者の組み合わせを用いることができる。このため、絶縁膜ＩＬ２をエッチングする工程は、異方性のドライエッチングを行った後に、等方性のドライエッチングまたはウェットエッチングを行う場合もあり得る。
次に、金属シリサイド層ＳＬを形成する（図２のステップＳ１９）。金属シリサイド層ＳＬは、次のようにして形成することができる。
まず、図３２および図３３に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の上面（表面）上を含む半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、金属膜ＭＭを形成（堆積）する。金属膜ＭＭは、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなる。金属膜ＭＭは、スパッタリング法などを用いて形成することができる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の各上層部分（表層部分）を金属膜ＭＭと反応させる。これにより、図３４および図３５に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＭがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＭがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＭがニッケル白金合金膜の場合）とすることができる。なお、白金添加ニッケルシリサイド層とは、白金が添加されたニッケルシリサイド層、すなわち白金を含有するニッケルシリサイド層であり、ニッケル白金シリサイド層と言うこともできる。その後、未反応の金属膜ＭＭをウェットエッチングなどにより除去する。図３４および図３５にはこの段階の断面図が示されている。また、未反応の金属膜ＭＭを除去した後に、更に熱処理を行うこともできる。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインの抵抗を低抵抗化することができる。サリサイドプロセスを用いることにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５上に、それぞれ金属シリサイド層ＳＬを自己整合的に形成することができる。
制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成されているため、金属膜ＭＭを形成しても、金属膜ＭＭは制御ゲート電極ＣＧには接触せず、熱処理を行っても、制御ゲート電極ＣＧ上には、金属シリサイド層ＳＬに相当するものは形成されない。また、ダミーゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成されているため、金属膜ＭＭを形成しても、金属膜ＭＭはダミーゲート電極ＤＧには接触せず、熱処理を行っても、ダミーゲート電極ＤＧ上には、金属シリサイド層ＳＬに相当するものは形成されない。また、ゲート電極ＧＥ１上にはキャップ絶縁膜ＣＰ３が形成されているため、金属膜ＭＭを形成しても、金属膜ＭＭはゲート電極ＧＥ１には接触せず、熱処理を行っても、ゲート電極ＧＥ１上には、金属シリサイド層ＳＬに相当するものは形成されない。また、ゲート電極ＧＥ２上にはキャップ絶縁膜ＣＰ４が形成されているため、金属膜ＭＭを形成しても、金属膜ＭＭはゲート電極ＧＥ２には接触せず、熱処理を行っても、ゲート電極ＧＥ２上には、金属シリサイド層ＳＬに相当するものは形成されない。
また、メモリゲート電極ＭＧの側壁上だけでなくメモリゲート電極ＭＧの上部にもサイドウォールスペーサＳＷが形成されている場合は、金属膜ＭＭを形成しても、金属膜ＭＭは、メモリゲート電極ＭＧには接触せず、熱処理を行っても、メモリゲート電極ＭＧ上には、金属シリサイド層ＳＬに相当するものは形成されない。
一方、メモリゲート電極ＭＧの側壁上にはサイドウォールスペーサＳＷが形成されているが、メモリゲート電極ＭＧの上部にはサイドウォールスペーサＳＷが形成されていない場合は、金属膜ＭＭを形成すると、金属膜ＭＭは、メモリゲート電極ＭＧの上部に接触せするため、熱処理を行うと、メモリゲート電極ＭＧの上部には、金属シリサイド層ＳＬが形成される。
次に、図３６および図３７に示されるように、半導体基板ＳＢの主面上（主面全面上）に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成（堆積）する（図２のステップＳ２０）。
ステップＳ２０で絶縁膜ＩＬ３を成膜した段階では、絶縁膜ＩＬ３の上面には、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もある。
図３６および図３７には、絶縁膜ＩＬ３を、絶縁膜ＩＬ４と絶縁膜ＩＬ４上の絶縁膜ＩＬ５との積層膜とした場合が示されている。この場合、ステップＳ２０では、半導体基板ＳＢの主面上（主面全面上）に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ４を形成してから、この絶縁膜ＩＬ４上に絶縁膜ＩＬ５を形成することになる。絶縁膜ＩＬ４は、好ましくは窒化シリコン膜からなり、絶縁膜ＩＬ５は、好ましくは酸化シリコン膜からなる。絶縁膜ＩＬ４の形成膜厚（堆積膜厚）は、絶縁膜ＩＬ５の形成膜厚（堆積膜厚）よりも小さい。絶縁膜ＩＬ４は例えばＣＶＤ法などを用いて形成することができ、また、絶縁膜ＩＬ５は例えばＣＶＤ法などを用いて形成することができる。
また、絶縁膜ＩＬ３は、複数の絶縁膜を積層した積層膜（積層絶縁膜）とすることもできるが、一層の絶縁膜からなる単体膜とすることもできる。絶縁膜ＩＬ３を単体膜とする場合、例えば、絶縁膜ＩＬ３を酸化シリコン膜の単体膜とすることができる。
次に、絶縁膜ＩＬ３の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図３のステップＳ２１）。ステップＳ２１の研磨工程により、図３８および図３９に示されるように、ダミーゲート電極ＤＧの上面を露出させる。つまり、ステップＳ２１の研磨工程では、ダミーゲート電極ＤＧの上面が露出するまで、絶縁膜ＩＬ３を研磨する。
なお、ステップＳ２０で絶縁膜ＩＬ３を成膜した段階では、絶縁膜ＩＬ３の上面に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、ステップＳ２１の研磨工程の後は、絶縁膜ＩＬ３の上面は平坦化されている。
ステップＳ２１で絶縁膜ＩＬ３を研磨するのは、ダミーゲート電極ＤＧを露出させるためである。ダミーゲート電極ＤＧを露出させることで、後でダミーゲート電極ＤＧを選択的に除去して後述のゲート電極ＧＥに置換することが可能になる。
しかしながら、ダミーゲート電極ＤＧを露出させるために絶縁膜ＩＬ３を研磨すると、制御ゲート電極ＣＧとゲート電極ＧＥ１とゲート電極ＧＥ２も露出されることになる。また、更にメモリゲート電極ＭＧも露出される場合もある。
すなわち、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとゲート電極ＧＥ１とゲート電極ＧＥ２とは、同層の導電膜（ここではシリコン膜ＰＳ２）をパターニングすることにより形成されている。このため、ダミーゲート電極ＤＧの高さと制御ゲート電極ＣＧの高さとゲート電極ＧＥ１の高さとゲート電極ＧＥ２の高さとは、ほぼ同じである。このため、ステップＳ２１の研磨工程で、ダミーゲート電極ＤＧの上面が露出するまで、絶縁膜ＩＬ３を研磨すると、制御ゲート電極ＣＧの上面とゲート電極ＧＥ１の上面とゲート電極ＧＥ２の上面も露出されることになる。
制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成され、ダミーゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成され、ゲート電極ＧＥ１上にはキャップ絶縁膜ＣＰ３が形成され、ゲート電極ＧＥ２上にはキャップ絶縁膜ＣＰ４が形成された状態で、ステップＳ２０で絶縁膜ＩＬ３を形成してから、ステップＳ２１の研磨工程を行う。このため、ステップＳ２１の研磨工程では、まず、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の上面が露出するまで絶縁膜ＩＬ３の研磨が行われてから、更に、研磨が行われて、図３８および図３９に示されるように、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各上面を露出させる。メモリゲート電極ＭＧ上にサイドウォールスペーサＳＷが形成されていた場合は、このメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷも研磨されてメモリゲート電極ＭＧの上面も露出される場合もある。キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の上面が露出した後の研磨では、絶縁膜ＩＬ３だけでなく、制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１、ダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２、ゲート電極ＧＥ１上のキャップ絶縁膜ＣＰ３、ゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４およびメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷも研磨することになる。
本実施の形態とは異なり、積層体ＬＭ４上に絶縁膜ＤＢを形成していない状態で、ステップＳ２０で絶縁膜ＩＬ３を形成してから、ステップＳ２１の研磨工程を行った場合（後述の検討例に対応）には、ゲート電極ＧＥ２にディッシングが発生する虞がある。特に、ゲート電極ＧＥ２の寸法（特にゲート長方向の寸法）が大きい場合に、ゲート電極ＧＥ２のディッシングが懸念される。それに対して、本実施の形態では、積層体ＬＭ４上に絶縁膜ＤＢが部分的に（局所的に）形成された状態で、ステップＳ２０で絶縁膜ＩＬ３を形成してから、ステップＳ２１の研磨工程を行っているため、ゲート電極ＧＥ２にディッシングが発生するのを抑制または防止することができる。
すなわち、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成するとともに、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件（研磨条件）で、絶縁膜ＩＬ３を研磨する。つまり、ステップＳ２１では、絶縁膜ＩＬ３よりも絶縁膜ＤＢが研磨されにくい条件で研磨を行う。これは、ステップＳ２１の研磨工程において、絶縁膜ＤＢが形成されていた箇所（すなわち絶縁膜ＤＢの直下に位置する箇所）でのゲート電極ＧＥ２の研磨を抑制または防止するためである。これにより、ステップＳ２１の研磨工程でゲート電極ＧＥ２が研磨されても、ゲート電極ＧＥ２において、絶縁膜ＤＢの直下に位置する部分は、それ以外の部分に比べて、研磨量が抑えられる（研磨量が少なくなる）。このため、ステップＳ２１の研磨工程で、ゲート電極ＧＥ２の上面において、中央部側が外周部側よりも過剰に研磨される現象（すなわちディッシング）を抑制または防止することができる。これについては、後でより詳細に説明する。
また、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件を採用する。絶縁膜ＩＬ３が、絶縁膜ＩＬ４と絶縁膜ＩＬ４よりも厚い絶縁膜ＩＬ５との積層膜であった場合は、絶縁膜ＩＬ３の厚みの過半は絶縁膜ＩＬ５であり、絶縁膜ＩＬ３は主として絶縁膜ＩＬ５により構成されているため、絶縁膜ＤＢを絶縁膜ＩＬ５とは異なる材料により形成しておき、ステップＳ２１の研磨では、絶縁膜ＩＬ５の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件を採用する。つまり、ステップＳ２１では、絶縁膜ＩＬ５よりも絶縁膜ＤＢが研磨されにくい条件で研磨を行う。研磨速度は、例えば、使用する研磨液（スラリ）などにより、制御することができる。
また、絶縁膜ＤＢと絶縁膜ＩＬ４とが同材料（例えば窒化シリコン）からなる場合もあり得るが、その場合は、ステップＳ２１の研磨工程は、絶縁膜ＩＬ５の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件を採用し、絶縁膜ＩＬ４の研磨速度と絶縁膜ＤＢの研磨速度とは同程度となる。このような場合でも、絶縁膜ＩＬ５に比べて研磨されにくい絶縁膜ＤＢが存在する分、ステップＳ２１の研磨工程において、絶縁膜ＤＢが形成されていた箇所（すなわち絶縁膜ＤＢの直下に位置する箇所）でのゲート電極ＧＥ２の研磨を抑制または防止することができ、ゲート電極ＧＥ２にディッシングが発生するのを抑制または防止することができる。
また、ダミーゲート電極ＤＧは、後で除去するため、ステップＳ２１の研磨工程を終了した段階で、ダミーゲート電極ＤＧの上面全体を露出させて、ダミーゲート電極ＤＧ上には、キャップ絶縁膜ＣＰ２が残存しないようにする。しかしながら、積層体ＬＭ４上に絶縁膜ＤＢが部分的（局所的）に形成された状態で、ステップＳ２０で絶縁膜ＩＬ３を形成してから、ステップＳ２１の研磨工程を行っているため、ゲート電極ＧＥ２にディッシングが発生するのを抑制または防止できる代わりに、ステップＳ２１の研磨工程を終了した段階で、ゲート電極ＧＥ２上に絶縁膜ＺＦが部分的（局所的）に残存する場合もあり得る。この場合を図４０および図４１に示してある。
ここで、図３８および図３９と同様に、図４０および図４１は、ステップＳ２１の研磨工程を終了した段階が示されている。但し、図３８および図３９は、ステップＳ２１の研磨工程を終了した段階で、ゲート電極ＧＥ２上に絶縁膜ＤＢやキャップ絶縁膜ＣＰ４は残存せずに、ゲート電極ＧＥ２の上面全体が露出した場合に対応している。一方、図４０および図４１は、ステップＳ２１の研磨工程を終了した段階で、絶縁膜ＤＢおよびキャップ絶縁膜ＣＰ４が完全には除去されずに、ゲート電極ＧＥ２の上面上に絶縁膜ＺＦが部分的に残存した場合に対応している。この絶縁膜ＺＦは、キャップ絶縁膜ＣＰ４の一部からなり、具体的には、絶縁膜ＤＢの下に位置していた部分のキャップ絶縁膜ＣＰ４からなるが、絶縁膜ＤＢの一部が含まれる場合もあり得る。図４０および図４１の場合は、ゲート電極ＧＥ２の上面全体ではなく、ゲート電極ＧＥ２の上面の一部が露出しており、ゲート電極ＧＥ２の上面上に絶縁膜ＺＦが残存している領域では、ゲート電極ＧＥ２の上面は露出していない。つまり、図４０および図４１の場合は、ゲート電極ＧＥ２の上面は、絶縁膜ＺＦで覆われている部分と、絶縁膜ＺＦで覆われずに露出する部分とを有している。
以降の工程（すなわち図４２および図４３やそれ以降の工程）は、図３８および図３９の場合に基づいて図示するが、本実施の形態では、図３８および図３９の場合だけでなく、図４０および図４１の場合も許容している。図４０および図４１の場合も許容できるのは、ゲート電極ＧＥ２は、除去せずに残存させて、トランジスタのゲート電極として使用するため、ゲート電極ＧＥ２上に絶縁膜ＺＦが残存しても、不具合は生じにくいためである。しかしながら、ステップＳ２１の研磨工程を終了した段階で、ダミーゲート電極ＤＧの上面全体を露出させて、ダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が残存しないようにすることは、図３８および図３９の場合と図４０および図４１の場合とで共通である。
次に、ダミーゲート電極ＤＧをエッチングして除去する（図３のステップＳ２２）。
ステップＳ２２では、ダミーゲート電極ＤＧを選択的にエッチングして除去するが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とは、除去しないようにする。ステップＳ２２のダミーゲート電極ＤＧの除去工程は、具体的には次のようにして行うことができる。
すなわち、まず、図４２および図４３に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ３上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２を覆うように、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とを覆うが、ダミーゲート電極ＤＧを露出するようなフォトレジストパターンである。このため、フォトレジストパターンＰＲ２は、平面視において、メモリ形成領域１Ａ全体と、低耐圧ＭＩＳＦＥＴ形成領域１Ｃ全体と、高耐圧ＭＩＳＦＥＴ形成領域１Ｄ全体とを覆い、かつ、メタルゲートトランジスタ形成領域１Ｂにおいてダミーゲート電極ＤＧを露出するように形成される。それから、図４４および図４５に示されるように、ダミーゲート電極ＤＧをエッチングして除去する。このエッチングは、ドライエッチングまたはウェットエッチングあるいは両者の組み合わせを用いることができる。このエッチングの際に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とは、フォトレジストパターンＰＲ２で覆われているため、エッチングされずに残存する。その後、フォトレジストパターンＰＲ２は除去される。
ステップＳ２２でダミーゲート電極ＤＧが除去されたことにより、溝（凹部、窪み部）ＴＲが形成される。溝ＴＲは、ダミーゲート電極ＤＧが除去された領域であり、ダミーゲート電極ＤＧを除去するまでダミーゲート電極ＤＧが存在していた領域に対応している。溝ＴＲの底部（底面）は、絶縁膜ＧＩ１の上面により形成され、溝ＴＲの側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲート電極ＤＧの除去前までダミーゲート電極ＤＧに接していた側面）により形成されている。
ステップＳ２２のダミーゲート電極ＤＧのエッチング工程は、ダミーゲート電極ＤＧに比べて絶縁膜ＩＬ３（絶縁膜ＩＬ４および絶縁膜ＩＬ５）と絶縁膜ＧＩ１とサイドウォールスペーサＳＷとがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ダミーゲート電極ＤＧのエッチング速度に比べて、絶縁膜ＩＬ３（絶縁膜ＩＬ４および絶縁膜ＩＬ５）と絶縁膜ＧＩ１とサイドウォールスペーサＳＷの各エッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ダミーゲート電極ＤＧを選択的にエッチングすることができる。ダミーゲート電極ＤＧをエッチングする際には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とは、上記フォトレジストパターンＰＲ２で覆われているため、ステップＳ２２で制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とはエッチングされない。
次に、図４６および図４７に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲの内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、絶縁膜ＨＫを形成する（図３のステップＳ２３）。それから、図４８および図４９に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、導電膜として金属膜ＭＥを形成する（図３のステップＳ２４）。
溝ＴＲにおいて、ステップＳ２３では溝ＴＲの底部（底面）および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲは絶縁膜ＨＫでは完全には埋まらず、ステップＳ２４で金属膜ＭＥを形成することにより、溝ＴＲは絶縁膜ＨＫと金属膜ＭＥにより完全に埋まった状態になる。
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、メタルゲートトランジスタ形成領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、メタルゲートトランジスタ形成領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。また、金属膜ＭＥとして、金属膜（金属伝導を示す導電膜）とその金属膜上のシリコン膜（多結晶シリコン膜）との積層膜を用いることもできる。後で形成されるゲート電極ＧＥ３におけるゲート絶縁膜に接する部分の材料の仕事関数で、そのゲート電極ＧＥ３を備えるＭＩＳＦＥＴのしきい値電圧を制御することができる。
次に、図５０および図５１に示されるように、溝ＴＲの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などを用いて研磨して除去することにより、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む（図３のステップＳ２５）。
すなわち、ステップＳ２５では、金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などを用いて研磨することにより、溝ＴＲの外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。ステップＳ２５では、ＣＭＰ法などの研磨処理により金属膜ＭＥおよび絶縁膜ＨＫを研磨することにより、溝ＴＲの外部の金属膜ＭＥおよび絶縁膜ＨＫを除去するのである。
溝ＴＲに埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ３となり、溝ＴＲに埋め込まれた絶縁膜ＨＫが、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。
本実施の形態では、ダミーゲート電極ＤＧを除去してゲート電極ＧＥ３に置き換え、このゲート電極ＧＥ３をメタルゲートトランジスタ形成領域１ＢのＭＩＳＦＥＴＱ１のゲート電極として用いている。このため、ダミーゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ３は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
また、金属膜ＭＥを用いてゲート電極ＧＥ３を形成しているため、ゲート電極ＧＥ３をメタルゲート電極とすることができる。ゲート電極ＧＥ３をメタルゲート電極としたことで、ゲート電極ＧＥ３の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
絶縁膜ＨＫは、溝ＴＲの底部（底面）および側壁上に形成され、ゲート電極ＧＥ３は、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥ３と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＩ１と絶縁膜ＨＫが介在しており、ゲート電極ＧＥ３とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥ３の直下の絶縁膜ＧＩ１，ＨＫがＭＩＳＦＥＴＱ１のゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
溝ＴＲの外部の不要な金属膜ＭＥが残存してしまうと、その残存部は導電性を有しているため、製造された半導体装置の信頼性を低下させる懸念がある。このため、ステップＳ２５の研磨処理は、溝ＴＲの外部において金属膜ＭＥの研磨残りが発生しないようにする。
また、ステップＳ２５の研磨処理を行うと、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２上からも金属膜ＭＥおよび絶縁膜ＨＫが除去される。このため、制御ゲート電極ＣＧの上面とゲート電極ＧＥ１の上面とゲート電極ＧＥ２の上面が露出される。更にメモリゲート電極ＭＧが露出する場合もある。
また、本実施の形態では、ステップＳ２２でダミーゲート電極ＤＧをエッチングして除去した後、溝ＴＲの底部の絶縁膜ＧＩ１を除去せずに、ステップＳ２３で絶縁膜ＨＫを形成する場合について説明した。この場合、絶縁膜ＨＫとメタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、界面層として絶縁膜ＧＩ１が介在することになる。界面層としての絶縁膜ＧＩ１は、酸化シリコン膜または酸窒化シリコン膜が好ましい。
他の形態として、ステップＳ２２でダミーゲート電極ＤＧをエッチングして除去した後、ステップＳ２３で絶縁膜ＨＫを形成する前に、溝ＴＲの底部の絶縁膜ＧＩ１を除去することも可能である。この場合、溝ＴＲの底部の絶縁膜ＧＩ１を除去した後で、溝ＴＲの底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２３で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫとメタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
高誘電率膜である絶縁膜ＨＫを、メタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫとメタルゲートトランジスタ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層を設けた場合、次のような利点を得られる。すなわち、メタルゲートトランジスタ形成領域１Ｂに形成されるＭＩＳＦＥＴにおいて、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
次に、図５２および図５３に示されるように、半導体基板ＳＢ上に絶縁膜（層間絶縁膜）ＩＬ６を形成する（図３のステップＳ２６）。
絶縁膜ＩＬ６は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ６は、半導体基板ＳＢの主面全面に形成されるため、絶縁膜ＩＬ３上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、形成されることになる。
絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ６の上面の平坦性を高めることもできる。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ６および絶縁膜ＩＬ３をドライエッチングすることにより、図５４および図５５に示されるように、絶縁膜ＩＬ６および絶縁膜ＩＬ３にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２７）。
ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５上に形成されたコンタクトホールＣＴは、絶縁膜ＩＬ６および絶縁膜ＩＬ３を貫通するように形成される。また、図示はしないが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１，ＧＥ２，ＧＥ３上に形成されたコンタクトホールＣＴは、絶縁膜ＩＬ６を貫通するように形成される。
絶縁膜ＩＬ３を絶縁膜ＩＬ４と絶縁膜ＩＬ５との積層膜により形成した場合は、コンタクトホールＣＴを形成する際に、絶縁膜ＩＬ４をエッチングストッパ膜として用いることもできる。この場合、コンタクトホールＣＴは、次のようにして形成することができる。すなわち、フォトリソグラフィ法を用いて絶縁膜ＩＬ６上にエッチングマスクとして用いるための上記フォトレジストパターン（図示せず）を形成する。それから、まず、窒化シリコン膜である絶縁膜ＩＬ４に比較して酸化シリコン膜である絶縁膜ＩＬ５および絶縁膜ＩＬ６がエッチングされやすい条件で絶縁膜ＩＬ６および絶縁膜ＩＬ５のドライエッチングを行い、絶縁膜ＩＬ４をエッチングストッパ膜として機能させることで、絶縁膜ＩＬ６および絶縁膜ＩＬ５にコンタクトホールＣＴを形成する。それから、絶縁膜ＩＬ６および絶縁膜ＩＬ５に比較して絶縁膜ＩＬ４がエッチングされやすい条件でコンタクトホールＣＴの底部の絶縁膜ＩＬ４をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＴが形成される。コンタクトホールＣＴ形成時に絶縁膜ＩＬ４をエッチングストッパ膜として機能させたことで、コンタクトホールＣＴの掘り過ぎや基板ダメージを抑制または防止することができる。
ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層ＳＬが露出され、ｎ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤ２上の金属シリサイド層ＳＬが露出される。また、ｎ＋型半導体領域ＳＤ３の上部に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤ３上の金属シリサイド層ＳＬが露出され、ｎ＋型半導体領域ＳＤ４の上部に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤ４上の金属シリサイド層ＳＬが露出される。また、ｎ＋型半導体領域ＳＤ５の上部に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤ５上の金属シリサイド層ＳＬが露出される。
次に、図５６および図５７に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２８）。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成する。それから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトホールＣＴ内に埋め込まれて残存する主導体膜およびバリア導体膜からなるプラグＰＧを形成することができる。なお、図面の簡略化のために、図５６および図５７では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびゲート電極ＧＥ３の上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧの一部、メモリゲート電極ＭＧの一部、ゲート電極ＧＥ１の一部、ゲート電極ＧＥ２の一部、あるいはゲート電極ＧＥ３の一部などが露出される。なお、図５６および図５７の断面図においては、ｎ＋型半導体領域ＳＤ１，ＳＤ３，ＳＤ４，ＳＤ５（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ２９）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図５８および図５９に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に、絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ７上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図５８および図５９では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ｎ＋型半導体領域ＳＤ３、ｎ＋型半導体領域ＳＤ４、ｎ＋型半導体領域ＳＤ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ゲート電極ＧＥ２あるいはゲート電極ＧＥ３などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置の構造について説明する。
次に、本実施の形態の半導体装置の構造について説明する。
まず、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成例について、図６０および図６１を参照して説明する。
図６０は、本実施の形態の半導体装置の要部断面図であり、メモリ形成領域１Ａの要部断面図が示されている。図６１は、メモリセルの等価回路図である。なお、図６０では、図面を簡略化するために、上記図５８の構造のうち、絶縁膜ＩＬ３、絶縁膜ＩＬ６、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図６０に示されるように、上記メモリ形成領域１Ａにおいて、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、メモリ形成領域１Ａの半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されている。
図６０および図６１に示されるように、不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図６０に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩ１と、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩ１または絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩ１を介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＩ１、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩ１が、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩ１の下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
また、図６０では図示を省略しているが、上記図５８に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として上記絶縁膜ＩＬ３および絶縁膜ＩＬ６が形成されている。そして、絶縁膜ＩＬ６および絶縁膜ＩＬ３には上記コンタクトホールＣＴが形成され、コンタクトホールＣＴ内に上記プラグＰＧが埋め込まれている。プラグＰＧが埋め込まれた絶縁膜ＩＬ６上には上記絶縁膜ＩＬ７および上記配線Ｍ１が形成されている。
また、本実施の形態の半導体装置では、上記図５８に示されるように、メタルゲートトランジスタ形成領域１Ｂに、ゲート電極ＧＥ３を有するＭＩＳＦＥＴＱ１が形成されている。このゲート電極ＧＥは、メタルゲート電極である。上述のように、シリコン膜ＰＳ１により形成したダミーゲート電極ＤＧを除去して、そこに金属膜ＭＥを埋め込むことで、メタルゲート電極であるゲート電極ＧＥ３が形成されている。ゲート電極ＧＥ３は、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜（ここでは絶縁膜ＧＩ１および絶縁膜ＨＫ）を介して形成されている。ゲート電極ＧＥ３を有するＭＩＳＦＥＴＱ１のソース・ドレイン領域は、上記ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより形成されており、ゲート電極ＧＥの下の絶縁膜ＨＫと絶縁膜ＧＩ１とが、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。絶縁膜ＨＫは、高誘電率膜であるため、ＭＩＳＦＥＴＱ１のゲート絶縁膜は、高誘電率ゲート絶縁膜である。
また、本実施の形態の半導体装置では、上記図５９に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｃに、ゲート電極ＧＥ１を有するＭＩＳＦＥＴＱ２が形成されている。このゲート電極ＧＥ１は、制御ゲート電極ＣＧおよびゲート電極ＧＥ２を形成するのに用いたシリコン膜ＰＳ１により形成されている。このため、ゲート電極ＧＥ１は、制御ゲート電極ＣＧおよびゲート電極ＧＥ２と同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。ゲート電極ＧＥ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜（ここでは絶縁膜ＧＩ１）を介して形成されている。ゲート電極ＧＥ１を有するＭＩＳＦＥＴＱ２のソース・ドレイン領域は、上記ｎ−型半導体領域ＥＸ４とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ４とにより形成されており、ゲート電極ＧＥ１の下の絶縁膜ＧＩ１が、ＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する。
また、本実施の形態の半導体装置では、上記図５９に示されるように、高耐圧ＭＩＳＦＥＴ形成領域１Ｄに、ゲート電極ＧＥ２を有するＭＩＳＦＥＴＱ３が形成されている。このゲート電極ＧＥ２は、制御ゲート電極ＣＧおよびゲート電極ＧＥ１を形成するのに用いたシリコン膜ＰＳ１により形成されている。このため、ゲート電極ＧＥ２は、制御ゲート電極ＣＧおよびゲート電極ＧＥ１と同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。ゲート電極ＧＥ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上にゲート絶縁膜（ここでは絶縁膜ＧＩ２）を介して形成されている。ゲート電極ＧＥ２を有するＭＩＳＦＥＴＱ３のソース・ドレイン領域は、上記ｎ−型半導体領域ＥＸ５とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ５とにより形成されており、ゲート電極ＧＥ２の下の絶縁膜ＧＩ２が、ＭＩＳＦＥＴＱ３のゲート絶縁膜として機能する。
ゲート電極ＧＥ２のゲート長は、ゲート電極ＧＥ１、ゲート電極ＧＥ３および制御ゲート電極ＣＧの各ゲート長よりも大きい。すなわち、ゲート電極ＧＥ２のゲート長方向の寸法（Ｌ４）は、ゲート電極ＧＥ１のゲート長方向の寸法（Ｌ３）、ゲート電極ＧＥ３のゲート長方向の寸法、および制御ゲート電極ＣＧのゲート長方向の寸法（Ｌ１）よりも大きい。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図６２を参照して説明する。
次に、不揮発性メモリの動作例について、図６２を参照して説明する。
図６２は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図６２の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図６０と図６１に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図６２の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図６２の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図６２の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図６２の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜検討例について＞
次に、本発明者が検討した検討例について、図６３〜図７２を参照して説明する。図６３〜図７２は、検討例の半導体装置の製造工程中の要部断面図である。
次に、本発明者が検討した検討例について、図６３〜図７２を参照して説明する。図６３〜図７２は、検討例の半導体装置の製造工程中の要部断面図である。
本実施の形態とは異なり、検討例の場合は、積層体ＬＭ４上に上記絶縁膜ＤＢは形成していない。すなわち、上記ステップＳ１８は、検討例の場合は行っていない。それ以外は、検討例の場合も、本実施の形態と同様にしてステップＳ１９の金属シリサイド層ＳＬ形成工程までを行って、図６３および図６４の構造を得る。図６３は、上記図３４に相当するものであり、図６４は、上記図３５に相当するものであるが、図３４および図３５の場合は、積層体ＬＭ４上に絶縁膜ＤＢが形成されているが、図６３および図６４の検討例の場合は、積層体ＬＭ４上に絶縁膜ＤＢは形成されていない。
それから、検討例の場合も、上記ステップＳ２０を行って、図６５および図６６に示されるように、半導体基板ＳＢの主面上（主面全面上）に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成する。上記図３６および図３７と同様に、図６５および図６６には、絶縁膜ＩＬ３を、絶縁膜ＩＬ４と絶縁膜ＩＬ４上の絶縁膜ＩＬ５との積層膜とした場合が示されており、絶縁膜ＩＬ４は、好ましくは窒化シリコン膜からなり、絶縁膜ＩＬ５は、好ましくは酸化シリコン膜からなる。なお、ステップＳ２０で絶縁膜ＩＬ３を成膜した段階では、絶縁膜ＩＬ３の上面に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、ステップＳ２１の研磨工程の後は、絶縁膜ＩＬ３の上面は平坦化されている。
それから、検討例の場合も、上記ステップＳ２１を行って、絶縁膜ＩＬ３の上面をＣＭＰ法などを用いて研磨することにより、図６７および図６８に示されるように、ダミーゲート電極ＤＧの上面を露出させる。この際、ダミーゲート電極ＤＧを露出させるために絶縁膜ＩＬ３を研磨すると、制御ゲート電極ＣＧとゲート電極ＧＥ１とゲート電極ＧＥ２も露出されることになる。また、更にメモリゲート電極ＭＧも露出される場合もある。
検討例の場合は、上記ステップＳ２１の研磨工程では、絶縁膜ＩＬ３とキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４が研磨されることで、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとゲート電極ＧＥ１とゲート電極ＧＥ２の各上面が露出されるが、この際、ゲート電極ＧＥ２にディッシングが生じやすい。
ＣＭＰ法などを用いた研磨処理では、同じ材料からなる大面積のパターンがあると、その大面積のパターンではディッシングが生じやすい。そして、ゲート電極ＧＥ２は、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧおよびゲート電極ＧＥ１に比べて、ゲート長方向の寸法や面積が大きい。このため、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧおよびゲート電極ＧＥ１に比べて、ゲート電極ＧＥ２はディッシングが生じやすい。
ステップＳ２１の研磨工程でゲート電極ＧＥ２にディッシングが生じると、ゲート電極ＧＥ２の上面は、外周部側よりも中央部側が窪んだ状態になり、ゲート電極ＧＥ２の厚みは、ゲート電極ＧＥ２の中央部での厚みが、ゲート電極ＧＥ２の外周部での厚みよりも薄く（小さく）なってしまう。これは、ステップＳ２１の研磨工程で、ゲート電極ＧＥ２の上面において、中央部側が外周部側よりも過剰に研磨されたためである。
それから、検討例の場合も、上記ステップＳ２２を行って、ダミーゲート電極ＤＧをエッチングして除去する。ダミーゲート電極ＤＧが除去されたことにより、溝ＴＲが形成される。この際、検討例の場合も、上記フォトレジストパターンＰＲ２を用いることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とゲート電極ＧＥ２とは、エッチングされないようにする。
それから、検討例の場合も、上記ステップＳ２３を行って、半導体基板ＳＢ上に、すなわち溝ＴＲの内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、絶縁膜ＨＫを形成する。それから、検討例の場合も、上記ステップＳ２４を行って、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、金属膜ＭＥを形成する。これにより、図６９および図７０の構造が得られる。
それから、検討例の場合も、上記ステップＳ２５を行って、溝ＴＲの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などを用いて研磨して除去する。これにより、図７１および図７２に示されるように、溝ＴＲ内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になり、溝ＴＲに埋め込まれた金属膜ＭＥにより、ゲート電極ＧＥ３が形成される。
その後、検討例の場合も、上記ステップＳ２６を行って上記絶縁膜ＩＬ６を形成し、上記ステップＳ２７を行って上記コンタクトホールＣＴを形成し、上記ステップＳ２８を行って上記プラグを形成し、上記ステップＳ２９を行って、上記絶縁膜ＩＬ７と配線Ｍ１を形成するが、ここではその図示は省略する。
検討例の場合は、上記ステップＳ２５の研磨工程では、金属膜ＭＥと絶縁膜ＨＫが研磨されることで、溝ＴＲに埋め込まれた金属膜ＭＥによりゲート電極ＧＥ３が形成されるとともに、制御ゲート電極ＣＧとゲート電極ＧＥ１とゲート電極ＧＥ２の各上面が露出されるが、この際、ゲート電極ＧＥ２にディッシングが生じやすい。ステップＳ２５の研磨工程でゲート電極ＧＥ２にディッシングが生じやすいのは、ステップＳ２１の研磨工程でゲート電極ＧＥ２にディッシングが生じやすいのと同様の理由である。
ステップＳ２５の研磨工程でゲート電極ＧＥ２にディッシングが生じると、ゲート電極ＧＥ２の上面は、中央部側が更に窪んだ状態になり、ゲート電極ＧＥ２の厚みは、ゲート電極ＧＥ２の中央部での厚みが、ゲート電極ＧＥ２の外周部での厚みよりも更に薄く（小さく）なってしまう。これは、ステップＳ２５の研磨工程で、ゲート電極ＧＥ２の上面において、中央部側が外周部側よりも過剰に研磨されたためである。
つまり、ステップＳ２１の研磨工程でゲート電極ＧＥ２にディッシングが生じることにより、ゲート電極ＧＥ２の中央部での厚みがゲート電極ＧＥ２の外周部での厚みよりも薄くなる。そして、ステップＳ２５の研磨工程を行うと、ゲート電極ＧＥ２におけるディッシングは更に促進されてしまい、ゲート電極ＧＥ２の中央部での厚みが更に薄くなり、ゲート電極ＧＥ２の中央部での厚みと外周部での厚みの差が更に増大してしまう。つまり、ステップＳ２１の研磨工程とステップＳ２５の研磨工程との両方で、ゲート電極ＧＥ２の上面において、中央部側が外周部側よりも過剰に研磨されることにより、ゲート電極ＧＥ２におけるディッシングは、かなり大きなものとなってしまう。
ゲート電極ＧＥ２にディッシングが生じると、ゲート電極ＧＥ２の厚みが薄くなったことを反映して、ゲート電極ＧＥ２の抵抗が大きくなってしまい、動作速度の低下を招く虞がある。これは、製造された半導体装置の性能を低下させてしまう。また、ゲート電極ＧＥ２におけるディッシングが大きいと、ゲート電極ＧＥ２において、厚み全体が研磨されて除去された箇所が発生してしまい、ゲート電極ＧＥ２が断線してしまう虞もあり、これは、半導体装置の製造歩留まりを低下させてしまう。このため、研磨工程を行う際に、ゲート電極にはできるだけディッシングが生じないようにすることが望まれる。
また、ゲート電極ＧＥ２の平面寸法が大きくなるほど、ゲート電極ＧＥ２にディッシングが生じやすくなる。メタルゲートトランジスタや低耐圧用のＭＩＳＦＥＴでは、ゲート電極のゲート長は、それほど大きくはなく、例えば数十ｎｍ程度であるが、高耐圧用のＭＩＳＦＥＴには、ゲート電極のゲート長がかなり大きなものがあり、１００ｎｍ以上、例えば７００ｎｍ程度のものもある。そのようなゲート長が大きなゲート電極をゲート電極ＧＥ２に適用した場合には、ゲート電極ＧＥ２にディッシングが生じる可能性が高くなってしまう。
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態では、半導体基板ＳＢ上にＭＩＳＦＥＴＱ３（第１ＭＩＳＦＥＴ）用のゲート電極ＧＥ２（第１ゲート電極）とＭＩＳＦＥＴＱ１（第２ＭＩＳＦＥＴ）用のダミーゲート電極ＤＧとを形成してから、ゲート電極ＧＥ２（第１ゲート電極）上に部分的に絶縁膜ＤＢ（第１膜）を形成する。それから、ステップＳ２０で半導体基板ＳＢ上に、ダミーゲート電極ＤＧ、ゲート電極ＧＥ２および絶縁膜ＤＢを覆うように絶縁膜ＩＬ３を形成してから、ステップＳ２１で絶縁膜ＩＬ３を研磨することによりダミーゲート電極ＤＧを露出させる。それから、ダミーゲート電極ＤＧを除去し、ダミーゲート電極ＤＧが除去された領域である溝ＴＲを埋めるように絶縁膜ＩＬ３上に導電膜（ここでは金属膜ＭＥ）を形成する。それから、ステップＳ２５でこの導電膜（ここでは金属膜ＭＥ）を研磨することにより、溝ＴＲの外部の導電膜（ここでは金属膜ＭＥ）を除去し、溝ＴＲ内に導電膜（ここでは金属膜ＭＥ）を残すことで、ＭＩＳＦＥＴＱ１（第２ＭＩＳＦＥＴ）用のゲート電極ＧＥ３（第２ゲート電極）を形成する。そして、ステップＳ２１で絶縁膜ＩＬ３を研磨する工程では、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢ（第１膜）の研磨速度が小さくなる条件で絶縁膜ＩＬ３を研磨する。
上記検討例で説明したように、ダミーゲート電極ＤＧを露出させるための研磨工程（すなわちステップＳ２１の研磨工程）と、ゲート電極ＧＥ３（第２ゲート電極）を形成するための研磨工程（すなわちステップＳ２５の研磨工程）で、ゲート電極ＧＥ２にディッシングが生じる虞がある。本実施の形態では、ゲート電極ＧＥ２のディッシングを防ぐために、ゲート電極ＧＥ２（第１ゲート電極）上に部分的に絶縁膜ＤＢ（第１膜）を形成している。
ＣＭＰ法などを用いた研磨処理において、あるパターンにディッシングが生じるのは、そのパターンの中央部側が外周部側よりも過剰に研磨されるためであり、そのパターンが大きいほど、ディッシングが生じやすくなる。このため、ディッシングが生じる虞があるパターン上に、ディッシング防止パターンを部分的に設けておき、そのディッシング防止パターンでは研磨が抑制されるようにしておけば、ディッシングが生じる虞があるパターンにおいて過剰に研磨される部分が生じにくくなり、ディッシングが発生しにくくなる。しかしながら、ディッシングが生じる虞があるパターンの全体上にそれと同面積のディッシング防止パターンを設けてしまうと、研磨工程でそのディッシング防止パターン自体にディッシングが生じてしまい、結果として、ディッシングが生じる虞があるパターンに対してディッシングを防止することにはつながりにくい。このため、ディッシングが生じる虞があるパターンがあれば、そのパターン上に、ディッシング防止パターンを部分的（局所的）に設けておくことが有効である。本実施の形態の場合は、ディッシングが生じる虞があるパターンは、ゲート電極ＧＥ２に対応し、ディッシング防止パターンは、絶縁膜ＤＢに対応している。
そこで、本実施の形態では、ゲート電極ＧＥ２上に部分的（局所的）に絶縁膜ＤＢを形成するとともに、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件（研磨条件）で、絶縁膜ＩＬ３を研磨する。このため、ステップＳ２１の研磨工程において、絶縁膜ＤＢが形成されていた箇所での研磨が抑制される。これにより、ステップＳ２１の研磨工程では、ゲート電極ＧＥ２において過剰に研磨される部分が生じにくくなり、ゲート電極ＧＥ２にディッシングが発生しにくくなる。
本実施の形態とは異なり、ゲート電極ＧＥ２上に絶縁膜ＤＢを形成しなかった上記検討例の場合は、ステップＳ２１の研磨工程とステップＳ２５の研磨工程とで、ゲート電極ＧＥ２にディッシングが生じやすい。一方、本実施の形態とは異なり、ゲート電極ＧＥ２全体を覆うように絶縁膜ＤＢを設けた場合（この場合は、絶縁膜ＤＢの面積はゲート電極ＧＥ２の面積と同等以上となる）、ステップＳ２１での研磨の際に、この絶縁膜ＤＢにディッシングが生じてしまい、ステップＳ２５の研磨工程の終了後にゲート電極ＧＥ２にディッシングが発生していないようにすることには、つながりにくい。
それに対して、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成している。すなわち、ゲート電極ＧＥ２は、全体が絶縁膜ＤＢで覆われるのではなく、絶縁膜ＤＢで覆われる部分と絶縁膜ＤＢで覆われない部分とを有している。つまり、平面視において、ゲート電極ＧＥ２は、絶縁膜ＤＢに重なる部分と重ならない部分とを有している。このため、ステップＳ２１の研磨工程で、絶縁膜ＤＢにディッシングが生じないようにするとともに、絶縁膜ＤＢが形成されていた箇所での研磨が抑制されることにより、ゲート電極ＧＥ２において過剰に研磨される部分が生じにくくなり、ゲート電極ＧＥ２にディッシングが発生しにくくなる。
ステップＳ２１の研磨工程を終了した段階で、本実施の形態と上記検討例とで、ゲート電極ＧＥ２の厚みについて比べてみる。上記検討例の場合において、ステップＳ２１の研磨工程を終了した段階でのゲート電極ＧＥ２の厚みの最小値を、最小厚みＴ１とする。ここで、最小厚みＴ１は、ゲート電極ＧＥ２において、厚みが最も薄い部分での厚みである。この最小厚みＴ１は、上記図６８に示されている。ゲート電極ＧＥ２にディッシングが生じた場合には、ゲート電極ＧＥ２は中央部（平面視での中央部）で厚みが薄くなるため、最小厚みＴ１は、ゲート電極ＧＥ２の中央部付近での厚みに対応することになる。なお、ゲート電極ＧＥ２の厚みは、半導体基板ＳＢの主面に略垂直な方向での厚み（寸法）に対応している。
一方、本実施の形態の場合において、ステップＳ２１の研磨工程を終了した段階でのゲート電極ＧＥ２の厚みの最小値を、最小厚みＴ２とする。ここで、最小厚みＴ２は、ゲート電極ＧＥ２において、厚みが最も薄い部分での厚みである。この最小厚みＴ２は、上記３９や図４１に示されている。本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ゲート電極ＧＥ２におけるディッシングを防止するとともに、ゲート電極ＧＥ２の最小厚みＴ２を、上記最小厚みＴ１よりも大きくすることができる（すなわちＴ２＞Ｔ１）。すなわち、本実施の形態と上記検討例とでステップＳ２１の研磨工程をダミーゲート電極ＤＧが露出するまで行った場合、本実施の形態でのゲート電極ＧＥ２の最小厚みＴ２は、上記検討例でのゲート電極ＧＥ２の最小厚みＴ１よりも大きくなる（Ｔ２＞Ｔ１）。
このため、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ステップＳ２１の研磨工程において、ゲート電極ＧＥ２におけるディッシングを防止するとともに、ゲート電極ＧＥ２の最小厚みＴ２を大きくすることができる。
また、上記検討例では、ステップＳ２１の研磨工程でゲート電極ＧＥ２にディッシングが発生し、ステップＳ２５の研磨工程で、ゲート電極ＧＥ２のディッシングの程度が増加してしまう。それに対して、本実施の形態では、ステップＳ２１の研磨工程でゲート電極ＧＥ２におけるディッシングを防止できたことで、ステップＳ２５の研磨工程を終了した段階で、ゲート電極ＧＥ２にディッシングが生じていないか、あるいはディッシングが生じていてもそのディッシングの程度を、上記検討例の場合よりも小さくすることができる。
ステップＳ２５の研磨工程を終了した段階で、本実施の形態と上記検討例とで、ゲート電極ＧＥ２の厚みについて比べてみる。上記検討例の場合において、ステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２の厚みの最小値を、最小厚みＴ３とする。ここで、最小厚みＴ３は、ゲート電極ＧＥ２において、厚みが最も薄い部分での厚みである。この最小厚みＴ３は、上記図７２に示されている。ゲート電極ＧＥ２にディッシングが生じた場合には、ゲート電極ＧＥ２は中央部（平面視での中央部）で厚みが薄くなるため、最小厚みＴ３は、ゲート電極ＧＥ２の中央部付近での厚みに対応することになる。上記検討例の場合は、ゲート電極ＧＥ２におけるディッシングの程度は、ステップＳ２１の研磨工程を終了した段階よりもステップＳ２５の研磨工程を終了した段階の方が大きくなっている。そして、最小厚みＴ３は、上記最小厚みＴ１よりも小さくなっている（すなわちＴ３＜Ｔ１）。
一方、本実施の形態の場合において、ステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２の厚みの最小値を、最小厚みＴ４とする。ここで、最小厚みＴ４は、ゲート電極ＧＥ２において、厚みが最も薄い部分での厚みである。この最小厚みＴ４は、上記図５１に示されている。本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ステップＳ２１の研磨工程を終了した段階でのゲート電極ＧＥ２の最小厚みＴ２を、上記検討例の場合の最小厚みＴ１よりも大きくすることができる（すなわちＴ２＞Ｔ１）。このため、ステップＳ２５の研磨工程でゲート電極ＧＥ２が研磨されたとしても、ステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２の最小厚みＴ４は、上記検討例の場合の最小厚みＴ３よりも大きくすることができる（すなわちＴ４＞Ｔ３）。すなわち、本実施の形態の場合のステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２の最小厚みＴ４は、最小厚みＴ２以下（すなわちＴ４≦Ｔ２）であるが、上記検討例の場合の最小厚みＴ３よりも大きく（すなわちＴ４＞Ｔ３）することができる。
このため、本実施の形態では、上記検討例に比べて、ステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２におけるディッシングを抑制または防止でき、また、ステップＳ２５の研磨工程を終了した段階でのゲート電極ＧＥ２の厚み（特に最小厚みＴ４）を大きくすることができる。従って、ゲート電極ＧＥ２が薄くなってしまうことによるゲート電極ＧＥ２の抵抗の増加を抑制または防止することができる。このため、半導体装置の性能を向上することができる。例えば、ゲート電極ＧＥ２を有するＭＩＳＦＥＴの動作速度を向上することができる。また、ゲート電極ＧＥ２が薄くなってしまうことによるゲート電極ＧＥ２の断線を防止することができる。このため、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ステップＳ２１の研磨工程でゲート電極ＧＥ２が研磨されても、ゲート電極ＧＥ２において、絶縁膜ＤＢの直下に位置していた部分は、それ以外の部分に比べて、研磨量が抑えられる（研磨量が少なくなる）。このため、ステップＳ２１の研磨工程を終了した段階で、ゲート電極ＧＥ２の上面は、平坦にならずに、絶縁膜ＤＢを形成していた領域（すなわち絶縁膜ＤＢの直下に位置していた領域）が盛り上がった状態になりやすい。しかしながら、このような状態になっていても、ステップＳ２５の研磨工程を行うと、ゲート電極ＧＥ２の上面が研磨されることにより、ステップＳ２１の研磨工程を終了した段階よりも、ゲート電極ＧＥ２の上面は平坦に近くなる。
また、ステップＳ２５の研磨工程を終了した段階で、ゲート電極ＧＥ２の上面が平坦にならずに、絶縁膜ＤＢを形成していた領域でゲート電極ＧＥ２の上面が盛り上がった状態になっていたとしても、悪影響は生じにくい。それに対して、上記検討例の場合のように、ゲート電極ＧＥ２にディッシングが発生した場合は、悪影響が大きい。これは、ゲート電極ＧＥ２が薄くなってしまうと、ゲート電極ＧＥ２の抵抗の増加や、あるいは断線が懸念されるが、ゲート電極ＧＥ２が厚いことでは、そのような懸念が発生しないためである。つまり、ゲート電極ＧＥ２が過剰に研磨されてしまうと問題が発生するが、ゲート電極ＧＥ２の研磨を抑制することは問題の発生にはつながらない。このため、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成することにより、ゲート電極ＧＥ２が過剰に研磨されてしまうのを抑制または防止している。
また、ゲート電極ＧＥは、メタルゲート電極であることが好ましい。これにより、ゲート電極ＧＥ３を有するＭＩＳＦＥＴの性能を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、ゲート電極ＧＥ３をメタルゲート電極とするためには、上記金属膜ＭＥは、一層の金属膜からなる単層膜とするか、あるいは、最下層に金属膜を有する積層膜とする必要がある。金属膜ＭＥを複数の層を積層した積層膜とする場合は、最下層は金属膜であることが必要だが、最下層以外は、金属膜であっても金属膜でなくてもよく、多結晶シリコン膜を用いることも可能である。なお、ここで言う金属膜とは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。
また、本実施の形態では、ステップＳ１４およびステップＳ１６で半導体基板ＳＢにソース・ドレイン領域を形成してから、ステップＳ２２でダミーゲート電極ＤＧを除去し、ダミーゲート電極ＤＧが除去された領域（上記溝ＴＲに対応）にメタルゲート電極であるゲート電極ＧＥ３を形成している。このため、ソース・ドレイン領域を形成した後に行う活性化アニール（上記ステップＳ１７の熱処理に対応）の後にメタルゲート電極であるゲート電極ＧＥ３を形成することになるため、メタルゲート電極に対して活性化アニールのような高温の負荷が加わらずにすみ、メタルゲート電極をゲート電極とするＭＩＳＦＥＴの特性を向上させたり、あるいは、特性のばらつきを抑制することができる。
また、本実施の形態は、ゲート電極ＧＥ２（第１ゲート電極）のゲート長方向の寸法（上記寸法Ｌ４に対応）が、ダミーゲート電極ＤＧのゲート長方向の寸法（上記寸法Ｌ２に対応）よりも大きい場合に適用すれば、効果が大きい。また、本実施の形態は、ゲート電極ＧＥ２（第１ゲート電極）の面積（平面視での面積）が、ダミーゲート電極ＤＧの面積（平面視での面積）よりも大きい場合に適用すれば、効果が大きい。これは、ＣＭＰ法などを用いた研磨処理において、あるパターンにディッシングが生じる現象は、そのパターンが大きいほど起きやすくなるからである。すなわち、上記検討例において、ゲート電極ＧＥ２の寸法が大きいほど、ステップＳ２１の研磨工程やステップＳ２５の研磨工程において、ゲート電極ＧＥ２にディッシングが生じる可能性は高くなる。それに対して、本実施の形態では、ゲート電極ＧＥ２が大きくても、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成することにより、ゲート電極ＧＥ２にディッシングが生じるのを抑制または防止することができる。このため、本実施の形態は、ゲート電極ＧＥ２の寸法が大きい場合に適用すれば、その効果は極めて大きい。この観点で、本実施の形態は、ゲート電極ＧＥ２のゲート長方向の寸法（上記寸法Ｌ４に対応）が、ダミーゲート電極ＤＧのゲート長方向の寸法（上記寸法Ｌ２に対応）よりも大きい場合に適用すれば、効果が大きい。また、本実施の形態は、ゲート電極ＧＥ２の面積（平面視での面積）が、ダミーゲート電極ＤＧの面積（平面視での面積）よりも大きい場合に適用すれば、効果が大きい。また、本実施の形態は、ゲート電極ＧＥ２のゲート長方向の寸法（上記寸法Ｌ４に対応）が５００ｎｍ以上の場合に適用すれば、効果が大きい。
また、本実施の形態は、ゲート電極ＧＥ２とダミーゲート電極ＤＧとが、同層のシリコン膜ＰＳ１により形成される場合に適用すれば、効果が大きい。ゲート電極ＧＥ２とダミーゲート電極ＤＧとが同層のシリコン膜ＰＳ１により形成される場合、形成されたゲート電極ＧＥ２とダミーゲート電極ＤＧとは、その高さがほぼ同じになる。このため、ステップＳ２１の研磨工程でダミーゲート電極ＤＧを露出させると、ゲート電極ＧＥ２も露出して、ゲート電極ＧＥ２にディッシングが生じる虞がある。それに対して、本実施の形態では、ゲート電極ＧＥ２の高さがダミーゲート電極ＤＧとほぼ同じであっても、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ゲート電極ＧＥ２にディッシングが生じるのを抑制または防止することができる。また、ダミーゲート電極ＤＧがシリコン膜により形成されていることにより、ステップＳ２２でダミーゲート電極ＤＧを的確に除去しやすくなる。また、ゲート電極ＧＥ２がシリコン膜により形成されていることにより、ゲート電極ＧＥ２を有するＭＩＳＦＥＴＱ３の信頼性を向上させることができる。
また、本実施の形態では、ゲート電極ＧＥ２上にディッシング防止用の絶縁膜ＤＢを形成するが、ダミーゲート電極ＤＧ上にはこの絶縁膜ＤＢは形成しないことが好ましい。これにより、ステップＳ２１の研磨工程で、ダミーゲート電極ＤＧの上面を的確に露出させることができ、ステップＳ２２でダミーゲート電極ＤＧを的確に除去することができるようになる。また、ダミーゲート電極ＤＧが除去された領域（上記溝ＴＲに対応）にゲート電極ＧＥ３を的確に形成することができるようになる。
また、ステップＳ２２では、ダミーゲート電極ＤＧは除去するが、ゲート電極ＧＥ１、ゲート電極ＧＥ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは除去しないことが好ましい。これにより、ダミーゲート電極ＤＧを除去した領域（上記溝ＴＲに対応）にゲート電極ＧＥ３を的確に形成することができるようになるとともに、ゲート電極ＧＥ１、ゲート電極ＧＥ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが除去されてしまうことに伴う不具合（例えばゲート抵抗の増加など）を防止することができる。
また、本実施の形態では、ステップＳ２２でダミーゲート電極ＤＧを除去した後で、かつ、ステップＳ２４でゲート電極ＧＥ３形成用の導電膜（ここでは金属膜ＭＥ）を形成する前に、ステップＳ２３で高誘電率絶縁膜である絶縁膜ＨＫを形成することが好ましい。これにより、ゲート電極ＧＥ３を有するＭＩＳＦＥＴＱ１のゲート絶縁膜を、高誘電率ゲート絶縁膜とすることができる。そうすることで、高誘電率ゲート絶縁膜を適用しない場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
また、本実施の形態では、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を形成し、ダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２を形成し、ゲート電極ＧＥ１上にキャップ絶縁膜ＣＰ３を形成し、ゲート電極ＧＥ２上にキャップ絶縁膜ＣＰ４を形成しているが、これらキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略することも可能である。キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略する場合は、上記ステップＳ６の絶縁膜ＩＬ１形成工程を省略すればよい。その場合、ステップＳ７では、パターニングされたシリコン膜ＰＳ１により制御ゲート電極ＣＧが形成されるが、その制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１は形成されておらず、また、上記積層膜ＬＦ１は、絶縁膜ＩＬ１を含んでいない。また、その場合、上記ステップＳ１３では、パターニングされたシリコン膜ＰＳ１によりダミーゲート電極ＤＧおよびゲート電極ＧＥ１，ＧＥ２が形成されるが、それらの上にキャップ絶縁膜ＣＰ２，ＣＰ３，ＣＰ４は形成されていない。
キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合には、ゲート電極ＧＥ２上にキャップ絶縁膜ＣＰ４が形成されているため、上記絶縁膜ＤＢは、ゲート電極ＧＥ２に接して形成されるのではなく、ゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４上に絶縁膜ＤＢが形成される。すなわち、絶縁膜ＤＢは、ゲート電極ＧＥ２上のキャップ絶縁膜ＣＰ４に接して形成され、ゲート電極ＧＥ２には接しない。つまり、絶縁膜ＤＢは、ゲート電極ＧＥ２上に、キャップ絶縁膜ＣＰ４を介して形成されることになる。一方、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略した場合には、ゲート電極ＧＥ２上にキャップ絶縁膜ＣＰ４は形成されていないため、上記絶縁膜ＤＢは、ゲート電極ＧＥ２上に直接的に形成されることになり、絶縁膜ＤＢはゲート電極ＧＥ２に接することになる。
キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合には、ダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が形成されているため、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３だけでなく、ダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２も研磨されて除去されることで、ダミーゲート電極ＤＧが露出される。つまり、ステップＳ２１の研磨工程で、絶縁膜ＩＬ３だけでなく、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４も研磨される。一方、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略した場合には、ダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が形成されていないため、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３が研磨されて除去されることで、ダミーゲート電極ＤＧが露出される。
本実施の形態は、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合と形成しない場合のどちらも適用することができる。
但し、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合には、次のような効果を得ることができる。すなわち、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合には、上記ステップＳ１９でソース・ドレイン領域上に金属シリサイド層ＳＬを形成する際に、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２上には金属シリサイド層ＳＬが形成されないようにすることができる。このため、ステップＳ２１の研磨工程では、金属シリサイド層ＳＬが研磨されないで済むことになる。研磨工程で金属シリサイド層ＳＬが研磨されると、スクラッチが生じる虞がある。キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成すれば、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２上に金属シリサイド層ＳＬが形成されないようにすることができるため、ステップＳ２１の研磨工程でスクラッチが発生するのを的確に防止することができる。
また、本実施の形態では、半導体基板ＳＢ上に、ＭＩＳＦＥＴＱ３用のゲート電極ＧＥ２（第１ゲート電極）とＭＩＳＦＥＴＱ１用のダミーゲート電極ＤＧを形成するだけでなく、ＭＩＳＦＥＴＱ２（第３ＭＩＳＦＥＴ）用のゲート電極ＧＥ１（第３ゲート電極）も形成している。ゲート電極ＧＥ１のゲート長方向の寸法（上記寸法Ｌ３に対応）は、ゲート電極ＧＥ２のゲート長方向の寸法（上記寸法Ｌ４に対応）よりも小さい。上記ステップＳ１８でゲート電極ＧＥ２上には上記絶縁膜ＤＢを形成しているが、ゲート電極ＧＥ１上には上記絶縁膜ＤＢは形成していない。
ゲート電極ＧＥ１のゲート長方向の寸法（上記寸法Ｌ３に対応）は、ゲート電極ＧＥ２のゲート長方向の寸法（上記寸法Ｌ４に対応）よりも小さいため、ゲート電極ＧＥ２にディッシングの懸念があっても、ゲート電極ＧＥ１にはディッシングの問題は生じにくい。このため、ゲート長方向の寸法が大きく、ディッシングの問題が生じやすいゲート電極ＧＥ２については、ゲート電極ＧＥ２上に上記絶縁膜ＤＢを形成することでディッシングの発生を抑制または防止し、一方、ゲート長方向の寸法が小さく、ディッシングの問題が生じにくいゲート電極ＧＥ１については、ゲート電極ＧＥ１上に上記絶縁膜ＤＢを形成しないようにしている。このように、ゲート電極ＧＥ１とゲート電極ＧＥ２にそれぞれ適した対策を施すことで、半導体装置の性能の向上や製造歩留まりの向上を図ることができる。
また、ゲート電極ＧＥ２（第１ゲート電極）とダミーゲート電極ＤＧとゲート電極ＧＥ１（第３ゲート電極）とは、同層のシリコン膜ＰＳ１により形成される。これにより、半導体装置の製造工程数を低減でき、また、半導体装置を製造しやすくすることができる。ステップＳ２１の研磨工程では、ダミーゲート電極ＤＧが露出されるとともに、ゲート電極ＧＥ１も露出される。
ゲート電極ＧＥ２とダミーゲート電極ＤＧとゲート電極ＧＥ１とが同層のシリコン膜ＰＳ１により形成される場合、形成されたゲート電極ＧＥ２とダミーゲート電極ＤＧとゲート電極ＧＥ１は、その高さがほぼ同じになる。このため、ステップＳ２１の研磨工程でダミーゲート電極ＤＧを露出させると、ゲート電極ＧＥ１も露出することになる。しかしながら、ゲート電極ＧＥ１のゲート長方向の寸法（上記寸法Ｌ３に対応）は、ゲート電極ＧＥ２のゲート長方向の寸法（上記寸法Ｌ４に対応）よりも小さいため、ステップＳ２１でゲート電極ＧＥ１が露出されても、ゲート電極ＧＥ１にはディッシングの問題は生じにくい。一方、ゲート長方向の寸法が大きなゲート電極ＧＥ２については、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成したことにより、ゲート電極ＧＥ２にディッシングが生じるのを抑制または防止することができる。また、ダミーゲート電極ＤＧがシリコン膜により形成されていることにより、ステップＳ２２でダミーゲート電極ＤＧを的確に除去しやすくなる。また、ゲート電極ＧＥ２とゲート電極ＧＥ１とがシリコン膜により形成されていることにより、ゲート電極ＧＥ２を有するＭＩＳＦＥＴＱ３とゲート電極ＧＥ１を有するＭＩＳＦＥＴＱ２の信頼性を向上させることができる。
また、本実施の形態では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成し、この絶縁膜ＤＢをディッシング防止パターンとして機能させている。このため、ステップＳ２１の研磨工程では、絶縁膜ＩＬ３の研磨速度よりも絶縁膜ＤＢ（第１膜）の研磨速度が小さくなる条件（研磨条件）で、絶縁膜ＩＬ３を研磨する必要がある。研磨速度は、例えば、使用する研磨液（スラリ）などにより調整することができる。
絶縁膜ＩＬ３が単体膜（単層の膜）である場合には、絶縁膜ＩＬ３とは異なる材料により絶縁膜ＤＢを形成し、絶縁膜ＩＬ３を構成する単体膜の研磨速度よりも絶縁膜ＤＢの研磨速度が小さくなる条件で、ステップＳ２１で絶縁膜ＩＬ３を研磨すればよい。例えば、絶縁膜ＩＬ３を酸化シリコン膜の単体膜とした場合は、絶縁膜ＤＢは酸化シリコン以外の材料（例えば窒化シリコン）により形成し、絶縁膜ＩＬ３（酸化シリコン膜）の研磨速度よりも絶縁膜ＤＢ（窒化シリコン膜）の研磨速度が小さくなるような条件（研磨条件）で、ステップＳ２１の研磨工程を行えばよい。
また、絶縁膜ＩＬ３が、絶縁膜ＩＬ４と絶縁膜ＩＬ４上に形成されかつ絶縁膜ＩＬ４よりも厚い絶縁膜ＩＬ５との積層膜からなる場合は、絶縁膜ＤＢは絶縁膜ＩＬ５とは異なる材料により形成し、ステップＳ２１では、絶縁膜ＩＬ５よりも絶縁膜ＤＢが研磨されにくい条件で絶縁膜ＩＬ３を研磨すればよい。
また、絶縁膜ＩＬ３が、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜からなる場合（すなわち上記絶縁膜ＩＬ４が窒化シリコン膜からなり、かつ上記絶縁膜ＩＬ５が酸化シリコン膜からなる場合）は、ステップＳ２１では、酸化シリコン膜（絶縁膜ＩＬ５）よりも絶縁膜ＤＢが研磨されにくい条件で絶縁膜ＩＬ３を研磨すればよい。
また、絶縁膜ＩＬ３が、窒化シリコン膜（絶縁膜ＩＬ４）と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜（絶縁膜ＩＬ５）との積層膜からなる場合で、かつ絶縁膜ＤＢが窒化シリコンからなる場合は、ステップＳ２１では、酸化シリコン（絶縁膜ＩＬ５）よりも窒化シリコン（絶縁膜ＤＢ，ＩＬ４）が研磨されにくい条件で絶縁膜ＩＬ３を研磨すればよい。
絶縁膜ＩＬ３が複数の絶縁膜を積層した積層膜からなる場合は、その積層膜の研磨速度の平均よりも、絶縁膜ＤＢの研磨速度が小さくなる条件で、ステップＳ２１で絶縁膜ＩＬ３を研磨することが好ましい。また、絶縁膜ＩＬ３が複数の絶縁膜を積層した積層膜からなる場合は、その積層膜における主たる絶縁膜（積層膜を構成する複数の絶縁膜のうちで最も厚みが厚い絶縁膜に対応）の研磨速度よりも、絶縁膜ＤＢの研磨速度が小さくなる条件で、ステップＳ２１で絶縁膜ＩＬ３を研磨することが好ましい。
このようにすることで、ゲート電極ＧＥ２上に部分的に形成した絶縁膜ＤＢを、ディッシング防止パターンとして的確に機能させることができる。なお、ＡよりもＢが研磨されにくいことは、Ａの研磨速度よりもＢの研磨速度が小さくなることに対応している。
また、ステップＳ２１の研磨工程では、絶縁膜ＤＢの研磨速度がゲート電極ＧＥ２の研磨速度よりも小さくなる条件で研磨を行えば更に好ましく、これにより、絶縁膜ＤＢを設けたことによるゲート電極ＧＥ２のディッシング防止効果を、更に高めることができる。
また、絶縁膜ＤＢは、ゲート電極ＧＥ２上に部分的に形成するため、絶縁膜ＤＢを形成した段階で、ゲート電極ＧＥ２は、絶縁膜ＤＢの直下に位置する部分と、絶縁膜ＤＢの直下に位置しない部分とを有している。このため、ステップＳ２１の研磨工程では、ゲート電極ＧＥ２の少なくとも一部が露出される。但し、ステップＳ２１の研磨工程でゲート電極ＧＥ２が露出されなかったとしても、ダミーゲート電極ＤＧが露出されていればよく、製造工程上の不具合は生じない。
また、絶縁膜ＤＢは、ディッシング防止パターンとして機能させるものであり、絶縁性は必須ではないため、絶縁材料で形成されていなくともよい。但し、絶縁膜ＤＢは、絶縁材料からなる（すなわち絶縁性を有する）ことが、より好ましく、これにより、絶縁膜ＤＢ形成時に不要な材料が残存したとしても、例えば上記絶縁膜ＩＬ２の不要な部分が除去しきれずに残存したとしても、その残存物は導電材料ではなく絶縁材料からなるため、不具合が生じにくくなる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造工程の管理が行いやすくなる。
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれシリコンからなることが好ましい。この理由は、次のようなものである。すなわち、不揮発性メモリは、電荷保持特性が重要である。不揮発性メモリのメモリセルを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをメタルゲート電極にすると、メタルゲート電極の金属が電荷蓄積膜（ここでは絶縁膜ＭＺ）に拡散して、電荷保持特性が低下する懸念がある。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをシリコンからなるシリコンゲート電極とすることで、そのような懸念はなくなり、不揮発性メモリのメモリセルの信頼性を向上させることができる。
また、本実施の形態では、同じ半導体基板ＳＢに、不揮発性メモリと、メタルゲートトランジスタ（ここではＭＩＳＦＥＴＱ１）と、ディッシング防止パターンである絶縁膜ＤＢを形成するＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ３）と、ディッシング防止パターンである絶縁膜ＤＢを形成しないＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）とを形成する場合について説明した。
他の形態として、ディッシング防止パターンである絶縁膜ＤＢを形成しないＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）を省略する場合もあり得る。その場合、ディッシング防止パターンである絶縁膜ＤＢを形成しないＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）は、メタルゲートトランジスタ（ここではＭＩＳＦＥＴＱ１）に置き換えればよい。すなわち、不揮発性メモリと、ディッシング防止パターンである絶縁膜ＤＢを形成するＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ３）と以外のＭＩＳＦＥＴは、メタルゲートトランジスタ（ここではＭＩＳＦＥＴＱ１）とすることも可能である。
また、更に他の形態として、不揮発性メモリの形成を省略する場合もあり得る。その場合、上記ステップＳ５でシリコン膜ＰＳ１を形成し、上記ステップＳ６で絶縁膜ＩＬ１を形成した後、上記ステップＳ７〜Ｓ１２を省略し、上記ステップＳ１３で積層膜ＬＦ１をパターニングすることにより積層体ＬＭ２，ＬＭ３，ＬＭ４を形成すればよい。その後は、上記ステップＳ１５（サイドウォールスペーサ形成工程）およびそれ以降の工程を行う。
また、更に他の形態として、不揮発性メモリの形成を省略し、かつ、ディッシング防止パターンである絶縁膜ＤＢを形成しないＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）を省略する場合もあり得る。その場合、上記ステップＳ５でシリコン膜ＰＳ１を形成し、上記ステップＳ６で絶縁膜ＩＬ１を形成した後、上記ステップＳ７〜Ｓ１２を省略し、上記ステップＳ１３で積層膜ＬＦをパターニングすることにより積層体ＬＭ２，ＬＭ４を形成すればよい。その後は、上記ステップＳ１５（サイドウォールスペーサ形成工程）およびそれ以降の工程を行う。
（実施の形態２）
上記実施の形態１では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成することをｚ説明したが、本実施の形態２では、ゲート電極ＧＥ２上への絶縁膜ＤＢの配置の具体例について説明する。
上記実施の形態１では、ゲート電極ＧＥ２上に部分的に絶縁膜ＤＢを形成することをｚ説明したが、本実施の形態２では、ゲート電極ＧＥ２上への絶縁膜ＤＢの配置の具体例について説明する。
図７３は、本実施の形態２の半導体装置の要部平面図であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの平面図が示されている。また、図７４および図７５は、本実施の形態２の半導体装置の要部断面図であり、図７３のＤ１−Ｄ１線の断面図が図７４にほぼ対応し、図７３のＤ２−Ｄ２線の断面図が図７５にほぼ対応している。なお、図７４および図７５の断面図では、簡略化のために、絶縁膜ＩＬ３を上記絶縁膜ＩＬ４と上記絶縁膜ＩＬ５とに分けずに、単に絶縁膜ＩＬ３として示しているが、絶縁膜ＩＬ３は、上記実施の形態１と同様の積層膜とすることもできる。
本実施の形態２の半導体装置の製造工程は、上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略する。また、メモリ形成領域１Ａとメタルゲートトランジスタ形成領域１Ｂと低耐圧ＭＩＳＦＥＴ形成領域１Ｃの構成については、本実施の形態２も上記実施の形態１と同様であるため、ここではその図示および説明は省略し、高耐圧ＭＩＳＦＥＴ形成領域１Ｄについてだけ図示と説明を行う。
本実施の形態２においても、高耐圧ＭＩＳＦＥＴ形成領域１ＤにおけるＭＩＳＦＥＴＱ３の構成は、上記実施の形態１と基本的には同じである。
すなわち、図７３〜図７５に示されるように、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢに、素子分離領域ＳＴで規定された活性領域ＡＣがあり、その活性領域ＡＣにはｐ型ウエルＰＷ４が形成されている。そして、半導体基板ＳＢ上にゲート電極ＧＥ２が形成されている。平面視において、ゲート電極ＧＥ２は活性領域ＡＣと重なる部分と重ならない部分とを有し、その活性領域ＡＣは、ゲート電極ＧＥ２と重なる部分と重ならない部分とを有している。図７３の場合は、ゲート電極ＧＥ２は、平面視において、２つの活性領域ＡＣを跨ぐように形成されている。ゲート電極ＧＥ２と活性領域ＡＣ（ｐ型ウエルＰＷ４）との間には、ゲート絶縁膜として機能する絶縁膜ＧＩ２が介在している。また、活性領域ＡＣ（ｐ型ウエルＰＷ４）には、ＬＤＤ構造のソース・ドレイン領域を構成するｎ−型半導体領域ＥＸ５およびｎ＋型半導体領域ＳＤ５が形成されている。ｎ＋型半導体領域ＳＤ５上には金属シリサイド層ＳＬが形成されている。
ゲート電極ＧＥ２は、サイドウォールスペーサＳＷを介して絶縁膜ＩＬ３に埋め込まれた状態となっており、ゲート電極ＧＥ２上を含む絶縁膜ＩＬ３上には絶縁膜ＩＬ６が形成されている。絶縁膜ＩＬ６上には絶縁膜ＩＬ７が形成され、絶縁膜ＩＬ７の配線溝に配線Ｍ１が埋め込まれている。ｎ＋型半導体領域ＳＤ５上には、絶縁膜ＩＬ６および絶縁膜ＩＬ３を貫通するコンタクトホールＣＴが形成され、このコンタクトホールＣＴにはプラグＰＧが埋め込まれ、このプラグＰＧを介して、ｎ＋型半導体領域ＳＤ５は配線Ｍ１と電気的に接続されている。また、ゲート電極ＧＥ２上には、絶縁膜ＩＬ６を貫通するコンタクトホールＣＴ（ＣＴ１）が形成され、このコンタクトホールＣＴ（ＣＴ１）にはプラグＰＧが埋め込まれ、このプラグＰＧを介して、ゲート電極ＧＥ２は配線Ｍ１と電気的に接続されている。ゲート電極ＧＥ２上に形成するコンタクトホールＣＴを、符号ＣＴ１を付して、コンタクトホールＣＴ１と称することとする。このため、コンタクトホールＣＴ１は、ゲート電極ＧＥ２上に形成され、ゲート電極ＧＥ２に接続するためのプラグＰＧを埋め込むコンタクトホールＣＴと言うことができる。
図７６および図７７は、本実施の形態２の半導体装置の製造工程中の要部平面図であり、図７３と同じ平面領域が示されているが、図７６および図７７には、上記ステップＳ１８で絶縁膜ＤＢを形成した段階が示されている。但し、ステップＳ１８で絶縁膜ＤＢを形成した段階では、コンタクトホールＣＴおよびプラグＰＧはまだ形成されていないが、理解を簡単にするために、図７６および図７７では、後で形成されるコンタクトホールＣＴおよびプラグＰＧも図示してある。また、図７６および図７７は、平面図であるが、理解を簡単にするために絶縁膜ＤＢにハッチングを付してある。なお、図７６と図７７とでは、ゲート電極ＧＥ２上に形成した絶縁膜ＤＢのパターン（平面形状）が相違している。
上記実施の形態１で説明したように、上記ステップＳ１８において、絶縁膜ＤＢは、平面視で、ゲート電極ＧＥ２全体を覆うように形成するのではなく、ゲート電極ＧＥ２上に部分的に形成する。すなわち、ゲート電極ＧＥ２は、平面視で、絶縁膜ＤＢで覆われる部分と覆われない部分とを有している。つまり、ステップＳ１８で絶縁膜ＤＢを形成したときに、ゲート電極ＧＥ２は、その上に絶縁膜ＤＢが形成された部分と、その上に絶縁膜ＤＢが形成されていない部分とを有している。換言すれば、ステップＳ１８で絶縁膜ＤＢを形成したときに、ゲート電極ＧＥ２は、絶縁膜ＤＢの直下に位置する部分と、絶縁膜ＤＢの直下に位置しない部分とを有している。なお、ゲート電極ＧＥ２上にキャップ絶縁膜ＣＰ４を形成していた場合は、絶縁膜ＤＢはキャップ絶縁膜ＣＰ４上に形成される。
絶縁膜ＤＢの形成領域の具体例が図７６と図７７に示されている。なお、図７６や図７７を参照して以下に説明する絶縁膜ＤＢのパターン（平面形状）は、平面視でのパターン（平面形状）である。また、ゲート幅は、絶縁膜ＤＢを配置するゲート電極ＧＥ２のゲート幅のことであり、ゲート長は、そのゲート電極ＧＥ２のゲート長のことである。
まず、図７６の場合について説明する。ステップＳ１８でゲート電極ＧＥ２上に形成した絶縁膜ＤＢは、例えば図７６に示されるようなパターンとすることができる。
すなわち、絶縁膜ＤＢの平面形状は、例えば線状のパターン（平面形状）とすることができ、その場合、延在方向の寸法が、延在方向と直交する方向の寸法よりも大きくなっている。図７６の場合は、線状のパターンの絶縁膜ＤＢは、ゲート幅方向（ゲート電極ＧＥ２のゲート幅方向）に延在している。線状のパターンの絶縁膜ＤＢの延在方向の寸法は、ゲート電極ＧＥ２の寸法（ここではゲート幅方向の寸法）の過半を占める大きさ、すなわち、ゲート電極ＧＥ２の寸法（ここではゲート幅方向の寸法）の半分よりも大きな大きさとなっている。
また、ゲート電極ＧＥ２上に、線状のパターンの絶縁膜ＤＢを複数配置することもでき、この場合、線状のパターンの延在方向に直交する方向に隣り合うように並んで配置することができる。図７６の場合は、ゲート幅方向に延在する線状のパターンの絶縁膜ＤＢが、ゲート長方向に隣り合うように並んで配置されている。すなわち、図７６の場合は、ストライプ状のパターンの絶縁膜ＤＢが、ゲート電極ＧＥ２上に形成されている。また、図７６では、線状のパターンの絶縁膜ＤＢが３つ並んで配置されているが、配置する数は、必要に応じて変更可能である。また、１つのゲート電極ＧＥ２上に線状のパターンの絶縁膜ＤＢを３つ以上配置する場合は、線状のパターンの絶縁膜ＤＢの間隔は、ほぼ均等とすることが好ましい。
次に、図７７の場合について説明する。ステップＳ１８でゲート電極ＧＥ２上に形成した絶縁膜ＤＢは、例えば図７７に示されるようなパターンとすることができる。
すなわち、絶縁膜ＤＢの平面形状は、例えば格子状のパターン（平面形状）とすることができる。図７７の場合は、ゲート電極ＧＥ２のゲート幅方向に延在する複数の線状のパターンと、ゲート電極ＧＥ２のゲート長方向に延在する複数の線状のパターンとが交差することにより構成された格子状のパターンの絶縁膜ＤＢが、ゲート電極ＧＥ２上に形成されている。
図７６の場合や図７７の場合のように、平面視において、絶縁膜ＤＢが形成されている領域と形成されていない領域とが、ゲート電極ＧＥ２の上面全体にほぼ均等に割り当てられていることが好ましい。また、平面視において、ゲート電極ＧＥ２上に形成した絶縁膜ＤＢ２の総面積は、そのゲート電極ＧＥ２の面積の半分未満とすることができる。
ゲート電極ＧＥ２上に形成する絶縁膜ＤＢのパターンは、種々変更することができるが、コンタクトホールＣＴ１の形成位置と、絶縁膜ＤＢの形成位置とに対して、次のような工夫を施すことが望ましい。
すなわち、図７６と図７７の両者に共通するように、ステップＳ１８での絶縁膜ＤＢの形成位置と、上記ステップＳ２７でのコンタクトホールＣＴ１の形成位置とが、平面視で重ならないようにすることが好ましい。すなわち、上記ステップＳ２７でゲート電極ＧＥ２上に形成するコンタクトホールＣＴ１の形成位置は、ステップＳ１８で絶縁膜ＤＢを形成した位置と平面視で重ならないようにすることが好ましい。つまり、ステップＳ１８で絶縁膜ＤＢを形成したときに絶縁膜ＤＢと平面視で重ならなかった部分のゲート電極ＧＥ２上に、ステップＳ２７でコンタクトホールＣＴ１を形成することが好ましい。これにより、ステップＳ２７でコンタクトホールＣＴ１を形成する際に、たとえゲート電極ＧＥ２上に絶縁膜ＤＢの一部が残存していたとしても、その絶縁膜ＤＢの残存部と重ならない位置にコンタクトホールＣＴ１を形成することになるため、絶縁膜ＤＢの残存部がコンタクトホールＣＴ１の形成に悪影響を及ぼすのを防止することができる。このため、ゲート電極ＧＥ２上にコンタクトホールＣＴ１をより的確に形成することができるようになる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
（実施の形態３）
本実施の形態３では、ディッシング防止パターン（絶縁膜ＤＢ）と、金属シリサイド層ＳＬの形成を防止するシリサイドブロック膜（絶縁膜ＤＢ２）とを、同じ膜により同工程で形成する場合について説明する。
本実施の形態３では、ディッシング防止パターン（絶縁膜ＤＢ）と、金属シリサイド層ＳＬの形成を防止するシリサイドブロック膜（絶縁膜ＤＢ２）とを、同じ膜により同工程で形成する場合について説明する。
図７８〜図８３は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｄの断面図が示されている。なお、図８３の断面図では、簡略化のために、絶縁膜ＩＬ３を上記絶縁膜ＩＬ４と上記絶縁膜ＩＬ５とに分けずに、単に絶縁膜ＩＬ３として示しているが、絶縁膜ＩＬ３は、上記実施の形態１と同様の積層膜とすることもできる。
本実施の形態３の半導体装置の製造工程は、ステップＳ１８の絶縁膜ＤＢ形成工程とステップＳ１９の金属シリサイド層ＳＬ形成工程以外は、上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略する。また、メモリ形成領域１Ａとメタルゲートトランジスタ形成領域１Ｂと低耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける製造工程は、本実施の形態３も上記実施の形態１と同様であるため、ここではその図示および説明は省略し、高耐圧ＭＩＳＦＥＴ形成領域１Ｄについてだけ図示と説明を行う。
本実施の形態３でも、上記ステップＳ１８（絶縁膜ＤＢ形成工程）よりも前の工程を行う。それから、ステップＳ１８の絶縁膜ＤＢ形成工程を、次のように行う。
すなわち、まず、本実施の形態３でも、上記実施の形態１と同様に、図７８に示されるように、半導体基板ＳＢの主面上（主面全面上）に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ２を形成（堆積）する。それから、図７９に示されるように、絶縁膜ＩＬ２上に、フォトリソグラフィ法を用いて、レジストパターンとしてフォトレジストパターンＰＲ１を形成する。図７９は、フォトレジストパターンＰＲ１を形成した段階の高耐圧ＭＩＳＦＥＴ形成領域１Ｄの断面図であり、上記図２８および図２９と同じ工程段階に対応している。
本実施の形態３が上記実施の形態１と相違しているのは、フォトレジストパターンＰＲ１の形成位置である。すなわち、上記実施の形態１では、フォトレジストパターンＰＲ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおける絶縁膜ＤＢ形成予定領域に形成されていた。それに対して、本実施の形態３では、フォトレジストパターンＰＲ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｄにおける絶縁膜ＤＢ形成予定領域と絶縁膜ＤＢ２形成予定領域とに形成されている。つまり、絶縁膜ＤＢ２形成予定領域にもフォトレジストパターンＰＲ１を形成した点が、上記実施の形態１と相違している。
それから、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングしてパターニングすることにより、パターニングされた絶縁膜ＩＬ２からなる絶縁膜ＤＢと、パターニングされた絶縁膜ＩＬ２からなる絶縁膜ＤＢ２とを形成する。このときのエッチングについては、絶縁膜ＤＢだけでなく絶縁膜ＤＢ２も形成されること以外は、本実施の形態３も上記実施の形態１と同様に行うことができる。その後、フォトレジストパターンＰＲ１を除去する。図８０には、この段階が示されている。図８０は、上記図３０および図３１と同じ工程段階に対応している。このようにして、本実施の形態３において、ステップＳ１８の絶縁膜ＤＢを形成する工程が行われる。
本実施の形態３においても、絶縁膜ＤＢは積層体ＬＭ４上に形成され、この絶縁膜ＤＢについては、本実施の形態３も上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略する。
しかしながら、本実施の形態３では、ステップＳ１８で絶縁膜ＤＢ２も形成される。この絶縁膜ＤＢ２は、金属シリサイド層ＳＬの形成を防止するシリサイドブロック膜として機能させるものである。この絶縁膜ＤＢ２を形成した点が、本実施の形態３と上記実施の形態１との相違点である。図８０の場合は、絶縁膜ＤＢ２は、ソース・ドレイン用のｎ＋型半導体領域ＳＤ５上に部分的に形成されている。すなわち、絶縁膜ＤＢ２は、ｎ＋型半導体領域ＳＤ５全体上ではなく、ｎ＋型半導体領域ＳＤ５の一部上に形成されており、サイドウォールスペーサＳＷで覆われていない領域において、ｎ＋型半導体領域ＳＤ５は、絶縁膜ＤＢ２で覆われた部分と覆われない部分とを有している。
次に、ステップＳ１９の金属シリサイド層ＳＬ形成工程を次のように行う。
すなわち、図８１に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の上面（表面）上を含む半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、金属膜ＭＭを形成（堆積）する。図８１は、上記図３２および図３３と同じ工程段階に対応している。この段階で、本実施の形態３が、上記実施の形態１と相違しているのは、本実施の形態３では、絶縁膜ＤＢ２がｎ＋型半導体領域ＳＤ５上に部分的に形成されているため、金属膜ＭＭとｎ＋型半導体領域ＳＤ５との間に絶縁膜ＤＢ２が介在している点である。すなわち、本実施の形態３では、ｎ＋型半導体領域ＳＤ５の上面は、絶縁膜ＤＢ２で覆われていない部分は金属膜ＭＭに接するが、絶縁膜ＤＢ２で覆われている部分は金属膜ＭＭに接していない状態になっている。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の各上層部分（表層部分）を金属膜ＭＭと反応させる。これにより、図８２に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜ＭＭをウェットエッチングなどにより除去する。図８２にはこの段階の断面図が示されている。図８２は、上記図３４および図３５と同じ工程段階に対応している。また、未反応の金属膜ＭＭを除去した後に、更に熱処理を行うこともできる。
この段階で、本実施の形態３が、上記実施の形態１と相違しているのは、本実施の形態３では、絶縁膜ＤＢ２がｎ＋型半導体領域ＳＤ５上に部分的に形成されているため、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ５の上面全体に形成されるのではなく、ｎ＋型半導体領域ＳＤ５の上面のうち、絶縁膜ＤＢ２で覆われていない部分にだけ形成される点である。すなわち、本実施の形態３では、ｎ＋型半導体領域ＳＤ５の上面のうち、絶縁膜ＤＢ２で覆われていない部分には金属シリサイド層ＳＬが形成されるが、絶縁膜ＤＢ２で覆われている部分には金属シリサイド層ＳＬは形成されない。
以降の工程は、本実施の形態３も上記実施の形態１と同様である。すなわち、上記ステップＳ２０で上記絶縁膜ＩＬ３を形成し、上記ステップＳ２１の研磨工程を行い、上記ステップＳ２２で上記ダミーゲート電極ＤＧを除去し、上記ステップＳ２３で上記絶縁膜ＨＫを形成し、上記ステップＳ２４で上記金属膜ＭＥを形成し、上記ステップＳ２５の研磨工程を行う。それから、上記ステップＳ２６で上記絶縁膜ＩＬ６を形成し、上記ステップＳ２７で上記コンタクトホールＣＴを形成し、上記ステップＳ２８で上記プラグＰＧを形成し、上記ステップＳ２９で上記絶縁膜ＩＬ７および上記配線Ｍ１を形成する。これにより、図８３の構造が得られる。図８３は、上記図５８および図５９と同じ工程段階に対応している。
本実施の形態３では、ステップＳ１８でディッシング防止パターンとしての絶縁膜ＤＢを積層体ＬＭ４上に形成する際に、金属シリサイド層ＳＬの形成を防止するシリサイドブロック膜としての絶縁膜ＤＢ２も形成している。この絶縁膜ＤＢ２は、ステップＳ１９で金属シリサイド層ＳＬを形成する際に、金属シリサイド層ＳＬの形成を防止したい領域に形成する。すなわち、金属膜ＭＭを形成する直前の段階でシリコン領域（Ｓｉ基板領域やポリシリコン領域）の露出部があると、そこには金属シリサイド層ＳＬが形成されてしまうことになるため、シリコン領域（Ｓｉ基板領域やポリシリコン領域）の露出部であって、金属シリサイド層ＳＬを形成したくない領域には、絶縁膜ＤＢ２を形成しておく。これにより、絶縁膜ＤＢ２で覆われたシリコン領域（Ｓｉ基板領域やポリシリコン領域）には金属シリサイド層ＳＬが形成されないようにすることができる。
例えば、図８０に示されるように、ソース・ドレイン領域であるｎ＋型半導体領域ＳＤ５の一部上に絶縁膜ＤＢ２が形成される。これにより、ステップＳ１９で金属シリサイド層ＳＬを形成する際に、図８２に示されるように、絶縁膜ＤＢ２が形成された部分のｎ＋型半導体領域ＳＤ５（すなわち絶縁膜ＤＢ２で覆われた部分のｎ＋型半導体領域ＳＤ５）上には金属シリサイド層ＳＬが形成されないようにすることができる。
高耐圧用のＭＩＳＦＥＴＱ３のソース・ドレイン領域であるｎ＋型半導体領域ＳＤ５の一部上に絶縁膜ＤＢ２を形成し、それによって絶縁膜ＤＢ２が形成された部分のｎ＋型半導体領域ＳＤ５上には金属シリサイド層ＳＬが形成されないようにすることで、ＭＩＳＦＥＴＱ３の耐圧を向上させることができる。
すなわち、ｎ＋型半導体領域ＳＤ５の全体上に金属シリサイド層ＳＬを形成した場合は、ｎ＋型半導体領域ＳＤ５上に形成したコンタクトホールＣＴに埋め込まれたプラグＰＧ（以下ｎ＋型半導体領域ＳＤ５上のプラグＰＧと称する）と、ｎ＋型半導体領域ＳＤ５に隣接するｎ−型半導体領域ＥＸ５との間が、金属シリサイド層ＳＬを介して低抵抗で電気的に接続される。しかしながら、ＭＩＳＦＥＴＱ３の耐圧を高めるためには、ｎ＋型半導体領域ＳＤ５上のプラグＰＧと、ｎ＋型半導体領域ＳＤ５に隣接するｎ−型半導体領域ＥＸ５との間の抵抗を、ある程度確保した方が良い場合がある。このため、本実施の形態３を適用して、ｎ＋型半導体領域ＳＤ５全体ではなく、ｎ＋型半導体領域ＳＤ５の一部分上にだけ金属シリサイド層ＳＬを形成することで、ｎ＋型半導体領域ＳＤ５上のプラグＰＧと、ｎ＋型半導体領域ＳＤ５に隣接するｎ−型半導体領域ＥＸ５との間の抵抗を、ある程度確保することができ、ＭＩＳＦＥＴＱ３の耐圧を向上することが可能になる。
また、図８３に示されるように、コンタクトホールＣＴの形成予定位置には絶縁膜ＤＢ２を形成しないようにすることで、ｎ＋型半導体領域ＳＤ５の上面のうち、コンタクトホールＣＴの形成予定位置には金属シリサイド層ＳＬを形成しておくことが好ましい。これにより、ｎ＋型半導体領域ＳＤ５上のプラグＰＧは、ｎ＋型半導体領域ＳＤ５の上面に形成された金属シリサイド層ＳＬに接することができる。そして、ゲート電極ＧＥ２のゲート長方向でみたときに、ｎ＋半導体領域ＳＤ５上のプラグＰＧが接続された金属シリサイド層ＳＬと、ｎ−型半導体領域ＥＸ５との間に、絶縁膜ＤＢ２が形成されることで金属シリサイド層ＳＬの形成が防止された領域が存在することが好ましい。
また、本実施の形態３では、共通の絶縁膜ＩＬ２を用いて、ディッシング防止パターンとしての絶縁膜ＤＢと、シリサイドブロック膜としての絶縁膜ＤＢ２も形成している。このため、半導体装置の製造工程数を低減することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリ形成領域
１Ｂ メタルゲートトランジスタ形成領域
１Ｃ 低耐圧ＭＩＳＦＥＴ形成領域
１Ｄ 高耐圧ＭＩＳＦＥＴ形成領域
ＡＣ 活性領域
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ キャップ絶縁膜
ＣＴ コンタクトホール
ＤＢ，ＤＢ２ 絶縁膜
ＤＧ ダミーゲート電極
ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極
ＥＧ 側面
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５ ｎ−型半導体領域
ＧＩ１，ＧＩ２，ＨＫ 絶縁膜
ＬＦ，ＬＦ１ 積層膜
ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４ 積層体
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７ 絶縁膜
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＭ 金属膜
ＭＥ 金属膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＧ プラグ
ＰＲ１，ＰＲ２ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４ ｐ型ウエル
Ｑ１，Ｑ２，Ｑ３ ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ 溝
１Ｂ メタルゲートトランジスタ形成領域
１Ｃ 低耐圧ＭＩＳＦＥＴ形成領域
１Ｄ 高耐圧ＭＩＳＦＥＴ形成領域
ＡＣ 活性領域
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ キャップ絶縁膜
ＣＴ コンタクトホール
ＤＢ，ＤＢ２ 絶縁膜
ＤＧ ダミーゲート電極
ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極
ＥＧ 側面
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５ ｎ−型半導体領域
ＧＩ１，ＧＩ２，ＨＫ 絶縁膜
ＬＦ，ＬＦ１ 積層膜
ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４ 積層体
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７ 絶縁膜
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＭ 金属膜
ＭＥ 金属膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＧ プラグ
ＰＲ１，ＰＲ２ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４ ｐ型ウエル
Ｑ１，Ｑ２，Ｑ３ ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ 溝
Claims (17)
- （ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ＭＩＳＦＥＴ用の第１ゲート電極と第２ＭＩＳＦＥＴ用のダミーゲート電極とを形成する工程、
（ｃ）前記第１ゲート電極上に部分的に第１膜を形成する工程、
（ｄ）前記半導体基板上に、前記第１ゲート電極、前記ダミーゲート電極および前記第１膜を覆うように、絶縁膜を形成する工程、
（ｅ）前記絶縁膜を研磨することにより、前記ダミーゲート電極を露出させる工程、
（ｆ）前記（ｅ）工程後、前記ダミーゲート電極を除去する工程、
（ｇ）前記（ｆ）工程で前記ダミーゲート電極が除去された領域である溝を埋めるように、前記絶縁膜上に導電膜を形成する工程、
（ｈ）前記導電膜を研磨することにより、前記溝の外部の前記導電膜を除去し、前記溝内に前記導電膜を残すことで、前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
を有し、
前記（ｅ）工程では、前記絶縁膜の研磨速度よりも前記第１膜の研磨速度が小さくなる条件で前記絶縁膜を研磨する、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極のゲート長方向の寸法は、前記ダミーゲート電極のゲート長方向の寸法よりも大きい、半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
前記第１ゲート電極の面積は、前記ダミーゲート電極の面積よりも大きい、半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記第２ゲート電極はメタルゲート電極である、半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ダミーゲート電極上には前記第１膜は形成されない、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１ゲート電極は除去しない、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極および前記ダミーゲート電極は、同層のシリコン膜により形成される、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１膜は、絶縁材料からなる、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程後で、前記（ｇ）工程前に、
（ｆ１）前記溝の底部および側壁上を含む前記絶縁膜上に、高誘電率絶縁膜を形成する工程、
を含み、
前記（ｇ）工程では、前記溝を埋めるように、前記高誘電率絶縁膜上に前記導電膜を形成し、
前記（ｈ）工程では、前記導電膜および前記高誘電率絶縁膜を研磨することにより、前記溝の外部の前記導電膜および前記高誘電率絶縁膜を除去し、前記溝内に前記導電膜および前記高誘電率絶縁膜を残す、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程で形成された前記絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の酸化シリコン膜との積層膜からなり、
前記（ｅ）工程では、前記酸化シリコン膜よりも前記第１膜が研磨されにくい条件で前記絶縁膜を研磨する、半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第１膜は、窒化シリコンからなり、
前記（ｅ）工程は、酸化シリコンよりも窒化シリコンが研磨されにくい条件で前記絶縁膜を研磨する、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板上に、前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜との第１積層体と、前記ダミーゲート電極と前記ダミーゲート電極上の第２キャップ絶縁膜との第２積層体とが形成され、
前記（ｃ）工程では、前記第１積層体上に、部分的に前記第１膜が形成され、
前記（ｄ）工程では、前記半導体基板上に、前記第１積層体、前記第２積層体および前記第１膜を覆うように、前記絶縁膜が形成され、
前記（ｅ）工程では、前記絶縁膜および前記第２キャップ絶縁膜が研磨されることにより、前記ダミーゲート電極が露出される、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板上に、第３ＭＩＳＦＥＴ用の第３ゲート電極も形成され、
前記（ｃ）工程では、前記第１ゲート電極および前記第３ゲート電極上には前記第１膜は形成されず、
前記（ｄ）工程では、前記半導体基板上に、前記第１ゲート電極、前記ダミーゲート電極、前記第３ゲート電極および前記第１膜を覆うように、前記絶縁膜を形成し、
前記第３ゲート電極のゲート長方向の寸法は、前記第１ゲート電極のゲート長方向の寸法よりも小さい、半導体装置の製造方法。 - 請求項１３記載の半導体装置の製造方法において、
前記第１ゲート電極と前記ダミーゲート電極と前記第３ゲート電極とは、同層のシリコン膜により形成され、
前記（ｅ）工程では、前記第３ゲート電極も露出される、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記半導体基板に、前記第１ＭＩＳＦＥＴ用の第１ソース・ドレイン領域と、前記第２ＭＩＳＦＥＴ用の第２ソース・ドレイン領域とを形成する工程、
を更に有する、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ１）前記第１ソース・ドレイン領域上と前記第２ソース・ドレイン領域上とに、金属シリサイド層を形成する工程、
を更に有する、半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第２ソース・ドレイン領域の一部上にも前記第１膜が形成され、
前記（ｃ１）工程では、前記第１膜が形成された部分の前記第２ソース・ドレイン領域上には前記金属シリサイド層は形成されない、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013080783A JP2014204041A (ja) | 2013-04-08 | 2013-04-08 | 半導体装置の製造方法 |
| TW103104997A TW201440171A (zh) | 2013-04-08 | 2014-02-14 | 半導體裝置之製造方法 |
| US14/244,952 US20140302646A1 (en) | 2013-04-08 | 2014-04-04 | Method of manufacturing semiconductor device |
| CN201410136063.XA CN104103594A (zh) | 2013-04-08 | 2014-04-04 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013080783A JP2014204041A (ja) | 2013-04-08 | 2013-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014204041A true JP2014204041A (ja) | 2014-10-27 |
| JP2014204041A5 JP2014204041A5 (ja) | 2016-03-24 |
Family
ID=51654727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013080783A Withdrawn JP2014204041A (ja) | 2013-04-08 | 2013-04-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20140302646A1 (ja) |
| JP (1) | JP2014204041A (ja) |
| CN (1) | CN104103594A (ja) |
| TW (1) | TW201440171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017092290A (ja) * | 2015-11-11 | 2017-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9496276B2 (en) * | 2013-11-27 | 2016-11-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMP fabrication solution for split gate memory embedded in HK-MG process |
| JP6518485B2 (ja) | 2015-03-30 | 2019-05-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6450624B2 (ja) * | 2015-03-30 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| EP3179514B1 (en) * | 2015-12-11 | 2024-01-24 | IMEC vzw | Transistor device with reduced hot carrier injection effect |
| JP6683488B2 (ja) * | 2016-02-03 | 2020-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017139375A (ja) * | 2016-02-04 | 2017-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US10276587B2 (en) * | 2016-05-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | NVM memory HKMG integration technology |
| JP6591347B2 (ja) * | 2016-06-03 | 2019-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US11037830B2 (en) * | 2019-10-14 | 2021-06-15 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084314A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置とその製造方法 |
| US7220650B2 (en) * | 2004-04-09 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Sidewall spacer for semiconductor device and fabrication method thereof |
| US20060046523A1 (en) * | 2004-08-25 | 2006-03-02 | Jack Kavalieros | Facilitating removal of sacrificial layers to form replacement metal gates |
| US7394155B2 (en) * | 2004-11-04 | 2008-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Top and sidewall bridged interconnect structure and method |
| JP2009302269A (ja) * | 2008-06-13 | 2009-12-24 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US8536007B2 (en) * | 2012-02-22 | 2013-09-17 | Freescale Semiconductor, Inc. | Non-volatile memory cell and logic transistor integration |
| US9006045B2 (en) * | 2013-03-11 | 2015-04-14 | Globalfoundries Inc. | Transistor including a gate electrode extending all around one or more channel regions |
-
2013
- 2013-04-08 JP JP2013080783A patent/JP2014204041A/ja not_active Withdrawn
-
2014
- 2014-02-14 TW TW103104997A patent/TW201440171A/zh unknown
- 2014-04-04 CN CN201410136063.XA patent/CN104103594A/zh active Pending
- 2014-04-04 US US14/244,952 patent/US20140302646A1/en not_active Abandoned
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| JP2017536703A (ja) * | 2014-12-04 | 2017-12-07 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 同時に形成された低及び高電圧論理デバイスを有する不揮発性メモリアレイ |
| KR102050146B1 (ko) | 2014-12-04 | 2020-01-08 | 실리콘 스토리지 테크놀로지 인크 | 동시에 형성되는 저전압 및 고전압 로직 디바이스들을 구비한 비휘발성 메모리 어레이 |
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| US9768187B2 (en) | 2015-11-11 | 2017-09-19 | Renesas Electronics Corporation | Method of manufacturing split-gate non-volatile memory with hi-voltage and low-voltage peripheral circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104103594A (zh) | 2014-10-15 |
| TW201440171A (zh) | 2014-10-16 |
| US20140302646A1 (en) | 2014-10-09 |
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| A761 | Written withdrawal of application |
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|
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