JP6026919B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に適用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００３−２４３６１９号公報（特許文献１）には、不揮発性半導体記憶装置に関する技術が記載されている。また、特開２０１０−１０７１６号公報（特許文献２）には、ＣＭＰ法を用いて表面を平坦化する工程を有する半導体装置におけるダミーパターンに関する技術が記載されている。また、特開２０１２−６９８３７号公報（特許文献３）には、ＣＭＰ工程を有する半導体装置に関する技術が記載されている。
特開２００３−２４３６１９号公報 特開２０１０−１０７１６号公報 特開２０１２−６９８３７号公報
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の第１領域に形成された不揮発性メモリのメモリセルと前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法である。そして、前記半導体基板の主面上に第１の膜を形成する工程と、前記第１の膜をパターニングすることにより、前記メモリセルのゲート電極と第１膜パターンと第１ダミーゲート電極とを形成する工程と、前記第１膜パターンをパターニングすることにより、前記ＭＩＳＦＥＴのゲート電極と第２ダミーゲート電極とを形成する工程とを有している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
または、半導体装置の性能を向上させることができる。
若しくは、半導体装置の信頼性の向上と性能の向上の両方を実現することができる。
一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図４と同じ半導体装置の製造工程中の要部断面図である。 図４と同じ半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図７と同じ半導体装置の製造工程中の要部断面図である。 図７と同じ半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１０〜図１２と同じ半導体装置の製造工程中の要部平面図である。 図１３〜図１５と同じ半導体装置の製造工程中の要部平面図である。 図１６〜図１８と同じ半導体装置の製造工程中の要部平面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４〜図３６と同じ半導体装置の製造工程中の要部平面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３８と同じ半導体装置の製造工程中の要部断面図である。 図３８と同じ半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図４１と同じ半導体装置の製造工程中の要部断面図である。 図４１と同じ半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４１〜図４３と同じ半導体装置の製造工程中の要部平面図である。 図４４〜図４６と同じ半導体装置の製造工程中の要部平面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５２と同じ半導体装置の製造工程中の要部断面図である。 図５２と同じ半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５５と同じ半導体装置の製造工程中の要部断面図である。 図５５と同じ半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５８と同じ半導体装置の製造工程中の要部断面図である。 図５８と同じ半導体装置の製造工程中の要部断面図である。 図５８に続く半導体装置の製造工程中の要部断面図である。 図６１と同じ半導体装置の製造工程中の要部断面図である。 図６１と同じ半導体装置の製造工程中の要部断面図である。 図６１に続く半導体装置の製造工程中の要部断面図である。 図６４と同じ半導体装置の製造工程中の要部断面図である。 図６４と同じ半導体装置の製造工程中の要部断面図である。 図６４に続く半導体装置の製造工程中の要部断面図である。 図６７と同じ半導体装置の製造工程中の要部断面図である。 図６７と同じ半導体装置の製造工程中の要部断面図である。 図６７に続く半導体装置の製造工程中の要部断面図である。 図７０と同じ半導体装置の製造工程中の要部断面図である。 図７０と同じ半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の要部断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 一実施の形態である半導体装置の要部平面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図７７と同じ半導体装置の製造工程中の要部断面図である。 図７７と同じ半導体装置の製造工程中の要部断面図である。 図７７に続く半導体装置の製造工程中の要部断面図である。 図８０と同じ半導体装置の製造工程中の要部断面図である。 図８０と同じ半導体装置の製造工程中の要部断面図である。 図８０に続く半導体装置の製造工程中の要部断面図である。 図８３と同じ半導体装置の製造工程中の要部断面図である。 図８３と同じ半導体装置の製造工程中の要部断面図である。 図８３に続く半導体装置の製造工程中の要部断面図である。 図８６と同じ半導体装置の製造工程中の要部断面図である。 図８６と同じ半導体装置の製造工程中の要部断面図である。 図８６に続く半導体装置の製造工程中の要部断面図である。 図８９と同じ半導体装置の製造工程中の要部断面図である。 図８９と同じ半導体装置の製造工程中の要部断面図である。 図８９に続く半導体装置の製造工程中の要部断面図である。 図９２と同じ半導体装置の製造工程中の要部断面図である。 図９２と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態である半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図７２は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図４〜図７２のうち、図１９〜図２１、図３７、図４７および図４８は、平面図であり、それ以外は断面図である。
なお、図４、図７、図１０、図１３、図１６、図２２、図２５、図２８、図３１、図３４、図３８、図４１、図４４、図４９、図５２、図５５、図５８、図６１、図６４、図６７および図７０は、図１９〜図２１、図３７、図４７および図４８の平面図に示されるＡ−Ａ線の位置での断面図にほぼ対応している。従って、これらの断面図（図４など）には、メモリセル領域１Ａの要部断面図が示されており、ｎ＋型半導体領域ＳＤ２を共有する２つのメモリセル（不揮発性メモリのメモリセル）が半導体基板ＳＢに形成される様子が示されている。
また、図５、図８、図１１、図１４、図１７、図２３、図２６、図２９、図３２、図３５、図３９、図４２、図４５、図５０、図５３、図５６、図５９、図６２、図６５、図６８および図７１は、図１９〜図２１、図３７、図４７および図４８の平面図に示されるＢ−Ｂ線の位置での断面図にほぼ対応している。従って、これらの断面図（図５など）には、周辺回路領域１Ｂとダミー形成領域１Ｃの要部断面図が示されており、周辺回路領域１ＢにＭＩＳＦＥＴおよびダミーゲート電極ＤＧ２が、ダミー形成領域１Ｃにダミーゲート電極ＤＧ１が、それぞれ形成される様子が示されている。
また、図６、図９、図１２、図１５、図１８、図２４、図２７、図３０、図３３、図３６、図４０、図４３、図４６、図５１、図５４、図５７、図６０、図６３、図６６、図６９および図７２は、図１９〜図２１、図３７、図４７および図４８の平面図に示されるＣ−Ｃ線の位置での断面図にほぼ対応している。従って、これらの断面図（図６など）には、周辺回路領域１Ｂの要部断面図が示されており、周辺回路領域１ＢにＭＩＳＦＥＴおよびダミーゲート電極ＤＧ２が形成される様子が示されている。
また、図１９〜図２１、図３７、図４７および図４８は、同じ平面領域の異なる工程段階が示されており、平面図であるが、理解を簡単にするために、ハッチングを付してある。具体的には、図１９では、シリコン膜ＰＳ１にハッチングを付し、図２０では、フォトレジストパターンＰＲ１にハッチングを付してある。また、図２１では、パターニングされたシリコン膜ＰＳ１にハッチングを付してあり、すなわち、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａにハッチングを付してある。また、図３７では、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａにハッチングを付してある。また、図４７では、フォトレジストパターンＰＲ３にハッチングを付し、図４８では、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＥ、ダミーゲート電極ＤＧ１，ＤＧ２およびダミーパターンＤＰにハッチングを付してある。
なお、メモリセル領域１Ａは、半導体基板ＳＢ（の主面）において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢ（の主面）において、周辺回路が形成される予定の領域である。この周辺回路領域１Ｂにおいては、周辺回路の空きスペースや外周領域などにダミーゲート電極ＤＧ２を形成するため、周辺回路領域１Ｂは、半導体基板ＳＢ（の主面）において、周辺回路とダミーゲート電極ＤＧ２が形成される予定の領域とみなすこともできる。また、ダミー形成領域１Ｃは、半導体基板ＳＢ（の主面）において、ダミーゲート電極ＤＧ１が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとダミー形成領域１Ｃとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと周辺回路領域１Ｂとダミー形成領域１Ｃとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図４〜図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域を形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
次に、図７〜図９に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ４）。
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＩを熱酸化法により形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＩを、メモリセル領域１Ａの絶縁膜ＧＩとは別の工程で形成することもできる。
次に、図１０〜図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。また、シリコン膜ＰＳ１は、周辺回路領域１ＢにＭＩＳＦＥＴのゲート電極（後述のゲート電極ＧＥに対応）を形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧと後述のゲート電極ＧＥが形成される。
シリコン膜ＰＳ１は、半導体基板ＳＢの主面全面に形成される。このため、シリコン膜ＰＳ１は、メモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＩ上に形成されるとともに、素子分離領域ＳＴ上にも形成される。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
シリコン膜ＰＳ１を形成した後、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、ここでは図示しないけれども、周辺回路領域１Ｂ全体に形成される。それから、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａのシリコン膜ＰＳ１をｎ型のシリコン膜（ドープトポリシリコン膜）とする。すなわち、メモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜ＰＳ１が、ｎ型不純物が導入されたｎ型のシリコン膜となる。その後、そのフォトレジストパターンは除去する。メモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法で導入する際には、周辺回路領域１Ｂのシリコン膜ＰＳ１は、フォトレジストパターンで覆われていたため、不純物は導入されない。
このため、シリコン膜ＰＳ１をノンドープ（アンドープ）のシリコン膜として成膜してから、メモリセル領域１Ａのシリコン膜ＰＳ１にイオン注入法で不純物を導入した場合は、周辺回路領域１Ｂのシリコン膜ＰＳ１はノンドープのシリコン膜のままとなる。この場合は、後述のステップＳ６のパターニング工程で形成されたシリコン膜ＰＳ１ａも、ノンドープのシリコン膜となっている。しかしながら、その後に（好ましくは後述のステップＳ１１とステップＳ１２との間に）、シリコン膜ＰＳ１ａに対してイオン注入法で不純物が導入されるため、後で形成されるゲート電極ＧＥは、不純物が導入されたシリコン膜により形成されることになる。また、後で形成するダミーゲート電極ＤＧ１は、トランジスタのゲート電極としては機能しないため、ダミーゲート電極ＤＧ１には不純物が導入されていても、導入されていなくてもよい。このため、ダミー形成領域１Ｃのシリコン膜ＰＳ１には、不純物を導入してもしなくてもよい。
次に、シリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１を形成する（図１のステップＳ６）。制御ゲート電極ＣＧは、メモリセル領域１Ａに形成され、ダミーゲート電極ＤＧ１は、ダミー形成領域１Ｃに形成される。ステップＳ６のパターニング工程は、次のようにして行うことができる。
すなわち、まず、図１３〜図１５に示されるように、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１を形成する。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、シリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンＰＲ１を除去する。これにより、図１６〜図１８に示されるように、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされたシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ１が形成される。
ここで、図１９〜図２１は、半導体基板ＳＢの主面における同じ平面領域の異なる工程段階の平面図である。図１９には、ステップＳ５でシリコン膜ＰＳ１を形成した段階の平面図が示され、図２０には、ステップＳ６でフォトレジストパターンＰＲ１を形成した段階の平面図が示され、図２１には、ステップＳ６でシリコン膜ＰＳ１をパターニングしてからフォトレジストパターンＰＲ１を除去した段階の平面図が示されている。
フォトレジストパターンＰＲ１は、メモリセル領域１Ａに制御ゲート電極ＣＧ形成用の開口部ＯＰ１を有し、ダミー形成領域１Ｃにダミーゲート電極ＤＧ１形成用の開口部ＯＰ２を有している。開口部ＯＰ１は、制御ゲート電極ＣＧ形成予定領域を除くメモリセル領域１Ａ全体にわたって形成され、開口部ＯＰ２は、ダミーゲート電極ＤＧ１形成予定領域を除くダミー形成領域１Ｃ全体にわたって形成されている。開口部ＯＰ１，ＯＰ２は、周辺回路領域１Ｂには形成されていない。ステップＳ６では、開口部ＯＰ１，ＯＰ２から露出される部分のシリコン膜ＰＳ１が選択的にエッチングされて除去されることで、シリコン膜ＰＳ１がパターニングされる。このため、ステップＳ６でパターニングされたシリコン膜ＰＳ１（図２１でハッチングを付した領域）は、フォトレジストパターンＰＲ１（図２０でハッチングを付した領域）とほぼ同じ平面形状（パターン）を有している。
周辺回路領域１Ｂにおいては、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂ全体に形成されていた。このため、周辺回路領域１Ｂのシリコン膜ＰＳ１は、全体がフォトレジストパターンＰＲ１で覆われていた。従って、ステップＳ６において、周辺回路領域１Ｂでは、シリコン膜ＰＳ１のパターニングは行われず、周辺回路領域１Ｂのシリコン膜ＰＳ１全体が、エッチングざれずに残存する。周辺回路領域１Ｂ全体に残存するシリコン膜ＰＳ１を、符号ＰＳ１ａを付して、シリコン膜（シリコン膜パターン、導電膜パターン）ＰＳ１ａと称することとする。シリコン膜ＰＳ１ａは、周辺回路領域１Ｂ全体に形成されているが、メモリセル領域１Ａとダミーゲート電極ＤＧ１には形成されていない。シリコン膜ＰＳ１ａは、パターニングされたシリコン膜ＰＳ１からなり、シリコン膜パターン（導電膜パターン）とみなすこともできる。シリコン膜ＰＳ１ａは、周辺回路領域１Ｂ全体を覆うような大面積のパターンとして形成される。
一方、メモリセル領域１Ａでは、フォトレジストパターンＰＲ１は、制御ゲート電極ＣＧ形成予定領域に選択的に形成され、それ以外の領域には形成されない。このため、メモリセル領域１Ａのシリコン膜ＰＳ１は、制御ゲート電極ＣＧ形成予定領域はフォトレジストパターンＰＲ１で覆われていたが、それ以外の領域はフォトレジストパターンＰＲ１で覆われずに露出されていた。従って、ステップＳ６において、メモリセル領域１Ａでは、シリコン膜ＰＳ１のパターニングが行われ、パターニングされたシリコン膜ＰＳ１により制御ゲート電極ＣＧが形成されるとともに、それ以外のシリコン膜ＰＳ１は除去される。すなわち、ステップＳ６を行うと、メモリセル領域１Ａにおいては、制御ゲート電極ＣＧとなる部分以外のシリコン膜ＰＳ１は除去される。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧは一つ以上形成されるが、実際には、メモリセル領域１Ａには複数の制御ゲート電極ＣＧが形成される。
また、ダミー形成領域１Ｃでは、フォトレジストパターンＰＲ１は、ダミーゲート電極ＤＧ１形成予定領域に選択的に形成され、それ以外の領域には形成されない。このため、ダミー形成領域１Ｃのシリコン膜ＰＳ１は、ダミーゲート電極ＤＧ１形成予定領域はフォトレジストパターンＰＲ１で覆われていたが、それ以外の領域はフォトレジストパターンＰＲ１で覆われずに露出されていた。従って、ステップＳ６において、ダミー形成領域１Ｃでは、シリコン膜ＰＳ１のパターニングが行われ、パターニングされたシリコン膜ＰＳ１によりダミーゲート電極ＤＧ１が形成されるとともに、それ以外のシリコン膜ＰＳ１は除去される。すなわち、ステップＳ６を行うと、ダミー形成領域１Ｃにおいては、ダミーゲート電極ＤＧ１となる部分以外のシリコン膜ＰＳ１は除去される。ダミー形成領域１Ｃにおいて、ダミーゲート電極ＤＧ１は一つ以上形成されるが、実際には、ダミー形成領域１Ｃには複数のダミーゲート電極ＤＧ１が形成される。
半導体基板の主面において、ダミー形成領域１Ｃは一箇所以上に設けられるが、複数個所に設ければ、より好ましい。また、各ダミー形成領域１Ｃにおいて、ダミーゲート電極ＤＧ１は一つ以上形成されるが、ダミーゲート電極ＤＧ１を複数形成すれば、より好ましい。各ダミーゲート電極ＤＧ１の平面形状は、例えば矩形状とすることができる。
メモリセル領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
半導体基板ＳＢにおいて、ダミー形成領域１Ｃ全体に素子分離領域ＳＴを形成しておけば、ダミーゲート電極ＤＧ１は、素子分離領域ＳＴ上に形成されることになる。図１７には、ダミーゲート電極ＤＧ１を素子分離領域ＳＴ上に形成した場合が示されている。他の形態として、ダミー形成領域１Ｃの一部または全体に素子分離領域ＳＴを形成しないことも可能であり、その場合、素子分離領域ＳＴが形成されていない領域では、ダミーゲート電極ＤＧ１は、素子分離領域ＳＴ上ではなく、半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に絶縁膜ＧＩを介して形成されることになる。
シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域１Ｂの活性領域（素子分離領域ＳＴで規定された活性領域）は、シリコン膜ＰＳ１ａで覆われることになる。こうすることで、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
このように、ステップＳ６で、制御ゲート電極ＣＧとダミーゲート電極ＤＧ１とシリコン膜ＰＳ１ａとが形成される。ステップＳ６は、シリコン膜ＰＳ１をパターニングすることにより、制御ゲート電極ＣＧとダミーゲート電極ＤＧ１とシリコン膜（シリコン膜パターン）ＰＳ１ａを形成する工程とみなすこともできる。
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図２２〜図２４に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ７）。
周辺回路領域１Ｂでは、シリコン膜ＰＳ１ａが残存しているので、このシリコン膜ＰＳ１ａの表面（上面および側面）上にも絶縁膜ＭＺが形成される。また、ダミー形成領域１Ｃでは、ダミーゲート電極ＤＧ１が形成されているため、このダミーゲート電極ＤＧ１の表面（上面および側面）上にも絶縁膜ＭＺが形成される。このため、ステップＳ７において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリセル領域１Ａの制御ゲート電極ＣＧと周辺回路領域１Ｂのシリコン膜ＰＳ１ａとダミー形成領域１Ｃのダミーゲート電極ＤＧ１とを覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
なお、図面を見やすくするために、図２２〜図２４では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２２や図２４において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
次に、図２５〜図２７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ８）。ステップＳ８において、シリコン膜ＰＳ２は、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜ＰＳ１ａを覆うように、ダミー形成領域１Ｃにおいてはダミーゲート電極ＤＧ１を覆うように、形成される。
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。メモリセル領域１Ａのシリコン膜ＰＳ２は、ｎ型不純物が導入されていることが好ましいが、周辺回路領域１Ｂおよびダミー形成領域１Ｃのシリコン膜ＰＳ２は、後で除去するため、ｎ型不純物は導入されていても、導入されていなくてもよい。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、図２８〜図３０に示されるように、メモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成する（図２のステップＳ９）。
ステップＳ９のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜ＭＺを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２８に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成される。
シリコンスペーサＳＰは、導電体（ここではシリコン膜ＰＳ２）からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜ＰＳ１ａの側壁上と、ダミー形成領域１Ｃに形成されているダミーゲート電極ＤＧ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
ステップＳ９のシリコン膜ＰＳ２のエッチバック工程を行うことにより、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長、すなわちメモリゲート電極ＭＧのゲート長を調整することができる。
次に、シリコンスペーサＳＰを除去する（図２のステップＳ１０）。
ステップＳ１０のシリコンスペーサの除去工程は、例えば次のようにして行うことができる。すなわち、まず、図３１〜図３３に示されるように、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（レジストパターン）ＰＲ２を半導体基板ＳＢ上に形成する。それから、このフォトレジストパターンＰＲ２をエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する。その後、このフォトレジストパターンＰＲ２を除去する。これにより、図３４〜図３６に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンＰＲ２で覆われていたので、エッチングされずに残存する。
ここで、図３７は、上記図１９〜図２１と同じ平面領域を示す平面図であるが、図３７には、ステップＳ１０でシリコンスペーサＳＰを除去した段階の平面図が示されている。図３４および図３７に示されるように、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは、互いに隣り合っており、すなわち、半導体基板ＳＢの主面上に並んで配置されており、隣り合った状態で半導体基板ＳＢの主面上を一方向に延在している。但し、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在しているため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは接していない。
次に、図３８〜図４０に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１１）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図３８からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
なお、図３８において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１とその上の窒化シリコン膜ＭＺ２とその上の酸化シリコン膜ＭＺ３との積層膜からなる。
次に、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうち、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１ａにイオン注入法を用いてｎ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１ａをｎ型のシリコン膜（ドープトポリシリコン膜）とする。このときのイオン注入の際には、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域を露出し、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域とメモリセル領域１Ａ全体とダミー形成領域１Ｃ全体とを覆うようなフォトレジストパターン（図示せず）を形成しておき、それをイオン注入阻止マスクとして用いればよい。なお、ダミー形成領域１Ｃはイオン注入されても、されなくともよい。また、ｐチャネル型ＭＩＳＦＥＴも形成する場合は、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうち、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１ａにイオン注入法を用いてｐ型不純物を導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１ａをｐ型のシリコン膜（ドープトポリシリコン膜）とする。このときのイオン注入の際には、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域を露出し、周辺回路領域１Ｂのシリコン膜ＰＳ１ａのうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域とメモリセル領域１Ａ全体とダミー形成領域１Ｃ全体とを覆うようなフォトレジストパターン（図示せず）を形成しておき、それをイオン注入阻止マスクとして用いればよい。
ステップＳ１１（絶縁膜ＭＺの除去工程）の後で、ステップＳ１２（シリコン膜ＰＳ１ａのパターニング工程 ）の前に、上述のようにシリコン膜ＰＳ１ａに対してイオン注入を行って不純物を導入する。このため、このイオン注入を行う前までは、シリコン膜ＰＳ１ａには不純物が導入されていなくともよく、すなわちシリコン膜ＰＳ１ａは、ノンドープ（アンドープ）のシリコン膜であってもよい。
次に、シリコン膜ＰＳ１ａをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥおよびダミーゲート電極ＤＧ２を形成する（図２のステップＳ１２）。ステップＳ１２のパターニング工程は、例えば次のようにして行うことができる。
すなわち、まず、図４１〜図４３に示されるように、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ３を形成する。それから、このフォトレジストパターンＰＲ３をエッチングマスクとして用いて、シリコン膜ＰＳ１ａをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンＰＲ３を除去する。これにより、図４４〜図４６に示されるように、パターニングされたシリコン膜ＰＳ１ａからなるゲート電極ＧＥと、パターニングされたシリコン膜ＰＳ１ａからなるダミーゲート電極ＤＧ２が形成される。このとき、シリコン膜ＰＳ１ａの外周部も残存してダミーパターンＤＰとなる。
ここで、図４７および図４８は、上記図１９〜図２１および図３７と同じ平面領域を示す平面図であるが、図４７には、ステップＳ１２でフォトレジストパターンＰＲ３を形成した段階の平面図が示され、図４８には、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてからフォトレジストパターンＰＲ３を除去した段階の平面図が示されている。
メモリセル領域１Ａにおいては、フォトレジストパターンＰＲ３は、メモリセル領域１Ａ全体に形成されていた。このため、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、全体がフォトレジストパターンＰＲ３で覆われていた。従って、ステップＳ１２において、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、エッチングざれずに残存する。
また、ダミー形成領域１Ｃにおいては、フォトレジストパターンＰＲ３は、ダミー形成領域１Ｃ全体に形成されていた。このため、ダミー形成領域１Ｃのダミーゲート電極ＤＧ１は、フォトレジストパターンＰＲ３で覆われていた。従って、ステップＳ１２において、ダミー形成領域１Ｃでは、ダミーゲート電極ＤＧ１は、エッチングざれずに残存する。
一方、周辺回路領域１Ｂにおいては、フォトレジストパターンＰＲ３は、ゲート電極ＧＥ形成予定領域とダミーゲート電極ＤＧ２形成予定領域と外周部（外周領域）とに選択的に形成され、それ以外の領域には形成されない。このため、シリコン膜ＰＳ１ａは、ゲート電極ＧＥ形成予定領域とダミーゲート電極ＤＧ２形成予定領域と外周部とはフォトレジストパターンＰＲ３で覆われていたが、それ以外の領域はフォトレジストパターンＰＲ３で覆われずに露出されていた。従って、ステップＳ１２において、周辺回路領域１Ｂでは、シリコン膜ＰＳ１ａのパターニングが行われ、パターニングされたシリコン膜ＰＳ１ａによりゲート電極ＧＥとダミーゲート電極ＤＧ２とダミーパターンＤＰとが形成されるとともに、それ以外のシリコン膜ＰＳ１ａは除去される。すなわち、ステップＳ１２を行うと、ゲート電極ＧＥになる部分とダミーゲート電極ＤＧ２になる部分とダミーパターンＤＰになる部分と以外のシリコン膜ＰＳ１ａは除去される。周辺回路領域１Ｂにおいて、ゲート電極ＧＥは一つ以上形成されるが、実際には、周辺回路領域１Ｂには複数のゲート電極ＧＥが形成される。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧ２は一つ以上形成されるが、実際には、周辺回路領域１Ｂには複数のダミーゲート電極ＤＧ２が形成される。
また、周辺回路領域１Ｂにおいて、ＭＩＳＦＥＴだけでなく、ＭＩＳＦＥＴ以外の半導体素子も形成し、その半導体素子の構成要素をシリコン膜ＰＳ１ａにより形成することもできる。その場合は、その半導体素子の構成要素の形成予定領域にもフォトレジストパターンＰＲ３を形成しておき、ステップＳ１２でパターニングされたシリコン膜ＰＳ１ａにより、その半導体素子の構成要素を形成することもできる。ＭＩＳＦＥＴ以外の半導体素子としては、例えば抵抗素子や容量素子などがある。半導体素子が抵抗素子の場合は、ステップＳ１２でパターニングされたシリコン膜ＰＳ１ａにより、ポリシリコン抵抗素子を形成することができる。また、半導体素子が容量素子の場合は、ステップＳ１２でパターニングされたシリコン膜ＰＳ１ａにより、容量素子の電極を形成することができる。例えば、容量素子の上部電極を、ステップＳ１２でパターニングされたシリコン膜ＰＳ１ａにより形成し、絶縁膜ＧＩを容量絶縁膜とし、半導体基板ＳＢに形成しておいた不純物拡散層を、容量素子の下部電極とすることができる。
周辺回路領域１Ｂにおいて、パターニングされたシリコン膜ＰＳ１ａからなるゲート電極ＧＥが形成され、ゲート電極ＧＥは、ＭＩＳＦＥＴ用のゲート電極である。周辺回路領域１Ｂにおいて、ゲート電極ＧＥの下に残存する絶縁膜ＧＩが、ＭＩＳＦＥＴのゲート絶縁膜となる。従って、周辺回路領域１Ｂにおいて、シリコン膜ＰＳ１ａ（従ってシリコン膜ＰＳ１）からなるゲート電極ＧＥは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
周辺回路領域１Ｂにおいて、ゲート電極ＧＥで覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ１２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
半導体基板ＳＢにおいて、ダミーゲート電極ＤＧ２を形成する予定の領域には、素子分離領域ＳＴを形成しておけば、ダミーゲート電極ＤＧ２は、素子分離領域ＳＴ上に形成されることになる。図４５および図４６には、ダミーゲート電極ＤＧ２を素子分離領域ＳＴ上に形成した場合が示されている。他の形態として、ダミーゲート電極ＤＧ２を、素子分離領域ＳＴが形成されていない領域に形成することも可能であり、その場合、ダミーゲート電極ＤＧ２は、素子分離領域ＳＴ上ではなく、半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に絶縁膜ＧＩを介して形成されることになる。
また、フォトレジストパターンＰＲ３は、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１を覆うように形成することが好ましい。すなわち、平面視において、シリコン膜ＰＳ１ａの外周部がフォトレジストパターンＰＲ３で覆われるようにし、それによって、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１がフォトレジストパターンＰＲ３で覆われるようにすることが好ましい。これにより、シリコン膜ＰＳ１ａの外周部は、フォトレジストパターンＰＲ３で覆われているため、ステップＳ１２のパターニングではエッチングされずに残存し、ダミーパターンＤＰとなる。すなわち、ダミーパターンＤＰは、シリコン膜ＰＳ１ａの外周部が残存したものである。上述のように、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１は、素子分離領域ＳＴ上に位置していることが好ましいが、そうした場合は、ダミーパターンＤＰも素子分離領域ＳＴ上に位置することになる。なお、フォトレジストパターンＰＲ３が、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１を覆わない状態で上記のエッチングを行う場合も考え得るが、その場合、シリコン膜ＰＳ１ａの側壁に隣接する半導体基板ＳＢの表面（本実施の形態においては、素子分離領域ＳＴ）がエッチングにより削られ、その部分が低くなる、あるいは、意図せぬパーティクルなどが発生することにより、この後の工程での信頼性が低下することも考えられる。このようなことを避けるためには、本実施の形態のように、フォトレジストパターンＰＲ３は、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１を覆って、ダミーパターンＤＰを残すことが好ましい。
ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２は、例えば矩形状の平面形状を有している。一方、ダミーパターンＤＰは、シリコン膜ＰＳ１ａの外周部が残存したものであるので、連続的に延在したパターンとなっている。すなわち、平面視において、ダミーパターンＤＰは、線状のパターンであるが、延在方向での端部を有さずに、ある領域を囲む（一周する）ような連続的なパターン（平面形状）を有している。
なお、「平面視」とは、半導体基板ＳＢの主面に平行な平面で見た場合を言うものとする。
また、シリコン膜ＰＳ１ａの「外周部」とは、平面視において、シリコン膜ＰＳ１ａが形成されている領域と形成されていない領域との境界に沿った領域（部分）に対応している。すなわち、シリコン膜ＰＳ１ａの「外周部」とは、平面視において、シリコン膜ＰＳ１ａの側壁(側面)に沿った領域で、かつシリコン膜ＰＳ１ａの側壁(側面)に隣接する領域に対応している。
ダミー形成領域１Ｃが周辺回路領域１Ｂに囲まれている場合は、シリコン膜ＰＳ１ａは、ダミー形成領域１Ｃには形成されず、ダミー形成領域１Ｃを囲むように形成されることになるため、シリコン膜ＰＳ１ａの平面形状は、ダミー形成領域１Ｃ全体を開口する開口部を有したものとなる。また、シリコン膜ＰＳ１ａの平面形状は、メモリセル領域１Ａ全体を開口する開口部を有する場合もある。このような場合は、シリコン膜ＰＳ１ａにおいて、開口部（ダミー形成領域１Ｃ全体を開口する開口部やメモリセル領域１Ａ全体を開口する開口部）に沿った領域も、シリコン膜ＰＳ１ａの「外周部」に含むものとする。シリコン膜ＰＳ１ａが開口部（ダミー形成領域１Ｃ全体を開口する開口部やメモリセル領域１Ａ全体を開口する開口部）を有する場合は、その開口部の内壁（側壁）もシリコン膜ＰＳ１ａの側壁（側面）ＥＧ１であり、上記フォトレジストパターンＰＲ３を形成した際には、そのフォトレジストパターンＰＲ３で覆うことが好ましい。
このように、ステップＳ１２で、ゲート電極ＧＥとダミーゲート電極ＤＧ２とダミーパターンＤＰとが形成される。
このようにして、図４４〜図４６に示されるように、メモリセル領域１Ａにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、周辺回路領域１Ｂにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介してゲート電極ＧＥが形成された状態が得られる。このとき、ダミー形成領域１Ｃには、ダミーゲート電極ＤＧ１が形成されており、周辺回路領域１Ｂには、ダミーゲート電極ＤＧ２とダミーパターンＤＰも形成されている。
次に、図４９〜図５１に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する（図２のステップＳ１３）。
ステップＳ１３において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧがマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図５２〜図５４に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥの側壁上と、ダミーゲート電極ＤＧ１の側壁上と、ダミーゲート電極ＤＧ２の側壁上と、ダミーパターンＤＰの側壁上とに、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図２のステップＳ１４）。サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷは、側壁絶縁膜とみなすことができる。
ステップＳ１４のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜を形成（堆積）する。サイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。サイドウォールスペーサＳＷ形成用の絶縁膜は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＥ、ダミーゲート電極ＤＧ１，ＤＧ２およびダミーパターンＤＰを覆うように形成される。それから、サイドウォールスペーサＳＷ形成用の絶縁膜を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥの側壁上と、ダミーゲート電極ＤＧ１の側壁上とダミーゲート電極ＤＧ２の側壁上とダミーパターンＤＰの側壁上とに、選択的にサイドウォールスペーサＳＷ形成用の絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。
次に、図５５〜図５７に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する（図２のステップＳ１５）。
ステップＳ１５において、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１６）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成され、周辺回路領域１ＢにＭＩＳＦＥＴ（ここではｎチャネル型のＭＩＳＦＥＴ）が形成される。
次に、図５８〜図６０に示されるように、金属シリサイド層ＳＬを形成する（図３のステップＳ１７）。金属シリサイド層ＳＬは、次のようにして形成することができる。
すなわち、まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上面（表面）上を含む半導体基板ＳＢの主面全面上に、金属シリサイド層ＳＬ形成用の金属膜を形成する。金属シリサイド層ＳＬ形成用の金属膜は、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ダミーゲート電極ＤＧ１，ＤＧ２、ダミーパターンＤＰおよびサイドウォールスペーサＳＷを覆うように形成される。金属シリサイド層ＳＬ形成用の金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上層部分（表層部分）を金属シリサイド層ＳＬ形成用の金属膜と反応させる。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層（白金を含有するニッケルシリサイド層）などとすることができる。その後、未反応の金属膜（金属シリサイド層ＳＬ形成用の金属膜）をウェットエッチングなどにより除去する。図５８〜図６０にはこの段階の断面図が示されている。また、未反応の金属膜（金属シリサイド層ＳＬ形成用の金属膜）を除去した後に、更に熱処理を行うこともできる。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰ上には、金属シリサイド層ＳＬを形成してもしなくてもよい。ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰは、露出部を有した状態で上述の金属シリサイド層ＳＬ形成用の金属膜を形成した場合は、その露出部にも金属シリサイド層ＳＬが形成される。すなわち、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰは、その上面が露出した状態で上述の金属シリサイド層ＳＬ形成用の金属膜を形成すれば、その上面にも金属シリサイド層ＳＬが形成される。しかしながら、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰは、ゲート電極として機能させるものではないため、低抵抗化のために金属シリサイド層ＳＬを形成しなくともよい。このため、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰを絶縁膜で覆った状態にしてから、上述の金属シリサイド層ＳＬ形成用の金属膜を形成することで、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰ上には金属シリサイド層ＳＬが形成されないようにすることもできる。また、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２およびダミーパターンＤＰは、金属シリサイド層ＳＬが形成されたものと形成されないものとを混在させることもできる。
次に、図６１〜図６３に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ダミーゲート電極ＤＧ１，ＤＧ２、ダミーパターンＤＰおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜（絶縁膜）ＩＬ１を形成（堆積）する（図３のステップＳ１８）。
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
次に、図６４〜図６６に示されるように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図３のステップＳ１９）。これにより、層間絶縁膜ＩＬ１の上面の平坦性を高めることができる。
ステップＳ１８で層間絶縁膜ＩＬ１を成膜した段階では、層間絶縁膜ＩＬ１の上面には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ダミーゲート電極ＤＧ１，ＤＧ２、ダミーパターンＤＰおよびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている。ステップＳ１９で層間絶縁膜ＩＬ１の上面をＣＭＰ法などを用いて研磨することにより、層間絶縁膜ＩＬ１の上面を平坦化することができる。
次に、図６７〜図６９に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２０）。
ステップＳ２０では、例えば、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして、層間絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）することにより、層間絶縁膜ＩＬ１にコンタクトホールＣＴを形成することができる。コンタクトホールＣＴは、層間絶縁膜ＩＬ１を貫通するように形成される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２１）。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＴ内に埋め込まれて残存する主導体膜およびバリア導体膜からなるプラグＰＧが形成される。プラグＰＧは、コンタクトホールＣＴ内に埋め込まれた状態となっている。なお、図面の簡略化のために、図６７〜図６９では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図６７の断面図においては、ｎ＋型半導体領域ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図６９の断面図においては、ｎ＋型半導体領域ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ２２）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図７０〜図７２に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図７０〜図７２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（ｎ＋型半導体領域ＳＤ１）、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置の構造について説明する。
まず、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成例について、図７３および図７４を参照して説明する。
図７３は、本実施の形態の半導体装置の要部断面図であり、メモリセル領域１Ａの要部断面図が示されている。図７４は、メモリセルの等価回路図である。なお、上記図７０には、ｎ＋型半導体領域ＳＤ２を共有する２つのメモリセルが形成されている領域が示されているが、図７３および図７４には、そのうちの１つのメモリセルを示している。また、図７３では、図面を簡略化するために、上記図７０の構造のうち、層間絶縁膜ＩＬ１、絶縁膜ＩＬ２、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図７３に示されるように、上記メモリセル領域１Ａにおいて、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、メモリセル領域１Ａの半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されている。
図７３および図７４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図７３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部とメモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
また、図７３では図示を省略しているが、上記図７０に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として上記層間絶縁膜ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１には上記コンタクトホールＣＴが形成され、コンタクトホールＣＴ内に上記プラグＰＧが埋め込まれている。プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には上記絶縁膜ＩＬ２および上記配線Ｍ１が形成されている。
また、本実施の形態の半導体装置では、上記図７２に示されるように、周辺回路領域１Ｂに、ゲート電極ＧＥを有するＭＩＳＦＥＴが形成されている。このゲート電極ＧＥは、制御ゲート電極ＣＧを形成するのに用いたシリコン膜ＰＳ１により形成されている。このため、ゲート電極ＧＥは、制御ゲート電極ＣＧと同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。ゲート電極ＧＥは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜（ここでは絶縁膜ＧＩ）を介して形成されている。ゲート電極ＧＥを有するＭＩＳＦＥＴのソース・ドレイン領域は、上記ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより形成されており、ゲート電極ＧＥの下の絶縁膜ＧＩが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。
また、本実施の形態の半導体装置では、上記図７２に示されるように、周辺回路領域１Ｂには、ダミーゲート電極ＤＧ２も形成されている。ダミーゲート電極ＤＧ２は、ゲート電極ＧＥと同層の導電膜（ここではシリコン膜ＰＳ１ａ）により形成されている。すなわち、ダミーゲート電極ＤＧ２とゲート電極ＧＥは、同じ導電膜（シリコン膜ＰＳ１ａ）をパターニングすることにより形成されている。つまり、ゲート電極ＧＥとダミーゲート電極ＤＧ２は、制御ゲート電極ＣＧを形成するのに用いたシリコン膜ＰＳ１を使用して形成されている。このため、ゲート電極ＧＥだけでなく、ダミーゲート電極ＤＧ２も、制御ゲート電極ＣＧと同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。すなわち、制御ゲート電極ＣＧとゲート電極ＧＥとダミーゲート電極ＤＧ２とは、同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。
ダミーゲート電極ＤＧ２は、ゲート電極ＧＥと同層の導電膜（ここではシリコン膜ＰＳ１ａ）を用いて同工程で形成されたものであるが、トランジスタのゲート電極として機能するものではなく、ダミーの（擬似的な）ゲート電極である。すなわち、ダミーゲート電極ＤＧ２は、半導体素子の構成要素としては機能しない。このため、ダミーゲート電極ＤＧ２は、浮遊電位とされる。ダミーゲート電極ＤＧ２は、素子分離領域ＳＴ上または半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に形成されるが、基板領域（Ｓｉ基板領域）上に形成される場合は、ダミーゲート電極ＤＧ２と基板領域（Ｓｉ基板領域）との間には絶縁膜（ここでは絶縁膜ＧＩ）が介在している。
また、本実施の形態の半導体装置では、上記図７１に示されるように、ダミー形成領域１Ｃにダミーゲート電極ＤＧ１が、形成されている。ダミーゲート電極ＤＧ１は、制御ゲート電極ＣＧと同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。すなわち、制御ゲート電極ＣＧとダミーゲート電極ＤＧ１は、同じ導電膜（シリコン膜ＰＳ１）をパターニングすることにより形成されている。
従って、制御ゲート電極ＣＧとゲート電極ＧＥとダミーゲート電極ＤＧ２とダミーゲート電極ＤＧ１とは、同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。つまり、制御ゲート電極ＣＧとゲート電極ＧＥとダミーゲート電極ＤＧ２とダミーゲート電極ＤＧ１とは、いずれもシリコン膜ＰＳ１（パターニングされたシリコン膜ＰＳ１）によって形成されている。
ダミーゲート電極ＤＧ１は、制御ゲート電極ＣＧと同層の導電膜（ここではシリコン膜ＰＳ１）を用いて同工程で形成されたものであるが、トランジスタのゲート電極として機能するものではなく、ダミーの（擬似的な）ゲート電極である。すなわち、ダミーゲート電極ＤＧ１は、半導体素子の構成要素としては機能しない。このため、ダミーゲート電極ＤＧ１は、浮遊電位とされる。ダミーゲート電極ＤＧ１は、素子分離領域ＳＴ上または半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に形成されるが、基板領域（Ｓｉ基板領域）上に形成される場合は、ダミーゲート電極ＤＧ１と基板領域（Ｓｉ基板領域）との間には絶縁膜（ここでは絶縁膜ＧＩ）が介在している。
また、本実施の形態では、上記ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥとダミーゲート電極ＤＧ２を形成する際に、シリコン膜ＰＳ１ａの外周部を残存させることでダミーパターンＤＰを形成している。このため、本実施の形態の半導体装置においては、半導体基板ＳＢ上にダミーパターンＤＰも形成されている。
ダミーパターンＤＰは、ゲート電極ＧＥと同層の導電膜（ここではシリコン膜ＰＳ１ａ）を用いて同工程で形成されたものであるが、トランジスタのゲート電極として機能するものではない。すなわち、ダミーパターンＤＰは、半導体素子の構成要素としては機能しない。このため、ダミーパターンＤＰは、浮遊電位とされる。ダミーパターンＤＰは、ダミーの（擬似的な）ゲート電極、すなわちダミーゲート電極とみなすこともできる。
ダミーパターンＤＰは、ゲート電極ＧＥおよびダミーゲート電極ＤＧ２と同層の導電膜（ここではシリコン膜ＰＳ１ａ）により形成されている。すなわち、ダミーパターンＤＰとダミーゲート電極ＤＧ２とゲート電極ＧＥは、同じ導電膜（シリコン膜ＰＳ１ａ）をパターニングすることにより形成されている。つまり、ダミーパターンＤＰとゲート電極ＧＥとダミーゲート電極ＤＧ２は、制御ゲート電極ＣＧを形成するのに用いたシリコン膜ＰＳ１を使用して形成されている。このため、ゲート電極ＧＥ、ダミーゲート電極ＤＧ２およびダミーゲート電極ＤＧ１だけでなく、ダミーパターンＤＰも、制御ゲート電極ＣＧと同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。すなわち、制御ゲート電極ＣＧとゲート電極ＧＥとダミーゲート電極ＤＧ２とダミーゲート電極ＤＧ１とダミーパターンＤＰとは、同層の導電膜（ここではシリコン膜ＰＳ１）により形成されている。
ダミーパターンＤＰは、素子分離領域ＳＴ上または半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に形成されるが、素子分離領域ＳＴ上に形成される方が、より好ましい。ダミーパターンＤＰが基板領域（Ｓｉ基板領域）上に形成される場合は、ダミーゲート電極ＤＧ２と基板領域（Ｓｉ基板領域）との間には絶縁膜（ここでは絶縁膜ＧＩ）が介在している。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図７５を参照して説明する。
図７５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図７５の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図７３と図７４に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図７５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図７５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図７５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図７５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態の製造工程は、半導体基板ＳＢのメモリセル領域１Ａ（第１領域）に形成された不揮発性メモリのメモリセルと、半導体基板ＳＢの周辺回路領域１Ｂ（第２領域）に形成されたＭＩＳＦＥＴとを備える半導体装置の製造工程である。すなわち、本実施の形態の製造工程は、同じ半導体基板ＳＢに不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを形成するものである。
本実施の形態の製造工程では、半導体基板ＳＢの主面上に、不揮発性メモリの制御ゲート電極ＣＧ（第１ゲート電極）用でかつＭＩＳＦＥＴのゲート電極ＧＥ（第３ゲート電極）用の共通の膜である第１の膜としてシリコン膜ＰＳ１を形成する。それから、このシリコン膜ＰＳ１（第１の膜）をパターニングすることにより、メモリセル領域１Ａ（第１領域）に制御ゲート電極ＣＧ（第１ゲート電極）を形成し、ダミー形成領域１Ｃ（第３領域）にダミーゲート電極ＤＧ１（第１ダミーゲート電極）を形成し、周辺回路領域１Ｂ（第２領域）にシリコン膜ＰＳ１ａ（第１膜パターン）を形成する。それから、不揮発性メモリの制御ゲート電極ＣＧ（第１ゲート電極）に隣り合うメモリゲート電極ＭＧ（第２ゲート電極）を形成する。その後、シリコン膜ＰＳ１ａ（第１膜パターン）をパターニングすることにより、周辺回路領域１Ｂ（第２領域）にＭＩＳＦＥＴのゲート電極ＧＥ（第３ゲート電極）とダミーゲート電極ＤＧ２（第２ダミーゲート電極）を形成する。
本実施の形態の製造工程の主要な特徴のうちの一つは、不揮発性メモリのゲート電極（ここでは制御ゲート電極ＣＧ）と周辺回路のＭＩＳＦＥＴのゲート電極（ここではゲート電極ＧＥ）とは、共通の膜である第１の膜（ここではシリコン膜ＰＳ１）を用いて形成する。そして、この第１の膜（シリコン膜ＰＳ１）をパターニングすることにより不揮発性メモリのゲート電極（制御ゲート電極ＣＧ）を形成する際に、ダミーゲート電極ＤＧ１も一緒に形成することである。すなわち、同じ膜（ここではシリコン膜ＰＳ１）を用いて同工程で制御ゲート電極ＣＧとダミーゲート電極ＤＧ１とを形成する。これを第１の特徴と称することとする。
また、本実施の形態の主要な特徴のうちの他の一つは、第１の膜（シリコン膜ＰＳ１）をパターニングすることにより不揮発性メモリのゲート電極（制御ゲート電極ＣＧ）とダミーゲート電極ＤＧ１とを形成した際に、第１膜パターン（ここではシリコン膜ＰＳ１ａ）も形成する。そして、その後に、この第１膜パターン（シリコン膜ＰＳ１ａ）をパターニングすることによりＭＩＳＦＥＴのゲート電極（ここではゲート電極ＧＥ）を形成する際に、ダミーゲート電極ＤＧ２も一緒に形成することである。すなわち、同じ膜（ここではシリコン膜ＰＳ１ａ）を用いて同工程でゲート電極ＧＥとダミーゲート電極ＤＧ２とを形成する。これを第２の特徴と称することとする。
以下に、本実施の形態を採用するに至った技術的課題を述べるとともに、第１の特徴と第２の特徴の重要性について説明する。
半導体装置を製造する際には、層間絶縁膜を研磨する工程がある。本実施の形態では、上記ステップＳ１９の研磨工程が、これに相当している。半導体基板の主面にゲート電極のような凸状パターンを形成してから、この凸状パターンを覆うように層間絶縁膜を形成すると、下地の凸状パターンに応じた凸部または段差部が層間絶縁膜の上面に形成されてしまう。このため、その層間絶縁膜の上面をＣＭＰ法などにより研磨することで、層間絶縁膜の上面を平坦化する。これにより、その層間絶縁膜にコンタクトホールやそのコンタクトホールを埋め込むプラグを的確に形成することができるようになる。例えば、表面に凹凸が存在する状態でフォトリソグラフィを行うと、露光工程における解像不良の原因になるが、層間絶縁膜の上面を研磨することで、層間絶縁膜の上面の平坦性を高めることができるため、コンタクトホールを形成するためのフォトリソグラフィ工程や、その後のフォトリソグラフィ工程（配線溝を形成するためのフォトリソグラフィ工程など）を的確に行うことができる。
しかしながら、半導体装置においては、半導体基板の主面全体に半導体素子がまんべんなく敷き詰められているわけではない。すなわち、半導体基板の主面全体をみると、トランジスタなどの半導体素子が形成されている領域だけでなく、半導体素子が形成されていない領域も存在している。このため、半導体基板の主面のうち、半導体素子が形成されていないためにゲート電極のような凸状のパターンが形成されない領域では、層間絶縁膜を形成してからその層間絶縁膜の上面をＣＭＰ法などで研磨する工程を行うと、ディッシングなどの不具合が生じてしまう虞がある。これは、研磨後の層間絶縁膜の上面の平坦性を低下させてしまう。
そこで、半導体基板の主面において、半導体素子が形成されていない箇所に凸状パターンとしてダミーゲート電極（本実施の形態ではダミーゲート電極ＤＧ１，ＤＧ２）を配置する。これにより、ダミーゲート電極を設けなかった場合に比べて、研磨工程での不具合（ディッシングなど）を抑制または防止することができ、層間絶縁膜を研磨した後の上面の平坦性を高めることができる。
本実施の形態では、半導体基板ＳＢの主面上に、トランジスタのゲート電極として機能する制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥとを形成している。すなわち、半導体基板ＳＢの主面上に、不揮発性メモリ用の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、周辺回路のＭＩＳＦＥＴ用のゲート電極ＧＥとを形成している。しかしながら、トランジスタのゲート電極（ＣＧ，ＭＧ，ＧＥ）以外に、ダミーゲート電極ＤＧ１，ＤＧ２も半導体基板ＳＢの主面上に形成している。ダミーゲート電極ＤＧ１，ＤＧ２は、トランジスタのゲート電極として機能するものではなく、半導体素子の構成要素として機能するものではない。しかしながら、半導体基板ＳＢの主面上に、トランジスタのゲート電極（ＣＧ，ＭＧ，ＧＥ）だけでなく、ダミーゲート電極ＤＧ１，ＤＧ２も形成したことにより、研磨工程での不具合（ディッシングなど）を抑制または防止することができ、層間絶縁膜ＩＬ１膜を研磨した後の層間絶縁膜ＩＬ１の上面の平坦性を高めることができる。
すなわち、本実施の形態では、ダミーゲート電極ＤＧ１，ＤＧ２を形成したことにより、半導体素子が形成されていない箇所にもダミーゲート電極ＤＧ１，ＤＧ２のような凸状パターンを配置することができるため、ダミーゲート電極ＤＧ１，ＤＧ２を設けなかった場合に比べて、研磨工程での不具合（ディッシングなど）を抑制または防止することができる。このため、層間絶縁膜ＩＬ１膜を研磨した後の層間絶縁膜ＩＬ１の上面の平坦性を高めることができる。
このように、本実施の形態では、層間絶縁膜ＩＬ１の研磨工程に伴う不具合（ディッシングなど）を抑制または防止する効果を得るために、ダミーゲート電極ＤＧ１，ＤＧ２を導入している。
また、不揮発性メモリと周辺回路とが混載された半導体装置を製造する場合、周辺回路のＭＩＳＦＥＴのゲート電極を、不揮発性メモリのゲート電極と共通の膜を用いて形成すれば、半導体装置の製造工程数を低減することができる。
そこで、本実施の形態では、不揮発性メモリ用の制御ゲート電極ＣＧと周辺回路のＭＩＳＦＥＴ用のゲート電極ＧＥとを、共通の膜である第１の膜（ここではシリコン膜ＰＳ１）を用いて形成する。これにより、半導体装置の製造工程数を低減することができる。また、半導体装置の製造コストを低減することができる。そして、この共通の膜である第１の膜（ここではシリコン膜ＰＳ１）を用いてダミーゲート電極も形成するが、本実施の形態では、ダミーゲート電極として、形成する段階が異なるダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とを適用している。その理由について、以下に更なる技術的課題を述べるとともに説明する。
不揮発性メモリと周辺回路とが混載された半導体装置は、不揮発性メモリが形成された領域（不揮発性メモリ形成領域）と周辺回路が形成された領域とを有している。半導体装置に搭載される不揮発性メモリの記憶容量は、その半導体装置の使用用途などに応じて設計される。半導体装置において、搭載される不揮発性メモリの記憶容量が大きければ、不揮発性メモリ形成領域の面積は大きくなり、搭載される不揮発性メモリの記憶容量が小さければ、不揮発性メモリ形成領域の面積は小さくなる。このため、半導体装置の全面積に占める不揮発性メモリ形成領域の面積の割合は、その半導体装置の種類などに応じて相違することになる。
半導体装置の製造工程において、ゲート電極形成用の導電膜（以下、これをゲート形成膜と称する）をレジストパターン（例えばフォトレジストパターン）を用いてエッチングすることによりパターニングする際には、そのゲート形成膜のエッチングのされ方は、ゲート形成膜の被エッチング面積に依存してしまう。ここで、被エッチング面積とは、エッチング対象の膜において、エッチングされる領域の面積に対応している。このため、レジストパターンを用いてゲート形成膜をエッチングする場合は、ゲート形成膜の被エッチング面積は、レジストパターンの開口部から露出するゲート形成膜の面積に相当したものとなる。例えば、ゲート形成膜の被エッチング面積が大きい場合と小さい場合とでは、そのゲート形成膜のエッチング速度が相違したものとなる。しかも、ゲート形成膜の被エッチング面積が小さいときの方が、ゲート形成膜の被エッチング面積に依存したエッチング速度の変動量は大きなものとなる傾向にある。ゲート形成膜の下はゲート絶縁膜用の薄い絶縁膜であり、その下には半導体基板の基板領域が存在している。このため、ゲート形成膜をエッチングによりパターニングする際のオーバーエッチングは、下地の半導体基板のダメージにつながり、形成されるトランジスタの信頼性を低下させる虞がある。このため、ゲート形成膜のエッチングのされ方（例えばエッチング速度）は、できるだけ変動しないようにすることが望ましい。
そこで、本実施の形態では、上記第１の特徴を採用している。すなわち、本実施の形態では、シリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧを形成する際に、ダミーゲート電極ＤＧ１も一緒に形成している。
本実施の形態とは異なり、ステップＳ６でシリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧとシリコン膜ＰＳ１ａを形成する際に、ダミーゲート電極ＤＧ１を形成しない場合を仮定し、これを第１検討例と称することとする。この第１検討例の場合、周辺回路領域１Ｂだけでなく上記ダミー形成領域１Ｃ全体にもシリコン膜ＰＳ１を残すことになり、従って、シリコン膜ＰＳ１ａは、周辺回路領域１Ｂ全体と上記ダミー形成領域１Ｃ全体とにわたって形成されることになる。この場合は、ダミー形成領域１Ｃにダミーゲート電極を形成したければ、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際に、ダミー形成領域１Ｃにダミーゲート電極を形成することになるため、ダミー形成領域１Ｃにはダミーゲート電極ＤＧ１ではなくダミーゲート電極ＤＧ２が形成されることになる。
しかしながら、第１検討例の場合、ステップＳ６でシリコン膜ＰＳ１をパターニングするために使用するレジストパターン（上記フォトレジストパターンＰＲ１に相当するもの）が、上記開口部ＯＰ２を有さないものとなる。すなわち、このレジストパターンは、メモリセル領域１Ａには制御ゲート電極ＣＧを形成するための上記開口部ＯＰ１を有しているが、周辺回路領域１Ｂとダミー形成領域１Ｃとには、まだゲート電極やダミーゲート電極を形成しないため、開口部が形成されていない。このため、このレジストパターンは、全体の面積に占める開口部の面積の割合が比較的小さなものとなる。すなわち、第１検討例の場合、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の全面積に占めるシリコン膜ＰＳ１の被エッチング面積（レジストパターンで覆われずに露出する部分の面積）の割合は、比較的に小さなものとなる。
上述のように、レジストパターンを用いてゲート形成膜（本実施の形態ではシリコン膜ＰＳ１）をエッチングすることによりパターニングする際には、そのゲート形成膜のエッチングのされ方（例えばエッチング速度）は、ゲート形成膜の被エッチング面積に依存してしまう。第１検討例の場合は、制御ゲート電極ＣＧを形成するための上記開口部ＯＰ１を有したレジストパターンを用いてシリコン膜ＰＳ１をエッチングしてパターニングすることになるが、シリコン膜ＰＳ１の露出面積は比較的小さく、シリコン膜ＰＳ１の被エッチング面積は比較的小さいため、エッチングのされ方（例えばエッチング速度）が変動しやすい。
また、半導体装置に搭載する不揮発性メモリの容量を変更すると、制御ゲート電極ＣＧを形成するための上記開口部ＯＰ１の面積も変更され、従って、ステップＳ６でシリコン膜ＰＳ１をパターニングする際のシリコン膜ＰＳ１の被エッチング面積も変更されることになる。第１検討例では、ステップＳ６で使用するレジストパターンの開口部の面積が小さく、シリコン膜ＰＳ１の被エッチング面積が小さいため、不揮発性メモリの容量を変更したときには、シリコン膜ＰＳ１の被エッチング面積の変化の割合が大きくなってしまう。このため、設計変更により半導体装置に搭載する不揮発性メモリの容量を変更すると、ステップＳ６でのシリコン膜ＰＳ１のエッチングのされ方（例えばエッチング速度）が変わりやすい。
ステップＳ６でのシリコン膜ＰＳ１のエッチングのされ方（例えばエッチング速度）が変動することは、ステップＳ６でシリコン膜ＰＳ１をパターニングする際のオーバーエッチングまたはエッチング残りを発生させる懸念がある。また、形成されたトランジスタ（ここでは制御ゲート電極ＣＧを有する制御トランジスタ）の特性（例えばしきい値電圧）の変動を招く虞もある。
それに対して、本実施の形態では、上記第１の特徴を有している。すなわち、ステップＳ６でシリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧとシリコン膜ＰＳ１ａを形成する際に、ダミーゲート電極ＤＧ１も形成している。このため、第１検討例に比べて、本実施の形態では、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、レジストパターン（フォトレジストパターンＰＲ１）の開口部の面積を、ダミーゲート電極ＤＧ１を形成するための開口部ＯＰ２の分だけ大きくすることができ、シリコン膜ＰＳ１の露出面積を大きくすることができる。従って、第１検討例に比べて、本実施の形態では、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の被エッチング面積を大きくすることができる。すなわち、本実施の形態では、第１の特徴を適用したことにより、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の全面積に占めるシリコン膜ＰＳ１の被エッチング面積の割合を、ダミーゲート電極ＤＧ１を形成するための開口部ＯＰ２の分だけ大きくすることができる。
ここで、シリコン膜ＰＳ１の被エッチング面積とは、シリコン膜ＰＳ１においてエッチングされる領域の面積（平面視での面積）に対応している。このため、ステップＳ６におけるシリコン膜ＰＳ１の被エッチング面積は、シリコン膜ＰＳ１において、フォトレジストパターンＰＲ１で覆われない領域の面積に相当したものとなる。これは、ステップＳ６では、フォトレジストパターンＰＲ１で覆われない領域のシリコン膜ＰＳ１がエッチングされて除去され、フォトレジストパターンＰＲ１で覆われる領域のシリコン膜ＰＳ１は、エッチングされずに残存するためである。
上述のように、レジストパターンを用いてゲート形成膜（本実施の形態ではシリコン膜ＰＳ１）をエッチングすることによりパターニングする際には、そのゲート形成膜のエッチングのされ方（例えばエッチング速度）は、ゲート形成膜の被エッチング面積に依存してしまう。それに対して、本実施の形態では、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の被エッチング面積を、ダミーゲート電極ＤＧ１を形成するための開口部ＯＰ２の分だけ大きくすることができるため、エッチングのされ方（例えばエッチング速度）が変動するのを抑制することができる。
また、半導体装置に搭載する不揮発性メモリの容量を変更すると、制御ゲート電極ＣＧを形成するための上記開口部ＯＰ１の面積も変更され、従って、ステップＳ６でシリコン膜ＰＳ１をパターニングする際のシリコン膜ＰＳ１の被エッチング面積も変更されることになる。それに対して、本実施の形態では、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の被エッチング面積を、ダミーゲート電極ＤＧ１を形成するための開口部ＯＰ２の分だけ大きくすることができるため、不揮発性メモリの容量を変更したときに、シリコン膜ＰＳ１の被エッチング面積の変化の割合を小さくすることができる。このため、設計変更により半導体装置に搭載する不揮発性メモリの容量を変更しても、ステップＳ６でのシリコン膜ＰＳ１のエッチングのされ方（例えばエッチング速度）が変わってしまうのを抑制することができる。
このように、本実施の形態では、上記第１の特徴を適用したことにより、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１のエッチングのされ方（例えばエッチング速度）が変動するのを抑制することができる。このため、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、オーバーエッチングが発生するのを抑制または防止することができ、また、エッチング残りが発生するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。また、形成されたトランジスタ（ここでは制御ゲート電極ＣＧを有する制御トランジスタ）の特性（例えばしきい値電圧）が変動するのを、抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、半導体装置に搭載する不揮発性メモリの容量を変更しても、ステップＳ６でのシリコン膜ＰＳ１のエッチングのされ方（例えばエッチング速度）が変動するのを抑制することができるため、ステップＳ６でのエッチング条件を変更しなくても済む。このため、不揮発性メモリの容量が異なる複数種類の製品に対して、ステップＳ６のエッチング条件を共通化することができるため、製品の種類毎にステップＳ６のエッチング条件を調整せずに済み、半導体装置の製造を行いやすくなり、製造工程の管理も容易になる。また、複数種類の製品に対して、トータルの製造時間を短縮することができる。
また、ステップＳ６のシリコン膜ＰＳ１のパターニング工程において、ガス成分を調べる（検出）するなどしてシリコン膜ＰＳ１のエッチング終点を検出（検知)する場合がある。エッチング終点の検出精度は、被エッチング面積を大きくする方が高くなりやすい。本実施の形態では、上記第１の特徴を適用したことにより、ステップＳ６でシリコン膜ＰＳ１をパターニングする際に、シリコン膜ＰＳ１の被エッチング面積を大きくできるため、ステップＳ６におけるシリコン膜ＰＳ１のエッチング終点の検出精度を高めることができる。この観点でも、ステップＳ６でオーバーエッチングが発生するのを抑制または防止することができ、また、エッチング残りが発生するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。また、形成されたトランジスタ（ここでは制御ゲート電極ＣＧを有する制御トランジスタ）の特性（例えばしきい値電圧）が変動するのを、抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態とは異なり、ステップＳ６でシリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧとシリコン膜ＰＳ１ａを形成する際に、ダミーゲート電極ＤＧ１は形成しないが、上記ダミー形成領域１Ｃ全体のシリコン膜ＰＳ１を除去することも考えられ、これを第２検討例と称することとする。この第２検討例の場合、上記フォトレジストパターンＰＲ１に対応するレジストパターンにおいて、上記ダミー形成領域１Ｃ全体を開口する開口部を設けることになる。この第２検討例の場合は、ステップＳ６でダミーゲート電極ＤＧ１を形成せずに、上記ダミー形成領域１Ｃ全体のシリコン膜ＰＳ１を除去するため、上記ダミー形成領域１Ｃにはダミーゲート電極を配置することができなくなる。このため、第２検討例の場合は、層間絶縁膜ＩＬ１の上面をＣＭＰ法などで研磨する際に上記ダミー形成領域１Ｃでディッシングが発生しやすくなるなど、層間絶縁膜ＩＬ１の研磨工程に伴う不具合が発生する懸念がある。
それに対して、本実施の形態では、上記ダミー形成領域１Ｃ全体のシリコン膜ＰＳ１を除去するのではなく、上記ダミー形成領域１Ｃにダミーゲート電極ＤＧ１を形成する。すなわち、上記ダミー形成領域１Ｃにおいて、ダミーゲート電極ＤＧ１となる部分以外のシリコン膜ＰＳ１を除去する。つまり、ダミーゲート電極ＤＧ１を残し、ダミーゲート電極ＤＧ１の周囲のシリコン膜ＰＳ１を除去するのである。ステップＳ６において、上記ダミー形成領域１Ｃにダミーゲート電極ＤＧ１を形成する場合は、必然的に、ダミーゲート電極ＤＧ１の周囲のシリコン膜ＰＳ１を除去することになる。
本実施の形態では、上記ダミー形成領域１Ｃにもダミーゲート電極ＤＧ１を配置することができるため、層間絶縁膜ＩＬ１の研磨工程に伴う不具合（ディッシングなど）が発生するのを抑制または防止することができる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造を行いやすくなり、製造工程の管理も容易になる。
また、本実施の形態では、上記第２の特徴も有している。すなわち、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてＭＩＳＦＥＴのゲート電極ＧＥを形成する際に、ダミーゲート電極ＤＧ２も形成している。
本実施の形態とは異なり、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてＭＩＳＦＥＴのゲート電極ＧＥを形成する際に、ダミーゲート電極ＤＧ２を形成しない場合も考えられ、これを第３検討例と称することとする。しかしながら、第３検討例の場合、ダミーゲート電極ＤＧ２を形成しないため、ステップＳ６で形成したダミーゲート電極ＤＧ１だけだと、ゲート電極のような凸パターンが形成されていない領域にダミーゲート電極を上手く配置するのは容易ではない。
例えば、あまり距離が離れていないようなゲート電極ＧＥ同士の間の空きスペース（空き領域）があった場合に、その空きスペースにはダミーゲート電極ＤＧ１は配置しにくい。また、ゲート電極ＧＥの隣の近い位置には、ダミーゲート電極ＤＧ１は配置しにくい。また、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際に、平面視でシリコン膜ＰＳ１ａの端部（外周）近傍の位置にゲート電極ＧＥを形成しようとすると、そのゲート電極ＧＥの断面形状が、内側の位置のゲート電極ＧＥの断面形状と相違したものとなりやすい。これを考慮して、ステップＳ１２でゲート電極ＧＥを形成する際に、平面視でシリコン膜ＰＳ１ａの端部（外周）からある程度離れた位置にゲート電極ＧＥを配置すると、ゲート電極ＧＥの隣の近い位置には、ダミーゲート電極ＤＧ１は配置できなくなる。
それに対して、本実施の形態では、上記第２の特徴を適用している。すなわち、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてＭＩＳＦＥＴのゲート電極ＧＥを形成する際に、ダミーゲート電極ＤＧ２も形成している。このため、ダミーゲート電極ＤＧ２を形成しない第３検討例に比べて、ゲート電極のような凸パターンが形成されていない領域にダミーゲート電極を容易かつ的確に配置することができる。
例えば、あまり距離が離れていないようなゲート電極ＧＥ同士の間の空きスペース（空き領域）があった場合に、その空きスペースにはダミーゲート電極ＤＧ１は配置しにくいが、ダミーゲート電極ＤＧ２を配置することは容易である。これは、同じシリコン膜ＰＳ１ａを同工程でパターニングしてゲート電極ＧＥとダミーゲート電極ＤＧ２とを形成しているため、ゲート電極ＧＥ同士の間の空きスペースにはダミーゲート電極ＤＧ２を配置しやすいためである。また、ゲート電極ＧＥの隣の近い位置には、ダミーゲート電極ＤＧ１は形成しにくいが、ダミーゲート電極ＤＧ２は形成しやすい。また、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際に、平面視でシリコン膜ＰＳ１ａの端部（外周）近傍の位置にゲート電極ＧＥを形成しようとすると、そのゲート電極ＧＥの断面形状が、内側の位置のゲート電極ＧＥの断面形状と相違したものとなりやすい。これを考慮して、ステップＳ１２でゲート電極ＧＥを形成する際に、平面視でシリコン膜ＰＳ１ａの端部（外周）からある程度離れた位置にゲート電極ＧＥを配置すると、ゲート電極ＧＥの隣の近い位置には、ダミーゲート電極ＤＧ１は配置できなくなるが、ダミーゲート電極ＤＧ２は配置することができる。このため、ゲート電極ＧＥの隣の位置には、ダミーゲート電極ＤＧ１は形成しにくいが、ダミーゲート電極ＤＧ２は形成しやすいため、ゲート電極ＧＥに最も近い位置のダミーゲート電極は、ダミーゲート電極ＤＧ１ではなくダミーゲート電極ＤＧ２とすることが好ましい。
このように、本実施の形態では、上記第１の特徴だけでなく、上記第２の特徴も適用したことにより、ゲート電極のような凸パターンが形成されていない領域にダミーゲート電極（ＤＧ１，ＤＧ２）を容易かつ的確に配置することができる。このため、層間絶縁膜ＩＬ１の研磨工程に伴う不具合（ディッシングなど）が発生するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造を行いやすくなり、製造工程の管理も容易になる。
このように、本実施の形態では、上記第１の特徴と上記第２の特徴の両方を適用したことにより、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
また、本実施の形態では、不揮発性メモリの制御ゲート電極ＣＧと周辺回路のＭＩＳＦＥＴのゲート電極ＧＥとを、共通の膜である第１の膜を用いて形成しているが、この第１の膜としては、シリコン膜ＰＳ１を用いることが好ましい。すなわち、第１の膜はシリコンからなることが好ましい。これにより、ステップＳ６のパターニング工程とステップＳ１２のパターニング工程とを行いやすくなる。また、制御ゲート電極ＣＧがシリコン（シリコン膜）により形成されることになるため、不揮発性メモリのメモリセルの信頼性を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、メモリゲート電極ＭＧを形成するのに用いる膜（第２の膜）としては、シリコン膜ＰＳ２が好ましい。これにより、制御ゲート電極ＧＥに隣り合うメモリゲート電極ＭＧを形成しやすくなる。また、メモリゲート電極ＭＧがシリコン（シリコン膜）により形成されることになるため、不揮発性メモリのメモリセルの信頼性を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際に、シリコン膜ＰＳ１ａの外周部（平面視での外周部）を残存させることが好ましい。本実施の形態とは異なり、ステップＳ１２でシリコン膜ＰＳ１ａの外周部を除去した場合には、もしもシリコン膜ＰＳ１ａの側壁ＥＧ１上に酸化膜が形成されていると、シリコン膜ＰＳ１ａの外周部を除去しても、その酸化膜が残存する懸念がある。この酸化膜（シリコン膜ＰＳ１ａの側壁ＥＧ１上に形成されていた酸化膜）は、ステップＳ１１の絶縁膜ＭＺの除去工程の後で、ステップＳ１２でシリコン膜ＰＳ１ａをエッチングする前に、シリコン膜ＰＳ１ａの露出面であるシリコン膜ＰＳ１ａの側壁に形成された自然酸化膜である。シリコン膜ＰＳ１ａの側壁ＥＧ１に酸化膜が形成されてしまうと、ステップＳ１２でシリコン膜ＰＳ１ａの外周部を除去してもその酸化膜は完全には除去できずに残存する懸念があり、残存してしまうと、後の工程中に剥離してゴミとなってしまい、後の工程に不具合を発生させる虞がある。
そこで、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際には、シリコン膜ＰＳ１ａの外周部（平面視での外周部）を残存させることが好ましい。これにより、ステップＳ１２の後もシリコン膜ＰＳ１ａの外周部はダミーパターンＤＰとして残存するため、シリコン膜ＰＳ１ａの側壁ＥＧ１上に酸化膜が形成されていたとしても、その酸化膜はダミーパターンＤＰの側壁上に密着したままとなる。すなわち、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１は、ステップＳ１２のパターニング後はダミーパターンＤＰの側壁（側面）となるため、シリコン膜ＰＳ１ａの側壁ＥＧ１上に形成されていた酸化膜は、ダミーパターンＤＰの側壁上の酸化膜として、剥離せずに安定して存在することができる。このため、その酸化膜が、後の工程中に剥離してゴミとなるのを抑制または防止することができる。このため、その酸化膜がゴミとなって後の工程に不具合を発生させるのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングしてゲート電極ＧＥを形成する際には、シリコン膜ＰＳ１ａの外周部を残存させることが好ましいが、シリコン膜ＰＳ１ａの外周部を、途切れることなく連続的に残存させることが、より好ましい。つまり、ステップＳ１２でフォトレジストパターンＰＲ３を形成したときに、シリコン膜ＰＳ１ａの側壁（側面）ＥＧ１全体がフォトレジストパターンＰＲ３で覆われているようにすることが、より好ましい。この場合、平面視において、ダミーパターンＤＰは、延在方向での端部を有さずに、ある領域を囲む（一周する）ような連続的なパターン（平面形状）を有したものとなる。そうすることにより、シリコン膜ＰＳ１ａの側壁ＥＧ１のいずれの領域に酸化膜が形成されていたとしても、その酸化膜はダミーパターンＤＰの側壁上に密着した状態で残存できるため、その酸化膜がゴミとなって後の工程に不具合を発生させるのを、より的確に抑制または防止することができるようになる。従って、半導体装置の信頼性を、より的確に向上させることができる。また、半導体装置の製造歩留まりを、より的確に向上させることができる。
また、本実施の形態では、ステップＳ６でシリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧとシリコン膜ＰＳ１ａを形成する際に、ダミーゲート電極ＤＧ１も形成することで、ステップＳ６でのシリコン膜ＰＳ１の被エッチング面積を大きくしている。このため、上記第１検討例を採用するとステップＳ６でのシリコン膜ＰＳ１の被エッチング面積が小さくなる場合に、本実施の形態を適用すれば、効果が大きい。この観点で、ステップＳ６のパターニング工程を行う際に、ダミーゲート電極ＤＧ１を形成するための開口部ＯＰ２の面積を除いたシリコン膜ＰＳ１の被エッチング面積（すなわち開口部ＯＰ１から露出する部分のシリコン膜ＰＳ１の面積）が、シリコン膜ＰＳ１の全面積に占める割合が、１０％以下の場合に、本実施の形態を適用すれば、効果が大きい。
次に、本実施の形態の製造工程に従って半導体装置を製造した場合の、製造された半導体装置におけるレイアウト上の特徴について説明する。
図７６は、本実施の形態の半導体装置の要部平面図であり、シリコンパターンＰＳ３とダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とダミーパターンＤＰとのレイアウト例が示されている。図７６は、平面図であるが、理解を簡単にするために、シリコンパターンＰＳ３とダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とダミーパターンＤＰとにハッチングを付してある。なお、図７６において、ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とを区別しやすいように、ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とでハッチングの向きを逆にしてある。
ここで、シリコンパターン（シリコン膜パターン）ＰＳ３は、ステップＳ１２でシリコン膜ＰＳ１ａをパターニングすることで形成されたものであり、パターニングされたシリコン膜ＰＳ１ａからなるが、半導体素子の構成要素として機能するものである。すなわち、シリコンパターンＰＳ３は、主として上記ゲート電極ＧＥに対応するが、トランジスタのゲート電極には限定されるものではなく、トランジスタ以外の半導体素子、例えば抵抗素子または容量素子の構成要素として機能するものも含まれ得る。例えば、ポリシリコン抵抗素子を構成するシリコンパターンや、容量素子の電極を構成するシリコンパターンも、シリコンパターンＰＳ３に含まれ得る。一方、ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とダミーパターンＤＰとは、半導体素子の構成要素として機能するものではない。このため、平面視において、ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とダミーパターンＤＰとは、半導体基板ＳＢの主面に形成された半導体素子を避ける位置に形成されており、従って、半導体基板ＳＢの主面に形成された半導体素子とは重ならない位置に形成されている。
本実施の形態の製造工程に従った場合、シリコンパターンＰＳ３とダミーゲート電極ＤＧ２とダミーパターンＤＰとダミーゲート電極ＤＧ１とは、同じ膜（ここでは上記シリコン膜ＰＳ１）を用いて形成されたものであり、同層に形成されている。そして、シリコンパターンＰＳ３とダミーゲート電極ＤＧ２とダミーパターンＤＰとは、同工程（上記ステップＳ１２のパターニング工程）で形成されたものである。一方、ダミーゲート電極ＤＧ１は、シリコンパターンＰＳ３とダミーゲート電極ＤＧ２とダミーパターンＤＰとは異なる工程で形成されたものであり、具体的には、ダミーゲート電極ＤＧ１は、上記制御ゲート電極ＣＧと同工程（上記ステップＳ６のパターニング工程）で形成されたものである。
本実施の形態の製造工程に従って半導体装置を製造した場合、製造された半導体装置におけるレイアウト上の特徴には次のようなものがある。
本実施の形態を適用する場合、ダミー形成領域１Ｃは、半導体基板ＳＢの主面において、不揮発性メモリも周辺回路も形成しないような空きスペース（領域）に配置することが好ましい。すなわち、半導体基板ＳＢの主面において、半導体素子を形成しない領域をある程度の面積（複数のダミーゲート電極ＤＧ１を配列できるだけの面積）で確保できる箇所があれば、そこにダミー形成領域１Ｃを配置することが好ましい。このため、平面視において、複数のダミーゲート電極ＤＧ１を配置したダミー形成領域１Ｃが、複数のダミーゲート電極ＤＧ２および複数のシリコンパターンＰＳ３を配置した周辺回路領域１Ｂに囲まれたレイアウトになりやすい。また、ダミー形成領域１Ｃと周辺回路領域１Ｂとの境界には、シリコン膜ＰＳ１ａの外周部を残存させたことで形成したダミーパターンＤＰが配置されることになる。
このため、図７６にも示されるように、半導体基板ＳＢの主面において、複数のダミーゲート電極ＤＧ１が配置または配列した領域（ダミー形成領域１Ｃに対応）が、線状またはリング状のダミーパターンＤＰで囲まれ、その外側に、複数のダミーゲート電極ＤＧ２および複数のシリコンパターンＰＳ３が配置または配列した領域（周辺回路領域１Ｂに対応）が存在するレイアウトになる。つまり、複数のダミーゲート電極ＤＧ１が配置または配列された領域（ダミー形成領域１Ｃ）が、複数のシリコンパターンＰＳ３と複数のダミーゲート電極ＤＧ２とが配置または配列された領域（周辺回路領域１Ｂ）に囲まれ、両領域の間にダミーパターンＤＰが配置されたレイアウトとなる。
ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２の平面形状としては、それぞれ矩形状の平面形状を好適に適用することができる。また、ダミーパターンＤＰは、連続的な線状のパターンとなっており、延在方向に終端部を有さずに、ある領域を囲むように連続的に延在している。従って、複数の矩形状のダミーゲート電極ＤＧ１が配置または配列した領域（ダミー形成領域１Ｃ）と、複数の矩形状のダミーゲート電極ＤＧ２と複数のシリコンパターンＰＳ３とが配置または配列した領域（周辺回路領域１Ｂ）との間に、その複数の矩形状のダミーゲート電極ＤＧ１が配置または配列した領域を囲むように線状のダミーパターンＤＰが形成されているレイアウトになる。
また、ダミー形成領域１Ｃには、ダミーゲート電極ＤＧ１を形成し、半導体素子は形成しない。このため、平面視において、ダミーパターンＤＰで周囲を囲まれた領域で、かつ、ダミーゲート電極ＤＧ１が配置された領域（ダミー形成領域１Ｃに対応）には、半導体素子は形成されないレイアウトになる。
また、平面視において、ダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２との間には、ダミーパターンＤＰが存在している。
また、平面視において、シリコンパターンＰＳ３の周囲にはダミーゲート電極ＤＧ２が配置されており、シリコンパターンＰＳ３とダミーゲート電極ＤＧ１との間には、ダミーパターンＤＰが存在している。シリコンパターンＰＳ３の周囲には、ダミーパターンＤＰを介さずに配置されたダミーゲート電極ＤＧ２がある。また、シリコンパターンＰＳ３において、最も近接するダミーゲート電極は、ダミーゲート電極ＤＧ１ではなくダミーゲート電極ＤＧ２である。
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例に対応している。
本実施の形態２においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧを、シリコン膜ＰＳ２と絶縁膜との積層膜で形成する場合について説明する。
図７７〜図９４は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図７７〜図９４のうち、図７７、図８０、図８３、図８６、図８９および図９２は、上記実施の形態１の図７０などに相当する断面領域が示されており、上記図１９〜図２１、図３７、図４７および図４８の平面図に示されるＡ−Ａ線の位置での断面図にほぼ対応している。また、図７８、図８１、図８４、図８７、図９０および図９３は、上記実施の形態１の図７１などに相当する断面領域が示されており、上記図１９〜図２１、図３７、図４７および図４８の平面図に示されるＢ−Ｂ線の位置での断面図にほぼ対応している。また、図７９、図８２、図８５、図８８、図９１および図９４は、上記実施の形態１の図７２などに相当する断面領域が示されており、上記図１９〜図２１、図３７、図４７および図４８の平面図に示されるＣ−Ｃ線の位置での断面図にほぼ対応している。
本実施の形態２の製造工程は、上記ステップＳ５でシリコン膜ＰＳ１を形成して上記図１０〜図１２の構造を得るまでは、上記実施の形態１の製造工程と同様であるため、ここではその繰り返しの説明は省略し、上記ステップＳ５以降の工程について説明する。
上記実施の形態１と同様に上記ステップＳ５（シリコン膜ＰＳ１形成工程）まで行って上記図１０〜図１２の構造を得た後、本実施の形態２では、図７７〜図７９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ３を形成する。すなわち、本実施の形態２では、ステップＳ５のシリコン膜ＰＳ１形成工程の後で、かつステップＳ６のパターニング工程の前に、シリコン膜ＰＳ１上に絶縁膜ＩＬ３を形成する。
絶縁膜ＩＬ３は、例えば、窒化シリコン膜の単体膜、あるいは、酸化シリコン膜と該酸化シリコン膜上の窒化シリコン膜との積層膜などからなる。絶縁膜ＩＬ３を、酸化シリコン膜と該酸化シリコン膜上の窒化シリコン膜との積層膜とする場合は、酸化シリコン膜は窒化シリコン膜よりも薄くすることができる。絶縁膜ＩＬ３は、例えばＣＶＤ法により形成することができる。
また、シリコン膜ＰＳ１の形成後に、上記実施の形態１で説明したようにメモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法などによって導入する場合は、そのイオン注入の後で絶縁膜ＩＬ３を形成することが好ましい。
次に、本実施の形態２においても上記ステップＳ６のシリコン膜ＰＳ１のパターニング工程を行う。但し、本実施の形態２では、シリコン膜ＰＳ１上に絶縁膜ＩＬ３を形成していたため、ステップＳ６では、絶縁膜ＩＬ３とシリコン膜ＰＳ１をパターニングする。すなわち、本実施の形態２では、ステップＳ６においては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ３との積層膜をパターニングする。ステップＳ６におけるパターニングの手法は、本実施の形態２も上記実施の形態１と基本的には同様である。本実施の形態２においては、ステップＳ６のパターニング工程は、次のようにして行うことができる。
すなわち、本実施の形態２においては、絶縁膜ＩＬ３の形成後、図８０〜図８２に示されるように、絶縁膜ＩＬ３上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１については、本実施の形態２も上記実施の形態１と同様である。すなわち、フォトレジストパターンＰＲ１がどのような平面形状を有してどのような領域に形成されているかについては、本実施の形態２も上記実施の形態１と同様である。例えば、本実施の形態２においても、フォトレジストパターンＰＲ１は上記図２０のようなパターンを有している。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＩＬ３とシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンＰＲ１を除去する。これにより、図８３〜図８５に示されるように、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされたシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ１と、パターニングされたシリコン膜ＰＳ１からなるシリコン膜（シリコン膜パターン、導電膜パターン）ＰＳ１ａが形成される。
制御ゲート電極ＣＧとダミーゲート電極ＤＧ１とシリコン膜ＰＳ１ａの平面形状については、本実施の形態２も上記実施の形態１と同様である。本実施の形態２が上記実施の形態１と相違しているのは、ステップＳ６を終了した段階で、本実施の形態２では、制御ゲート電極ＣＧ上に絶縁膜ＩＬ３が形成され、ダミーゲート電極ＤＧ１上に絶縁膜ＩＬ３が形成され、シリコン膜ＰＳ１ａ上に絶縁膜ＩＬ３が形成されている点である。制御ゲート電極ＣＧ上の絶縁膜ＩＬ３は、制御ゲート電極ＣＧとほぼ同じ平面形状を有し、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３は、ダミーゲート電極ＤＧ１とほぼ同じ平面形状を有し、シリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３は、シリコン膜ＰＳ１ａとほぼ同じ平面形状を有している。上記実施の形態１の場合は、絶縁膜ＩＬ３は形成されていない。
すなわち、本実施の形態２では、ステップＳ６で、絶縁膜ＩＬ３とシリコン膜ＰＳ１をパターニングする。これにより、メモリセル領域１Ａに制御ゲート電極ＣＧとその上の絶縁膜ＩＬ３とからなる積層体ＬＭ１が形成され、ダミー形成領域１Ｃにダミーゲート電極ＤＧ１とその上の絶縁膜ＩＬ３とからなる積層体ＬＭ２が形成され、周辺回路領域１Ｂにシリコン膜ＰＳ１ａとその上の絶縁膜ＩＬ３とからなる積層体ＬＭ３が形成されるのである。
これ以外については、ステップＳ６は、本実施の形態２も上記実施の形態１と基本的には同様であるので、ここではその繰り返しの説明は省略する。
次に、本実施の形態２では、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３とシリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３とを除去する工程を行う。但し、この工程では、制御ゲート電極ＣＧ上の絶縁膜ＩＬ３は、除去せずに残存させる。すなわち、本実施の形態２では、ステップＳ６のパターニング工程の後で、ステップＳ７の絶縁膜ＭＺ形成工程の前に、積層体ＬＭ２の絶縁膜ＩＬ３と積層体ＬＭ３の絶縁膜ＩＬ３を除去しかつ積層体ＬＭ１の絶縁膜ＩＬ３を残す工程を行うのである。
本実施の形態２において、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３とシリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３とを除去する工程は、次のようにして行うことができる。
すなわち、図８６〜図８８に示されるように、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ４を形成する。このフォトレジストパターンＰＲ４は、メモリセル領域１Ａ全体に形成され、周辺回路領域１Ｂとダミー形成領域１Ｃには形成されない。このため、フォトレジストパターンＰＲ４は、積層体ＬＭ１を覆い、かつ積層体ＬＭ２，Ｌ３を露出するように形成される。それから、このフォトレジストパターンＰＲ４をエッチングマスクとして用いて、絶縁膜ＩＬ３をエッチングする。これにより、積層体ＬＭ２の絶縁膜ＩＬ３と積層体ＬＭ３の絶縁膜ＩＬ３とを除去する、すなわち、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３とシリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３とを除去する。この際、積層体ＬＭ１は、フォトレジストパターンＰＲ４で覆われているため、積層体ＬＭ１の絶縁膜ＩＬ３、すなわち、制御ゲート電極ＣＧ上の絶縁膜ＩＬ３は、除去されずに残存する。その後、フォトレジストパターンＰＲ４を除去し、図８９〜図９１にはこの段階が示されている。
ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３とシリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３とを除去する工程では、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａよりも、絶縁膜ＩＬ３がエッチングされやすい条件（エッチング条件）で、絶縁膜ＩＬ３をエッチングする。すなわち、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａの各エッチング速度よりも、絶縁膜ＩＬ３のエッチング速度が大きくなる条件（エッチング条件）で、絶縁膜ＩＬ３をエッチングする。逆に言えば、絶縁膜ＩＬ３よりも、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａがエッチングされにくい条件（エッチング条件）で、絶縁膜ＩＬ３をエッチングする。すなわち、絶縁膜ＩＬ３のエッチング速度よりも、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａの各エッチング速度が小さくなる条件（エッチング条件）で、絶縁膜ＩＬ３をエッチングする。これにより、ダミーゲート電極ＤＧ１およびシリコン膜ＰＳ１ａのエッチングを抑制しながら、絶縁膜ＩＬ３を選択的にエッチングすることができる。
このようにして、図８９〜図９１に示されるように、制御ゲート電極ＣＧ上に絶縁膜ＩＬ３が形成されているが、ダミーゲート電極ＤＧ１上とシリコン膜ＰＳ１ａ上には絶縁膜ＩＬ３が形成されていない構造を得ることができる。
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、本実施の形態２においても、上記実施の形態１と同様に、上記ステップＳ７の絶縁膜ＭＺ形成工程およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。
なお、図９２〜図９４は、本実施の形態２において、上記ステップＳ１１の絶縁膜ＭＺの除去工程を行った段階が示されており、上記実施の形態１の図３８〜図４０にそれぞれ対応するものである。本実施の形態２が、上記実施の形態１と相違しているのは、上記実施の形態１では、メモリゲート電極ＭＧは、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成されていたのに対して、本実施の形態２では、メモリゲート電極ＭＧは、制御ゲート電極ＣＧと絶縁膜ＩＬ３との積層体ＬＭ１と、絶縁膜ＭＺを介して隣り合うように形成される点である。すなわち、上記実施の形態１では、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に、絶縁膜ＭＺを介して形成されるが、本実施の形態２では、メモリゲート電極ＭＧは、制御ゲート電極ＣＧと絶縁膜ＩＬ３との積層体ＬＭ１の側壁上に、絶縁膜ＭＺを介して形成される。
図９５は、本実施の形態２の半導体装置の要部断面図であり、メモリセル領域１Ａの要部断面図が示されており、上記実施の形態１の上記図７３に対応するものである。なお、上記図７３と同様に、図９５においても、図面を簡略化するために、層間絶縁膜ＩＬ１、絶縁膜ＩＬ２、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図９５に示されるように、本実施の形態２における不揮発性メモリのメモリセルＭＣは、制御ゲート電極ＣＧがシリコン膜ＰＳ１と絶縁膜ＩＬ３との積層膜（積層パターン、積層体、積層構造）で構成されている。そして、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜ＩＬ３が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層ＳＬは形成されていない。
すなわち、上記実施の形態１において、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧとその上部の金属シリサイド層ＳＬとを、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧとその上の絶縁膜ＩＬ３とからなる積層体ＬＭ１に置き換えたものが、本実施の形態２の半導体装置に相当している。
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
また、それに加えて、本実施の形態２では、メモリゲート電極ＭＧは、制御ゲート電極ＣＧと絶縁膜ＩＬ３との積層体ＬＭ１の側壁上に、絶縁膜ＭＺを介して形成されるため、シリコン膜ＰＳ１を上記実施の形態１よりも薄く形成した場合においても、積層体ＬＭ１の側壁上にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
また、本実施の形態２では、ステップＳ６のパターニング工程の後で、ステップＳ７の絶縁膜ＭＺ形成工程の前に、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３とシリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３とを除去し、かつ制御ゲート電極ＣＧ上の絶縁膜ＩＬ３を残す工程を行っている。シリコン膜ＰＳ１ａから絶縁膜ＩＬ３を除去したことにより、後で形成するゲート電極ＧＥ上には絶縁膜ＩＬ３が形成されていない状態になるため、ゲート電極ＧＥの上部に金属シリサイド層ＳＬを形成することができる。これにより、ゲート電極ＧＥの低抵抗化を図ることができるため、半導体装置の性能を向上させることができる。なお、シリコン膜ＰＳ１ａから絶縁膜ＩＬ３を除去しているため、後で形成するダミーゲート電極ＤＧ２上とダミーパターンＤＰ上にも、絶縁膜ＩＬ３は形成されていない状態になる。
また、シリコン膜ＰＳ１上に絶縁膜ＩＬ３を形成してからステップＳ６のパターニング工程を行った後、本実施の形態２とは異なり、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３を除去しなかった場合、ゲート電極ＧＥ上とダミーゲート電極ＤＧ２上には絶縁膜ＩＬ３が形成されていないが、ダミーゲート電極ＤＧ１上には絶縁膜ＩＬ３が形成されている状態になる。そして、この状態で、ステップＳ１８で層間絶縁膜ＩＬ１を形成し、ステップＳ１９で層間絶縁膜ＩＬ１を研磨することになる。この場合、ダミーゲート電極ＤＧ１は、その上に絶縁膜ＩＬ３が形成されている分、ダミーゲート電極ＤＧ２に比べて見かけ上の高さが高くなってしまい、ダミーゲート電極ＤＧ１，ＤＧ２によりステップＳ１９の研磨工程での不具合（ディッシングなど）を防止する効果が小さくなる虞がある。
それに対して、本実施の形態２では、シリコン膜ＰＳ１上に絶縁膜ＩＬ３を形成してからステップＳ６のパターニング工程を行った後、シリコン膜ＰＳ１ａ上の絶縁膜ＩＬ３だけでなく、ダミーゲート電極ＤＧ１上の絶縁膜ＩＬ３も除去している。このため、ステップＳ１２でシリコン膜ＰＳ１ａパターニング工程を行うと、制御ゲート電極ＣＧ上には絶縁膜ＩＬ３が形成されているが、ゲート電極ＧＥ上とダミーゲート電極ＤＧ１上とダミーゲート電極ＤＧ２上とには、絶縁膜ＩＬ３が形成されていない状態になる。従って、ゲート電極ＧＥとダミーゲート電極ＤＧ１とダミーゲート電極ＤＧ２とは、ほぼ同じ高さになる。このため、ダミーゲート電極ＤＧ１，ＤＧ２によりステップＳ１９の研磨工程での不具合（ディッシングなど）を防止する効果をより的確に得ることができ、ステップＳ１９の研磨工程を行った後の層間絶縁膜ＩＬ１の平坦性を、より向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 周辺回路領域
１Ｃ ダミー形成領域
ＣＧ 制御ゲート電極
ＣＴ コンタクトホール
ＤＧ１，ＤＧ２ ダミーゲート電極
ＤＰ ダミーパターン
ＥＧ１ 側壁
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２，ＩＬ３ 絶縁膜
ＬＭ１，ＬＭ２，ＬＭ３ 積層体
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＯＰ１，ＯＰ２ 開口部
ＰＧ プラグ
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ フォトレジストパターン
ＰＳ１，ＰＳ１ａ，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ

Claims (13)

  1. 半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備え、
    前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
    前記ＭＩＳＦＥＴは、前記半導体基板の上部に形成された第３ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜とを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面上に、前記第１ゲート電極用でかつ前記第３ゲート電極用の第１の膜を形成する工程、
    （ｃ）前記第１の膜をパターニングすることにより、前記第１領域に前記第１ゲート電極を形成し、前記第２領域に第１膜パターンを形成し、前記半導体基板の第３領域に第１ダミーゲート電極を形成する工程、
    （ｄ）前記半導体基板の主面上に、前記第１ゲート電極、前記第１膜パターンおよび前記第１ダミーゲート電極を覆うように、前記第２ゲート絶縁膜用の第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜上に前記第２ゲート電極用の第２の膜を形成する工程、
    （ｆ）前記第２の膜をエッチングすることにより、前記第１ゲート電極の側壁上に前記第１絶縁膜を介して前記第２の膜を残して前記第２ゲート電極を形成する工程、
    （ｇ）前記第１膜パターンをパターニングすることにより、前記第２領域に前記第３ゲート電極および第２ダミーゲート電極を形成する工程、
    （ｈ）前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆うように、層間絶縁膜を形成する工程、
    （ｉ）前記層間絶縁膜の上面を研磨する工程、
    を有し、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記第１の膜上に第３絶縁膜を形成する工程、
    を更に有し、
    前記（ｃ）工程では、前記第３絶縁膜と前記第１の膜をパターニングすることにより、前記第１領域に前記第１ゲート電極と前記第１ゲート電極上の前記第３絶縁膜とからなる第１積層体が形成され、前記第２領域に前記第１膜パターンと前記第３絶縁膜とからなる第２積層体が形成され、前記半導体基板の前記第３領域に前記第１ダミーゲート電極と前記第１ダミーゲート電極上の前記第３絶縁膜とからなる第３積層体が形成され、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ１）前記第１膜パターン上の前記第３絶縁膜と前記第１ダミーゲート電極上の前記第３絶縁膜とを除去し、前記第１ゲート電極上の前記第３絶縁膜を残す工程、
    を更に有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程後で、前記（ｇ）工程前に、
    （ｆ１）前記第２ゲート電極で覆われない部分の前記第１絶縁膜を除去する工程、
    を更に有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｇ）工程後で、前記（ｈ）工程前に、
    （ｇ１）イオン注入法により、前記第１領域の前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域を形成する工程、
    を更に有する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｂ）工程前に、
    （ａ１）前記半導体基板の主面に、前記第１ゲート絶縁膜用でかつ前記第３ゲート絶縁膜用の第２絶縁膜を形成する工程、
    を更に有する、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程では、ＣＭＰ法を用いて前記層間絶縁膜の上面を研磨する、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程後、
    （ｊ）前記層間絶縁膜にコンタクトホールを形成する工程、
    （ｋ）前記コンタクトホール内に、導電性のプラグを形成する工程、
    を有する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１の膜は、シリコンからなる、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第２の膜は、シリコンからなる、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１膜パターンの外周部を残存させる、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１積層体の側壁上に前記第１絶縁膜を介して前記第２ゲート電極が形成される、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ２）前記第３絶縁膜上にレジストパターンを形成する工程、
    （ｃ３）前記（ｃ２）工程後、前記レジストパターンをエッチングマスクとして用いて前記第３絶縁膜と前記第１の膜をエッチングすることにより、前記第３絶縁膜と前記第１の膜をパターニングして、前記第１領域に前記第１積層体を形成し、前記第２領域に前記第２積層体を形成し、前記第３領域に前記第３積層体を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ２）工程で前記第３絶縁膜上に形成された前記レジストパターンは、前記第１領域において、前記第１ゲート電極を形成するための第１開口部を有し、前記第３領域において、前記第１ダミーゲート電極を形成するための第２開口部を有している、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記第２ゲート絶縁膜は、前記第２ゲート電極および前記半導体基板の間の領域と、前記第２ゲート電極および前記第１ゲート電極の間の領域とにわたって延在している、半導体装置の製造方法。
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