JP6026913B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００３−３３２４６３号公報（特許文献１）、特開２０００−１９５９６６号公報（特許文献２）および特開２０１１−１８７５６２号公報（特許文献３）には、不揮発性半導体記憶装置に関する技術が記載されている。
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法であって、まず、前記第１領域の前記半導体基板上に前記メモリセル用のゲート電極を形成する。それから、前記メモリセル用のゲート電極を覆うように第１絶縁膜を形成してから、前記第１絶縁膜の上面を研磨して前記第１絶縁膜の上面を平坦化する。その後、前記ＭＩＳＦＥＴのゲート電極用の導電膜を形成してから、前記導電膜をパターニングして、前記第２領域に前記ＭＩＳＦＥＴ用のゲート電極を形成する。その後、前記第１絶縁膜を除去する。
また、一実施の形態によれば、半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法であって、まず、前記第１領域の前記半導体基板上に前記メモリセル用のゲート電極を形成する。それから、前記メモリセル用のゲート電極を覆うように第１絶縁膜を形成してから、前記第１絶縁膜の上面を研磨して前記第１絶縁膜の上面を平坦化する。それから、第１導電膜を形成してから、第１導電膜をパターニングして、前記第２領域に前記ＭＩＳＦＥＴのゲート電極形成用のダミーゲート電極を形成する。それから、前記第１絶縁膜を除去してから、前記半導体基板上に、前記メモリセル用のゲート電極と前記ダミーゲート電極とを覆うように、第２絶縁膜を形成してから、前記第２絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる。その後、前記ダミーゲート電極の少なくとも一部を除去してから、前記ダミーゲート電極が除去された領域に第２導電膜を埋め込むことで、前記ＭＩＳＦＥＴのゲート電極を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図１〜図４は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図５〜図３５は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図５〜図９および図１１〜図３５の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１０は、図９の部分拡大断面図であり、メモリセル領域１Ａの一部が拡大して示されている。
なお、メモリセル領域１Ａは、半導体基板ＳＢにおいて、不揮発性メモリのメモリセルＭＣが形成される予定の領域であり、周辺回路領域１Ｂは、半導体基板ＳＢにおいて、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板ＳＢに存在している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、この素子分離用の溝ＳＴＲ内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、半導体基板ＳＢ上に、この素子分離用の溝ＳＴＲを埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝ＳＴＲの外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝ＳＴＲに埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
半導体基板ＳＢの主面において、メモリセル領域１Ａと周辺回路領域１Ｂとの間には、素子分離領域ＳＴが形成される。これにより、メモリセル領域１Ａと周辺回路領域１Ｂとは、互いに電気的に分離された領域とすることができる。
次に、図６に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ４）。
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。
なお、図６では、半導体基板ＳＢの基板領域（Ｓｉ基板領域）上だけでなく、素子分離領域ＳＴ上にも絶縁膜ＧＩが形成されている場合が示されているが、絶縁膜ＧＩを熱酸化法により形成した場合には、半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に絶縁膜ＧＩが形成され、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。周辺回路領域１Ｂのシリコン膜ＰＳ１は、後で除去するため、ｎ型不純物は導入されていても、導入されていなくてもよい。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰを形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜１００ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
次に、絶縁膜ＩＬ１およびシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとを有する積層体（積層構造体）ＬＭをメモリセル領域１Ａに形成する（図１のステップＳ７）。
ステップＳ７は、次のようにして行うことができる。すなわち、まず、図７に示されるように、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と、周辺回路領域１Ｂ全体とに形成される。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、メモリセル領域１Ａにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンＰＲ１を除去する。これにより、図８に示されるように、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰとの積層体ＬＭが形成される。
また、他の形態として、積層体ＬＭを次のようにして形成することもできる。まず、絶縁膜ＩＬ１上にフォトレジストパターンＰＲ１を形成してから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、メモリセル領域１Ａに、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰを形成する。それから、このフォトレジストパターンＰＲ１を除去してから、キャップ絶縁膜ＣＰを含む絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。これにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰとの積層体ＬＭが形成される。
積層体ＬＭは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとからなり、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩを介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰとは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
また、フォトレジストパターンＰＲ１は、メモリセル領域１Ａにおいては、制御ゲート電極ＣＧ形成予定領域に選択的に形成される。このため、ステップＳ７を行うと、メモリセル領域１Ａにおいては、積層体ＬＭとなる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂにおいては、周辺回路領域１Ｂ全体に形成される。このため、ステップＳ７を行っても、周辺回路領域１Ｂにおいては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦは、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路領域１Ｂに残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。
積層膜ＬＦ１の側面（端部）ＥＧ１は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域１Ｂの活性領域（素子分離領域ＳＴで規定された活性領域）は、積層膜ＬＦ１で覆われることになる。こうすることで、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
メモリセル領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
メモリセル領域１Ａにおいて、積層体ＬＭで覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このように、ステップＳ４，Ｓ５，Ｓ６，Ｓ７により、半導体基板ＳＢ上に、ゲート絶縁膜としての絶縁膜ＧＩを介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとを有する積層体ＬＭが形成される。
なお、本実施の形態では、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成した場合について説明している。他の形態として、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成しない場合もある。この場合、ステップＳ６の絶縁膜ＩＬ１の形成工程は省略することができ、ステップＳ７では、フォトレジストパターンＰＲ１をエッチングマスクとして用いてシリコン膜ＰＳ１をパターニングする。これにより、メモリセル領域１Ａでは、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成されるが、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰは形成されず、また、周辺回路領域１Ｂ全体にシリコン膜ＰＳ１が残存した状態となる。但し、絶縁膜ＩＬ１を形成した場合、すなわちキャップ絶縁膜ＣＰを形成した場合は、ステップＳ１４での研磨処理の際、キャップ絶縁膜ＣＰがストッパ膜として機能するため、加工精度を向上することができるという利点を得られる。
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図９に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭの表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
周辺回路領域１Ｂでは、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリセル領域１Ａの積層体ＬＭおよび周辺回路領域１Ｂの積層膜ＬＦ１を覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
なお、図面を見やすくするために、図９では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図９のメモリセル領域１Ａの部分拡大断面図である図１０に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては積層体ＬＭを覆うように、周辺回路領域１Ｂにおいては積層膜ＬＦ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。メモリセル領域１Ａのシリコン膜ＰＳ２は、ｎ型不純物が導入されていることが好ましいが、周辺回路領域１Ｂのシリコン膜ＰＳ２は、後で除去するため、ｎ型不純物は導入されていても、導入されていなくてもよい。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図１のステップＳ１０）。
ステップＳ１０のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、積層体ＬＭの両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１２に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭと隣り合うように形成される。積層体ＬＭは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとからなるため、メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して制御ゲート電極ＣＧと隣り合うように形成されることになる。
シリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、積層体ＬＭの互いに反対側となる側壁上に形成されており、積層体ＬＭを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰ１が形成され得る。
ステップＳ１０のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１で覆われていない領域の絶縁膜ＭＺが露出される。ステップＳ１０で形成されたメモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと積層体ＬＭとの間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ９で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長、すなわちメモリゲート電極ＭＧのゲート長を調整することができる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図２のステップＳ１１）。その後、このフォトレジストパターンを除去する。ステップＳ１１のエッチング工程により、図１３に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図１４に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１２）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１４からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層体ＬＭの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
次に、図１５に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧおよび積層体ＬＭと積層膜ＬＦ１とを覆うように、絶縁膜ＩＬ２を形成（堆積）する（図２のステップＳ１３）。
ステップＳ１３では、メモリセル領域１Ａにおいて、積層体ＬＭで覆われていない部分の半導体基板ＳＢ上での絶縁膜ＩＬ２の上面の高さ位置が、積層体ＬＭの上面の高さ位置よりも高くなるように、絶縁膜ＩＬ２の堆積膜厚を設定することが好ましい。すなわち、ステップＳ１３で絶縁膜ＩＬ２を形成したときに、メモリセル領域１Ａのいずれの位置においても、絶縁膜ＩＬ２の上面が積層体ＬＭの上面よりも高くなるようにすることが好ましい。これは、例えば、積層体ＬＭの高さ（厚み）よりも、ステップＳ１３での絶縁膜ＩＬ２の堆積膜厚を大きくすることで、実現できる。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
メモリセル領域１Ａでは、メモリゲート電極ＭＧおよび積層体ＬＭが形成されていたため、絶縁膜ＩＬ２は、半導体基板ＳＢ上にメモリゲート電極ＭＧおよび積層体ＬＭを覆うように形成され、周辺回路領域１Ｂでは、積層膜ＬＦ１が形成されていたため、絶縁膜ＩＬ２は、積層体ＬＭ上に形成される。ステップＳ１３で絶縁膜ＩＬ２を成膜した段階では、絶縁膜ＩＬ２の上面には、メモリゲート電極ＭＧおよび積層体ＬＭや積層膜ＬＦ１を反映した凹凸または段差が形成されている。
絶縁膜ＩＬ２は、絶縁膜ＩＬ１とは異なる絶縁材料からなることが好ましく、従って、キャップ絶縁膜ＣＰとは異なる材料からなることが好ましい。絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。また、絶縁膜ＩＬ２は、最終的にはほぼ全てが除去され、具体的には後述のステップＳ２７で除去されるため、後で除去しやすい絶縁材料からなることが好ましい。この観点でも、絶縁膜ＩＬ２が酸化シリコン膜からなることは好適である。
次に、絶縁膜ＩＬ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図２のステップＳ１４）。これにより、図１６に示されるように、絶縁膜ＩＬ２の上面が平坦化される。
ステップＳ１３で絶縁膜ＩＬ２を成膜した段階では、絶縁膜ＩＬ２の上面には、メモリゲート電極ＭＧおよび積層体ＬＭや積層膜ＬＦ１を反映した凹凸または段差が形成されているが、ステップＳ１４で絶縁膜ＩＬ２の上面を研磨することで、絶縁膜ＩＬ２の上面は平坦化される。すなわち、ステップＳ１４の研磨工程は、絶縁膜ＩＬ２の上面を平坦化する処理である。
ステップＳ１４では、積層体ＬＭのキャップ絶縁膜ＣＰと積層膜ＬＦ１の絶縁膜ＩＬ１とを、研磨処理（ここではＣＭＰ処理）のストッパ膜（停止膜）として機能させることができる。すなわち、絶縁膜ＩＬ２を研磨すると絶縁膜ＩＬ２の上面が平坦化されるが、積層体ＬＭのキャップ絶縁膜ＣＰの上面と積層膜ＬＦ１の絶縁膜ＩＬ１の上面とが露出した段階で、絶縁膜ＩＬ２の研磨を終了させる。
ステップＳ１４（絶縁膜ＩＬ２の研磨工程）では、絶縁膜ＩＬ２に比べて、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰが研磨されにくい条件で、研磨処理を行うことが好ましい。すなわち、ステップＳ１４は、絶縁膜ＩＬ２の研磨速度（研磨レート）に比べて、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰの研磨速度（研磨レート）が小さくなる条件で、研磨処理を行うことが好ましい。これにより、ステップＳ１４において、積層体ＬＭのキャップ絶縁膜ＣＰと積層膜ＬＦ１の絶縁膜ＩＬ１とを、研磨処理のストッパ膜として的確に機能させることができる。
積層体ＬＭのキャップ絶縁膜ＣＰは、積層膜ＬＦ１の絶縁膜ＩＬ１と同層の絶縁膜からなり、具体的には、キャップ絶縁膜ＣＰは、上記ステップＳ７でパターニングされた絶縁膜ＩＬ１により形成されている。このため、ステップＳ１４において、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１が研磨されにくい研磨条件に設定すれば、絶縁膜ＩＬ２に比べてキャップ絶縁膜ＣＰも研磨されにくくなる。
ステップＳ１４（絶縁膜ＩＬ２の研磨工程）では、絶縁膜ＩＬ２と絶縁膜ＩＬ１との研磨速度（研磨レート）を異ならせるが、これは、絶縁膜ＩＬ２と絶縁膜ＩＬ１とを、互いに異なる絶縁材料により形成することで実現できる。この観点で、絶縁膜ＩＬ１を窒化シリコン膜とし、絶縁膜ＩＬ２を酸化シリコン膜とすることは、好適である。
また、積層体ＬＭは、積層膜ＬＦ１と同層の膜で形成されており、具体的には、上記ステップＳ７で積層膜ＬＦをパターニングすることにより、積層体ＬＭと積層膜ＬＦ１とが形成されている。このため、積層体ＬＭの高さと積層膜ＬＦ１の高さとは、ほぼ同じである。このため、ステップＳ１４では、メモリセル領域１Ａの積層体ＬＭのキャップ絶縁膜ＣＰの上面と、周辺回路領域１Ｂの積層膜ＬＦ１の絶縁膜ＩＬ１の上面とが露出される。このため、周辺回路領域１Ｂの積層膜ＬＦ１上からは絶縁膜ＩＬ２は除去された状態となる。
ステップＳ１４を行うことで、半導体基板ＳＢの主面において、絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧおよび積層体ＬＭと、積層膜ＬＦ１とのいずれも形成されていない領域に、絶縁膜ＩＬ３が形成された（埋め込まれた）状態となり、絶縁膜ＩＬ３の上面は、平坦化されて、積層体ＬＭの上面および積層膜ＬＦ１の上面とほぼ同じ高さ位置となる。
次に、図１７に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ、絶縁膜ＩＬ２および積層膜ＬＦ１を覆うように、絶縁膜ＩＬ３を形成（堆積）する（図２のステップＳ１５）。
メモリセル領域１Ａでは、積層体ＬＭの上面が露出した絶縁膜ＩＬ２上に絶縁膜ＩＬ３が形成され、周辺回路領域１Ｂでは、積層膜ＬＦ１上に絶縁膜ＩＬ３が形成される。このため、絶縁膜ＩＬ３は、積層体ＬＭ、絶縁膜ＩＬ２および積層膜ＬＦ１上に形成されることになる。
絶縁膜ＩＬ３は、絶縁膜ＩＬ１とは異なる絶縁材料からなることが好ましく、従って、キャップ絶縁膜ＣＰとは異なる材料からなることが好ましい。また、絶縁膜ＩＬ３は、絶縁膜ＩＬ２と同種の絶縁材料により形成することができる。絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
ステップＳ１４で絶縁膜ＩＬ２の上面を平坦化した後に、ステップＳ１５で絶縁膜ＩＬ３を形成するため、ステップＳ１５では、絶縁膜ＩＬ３は平坦面上に形成されることになる。このため、ステップＳ１５で形成された絶縁膜ＩＬ３の上面は、ほぼ平坦な面となっている。
次に、絶縁膜ＩＬ３上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、積層膜ＬＦ１の上方には形成されず、メモリゲート電極ＭＧ、積層体ＬＭおよび絶縁膜ＩＬ２の上方には形成される。すなわち、フォトレジストパターンＰＲ２は、周辺回路領域１Ｂには形成されず、メモリセル領域１Ａ全体に形成される。また、フォトレジストパターンＰＲ２は、積層膜ＬＦ１の上方には形成されないため、素子分離領域ＳＴ上に位置する部分の積層膜ＬＦ１の上方にもフォトレジストパターンＰＲ２は形成されないが、フォトレジストパターンＰＲ２の側面（端部）ＥＧ２は、素子分離領域ＳＴ上に位置する部分の絶縁膜ＩＬ２の上方に位置することが好ましい。
次に、図１８に示されるように、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜ＩＬ３をエッチング（好ましくはドライエッチング）して除去する（図２のステップＳ１６）。
ステップＳ１６において、フォトレジストパターンＰＲ２で覆われていない領域の絶縁膜ＩＬ３は、エッチングにより除去されるが、フォトレジストパターンＰＲ２で覆われている領域の絶縁膜ＩＬ３は、エッチングされずに残存する。積層膜ＬＦ１の上方にはフォトレジストパターンＰＲ２を形成していなかったため、ステップＳ１６のエッチング工程を行うと、積層膜ＬＦ１上の絶縁膜ＩＬ３は除去されて、積層膜ＬＦ１の上面が露出される。すなわち、ステップＳ１６を行うと、積層膜ＬＦ１全体上から絶縁膜ＩＬ３が除去されて、積層膜ＬＦ１全体の上面が露出されることになる。一方、メモリセル領域１Ａにおいては、絶縁膜ＩＬ３はフォトレジストパターンＰＲ２で覆われているため、絶縁膜ＩＬ３はエッチングされずに残存する。ステップＳ１６のエッチングの後、図１９に示されるように、フォトレジストパターンＰＲ２を除去する。
次に、図２０に示されるように、積層膜ＬＦ１をエッチングにより除去する（図２のステップＳ１７）。
ステップＳ１７では、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる積層膜ＬＦ１を除去する。このため、ステップＳ１７の積層膜ＬＦ１の除去工程は、絶縁膜ＩＬ１のエッチング工程と、シリコン膜ＰＳ１のエッチング工程とを有しており、絶縁膜ＩＬ１のエッチング工程の後に、シリコン膜ＰＳ１のエッチング工程を行う。
ステップＳ１７の積層膜ＬＦ１の除去工程のうち、絶縁膜ＩＬ１のエッチング工程では、絶縁膜ＩＬ１に比べてシリコン膜ＰＳ１および絶縁膜ＩＬ２，ＩＬ３がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、絶縁膜ＩＬ１のエッチング工程では、絶縁膜ＩＬ１のエッチング速度に比べてシリコン膜ＰＳ１および絶縁膜ＩＬ２，ＩＬ３のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、絶縁膜ＩＬ２，ＩＬ３およびシリコン膜ＰＳ１がエッチングされるのを抑制しながら、絶縁膜ＩＬ１を選択的にエッチングすることができる。積層膜ＬＦ１の絶縁膜ＩＬ１のエッチングは、等方性ドライエッチングまたはウェットエッチングあるいはそれらの組み合わせが好ましい。
また、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、シリコン膜ＰＳ１のエッチング工程では、シリコン膜ＰＳ１に比べて絶縁膜ＩＬ２，ＩＬ３がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、シリコン膜ＰＳ１のエッチング工程では、シリコン膜ＰＳ１のエッチング速度に比べて絶縁膜ＩＬ２，ＩＬ３のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、絶縁膜ＩＬ２，ＩＬ３がエッチングされるのを抑制しながら、シリコン膜ＰＳ１を選択的にエッチングすることができる。積層膜ＬＦ１のシリコン膜ＰＳ１のエッチングは、等方性ドライエッチングまたはウェットエッチングあるいはそれらの組み合わせを用いることができる。
積層膜ＬＦ１の上面が露出された状態でステップＳ１７のエッチングを行うため、ステップＳ１７では、積層膜ＬＦ１全体が除去される。また、ステップＳ１７で積層膜ＬＦ１を除去すると、積層膜ＬＦ１の下に存在していた絶縁膜ＧＩが露出されるが、この絶縁膜ＧＩも、エッチング（好ましくはウェットエッチング）により除去する。これにより、周辺回路領域１Ｂの半導体基板ＳＢ上から、絶縁膜ＧＩおよび積層膜ＬＦ１が除去された状態となる。但し、メモリセル領域１Ａの絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩは、露出されていないため、除去されずに残存する。
ステップＳ１７のシリコン膜ＰＳ１のエッチング工程の後に行う絶縁膜ＧＩのエッチングは、絶縁膜ＧＩに比べて半導体基板ＳＢがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１７のシリコン膜ＰＳ１のエッチング工程の後に行う絶縁膜ＧＩのエッチング工程は、絶縁膜ＧＩのエッチング速度に比べて半導体基板ＳＢのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、周辺回路領域１Ｂの半導体基板ＳＢがエッチングされるのを抑制または防止することができる。
絶縁膜ＩＬ３は、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程において、エッチングされる場合もある。このため、ステップＳ１７の積層膜ＬＦ１の除去工程を行った後、あるいは、その後の絶縁膜ＧＩの除去工程を行った後において、絶縁膜ＩＬ３がエッチングされて消失して絶縁膜ＩＬ２の上面が露出している場合もあり得る。そのような場合でも、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、絶縁膜ＩＬ１のエッチング工程が終了するまで（すなわち積層膜ＬＦ１の絶縁膜ＩＬ１が除去されてシリコン膜ＰＳ１の上面が露出するまで）は、絶縁膜ＩＬ３が層状に残存し、積層体ＬＭの上面（すなわちキャップ絶縁膜ＣＰの上面）が露出しないようにすることが好ましい。これにより、積層膜ＬＦ１の絶縁膜ＩＬ１のエッチング工程で、積層体ＬＭのキャップ絶縁膜ＣＰがエッチングされてしまうのを防止することができ、従って、積層膜ＬＦ１のシリコン膜ＰＳ１のエッチング工程で、積層体ＬＭの制御ゲート電極ＣＧがエッチングされてしまうのを的確に防止することができる。
また、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程を終了した段階において、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは露出していないことが好ましい。特に、ステップＳ１７のシリコン膜ＰＳ１のエッチング工程を終了するまでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが露出しないようにすることが好ましい。このため、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程を終了した段階において、メモリゲート電極ＭＧは、絶縁膜ＩＬ２と絶縁膜ＩＬ３の一方または両方で覆われていることが好ましい。これにより、メモリゲート電極ＭＧや制御ゲート電極ＣＧがエッチングされてしまうのを防止することができる。
このようにして、積層膜ＬＦ１と積層膜ＬＦ１の下の絶縁膜ＧＩ（周辺回路領域１Ｂの絶縁膜ＧＩ）とが除去される。
次に、図２１に示されるように、半導体基板ＳＢ上に絶縁膜ＧＩ２を形成する(図２のステップＳ１８)。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＧＩ上に、絶縁膜ＨＫを形成する（図２のステップＳ１９）。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、導電膜として金属膜ＭＥ１を形成する（図２のステップＳ２０）。それから、半導体基板ＳＢ上に、すなわち金属膜ＭＥ１上に、シリコン膜ＰＳ３を形成する（図３のステップＳ２１）。
すなわち、ステップＳ１８，Ｓ１９，Ｓ２０，Ｓ２１では、絶縁膜ＧＩ２と絶縁膜ＨＫと金属膜ＭＥ１とシリコン膜ＰＳ３とを、順に形成する。これにより、半導体基板ＳＢ上に、絶縁膜ＧＩ２と絶縁膜ＨＫと金属膜ＭＥ１とシリコン膜ＰＳ３との積層膜が形成されることになる。ステップＳ１８，Ｓ１９，Ｓ２０，Ｓ２１を行うことにより、絶縁膜ＧＩ２と、絶縁膜ＧＩ２上の絶縁膜ＨＫと、絶縁膜ＨＫ上の金属膜ＭＥ１と、金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜が、半導体基板ＳＢの主面に、積層体ＬＭ、メモリゲート電極ＭＧおよび絶縁膜ＩＬ２を覆うように、形成された状態となる。
絶縁膜ＧＩ２および絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥ１およびシリコン膜ＰＳ３は、ゲート電極用の導電膜である。具体的には、絶縁膜ＧＩ２および絶縁膜ＨＫは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥ１およびシリコン膜ＰＳ３は、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。
絶縁膜ＧＩ２は、周辺回路領域１Ｂの半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の表面）上に形成され、好ましくは、酸化シリコン膜または酸窒化シリコン膜からなる。この絶縁膜ＧＩ２は、高誘電率ゲート絶縁膜（ここでは絶縁膜ＨＫ）と半導体基板ＳＢとの間に形成されるため、界面層とみなすこともできる。
絶縁膜ＧＩ２の物理的膜厚は、絶縁膜ＨＫの物理的膜厚よりも薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。ステップＳ１８において、絶縁膜ＧＩ２は、例えば熱酸化法などを用いて形成することができる。また、絶縁膜ＧＩ２を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。
なお、図２１では、半導体基板ＳＢの基板領域（Ｓｉ基板領域）上だけでなく、素子分離領域ＳＴ上や絶縁膜ＩＬ２の表面上にも絶縁膜ＧＩ２が形成されている場合が示されている。しかしながら、絶縁膜ＧＩ２を熱酸化法により形成した場合には、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）上に絶縁膜ＧＩ２が形成され、素子分離領域ＳＴ上や絶縁膜ＩＬ２の表面上には絶縁膜ＧＩ２は形成されない。一方、絶縁膜ＨＫ、金属膜ＭＥ１およびシリコン膜ＰＳ３は、それぞれ、半導体基板ＳＢの主面全面に形成される。このため、周辺回路領域１Ｂにおける半導体基板ＳＢの基板領域（Ｓｉ基板領域）上には、ステップＳ２１までを行うと、絶縁膜ＧＩ２と絶縁膜ＨＫと金属膜ＭＥ１とシリコン膜ＰＳ３とが下から順に形成された状態となる。一方、素子分離領域ＳＴ上や、メモリセル領域１Ａの絶縁膜ＩＬ２上では、ステップＳ１８を行っても絶縁膜ＧＩ２が形成されない場合もあり得るが、絶縁膜ＧＩ２が形成されていない領域でも、ステップＳ２１までを行うと、絶縁膜ＨＫと金属膜ＭＥ１とシリコン膜ＰＳ３とが下から順に形成された状態となる。
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
また、絶縁膜ＧＩ２の形成（すなわちステップＳ１８）を省略して、高誘電率膜である絶縁膜ＨＫを、周辺回路領域１Ｂの半導体基板ＳＢの表面（シリコン面）上に直接的に形成することも可能である。但し、絶縁膜ＧＩ２の形成を省略せずに、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜（界面層）ＧＩ２を設ければ、より好ましい。すなわち、ステップＳ１８で絶縁膜ＧＩ２を形成してから、ステップＳ１９で絶縁膜ＨＫを形成すれば、より好ましい。これにより、後で周辺回路領域１Ｂに形成されるＭＩＳＦＥＴにおいて、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
金属膜ＭＥ１としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。金属膜ＭＥ１は、例えばスパッタリング法などを用いて形成することができる。
金属膜ＭＥ１を用いて後でゲート電極（周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのゲート電極）を形成するため、そのゲート電極をメタルゲート電極とすることができる。メタルゲート電極としたことで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
シリコン膜ＰＳ３は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜ＰＳ３は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ３は、後で除去するため、導電型の不純物は導入されていても、導入されていなくてもよい。
金属膜ＭＥ１およびシリコン膜ＰＳ３は、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。ステップＳ２０で形成する金属膜ＭＥ１の厚みを厚くすることでステップＳ２１のシリコン膜ＰＳ３の形成工程を省略することも可能であり、その場合、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極は、シリコン膜ＰＳ３無しの金属膜ＭＥ１で形成されることになる。しかしながら、ステップＳ２１を省略せずに金属膜ＭＥ１上にシリコン膜ＰＳ３を形成する方が、より好ましい。すなわち、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極を、金属膜ＭＥ１とその上のシリコン膜ＰＳ３との積層膜で形成する方が、より好ましい。その理由は、金属膜ＭＥ１の厚みが厚すぎると、金属膜ＭＥ１が剥離しやすくなる問題や、あるいは金属膜ＭＥ１をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるためである。ステップＳ２１を省略せずに金属膜ＭＥ１上にシリコン膜ＰＳ３を形成した場合、金属膜ＭＥ１とシリコン膜ＰＳ３との積層膜でゲート電極が形成されることになるため、金属膜ＭＥ１のみでゲート電極を形成する場合に比べて金属膜ＭＥ１の厚みを薄くすることができ、上記問題を改善することができる。また、ステップＳ２１を省略せずに金属膜ＭＥ１上にシリコン膜ＰＳ３を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
次に、半導体基板ＳＢ上に、すなわちシリコン膜ＰＳ３上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ３を形成する（図３のステップＳ２２）。
フォトレジストパターンＰＲ３は、周辺回路領域１Ｂ全体を覆うように形成され、フォトレジストパターンＰＲ３の側面（端部）ＥＧ３は、素子分離領域ＳＴの上方に位置するようにすることが好ましい。すなわち、フォトレジストパターンＰＲ３の側面（端部）ＥＧ３の直下に、素子分離領域ＳＴが存在するようにする。また、メモリセル領域１ＡにはフォトレジストパターンＰＲ３は形成されず、メモリセル領域１Ａのシリコン膜ＰＳ３が露出されるようにする。すなわち、絶縁膜ＩＬ２の上方にはフォトレジストパターンＰＲ３が存在しないようにし、絶縁膜ＩＬ２上に位置する部分のシリコン膜ＰＳ３がフォトレジストパターンＰＲ３で覆われずに露出されるようにする。また、絶縁膜ＩＬ２の上方には、フォトレジストパターンＰＲ３は形成されない。また、絶縁膜ＩＬ２の側面に起因したシリコン膜ＰＳ３の段差ＥＧ４に、フォトレジストパターンＰＲ３が乗り上げていないことが好ましい。
次に、図２２に示されるように、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、シリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫをエッチングする（図３のステップＳ２３）。その後、フォトレジストパターンＰＲ３は除去される。
ステップＳ２３のエッチングにより、シリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜のうち、フォトレジストパターンＰＲ３で覆われずに露出していた部分がエッチングされて除去され、フォトレジストパターンＰＲ３の下に、シリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜が残存する。フォトレジストパターンＰＲ３の下に残存するシリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜を、符号ＬＦ２を付して積層膜ＬＦ２と称することとする。積層膜ＬＦ２は、絶縁膜ＨＫと、絶縁膜ＨＫ上の金属膜ＭＥ１と、金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜からなる。
積層膜ＬＦ２は、周辺回路領域１Ｂ全体に形成されるが、積層膜ＬＦ２の側面（端部）ＳＦ１は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域１Ｂの活性領域（素子分離領域ＳＴで規定された活性領域）は、積層膜ＬＦ２で覆われることになり、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。すなわち、もしも積層膜ＬＦ２の側面（端部）ＳＦ１が、素子分離領域ＳＴ上ではなく周辺回路領域１Ｂの活性領域上に位置している場合、ステップＳ２３のエッチング工程で周辺回路領域１Ｂの活性領域がエッチングされる虞がある。しかしながら、積層膜ＬＦ２の側面ＳＦ１が素子分離領域ＳＴ上に位置していれば、周辺回路領域１Ｂの活性領域は積層膜ＬＦ２で覆われることになる。これにより、ステップＳ２３のエッチング工程で周辺回路領域１Ｂの活性領域がエッチングされるのを的確に防止することができる。なお、積層膜ＬＦ２の絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢとの間には、絶縁膜ＧＩ２が介在している。
絶縁膜ＩＬ２の上方には、フォトレジストパターンＰＲ３は形成されていなかったため、絶縁膜ＩＬ２上からシリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫはエッチングされて除去される。
ステップＳ２２，Ｓ２３を省略することも可能であるが、ステップＳ２２，Ｓ２３を行う方が、より好ましい。ステップＳ２２，Ｓ２３を省略した場合、絶縁膜ＩＬ２上にもゲート電極用の導電膜（ここではシリコン膜ＰＳ３および金属膜ＭＥ１）が存在した状態で、後述のフォトレジストパターンＰＲ４を形成するためのフォトリソグラフィ工程を行うことになり、このフォトリソグラフィ工程が行いにくくなる。しかしながら、ステップＳ２２，Ｓ２３を行うことにより、ゲート電極用の導電膜（ここではシリコン膜ＰＳ３および金属膜ＭＥ１）を絶縁膜ＩＬ２上から除去しておけば、後述のフォトレジストパターンＰＲ４を形成するためのフォトリソグラフィ工程が行いやすくなり、後述のフォトレジストパターンＰＲ４を的確に形成することができる。
ステップＳ２２，Ｓ２３を行うことにより、メモリセル領域１Ａにおけるシリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫはエッチングされて除去され、絶縁膜ＩＬ２上からは、シリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫが除去される。また、積層膜ＬＦ２が周辺回路領域１Ｂの半導体基板ＳＢ上に残存し、積層膜ＬＦ２の側面ＳＦ１は、素子分離領域ＳＴ上に位置している。
また、絶縁膜ＩＬ２の端部を構成する絶縁膜ＩＬ２の側面ＳＦ２は、素子分離領域ＳＴ上に位置している。ステップＳ２３のエッチングを行うと、この素子分離領域ＳＴ上に位置する絶縁膜ＩＬ２の側面ＳＦ２上に、シリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜の一部がサイドウォールスペーサ状に残存して、残存部（残存物、残差物）ＳＰ２となる場合もある。この残存部ＳＰ２は、シリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜の一部からなり、素子分離領域ＳＴ上に位置する絶縁膜ＩＬ２の側面ＳＦ２上にサイドウォールスペーサ状に形成されるため、絶縁膜ＩＬ２に隣接するように素子分離領域ＳＴ上に形成された状態となる。絶縁膜ＩＬ２の側面ＳＦ２が素子分離領域ＳＴ上に位置するようにしておけば、この残存部ＳＰ２は、素子分離領域ＳＴ上に形成されることになるため、この残存部ＳＰ２が不具合を生じるのを抑制または防止することができる。
次に、図２３に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ４を形成する（図３のステップＳ２４）。
フォトレジストパターンＰＲ４は、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるゲート電極ＧＥ形成予定領域とに形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭや絶縁膜ＩＬ２は、フォトレジストパターンＰＲ４で覆われることになる。また、積層膜ＬＦ２の側面ＳＦ１は、フォトレジストパターンＰＲ４で覆われるようにすることが好ましい。積層膜ＬＦ２の側面ＳＦ１がフォトレジストパターンＰＲ４で覆われずに露出した状態で後述のステップＳ２５のエッチングを行った場合、不要なエッチング残りが生じやすくなる。このため、積層膜ＬＦ２の側面ＳＦ１をフォトレジストパターンＰＲ４で覆っておくことが好ましく、これにより、後述のステップＳ２５のエッチング工程で、不要なエッチング残りが生じにくくなる。
このため、絶縁膜ＩＬ２がフォトレジストパターンＰＲ４で覆われるとともに、絶縁膜ＩＬ２と積層膜ＬＦ２との間がフォトレジストパターンＰＲ４で埋められ、かつ積層膜ＬＦ２の外周近傍がフォトレジストパターンＰＲ４で覆われるように、フォトレジストパターンＰＲ４を形成することが好ましい。絶縁膜ＩＬ２の側面ＳＦ２もフォトレジストパターンＰＲ４で覆われるため、絶縁膜ＩＬ２の側面ＳＦ２上に上記残存部ＳＰ２が形成されていた場合は、この残存部ＳＰ２も、フォトレジストパターンＰＲ４で覆われる。
次に、図２４に示されるように、フォトレジストパターンＰＲ４をエッチングマスクとして用いて、シリコン膜ＰＳ３および金属膜ＭＥ１の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図３のステップＳ２５）。その後、フォトレジストパターンＰＲ４は除去される。
ゲート電極ＧＥは、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなり、絶縁膜ＨＫ上に形成される。すなわち、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるゲート電極ＧＥが、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩ２および絶縁膜ＨＫを介して形成される。ゲート電極ＧＥは、周辺回路を構成するＭＩＳＦＥＴのゲート電極である。
ステップＳ２５でシリコン膜ＰＳ３および金属膜ＭＥ１をパターニングするドライエッチング工程の後に、ゲート電極ＧＥで覆われない部分の絶縁膜ＨＫを除去するためのウェットエッチングを行うことが、より好ましい。ゲート電極ＧＥの下部に位置する絶縁膜ＨＫは、ステップＳ２５のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥで覆われない部分の絶縁膜ＨＫは、ステップＳ２５でシリコン膜ＰＳ３および金属膜ＭＥ１をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
ゲート電極ＧＥの下に残存する絶縁膜ＨＫは、ＭＩＳＦＥＴのゲート絶縁膜として機能する絶縁膜であるが、絶縁膜ＨＫと半導体基板ＳＢとの間には絶縁膜ＧＩ２が介在しており、この絶縁膜ＧＩ２と絶縁膜ＨＫとが、ＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に、絶縁膜ＧＩ２および絶縁膜ＨＫが介在しており、この絶縁膜ＧＩ２および絶縁膜ＨＫが、ＭＩＳＦＥＴのゲート絶縁膜として機能する。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能することができる。また、ゲート電極ＧＥは、ゲート絶縁膜（ここでは絶縁膜ＧＩ２，ＨＫ）上に位置する金属膜ＭＥ１を有しており、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
また、上述のように、積層膜ＬＦ２の外周近傍がフォトレジストパターンＰＲ４で覆われるように、フォトレジストパターンＰＲ４を形成していたため、積層膜ＬＦ２の外周近傍がフォトレジストパターンＰＲ４で覆われていたことで、ステップＳ２５でエッチングされずに積層体ＬＭ２として残存する。
積層体ＬＭ２は、ＭＩＳＦＥＴのゲート電極として機能するものではないが、積層体ＬＭ２は、絶縁膜ＨＫと金属膜ＭＥ１とシリコン膜ＰＳ３との積層膜からなり、少なくとも一部は素子分離領域ＳＴ上に位置している。積層体ＬＭ２の一部が周辺回路領域１Ｂの活性領域上に位置している場合は、積層体ＬＭ２の絶縁膜ＨＫと活性領域を構成する基板領域（Ｓｉ基板領域）との間には絶縁膜ＧＩ２が介在している。
また、メモリセル領域１Ａは、フォトレジストパターンＰＲ４で覆われていたため、ステップＳ２５ではエッチングされない。
次に、図２５に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ５を形成する（図３のステップＳ２６）。
フォトレジストパターンＰＲ５は、メモリセル領域１Ａには形成されず、周辺回路領域１Ｂ全体に形成され、ゲート電極ＧＥおよび積層体ＬＭ２を覆うように形成される。周辺回路領域１Ｂ全体をフォトレジストパターンＰＲ５で覆い、周辺回路領域１Ｂの活性領域やゲート電極ＧＥがフォトレジストパターンＰＲ５で覆われて露出していない状態で後述のステップＳ２７のエッチング工程を行うことで、後述のステップＳ２７のエッチング工程で周辺回路領域１Ｂの基板領域（Ｓｉ基板領域）やゲート電極ＧＥがエッチングされるのを防止することができる。また、フォトレジストパターンＰＲ５は、絶縁膜ＩＬ２の側面ＳＦ２を覆うことが好ましく、これにより、後述のステップＳ２７のエッチング工程で、不要なエッチング残りが生じにくくなる。但し、メモリセル領域１Ａの絶縁膜ＩＬ２は、フォトレジストパターンＰＲ５で覆わないことが好ましく、これにより、後述のステップＳ２７で絶縁膜ＩＬ２を的確に除去できるようになる。このため、絶縁膜ＩＬ２のうち、絶縁膜ＩＬ２の側面ＳＦ２およびその近傍領域がフォトレジストパターンＰＲ５で覆われ、それ以外はフォトレジストパターンＰＲ５で覆われずに露出するように、フォトレジストパターンＰＲ５を形成することが好ましい。絶縁膜ＩＬ２の側面ＳＦ２上に上記残存部ＳＰ２が形成されていた場合は、この残存部ＳＰ２も、フォトレジストパターンＰＲ５で覆われる。
次に、図２６に示されるように、フォトレジストパターンＰＲ５をエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングして除去する（図３のステップＳ２７）。その後、図２７に示されるように、フォトレジストパターンＰＲ５は除去される。絶縁膜ＩＬ２上に絶縁膜ＩＬ３が残存していた場合は、この絶縁膜ＩＬ３もステップＳ２７で除去される。
ステップＳ２７は、絶縁膜ＩＬ２に比べて、半導体基板ＳＢ、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ２７は、絶縁膜ＩＬ２のエッチング速度に比べて、半導体基板ＳＢ、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、半導体基板ＳＢ、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧがエッチングされるのを抑制しながら、絶縁膜ＩＬ２を選択的にエッチングすることができる。ステップＳ２７の絶縁膜ＩＬ２のエッチングは、ウェットエッチングが好ましい。
また、周辺回路領域１Ｂは、フォトレジストパターンＰＲ５で覆われていたため、ステップＳ２７ではエッチングされない。
このようにして、図２７に示されるように、メモリセル領域１Ａにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、周辺回路領域１Ｂにおいて、半導体基板ＳＢ上に絶縁膜ＧＩ２，ＨＫを介してゲート電極ＧＥが形成された状態が得られる。
次に、図２８に示すように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する（図３のステップＳ２８）。
ステップＳ２８において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、キャップ絶縁膜ＣＰおよび制御ゲート電極ＣＧがマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図２９に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥの側壁上とに、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図３のステップＳ２９）。
ステップＳ２９のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に絶縁膜（例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）をＣＶＤ法などを用いて堆積してから、この絶縁膜を異方性エッチング（エッチバック）する。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに選択的にこの絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
次に、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する（図３のステップＳ３０）。
ステップＳ３０において、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、積層体ＬＭとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図４のステップＳ３１）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
次に、半導体基板ＳＢの主面全面上に酸化シリコン膜などからなる絶縁膜ＩＬ４をＣＶＤ法などを用いて形成してから、この絶縁膜ＩＬ４をフォトリソグラフィ法およびエッチング法を用いてパターニングすることにより、後述の金属シリサイド層ＳＬを形成すべきでない領域に絶縁膜ＩＬ４を選択的に残存させる。後述の金属シリサイド層ＳＬを形成すべき領域からは、この絶縁膜ＩＬ４は除去されるため、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）と制御ゲート電極ＣＧの上面とゲート電極ＧＥの上面との各シリコン面（シリコン領域、シリコン膜）は露出される。なお、図３０では、一例として、残存部ＳＰ２上に絶縁膜ＩＬ４を残した状態が示されているが、残存部ＳＰ２上に絶縁膜ＩＬ４を残さずに、残存部ＳＰ２を露出させてもよい。
次に、金属シリサイド層ＳＬを形成する（図４のステップＳ３２）。金属シリサイド層ＳＬは、次のようにして形成することができる。
まず、図３１に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上とメモリゲート電極ＭＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥ２を形成（堆積）する。金属膜ＭＥ２は、単体の金属膜（純金属膜）または合金膜とすることができ、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。金属膜ＭＥ２は、スパッタリング法などを用いて形成することができる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧ（上記シリコン膜ＰＳ２）およびゲート電極ＧＥ（の上記シリコン膜ＰＳ３）の各上層部分（表層部分）を金属膜ＭＥ２と反応させる。これにより、図３２に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＥ２がコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＥ２がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＥ２がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜ＭＥ２を除去する。図３２にはこの段階の断面図が示されている。また、積層体ＬＭ２を構成するシリコン膜ＰＳ３の上部にも金属シリサイド層ＳＬが形成され得る。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインや各ゲート電極（ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
なお、制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰが形成されており、制御ゲート電極ＣＧと金属膜ＭＥ２との間にはキャップ絶縁膜ＣＰが介在していた。このため、制御ゲート電極ＣＧは金属膜ＭＥ２と接触していなかった。従って、熱処理を行っても制御ゲート電極ＣＧは金属膜ＭＥ２と反応せず、制御ゲート電極ＣＧ上には金属シリサイド層ＳＬは形成されない。
次に、図３３に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ５を形成（堆積）する（図４のステップＳ３３）。
絶縁膜ＩＬ５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ５の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ５の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ５をドライエッチングすることにより、図３４に示されるように、絶縁膜ＩＬ５にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図４のステップＳ３４）。
次に、コンタクトホールＣＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図４のステップＳ３５）。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜ＩＬ５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３４では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図３４の断面図においては、ｎ＋型半導体領域ＳＤ１，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ５上に第１層目の配線である配線（配線層）Ｍ１を形成する（図４のステップＳ３６）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図３５に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ５上に、絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ６の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３５では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（ｎ＋型半導体領域ＳＤ１）、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の製造工程の変形例について、図３６〜図４０を参照して説明する。図３６〜図４０は、変形例の半導体装置の製造工程中の要部断面図である。
上記ステップＳ１３（絶縁膜ＩＬ２形成工程）までを行って上記図１５の構造を得た後、上記図１６および図１７の場合は、ステップＳ１４（絶縁膜ＩＬ２の研磨工程）において上記図１６のように積層体ＬＭのキャップ絶縁膜ＣＰと積層膜ＬＦ１の絶縁膜ＩＬ１とが露出するまで絶縁膜ＩＬ２の研磨処理を行ってから、ステップＳ１５で図１７のように絶縁膜ＩＬ３を形成している。
変形例として、ステップＳ１４（絶縁膜ＩＬ２の研磨工程）において、積層体ＬＭのキャップ絶縁膜ＣＰおよび積層膜ＬＦ１の絶縁膜ＩＬ１が露出する前の段階、すなわち図３６の段階で、絶縁膜ＩＬ２の研磨を終了することも可能である。但し、ステップＳ１４（絶縁膜ＩＬ２の研磨工程）において、積層体ＬＭのキャップ絶縁膜ＣＰおよび積層膜ＬＦ１の絶縁膜ＩＬ１が露出する前の段階で絶縁膜ＩＬ２の研磨を終了する場合であっても、メモリセル領域１Ａにおける絶縁膜ＩＬ２の上面が平坦化されるまで絶縁膜ＩＬ２の研磨処理を行う。すなわち、上記図１６の場合および図３６の場合のいずれにおいても、ステップＳ１４の研磨工程は、メモリセル領域１Ａにおける絶縁膜ＩＬ２の上面を平坦化する目的で行われる。
これにより、図３６に示されるように、メモリセル領域１Ａにおける絶縁膜ＩＬ２の上面が平坦化されるとともに、積層体ＬＭのキャップ絶縁膜ＣＰの上面が絶縁膜ＩＬ２で覆われた状態が得られる。この場合は、ステップＳ１４（絶縁膜ＩＬ２の研磨工程）を終了した段階で積層体ＬＭのキャップ絶縁膜ＣＰの上面が絶縁膜ＩＬ２で覆われた状態となっているため、ステップＳ１５（絶縁膜ＩＬ３形成工程）は、省略することもできる。すなわち、図３６の構造を得た後、ステップＳ１５（絶縁膜ＩＬ３形成工程）を省略し、図３７に示されるように、絶縁膜ＩＬ２上に上記フォトレジストパターンＰＲ２を形成することができる。フォトレジストパターンＰＲ２については、絶縁膜ＩＬ３上ではなく絶縁膜ＩＬ２上に形成されること以外は、図３７の場合も、上記図１７の場合と同様であるので、ここではその繰り返しの説明は省略する。
それから、上記ステップＳ１６において、図３８に示されるように、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングして除去する。ステップＳ１６のエッチング工程については、エッチングの対象が絶縁膜ＩＬ３ではなく絶縁膜ＩＬ２であること以外は、図３８の場合も、上記図１８の場合と同様であるので、ここではその繰り返しの説明は省略する。変形例の場合、ステップＳ１４の研磨工程を終了した段階では、積層膜ＬＦ１上に絶縁膜ＩＬ２が層状に残存しているため、積層膜ＬＦ１は露出していなかったが、ステップＳ１６のエッチング工程を行うと、積層膜ＬＦ１上の絶縁膜ＩＬ２は除去されて、積層膜ＬＦ１の上面が露出される。一方、メモリセル領域１Ａにおいては、絶縁膜ＩＬ２は、フォトレジストパターンＰＲ２で覆われているため、ステップＳ１６のエッチング工程を行っても、エッチングされずに残存する。このため、積層膜ＬＦ１の上面は露出されるが、メモリゲート電極ＭＧの上面や積層体ＬＭのキャップ絶縁膜ＣＰの上面が露出せずに絶縁膜ＩＬ２で覆われている状態は、ステップＳ１６のエッチング工程を行っても、維持されている。ステップＳ１６のエッチングの後、図３９に示されるように、フォトレジストパターンＰＲ２を除去する。
それから、上記ステップＳ１７において、図４０に示されるように、積層膜ＬＦ１をエッチングにより除去する。ステップＳ１７のエッチング工程については、図４０の場合も、上記図２０の場合と基本的には同じである。但し、図４０の場合は、絶縁膜ＩＬ３が形成されていなかったため、絶縁膜ＩＬ３がエッチングされることはない。
上記図２０の場合と同様に、図４０の場合も、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、絶縁膜ＩＬ１のエッチング工程では、絶縁膜ＩＬ１に比べてシリコン膜ＰＳ１および絶縁膜ＩＬ２がエッチングされにくい条件で、エッチングを行うことが好ましい。また、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、シリコン膜ＰＳ１のエッチング工程では、シリコン膜ＰＳ１に比べて絶縁膜ＩＬ２がエッチングされにくい条件で、エッチングを行うことが好ましい。また、ステップＳ１７で積層膜ＬＦ１を除去すると、積層膜ＬＦ１の下に存在していた絶縁膜ＧＩが露出されるが、この絶縁膜ＧＩも、エッチングにより除去する。絶縁膜ＧＩのエッチングは、絶縁膜ＧＩに比べて半導体基板ＳＢがエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、周辺回路領域１Ｂの半導体基板ＳＢ上から、絶縁膜ＧＩおよび積層膜ＬＦ１が除去された状態となる。
図４０の場合において、絶縁膜ＩＬ２は、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程において、エッチングされる場合もある。そのような場合でも、ステップＳ１７の積層膜ＬＦ１の除去工程のうち、絶縁膜ＩＬ１のエッチング工程が終了するまで（すなわち積層膜ＬＦ１の絶縁膜ＩＬ１が除去されてシリコン膜ＰＳ１の上面が露出するまで）は、積層体ＬＭ上（すなわちキャップ絶縁膜ＣＰ上）に絶縁膜ＩＬ２が残存し、積層体ＬＭの上面（すなわちキャップ絶縁膜ＣＰの上面）が露出しないようにすることが好ましい。これにより、積層膜ＬＦ１の絶縁膜ＩＬ１のエッチング工程で、積層体ＬＭのキャップ絶縁膜ＣＰがエッチングされてしまうのを防止することができ、従って、積層膜ＬＦ１のシリコン膜ＰＳ１のエッチング工程で、積層体ＬＭの制御ゲート電極ＣＧがエッチングされてしまうのを防止することができる。
また、図４０の場合においても、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程を終了した段階において、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは露出していないことが好ましい。特に、ステップＳ１７のシリコン膜ＰＳ１のエッチング工程を終了するまでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが露出しないようにすることが好ましい。このため、ステップＳ１７の積層膜ＬＦ１の除去工程や、その後の絶縁膜ＧＩの除去工程を終了した段階において、メモリゲート電極ＭＧは、絶縁膜ＩＬ２で覆われていることが好ましい。これにより、メモリゲート電極ＭＧや制御ゲート電極ＣＧがエッチングされてしまうのを防止することができる。
このようにして、積層膜ＬＦ１と積層膜ＬＦ１の下の絶縁膜ＧＩ（周辺回路領域１Ｂの絶縁膜ＧＩ）とが除去される。
図４０以降の工程は、図２０以降の工程と同様であるので、ここではその繰り返しの説明は省略する。すなわち、上記ステップＳ１８，Ｓ１９，Ｓ２０，Ｓ２１およびそれ以降の工程を行えばよい。図３６〜図４０の変形例は、後述の実施の形態２，３に適用することもできる。
但し、上記ステップＳ１４で上記図１６のように積層体ＬＭのキャップ絶縁膜ＣＰと積層膜ＬＦ１の絶縁膜ＩＬ１とが露出するまで絶縁膜ＩＬ２の研磨処理を行った方が、キャップ絶縁膜ＣＰや積層膜ＬＦ１の絶縁膜ＩＬ１を研磨ストッパ膜として用いることができるため、ステップＳ１４の研磨工程（特に研磨量）を制御しやすくなる。このため、ステップＳ１４の研磨工程を管理しやすくなり、半導体装置の製造工程が行いやすくなる。一方、図３７（変形例）のように、上記ステップＳ１４で積層体ＬＭのキャップ絶縁膜ＣＰおよび積層膜ＬＦ１の絶縁膜ＩＬ１を露出させなかった場合は、上記ステップＳ１５の絶縁膜ＩＬ３の形成工程は省略することができるため、半導体装置の製造工程数の低減を図ることができる。
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成例について、図４１および図４２を参照して説明する。
図４１は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図４２は、メモリセルの等価回路図である。また、図４１では、図面を簡略化するために、図３５の構造のうち、絶縁膜ＩＬ５、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ６および配線Ｍ１については、図示を省略している。
図４１に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（図４１では図示せず）によって他の領域から電気的に分離されている。
図４１および図４２に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図４１に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図４１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成した場合は、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬは形成されず、制御ゲート電極ＣＧの上面がキャップ絶縁膜ＣＰで覆われた状態になっている。制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷは、制御ゲート電極ＣＧとキャップ絶縁膜ＣＰとの積層体ＬＭの側壁上に形成されている。
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
メモリゲート電極ＭＧの上部とｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
次に、不揮発性メモリの動作例について、図４３を参照して説明する。
図４３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４３の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図４１と図４２に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図４３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図４３の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図４３の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図４３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態では、同一の半導体基板ＳＢにおいて、メモリセル領域１Ａに不揮発性メモリのメモリセルを形成し、周辺回路領域１Ｂに周辺回路のＭＩＳＦＥＴを形成する。
同一の半導体基板に不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを混載する場合、メモリセルを構成するゲート電極を形成するための導電膜とは別の導電膜を用いて、周辺回路のＭＩＳＦＥＴを構成するゲート電極を形成することが望まれる場合がある。例えば、周辺回路のＭＩＳＦＥＴを構成するゲート電極をメタルゲート電極とする場合である。この場合、メモリセルのゲート電極をシリコン膜で形成すると、周辺回路のＭＩＳＦＥＴのゲート電極は金属膜を有する必要があるため、メモリセルのゲート電極を形成するための導電膜とは別の導電膜を用いて、周辺回路のＭＩＳＦＥＴのゲート電極を形成する必要がある。
本実施の形態では、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極ＧＥを形成するための導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）を、制御ゲート電極ＣＧを形成するための導電膜（ここではシリコン膜ＰＳ１）とは別に形成し、メモリゲート電極ＭＧを形成するための導電膜（ここではシリコン膜ＰＳ２）とも別に形成している。これにより、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極ＧＥを、メモリセルの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとは異なる導電膜により形成することができる。このため、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極ＧＥの膜構成を、メモリセルの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとは異なる膜構成とすることができる。例えば、本実施の形態のように、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極ＧＥをメタルゲート電極とし、メモリセルの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをシリコンゲート電極とすることができる。周辺回路用のＭＩＳＦＥＴをメタルゲート電極とすることで、半導体装置の性能を向上させることができる。
しかしながら、同一の半導体基板に不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを混載する場合、メモリセルのゲート電極を形成した後に、周辺回路のＭＩＳＦＥＴのゲート電極用の導電膜を形成し、この導電膜を加工して周辺回路のＭＩＳＦＥＴのゲート電極を形成しようとすると、この導電膜の不要な残渣がメモリセル領域に形成される虞がある。すなわち、メモリセルのゲート電極による凹凸がメモリセル領域に形成されている状態で、周辺回路のＭＩＳＦＥＴのゲート電極用の導電膜を形成してこの導電膜を加工しようとすると、メモリセルのゲート電極による凹凸に隣接するように導電膜の残渣が生じる虞がある。この残渣は、導電膜の残渣であるため、メモリセル領域に生じると、製造された半導体装置の信頼性を低下させ、半導体装置の性能が低下する虞がある。また、半導体装置の製造歩留まりを低下させ鵜虞がある。このため、このような残渣がメモリセル領域に生じることは、できるだけ防止することが望まれる。
本実施の形態では、メモリセル領域１Ａの半導体基板ＳＢ上に、絶縁膜ＧＩ（第１ゲート絶縁膜）を介して制御ゲート電極ＣＧ（第１ゲート電極）を形成し、絶縁膜ＭＺ（第２ゲート絶縁膜）を介してメモリゲート電極ＭＧ（第２ゲート電極）を形成する。それから、ステップＳ１３で、半導体基板ＳＢ上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜ＩＬ２（第１絶縁膜）を形成する。それから、ステップＳ１４で、絶縁膜ＩＬ２の上面を研磨して絶縁膜ＩＬ２の上面を平坦化する。それから、半導体基板ＳＢ上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜ＩＬ２を覆うように、ゲート電極ＧＥ用の導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）を形成してから、この導電膜パターニングして、周辺回路領域１Ｂ（第２領域）にゲート電極ＧＥ（第３ゲート電極）を形成する。その後、絶縁膜ＩＬ２を除去する。
本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、ステップＳ１３で、半導体基板ＳＢ上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜ＩＬ２を形成してから、ステップＳ１４で、絶縁膜ＩＬ２の上面を研磨して絶縁膜ＩＬ２の上面を平坦化している。このため、絶縁膜ＩＬ２を形成する前の段階では、メモリセル領域１Ａに制御ゲート電極ＣＧおよびメモリゲート電極ＭＧによる凹凸が生じているが、絶縁膜ＩＬ２を形成し、この絶縁膜ＩＬ２の上面を研磨して平坦化することで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに起因した凹凸が、抑制または防止された状態が得られる。このため、ゲート電極ＧＥ形成用の導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）を形成し、この導電膜を加工してゲート電極ＧＥを形成したときに、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧによる凹凸に隣接するようにゲート電極ＧＥ形成用の導電膜の残渣が発生するのを、防止することができる。このため、製造された半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜ＩＬ２を形成し、この絶縁膜ＩＬ２を研磨により平坦化した後で、ゲート電極ＧＥ形成用の導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）の形成および加工を行っている。このため、ゲート電極ＧＥ形成用の導電膜の形成や加工の際に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＬ２で保護されるため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して不具合が発生することを防止することができる。このため、半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、まず、メモリセル領域１Ａに、絶縁膜ＧＩ（第１ゲート絶縁）を介して制御ゲート電極ＣＧを形成し、絶縁膜ＭＺ（第２ゲート絶縁膜）を介してメモリゲート電極ＭＧを形成し、その後に、ゲート電極ＧＥ用の導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）を形成している。このため、メモリセル領域１Ａに、絶縁膜ＧＩを介して制御ゲート電極ＣＧを形成し、絶縁膜ＭＺを介してメモリゲート電極ＭＧを形成するまでの加熱処理による熱負荷が、ゲート電極ＧＥ用の導電膜、特にゲート電極ＧＥをメタルゲート電極とするための金属膜ＭＥ１に加わらずに済む。このため、ゲート電極ＧＥ用の導電膜、特にゲート電極ＧＥをメタルゲート電極とするための金属膜ＭＥ１が、熱負荷で変質するのを抑制または防止できる。このため、製造された半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、同一の半導体基板に不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを混載するに際して、メモリセルを構成するゲート電極（ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ）を形成するための導電膜とは別の導電膜を用いて、周辺回路のＭＩＳＦＥＴを構成するゲート電極（ＧＥ）を形成することができる。このため、メモリセルを構成するゲート電極（ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ）と周辺回路のＭＩＳＦＥＴのゲート電極（ＧＥ）とに対して、それぞれ相応しい導電膜を用いることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、ゲート電極ＧＥ形成用の導電膜を、金属膜（ここでは金属膜ＭＥ１）を含む導電膜とすることができ、それによって、周辺回路領域１Ｂのゲート電極ＧＥをメタルゲート電極とすることができる。これにより、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴの性能を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、制御ゲート電極ＣＧ形成用の導電膜と、メモリゲート電極ＭＧ形成用の導電膜とを、それぞれシリコン膜とすることができる。これにより、不揮発性メモリのメモリセルの信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、ゲート電極ＧＥ形成用の導電膜（ここでは金属膜ＭＥ１およびシリコン膜ＰＳ３）を形成した後で、ステップＳ２３で、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜ＩＬ２を覆う部分の前記導電膜（ゲート電極ＧＥ形成用の導電膜）を除去し、周辺回路領域１Ｂの前記導電膜（ゲート電極ＧＥ形成用の導電膜）を残している。これにより、前記導電膜（ゲート電極ＧＥ形成用の導電膜）をパターニングしてゲート電極ＧＥを形成するのに用いるレジストパターン（上記フォトレジストパターンＰＲ４を形成しやすくなる。
また、本実施の形態では、ステップＳ７で制御ゲート電極ＣＧ形成用の導電膜であるシリコン膜ＰＳ１をパターニングして制御ゲート電極ＣＧを形成する際に、周辺回路領域１Ｂにこのシリコン膜ＰＳ１が残される。そして、周辺回路領域１Ｂにこのシリコン膜ＰＳ１が残された状態で、ステップＳ１３で絶縁膜ＩＬ２を形成し、ステップＳ１４で絶縁膜ＩＬ２を研磨して平坦化させる。その後に、周辺回路領域１Ｂに残存していたシリコン膜ＰＳ１を除去している。周辺回路領域１Ｂに制御ゲート電極ＣＧ形成用の導電膜であるシリコン膜ＰＳ１が残された状態で、ステップＳ１３（絶縁膜ＩＬ２形成工程）およびステップＳ１４（絶縁膜ＩＬ２研磨工程）を行うため、ステップＳ１４の研磨工程において、周辺回路領域１Ｂに残存していたシリコン膜ＰＳ１を研磨ストッパとして機能させることができる。シリコン膜ＰＳ１上に絶縁膜ＩＬ１を形成していた場合は、絶縁膜ＩＬ１を研磨ストッパとして機能させることができる。これにより、ステップＳ１４において、絶縁膜ＩＬ２の過剰研磨を防止でき、メモリゲート電極ＭＧや制御ゲート電極ＣＧが研磨されてしまうのを防止することができる。
（実施の形態２）
本実施の形態２の半導体装置の製造方法を、図面を参照して説明する。
本実施の形態２の半導体装置の製造方法を、図面を参照して説明する。
図４４〜図６１は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図５〜図９および図１１〜図４０とほぼ同じ断面領域が示されている。
本実施の形態２の製造工程は、上記ステップＳ１７（積層膜ＬＦ１除去工程）を行って上記図２０の構造を得るまでは、上記実施の形態１の製造工程とほぼ同様であるので、ここではその繰り返しの説明は省略する。また、上記図３６〜図４０の変形例を本実施の形態２に適用することもできる。
本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ１７（積層膜ＬＦ１除去工程）までを行って上記図２０の構造（または上記図４０の構造）を得る。
それから、本実施の形態２では、図４４に示されるように、上記実施の形態１と同様に、上記ステップＳ１８で半導体基板ＳＢ上に絶縁膜ＧＩ２を形成する。それから、上記実施の形態１と同様に、上記ステップＳ１９で半導体基板ＳＢ上に、すなわち絶縁膜ＧＩ２上に、絶縁膜ＨＫを形成する。それから、上記実施の形態１と同様に、上記ステップＳ２０で半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、金属膜ＭＥ１を形成する。それから、上記実施の形態１と同様に、上記ステップＳ２１で半導体基板ＳＢ上に、すなわち金属膜ＭＥ１上に、シリコン膜ＰＳ３を形成する。ステップＳ２１でシリコン膜ＰＳ３を形成した後、本実施の形態２では、半導体基板ＳＢ上に、すなわちシリコン膜ＰＳ３上に、絶縁膜ＩＬ７を形成する。
ここまでの工程で、本実施の形態２が上記実施の形態１と相違しているのは、上記実施の形態１ではシリコン膜ＰＳ３上に絶縁膜ＩＬ７を形成しなかったが、本実施の形態２では、シリコン膜ＰＳ３上に絶縁膜ＩＬ７を形成した点である。上記実施の形態１では、ゲート電極ＧＥ上に金属シリサイド層ＳＬを形成しやすいように、シリコン膜ＰＳ３上に絶縁膜ＩＬ７を形成しなかったが、本実施の形態２では、後述のダミーゲート電極ＧＤ上には金属シリサイド層ＳＬを形成しないため、シリコン膜ＰＳ３上に絶縁膜ＩＬ７を形成している。
以降の工程は、上記ステップＳ３３で上記絶縁膜ＩＬ５を形成するまでは、本実施の形態２も、上記実施の形態１と基本的には同じである。
すなわち、本実施の形態２においても、上記実施の形態１と同様に、図４４に示されるように、上記ステップＳ２２で半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ７上に、上記フォトレジストパターンＰＲ３を形成する。それから、上記実施の形態１と同様に、図４５に示されるように、上記ステップＳ２３で、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、絶縁膜ＩＬ７、シリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫをエッチングし、その後、フォトレジストパターンＰＲ３を除去する。
この段階で、本実施の形態２が上記実施の形態１と相違しているのは、上記実施の形態１では、積層膜ＬＦ２がシリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜により形成されていたのに対して、本実施の形態２では、積層膜ＬＦ２が絶縁膜ＩＬ７とシリコン膜ＰＳ３と金属膜ＭＥ１と絶縁膜ＨＫとの積層膜により形成されている点である。それ以外については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、本実施の形態２においても、上記実施の形態１と同様に、図４６に示されるように、上記ステップＳ２４で半導体基板ＳＢ上に上記フォトレジストパターンＰＲ４を形成する。それから、上記実施の形態１と同様に、図４７に示されるように、ステップＳ２５で、フォトレジストパターンＰＲ４をエッチングマスクとして用いて、絶縁膜ＩＬ７、シリコン膜ＰＳ３および金属膜ＭＥ１の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥに相当するダミーゲート電極ＧＤを形成する。その後、フォトレジストパターンＰＲ４は除去する。
この段階で、本実施の形態２が上記実施の形態１と相違しているのは、次の点である。すなわち、上記実施の形態１では、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるゲート電極ＧＥが形成されたのに対して、本実施の形態２では、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるゲート電極ＧＥ（このゲート電極ＧＥを本実施の形態２ではダミーゲート電極ＧＤと称する）上には、絶縁膜ＩＬ７からなるキャップ絶縁膜ＣＰ２が形成されている。但し、本実施の形態２では、パターニングされた金属膜ＭＥ１およびシリコン膜ＰＳ３により形成されるのは、ゲート電極ＧＥではなく、ダミーゲート電極ＧＤである。ゲート電極ＧＥではなくダミーゲート電極ＧＤと呼ぶのは、ダミーゲート電極ＧＤは、後で少なくとも一部が除去されるため、そのままでＭＩＳＦＥＴのゲート電極としては機能せず、擬似的なゲート電極であるためである。また、上記実施の形態１では、積層体ＬＭ２は、絶縁膜ＩＬ７を含んでいないのに対して、本実施の形態２では、積層体ＬＭ２は、シリコン膜ＰＳ３上の絶縁膜ＩＬ７も含んでいる。それ以外については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
ダミーゲート電極ＧＤは、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなり、絶縁膜ＨＫ上に形成される。すなわち、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるダミーゲート電極ＧＤが、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩ２および絶縁膜ＨＫを介して形成される。ダミーゲート電極ＧＤとキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
それから、本実施の形態２においても、図４８に示されるように、上記実施の形態１と同様にして絶縁膜ＩＬ２を除去する。絶縁膜ＩＬ２の除去工程は、上記実施の形態１と同様であり、上記ステップＳ２６で上記フォトレジストパターンＰＲ５を形成し、上記ステップＳ２７で上記フォトレジストパターンＰＲ５をエッチングマスクとして用いて絶縁膜ＩＬ２をエッチングして除去し、その後、上記フォトレジストパターンＰＲ５を除去するが、ここでは図示および繰り返しの説明は省略する。図４８は、上記図２８に相当している。
それから、本実施の形態２においても、上記実施の形態１と同様に、図４９に示されるように、上記ステップＳ２８でｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３をイオン注入法などを用いて形成し、上記ステップＳ２９でサイドウォールスペーサＳＷを形成し、上記ステップＳ３０でｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３をイオン注入法などを用いて形成する。それから、上記ステップＳ３１で熱処理として活性化アニールを行う。ステップＳ２８，Ｓ２９，Ｓ３０，Ｓ３１については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、本実施の形態２においても、上記実施の形態１と同様に、上記ステップＳ３２の金属シリサイド層ＳＬ形成工程を行う。なお、ステップＳ３２の金属シリサイド層ＳＬ形成工程の前に、上記実施の形態１と同様に、上記絶縁膜ＩＬ４の形成工程と除去工程とを行うこともできる。
上記ステップＳ３２の金属シリサイド層ＳＬ形成工程は、上記実施の形態１と基本的には同じである。これにより、図５０に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３およびメモリゲート電極ＭＧの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。
但し、上記実施の形態１では、上記金属膜ＭＥ２を形成したときに、上記ゲート電極ＧＥを構成するシリコン膜ＰＳ３の上面が上記金属膜ＭＥ２に接するため、熱処理を行うと、上記ゲート電極ＧＥを構成するシリコン膜ＰＳ３の上層部分が上記金属膜ＭＥ２と反応する。このため、上記実施の形態１では、上記ゲート電極ＧＥを構成するシリコン膜ＰＳ３の上部に金属シリサイド層ＳＬが形成されていた。一方、本実施の形態２では、ダミーゲート電極ＧＤ上にはキャップ絶縁膜ＣＰ２が形成されており、上記金属膜ＭＥ２を形成したときに、ダミーゲート電極ＧＤと上記金属膜ＭＥ２との間にはキャップ絶縁膜ＣＰ２が介在するため、ダミーゲート電極ＧＤは上記金属膜ＭＥ２と接触しない。このため、熱処理を行ってもダミーゲート電極ＧＤのシリコン膜ＰＳ３は上記金属膜ＭＥ２と反応せず、ダミーゲート電極ＧＤ上には金属シリサイド層ＳＬは形成されない。
この段階で、本実施の形態２が上記実施の形態１と相違しているのは、次の点である。すなわち、上記実施の形態１ではゲート電極ＧＥであったものが、本実施の形態２ではダミーゲート電極ＧＤとなっており、また、ダミーゲート電極ＧＤ上にはキャップ絶縁膜ＣＰ２が形成され、ダミーゲート電極ＧＤの上部に金属シリサイド層ＳＬは形成されていない。また、ダミーゲート電極ＧＤの側壁上のサイドウォールスペーサＳＷは、ダミーゲート電極ＧＤとキャップ絶縁膜ＣＰ２との積層体の側壁上に形成されている。それ以外については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
次に、本実施の形態２においても、上記実施の形態１と同様に、図５１に示されるように、上記ステップＳ３３で半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＧＤおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ５を形成（堆積）する。
これ以降の工程は、本実施の形態２は、上記実施の形態１と相違している。
すなわち、図５２に示されるように、絶縁膜ＩＬ５の上面を、ＣＭＰ法などを用いて研磨する。これにより、図５２に示されるように、ダミーゲート電極ＧＤの上面、すなわちダミーゲート電極ＧＤを構成するシリコン膜ＰＳ３の上面を露出させる。つまり、ダミーゲート電極ＧＤの上面が露出するまで、絶縁膜ＩＬ５を研磨する。
なお、絶縁膜ＩＬ５を成膜した段階では、絶縁膜ＩＬ５の上面には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＧＤ、積層体ＬＭ２およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、絶縁膜ＩＬ５の上面を研磨した後は、絶縁膜ＩＬ５の上面は平坦化されている。
また、上記残存部ＳＰ２が形成されている場合でも、この残存部ＳＰ２の高さはダミーゲート電極ＧＤの高さよりも低いため、絶縁膜ＩＬ５を研磨してダミーゲート電極ＧＤの上面を露出させても、残存部ＳＰ２は露出しないで済む。また、以降の各研磨工程において、残存部ＳＰ２は露出しない方が好ましい。これは、残存部ＳＰ２の高さを、後で形成されるゲート電極ＧＥ１の最終的な高さよりも低くしておくことで、実現できる。
次に、図５３に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ６を形成する。フォトレジストパターンＰＲ６は、メモリセル領域１Ａ全体を覆い、周辺回路領域１Ｂにおいて、ダミーゲート電極ＧＤを露出する。積層体ＬＭ２は、フォトレジストパターンＰＲ６で覆われることが好ましい。
次に、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をエッチングして除去する。その後、フォトレジストパターンＰＲ６は除去する。ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３が除去されたことにより、溝（凹部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ダミーゲート電極ＧＤを構成していたシリコン膜ＰＳ３が除去された領域であり、シリコン膜ＰＳ３を除去するまでシリコン膜ＰＳ３が存在していた領域に対応している。溝ＴＲ１の底部（底面）は、金属膜ＭＥ１の上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（シリコン膜ＰＳ３の除去前までシリコン膜ＰＳ３に接していた側面）により形成されている。
このシリコン膜ＰＳ３のエッチング工程は、シリコン膜ＰＳ３に比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷおよび金属膜ＭＥ１がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、シリコン膜ＰＳ３のエッチング速度に比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷおよび金属膜ＭＥ１のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３を選択的にエッチングすることができる。フォトレジストパターンＰＲ６は、メモリセル領域１Ａ全体と積層体ＬＭ２を覆っているため、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよび積層体ＬＭ２はエッチングされない。
次に、図５４に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、導電膜として金属膜ＭＥ３を形成する。それから、金属膜ＭＥ３上に、溝ＴＲ１内を埋めるように、絶縁膜ＩＬ７を形成する。
金属膜ＭＥ１と同様、金属膜ＭＥ３は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。ｎチャネル型のＭＩＳＦＥＴを形成する場合は、金属膜ＭＥ３としては例えばチタンアルミニウム（ＴｉＡｌ）膜などを好適に用いることができ、ｐチャネル型のＭＩＳＦＥＴを形成する場合は、金属膜ＭＥ３としては例えば窒化チタン（ＴｉＮ）膜などを好適に用いることができる。金属膜ＭＥ３は、例えばスパッタリング法などを用いて形成することができる。
絶縁膜ＩＬ７は、例えばＳＯＧ（Spin on Glass）膜を用いることができる。ＳＯＧ膜は、半導体基板ＳＢを高温にせずに成膜でき、また、後で除去しやすいため、絶縁膜ＩＬ７として好適である。
次に、図５５に示されるように、溝ＴＲ１の外部の不要な絶縁膜ＩＬ７および金属膜ＭＥ３をＣＭＰ法などによって除去することにより、溝ＴＲ１内に金属膜ＭＥ３および絶縁膜ＩＬ７を埋め込む。
次に、図５６に示されるように、溝ＴＲ１に埋め込まれている絶縁膜ＩＬ７を、エッチングにより除去する。溝ＴＲ１の底部および側壁上には、金属膜ＭＥ３が形成された状態となっている。
次に、図５７に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、導電膜として金属膜ＭＥ４を形成する。それから、金属膜ＭＥ４上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥ５を形成する。
金属膜ＭＥ３と同様、金属膜ＭＥ４，ＭＥ５は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。金属膜ＭＥ４は、バリア導体膜として機能する膜であり、密着性を向上させる作用があり、例えばチタン（Ｔｉ）膜などを用いることができる。金属膜ＭＥ５は、例えばアルミニウム（Ａｌ）膜などを用いることができる。
次に、図５８に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥ５および金属膜ＭＥ４をＣＭＰ法などによって除去することにより、溝ＴＲ１内に金属膜ＭＥ４および金属膜ＭＥ５を埋め込む。これにより、溝ＴＲ１に金属膜ＭＥ３と金属膜ＭＥ４と金属膜ＭＥ５とが埋め込まれた状態になる。
このようにして、周辺回路領域１ＢにＭＩＳＦＥＴのゲート電極ＧＥ１が形成される。ゲート電極ＧＥ１は、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１と、その金属膜ＭＥ１上に形成されている金属膜ＭＥ３，ＭＥ４，ＭＥ５とからなる。ゲート電極ＧＥ１は、メタルゲート電極である。ゲート電極ＧＥ１のうち、金属膜ＭＥ１上に形成されている金属膜ＭＥ３，ＭＥ４，ＭＥ５は、ダミーゲート電極ＧＤを構成するシリコン膜ＰＳ３を除去した領域（すなわち溝ＴＲ１）に、金属膜ＭＥ３，ＭＥ４，ＭＥ５を埋め込んだものである。ゲート電極ＧＥ１は、ダミーゲート電極ＧＤが形成されていた位置に形成される。このため、ゲート電極ＧＥ１をゲート電極とするＭＩＳＦＥＴのソース・ドレイン領域は、ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３により形成されることになる。
次に、図５９に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１上を含む絶縁膜ＩＬ５上に、絶縁膜（層間絶縁膜）ＩＬ８を形成する。絶縁膜ＩＬ８としては、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ８は、絶縁膜ＩＬ５上に、ゲート電極ＧＥ１の上面を覆うように、形成される。
絶縁膜ＩＬ８の形成後、絶縁膜ＩＬ８の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ８の上面の平坦性を高めることもできる。
以降の工程は、上記実施の形態１と基本的には同じである。
すなわち、図６０に示されるように、上記ステップＳ３４で、絶縁膜ＩＬ８上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ８および絶縁膜ＩＬ５をドライエッチングすることにより、絶縁膜ＩＬ８，ＩＬ５にコンタクトホールＣＴを形成する。ステップＳ３４について上記実施の形態１と相違しているのは、上記実施の形態１では絶縁膜ＩＬ８が形成されていなかったが、本実施の形態２では、絶縁膜ＩＬ８が形成されているため、コンタクトホールＣＴは、絶縁膜ＩＬ８および絶縁膜ＩＬ５からなる積層膜（積層絶縁膜）を貫通するように形成されることである。
それから、本実施の形態２においても、上記実施の形態１と同様に、上記ステップＳ３５で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、本実施の形態２においても、上記実施の形態１と同様に、図６１に示されるように、上記ステップＳ３６で絶縁膜ＩＬ６および配線Ｍ１を形成する。
以上のようにして、本実施の形態２の半導体装置の製造工程が行われる。
メモリセルの構成については、上記図４１および図４２を参照して上記実施の形態１で説明したのとほぼ同様であるので、ここではその繰り返しの説明は省略する。また、不揮発性メモリの動作についても、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２の製造工程は、上記絶縁膜ＩＬ５を形成するまでは、上記実施の形態１の製造工程と基本的には同様である。相違しているのは、本実施の形態２では、上記シリコン膜ＰＳ３上に上記絶縁膜ＩＬ７を形成し、従って上記キャップ絶縁膜ＣＰ２も形成したことと、上記ゲート電極ＧＥに相当するものは、そのままＭＩＳＦＥＴのゲート電極とはならないため、ダミーゲート電極ＧＤであることである。また、上記キャップ絶縁膜ＣＰ２を形成したことに付随して、ダミーゲート電極ＧＤ上に上記金属シリサイド層ＳＬは形成されない。
上記絶縁膜ＩＬ５を形成するまでは、本実施の形態２の製造工程も、上記実施の形態１の製造工程と基本的には同様であるため、上記実施の形態１で説明したのとほぼ同様の効果を、本実施の形態２でも得ることができる。但し、上記実施の形態１における説明で、ゲート電極ＧＥ用の導電膜、あるいは、ゲート電極ＧＥ形成用の導電膜と表現したものは、本実施の形態２の場合は、ダミーゲート電極ＧＤ用の導電膜、あるいは、ダミーゲート電極ＧＤ形成用の導電膜と読み替えることになる。上記実施の形態１におけるゲート電極ＧＥ形成用の導電膜と、本実施の形態２におけるダミーゲート電極ＧＤ形成用の導電膜は、具体的には、いずれも、上記金属膜ＭＥ１およびシリコン膜ＰＳ３の積層膜に対応している。
また、本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態２では、ダミーゲート電極ＧＤの一部（ここではシリコン膜ＰＳ３）を除去してから、このダミーゲート電極ＧＤが除去された領域（上記溝ＴＲ１に対応）に導電膜を埋め込むことで、ＭＩＳＦＥＴのゲート電極ＧＥ１を形成している。この導電膜は、上記金属膜ＭＥ３，ＭＥ４，ＭＥ５、または後述の金属膜ＭＥ６、あるいは後述の金属膜ＭＥ９に対応している。このため、ゲート電極ＧＥ１のうち、ダミーゲート電極ＧＤの除去領域に埋め込んだ導電膜からなる部分については、この導電膜を形成するよりも前の種々の加熱工程による熱負荷を受けずに済む。例えば、上記ステップＳ３１の活性化アニール時の熱負荷を受けずに済む。このため、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極が熱負荷を受けることによりそのＭＩＳＦＥＴの信頼性、ひいては性能が劣化するのを、抑制または防止することができる。従って、半導体装置の性能を、より向上させることができる。
一方、上記実施の形態１の場合は、半導体装置の製造工程数を低減することができる。
また、本実施の形態２では、同一の半導体基板に不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを混載するに際して、メモリセルを構成するゲート電極（ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ）を形成するための導電膜とは別の導電膜を用いて、周辺回路のＭＩＳＦＥＴのゲート電極を形成するために使用するダミーゲート電極（ＧＤ）を形成することができる。このため、メモリセルを構成するゲート電極（ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ）と周辺回路のＭＩＳＦＥＴのゲート電極を形成するために使用するダミーゲート電極（ＧＤ）とに対して、それぞれ相応しい導電膜を用いることができる。従って、半導体装置を製造しやすくなる。また、半導体装置の性能を向上させることができる。
次に、本実施の形態２の半導体装置の製造工程の変形例について説明する。
まず、本実施の形態２の半導体装置の製造工程の第１変形例（以下第１変形例と称する）について、図６２および図６３を参照して説明する。図６２および図６３は、本実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
第１変形例においても、上記図５３に示されるように、フォトレジストパターンＰＲ６形成工程と、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をエッチングして除去する工程とを行うまでは、上記実施の形態２の製造工程と同様である。それから、フォトレジストパターンＰＲ６を除去してから、第１変形例の場合は、図６２に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥ６を形成する。
上記金属膜ＭＥ３と同様、金属膜ＭＥ６は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥ６は、単体膜とすることができるが、他の形態として、金属膜ＭＥ６を、複数の膜からなる積層膜とすることもできる。
それから、図６３に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥ６をＣＭＰ法などによって除去することにより、溝ＴＲ１内に金属膜ＭＥ６を埋め込む。これにより、溝ＴＲ１に金属膜ＭＥ６が埋め込まれた状態になる。
このようにして、周辺回路領域１ＢにＭＩＳＦＥＴのゲート電極ＧＥ１が形成される。第１変形例の場合は、ゲート電極ＧＥ１は、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１と、その金属膜ＭＥ１上に形成されている金属膜ＭＥ６とからなる。ゲート電極ＧＥ１のうち、金属膜ＭＥ１上に形成されている金属膜ＭＥ６は、ダミーゲート電極ＧＤを構成するシリコン膜ＰＳ３を除去した領域に、金属膜ＭＥ６を埋め込んだものである。上記図５３〜図５８の場合は、溝ＴＲ１に金属膜を２回埋め込んでゲート電極ＧＥ１を形成したが、図６２および図６３の第１変形例の場合は、溝ＴＲ１に金属膜を１回埋め込んでゲート電極ＧＥ１を形成している。図６２および図６３の第１変形例の場合は、溝ＴＲ１に金属膜を埋め込む回数が１回で済むため、製造工程数を抑制できる。
次に、本実施の形態２の半導体装置の製造工程の第２変形例（以下第２変形例と称する）について、図６４〜図６７を参照して説明する。図６４〜図６７は、本実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
第２変形例においても、上記図５７に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、金属膜ＭＥ４を形成し、それから、金属膜ＭＥ４上に、溝ＴＲ１内を埋めるように、金属膜ＭＥ５を形成するまでは、上記実施の形態２の製造工程と同様である。
それから、図６４に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥ５および金属膜ＭＥ４をＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ１内に金属膜ＭＥ４および金属膜ＭＥ５を埋め込む。これにより、溝ＴＲ１に金属膜ＭＥ３と金属膜ＭＥ４と金属膜ＭＥ５とが埋め込まれた状態になり、周辺回路領域１ＢにＭＩＳＦＥＴのゲート電極ＧＥ１が形成される。ゲート電極ＧＥ１は、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１と、その金属膜ＭＥ１上に形成されている金属膜ＭＥ３，ＭＥ４，ＭＥ５とからなる。
但し、第２変形例の場合は、ＣＭＰが終了した段階で、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが露出するようにする。すなわち、溝ＴＲ１の外部の不要な金属膜ＭＥ５および金属膜ＭＥ４を除去するための研磨工程は、溝ＴＲ１の外部の金属膜ＭＥ５および金属膜ＭＥ４が除去され、かつ、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上部が露出するまで行う。
次に、図６５に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ７を形成する。フォトレジストパターンＰＲ７は、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを露出する。積層体ＬＭ２および残存部ＳＰ２は、フォトレジストパターンＰＲ７で覆われることが好ましい。
次に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部をエッチングして除去する。その後、フォトレジストパターンＰＲ７は除去する。メモリゲート電極ＭＧは、全体が除去されるのではなく、メモリゲート電極ＭＧの上部が部分的に除去される。また、制御ゲート電極ＣＧは、全体が除去されるのではなく、制御ゲート電極ＣＧの上部が部分的に除去される。これは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各高さの一部だけがエッチングされる程度のエッチング量となるように、エッチング時間などを制御することによって、実現することができる。
このメモリゲート電極ＭＧおよび制御ゲート電極ＣＧのエッチング工程は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷおよび絶縁膜ＭＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのエッチング速度に比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷおよび絶縁膜ＭＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを選択的にエッチングすることができる。フォトレジストパターンＰＲ７は、周辺回路領域１Ｂ全体と積層体ＬＭ２を覆っているため、ゲート電極ＧＥ１および積層体ＬＭ２はエッチングされない。
制御ゲート電極ＣＧの上部が除去されたことにより、溝（凹部、窪み部）ＴＲ２が形成され、メモリゲート電極ＭＧの上部が除去されたことにより、溝（凹部、窪み部）ＴＲ３が形成される。溝ＴＲ２は、制御ゲート電極ＣＧの一部が除去された領域であり、制御ゲート電極ＣＧの上部を除去するまで制御ゲート電極ＣＧが存在していた領域に対応している。溝ＴＲ３は、メモリゲート電極ＭＧの一部が除去された領域であり、メモリゲート電極ＭＧの上部を除去するまでメモリゲート電極ＭＧが存在していた領域に対応している。溝ＴＲ２の底部（底面）は、制御ゲート電極ＣＧの上面により形成され、溝ＴＲ２の側壁（側面）は、サイドウォールスペーサＳＷの側面（制御ゲート電極ＣＧの除去前まで制御ゲート電極ＣＧに接していた側面）と、絶縁膜ＭＺとにより形成されている。また、溝ＴＲ３の底部（底面）は、メモリゲート電極ＭＧの上面により形成され、溝ＴＲ３の側壁（側面）は、サイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧの除去前までメモリゲート電極ＭＧに接していた側面）と、絶縁膜ＭＺとにより形成される。
次に、図６６に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ２，ＴＲ３の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、導電膜として金属膜ＭＥ７を形成する。それから、金属膜ＭＥ７上に、溝ＴＲ２，ＴＲ３内を埋めるように、導電膜として金属膜ＭＥ８を形成する。
金属膜ＭＥ４，ＭＥ５と同様、金属膜ＭＥ７，ＭＥ８は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。金属膜ＭＥ７は、バリア導体膜として機能する膜であり、密着性を向上させる作用があり、例えばチタン（Ｔｉ）膜などを用いることができる。金属膜ＭＥ８は、例えばアルミニウム（Ａｌ）膜などを用いることができる。
次に、図６７に示されるように、溝ＴＲ２，ＴＲ３の外部の不要な金属膜ＭＥ８および金属膜ＭＥ７をＣＭＰ法などによって除去することにより、溝ＴＲ２，ＴＲ３内に金属膜ＭＥ７および金属膜ＭＥ８を埋め込む。これにより、制御ゲート電極ＣＧ上に金属膜ＭＥ７，ＭＥ８が形成され、メモリゲート電極ＭＧ上に金属膜ＭＥ７，ＭＥ８が形成された状態が得られる。制御ゲート電極ＣＧ上の金属膜ＭＥ７，ＭＥ８は、溝ＴＲ２に埋め込まれた金属膜ＭＥ７，ＭＥ８であり、メモリゲート電極ＭＧ上の金属膜ＭＥ７，ＭＥ８は、溝ＴＲ３に埋め込まれた金属膜ＭＥ７，ＭＥ８である。制御ゲート電極ＣＧ上の金属膜ＭＥ７，ＭＥ８と、メモリゲート電極ＭＧ上の金属膜ＭＥ７，ＭＥ８とは、間に絶縁膜ＭＺが介在しているため、絶縁されている。
以降の工程は、第２変形例の場合も、上記実施の形態２と同様であり、上記図５９の絶縁膜ＩＬ８形成工程、上記図６０のコンタクトホールＣＴ形成工程およびプラグＰＧ形成工程、上記図６１の絶縁膜ＩＬ６形成工程および配線Ｍ１形成工程が行われるが、ここではその図示は省略する。
第２変形例の場合は、制御ゲート電極ＣＧ上とメモリゲート電極ＭＧ上とにそれぞれ金属層（ここでは金属膜ＭＥ７，ＭＥ８）を形成することができる。サリサイドプロセスではなく、成膜と埋め込みにより制御ゲート電極ＣＧ上とメモリゲート電極ＭＧ上とにそれぞれ金属層（ここでは金属膜ＭＥ７，ＭＥ８）を形成することができるため、この金属層の抵抗を低減しやすい。このため、動作速度が向上するなど、半導体装置の性能をより向上させることができる。
また、上記第１変形例と第２変形例とを組み合わせることもできる。この場合、上記図６３のように溝ＴＲ１の外部の不要な金属膜ＭＥ６をＣＭＰ法などの研磨によって除去する際に、上記図６４のように、ＣＭＰが終了した段階で、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが露出するようにする。それ以降は、図６５〜図６７の工程を行えばよい。
また、更に他の変形例として、上記図５２の段階でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上部を露出させておき、上記図５３〜図５５の工程を行ってから、上記図６５のようにフォトレジストパターンＰＲ７形成工程とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部をエッチングして除去する工程とを行ってもよい。その後、上記図５６の工程（絶縁膜ＩＬ７の除去工程）、上記図５７の工程（金属膜ＭＥ４，ＭＥ５の形成工程）および図５８の工程（金属膜ＭＥ５，ＭＥ４の研磨工程）を行えば、ＴＲ１内だけでなく溝ＴＲ２，ＴＲ３内にも金属膜ＭＥ４，ＭＥ５が埋め込まれることになる。これにより、ゲート電極ＧＥ１が金属膜ＭＥ１とその上の金属膜ＭＥ３，ＭＥ４，ＭＥ５とにより形成されるとともに、制御ゲート電極ＣＧ上に金属膜ＭＥ４，ＭＥ５が形成され、メモリゲート電極ＭＧ上に金属膜ＭＥ４，ＭＥ５が形成された状態が得られる。
次に、本実施の形態２の半導体装置の製造工程の第３変形例（以下第３変形例と称する）について、図６８〜図７７を参照して説明する。図６８〜図７７は、本実施の形態２の第３変形例の半導体装置の製造工程中の要部断面図（図６８、図６９、図７１〜図７３および図７５〜図７７）または要部平面図（図７０および図７４）である。
第３変形例においても、上記図４５に示されるように、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、絶縁膜ＩＬ７、シリコン膜ＰＳ３、金属膜ＭＥ１および絶縁膜ＨＫをエッチングするまでは、上記実施の形態２の製造工程と同様である。その後、フォトレジストパターンＰＲ３を除去する。
第３変形例の場合は、次に、図６８に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ４ａを形成する。フォトレジストパターンＰＲ４ａは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるダミーゲート電極ＧＤ形成予定領域とに形成される。このため、絶縁膜ＩＬ２はフォトレジストパターンＰＲ４ａで覆われることになる。また、積層膜ＬＦ２の側面ＳＦ１は、フォトレジストパターンＰＲ４ａで覆われるようにすることが好ましい。絶縁膜ＩＬ２の側面ＳＦ２上に上記残存部ＳＰ２が形成されていた場合は、この残存部ＳＰ２も、フォトレジストパターンＰＲ４ａで覆われる。
次に、図６９に示されるように、フォトレジストパターンＰＲ４ａをエッチングマスクとして用いて、フォトレジストパターンＰＲ４ａから露出する部分の絶縁膜ＩＬ７をエッチング（好ましくはドライエッチング）して除去することで、積層膜ＬＦ２を構成している絶縁膜ＩＬ７をパターニングする。その後、フォトレジストパターンＰＲ４ａは除去される。
図７０は、この段階での、周辺回路領域１Ｂにおけるパターニングされた絶縁膜ＩＬ７のパターン例を示す平面図である。図７０に示されるように、パターニングされた絶縁膜ＩＬ７は、Ｙ方向に延在する線状のパターンが、Ｘ方向に複数並んだ状態となっている。ここで、Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に平行な方向であるが、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。
次に、図７１に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ４ｂを形成する。フォトレジストパターンＰＲ４ｂは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるダミーゲート電極ＧＤ形成予定領域とに形成される。このため、絶縁膜ＩＬ２はフォトレジストパターンＰＲ４ｂで覆われることになる。また、積層膜ＬＦ２の側面ＳＦ１は、フォトレジストパターンＰＲ４ｂで覆われるようにすることが好ましい。絶縁膜ＩＬ２の側面ＳＦ２上に上記残存部ＳＰ２が形成されていた場合は、この残存部ＳＰ２も、フォトレジストパターンＰＲ４ｂで覆われる。
次に、図７２に示されるように、フォトレジストパターンＰＲ４ｂをエッチングマスクとして用いて、フォトレジストパターンＰＲ４ｂから露出する部分の絶縁膜ＩＬ７をエッチング（好ましくはドライエッチング）して除去することで、絶縁膜ＩＬ７をパターニングする。その後、図７３に示されるように、フォトレジストパターンＰＲ４ｂは除去される。
図７４は、この段階での、周辺回路領域１Ｂにおけるパターニングされた絶縁膜ＩＬ７のパターン例を示す平面図である。フォトレジストパターンＰＲ４ａを用いたエッチングにより、図７０のようにＹ方向に延在する線状のパターンとなっていた絶縁膜ＩＬ７が、フォトレジストパターンＰＲ４ｂを用いたエッチングにより、Ｙ方向の途中で分断された図７４のようなパターンとなる。すなわち、図７０の個々の絶縁膜ＩＬ７のパターンを更に分断したものが、図７４の絶縁膜ＩＬ７のパターンである。
つまり、第３変形例の場合は、積層膜ＬＦ２を構成している絶縁膜ＩＬ７のパターニングを、上記フォトレジストパターンＰＲ４を用いた１回のエッチング工程で行うのではない。第３変形例の場合は、フォトレジストパターンＰＲ４ａを用いたエッチング工程とフォトレジストパターンＰＲ４ｂを用いたエッチング工程との計２回のエッチング工程により、積層膜ＬＦ２を構成している絶縁膜ＩＬ７をパターニングするのである。なお、図７０および図７４のパターンは、絶縁膜ＩＬ７のパターニングの一例である。
次に、図７５に示されるように、絶縁膜ＩＬ７をエッチングマスク（ハードマスク）として用いて、シリコン膜ＰＳ３および金属膜ＭＥ１の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、周辺回路領域１Ｂにダミーゲート電極ＧＤを形成する。
ダミーゲート電極ＧＤは、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなり、絶縁膜ＨＫ上に形成される。すなわち、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるダミーゲート電極ＧＤが、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩ２および絶縁膜ＨＫを介して形成される。エッチングマスクとして用いられた絶縁膜ＩＬ７は、ダミーゲート電極ＧＤ上に残存して、キャップ絶縁膜ＣＰ２となる。
この段階で、第３変形例（図７５）が上記実施の形態２（図４７）と相違しているのは、次の点である。すなわち、上記実施の形態２（図４７）の場合は、上記残存部ＳＰ２はフォトレジストパターンＰＲ４で覆われていたため、ダミーゲート電極ＧＤを形成するエッチング工程ではエッチングされない。それに対して、第３変形例（図７５）の場合は、パターニングされた絶縁膜ＩＬ７をエッチングマスクとして用いるため、ダミーゲート電極ＧＤを形成するエッチング工程で上記残存部ＳＰ２もエッチングされ得る。このため、ダミーゲート電極ＧＤを形成した段階で比べると、上記実施の形態２（図４７）の場合よりも第３変形例（図７５）の場合の方が、上記残存部ＳＰ２は小さくなっている。あるいは、第３変形例（図７５）の場合は、上記残存部ＳＰ２が消失する場合もある。また、第３変形例（図７５）の場合、素子分離領域ＳＴのうち、絶縁膜ＩＬ２、残存部ＳＰ２および積層体ＬＭ２で覆われていた領域は、ダミーゲート電極ＧＤを形成するエッチング工程でエッチングされないが、素子分離領域ＳＴのうち、それらで覆われずに露出されていた領域は、ダミーゲート電極ＧＤを形成するエッチング工程で若干エッチングされる場合もある。それ以外については、上記実施の形態２（図４７）の場合と同様であるので、ここではその繰り返しの説明は省略する。
それから、第３変形例においても、図７６に示されるように、上記実施の形態１や上記実施の形態２と同様にして絶縁膜ＩＬ２を除去する。以降の工程（すなわちステップＳ２８のｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３形成工程およびそれ以降の工程）は、上記実施の形態２と同様であるので、ここでは図示および説明は省略する。第３変形例の場合に、上記第１変形例または第２変形例あるいは第１変形例と第２変形例の組み合わせなどを適用することもできる。
図７７は、図７６と同じ工程段階を示す断面図である。但し、残存部ＳＰ２をフォトレジストパターン（図示せず）で覆ってから、絶縁膜ＩＬ７をエッチングマスクとして用いたダミーゲート電極ＧＤを形成するエッチング工程（図７５の工程）を行った場合が、図７７に対応している。図７７の場合、ダミーゲート電極ＧＤを形成するエッチング工程で残存部ＳＰ２はフォトレジストパターンで覆われているためエッチングされない。このため、図７７の場合の残存部ＳＰ２の大きさは、図７６の場合の残存部ＳＰ２よりも大きく、上記図４８の場合の残存部ＳＰ２とほぼ同じになる。
第３変形例の場合は、フォトレジストパターンＰＲ４ａを用いたエッチング工程とフォトレジストパターンＰＲ４ｂを用いたエッチング工程との計２回のエッチング工程により、積層膜ＬＦ２を構成している絶縁膜ＩＬ７をパターニングしてから、このパターニングされた絶縁膜ＩＬ７をエッチングマスク（ハードマスク）として用いて、ダミーゲート電極ＧＤを形成している。これにより、微細なパターンのダミーゲート電極ＧＤを形成しやすくなるため、周辺回路領域１Ｂに形成するＭＩＳＦＥＴの更なる微細化が可能になる。
次に、本実施の形態２において、ダミーゲート電極ＧＤをシリコン膜の単体膜ではなく、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜により形成することの利点について、図７８〜図８２を参照して説明する。
図７８〜図８２は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、周辺回路領域１Ｂの部分拡大断面図が示されている。
図７８は、上記図５１と同じ工程段階における、周辺回路領域１Ｂの部分拡大断面図が示されている。上記図５１および図７８に示されるように、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩ２，ＨＫの積層膜を介してダミーゲート電極ＧＤが形成され、半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、ＭＩＳＦＥＴのソース・ドレイン領域となるｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３が形成されている。ダミーゲート電極ＧＤ上にはキャップ絶縁膜ＣＰ２が形成され、ダミーゲート電極ＧＤとキャップ絶縁膜ＣＰ２とからなる積層体の側壁にサイドウォールスペーサＳＷが形成されている。そして、半導体基板ＳＢ上に、ダミーゲート電極ＧＤ、キャップ絶縁膜ＣＰ２およびサイドウォールスペーサＳＷを覆うように絶縁膜ＩＬ５が形成されている。
図７９は、上記図５２と同じ工程段階である。絶縁膜ＩＬ５を形成した後、上記図５２および図７９に示されるように、絶縁膜ＩＬ５の上面をＣＭＰ法などを用いて研磨することにより、ダミーゲート電極ＧＤの上面、すなわちダミーゲート電極ＧＤを構成するシリコン膜ＰＳ３の上面が露出される。この研磨工程では、ダミーゲート電極ＧＤの上面を露出させるため、キャップ絶縁膜ＣＰ２や、サイドウォールスペーサＳＷの一部（上部）も研磨される。
図８０および図８１は、上記図５３に相当する工程段階である。上記図５３および図８０に示されるように、フォトレジストパターンＰＲ６を形成してから、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をエッチングして除去する。この際、ドライエッチングを用いることが好ましく、異方性のドライエッチングが特に好適である。その後、フォトレジストパターンＰＲ６を除去する。フォトレジストパターンＰＲ６の除去は、金属膜ＭＥ１を酸化せずに行う必要があるが、還元性アッシングなどを用いることができる。なお、還元性アッシングとは、水素などの還元性ラジカルにより、レジスト材料を還元除去するという手法である。
しかしながら、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をドライエッチングした場合、図８０に示されるように、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１上に、シリコン膜ＰＳ３のエッチングの残渣ＺＳが残る虞がある。溝ＴＲ１の内部は金属膜で埋め込むため、シリコン膜ＰＳ３のエッチングの残渣ＺＳは、除去しておくことが望ましい。このため、ウェット処理（ウェットエッチング）により、この残渣ＺＳを除去し、図８１には、ウェット処理で残渣ＺＳを除去した状態が示されている。このウェット処理（ウェットエッチング）には、例えばアンモニアまたは水酸化カリウムなどを好適に用いることができる。
しかしながら、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をドライエッチングした後、シリコン膜ＰＳ３のエッチングの残渣ＺＳをアンモニアまたは水酸化カリウムを用いたウェット処理により除去する前に、前処理として、フッ酸（フッ酸の水溶液）などを用いた酸化膜の除去処理を行うことが好ましい。この酸化膜は、シリコン膜ＰＳ３のエッチングの残渣ＺＳの表面が酸化されることで形成されたものである。この残渣ＺＳの表面の酸化膜は、アンモニアまたは水酸化カリウムなどのウェット処理では除去しにくい。このため、まず、前処理として、残渣ＺＳの表面の酸化膜を、フッ酸などを用いたウェット処理（ウェットエッチング）で除去してから、残渣ＺＳ全体をアンモニアまたは水酸化カリウムなどを用いたウェット処理で除去することが好ましい。これにより、残渣ＺＳを的確に除去することができるようになる。
しかしながら、本実施の形態２とは異なり、金属膜ＭＥ１を形成せず、ダミーゲート電極ＧＤ全体をシリコン膜により形成していた場合、そのシリコン膜を除去するためのドライエッチングと、その後に行うフッ酸などを用いたウェット処理と、更にその後に行うアンモニアまたは水酸化カリウムなどを用いたウェット処理とに、絶縁膜ＨＫがさらされることになる。これは、高誘電率ゲート絶縁膜として機能する絶縁膜ＨＫに対してダメージを与える虞がある。半導体装置の信頼性をできるだけ向上させる上では、高誘電率ゲート絶縁膜として機能する絶縁膜ＨＫに加わるダメージはできるだけ抑えることが望まれる。
それに対して、本実施の形態２では、ダミーゲート電極ＧＤにおいて、シリコン膜ＰＳ３の下には金属膜ＭＥ１が存在しており、この金属膜ＭＥ１が絶縁膜ＨＫの保護膜として機能することができる。絶縁膜ＨＫ上に金属膜ＭＥ１が存在していることにより、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する際に、絶縁膜ＨＫに対してダメージが加わるのを防止することができる。例えば、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去するためのドライエッチングと、その後に行うフッ酸などを用いたウェット処理と、更にその後に行うアンモニアまたは水酸化カリウムなどを用いたウェット処理とにおいて、絶縁膜ＨＫが露出していないため、絶縁膜ＨＫがダメージを受けるのを防止することができる。これにより、絶縁膜ＨＫをゲート絶縁膜とするＭＩＳＦＥＴの信頼性を向上させることができ、製造された半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
その後、図８２に示されるように、溝ＴＲ１内に導電膜として金属膜ＭＥ９が埋め込まれる。溝ＴＲ１内に埋め込まれた金属膜ＭＥ９は、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１上に形成される。ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１と、溝ＴＲ１内に埋め込まれた金属膜ＭＥ９とにより、ＭＩＳＦＥＴのゲート電極として機能するゲート電極ＧＥ１が形成される。金属膜ＭＥ９は、上記図５８の場合は上記金属膜ＭＥ３，ＭＥ４，ＭＥ５に対応し、上記図６３の場合は金属膜ＭＥ６に対応する。
ダミーゲート電極ＧＤの金属膜ＭＥ１は、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する際に、絶縁膜ＨＫの保護膜として機能することができる。また、ダミーゲート電極ＧＤの金属膜ＭＥ１は、メタルゲート電極であるゲート電極ＧＥ１の第一層目（最下層）の金属膜となる。このため、本実施の形態２において、ダミーゲート電極ＧＤをシリコン膜の単体膜ではなく、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜により形成することにより、絶縁膜ＨＫのダメージを抑制または防止できるとともに、ダミーゲート電極ＧＤを用いてメタルゲート電極（ここではゲート電極ＧＥ１）を的確に形成することができる。
このため、本実施の形態２では、金属膜ＭＥ１の材料としては、メタルゲート電極用の金属膜として好適な材料により形成するという観点と、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する際に問題（例えば金属膜ＭＥ１のエッチングや変質など）が生じにくいという観点で、選択することが望ましい。これらの観点により、本実施の形態２では、金属膜ＭＥ１としては、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、窒化タンタル（ＴａＮ）膜、タンタル（Ｔａ）膜、またはチタンアルミニウム（ＴｉＡｌ）膜を好適に用いることができる。
（実施の形態３）
本実施の形態３の半導体装置の製造方法を、図面を参照して説明する。
本実施の形態３の半導体装置の製造方法を、図面を参照して説明する。
図８３〜図８７は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記図５〜図９および図１１〜図４０、図４４〜図６９、図７１〜図７３および図７５〜図７７とほぼ同じ断面領域が示されている。
上記実施の形態２では、上記ステップＳ１９で高誘電率膜である絶縁膜ＨＫを形成し、この絶縁膜ＨＫを、ＭＩＳＦＥＴの高誘電率ゲート絶縁膜として使用していた。一方、本実施の形態３では、ダミーゲート電極ＧＤを除去してから、ＭＩＳＦＥＴの高誘電率ゲート絶縁膜用の絶縁膜（後述の絶縁膜ＨＫ２に対応）を形成する。以下、具体的に説明する。
本実施の形態３では、上記ステップＳ１９において、高誘電率膜である絶縁膜ＨＫは形成しない。これ以外は、上記実施の形態２と同様の製造工程を行って、上記図５２に相当する構造を得てから、上記実施の形態２と同様のフォトレジストパターンＰＲ６を形成することで、図８３の構造を得る。
フォトレジストパターンＰＲ６を形成した段階で、本実施の形態３が上記実施の形態２と相違しているのは、以下の点である。すなわち、上記実施の形態２ではダミーゲート電極ＧＤと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に絶縁膜ＧＩ２と絶縁膜ＨＫとの積層膜が介在していたのに対して、本実施の形態３では、ダミーゲート電極ＧＤと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に絶縁膜ＧＩ２は介在するが絶縁膜ＨＫは介在していない。それ以外については、上記実施の形態２と同様であるので、ここではその繰り返しの説明は省略する。上記実施の形態２と同様に、本実施の形態３においても、ダミーゲート電極ＧＤは、フォトレジストパターンＰＲ６で覆われずに露出している。
次に、本実施の形態３では、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をエッチングして除去する。その後、フォトレジストパターンＰＲ６は除去する。それから、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１をエッチングして除去する。これにより、図８４の構造が得られる。
すなわち、上記実施の形態２では、ダミーゲート電極ＧＤ全体を除去するのではなく、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３を除去し、ダミーゲート電極ＧＤを構成している金属膜ＭＥ１は残存させていた。それに対して、本実施の形態３では、ダミーゲート電極ＧＤ全体を除去する。すなわち、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３と金属膜ＭＥ１の両方を除去する。
ダミーゲート電極ＧＤが除去されたことにより、溝（凹部、窪み部）ＴＲ１が形成される。上記実施の形態２の場合は、溝ＴＲ１は、ダミーゲート電極ＧＤを構成していたシリコン膜ＰＳ３が除去された領域であり、シリコン膜ＰＳ３を除去するまでシリコン膜ＰＳ３が存在していた領域に対応していた。それに対して、本実施の形態３の場合は、溝ＴＲ１は、ダミーゲート電極ＧＤが除去された領域であり、ダミーゲート電極ＧＤを除去するまでダミーゲート電極ＧＤが存在していた領域に対応している。本実施の形態３では、溝ＴＲ１の底部（底面）は、絶縁膜ＧＩ２の上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲート電極ＧＤの除去前までダミーゲート電極ＧＤに接していた側面）により形成されている。
ダミーゲート電極ＧＤを構成するシリコン膜ＰＳ３のエッチング工程は、シリコン膜ＰＳ３に比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷおよび金属膜ＭＥ１がエッチングされにくい条件で、エッチングを行うことが好ましい。また、ダミーゲート電極ＧＤを構成する金属膜ＭＥ１のエッチング工程は、金属膜ＭＥ１に比べて絶縁膜ＩＬ５、サイドウォールスペーサＳＷ、絶縁膜ＧＩ２および半導体基板ＳＢがエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３と金属膜ＭＥ１とを、順に選択的にエッチングすることができる。フォトレジストパターンＰＲ６は、メモリセル領域１Ａ全体と積層体ＬＭ２を覆っているため、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよび積層体ＬＭ２はエッチングされない。
次に、図８５に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁）を含む絶縁膜ＩＬ５上に、絶縁膜ＨＫ２を形成する。それから、絶縁膜ＨＫ２上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥ１０を形成する。
絶縁膜ＨＫ２は、上記絶縁膜ＨＫと同様の膜であり、同様の手法で形成することができる。従って、上記絶縁膜ＨＫと同様、絶縁膜ＨＫ２も高誘電率膜である。絶縁膜ＨＫ２の材料例も、上記絶縁膜ＨＫと同様である。
上記金属膜ＭＥ３や上記金属膜ＭＥ９と同様、金属膜ＭＥ１０は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥ１０を積層金属膜とすることもできる。金属膜ＭＥ１０は、例えばスパッタリング法などを用いて形成することができる。
次に、図８６に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥ１０および絶縁膜ＨＫ２をＣＭＰ法などによって除去することにより、溝ＴＲ１内に絶縁膜ＨＫ２および金属膜ＭＥ１０を埋め込む。これにより、溝ＴＲ１に絶縁膜ＨＫ２と金属膜ＭＥ１０とが埋め込まれた状態になる。
溝ＴＲ１に埋め込まれた金属膜ＭＥ１０が、ＭＩＳＦＥＴのゲート電極ＧＥ１となり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫ２が、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。ゲート電極ＧＥ１は、メタルゲート電極である。絶縁膜ＨＫ２は、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥ１は、底部（底面）および側壁（側面）が絶縁膜ＨＫ２に隣接する。ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＩ２，ＨＫ２が介在しており、ゲート電極ＧＥ１とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫ２が介在している。ゲート電極ＧＥ１の直下の絶縁膜ＧＩ２，ＨＫ２がＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫ２は高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
以降の工程は、本実施の形態３も、上記実施の形態２と同様である。すなわち、上記図５９〜図６１の工程を行うか、あるいは、図６４〜図６７の工程を行ってから上記図５９〜図６１の工程を行うことができる。
上記絶縁膜ＩＬ５を形成するまでは、本実施の形態３の製造工程も、上記実施の形態１の製造工程と基本的には同様であるため、上記実施の形態１で説明したのとほぼ同様の効果を、本実施の形態３でも得ることができる。但し、上記実施の形態１における説明で、ゲート電極ＧＥ用の導電膜、あるいは、ゲート電極ＧＥ形成用の導電膜と表現したものは、本実施の形態３の場合は、ダミーゲート電極ＧＤ用の導電膜、あるいは、ダミーゲート電極ＧＤ形成用の導電膜と読み替えることになる。上記実施の形態１におけるゲート電極ＧＥ形成用の導電膜と、本実施の形態３におけるダミーゲート電極ＧＤ形成用の導電膜は、具体的には、いずれも、上記金属膜ＭＥ１およびシリコン膜ＰＳ３の積層膜に対応している。
また、本実施の形態３では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態３では、ダミーゲート電極ＧＤを除去してから、このダミーゲート電極ＧＤが除去された領域（上記溝ＴＲ１に対応）に導電膜を埋め込むことで、ＭＩＳＦＥＴのゲート電極ＧＥ１を形成している。この導電膜は、上記金属膜ＭＥ１０に対応している。このため、ゲート電極ＧＥ１については、この導電膜（上記金属膜ＭＥ１０に対応）を形成するよりも前の種々の加熱工程による熱負荷を受けずに済む。例えば、上記ステップＳ３１の活性化アニール時の熱負荷を受けずに済む。このため、周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極が熱負荷を受けることによりそのＭＩＳＦＥＴの信頼性、ひいては性能が劣化するのを、抑制または防止することができる。従って、半導体装置の性能を、より向上させることができる。
また、特に、メタルゲート電極は、金属膜を含んでおり、この金属膜が熱負荷を受けるとＭＩＳＦＥＴの信頼性、ひいては性能が低下する虞がある。本実施の形態３では、メタルゲート電極を構成する金属膜全体を、ダミーゲート電極ＧＤの除去後に形成することができるため、メタルゲート電極を備えたＭＩＳＦＥＴの信頼性、ひいては性能を更に向上させることができる。
また、本実施の形態３では、ダミーゲート電極ＧＤの除去後に高誘電率ゲート絶縁膜である絶縁膜ＨＫ２を形成している。このため、高誘電率ゲート絶縁膜である絶縁膜ＨＫ２は、絶縁膜ＨＫ２を形成するよりも前の種々の加熱工程による熱負荷を受けずに済む。例えば、上記ステップＳ３１の活性化アニール時の熱負荷を受けずに済む。このため、周辺回路領域１ＢのＭＩＳＦＥＴの高誘電率ゲート絶縁膜が熱負荷を受けることによりそのＭＩＳＦＥＴの信頼性、ひいては性能が劣化するのを、抑制または防止することができる。従って、半導体装置の性能を、更に向上させることができる。
次に、本実施の形態３において、ダミーゲート電極ＧＤをシリコン膜の単体膜ではなく、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜により形成することの利点について、図８７〜図９２を参照して説明する。
図８７〜図９２は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記図７８〜図８２と同様に周辺回路領域１Ｂの部分拡大断面図が示されている。
図８７は、上記図８３と同じ工程段階における、周辺回路領域１Ｂの部分拡大断面図が示されている。
図８７は、上記図７９に相当する工程段階であるが、図８７の本実施の形態３が上記図７９の実施の形態２と相違しているのは、上記実施の形態２ではダミーゲート電極ＧＤと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に絶縁膜ＧＩ２と絶縁膜ＨＫとの積層膜が介在していたのに対して、本実施の形態３では、絶縁膜ＨＫは形成されていない点である。このため、図８７に示されるように、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３とからなるダミーゲート電極ＧＤは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩ２を介して形成された状態となっている。
図８８〜図９０は、上記図８４に相当する工程段階である。
本実施の形態３では、ダミーゲート電極ＧＤのシリコン膜ＰＳ３だけでなく金属膜ＭＥ１も除去するが、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する手法は、上記実施の形態２でダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する手法と同様の手法を用いることができる。
すなわち、上記図８３および図８８に示されるように、フォトレジストパターンＰＲ６を形成してから、ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をエッチングして除去する。この際、ドライエッチングを用いることが好ましく、異方性のドライエッチングが特に好適である。その後、フォトレジストパターンＰＲ６を除去する。フォトレジストパターンＰＲ６の除去は、上記実施の形態２と同様である。
ダミーゲート電極ＧＤを構成しているシリコン膜ＰＳ３をドライエッチングした場合、図８８に示されるように、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１上に、シリコン膜ＰＳ３のエッチングの残渣ＺＳが残る虞がある。このため、アンモニアまたは水酸化カリウムなどを用いたウェット処理（ウェットエッチング）により、この残渣ＺＳを除去し、図８９には、ウェット処理で残渣ＺＳを除去した状態が示されている。また、アンモニアまたは水酸化カリウムなどを用いたウェット処理の前に、前処理として、フッ酸などを用いた残渣ＺＳの表面の酸化膜の除去処理を行うことが好ましい。
従って、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去するためのドライエッチングを行ってから、残渣ＺＳの表面の酸化膜を除去するためにフッ酸などを用いたウェット処理を行い、その後に、残渣ＺＳを除去するためにアンモニアまたは水酸化カリウムなどを用いたウェット処理を行うことが好ましい。
しかしながら、本実施の形態３とは異なり、金属膜ＭＥ１を形成せず、ダミーゲート電極ＧＤ全体をシリコン膜により形成していた場合、そのシリコン膜を除去するためのドライエッチングと、その後に行うフッ酸などを用いたウェット処理と、更にその後に行うアンモニアまたは水酸化カリウムなどを用いたウェット処理に、絶縁膜ＧＩ２がさらされることになる。これは、絶縁膜ＧＩ２にダメージを与えたり絶縁膜ＧＩ２のエッチングを招いたり、また、半導体基板ＳＢにダメージを与える虞があるが、これらはできるだけ抑えることが望まれる。
それに対して、本実施の形態３では、ダミーゲート電極ＧＤにおいて、シリコン膜ＰＳ３の下には金属膜ＭＥ１が存在しており、この金属膜ＭＥ１が絶縁膜ＧＩ２や半導体基板ＳＢの保護膜として機能することができる。絶縁膜ＧＩ２上に金属膜ＭＥ１が存在していることにより、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する際に、絶縁膜ＧＩ２や半導体基板ＳＢにダメージが加わったり、絶縁膜ＧＩ２がエッチングされてしまうのを防止することができる。例えば、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去するためのドライエッチングと、その後に行うフッ酸などを用いたウェット処理と、更にその後に行うアンモニアまたは水酸化カリウムなどを用いたウェット処理とにおいて、絶縁膜ＧＩ２が露出していないため、絶縁膜ＧＩ２や半導体基板ＳＢがダメージを受けたり、絶縁膜ＧＩ２がエッチングされてしまうのを防止することができる。これにより、ＭＩＳＦＥＴの信頼性を向上させることができ、製造された半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
それから、図９０に示されるように、ダミーゲート電極ＧＤを構成していた金属膜ＭＥ１を除去する。これは、ウェット処理（ウェットエッチング）により行うことが好ましい。
本実施の形態３では、ダミーゲート電極ＧＤの金属膜ＭＥ１は除去し、ゲート電極としては用いない。このため、金属膜ＭＥ１の材料としては、メタルゲート電極用の金属膜として好適な材料とする必要はない。その代りに、絶縁膜ＧＩ２や半導体基板ＳＢに悪影響を与えずに金属膜ＭＥ１を除去しやすいという観点で、金属膜ＭＥ１の材料を選択することが望ましい。この観点で、本実施の形態３では、金属膜ＭＥ１としては、窒化チタン（ＴｉＮ）膜を好適に用いることができる。窒化チタン（ＴｉＮ）膜は、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ２や半導体基板ＳＢのダメージやエッチングを抑制しながら、選択的に除去することが可能である。例えば、過酸化水素水または塩酸などを用いて窒化チタン（ＴｉＮ）膜からなる金属膜ＭＥ１を選択的に除去することができる。
その後、図９１および上記図８５に示されるように、高誘電率ゲート絶縁膜用の絶縁膜ＨＫ２とメタルゲート電極用の金属膜ＭＥ１０とを、溝ＴＲ１内を埋めるように順に形成する。それから、図９２および上記図８６に示されるように、溝ＴＲ１の外部の金属膜ＭＥ１０および絶縁膜ＨＫ２を除去することにより、溝ＴＲ１内に絶縁膜ＨＫ２および金属膜ＭＥ１０を埋め込んで、ゲート電極ＧＥ１とゲート絶縁膜を形成することができる。
本実施の形態３では、ダミーゲート電極ＧＤの金属膜ＭＥ１は、ダミーゲート電極ＧＤのシリコン膜ＰＳ３を除去する際に、絶縁膜ＧＩ２や半導体基板ＳＢの保護膜として機能することができる。このため、本実施の形態３において、ダミーゲート電極ＧＤをシリコン膜の単体膜ではなく、金属膜ＭＥ１と金属膜ＭＥ１上のシリコン膜ＰＳ３との積層膜により形成することにより、絶縁膜ＧＩ２や半導体基板ＳＢのダメージやエッチングを抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
ここで、上記実施の形態２と本実施の形態３とを包括して捉えてみる。
上記実施の形態２では、ダミーゲート電極ＧＤの一部（ここではシリコン膜ＰＳ３）を除去してから、このダミーゲート電極ＧＤが除去された領域（上記溝ＴＲ１に対応）に導電膜を埋め込むことで、ＭＩＳＦＥＴのゲート電極ＧＥ１を形成している。この導電膜は、上記金属膜ＭＥ３，ＭＥ４，ＭＥ５、または上記金属膜ＭＥ６、あるいは金属膜ＭＥ９に対応している。
一方、本実施の形態３では、ダミーゲート電極ＧＤ全体（ここではシリコン膜ＰＳ３および金属膜ＭＥ１）を除去してから、このダミーゲート電極ＧＤが除去された領域（上記溝ＴＲ１に対応）に導電膜を埋め込むことで、ＭＩＳＦＥＴのゲート電極ＧＥ１を形成している。この導電膜は、上記金属膜ＭＥ１０に対応している。
このため、上記実施の形態２と本実施の形態３とを包括して捉えると、ダミーゲート電極ＧＤの少なくとも一部を除去してから、このダミーゲート電極ＧＤが除去された領域（上記溝ＴＲ１に対応）に導電膜を埋め込むことで、ＭＩＳＦＥＴのゲート電極ＧＥ１を形成していることになる。
また、ダミーゲート電極ＧＤの少なくとも一部を除去する手法は、上記実施の形態２と本実施の形態３とで共通に捉えることができる。すなわち、半導体基板ＳＢ上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＧＤを覆うように絶縁膜ＩＬ５を形成してから、この絶縁膜ＩＬ５の上面を研磨してダミーゲート電極ＧＤを露出させ、その後、ダミーゲート電極ＧＤの少なくとも一部を除去する。その後で、ダミーゲート電極ＧＤが除去された領域に導電膜を埋め込むことで、ゲート電極ＧＥ１を形成する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 周辺回路領域
ＣＧ 制御ゲート電極
ＣＰ，ＣＰ２ キャップ絶縁膜
ＣＴ コンタクトホール
ＥＧ１，ＥＧ２，ＥＧ３ 側面（端部）
ＥＧ４ 段差
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＤ ダミーゲート電極
ＧＥ，ＧＥ１ ゲート電極
ＧＩ，ＧＩ２，ＨＫ，ＨＫ２ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８ 絶縁膜
ＬＦ，ＬＦ１，ＬＦ２ 積層膜
ＬＭ，ＬＭ２ 積層体
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＥ１，ＭＥ２，ＭＥ３，ＭＥ４，ＭＥ５ 金属膜
ＭＥ６，ＭＥ７，ＭＥ８，ＭＥ９，ＭＥ１０ 金属膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ａ，ＰＲ４ｂ、ＰＲ５，ＰＲ６，ＰＲ７ フォトレジストパターン
ＰＳ１，ＰＳ２，ＰＳ３ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＦ１，ＳＦ２ 側面（端部）
ＳＬ 金属シリサイド層
ＳＰ１ シリコンスペーサ
ＳＰ２ 残存部
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ１，ＴＲ２，ＴＲ３ 溝
ＺＳ 残渣
１Ｂ 周辺回路領域
ＣＧ 制御ゲート電極
ＣＰ，ＣＰ２ キャップ絶縁膜
ＣＴ コンタクトホール
ＥＧ１，ＥＧ２，ＥＧ３ 側面（端部）
ＥＧ４ 段差
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＤ ダミーゲート電極
ＧＥ，ＧＥ１ ゲート電極
ＧＩ，ＧＩ２，ＨＫ，ＨＫ２ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８ 絶縁膜
ＬＦ，ＬＦ１，ＬＦ２ 積層膜
ＬＭ，ＬＭ２ 積層体
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＥ１，ＭＥ２，ＭＥ３，ＭＥ４，ＭＥ５ 金属膜
ＭＥ６，ＭＥ７，ＭＥ８，ＭＥ９，ＭＥ１０ 金属膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ａ，ＰＲ４ｂ、ＰＲ５，ＰＲ６，ＰＲ７ フォトレジストパターン
ＰＳ１，ＰＳ２，ＰＳ３ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＦ１，ＳＦ２ 側面（端部）
ＳＬ 金属シリサイド層
ＳＰ１ シリコンスペーサ
ＳＰ２ 残存部
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ１，ＴＲ２，ＴＲ３ 溝
ＺＳ 残渣
Claims (15)
- 半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備え、
前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
前記ＭＩＳＦＥＴは、前記半導体基板の上部に形成された第３ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜の上面を研磨して、前記第１絶縁膜の上面を平坦化する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記第１絶縁膜を覆うように、前記第３ゲート電極用の第１導電膜を形成する工程、
（ｆ）前記第１導電膜をパターニングして、前記第２領域に前記第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜を除去する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に前記第１ゲート絶縁膜用の第２絶縁膜を形成する工程、
（ｂ２）前記第２絶縁膜上に前記第１ゲート電極用の第２導電膜を形成する工程、
（ｂ３）前記第２導電膜をパターニングして、前記第１領域に前記第１ゲート電極を形成する工程、
（ｂ４）前記半導体基板の主面上に、前記第１ゲート電極を覆うように、前記第２ゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｂ５）前記第３絶縁膜上に前記第２ゲート電極用の第３導電膜を形成する工程、
（ｂ６）前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第３絶縁膜を介して前記第３導電膜を残して前記第２ゲート電極を形成する工程、
（ｂ７）前記第２ゲート電極で覆われない部分の前記第３絶縁膜を除去する工程、
を有し、
前記（ｂ３）工程では、前記第２領域に前記第２導電膜が残され、
前記（ｃ）工程では、前記半導体基板上に、前記第１領域の前記第１ゲート電極および前記第２ゲート電極と前記第２領域の前記第２導電膜とを覆うように、前記第１絶縁膜が形成され、
前記（ｄ）工程後で、前記（ｅ）工程前に、
（ｄ１）前記第２領域の前記第２導電膜を除去する工程、
を更に有する、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１導電膜は、第１金属膜と前記第１金属膜上の第１シリコン膜とを有し、
前記第３ゲート電極はメタルゲート電極である、半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｅ１）前記第１ゲート電極、前記第２ゲート電極および前記第１絶縁膜を覆う部分の前記第１導電膜を除去し、前記第２領域の前記半導体基板上の前記第１導電膜を残す工程、
を有する、半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記第２導電膜および前記第３導電膜は、それぞれシリコン膜である、半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記第２絶縁膜上に、前記第２導電膜と前記第２導電膜上の第４絶縁膜とを有する第１積層膜が形成され、
前記（ｂ３）工程では、前記第１積層膜をパターニングすることで、前記第１領域に前記第１ゲート電極を含む積層体が形成され、かつ、前記第２領域に前記第１積層膜が残存し、
前記（ｂ４）工程では、前記半導体基板の主面上に、前記積層体を覆うように、前記第３絶縁膜が形成され、
前記（ｂ６）工程では、前記第３導電膜をエッチバックすることで、前記積層体の側壁上に前記第３絶縁膜を介して前記第３導電膜が残存して前記第２ゲート電極が形成され、
前記（ｄ１）工程では、前記第２領域の前記第１積層膜が除去される、半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程後で、前記（ｄ１）工程前に、
（ｄ２）前記半導体基板上に、前記第１領域の前記第１絶縁膜と前記第２領域の前記第１積層膜とを覆うように、第５絶縁膜を形成する工程、
（ｄ３）前記（ｄ２）工程後、前記第２領域の前記第５絶縁膜を除去して前記第２領域の前記第１積層膜を露出させ、前記第１領域の前記第５絶縁膜を残存させる工程、
を更に有し、
前記（ｄ１）工程では、前記第２領域の前記第１積層膜が除去される、半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程後に、
（ｈ）イオン注入法により、前記第１領域の前記半導体基板に前記メモリセルのソースまたはドレイン用の半導体領域を形成し、前記第２領域の前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。 - 半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備え、
前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
前記ＭＩＳＦＥＴは、前記半導体基板の上部に形成された第３ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜の上面を研磨して、前記第１絶縁膜の上面を平坦化する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記第１絶縁膜を覆うように、第１導電膜を含む第１膜を形成する工程、
（ｆ）前記第１膜をパターニングして、前記第２領域に前記第３ゲート電極形成用のダミーゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極を覆うように、第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
（ｊ）前記（ｉ）工程後、前記ダミーゲート電極の少なくとも一部を除去する工程、
（ｋ）前記（ｊ）工程で前記ダミーゲート電極が除去された領域に第２導電膜を埋め込むことで、前記第３ゲート電極を形成する工程、
を有し、
前記第１導電膜は、第１金属膜と前記第１金属膜上の第１シリコン膜とを有し、
前記第３ゲート電極はメタルゲート電極であり、
前記（ｊ）工程では、前記ダミーゲート電極の前記第１シリコン膜を除去し、
前記（ｋ）工程では、前記ダミーゲート電極を構成していた前記第１金属膜と前記第１金属膜上の前記第２導電膜とにより、前記第３ゲート電極が形成される、半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記第１金属膜は、窒化チタン膜である、半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｅ１）前記第１ゲート電極、前記第２ゲート電極および前記第１絶縁膜を覆う部分の前記第１膜を除去し、前記第２領域の前記半導体基板上の前記第１膜を残す工程、
を有する、半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程後で、前記（ｈ）工程前に、
（ｇ１）イオン注入法により、前記第１領域の前記半導体基板に前記メモリセルのソースまたはドレイン用の半導体領域を形成し、前記第２領域の前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。 - 半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備え、
前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
前記ＭＩＳＦＥＴは、前記半導体基板の上部に形成された第３ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜の上面を研磨して、前記第１絶縁膜の上面を平坦化する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記第１絶縁膜を覆うように、第１導電膜を含む第１膜を形成する工程、
（ｆ）前記第１膜をパターニングして、前記第２領域に前記第３ゲート電極形成用のダミーゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極を覆うように、第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
（ｊ）前記（ｉ）工程後、前記ダミーゲート電極の少なくとも一部を除去する工程、
（ｋ）前記（ｊ）工程で前記ダミーゲート電極が除去された領域に第２導電膜を埋め込むことで、前記第３ゲート電極を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に前記第１ゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｂ２）前記第３絶縁膜上に前記第１ゲート電極用の第３導電膜を形成する工程、
（ｂ３）前記第３導電膜をパターニングして、前記第１領域に前記第１ゲート電極を形成する工程、
（ｂ４）前記半導体基板の主面上に、前記第１ゲート電極を覆うように、前記第２ゲート絶縁膜用の第４絶縁膜を形成する工程、
（ｂ５）前記第４絶縁膜上に前記第２ゲート電極用の第４導電膜を形成する工程、
（ｂ６）前記第４導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第４絶縁膜を介して前記第４導電膜を残して前記第２ゲート電極を形成する工程、
（ｂ７）前記第２ゲート電極で覆われない部分の前記第４絶縁膜を除去する工程、
を有し、
前記（ｂ３）工程では、前記第２領域に前記第３導電膜が残され、
前記（ｃ）工程では、前記半導体基板上に、前記第１領域の前記第１ゲート電極および前記第２ゲート電極と前記第２領域の前記第３導電膜とを覆うように、前記第１絶縁膜が形成され、
前記（ｄ）工程後で、前記（ｅ）工程前に、
（ｄ１）前記第２領域の前記第３導電膜を除去する工程、
を更に有する、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記第３導電膜および前記第４導電膜は、それぞれシリコン膜である、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記第３絶縁膜上に、前記第３導電膜と前記第３導電膜上の第５絶縁膜とを有する第１積層膜が形成され、
前記（ｂ３）工程では、前記第１積層膜をパターニングすることで、前記第１領域に前記第１ゲート電極を含む積層体が形成され、かつ、前記第２領域に前記第１積層膜が残存し、
前記（ｂ４）工程では、前記半導体基板の主面上に、前記積層体を覆うように、前記第４絶縁膜が形成され、
前記（ｂ６）工程では、前記第４導電膜をエッチバックすることで、前記積層体の側壁上に前記第４絶縁膜を介して前記第４導電膜が残存して前記第２ゲート電極が形成され、
前記（ｄ１）工程では、前記第２領域の前記第１積層膜が除去される、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記（ｇ）工程後で、前記（ｈ）工程前に、
（ｇ１）イオン注入法により、前記第１領域の前記半導体基板に前記メモリセルのソースまたはドレイン用の半導体領域を形成し、前記第２領域の前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
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