JP6440507B2 - 半導体装置およびその製造方法 - Google Patents
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Description
<半導体装置の構造について>
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
図7は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図7の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図1、図3および図6に示されるようなメモリセル(選択メモリセル)の各部位に印加する電圧(Vd,Vcg,Vmg,Vs,Vb)が示されている。ここで、電圧Vmgは、メモリゲート電極MGに印加する電圧Vmgである。また、電圧Vsは、半導体領域S1(ソース領域)に印加する電圧Vsである。また、電圧Vcgは、制御ゲート電極CGに印加する電圧Vcgである。また、電圧Vdは、半導体領域D1(ドレイン領域)に印加する電圧Vdである。また、ベース電圧Vbは、p型ウエルPW1に印加されるベース電圧Vbである。
次に、本実施の形態の半導体装置の製造方法について説明する。
次に、本発明者が検討した検討例について説明する。図39は、本発明者が検討した第1検討例の半導体装置の要部断面図であり、本実施の形態の上記図3に相当するものである。
本実施の形態の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置である。本実施の形態の半導体装置は、半導体基板SBと、半導体基板SB内に形成された半導体領域D1(第1半導体領域)および半導体領域S1(第2半導体領域)と、半導体領域D1と半導体領域S1との間の半導体基板SB上に絶縁膜GF1(第1ゲート絶縁膜)を介して形成された制御ゲート電極CG(第1ゲート電極)と、を有している。本実施の形態の半導体装置は、更に、半導体領域D1と半導体領域S1との間の半導体基板SB上に、電荷蓄積部を有する絶縁膜MZ(第2ゲート絶縁膜)を介して形成されたメモリゲート電極MG(第2ゲート電極)を有している。本実施の形態の半導体装置は、更に、制御ゲート電極CGのメモリゲート電極MGに隣り合う側とは反対側の側面に隣接して形成されたサイドウォールスペーサSW2(第1サイドウォールスペーサ)と、メモリゲート電極MGの制御ゲート電極CGに隣り合う側とは反対側の側面に隣接して形成されたサイドウォールスペーサSW1(第2サイドウォールスペーサ)と、を有している。制御ゲート電極CGおよびメモリゲート電極MGのうち、制御ゲート電極CGは半導体領域D1側に配置され、メモリゲート電極MGは半導体領域S1側に配置されている。メモリセルMCの読み出し動作時には、半導体領域D1はメモリセルMCのドレイン領域として機能し、半導体領域S1はメモリセルMCのソース領域として機能する。
上記実施の形態1では、シリコンゲート電極であるゲート電極GE3を、メタルゲート電極であるゲート電極GE1に置換し、シリコンゲート電極であるゲート電極GE4を、メタルゲート電極であるゲート電極GE2に置換したが、メモリゲート電極MGと制御ゲート電極CGとは、メタルゲート電極に置換していなかった。
と、制御ゲート電極CG1の側面と絶縁膜MZとの間とに、連続的に延在している。従って、制御ゲート電極CG1とメモリゲート電極MGとの間には、絶縁膜MZと絶縁膜HKとが介在することになる。
D1 半導体領域
GF1 絶縁膜
MC メモリセル
MG メモリゲート電極
MZ 絶縁膜
S1 半導体領域
SB 半導体基板
SW1,SW2 サイドウォールスペーサ
W1,W2 幅
Claims (13)
- 半導体基板と、
前記半導体基板内に形成された、不揮発性メモリのメモリセル用の第1導電型の第1半導体領域および第2半導体領域と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に第1ゲート絶縁膜を介して形成された、前記メモリセル用の第1ゲート電極と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第2ゲート絶縁膜を介して形成された、前記メモリセル用の第2ゲート電極と、
前記第1ゲート電極の前記第2ゲート電極に隣り合う側とは反対側の第1側面に隣接して形成された第1サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極に隣り合う側とは反対側の第2側面に隣接して形成された第2サイドウォールスペーサと、
を有し、
前記第1ゲート電極および前記第2ゲート電極のうち、前記第1ゲート電極は前記第1半導体領域側に配置され、前記第2ゲート電極は前記第2半導体領域側に配置され、
前記第1半導体領域は、第1低濃度半導体領域と、前記第1低濃度半導体領域よりも高不純物濃度の第1高濃度半導体領域とを有し、
前記第2半導体領域は、第2低濃度半導体領域と、前記第2低濃度半導体領域よりも高不純物濃度の第2高濃度半導体領域とを有し、
前記第1低濃度半導体領域は、前記第1サイドウォールスペーサの下に形成され、
前記第2低濃度半導体領域は、前記第2サイドウォールスペーサの下に形成され、
前記メモリセルの書込み動作時には、前記第2ゲート絶縁膜の前記電荷蓄積部にソースサイド注入により電荷を注入することにより、前記メモリセルの書込みが行われ、
前記メモリセルの読み出し動作時には、前記第1半導体領域は前記メモリセルのドレイン領域として機能し、前記第2半導体領域は前記メモリセルのソース領域として機能し、
前記第1ゲート電極のゲート長方向における、前記第1サイドウォールスペーサの第1の幅よりも、前記第2ゲート電極のゲート長方向における、前記第2サイドウォールスペーサの第2の幅が大きく、
前記第1ゲート電極のゲート長方向における、前記第1低濃度半導体領域の第1の寸法よりも、前記第2ゲート電極のゲート長方向における、前記第2低濃度半導体領域の第2の寸法が大きい、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極とは、前記第2ゲート絶縁膜を介して隣り合っている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2サイドウォールスペーサを構成する絶縁膜の層数は、前記第1サイドウォールスペーサを構成する絶縁膜の層数よりも多い、半導体装置。 - 請求項1記載の半導体装置において、
前記メモリセルの書込み動作時には、前記第2半導体領域に、前記第1半導体領域の電位よりも高い第1電圧が印加され、
前記メモリセルの読み出し動作時には、前記第1半導体領域に、前記第2半導体領域の電位よりも高い第2電圧が印加され、
前記第1電圧は、前記第2電圧よりも高い、半導体装置。 - 請求項1記載の半導体装置において、
前記メモリセルの書込み動作時には、前記第2半導体領域に、前記第1半導体領域の電位よりも高い第1電圧が印加され、前記第2ゲート電極に、前記第1電圧よりも高い第3電圧が印加され、前記半導体基板から前記第2ゲート絶縁膜の前記電荷蓄積部にホットエレクトロンが注入されることにより、前記メモリセルの書込みが行われる、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板内に形成された、第1電界効果トランジスタ用の前記第1導電型の第3半導体領域および第4半導体領域と、
前記第3半導体領域と前記第4半導体領域との間の前記半導体基板上に第3ゲート絶縁膜を介して形成された、前記第1電界効果トランジスタ用の第3ゲート電極と、
前記第3ゲート電極の前記第3半導体領域側の第3側面に隣接して形成された第3サイドウォールスペーサと、
前記第3ゲート電極の前記第4半導体領域側の第4側面に隣接して形成された第4サイドウォールスペーサと、
を更に有し、
前記第3半導体領域は、前記第1電界効果トランジスタのドレイン領域として機能し、
前記第4半導体領域は、前記第1電界効果トランジスタのソース領域として機能し、
前記第3ゲート電極のゲート長方向における、前記第3サイドウォールスペーサの第3の幅が、前記第3ゲート電極のゲート長方向における、前記第4サイドウォールスペーサの第4の幅よりも大きい、半導体装置。 - 請求項6記載の半導体装置において、
前記第3半導体領域は、第3低濃度半導体領域と、前記第3低濃度半導体領域よりも高不純物濃度の第3高濃度半導体領域とを有し、
前記第4半導体領域は、第4低濃度半導体領域と、前記第4低濃度半導体領域よりも高不純物濃度の第4高濃度半導体領域とを有し、
前記第3低濃度半導体領域は、前記第3サイドウォールスペーサの下に形成され、
前記第4低濃度半導体領域は、前記第4サイドウォールスペーサの下に形成されている、半導体装置。 - 請求項7記載の半導体装置において、
前記第3ゲート電極のゲート長方向における、前記第3低濃度半導体領域の第3の寸法は、前記第3ゲート電極のゲート長方向における、前記第4低濃度半導体領域の第4の寸法よりも大きい、半導体装置。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、第1絶縁膜を介して、前記メモリセル用の第1ゲート電極を形成する工程、
(c)前記半導体基板上に、電荷蓄積部を有する第2絶縁膜を介して前記メモリセル用の第2ゲート電極を形成する工程であって、前記第2絶縁膜を介して前記第1ゲート電極と隣り合うように、前記第2ゲート電極を形成する工程、
(d)前記(c)工程後、イオン注入法により、前記半導体基板に第1導電型の第1低濃度半導体領域および第2低濃度半導体領域を形成する工程、
(e)前記(d)工程後、前記第1ゲート電極の前記第2ゲート電極に隣り合う側とは反対側の第1側面に隣接して第1サイドウォールスペーサを形成し、前記第2ゲート電極の前記第1ゲート電極に隣り合う側とは反対側の第2側面に隣接して第2サイドウォールスペーサを形成する工程、
(f)前記(e)工程後、イオン注入法により、前記半導体基板に前記第1導電型の第1高濃度半導体領域および第2高濃度半導体領域を形成する工程、
を有し、
前記(d)工程では、前記第1低濃度半導体領域は、前記第1ゲート電極に自己整合して形成され、前記第2低濃度半導体領域は、前記第2ゲート電極に自己整合して形成され、
前記(f)工程では、前記第1高濃度半導体領域は、前記第1サイドウォールスペーサに自己整合して形成され、前記第2高濃度半導体領域は、前記第2サイドウォールスペーサに自己整合して形成され、
前記第1高濃度半導体領域の不純物濃度は、前記第1低濃度半導体領域の不純物濃度よりも高く、
前記第2高濃度半導体領域の不純物濃度は、前記第1低濃度半導体領域の不純物濃度よりも高く、
前記メモリセルの読み出し動作時には、前記第1高濃度半導体領域および前記第1低濃度半導体領域は、前記メモリセルのドレイン領域として機能し、前記第2高濃度半導体領域および前記第2低濃度半導体領域は、前記メモリセルのソース領域として機能し、
前記メモリセルの書込み動作時には、前記第2絶縁膜の前記電荷蓄積部にソースサイド注入により電荷を注入することにより、前記メモリセルの書込みが行われ、
前記第1ゲート電極のゲート長方向における、前記第1サイドウォールスペーサの第1の幅よりも、前記第2ゲート電極のゲート長方向における、前記第2サイドウォールスペーサの第2の幅が大きい、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(e)工程は、
(e1)前記第1ゲート電極および前記第2ゲート電極を覆うように、第3絶縁膜を形成する工程、
(e2)前記第3絶縁膜をエッチバックして、前記第1ゲート電極の前記第1側面側に第1側壁絶縁膜を形成し、前記第2ゲート電極の前記第2側面側に第2側壁絶縁膜を形成する工程、
(e3)前記第1側壁絶縁膜を除去し、前記第2側壁絶縁膜を残す工程、
(e4)前記第1ゲート電極、前記第2ゲート電極および前記第2側壁絶縁膜を覆うように、第4絶縁膜を形成する工程、
(e5)前記第4絶縁膜をエッチバックして、前記第1ゲート電極の前記第1側面側に第3側壁絶縁膜を形成し、前記第2ゲート電極の前記第2側壁絶縁膜側に第4側壁絶縁膜を形成する工程、
を有し、
前記第1サイドウォールスペーサは、前記第3側壁絶縁膜を含み、
前記第2サイドウォールスペーサは、前記第2側壁絶縁膜および前記第4側壁絶縁膜を含む、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記メモリセルの書込み動作時には、前記第2高濃度半導体領域に、前記第1高濃度半導体領域の電位よりも高い第1電圧が印加され、
前記メモリセルの読み出し動作時には、前記第1高濃度半導体領域に、前記第2高濃度半導体領域の電位よりも高い第2電圧が印加され、
前記第1電圧は、前記第2電圧よりも高い、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記メモリセルの書込み動作時には、前記第2高濃度半導体領域に、前記第1高濃度半導体領域の電位よりも高い第1電圧が印加され、前記第2ゲート電極に、前記第1電圧よりも高い第3電圧が印加され、前記半導体基板から前記第2絶縁膜の前記電荷蓄積部にホットエレクトロンが注入されることにより、前記メモリセルの書込みが行われる、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
(g)前記(f)工程後、前記第1ゲート電極、前記第2ゲート電極、前記第1サイドウォールスペーサおよび前記第2サイドウォールスペーサを覆うように、第1層間絶縁膜を形成する工程、
(h)前記第1層間絶縁膜を研磨して、前記第1ゲート電極を露出させる工程、
(i)前記第1ゲート電極を除去する工程、
(j)前記第1ゲート電極が除去された領域に、前記メモリセル用の第3ゲート電極を形成する工程、
を更に有し、
前記第1ゲート電極は、ダミーのゲート電極である、半導体装置の製造方法。
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