以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
<半導体装置の構造について>
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。図1〜図3は、本実施の形態の半導体装置の要部断面図であり、図4は本実施の形態の半導体装置の要部平面図である。図4のA−A線の断面が図1にほぼ対応し、図4のB−B線の断面が図2にほぼ対応している。また、図3には、図1の左半分に相当する断面領域(メモリセル1つ分の断面領域)が示されている。但し、図3では、半導体基板SB、p型ウエルPW、絶縁膜GF,MZ,SP、選択ゲート電極SG、メモリゲート電極MG、キャップ絶縁膜CP、半導体領域MS,MD、サイドウォールスペーサSWおよび金属シリサイド層SLが図示されているが、層間絶縁膜IL1、プラグP1,P2、絶縁膜IL2および配線M1は図示を省略してある。また、理解を簡単にするために、図4の平面図には、選択ゲートSLG(選択ゲート電極SG)、メモリゲート電極MG、選択ゲートFLC(選択ゲート電極FC)、絶縁膜SP,MZ、およびプラグP1,P2,P3,P4の平面レイアウトを図示し、他の構成要素については図示を省略している。
図1〜図4に示される本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置である。
例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)SBのメモリセル領域1Aに、不揮発性メモリのメモリセルを構成するMISFETが形成されている。
半導体基板SBには、素子を分離するための素子分離領域STが形成されており、この素子分離領域STで分離(規定)された活性領域に、p型ウエルPWが形成されている。
メモリセル領域1Aのp型ウエルPWには、メモリトランジスタおよび選択トランジスタ(制御トランジスタ)からなる不揮発性メモリのメモリセルMCが形成されている。図1には、n+型半導体領域SD2(ドレイン領域)を共通にする2つのメモリセルMCの断面図が示され、そのうちの1つのメモリセルMCの断面図が図3に示されている。メモリセル領域1Aには複数のメモリセルMCがアレイ状に形成されており、メモリセル領域1Aは、素子分離領域STによって他の領域から電気的に分離されている。すなわち、メモリセル領域1Aは、半導体基板SBの主面において、複数のメモリセルMCがアレイ状に形成(配置、配列)された領域に対応する。
メモリセル領域1Aに形成された不揮発性メモリのメモリセルMCは、スプリットゲート型のメモリセルであり、選択ゲート電極(制御ゲート電極)SGを有する選択トランジスタ(制御トランジスタ)とメモリゲート電極MGを有するメモリトランジスタとの2つのMISFETを接続したものである。
ここで、電荷蓄積部(電荷蓄積層)を含むゲート絶縁膜およびメモリゲート電極MGを備えるMISFETをメモリトランジスタ(記憶用トランジスタ)といい、また、ゲート絶縁膜および選択ゲート電極SGを備えるMISFETを選択トランジスタ(メモリセル選択用トランジスタ、制御トランジスタ)という。従って、メモリゲート電極MGは、メモリトランジスタのゲート電極であり、選択ゲート電極SGは、選択トランジスタのゲート電極であり、選択ゲート電極SGおよびメモリゲート電極MGは、不揮発性メモリ(のメモリセル)を構成するゲート電極である。
以下に、メモリセルMCの構成を具体的に説明する。
図1および図3に示されるように、不揮発性メモリのメモリセルMCは、半導体基板SBのp型ウエルPW中に形成されたソースまたはドレイン用のn型の半導体領域MS,MDと、半導体基板SB(p型ウエルPW)の上に形成された選択ゲート電極SGと、半導体基板SB(p型ウエルPW)の上に形成されて選択ゲート電極SGと隣合うメモリゲート電極MGとを有している。不揮発性メモリのメモリセルMCは、更に、選択ゲート電極SGおよび半導体基板SB(p型ウエルPW)間に形成された絶縁膜(ゲート絶縁膜)GFと、選択ゲート電極SGの両側壁上に形成された絶縁膜(側壁絶縁膜)SPと、メモリゲート電極MGおよび半導体基板SB(p型ウエルPW)間とメモリゲート電極MGおよび選択ゲート電極SG間とに形成された絶縁膜MZと、を有している。不揮発性メモリのメモリセルMCは、更に、メモリゲート電極MGおよび選択ゲート電極SGの互いに隣接していない側の側面上に形成されたサイドウォールスペーサSWを有している。各メモリセルMCのメモリゲート電極MGは各メモリセルMCのワード線を構成する。
選択ゲート電極SG上には、キャップ絶縁膜CPが形成されている。選択ゲート電極SGと選択ゲート電極SG上のキャップ絶縁膜CPとにより形成された積層体を、以下では選択ゲートSLGと称することとする。他の形態として、選択ゲート電極SG上にキャップ絶縁膜CPを形成しない場合もあり得る。以下では、選択ゲート電極SG上にキャップ絶縁膜CPが形成されている場合について説明するが、キャップ絶縁膜CPを形成しない場合は、選択ゲートSLG全体が選択ゲート電極SGとなる。従って、キャップ絶縁膜CPを形成しない場合は、以下の説明において、「選択ゲートSLG」を「選択ゲート電極SG」と読み替えることができる。
選択ゲートSLGおよびメモリゲート電極MGは、それらの対向側面(側壁)の間に絶縁膜SPおよび絶縁膜MZを介した状態で、半導体基板SBの主面に沿って延在し、並んで配置されている。選択ゲートSLGおよびメモリゲート電極MGの延在方向は、図1および図3の紙面に垂直な方向であり、すなわち、図4に示されるX方向である。選択ゲートSLGおよびメモリゲート電極MGは、半導体領域MDと半導体領域MSとの間の半導体基板SB(p型ウエルPW)上に絶縁膜GFまたは絶縁膜MZを介して形成されており、半導体領域MS側にメモリゲート電極MGが位置し、半導体領域MD側に選択ゲートSLGが位置している。但し、選択ゲートSLGは絶縁膜GFを介し、メモリゲート電極MGは絶縁膜MZを介して、半導体基板SB(p型ウエルPW)上に形成されている。
選択ゲートSLGとメモリゲート電極MGとは、間に絶縁膜SPおよび絶縁膜MZを介在して互いに隣り合っており、メモリゲート電極MGは、選択ゲートSLGの側面(側壁)上に絶縁膜SPおよび絶縁膜MZを介してサイドウォールスペーサ状に形成されている。以下では「サイドウォールスペーサ状」を「サイドウォール状」と称する場合もある。絶縁膜MZは、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間の領域と、メモリゲート電極MGと選択ゲートSLGとの間の領域の、両領域にわたって延在している。
なお、メモリゲート電極MGと選択ゲートSLGとの間には、絶縁膜SPと絶縁膜MZとが介在しているが、メモリゲート電極MGと選択ゲートSLGとの間において、絶縁膜SPが選択ゲートSLG側にあり、絶縁膜MZがメモリゲート電極MG側にある。すなわち、メモリゲート電極MGと選択ゲートSLGとの間には、絶縁膜SPと絶縁膜MZとの積層構造(積層膜)が介在しているが、絶縁膜SPが選択ゲートSLGに隣接し、絶縁膜MZがメモリゲート電極MGに隣接している。このため、メモリゲート電極MGと選択ゲートSLGとの間に位置する部分の絶縁膜MZは、絶縁膜SPとメモリゲート電極MGとの間に挟まれており、メモリゲート電極MGと選択ゲートSLGとの間に位置する絶縁膜SPは、絶縁膜MZと選択ゲートSLGとの間に挟まれている。
選択ゲートSLGと半導体基板SB(p型ウエルPW)との間に形成された絶縁膜GF、すなわち選択ゲートSLGの下の絶縁膜GFが、選択トランジスタのゲート絶縁膜として機能する。
絶縁膜GFは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜GFは、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率絶縁膜を使用してもよい。
また、メモリゲート電極MGおよび半導体基板SB(p型ウエルPW)間の領域とメモリゲート電極MGおよび選択ゲートSLG間の領域とに延在している絶縁膜MZを、ゲート絶縁膜(積層ゲート絶縁膜、積層構造のゲート絶縁膜)とみなすことができる。但し、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間の絶縁膜MZ、すなわちメモリゲート電極MGの下の絶縁膜MZは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極MGと選択ゲートSLGとの間の絶縁膜MZは、メモリゲート電極MGと選択ゲートSLGとの間を絶縁(電気的に分離)するための絶縁膜として機能する。
絶縁膜MZは、積層絶縁膜であり、絶縁膜MZ1と、絶縁膜MZ1上の絶縁膜MZ2と、絶縁膜MZ2上の絶縁膜MZ3とを有する積層膜からなる。ここでは、絶縁膜MZ1は、酸化シリコン膜(酸化膜)からなり、絶縁膜MZ2は、窒化シリコン膜(窒化膜)からなり、絶縁膜MZ3は、酸化シリコン膜(酸化膜)からなる。
なお、絶縁膜MZのうち、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間に位置する部分の絶縁膜MZは、半導体基板SB(p型ウエルPW)上の絶縁膜MZ1と絶縁膜MZ1上の絶縁膜MZ2と絶縁膜MZ2上の絶縁膜MZ3との積層膜からなる。すなわち、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間に位置する部分の絶縁膜MZは、絶縁膜MZ2が絶縁膜MZ1と絶縁膜MZ3とで挟まれた構造を有している。一方、メモリゲート電極MGと選択ゲートSLGとの間に位置する部分の絶縁膜MZは、絶縁膜MZ1を有しておらず、絶縁膜MZ2と絶縁膜MZ3との積層膜からなる。
つまり、絶縁膜MZのうちの絶縁膜MZ2と絶縁膜MZ3とは、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間の領域と、メモリゲート電極MGと選択ゲートSLGとの間の領域の、両領域にわたって延在している。一方、絶縁膜MZのうちの絶縁膜MZ1は、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間には形成されているが、メモリゲート電極MGと選択ゲートSLGとの間には形成されていない。
このため、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間には、絶縁膜MZ1と絶縁膜MZ2と絶縁膜MZ3との積層膜が介在し、一方、メモリゲート電極MGと選択ゲートSLGとの間には、絶縁膜SPと絶縁膜MZ2と絶縁膜MZ3との積層膜が介在した状態になっている。メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間では、絶縁膜MZ1と絶縁膜MZ2と絶縁膜MZ3とがこの順で、半導体基板SB側からメモリゲート電極MG側に積層されており、一方、選択ゲートSLGとメモリゲート電極MGとの間では、絶縁膜SPと絶縁膜MZ2と絶縁膜MZ3とがこの順で、選択ゲートSLG側からメモリゲート電極MG側に積層されている。
絶縁膜MZのうち、絶縁膜MZ2は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜MZのうち、絶縁膜MZ2は、電荷を蓄積するための絶縁膜であり、電荷蓄積層(電荷蓄積部)として機能することができる。つまり、絶縁膜MZ2は、トラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜として、絶縁膜MZ2が用いられている。このため、絶縁膜MZは、電荷蓄積部(ここでは絶縁膜MZ2)を有する絶縁膜とみなすことができる。
絶縁膜MZのうち、絶縁膜MZ3と絶縁膜MZ1とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。トラップ性絶縁膜である絶縁膜MZ2を、電荷ブロック層として機能する絶縁膜MZ1,MZ3で挟んだ構造を採用することで、絶縁膜MZ2への電荷の蓄積が可能となる。
絶縁膜MZは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持(電荷蓄積)機能を有している。従って、メモリゲート電極MGと半導体基板SBとの間の絶縁膜MZは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも3層の積層構造を有し、電荷ブロック層として機能する外側の層(絶縁膜MZ1,MZ3)のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層(絶縁膜MZ2)のポテンシャル障壁高さが低くなる。これは、絶縁膜MZ1を酸化シリコン膜により形成し、絶縁膜MZ2を窒化シリコン膜により形成し、絶縁膜MZ3を酸化シリコン膜により形成することで、達成できる。
絶縁膜MZ3と絶縁膜MZ1のそれぞれのバンドギャップは、絶縁膜MZ3と絶縁膜MZ1との間の電荷蓄積層(ここでは絶縁膜MZ2)のバンドギャップよりも大きい必要がある。すなわち、絶縁膜MZ1と絶縁膜MZ3のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜MZ2のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜MZ2を挟む絶縁膜MZ3と絶縁膜MZ1とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜MZ2として窒化シリコン膜を採用し、絶縁膜MZ1および絶縁膜MZ3としてそれぞれ酸化シリコン膜を採用することができる。
また、絶縁膜SPのバンドギャップは、絶縁膜MZ2のバンドギャップよりも大きいことが好ましい。なぜなら、絶縁膜MZ2に注入または蓄積された電荷が、絶縁膜SPを通り抜けて選択ゲート電極SG側に抜けてしまうのを抑制または防止するためには、絶縁膜SPも電荷ブロック層としての機能を有していることが望ましいからである。このため、絶縁膜SPは、電荷ブロック層として機能する絶縁膜MZ1と同じ材料で形成されていれば、より好ましい。従って、絶縁膜SPとして酸化シリコン膜を好適に用いることができる。
また、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚み(厚さ)T2は、半導体基板SB(p型ウエルPW)とメモリゲート電極MGとの間に介在する絶縁膜MZの厚み(厚さ)T1よりも大きくなっている(T1<T2)。これは、絶縁膜SPの厚みを絶縁膜MZ1の厚みよりも大きくすることで、実現できる。これにより、メモリゲート電極MGと選択ゲートSLGとの間の耐圧を向上させることができる。なお、厚みT1,T2は、図3に示されている。厚みT2は、選択ゲート電極SGとメモリゲート電極MGとの間における、絶縁膜SPの厚みと絶縁膜MZの厚みとの和に対応している。
半導体領域MSは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域MDは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域MSはソース領域として機能する半導体領域、半導体領域MDはドレイン領域として機能する半導体領域である。半導体領域MS,MDは、n型の不純物が導入された半導体領域(n型不純物拡散層)よりなり、それぞれLDD(lightly doped drain)構造を備えている。すなわち、ソース用の半導体領域MSは、n−型半導体領域EX1と、n−型半導体領域EX1よりも高い不純物濃度を有するn+型半導体領域SD1とを有し、ドレイン用の半導体領域MDは、n−型半導体領域EX2と、n−型半導体領域EX2よりも高い不純物濃度を有するn+型半導体領域SD2とを有している。n+型半導体領域SD1は、n−型半導体領域EX1よりも接合深さが深くかつ不純物濃度が高く、また、n+型半導体領域SD2は、n−型半導体領域EX2よりも接合深さが深くかつ不純物濃度が高い。
図4からも分かるように、不揮発性メモリのメモリセルMCは半導体基板SBの主面に(より特定的にはメモリセル領域1Aに)複数アレイ状に配置されている。X方向およびY方向にアレイ状(行列状)に配置された複数のメモリセルMCのうち、X方向に並ぶメモリセルMCの選択ゲート電極SG(選択ゲートSLG)同士は、X方向に繋がって一体的に形成されている。すなわち、X方向に延在する1本の選択ゲート電極SG(選択ゲートSLG)が、X方向に並ぶ複数のメモリセルMCの選択ゲート電極を形成しており、このX方向に延在する選択ゲート電極SG(選択ゲートSLG)がY方向に複数本並んで配置されている。従って、各選択ゲート電極SG(選択ゲートSLG)は、X方向に延在しており、X方向に並ぶ複数のメモリセルMCの選択ゲート電極と、X方向に並ぶ複数のメモリセルMCの選択ゲート電極同士を電気的に接続する選択ゲート線とを兼ねている。
また、X方向およびY方向にアレイ状に配置された複数のメモリセルMCのうち、X方向に並ぶメモリセルMCのメモリゲート電極MG同士は、X方向に繋がって一体的に形成されている。すなわち、X方向に延在する1本のメモリゲート電極MGが、X方向に並ぶ複数のメモリセルMCのメモリゲート電極を形成しており、このX方向に延在するメモリゲート電極MGがY方向に複数本並んで配置されている。従って、各メモリゲート電極MGは、X方向に延在しており、X方向に並ぶ複数のメモリセルMCのメモリゲート電極と、X方向に並ぶ複数のメモリセルMCのメモリゲート電極同士を電気的に接続するメモリゲート線とを兼ねている。上述のように、メモリゲート電極MGは、絶縁膜SPおよび絶縁膜MZを介して、選択ゲート電極SG(選択ゲートSLG)に隣接している。
なお、図4に示されるX方向およびY方向は、半導体基板SBの主面に平行な方向であり、Y方向はX方向に交差する方向であり、好ましくは、Y方向はX方向に直交する方向である。
X方向およびY方向にアレイ状に配置された複数のメモリセルMCのうち、ドレイン領域である半導体領域MDを介してY方向に隣り合うメモリセルMC同士は、図1や図4からも分かるように、ドレイン領域である半導体領域MDを共有している。また、ソース領域である半導体領域MSを介してY方向に隣り合うメモリセルMC同士は、ソース領域である半導体領域MSを共有している。
選択ゲートSLGの両側面S1,S2上に絶縁膜SPが形成されているが、選択ゲートSLGの側面S1上に形成された絶縁膜SPと、選択ゲートSLGの側面S2上に形成された絶縁膜SPとは、一体的に形成されており、つながっている。すなわち、絶縁膜SPは、選択ゲートSLGの側面上に、平面視において選択ゲートSLGの周囲を囲むように、連続的かつ一体的に形成されている。つまり、絶縁膜SPは、選択ゲートSLGの側面S1上と、選択ゲートSLGの側面S2上と、選択ゲートSLGのX方向の両端部を構成する両側面上とに、連続的かつ一体的に形成されている。このため、選択ゲートSLGの側面S1上に形成された絶縁膜SPと、選択ゲートSLGの側面S2上に形成された絶縁膜SPとは、分離されておらず、一体的につながっている。
ここで、選択ゲートSLGの側面(側壁)のうち、絶縁膜MZおよび絶縁膜SPを介してメモリゲート電極MGに隣接する側の側面(側壁)を、符号S1を付して側面(側壁)S1と称し、側面(側壁)S1とは反対側の側面(側壁)を、符号S2を付して側面(側壁)S2と称することとする。また、メモリゲート電極MGの側面(側壁)のうち、絶縁膜MZおよび絶縁膜SPを介して選択ゲートSLGに隣接する側の側面(側壁)を、符号S3を付して側面(側壁)S3と称し、側面(側壁)S3とは反対側の側面(側壁)を、符号S4を付して側面(側壁)S4と称することとする。選択ゲートSLGの側面S1,S2およびメモリゲート電極MGの側面S3,S4は、図3および図4に示されている。選択ゲートSLGの側面S1とメモリゲート電極MGの側面S3とが、絶縁膜SPおよび絶縁膜MZを介して対向しており、選択ゲートSLGの側面S1とメモリゲート電極MGの側面S3との間に、絶縁膜SPと絶縁膜MZとの積層膜が介在し、絶縁膜SPが選択ゲートSLGの側面S1に隣接し、絶縁膜MZがメモリゲート電極MGの側面S3に隣接している。
メモリゲート電極MGおよび選択ゲートSLGの、互いに隣接していない側の側面上には、絶縁膜(酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜)からなるサイドウォールスペーサ(サイドウォール、側壁絶縁膜)SWが形成されている。すなわち、絶縁膜MZおよび絶縁膜SPを介して選択ゲートSLGに隣接する側とは逆側のメモリゲート電極MGの側面S4上と、絶縁膜MZおよび絶縁膜SPを介してメモリゲート電極MGに隣接する側とは逆側の選択ゲートSLGの側面S2上とに、サイドウォールスペーサSWが形成されている。つまり、選択ゲートSLGの側面S2上とメモリゲート電極MGの側面S4上とに、サイドウォールスペーサSWが形成されている。
但し、選択ゲートSLGの側面S1上と側面S2上とに絶縁膜SPが形成されているため、選択ゲートSLGの側面S2とサイドウォールスペーサSWとの間には、絶縁膜SP(選択ゲートSLGの側面S2上に形成された絶縁膜SP)が介在している。すなわち、選択ゲートSLGの側面S2上に、絶縁膜SPを介してサイドウォールスペーサSWが形成されているのである。
また、後述の製造工程を採用し、後述のステップ15で絶縁膜MZ1を除去せずに残存させた場合には、図1および図3に示されるように、半導体基板SBとサイドウォールスペーサSWとの間に絶縁膜MZ1が延在した状態になる。
ソース側のn−型半導体領域EX1は、メモリゲート電極MGの側面S4に対して自己整合的に形成され、n+型半導体領域SD1は、メモリゲート電極MGの側面S4上のサイドウォールスペーサSWの側面(メモリゲート電極MGに接する側とは逆側の側面)に対して自己整合的に形成されている。これは、サイドウォールスペーサSWを形成する前にn−型半導体領域EX1をイオン注入で形成し、サイドウォールスペーサSWを形成した後にn+型半導体領域SD1をイオン注入で形成したためである。このため、低濃度のn−型半導体領域EX1は、メモリゲート電極MGの側面S4上のサイドウォールスペーサSWの下に形成され、高濃度のn+型半導体領域SD1は、低濃度のn−型半導体領域EX1の外側に形成されている。従って、低濃度のn−型半導体領域EX1は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域SD1は、低濃度のn−型半導体領域EX1に隣接し、メモリトランジスタのチャネル領域からn−型半導体領域EX1の分だけ離間するように形成されている。
ドレイン側のn−型半導体領域EX2は、選択ゲートSLGの側面S2上の絶縁膜SPの側面(選択ゲートSLGに接する側とは逆側の側面)に対して自己整合的に形成され、n+型半導体領域SD2は、選択ゲートSLGの側面S2上のサイドウォールスペーサSWの側面(選択ゲートSLGに絶縁膜SPを介して隣接する側とは逆側の側面)に対して自己整合的に形成されている。これは、サイドウォールスペーサSWを形成する前に、選択ゲートSLGの側面S2上に絶縁膜SPが形成された状態でn−型半導体領域EX2をイオン注入で形成し、サイドウォールスペーサSWを形成した後にn+型半導体領域SD2をイオン注入で形成したためである。このため、低濃度のn−型半導体領域EX2は、選択ゲートSLGの側面S2上のサイドウォールスペーサSWの下に形成され、高濃度のn+型半導体領域SD2は、低濃度のn−型半導体領域EX2の外側に形成されている。従って、低濃度のn−型半導体領域EX2は、選択トランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域SD2は、低濃度のn−型半導体領域EX2に隣接し、選択トランジスタのチャネル領域からn−型半導体領域EX2の分だけ離間するように形成されている。
p型ウエルPWにおいて、メモリゲート電極MGの下の絶縁膜MZの下に、メモリトランジスタのチャネル領域が形成され、選択ゲートSLG(選択ゲート電極SG)の下の絶縁膜GFの下に、選択トランジスタのチャネル領域が形成される。選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用の半導体領域(p型半導体領域またはn型半導体領域)が必要に応じて形成されている。また、メモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域(p型半導体領域またはn型半導体領域)が必要に応じて形成されている。
本実施の形態では、選択ゲートSLGは、導電体(導電膜)からなる選択ゲート電極SGと、選択ゲート電極SG上に形成されたキャップ絶縁膜CPとの積層構造を有している。キャップ絶縁膜CPは、例えば窒化シリコン膜からなる。キャップ絶縁膜CPとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。
選択ゲート電極SGは、導電膜からなり、例えば、n型ポリシリコン膜(n型不純物を導入した多結晶シリコン膜)のようなシリコン膜からなる。具体的には、選択ゲート電極SGは、パターニングされたシリコン膜からなる。選択ゲートSLGのうち、選択ゲート電極SGがゲート電極として機能し、キャップ絶縁膜CPは、絶縁体(絶縁膜)からなるため、ゲート電極としては機能しない。後述のように、選択ゲート電極SG用の導電膜(シリコン膜)とキャップ絶縁膜CP用の絶縁膜とからなる積層膜をパターニングすることにより、選択ゲート電極SGとキャップ絶縁膜CPとの積層体(積層膜)からなる選択ゲートSLGを形成することができる。選択ゲート電極SGのゲート長は、例えば80〜120nm程度とすることができる。
なお、本実施の形態では、選択ゲートSLGは、選択ゲート電極SGと選択ゲート電極SG上のキャップ絶縁膜CPとの積層構造を有しているが、他の形態として、キャップ絶縁膜CPを形成しない場合もあり得、その場合は、選択ゲートSLGは、選択ゲート電極SGからなり、キャップ絶縁膜CPは有さないものになる。
メモリゲート電極MGは、導電膜からなり、例えば、n型ポリシリコン膜のようなシリコン膜からなる。具体的には、半導体基板SB上に選択ゲートSLGを覆うように形成したシリコン膜を異方性エッチング(エッチバック)し、選択ゲートSLGの側面S1上に絶縁膜SPおよび絶縁膜MZを介してそのシリコン膜を選択的に残存させることにより形成されている。このため、メモリゲート電極MGは、選択ゲートSLGの一方の側面(ここでは側面S1)上に絶縁膜SPおよび絶縁膜MZを介してサイドウォールスペーサ状に形成されている。メモリゲート電極MGのゲート長は、例えば50〜100nm程度とすることができる。選択ゲート電極SG上にキャップ絶縁膜CPを形成し、その積層体である選択ゲートSLGの側面にメモリゲート電極MGを形成しているため、メモリゲート電極MGの最上部の高さ位置は、選択ゲート電極SGの上面よりも高くすることができる。
絶縁膜SPおよび絶縁膜MZを介して隣接する選択ゲートSLGおよびメモリゲート電極MGは、メモリセル領域1Aに延在するだけでなく、更にシャント領域(給電領域)1Bにまで延在している。
シャント領域1Bは、選択ゲート電極SGおよびメモリゲート電極MGを配線M1に引き上げるために用いる領域であり、図2および図4からも分かるように、シャント領域1B全体に素子分離領域STが形成されている。従って、シャント領域1Bにおいては、絶縁膜SPおよび絶縁膜MZを介して隣接する選択ゲートSLGおよびメモリゲート電極MGが、素子分離領域ST上に延在した状態となっている。
メモリセル領域1Aの各メモリセルMCにおいて、選択ゲートSLG(選択ゲート電極SG)と半導体基板SB(p型ウエルPW)との間には、ゲート絶縁膜として機能する絶縁膜GFが形成されており、これは、絶縁膜GFの成膜法によらない。
しかしながら、絶縁膜GFを一般的な熱酸化法で形成した場合には、絶縁膜GFの成膜時に素子分離領域ST上には絶縁膜GFは形成されない。この場合、選択ゲート電極SGのうち、素子分離領域ST上に延在している部分(例えばシャント領域1Bにおける選択ゲート電極SG)の下には、絶縁膜GFは形成されておらず、素子分離領域ST上に直接的に選択ゲート電極SGが配置された状態となっている。すなわち、選択ゲート電極SGと素子分離領域STとの間に絶縁膜GFが形成されていない状態となっている。
一方、CVD法またはスパッタリング法などで絶縁膜GFを堆積して形成した場合には、絶縁膜GFの成膜時に素子分離領域ST上にも絶縁膜GFが形成されるため、選択ゲート電極SGと素子分離領域STとの間にも絶縁膜GFが形成された状態となる。
また、メモリセル領域1Aの各メモリセルMCにおいて、メモリゲート電極MGおよび半導体基板SB(p型ウエルPW)間とメモリゲート電極MGおよび選択ゲートSLG間とには、絶縁膜MZが形成されている。この絶縁膜MZは、成膜時に素子分離領域ST上にも形成され得るため、メモリゲート電極MGのうち、素子分離領域ST上に延在している部分(例えばシャント領域1Bにおけるメモリゲート電極MG)の下にも絶縁膜MZが形成されている。このため、メモリゲート電極MGが素子分離領域ST上に延在している領域(例えばシャント領域1B)においては、メモリゲート電極MGおよび素子分離領域ST間とメモリゲート電極MGおよび選択ゲートSLG間とに絶縁膜MZが形成された状態となっている。
なお、上述のように、絶縁膜MZのうち、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間に位置する部分の絶縁膜MZ(すなわちメモリゲート電極MGの下の絶縁膜MZ)は、絶縁膜MZ1と絶縁膜MZ1上の絶縁膜MZ2と絶縁膜MZ2上の絶縁膜MZ3との積層膜からなる。一方、メモリゲート電極MGと選択ゲートSLGとの間に位置する部分の絶縁膜MZは、絶縁膜MZ1を有しておらず、絶縁膜MZ2と絶縁膜MZ3との積層膜からなる。また、メモリゲート電極MGと素子分離領域STとの間に位置する部分の絶縁膜MZも、絶縁膜MZ1を有しておらず、絶縁膜MZ2と絶縁膜MZ3との積層膜からなる。
つまり、絶縁膜MZのうちの絶縁膜MZ2と絶縁膜MZ3とは、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間の領域と、メモリゲート電極MGと選択ゲートSLGとの間の領域と、メモリゲート電極MGと素子分離領域STとの間の領域とに、形成されている。一方、絶縁膜MZのうちの絶縁膜MZ1は、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間には形成されているが、メモリゲート電極MGと選択ゲートSLGとの間には形成されておらず、また、メモリゲート電極MGと素子分離領域STとの間にも形成されていない。これは、絶縁膜MZ1を酸化(好ましくは熱酸化法)により形成した場合は、絶縁膜SP上や素子分離領域ST上には絶縁膜MZ1が形成されないためである。
但し、メモリゲート電極MGと素子分離領域STとの間に絶縁膜MZが形成されていなくとも、不揮発性メモリの動作には悪影響がないため、メモリゲート電極MGと素子分離領域STとの間に絶縁膜MZが形成されていない場合も、許容され得る。また、メモリゲート電極MGと素子分離領域STとの間に絶縁膜MZ2,MZ3だけでなく絶縁膜MZ1が形成されている場合も、許容され得る。
メモリゲート電極MG(を構成するシリコン膜PS2)の上部(上面)とn+型半導体領域SD1,SD2の上部(上面、表面)には、サリサイド(Salicide:Self Aligned Silicide)技術などにより、金属シリサイド層SLが形成されている。金属シリサイド層SLは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層SLにより、拡散抵抗やコンタクト抵抗を低減することができる。
メモリゲート電極MGの上部に金属シリサイド層SLを形成した場合は、メモリゲート電極MGを構成するシリコン膜と、その上の金属シリサイド層SLとを合わせたものを、メモリゲート電極MGとみなすこともできる。
また、本実施の形態のように選択ゲートSLGが選択ゲート電極SGとキャップ絶縁膜CPとの積層体(積層膜)からなる場合は、後述のコンタクト部SGaを除き、選択ゲート電極SGの上面はキャップ絶縁膜CPで覆われているため、選択ゲート電極SG上に金属シリサイド層SLに相当するものは形成されていない。他の形態として、キャップ絶縁膜CPを形成しない場合は、選択ゲート電極SG上にキャップ絶縁膜CPは形成されていないため、選択ゲート電極SGの上部に金属シリサイド層SLが形成されていてもよい。
半導体基板SB上には、選択ゲートSLG、メモリゲート電極MGおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜IL1が形成されている。層間絶縁膜IL1は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜IL1の上面は平坦化されている。
層間絶縁膜IL1には複数のコンタクトホール(開口部、貫通孔)が形成されており、コンタクトホール内に、接続用の導電体部として導電性のプラグ(コンタクトプラグ)P1,P2,P3,P4が形成されている。
プラグP1,P2,P3,P4のうち、プラグP1は、n+型半導体領域SD1に電気的に接続されたプラグであり、プラグP2は、n+型半導体領域SD2に電気的に接続されたプラグであり、プラグP3は、メモリゲート電極MGに電気的に接続されたプラグであり、プラグP4は、選択ゲート電極SGに電気的に接続されたプラグである。プラグP1は、プラグP1用のコンタクトホール内に埋め込まれており、プラグP2は、プラグP2用のコンタクトホール内に埋め込まれており、プラグP3は、プラグP3用のコンタクトホール内に埋め込まれており、プラグP4は、プラグP4用のコンタクトホール内に埋め込まれている。
プラグP1はn+型半導体領域SD1上に配置されており、プラグP1の底面がn+型半導体領域SD1の表面上の金属シリサイド層SLに接することで、プラグP1はn+型半導体領域SD1と電気的に接続されている。プラグP2はn+型半導体領域SD2上に配置されており、プラグP2の底面がn+型半導体領域SD2の表面上の金属シリサイド層SLに接することで、プラグP2はn+型半導体領域SD2と電気的に接続されている。プラグP3,P4については、後でより詳細に説明する。
プラグP1,P2,P3,P4のそれぞれは、コンタクトホールの底部および側壁(側面)上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図1および図2では、各プラグP1,P2,P3,P4を構成するバリア導体膜および主導体膜を一体化して示してある。
プラグP1,P2,P3,P4が埋め込まれた層間絶縁膜IL1上には配線M1が形成されている。配線M1は、例えばダマシン配線(埋込配線)であり、層間絶縁膜IL1上に形成された絶縁膜(層間絶縁膜)IL2に設けられた配線溝に埋め込まれている。配線M1は、プラグ(P1,P2,P3,P4)を介して、メモリトランジスタのソース領域(半導体領域MS)、選択トランジスタのドレイン領域(半導体領域MD)、選択ゲート電極SGあるいはメモリゲート電極MGなどと電気的に接続される。
配線M1よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
また、本実施の形態では、シャント領域1Bにおいて、選択ゲートSLGと離間し、かつメモリゲート電極MGと隣接するように、選択ゲートFLCが形成されている。すなわち、シャント領域1Bにおいて、絶縁膜SP,MZおよびメモリゲート電極MGを介して選択ゲートSLGの側面S1と対向する位置に、選択ゲートFLCが形成されている。選択ゲートFLCは、メモリセル領域1Aには形成されておらず、シャント領域1Bに島状に形成されており、絶縁膜SP,MZおよびメモリゲート電極MGを介して、選択ゲートSLGとY方向に隣り合っている。つまり、シャント領域1Bにおいて、平面視で、メモリゲート電極MGが選択ゲートSLGと選択ゲートFLCとでY方向に挟まれた状態になっている。シャント領域1B全体に素子分離領域STが形成されているため、選択ゲートFLCは、素子分離領域ST上に形成されている。平面視においては、選択ゲートFLCは、例えば、シャント領域1BにおいてX方向に延在するパターンとすることができる。
選択ゲートFLCと選択ゲートSLGとは、同層の膜(共通の膜)により同工程で形成されている。このため、選択ゲートFLCの層構造は、選択ゲートSLGの層構造と同じであり、選択ゲートSLGが選択ゲート電極SGと選択ゲート電極SG上のキャップ絶縁膜CPとの積層構造を有している場合には、選択ゲートFLCは、選択ゲート電極FCと選択ゲート電極FC上のキャップ絶縁膜CP1との積層構造を有している。
選択ゲート電極(ダミーゲート電極)FCと選択ゲート電極SGとは、同層の膜(共通の膜)により同工程で形成されており、また、キャップ絶縁膜CP1とキャップ絶縁膜CPとは、同層の膜(共通の膜)により同工程で形成されている。すなわち、選択ゲート電極FCと選択ゲート電極SGとは、選択ゲート電極FC用と選択ゲート電極SG用とを兼ねた導電膜(後述のシリコン膜PS1に対応)がパターニングされることにより形成されている。また、キャップ絶縁膜CP1とキャップ絶縁膜CPとは、キャップ絶縁膜CP1用とキャップ絶縁膜CP用とを兼ねた絶縁膜(後述の絶縁膜CPZに対応)がパターニングされることにより形成されている。このため、選択ゲート電極FCと選択ゲート電極SGとは、互いに同じ材料からなり、また、キャップ絶縁膜CP1とキャップ絶縁膜CPとは、互いに同じ材料からなる。但し、選択ゲート電極FCと選択ゲート電極SGとは、繋がっておらず、互いに離間しており、また、キャップ絶縁膜CP1とキャップ絶縁膜CPとは、繋がっておらず、互いに離間している。
選択ゲート電極SG上にキャップ絶縁膜CPが形成されていない場合、すなわち、選択ゲートSLGがキャップ絶縁膜CPを有さずに選択ゲート電極SGによって構成されている場合は、選択ゲート電極FC上にキャップ絶縁膜CP1は形成されておらず、従って、選択ゲートFLCは、キャップ絶縁膜CP1を有さずに選択ゲート電極FCによって構成される。
選択ゲート電極FCと選択ゲート電極SGとは、共通の導電膜により同工程で形成されているが、互いに分離されており、繋がっていない。また、選択ゲート電極FCと選択ゲート電極SGとは、配線などを介して電気的に接続されてはいない。このため、選択ゲート電極FCは、選択ゲート電極SGと電気的に接続されていない。選択ゲート電極FCは、電気的に浮遊状態にある。すなわち、選択ゲート電極FCは、浮遊電位(フローティング電位)とされている。
選択ゲート電極SGは、選択トランジスタのゲート電極として機能するものであるが、選択ゲート電極FCは、トランジスタのゲート電極として機能するものではない。選択ゲート電極FCは、メモリゲート電極MGにプラグP3を的確に接続できるようにするために設けられたものである。このため、選択ゲート電極FCは、ダミーのゲート電極(擬似的なゲート電極)とみなすことができる。
メモリゲート電極MGは、選択ゲートSLGの側面S1上に絶縁膜SP,MZを介してサイドウォールスペーサ状に形成され、選択ゲートSLGとともに図4のX方向に延在している。そして、シャント領域1Bにおいては、メモリゲート電極MGは、選択ゲートSLGと選択ゲートFLCとの間を埋めるように形成されるとともに、選択ゲートFLCの周囲に選択ゲートFLCを平面視で囲むように形成されている。選択ゲートSLGの側面S1上に絶縁膜SP,MZを介してサイドウォールスペーサ状に形成されて選択ゲートSLGとともにX方向に延在する部分のメモリゲート電極MGと、選択ゲートSLGと選択ゲートFLCとの間を埋める部分のメモリゲート電極MGと、選択ゲートFLCの周囲に選択ゲートFLCを囲むように形成されている部分のメモリゲート電極MGとは、一体的に形成されている。メモリゲート電極MGのうち、選択ゲートSLGと選択ゲートFLCとの間に位置する部分は、選択ゲートSLGと選択ゲートFLCとの間を埋めるように形成されており、それ以外の部分は、サイドウォールスペーサ状に形成されている。
また、選択ゲートFLCと、選択ゲートFLCに隣接するメモリゲート電極MGとの間にも、絶縁膜SPおよび絶縁膜MZが介在している。すなわち、選択ゲートFLCとメモリゲート電極MGとの間には、絶縁膜SPと絶縁膜MZとの積層構造が介在しており、絶縁膜SPが選択ゲートFLCに隣接し、絶縁膜MZがメモリゲート電極MGに隣接している。
選択ゲートFLCの側面上に絶縁膜SPが形成されているが、この絶縁膜SPは、選択ゲートFLCの側面上に、平面視において選択ゲートFLCの周囲を囲むように形成されている。但し、選択ゲートFLCの側面上の絶縁膜SPと、選択ゲートSLGの側面(S1,S2)上の絶縁膜SPとは、同層の膜(共通の膜)により同工程で形成されているが、互いに分離されている。すなわち、選択ゲートFLCの側面上の絶縁膜SPと、選択ゲートSLGの側面(S1,S2)上の絶縁膜SPとは、繋がっておらず、互いに分離されている。選択ゲートFLCの側面上の絶縁膜SPと、選択ゲートSLGの側面(S1,S2)上の絶縁膜SPとは、互いに同じ材料からなる。
選択ゲートSLGの側面上に形成された絶縁膜SPは、メモリゲート電極MGの下には形成されておらず、同様に、選択ゲートFLCの側面上に形成された絶縁膜SPも、メモリゲート電極MGの下には形成されていない。すなわち、選択ゲートSLGの側面上に形成された絶縁膜SPは、メモリゲート電極MGの下には延在しておらず、同様に、選択ゲートFLCの側面上に形成された絶縁膜SPも、メモリゲート電極MGの下には延在していない。つまり、メモリゲート電極MGの下には、絶縁膜SPは形成されていない。
一方、選択ゲートFLCとメモリゲート電極MGとの間に形成された絶縁膜MZは、メモリゲート電極MGの下に形成された絶縁膜MZ、および選択ゲートSLGとメモリゲート電極MGとの間に形成された絶縁膜MZと、一体的に形成されている。すなわち、絶縁膜MZは、選択ゲートSLGとメモリゲート電極MGとの間と、メモリゲート電極MGの下と、選択ゲートFLCとメモリゲート電極MGとの間とにわたって、連続的に形成されている。なお、選択ゲートFLCとメモリゲート電極MGとの間に形成された絶縁膜MZは、選択ゲートSLGとメモリゲート電極MGとの間に形成された絶縁膜MZと同様に、絶縁膜MZ1を有しておらず、絶縁膜MZ2と絶縁膜MZ3との積層膜からなる。
選択ゲートSLGを設けた理由は、次のようなものである。
メモリゲート電極MGは、選択ゲートSLGの側面(側壁)に自己整合的に形成されたサイドウォールスペーサ状の電極であるため、平面視において広い面積を有する給電用のパターンをメモリゲート電極MGに対して設けることは難しい。また、メモリゲート電極MGは自己整合的に形成されるパターンであることから、メモリゲート電極MGの延在方向であるX方向に直交する方向、つまりY方向におけるメモリゲート電極MGの幅は小さい。
このため、本実施の形態とは異なり、選択ゲートFLCを設けることなく、単に選択ゲートSLGの側面S1に沿って延在しているメモリゲート電極MGの上面にプラグP3を接続しようとすると、フォトマスクの合わせずれなどによりプラグP3の形成位置が設計位置からずれた場合に、メモリゲート電極MGとプラグP3との間で接続不良が起きる虞がある。また、メモリゲート電極MGに接続すべきプラグP3が、メモリゲート電極MGだけでなく選択ゲート電極SGにも接続されてしまい、メモリゲート電極MGと選択ゲート電極SGとが短絡してしまう虞もある。
それに対して、本実施の形態では、上述のように、シャント領域1Bにおいて、選択ゲートSLGの側面S1側には、絶縁膜SP,MZおよびメモリゲート電極MGを介して選択ゲートFLCが形成されており、メモリゲート電極MGは選択ゲートFLCの周囲にも形成されている。そして、メモリゲート電極MGに接続するためのプラグP3は、選択ゲートFLCの周囲に形成されている部分のメモリゲート電極MG上に配置されて、選択ゲートFLCの周囲に形成されている部分のメモリゲート電極MGに接続されている。すなわち、メモリゲート電極MGに接続するためのプラグP3は、平面視において、選択ゲートFLCの周囲に形成されている部分のメモリゲート電極MGに重なっている。
平面視において、メモリゲート電極MGに接続するためのプラグP3は、選択ゲートFLCに重なっていても、問題はない。これは、選択ゲート電極FCは電気的に浮遊状態であるため、メモリゲート電極MGに接続するためのプラグP3が、たとえ選択ゲート電極FCに電気的に接続されたとしても、選択ゲート電極SGとメモリゲート電極MGとが短絡するわけではないので、問題はないからである。本実施の形態では、浮遊状態の選択ゲート電極FCに隣接するメモリゲート電極MGを、プラグP3との接続部(接続領域)とすることで、メモリゲート電極MGに接続するためのプラグP3を形成する位置が設計位置からずれた場合であっても、メモリゲート電極MGと選択ゲート電極SGとが短絡することを防ぐことができる。これにより、メモリゲート電極MGに接続するためのプラグP3の形成位置の設計位置からのずれに対するマージンを拡げることができる。
すなわち、本実施の形態とは異なり、選択ゲート電極FCが選択ゲート電極SGと一体的に繋がっていた場合には、メモリゲート電極MGに接続するためのプラグP3がメモリゲート電極MGだけでなく選択ゲート電極FCにも接続されてしまうと、メモリゲート電極MGと選択ゲート電極SGとが電気的に短絡されてしまうことになる。
それに対して、本実施の形態では、選択ゲート電極FCは選択ゲート電極SGと一体的に繋がってはおらず、分離されているため、たとえメモリゲート電極MGに接続するためのプラグP3がメモリゲート電極MGだけでなく選択ゲート電極FCにも接続されたとしても、メモリゲート電極MGと選択ゲート電極SGとは電気的に短絡されずに済む。このため、本実施の形態では、メモリゲート電極MGに接続するためのプラグP3をメモリゲート電極MGに接続する際に、そのプラグP3が選択ゲート電極FCに接続されてしまうのを防ぐ必要は無い。従って、メモリゲート電極MGに接続するためのプラグP3の形成位置が、設計位置からある程度ずれることを許容できるため、半導体装置を製造しやすくなり、製造工程の管理を行いやすくなるのである。
このため、本実施の形態では、メモリゲート電極MGに接続するためのプラグP3は、選択ゲートFLCの周囲に形成されている部分のメモリゲート電極MGに接続されているが、選択ゲート電極SGには接続されていても接続されていなくてもよい。すなわち、メモリゲート電極MGに接続するためのプラグP3は、メモリゲート電極MGに電気的に接続され、かつ、選択ゲート電極SGには電気的に接続されていないことが必要であるが、選択ゲート電極FCには電気的に接続されていても電気的に接続されていなくてもよい。このため、メモリゲート電極MGに接続するためのプラグP3は、選択ゲートFLCの側面(側壁)に沿うメモリゲート電極MG上と選択ゲート電極FC上とに跨るように形成することもできる。
また、メモリゲート電極MGの上部に金属シリサイド層SLが形成されている場合は、メモリゲート電極MGに接続するためのプラグP3は、メモリゲート電極MGの上部の金属シリサイド層SLに接して電気的に接続され、それによってメモリゲート電極MGに電気的に接続されることになる。
また、平面視において、メモリゲート電極MGに接続するためのプラグP3は、選択ゲートSLGの側面S1上にサイドウォールスペーサ状に形成されている部分のメモリゲート電極MGには重なっていないことが好ましく、これにより、メモリゲート電極MGに接続するためのプラグP3が選択ゲート電極SGに接続されてしまうのを、より的確に防止することができる。
なお、シャント領域1Bには、素子分離領域STが形成されているため、メモリゲート電極MGに接続するためのプラグP3の一部が、平面視で選択ゲート電極FCおよびメモリゲート電極MGからはみ出したとしても、はみ出した部分のプラグP3は素子分離領域の上面に接続されるため、メモリゲート電極MGに接続するためのプラグP3が、半導体基板に導通することはない。
また、シャント領域1Bにおいて、選択ゲートSLGは、プラグP4(選択ゲート電極SGに電気的に接続すべきプラグP4)を接続するためのコンタクト部SGaを有している。平面視において、コンタクト部SGaは、選択ゲートSLGの延在方向(ここでは図4のX方向)に対して直交する方向(ここでは図4のY方向)に延在している。このため、選択ゲートSLGにおいて、コンタクト部SGaは、コンタクト部SGa以外の領域に比べて、幅(Y方向の寸法)が大きくなっている。このため、コンタクト部SGaは、選択ゲートSLGにおいて、選択ゲートSLGの幅が広くなった部分(幅広部)とみなすこともできる。ここで、選択ゲートSLGの幅は、選択ゲートSLGの延在方向(ここでは図4のX方向)に直交する方向(ここでは図4のY方向)の幅に対応する。
コンタクト部SGaは、選択ゲートSLG(選択ゲート電極SG)の一部であり、選択ゲートSLGと一体的に形成されている。但し、コンタクト部SGa以外では、選択ゲート電極SG上にキャップ絶縁膜CPが形成されているのに対して、コンタクト部SGaにおいては、選択ゲート電極SGの少なくとも一部上にキャップ絶縁膜CPが形成されておらず、選択ゲート電極SGが露出されている。これは、コンタクト部SGaにおいて、キャップ絶縁膜CPで覆われていない部分の選択ゲート電極SGに、プラグP4を接続するためである。コンタクト部SGaにおいて、キャップ絶縁膜CPが形成されずに選択ゲート電極SGが露出された部分では、選択ゲート電極SGの上部に金属シリサイド層SLが形成されていることが好ましい。
コンタクト部SGaは、選択ゲートSLG(選択ゲート電極SG)の一部とみなすことができるが、不揮発性メモリのメモリセルMCの選択トランジスタのゲート電極としては機能しない部分である。このため、選択ゲートSLGのコンタクト部SGaは、複数のメモリセルMCがアレイ状に配列したメモリセル領域1Aではなく、シャント領域1Bに設けられ、また、素子分離領域ST上に配置することが好ましい。
コンタクト部SGaは、選択ゲート電極SGにプラグP4を的確に接続できるようにするために設けられたものである。選択ゲート電極SGに接続するためのプラグP4は、コンタクト部SGa上に配置されて、コンタクト部SGaの選択ゲート電極SGに接続されている。すなわち、平面視において、選択ゲート電極SGに接続するためのプラグP4は、コンタクト部SGaに重なっており、プラグP4の底部がコンタクト部SGaの選択ゲート電極SGに接することで、プラグP4と選択ゲート電極SGとが電気的に接続されている。なお、コンタクト部SGaにおいて選択ゲート電極SGの上部に金属シリサイド層SLが形成されている場合は、選択ゲート電極SGに接続するためのプラグP4は、選択ゲート電極SGの上部の金属シリサイド層SLに接して電気的に接続され、それによって選択ゲート電極SGに電気的に接続されることになる。
選択ゲート電極SGに接続するためのプラグP4を、選択ゲートSLGのコンタクト部SGa上に配置したことで、そのプラグP4を選択ゲート電極SGに確実に接続することができる。また、選択ゲート電極SGに接続するためのプラグP4が、メモリゲート電極MGに接続されてしまうのを的確に防止することができ、選択ゲート電極SGとメモリゲート電極MGとが短絡するのを防止することができる。
コンタクト部SGaは、X方向に延在する選択ゲートSLGの途中の位置または端部などに設けることができる。
<不揮発性メモリの動作について>
次に、不揮発性メモリの動作例について、図5および図6を参照して説明する。
図5は、メモリセルMCの等価回路図である。図6は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図6の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図3や図5に示されるようなメモリセルMCのメモリゲート電極MGに印加する電圧Vmg、ソース領域(半導体領域MS)に印加する電圧Vs、選択ゲート電極SGに印加する電圧Vsg、ドレイン領域(半導体領域MD)に印加する電圧Vd、およびp型ウエルPWに印加するベース電圧Vbが記載されている。電圧Vsは、上記プラグP1に接続された配線M1から、上記プラグP1を介してソース領域(半導体領域MS)に印加され、電圧Vdは、上記プラグP2に接続された配線M1から、上記プラグP2を介してドレイン領域(半導体領域MD)に印加される。また、電圧Vmgは、上記プラグP3に接続された配線M1から、上記プラグP3を介してメモリゲート電極MGに印加され、電圧Vsgは、上記プラグP4に接続された配線M1から、上記プラグP4を介して選択ゲート電極SGに印加される。
なお、図6の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜MZ中の電荷蓄積部である絶縁膜MZ2(窒化シリコン膜)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
なお、図6の表において、Aの欄は、書込み方法がSSI方式で、かつ消去方法がBTBT方式の場合に対応し、Bの欄は、書込み方法がSSI方式で、かつ消去方法がFN方式の場合に対応し、Cの欄は、書込み方法がFN方式で、かつ消去方法がBTBT方式の場合に対応し、Dの欄は、書込み方法がFN方式で、かつ消去方法がFN方式の場合に対応している。
SSI方式は、絶縁膜MZ2にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、BTBT方式は、絶縁膜MZ2にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、FN方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。FN方式について、別の表現で言うと、FN方式の書込みは、絶縁膜MZ2にFNトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、FN方式の消去は、絶縁膜MZ2にFNトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるFN方式と呼ばれるFN(Fowler Nordheim)トンネリングにより書込みを行う書込み方式とがある。
SSI方式の書込みでは、例えば図6の表のAの欄またはBの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜MZ中の絶縁膜MZ2中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび選択ゲート電極SG)間の下のチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極MGの下の絶縁膜MZ中の電荷蓄積部である絶縁膜MZ2にホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、絶縁膜MZ2中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
FN方式の書込みでは、例えば図6の表のCの欄またはDの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極MGから電子をトンネリングさせて絶縁膜MZ中の絶縁膜MZ2に注入することで書込みを行う。この際、電子はメモリゲート電極MGからFNトンネリング(FNトンネル効果)により絶縁膜MZ3をトンネリングして絶縁膜MZ中に注入され、絶縁膜MZ2中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
なお、FN方式の書込みにおいて、半導体基板SBから電子をトンネリングさせて絶縁膜MZ中の絶縁膜MZ2に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図6の表のCの欄またはDの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるBTBT方式と呼ばれるBTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式と、いわゆるFN方式と呼ばれるFN(Fowler Nordheim)トンネリングにより消去を行う消去方式とがある。
BTBT方式の消去では、BTBTにより発生したホール(正孔)を電荷蓄積部(絶縁膜MZ2)に注入することにより消去を行う。例えば図6の表のAの欄またはCの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、BTBT現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜MZ中の絶縁膜MZ2中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
FN方式の消去では、例えば図6の表のBの欄またはDの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極MGからホールをトンネリングさせて絶縁膜MZ中の絶縁膜MZ2に注入することで消去を行う。この際、ホールはメモリゲート電極MGからFNトンネリング(FNトンネル効果)により絶縁膜MZ3をトンネリングして絶縁膜MZ中に注入され、絶縁膜MZ2中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
なお、FN方式の消去において、半導体基板SBからホールをトンネリングさせて絶縁膜MZ中の絶縁膜MZ2に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図6の表のBの欄またはDの欄の「消去動作電圧」の正負を反転させたものとすることができる。
読出し時には、例えば図6の表のAの欄、Bの欄、Cの欄またはDの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
<半導体装置の製造工程について>
次に、本実施の形態の半導体装置の製造方法について説明する。
図7および図8は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図7に示されるプロセスフローが行われてから、図8に示されるプロセスフローが行われる。図9〜図39は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図9〜図39のうち、図9、図11、図13、図16、図18、図20、図22、図24、図26、図28、図30、図31、図33、図35、図36および図38には、メモリセル領域1Aの要部断面図が示されており、具体的には、上記図4のA−A線の位置での断面図(すなわち上記図1に相当する断面図)が示されている。また、図9〜図39のうち、図10、図12、図14、図15、図17、図19、図21、図23、図25、図27、図29、図32、図34、図37および図39には、シャント領域1Bの要部断面図が示されており、具体的には、上記図4のB−B線の位置での断面図(すなわち上記図2に相当する断面図)が示されている。
また、本実施の形態においては、メモリセル領域1Aにnチャネル型のMISFET(制御トランジスタおよびメモリトランジスタ)を形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFET(制御トランジスタおよびメモリトランジスタ)をメモリセル領域1Aに形成することもできる。
図9および図10に示されるように、まず、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)SBを用意(準備)する(図7のステップ1)。それから、半導体基板SBの主面に、活性領域を規定(画定)する素子分離領域(素子間分離絶縁領域)STを形成する(図7のステップ2)。
素子分離領域STは、酸化シリコンなどの絶縁体(絶縁膜)からなり、例えばSTI(Shallow Trench Isolation)法により形成することができる。例えば、半導体基板SBの主面に素子分離用の溝を形成した後、半導体基板SB上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜(例えば酸化シリコン膜)を形成し、その後、素子分離用の溝の外部の絶縁膜(素子分離領域形成用の絶縁膜)を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域STを形成することができる。
次に、半導体基板SBのメモリセル領域1Aにp型ウエルPWを形成する(図7のステップ3)。p型ウエルPWは、例えばホウ素(B)などのp型の不純物を半導体基板SBにイオン注入することなどによって形成することができ、半導体基板SBの主面から所定の深さにわたって形成される。
次に、メモリセル領域1Aに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域1Aのp型ウエルPWの表層部に対してチャネルドープイオン注入を行う。
次に、図11および図12に示されるように、希釈フッ酸洗浄などによって半導体基板SB(p型ウエルPW)の表面を清浄化した後、半導体基板SBの主面(p型ウエルPWの表面)に、ゲート絶縁膜用の絶縁膜GFを形成する(図7のステップ4)。
絶縁膜GFは、例えば酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。絶縁膜GFの形成膜厚は、例えば2〜3nm程度とすることができる。絶縁膜GFを熱酸化法により形成した場合には、素子分離領域ST上には絶縁膜GFは形成されない。
次に、半導体基板SBの主面(主面全面)上に、すなわち絶縁膜GF上および素子分離領域ST上に、選択ゲート電極SG形成用の導電膜としてシリコン膜PS1を形成(堆積)する(図7のステップ5)。
シリコン膜PS1は、多結晶シリコン膜(ポリシリコン膜)からなり、CVD(Chemical Vapor Deposition:化学的気相成長)法などを用いて形成することができる。シリコン膜PS1の膜厚(堆積膜厚)は、例えば140nm程度とすることができる。成膜時はシリコン膜PS1をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜PS1を、多結晶シリコン膜からなるシリコン膜PS1に変えることもできる。
シリコン膜PS1は、成膜後のイオン注入でn型不純物を導入するか、あるいは、成膜用ガスにより成膜時にn型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
次に、半導体基板SBの主面(主面全面)上に、すなわちシリコン膜PS1上に、キャップ絶縁膜CP形成用の絶縁膜CPZを形成する(図7のステップ6)。
絶縁膜CPZは、例えば窒化シリコン膜からなる。絶縁膜CPZとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。絶縁膜CPZの膜厚(堆積膜厚)は、例えば50nm程度とすることができる。
次に、図13および図14に示されるように、シリコン膜PS1とシリコン膜PS1上の絶縁膜CPZとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、選択ゲートSLGおよび選択ゲートFLCを形成する(図7のステップ7)。
ステップ7のパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、シリコン膜PS1と絶縁膜CPZとの積層膜上にフォトリソグラフィ法を用いてフォトレジストパターン(図示せず)を形成し、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜CPZおよびシリコン膜PS1を順次エッチング(ドライエッチング)してパターニングする。その後、このフォトレジストパターンを除去する。
選択ゲートSLGは、選択ゲート電極SGと選択ゲート電極SG上のキャップ絶縁膜CPとの積層構造を有しており、選択ゲート電極SGは、パターニングされたシリコン膜PS1からなり、キャップ絶縁膜CPは、パターニングされた絶縁膜CPZからなる。選択ゲートFLCは、選択ゲート電極FCと選択ゲート電極FC上のキャップ絶縁膜CP1との積層構造を有しており、選択ゲート電極FCは、パターニングされたシリコン膜PS1からなり、キャップ絶縁膜CP1は、パターニングされた絶縁膜CPZからなる。選択ゲートSLGと選択ゲートFLCとは繋がっておらず、互いに分離されているため、選択ゲート電極SGと選択ゲート電極FCは繋がっておらず、互いに分離されており、また、キャップ絶縁膜CPとキャップ絶縁膜CP1とは繋がっておらず、互いに分離されている。選択ゲートFLCは、シャント領域1Bにおいて、選択ゲートSLGの側面S1側に形成され、すなわち、選択ゲートFLCは、シャント領域1Bにおいて、選択ゲートSLGの側面S1に対向するように形成される。また、シャント領域1B全体に素子分離領域STが形成されているため、選択ゲートFLCは、素子分離領域ST上に形成される。また、シャント領域1Bにおいて、選択ゲートSLGは、コンタクト部SGaを有しており、この段階では、コンタクト部SGaは、選択ゲート電極SGと選択ゲート電極SG上のキャップ絶縁膜CPとの積層構造を有している。
また、メモリセル領域1Aにおいて選択ゲートSLGの下に残存する絶縁膜GFが、選択トランジスタのゲート絶縁膜となる。従って、メモリセル領域1Aにおいて、シリコン膜PS1からなる選択ゲート電極SGは、半導体基板SB(p型ウエルPW)上にゲート絶縁膜としての絶縁膜GFを介して形成された状態となる。
メモリセル領域1Aにおいて、選択ゲート電極SGで覆われた部分以外の絶縁膜GFは、ステップ7のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、図15に示されるように、選択ゲートSLGのコンタクト部SGaにおいて、キャップ絶縁膜CPを選択的に除去する(図7のステップ8)。
ステップ8は、具体的には、例えば次のようにして行うことができる。まず、シャント領域1Bにおいて、選択ゲートSLGのコンタクト部SGaを露出し、コンタクト部SGa以外の選択ゲートSLGと選択ゲートFLC全体とを覆うようなフォトレジストパターンを、フォトリソグラフィ技術を用いて形成する。このフォトレジストパターンは、メモリセル領域1A全体も覆っている。それから、このフォトレジストパターンをエッチングマスクとして用いて、コンタクト部SGaのキャップ絶縁膜CPをエッチングにより選択的に除去する。これにより、選択ゲートSLGのコンタクト部SGaにおいては、キャップ絶縁膜CPが除去されて選択ゲート電極SGの上面が露出され、コンタクト部SGa以外の選択ゲートSLGは、選択ゲート電極SGとキャップ絶縁膜CPとの積層構造を維持する。また、選択ゲートFLCは、選択ゲート電極FCとキャップ絶縁膜CP1との積層構造を維持する。その後、このフォトレジストパターンは除去される。なお、メモリセル領域1Aでは、ステップ8の前後で、上記図13の構造が維持されている。
次に、メモリセル領域1Aに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域1Aのp型ウエルPWの表層部に対してチャネルドープイオン注入を行う。
次に、図16および図17に示されるように、半導体基板SBの主面(主面全面)上に、選択ゲートSLGおよび選択ゲートFLCを覆うように、絶縁膜SP1を形成(堆積)する(図7のステップ9)。絶縁膜SP1は、絶縁膜SP形成用の絶縁膜であり、好ましくは酸化シリコン膜からなり、CVD法などを用いて形成することができる。絶縁膜SP1の膜厚(堆積膜厚)は、例えば10〜15nm程度とすることができる。
次に、図18および図19に示されるように、絶縁膜SP1を異方性エッチング(エッチバック)することによって、選択ゲートSLGの側面(側壁)上と選択ゲートFLCの側面(側壁)上とに、側壁絶縁膜である絶縁膜(側壁絶縁膜)SPを形成する(図7のステップ10)。
具体的には、ステップ10において、絶縁膜SP1を異方性エッチング(エッチバック)することによって、選択ゲートSLGの側面上と選択ゲートFLCの側面上とに絶縁膜SP1を選択的に残し、それ以外の絶縁膜SP1を除去する。選択ゲートSLGの側面上と選択ゲートFLCの側面上とに残存する絶縁膜SP1により、側壁絶縁膜としての絶縁膜SPが形成される。
絶縁膜SPは、選択ゲートSLGの側面全体と選択ゲートFLCの側面全体とに形成されるが、選択ゲートSLGの側面に形成された絶縁膜SPと、選択ゲートFLCの側面に形成された絶縁膜SPとは、繋がっておらず、互いに分離されている。
選択ゲートSLGに対して形成されている絶縁膜SPは、選択ゲートSLGの側面全体に、平面視において選択ゲートSLGの周囲を囲むように、連続的かつ一体的に形成されている。このため、選択ゲートSLGの各側面上に形成された絶縁膜SP同士は、一体的に形成されており、つながっている。
また、選択ゲートFLCに対して形成されている絶縁膜SPは、選択ゲートFLCの側面全体に、平面視において選択ゲートFLCの周囲を囲むように、連続的かつ一体的に形成されている。このため、選択ゲートFLCの各側面上に形成された絶縁膜SP同士は、一体的に形成されており、つながっている。
ステップ10で形成される絶縁膜SPの厚みは、ステップ9における絶縁膜SP1の堆積膜厚とほぼ一致しており、例えば10〜15nm程度とすることができる。
次に、洗浄処理を行って、半導体基板SBの主面を清浄化処理した後、図20および図21に示されるように、半導体基板SBの主面全面に、すなわち、半導体基板SBの主面(表面)上と選択ゲートSLGの表面(上面および側面)上と選択ゲートFLCの表面(上面および側面)上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜MZを形成する(図8のステップ11)。ステップ11において、絶縁膜MZは、半導体基板SB上に、選択ゲートSLGおよび選択ゲートFLCを覆うように形成される。
絶縁膜MZは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層(電荷蓄積部)を有する絶縁膜である。この絶縁膜MZは、絶縁膜MZ1と、絶縁膜MZ1上に形成された絶縁膜MZ2と、絶縁膜MZ2上に形成された絶縁膜MZ3とを有する積層膜(積層絶縁膜)からなる。ここで、絶縁膜MZ1と絶縁膜MZ3とは、それぞれ酸化シリコン膜(酸化膜)により形成することができ、絶縁膜MZ2は、窒化シリコン膜(窒化膜)により形成することができる。
絶縁膜MZを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜MZ1を熱酸化法により形成してから、絶縁膜MZ1上に窒化シリコン膜からなる絶縁膜MZ2をCVD法で堆積し、更に絶縁膜MZ2上に酸化シリコン膜からなる絶縁膜MZ3をCVD法または熱酸化法あるいはその両方で形成する。熱酸化法としては、ISSG(In Situ Steam Generation)酸化を用いることもできる。これにより、絶縁膜MZ1(酸化シリコン膜)と絶縁膜MZ2(窒化シリコン膜)と絶縁膜MZ3(酸化シリコン膜)とを有する絶縁膜(積層絶縁膜)MZを形成することができる。
絶縁膜MZ1の厚みは、例えば4〜6nm程度とすることができ、絶縁膜MZ2の厚みは、例えば6〜8nm程度とすることができ、絶縁膜MZ3の厚みは、例えば9〜11nm程度とすることができる。
絶縁膜MZ1は、半導体基板SBの基板領域上(シリコン面上)には形成されるが、素子分離領域ST上と絶縁膜SP上とには形成されない。すなわち、絶縁膜MZ1としての酸化シリコン膜は、選択ゲートSLG,FLCで覆われていない部分の半導体基板SB(p型ウエルPW)の表面に形成されるが、素子分離領域ST上と絶縁膜SP上とには形成されない。これは、絶縁膜MZ1としての酸化シリコン膜を熱酸化法により形成した場合に顕著である。すなわち、酸化シリコンを主体とする素子分離領域STと、酸化シリコンを主体とする絶縁膜SPとは、絶縁膜MZ1を形成する熱酸化処理を行っても酸化されないため、絶縁膜MZ1としての酸化シリコン膜は、半導体基板SBの基板領域上(シリコン面上)には形成されるが、素子分離領域ST上と絶縁膜SP上とには形成されない。キャップ絶縁膜CPは主として窒化シリコン膜からなるため、キャップ絶縁膜CPの上面上にも絶縁膜MZ1は形成され得る。
このため、ステップ11で絶縁膜MZを形成すると、形成された絶縁膜MZのうち、半導体基板SBの基板領域上(シリコン面上)に形成された部分は、絶縁膜MZ1と絶縁膜MZ1上の絶縁膜MZ2と絶縁膜MZ2上の絶縁膜MZ3とを有する積層膜(積層絶縁膜)からなる。一方、形成された絶縁膜MZのうち、素子分離領域ST上に形成された部分と、絶縁膜SP上に形成された部分とは、絶縁膜MZ1を有さずに、絶縁膜MZ2と絶縁膜MZ2上の絶縁膜MZ3との積層膜(積層絶縁膜)からなる。
また、絶縁膜MZ1形成工程(熱酸化工程)で、絶縁膜SPの厚みが増加する場合もあり得る。ステップ10で形成された段階の絶縁膜SPの厚みは、ステップ9における絶縁膜SP1の堆積膜厚を調整することにより制御することができる。このため、ステップ11で絶縁膜MZを形成した段階で絶縁膜SPの厚みが絶縁膜MZ1の厚みよりも大きくなっているように、ステップ9における絶縁膜SP1の堆積膜厚を予め設定しておけばよい。これにより、絶縁膜SPの厚みが絶縁膜MZ1の厚みよりも大きくなるため、上記図3に示されるように、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を、半導体基板SB(p型ウエルPW)とメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1よりも大きく(T1<T2)することができる。
次に、図22および図23に示されるように、半導体基板SBの主面(主面全面)上に、すなわち絶縁膜MZ上に、選択ゲートSLGおよび選択ゲートFLCを覆うように、メモリゲート電極MG形成用の導電膜としてシリコン膜PS2を形成(堆積)する(図8のステップ12)。
シリコン膜PS2は、多結晶シリコン膜からなり、CVD法などを用いて形成することができる。シリコン膜PS2の膜厚(堆積膜厚)は、例えば50〜100nm程度とすることができる。シリコン膜PS2の堆積膜厚は、後で形成されるメモリゲート電極MGのゲート長の設計値に応じて設定される。成膜時はシリコン膜PS2をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜PS2を、多結晶シリコン膜からなるシリコン膜PS2に変えることもできる。
ステップ12では、シャント領域1BにおいてY方向に隣り合う選択ゲートSLGと選択ゲートFLCとの間の領域がシリコン膜PS2で埋められる(満たされる)ように、シリコン膜PS2を形成することが好ましい。
シリコン膜PS2は、成膜後のイオン注入でn型不純物を導入するか、あるいは、成膜用ガスにより成膜時にn型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
次に、異方性エッチング技術により、シリコン膜PS2をエッチバック(エッチング、ドライエッチング、異方性エッチング)する(図8のステップ13)。
このステップ13では、シリコン膜PS2の堆積膜厚の分だけシリコン膜PS2を異方性エッチング(エッチバック)することにより、選択ゲートSLGおよび選択ゲートFLCの側面上に、絶縁膜SP,MZを介してシリコン膜PS2をサイドウォールスペーサ状に残し、選択ゲートFLCと選択ゲートSLGとの間にシリコン膜PS2の一部を残し、他の領域のシリコン膜PS2を除去する。これにより、図24および図25に示されるように、選択ゲートSLGおよび選択ゲートFLCの側面(側壁)上に、絶縁膜SPおよび絶縁膜MZを介して、メモリゲート電極MGが形成される。メモリゲート電極MGは、選択ゲートSLGおよび選択ゲートFLCの側面上に絶縁膜SP,MZを介してサイドウォールスペーサ状に残存するシリコン膜PS2と、選択ゲートFLCと選択ゲートSLGとの間に残存するシリコン膜PS2とからなる。メモリゲート電極MGは、絶縁膜MZ上に、選択ゲートSLGまたは選択ゲートFLCに絶縁膜SP,MZを介して隣り合うように形成される。
但し、ステップ13のエッチバック工程を行った段階では、メモリゲート電極MGは、平面視において、選択ゲートSLGおよび選択ゲートFLCの周囲を囲むように、連続的かつ一体的に形成されている。すなわち、ステップ13のエッチバック工程を行った段階では、形成されたメモリゲート電極MGは、平面視において、選択ゲートSLGの周囲を囲む部分と、選択ゲートFLCの周囲を囲む部分と、選択ゲートFLCと選択ゲートSLGとの間を埋める部分とを、一体的に有している。このため、ステップ13のエッチバック工程を行った段階では、メモリゲート電極MGは、選択ゲートSLGの両側面(S1,S2)の一方ではなく両方に形成されている。
ステップ12では、シャント領域1BでY方向に隣り合う選択ゲートFLCと選択ゲートSLGとの間の領域がシリコン膜PS2で埋められる(満たされる)ように、シリコン膜PS2を形成する。そして、ステップ13では、シャント領域1BでY方向に隣り合う選択ゲートFLCと選択ゲートSLGとの間において、シリコン膜PS2を完全に除去するのではなく、シリコン膜PS2の一部が残存するように、シリコン膜PS2をエッチバックする。このため、ステップ13のエッチバック工程を行うと、シャント領域1BでY方向に隣り合う選択ゲートFLCと選択ゲートSLGとの間において、シリコン膜PS2の一部が残存してメモリゲート電極MGの一部となる。ステップ13のエッチバック工程を行うと、メモリゲート電極MGで覆われていない領域の絶縁膜MZが露出される。
次に、図26および図27に示されるように、選択ゲートSLGの両側に形成されているメモリゲート電極のうちの片側のメモリゲート電極MG、具体的には、選択ゲートSLGの側面S2側のメモリゲート電極MG、を除去する(図8のステップ14)。すなわち、ステップ14では、選択ゲートSLGの側面S2上に絶縁膜SP,MZを介して形成されている部分のメモリゲート電極MGを選択的に除去する。
ステップ14は、具体的には次のようにして行うことができる。すなわち、まず、フォトリソグラフィ技術を用いて、フォトレジストパターン(図示せず)を半導体基板SB上に形成する。このフォトレジストパターンは、選択ゲートSLGの側面S1側のメモリゲート電極MGを覆い、かつ、選択ゲートSLGの側面S2側のメモリゲート電極MGを露出する。それから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、フォトレジストパターンから露出された部分のメモリゲート電極MGを除去する。このエッチングでは、選択ゲートSLGの側面S2側のメモリゲート電極MGが選択的に除去され、一方、選択ゲートSLGの側面S1側のメモリゲート電極MGは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。すなわち、選択ゲートSLGの側面S2上に絶縁膜SP,MZを介して形成されている部分のメモリゲート電極MGが選択的にエッチングされて除去される。選択ゲートSLGの側面S1上に絶縁膜SP,MZを介して形成されている部分のメモリゲート電極MGと、選択ゲートFLCの側面上に絶縁膜SP,MZを介して形成されている部分のメモリゲート電極MGと、選択ゲートFLCと選択ゲートSLGとの間に形成されている部分のメモリゲート電極MGとは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。その後、このフォトレジストパターンを除去する。
ステップ14を行うと、メモリゲート電極MGは、選択ゲートSLGの側面S2側(側面S2上)には形成されておらず、選択ゲートSLGの側面S1上と、選択ゲートFLCの側面上と、選択ゲートFLCと選択ゲートSLGとの間とに、一体的に形成された状態になる。すなわち、ステップ14を行った後のメモリゲート電極MGは、選択ゲートSLGの側面S1上に絶縁膜SP,MZを介してサイドウォールスペーサ状に形成されている部分と、選択ゲートFLCの側面上に絶縁膜SP,MZを介してサイドウォールスペーサ状に形成されている部分と、選択ゲートFLCと選択ゲートSLGとの間を埋める部分とを一体的に有している。このため、ステップ14を行った後は、メモリゲート電極MGは、選択ゲートSLGの両側面S1,S2の両方ではなく一方(ここでは側面S1)に形成された状態になる。
次に、図28および図29に示されるように、絶縁膜MZを構成する絶縁膜MZ3,MZ2のうち、メモリゲート電極MGで覆われずに露出する部分をエッチング(例えばウェットエッチング)によって除去する(図8のステップ15)。この際、絶縁膜MZ3,MZ2のうち、メモリゲート電極MGの下に位置する部分と、メモリゲート電極MGと選択ゲートSLGとの間に位置する部分と、メモリゲート電極MGと選択ゲートFLCとの間に位置する部分とは、除去されずに残存し、他の領域の絶縁膜MZ3,MZ2は除去される。
ステップ15では、まず、絶縁膜MZ3を除去するためのエッチング工程を行い、その後、絶縁膜MZ2を除去するためのエッチング工程を行う。絶縁膜MZ3を除去するためのエッチング工程では、絶縁膜MZ3に比べて絶縁膜MZ2がエッチングされにくいエッチング条件でエッチングを行い、露出する絶縁膜MZ3を選択的にエッチングするとともに、絶縁膜MZ2をエッチングストッパ膜として機能させる。絶縁膜MZ2を除去するためのエッチング工程では、絶縁膜MZ2に比べて絶縁膜MZ1および絶縁膜SPがエッチングされにくいエッチング条件でエッチングを行い、露出する絶縁膜MZ2を選択的にエッチングするとともに、絶縁膜MZ1および絶縁膜SPをエッチングストッパ膜として機能させる。
本実施の形態とは異なり、絶縁膜MZ2のエッチング工程の後に更に絶縁膜MZ1をエッチングで除去しようとすると、絶縁膜SPも一緒に除去されてしまう虞がある。これは、絶縁膜MZ1と絶縁膜SPとが同材料(ここでは酸化シリコン)からなる場合に、特に顕著である。しかしながら、本実施の形態では、絶縁膜SPを除去せずに残存させることが重要である。このため、ステップ15においては、絶縁膜MZ2のエッチング工程の後に絶縁膜MZ1のエッチング工程は行わず、絶縁膜MZ1は除去せずに残存させる。これにより、ステップ15で絶縁膜SPがエッチングされて除去されてしまうのを的確に防止することができる。
次に、図30に示されるように、n−型半導体領域(不純物拡散層)EX1,EX2を、イオン注入法などを用いて形成する(図8のステップ16)。
ステップ16において、例えばヒ素(As)またはリン(P)などのn型の不純物を、選択ゲートSLG、絶縁膜SPおよびメモリゲート電極MGをマスク(イオン注入阻止マスク)として用いて半導体基板SB(p型ウエルPW)にイオン注入することで、n−型半導体領域EX1,EX2を形成することができる。
この際、n−型半導体領域EX1は、メモリセル領域1Aにおいて、メモリゲート電極MGの側面S4に自己整合して形成される。これは、メモリゲート電極MGがマスク(イオン注入阻止マスク)として機能して、n−型半導体領域EX1が形成されるためである。また、n−型半導体領域EX2は、メモリセル領域1Aにおいて、選択ゲートSLGの側面S2上の絶縁膜SPの側面(選択ゲートSLGに接する側とは逆側の側面)に自己整合して形成される。これは、選択ゲートSLGと選択ゲートSLGの側面S2上の絶縁膜SPとがマスク(イオン注入阻止マスク)として機能して、n−型半導体領域EX2が形成されるためである。n−型半導体領域EX1およびn−型半導体領域EX2は、メモリセル領域1Aに形成されるメモリセルのソース・ドレイン領域(ソースまたはドレイン領域)の一部として機能することができる。n−型半導体領域EX1とn−型半導体領域EX2とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
なお、シャント領域1Bでは、全体に素子分離領域STが形成されているため、n−型半導体領域EX1,EX2はシャント領域1Bには形成されないので、ステップ16を行った段階のシャント領域1Bの図示は省略している。
次に、図31および図32に示されるように、半導体基板SBの主面(主面全面)上に、選択ゲートSLG、選択ゲートFLC、絶縁膜SP、絶縁膜MZ1、およびメモリゲート電極MGを覆うように、絶縁膜SW1を形成する(図8のステップ17)。絶縁膜SW1は、サイドウォールスペーサSW形成用の絶縁膜である。絶縁膜SW1は、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなり、CVD法などを用いて形成することができる。
次に、図33および図34に示されるように、絶縁膜SW1を異方性エッチング(エッチバック)することによって、選択ゲートSLGの側面上とメモリゲート電極MGの側面とに、サイドウォールスペーサSWを形成する(図8のステップ18)。
具体的には、ステップ18において、絶縁膜SW1を異方性エッチング(エッチバック)することによって、選択ゲートSLGの側面上とメモリゲート電極MGの側面上とに絶縁膜SW1を選択的に残し、それ以外の絶縁膜SW1を除去する。選択ゲートSLGの側面上とメモリゲート電極MGの側面上とに残存する絶縁膜SW1により、側壁絶縁膜としてのサイドウォールスペーサSWが形成される。
なお、サイドウォールスペーサSWが形成されるのは、選択ゲートSLGの側面S1,S2のうち、絶縁膜SP,MZを介してメモリゲート電極MGに隣接する側とは反対側の側面S2であり、また、メモリゲート電極MGの側面S3,S4のうち、絶縁膜SP,MZを介して選択ゲートSLGに隣接する側とは反対側の側面S4である。つまり、選択ゲートSLGの側面のうち、メモリゲート電極MGに絶縁膜SP,MZを介して隣接しない側の側面上と、メモリゲート電極MGの側面のうち、選択ゲートSLG,FLCに絶縁膜SP,MZを介して隣接しない側の側面上とに、サイドウォールスペーサSWが形成される。このため、メモリゲート電極MGの側面S4上と、選択ゲートSLGの側面S2上とに、サイドウォールスペーサSWが形成される。また、選択ゲートFLCの側面上に絶縁膜SP,MZを介して形成された部分のメモリゲート電極MGにおいては、絶縁膜SP,MZを介して選択ゲートFLCに隣接する側とは反対側の側面上に、サイドウォールスペーサSWが形成される。但し、選択ゲートSLGの側面S2上には絶縁膜SPが形成されていたため、サイドウォールスペーサSWは、選択ゲートSLGの側面S2上に、絶縁膜SPを介して形成されることになる。平面視で選択ゲートFLCの周囲はメモリゲート電極MGで囲まれているため、選択ゲートFLCの側面上には、サイドウォールスペーサSWは形成されない。
ステップ18で絶縁膜SW1を異方性エッチングしてサイドウォールスペーサSWを形成する際のエッチング工程、あるいはその後のエッチングにより、絶縁膜MZ1の露出部を除去することができる。この際、絶縁膜MZ1のうち、メモリゲート電極MGと半導体基板SBとの間に位置する部分と、サイドウォールスペーサSWと半導体基板SBとの間に位置する部分と、メモリゲート電極MGと選択ゲートSLGとの間に位置する部分と、メモリゲート電極MGと選択ゲートFLCとの間に位置する部分とは、除去されずに残存し、他の領域の絶縁膜MZ1が除去される。
ステップ18を行った後、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間、メモリゲート電極MGと素子分離領域STとの間、メモリゲート電極MGと選択ゲートSLGとの間、および、メモリゲート電極MGと選択ゲートFLCとの間には、絶縁膜MZが介在している。絶縁膜MZは、メモリゲート電極MGの直下の領域と、メモリゲート電極MGと選択ゲートSLGとの間の領域と、メモリゲート電極MGと選択ゲートFLCとの間の領域とにわたって、連続的に延在している。なお、絶縁膜MZのうちの絶縁膜MZ1は、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間と、サイドウォールスペーサSWと半導体基板SB(p型ウエルPW)との間とに延在している。しかしながら、メモリゲート電極MGと素子分離領域STとの間と、メモリゲート電極MGと選択ゲートSLGとの間と、メモリゲート電極MGと選択ゲートFLCとの間とには、絶縁膜MZ1は形成されておらず、これは、絶縁膜MZ1の形成工程において、素子分離領域ST上と絶縁膜SP上とに絶縁膜MZ1が形成されなかったためである。
次に、図35に示されるように、n+型半導体領域(不純物拡散層)SD1,SD2を、イオン注入法などを用いて形成する(図8のステップ19)。
ステップ19において、例えばヒ素(As)またはリン(P)などのn型の不純物を、選択ゲートSLG、絶縁膜SP、メモリゲート電極MGおよびサイドウォールスペーサSWをマスク(イオン注入阻止マスク)として用いて半導体基板SB(p型ウエルPW)にイオン注入することで、n+型半導体領域SD1,SD2を形成することができる。
この際、n+型半導体領域SD1は、メモリセル領域1Aにおいて、メモリゲート電極MGの側面上のサイドウォールスペーサSWに自己整合して形成される。これは、メモリゲート電極MGとメモリゲート電極MGの側面上のサイドウォールスペーサSWとがマスク(イオン注入阻止マスク)として機能して、n+型半導体領域SD1が形成されるためである。また、n+型半導体領域SD2は、メモリセル領域1Aにおいて、選択ゲートSLGの側面上に絶縁膜SPを介して形成されたサイドウォールスペーサSWに自己整合して形成される。これは、選択ゲートSLGと、選択ゲートSLGの側面上に絶縁膜SPを介して形成されたサイドウォールスペーサSWと、それらの間の絶縁膜SPとがマスク(イオン注入阻止マスク)として機能して、n+型半導体領域SD2が形成されるためである。これにより、LDD構造が形成される。n+型半導体領域SD1とn+型半導体領域SD2とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
なお、シャント領域1Bでは、全体に素子分離領域STが形成されているため、n+型半導体領域SD1,SD2はシャント領域1Bには形成されないので、ステップ19を行った段階のシャント領域1Bの図示は省略している。
このようにして、n−型半導体領域EX1とそれよりも高不純物濃度のn+型半導体領域SD1とにより、メモリトランジスタのソース領域として機能するn型の半導体領域MSが形成され、n−型半導体領域EX2とそれよりも高不純物濃度のn+型半導体領域SD2とにより、制御トランジスタのドレイン領域として機能するn型の半導体領域MDが形成される。
次に、ソースおよびドレイン用の半導体領域(n−型半導体領域EX1,EX2およびn+型半導体領域SD1,SD2)などに導入された不純物を活性化するための熱処理である活性化アニールを行う(図8のステップ20)。
このようにして、メモリセル領域1Aに不揮発性メモリのメモリセルが形成される。
次に、金属シリサイド層SLを形成する(図8のステップ21)。
金属シリサイド層SLは、いわゆるサリサイド(Salicide:Self Aligned Silicide)プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層SLを形成することができる。
すなわち、まず、n+型半導体領域SD1,SD2の上面上を含む半導体基板SBの主面全面上に、選択ゲートSLG,FLC、メモリゲート電極MGおよびサイドウォールスペーサSWを覆うように、金属シリサイド層SL形成用の金属膜を形成する。この金属膜は、例えば、コバルト(Co)膜、ニッケル(Ni)膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板SBに対して熱処理を施すことによって、n+型半導体領域SD1,SD2、メモリゲート電極MG、およびコンタクト部SGaの選択ゲート電極SGの各上層部分(表層部分)を、金属シリサイド層SL形成用の金属膜と反応させる。これにより、図36および図37に示されるように、n+型半導体領域SD1,SD2、メモリゲート電極MG、およびコンタクト部SGaの選択ゲート電極SGの各上部に、それぞれ金属シリサイド層SLが形成される。その後、未反応の金属膜をウェットエッチングなどにより除去し、図36および図37にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。金属シリサイド層SLは、コバルトシリサイド層、ニッケルシリサイド層、または白金添加ニッケルシリサイド層などからなる。
次に、図38および図39に示されるように、半導体基板SBの主面全面上に、選択ゲートSLG、選択ゲートFLC、メモリゲート電極MGおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜IL1を形成(堆積)する。
層間絶縁膜IL1は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばCVD法などを用いて形成することができる。層間絶縁膜IL1の形成後、必要に応じてCMP(Chemical Mechanical Polishing:化学的機械的研磨)法などを用いて層間絶縁膜IL1の上面を平坦化する。
次に、フォトリソグラフィ法を用いて層間絶縁膜IL1上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、層間絶縁膜IL1をドライエッチングすることにより、層間絶縁膜IL1にコンタクトホール(開口部、貫通孔)CTを形成する。
次に、コンタクトホールCT内に、接続用の導電体部として、タングステン(W)などからなる導電性のプラグP1,P2,P3,P4を形成する。
プラグP1,P2,P3,P4を形成するには、例えば、コンタクトホールCTの内部(底部および側壁上)を含む層間絶縁膜IL1上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCTを埋めるように形成してから、層間絶縁膜IL1上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグP1,P2,P3,P4を形成することができる。なお、図面の簡略化のために、図38および図39では、プラグP1,P2,P3,P4を構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示してある。
コンタクトホールCTおよびそれに埋め込まれたプラグ(P1,P2,P3,P4)は、n+型半導体領域SD1上、n+型半導体領域SD2上、メモリゲート電極MG上、あるいは選択ゲート電極SGのコンタクト部SGa上に形成される。n+型半導体領域SD1上に形成されたプラグP1は、n+型半導体領域SD1と電気的に接続され、n+型半導体領域SD2上に形成されたプラグP2は、n+型半導体領域SD2と電気的に接続される。また、メモリゲート電極MG上に形成されたプラグP3は、メモリゲート電極MGと電気的に接続される。また、選択ゲート電極SGのコンタクト部SGa上に形成されたプラグP4は、選択ゲート電極SGのコンタクト部SGaに電気的に接続され、従って、選択ゲート電極SGに電気的に接続される。
次に、プラグ(P1,P2,P3,P4)が埋め込まれた層間絶縁膜IL1上に第1層目の配線である配線M1を形成するが、この配線M1を、ダマシン技術(ここではシングルダマシン技術)を用いて形成する場合について説明する。
まず、上記図1および図2に示されるように、プラグ(P1,P2,P3,P4)が埋め込まれた層間絶縁膜IL1上に、絶縁膜IL2を形成する。絶縁膜IL2は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン(図示せず)をエッチングマスクとしたドライエッチングによって絶縁膜IL2の所定の領域に配線溝(配線用の溝)を形成した後、配線溝の底部および側壁上を含む絶縁膜IL2上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜(銅めっき膜およびシード層)とバリア導体膜をCMP法により除去して、配線溝に埋め込まれた銅を主導電材料とする第1層目の配線M1を形成する。上記図1および図2では、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線M1はプラグ(P1,P2,P3,P4)を介して、メモリトランジスタのソース領域(半導体領域MS)、選択トランジスタのドレイン領域(半導体領域MD)、選択ゲート電極SGあるいはメモリゲート電極MGなどと電気的に接続される。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
<主要な特徴と効果について>
本実施の形態の半導体装置は、不揮発性メモリを備える半導体装置である。この半導体装置は、半導体基板SBと、半導体基板SB上に形成された選択ゲート電極SG(第1ゲート電極)と、選択ゲート電極SGの側面S1(第1側面)上に形成された絶縁膜SP(第1側壁絶縁膜)と、選択ゲート電極SGの側面S1とは反対側の側面S2(第2側面)上に形成された絶縁膜SP(第2側壁絶縁膜)と、を有している。半導体装置は、更に、選択ゲート電極SGの側面S1側に形成され、選択ゲート電極SGとともに半導体基板SB上に延在するメモリゲート電極MG(第2ゲート電極)と、選択ゲート電極SGと半導体基板SBとの間に形成された絶縁膜GF(第1ゲート絶縁膜)と、メモリゲート電極MGと半導体基板SBとの間に形成された、電荷蓄積部を有する絶縁膜MZ(第2ゲート絶縁膜)と、を有している。半導体装置は、更に、選択ゲート電極SGの側面S2上に絶縁膜SPを介して形成されたサイドウォールスペーサSW(第1サイドウォールスペーサ)と、メモリゲート電極MGの選択ゲート電極SGに隣接する側とは反対側の側面S4(第3側面)上に形成されたサイドウォールスペーサSW(第2サイドウォールスペーサ)と、を有している。絶縁膜MZ(第2ゲート絶縁膜)は、半導体基板SBとメモリゲート電極MGとの間と、選択ゲート電極SGとメモリゲート電極MGとの間とにわたって形成されている。選択ゲート電極SGとメモリゲート電極MGとは、絶縁膜SP(第1側壁絶縁膜)および絶縁膜MZ(第2ゲート絶縁膜)を介して隣り合い、選択ゲート電極SGとメモリゲート電極MGとの間において、絶縁膜SP(第1側壁絶縁膜)が選択ゲート電極SG側に位置し、絶縁膜MZ(第2ゲート絶縁膜)がメモリゲート電極MG側に位置している。絶縁膜SP(第1側壁絶縁膜)は、メモリゲート電極MGの下には形成されておらず、選択ゲート電極SGの側面S1上の絶縁膜SP(第1側壁絶縁膜)と側面S2上の絶縁膜SP(第2側壁絶縁膜)とは一体的に形成されている。そして、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZ(第2ゲート絶縁膜)の厚みT1(第1厚み)よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SP(第1側壁絶縁膜)と絶縁膜MZ(第2ゲート絶縁膜)との合計の厚みT2(第2厚み)が大きい(T1<T2)。
本実施の形態の主要な特徴のうちの一つは、選択ゲート電極SGの側面S1,S2上に側壁絶縁膜である絶縁膜SPを設けたことである。この絶縁膜SPは、側壁絶縁膜として選択ゲート電極SGの側面上に形成されているため、選択ゲート電極SGとメモリゲート電極MGとの間に介在しているが、メモリゲート電極MGの下には形成されていない。すなわち、絶縁膜SPは、選択ゲート電極SGとメモリゲート電極MGとの間に延在しているが、メモリゲート電極MGと半導体基板SBとの間には、延在していない。一方、絶縁膜MZは、半導体基板SBとメモリゲート電極MGとの間と、選択ゲート電極SGとメモリゲート電極MGとの間とにわたって形成されている。
本実施の形態の主要な特徴のうちの他の一つは、半導体基板SB(p型ウエルPW)とメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1(第1厚み)よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2(第2厚み)が大きい(T1<T2)ことである。厚みT1,T2は、上記図3に示してある。
選択ゲート電極SGとメモリゲート電極MGとは、間に絶縁膜(ここでは絶縁膜SPおよび絶縁膜MZ)を介在して隣り合っているため、選択ゲート電極SGとメモリゲート電極MGとの間の耐圧を高めるためには、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜(ここでは絶縁膜SPおよび絶縁膜MZ)の厚みを大きくすることが有効である。
本実施の形態とは異なり、選択ゲート電極SGの側面S1上に側壁絶縁膜である絶縁膜SPを形成しなかった場合を仮定する。この場合、選択ゲート電極SGとメモリゲート電極MGとの間には、絶縁膜SPは存在せずに、絶縁膜MZのみが介在することになる。この場合、選択ゲート電極SGとメモリゲート電極MGとの間の耐圧を高めるために、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みを厚くしようとすると、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みも厚くなってしまい、不揮発性メモリの動作に影響を与えてしまう。すなわち、不揮発性メモリの動作を考慮して、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みを最適な厚みに設定すると、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みも必然的に規定されてしまう。このため、選択ゲート電極SGとメモリゲート電極MGとの間の耐圧を高めるために、選択ゲート電極SGとメモリゲート電極MGとの間の絶縁膜MZの厚みを厚くすることは難しい。
それに対して、本実施の形態では、絶縁膜SPは、側壁絶縁膜として選択ゲート電極SGの側面上に形成されているため、選択ゲート電極SGとメモリゲート電極MGとの間に介在しているが、メモリゲート電極MGの下には形成されていない。このため、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPの厚みを厚くしたとしても、メモリゲート電極MGと半導体基板SBとの間に介在する絶縁膜(ここでは絶縁膜MZ)の厚みには影響しない。すなわち、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPの厚みは、メモリゲート電極MGと半導体基板SBとの間に介在する絶縁膜MZの厚みとは、独立して制御することができる。つまり、メモリゲート電極MGと半導体基板SBとの間に介在する絶縁膜MZの厚みを厚くしなくとも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPの厚みを厚くすることができる。このため、選択ゲート電極SGの側面S1上に側壁絶縁膜として絶縁膜SPを形成し、この絶縁膜SPの厚みを調整すれば、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1を大きくしなくとも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きくすることができる。
これにより、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きく(T1<T2)することができる。そうすることにより、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1については、不揮発性メモリの動作に最適な厚みを確保しながら、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きくすることで、選択ゲート電極SGとメモリゲート電極MGとの間の耐圧を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
また、消去方法に上述したFN方式を用いる場合には、リテンション特性(電荷保持特性)を向上させる効果も得ることができる。
すなわち、消去方法にFN方式を用いた場合には、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZ中にホールが注入されやい。選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZ中にホールが注入されてしまうと、絶縁膜MZにおいて、書き込み時に電子が注入される位置と、消去時にホールが注入される位置とがずれてしまい、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZ中にホールが残留し、リテンション特性を低下させる虞がある。
それに対して、本実施の形態では、上述したように、選択ゲート電極SGの側面S1上に側壁絶縁膜である絶縁膜SPを設けたことにより、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きく(T1<T2)している。選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜(ここでは絶縁膜SPおよび絶縁膜MZ)の厚みを大きくすることは、FN方式の消去動作時に、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜に印加される電界が小さくなることにつながる。これは、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZ中にホールが注入される現象を抑制するように作用する。このため、本実施の形態では、絶縁膜SPを設けたことで、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きく(T1<T2)したことにより、FN方式の消去動作時に選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜MZ中にホールが注入される現象が生じるのを抑制することができるようになる。これにより、消去方法にFN方式を用いる場合には、リテンション特性を向上させる効果を得ることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
つまり、本実施の形態では、絶縁膜SPを設けたことで、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きく(T1<T2)したことにより、選択ゲート電極SGとメモリゲート電極MGとの間の耐圧を向上させることができ、この効果は、消去方法によらず、得ることができる。更に、消去方法に上述したFN方式を用いる場合には、リテンション特性を向上させる効果も得ることができる。
また、本実施の形態では、選択ゲート電極SGの側面S1上だけではなく、選択ゲート電極SGの側面S1とは反対側の側面S2上にも、側壁絶縁膜である絶縁膜SPが形成されている。選択ゲート電極SGの側面S1上の絶縁膜SPと側面S2上の絶縁膜SPとは一体的に形成されている。そして、選択ゲート電極SGの側面S2上に絶縁膜SPを介してサイドウォールスペーサSWが形成されている。
このため、選択ゲート電極SGの直下のチャネル形成領域に隣接して設けられる、LDD構造のソース・ドレイン領域(ここではドレイン用の半導体領域MD)を構成する低濃度半導体領域(ここではn−型半導体領域EX2)は、選択ゲート電極SGの側面S2上に側壁絶縁膜である絶縁膜SPが形成された状態でイオン注入を行うことにより、形成することができる。すなわち、LDD構造のソース・ドレイン領域(ここではドレイン用の半導体領域MD)を構成する低濃度半導体領域(ここではn−型半導体領域EX2)を、選択ゲート電極SGの側面S2上の絶縁膜SPに自己整合するように形成することができる。このため、選択ゲート電極SGの直下の半導体基板SB(p型ウエルPW)に形成されるチャネル形成領域と、それに隣接するLDD構造のソース・ドレイン領域(ここではドレイン用の半導体領域MD)を構成する低濃度半導体領域(ここではn−型半導体領域EX2)とのオーバーラップを抑制して、選択ゲート電極SGの短チャネル効果を抑制することができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。また、不揮発性メモリのメモリセルの小型化を図ることができ、半導体装置の小面積化を図ることができる。
また、メモリゲート電極MGと半導体基板SB(p型ウエルPW)との間に介在する部分の絶縁膜MZ(第2ゲート絶縁膜)は、半導体基板SB(p型ウエルPW)上の絶縁膜MZ1(第1絶縁膜)と、絶縁膜MZ1上の絶縁膜MZ2(第2絶縁膜)と、絶縁膜MZ2上の絶縁膜MZ3(第3絶縁膜)とを有し、絶縁膜MZ2が電荷蓄積部として機能する。そして、絶縁膜MZ1および絶縁膜MZ3のそれぞれのバンドギャップは、絶縁膜MZ2のバンドギャップよりも大きい。これにより、絶縁膜MZ2が電荷蓄積部として的確に機能し、絶縁膜MZ1と絶縁膜MZ3とが電荷ブロック層として的確に機能することができる。
また、絶縁膜SP(第1側壁絶縁膜および第2側壁絶縁膜)のバンドギャップは、絶縁膜MZ2のバンドギャップよりも大きいことが好ましい。絶縁膜SPのバンドギャップが、絶縁膜MZ2のバンドギャップよりも大きければ、絶縁膜SPも電荷ブロック層として機能し得るようになるため、絶縁膜MZ2に注入または蓄積された電荷が、絶縁膜SPを通り抜けて選択ゲート電極SG側に抜けてしまうのを、より的確に抑制または防止することができるようになる。このため、絶縁膜SPは、電荷ブロック層として機能する絶縁膜MZ1と同じ材料で形成されていれば、より好ましい。従って、絶縁膜MZ1と絶縁膜SPの材料としては、それぞれ酸化シリコンを好適に用いることができる。
本実施の形態の半導体装置は、更に次のような特徴も有している。
すなわち、半導体基板SB上に、選択ゲート電極SGと離間して選択ゲート電極FC(ダミーゲート電極)を形成している。この選択ゲート電極FCは、選択ゲート電極SGの側面S1に対向する側に配置されている。選択ゲート電極FCの側面(側壁)上には絶縁膜SP(第3側壁絶縁膜)が形成されており、この絶縁膜SP(第3側壁絶縁膜)は、選択ゲート電極FCの選択ゲート電極SGに対向する側面(第4側面)上にも形成されている。そして、メモリゲート電極MGは、選択ゲート電極SGと選択ゲート電極FCとの間の領域と、選択ゲート電極FCの周囲にも形成され、選択ゲート電極FCとメモリゲート電極MGとの間には、絶縁膜SP(第3側壁絶縁膜)および絶縁膜MZが介在している。この絶縁膜SP(第3側壁絶縁膜)は、メモリゲート電極MGの下には形成されていない。
上述のように、選択ゲート電極SGと離間して選択ゲート電極FCを設け、メモリゲート電極MGを選択ゲート電極FCの周囲にも形成したことにより、メモリゲート電極MGに対してプラグP3を接続しやすくなる。しかしながら、選択ゲート電極SGと離間して選択ゲート電極FCを設け、メモリゲート電極MGを選択ゲート電極FCの周囲にも形成する場合には、選択ゲート電極FCと選択ゲート電極SGとの間にもメモリゲート電極MGを形成する必要がある。なぜなら、選択ゲート電極FCと選択ゲート電極SGとの間にメモリゲート電極MGが形成されなければ、選択ゲート電極FCの周囲に形成された部分のメモリゲート電極MGが、絶縁膜MZ,SPを介して選択ゲート電極SGに隣接しながら半導体基板SB上を延在する部分のメモリゲート電極MGに対して、低抵抗で接続されなくなり、最悪では電気的に接続されなくなる虞がある。これは、メモリゲート電極MGの断線につながるため、選択ゲート電極FCと選択ゲート電極SGとの間にもメモリゲート電極MGを確実に形成する必要がある。
選択ゲート電極FCと選択ゲート電極SGとの間にもメモリゲート電極MGを確実に形成するためには、上記図21に示される幅W1を小さくすることが有効である。ここで、幅W1は、選択ゲート電極FCと選択ゲート電極SGとの間において、メモリゲート電極MGが埋め込まれる領域の幅(Y方向の幅)に対応している。具体的には、幅W1は、互いに対向する選択ゲート電極FCと選択ゲート電極SGとの間において、選択ゲート電極FCの側面上の絶縁膜MZの表面と、選択ゲート電極SGの側面上の絶縁膜MZの表面との間に距離に対応している。
幅W1が大きければ、上記ステップ12でシリコン膜PS2を形成した際に、互いに対向する選択ゲート電極FCと選択ゲート電極SGとの間の領域がシリコン膜PS2で埋め込まれなくなり、上記ステップ13でシリコン膜PS2をエッチバックした際に、互いに対向する選択ゲート電極FCと選択ゲート電極SGとの間にシリコン膜PS2が十分に残存しなくなる虞がある。これは、選択ゲート電極FCと選択ゲート電極SGとの間にメモリゲート電極MGが形成され難くなることにつながる。
それに対して、本実施の形態では、選択ゲートSLG(選択ゲート電極SG)の側面S1上に側壁絶縁膜として絶縁膜SPを設け、また、選択ゲートFLC(選択ゲート電極FC)の側面上にも側壁絶縁膜として絶縁膜SPを設けている分、絶縁膜SPを設けない場合に比べて、上記図21に示される幅W1を小さくすることができる。本実施の形態では、絶縁膜SPを設けたことで、上記図21に示される幅W1を小さくすることができるため、選択ゲート電極FCと選択ゲート電極SGとの間にメモリゲート電極MGを、より的確に形成することができるようになる。すなわち、絶縁膜SPを設けた分、上記図21に示される幅W1を小さくすることができるため、上記ステップ12でシリコン膜PS2を形成した際に、互いに対向する選択ゲート電極FCと選択ゲート電極SGとの間の領域をシリコン膜PS2で埋め込みやすくなる。このため、上記ステップ13でシリコン膜PS2をエッチバックした際に、互いに対向する選択ゲート電極FCと選択ゲート電極SGとの間にシリコン膜PS2を十分に残存させることができるようになるため、選択ゲート電極FCと選択ゲート電極SGとの間にメモリゲート電極MGを、より的確に形成することができるようになる。
このため、本実施の形態では、絶縁膜SPを設けたことにより、選択ゲート電極FCと選択ゲート電極SGとの間にメモリゲート電極MGをより的確に形成することができることで、選択ゲート電極SGと離間して選択ゲート電極FCを設けた場合でも、メモリゲート電極MGの断線を、より的確に防止できるようになる。従って、半導体装置の信頼性をより向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が行いやすくなる。
(実施の形態2)
図40〜図53は、本実施の形態2半導体装置の製造工程中の要部断面図である。図40〜図53のうち、図40、図42、図44、図46、図48、図50および図52には、メモリセル領域1Aの要部断面図が示されており、具体的には、上記図4のA−A線の位置での断面図(すなわち上記図1に相当する断面図)が示されている。また、図40〜図53のうち、図41、図43、図45、図47、図49、図51および図53には、シャント領域1Bの要部断面図が示されており、具体的には、上記図4のB−B線の位置での断面図(すなわち上記図2に相当する断面図)が示されている。
本実施の形態2の半導体装置の製造工程は、上記ステップ21(金属シリサイド層SL形成工程)を行って上記図36および図37の構造を得るまでは、上記実施の形態1と同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態2では、上記ステップ21(金属シリサイド層SL形成工程)を行って上記図36および図37の構造を得た後、図40および図41に示されるように、半導体基板SBの主面全面上に、選択ゲートSLG、選択ゲートFLC、メモリゲート電極MGおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜IL3を形成(堆積)する。層間絶縁膜IL3としては、上記層間絶縁膜IL1と同様の絶縁膜を用いることができる。
次に、図42および図43に示されるように、層間絶縁膜IL3の上面を、CMP法などを用いて研磨する。この研磨工程により、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCの各上面が露出される。選択ゲート電極SG上にキャップ絶縁膜CPを形成し、選択ゲート電極FC上にキャップ絶縁膜CP1を形成していた場合は、この研磨工程で、キャップ絶縁膜CP,CP1も除去されて、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCの各上面が露出される。すなわち、この研磨工程においては、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCの各上面が露出されるまで、層間絶縁膜IL3、キャップ絶縁膜CP,CP1、サイドウォールスペーサSWおよび絶縁膜SP,MZを研磨する。
次に、図44および図45に示されるように、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCをエッチングして除去する。このエッチング工程を、以下では「図44および図45のエッチング工程」と称することとする。
図44および図45のエッチング工程は、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCに比べて、層間絶縁膜IL3、サイドウォールスペーサSW、絶縁膜SP、絶縁膜MZおよび絶縁膜GFがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCの各エッチング速度に比べて、層間絶縁膜IL3、サイドウォールスペーサSW、絶縁膜SP、絶縁膜MZおよび絶縁膜GFの各エッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、図44および図45のエッチング工程で、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCを選択的にエッチングすることができる。エッチングとしては、ウェットエッチングを好適に用いることができる。選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCは、シリコン(ポリシリコン)により形成されているため、図44および図45のエッチング工程において、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCの高いエッチング選択比を確保しやすい。このため、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCを選択的に除去することが、容易かつ的確に行うことができる。
選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCをエッチングにより除去すると、図44および図45にも示されるように、メモリゲート電極MGと選択ゲート電極SGとの間に挟まれていた絶縁膜SP,MZが露出され、また、メモリゲート電極MGと選択ゲート電極FCとの間に挟まれていた絶縁膜SP,MZが露出される。
図44および図45のエッチング工程で選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCが除去されたことにより、溝(凹部、窪み部)TR1,TR2,TR3が形成される。溝TR1は、図44および図45のエッチング工程においてメモリゲート電極MGが除去された領域であり、図44および図45のエッチング工程を行う前までメモリゲート電極MGが存在していた領域に対応している。また、溝TR2は、図44および図45のエッチング工程において選択ゲート電極SGが除去された領域であり、図44および図45のエッチング工程を行う前まで選択ゲート電極SGが存在していた領域に対応している。溝TR3は、図44および図45のエッチング工程において選択ゲート電極FCが除去された領域であり、図44および図45のエッチング工程を行う前まで選択ゲート電極FCが存在していた領域に対応している。溝TR1と溝TR2との間には、絶縁膜SPと絶縁膜MZとの積層膜が介在し、また、溝TR1と溝TR3との間にも、絶縁膜SPと絶縁膜MZとの積層膜が介在している。すなわち、絶縁膜SPと絶縁膜MZとの積層膜(積層体)が、溝TR1と溝TR2との間の隔壁を形成し、また、溝TR1と溝TR3との間の隔壁を形成する。具体的には、選択ゲート電極SGとメモリゲート電極MGとの間に介在していた絶縁膜SPと絶縁膜MZとの積層膜(積層体)が、溝TR1と溝TR2との間の隔壁を形成し、選択ゲート電極FCとメモリゲート電極MGとの間に介在していた絶縁膜SPと絶縁膜MZとの積層膜(積層体)が、溝TR1と溝TR3との間の隔壁を形成する。
次に、図46および図47に示されるように、半導体基板SB上に、すなわち層間絶縁膜IL3上に、溝TR1,TR2,TR3内を埋めるように、メタルゲート電極用の金属膜MEを形成する。
金属膜MEとしては、例えば、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜、窒化炭化タンタル(TaCN)膜、チタン(Ti)膜、タンタル(Ta)膜、チタンアルミニウム(TiAl)膜またはアルミニウム(Al)膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜(純金属膜)や合金膜だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含むものとする。このため、金属膜MEは、金属伝導を示す導電膜であり、単体の金属膜(純金属膜)や合金膜に限定されず、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)であってもよい。また、金属膜MEを積層膜(複数の膜が積層された積層膜)とすることもできるが、その場合、その積層膜の最下層は金属膜(金属伝導を示す導電膜)とする。また、その積層膜を、複数の金属膜(金属伝導を示す導電膜)の積層膜とすることもできる。金属膜MEは、例えばスパッタリング法などを用いて形成することができる。
次に、図48および図49に示されるように、溝TR1,TR2,TR3の外部の不要な金属膜MEをCMP法などの研磨処理によって除去することにより、溝TR1,TR2,TR3内に金属膜MEを埋め込む。すなわち、溝TR1,TR2,TR3の外部の金属膜MEを除去し、溝TR1,TR2,TR3内に金属膜MEを残す。これにより、溝TR1,TR2,TR3内に金属膜MEが残存して埋め込まれた状態になる。
溝TR1に埋め込まれた金属膜MEが、メモリトランジスタのゲート電極であるメモリゲート電極MG1となり、溝TR2に埋め込まれた金属膜MEが、選択トランジスタのゲート電極である選択ゲート電極SG1となる。メモリゲート電極MG1および選択ゲート電極SG1は、いずれもメタルゲート電極である。また、溝TR3に埋め込まれた金属膜MEが、選択ゲート電極FC1となるが、選択ゲート電極FC1は、上記実施の形態1における選択ゲート電極FCと同様の機能を有するものであるため、トランジスタのゲート電極としては機能しない。
また、本実施の形態2では、メモリゲート電極MGを除去してメモリゲート電極MG1に置き換え、このメモリゲート電極MG1をメモリトランジスタのゲート電極として用いている。このため、本実施の形態2では、メモリゲート電極MGは、ダミーのゲート電極(擬似的なゲート電極)であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、メモリゲート電極MG1は、メモリトランジスタを構成するゲート電極とみなすことができる。
また、本実施の形態2では、選択ゲート電極SGを除去して選択ゲート電極SG1に置き換え、この選択ゲート電極SG1を選択トランジスタのゲート電極として用いている。このため、本実施の形態2では、選択ゲート電極SGは、ダミーのゲート電極(擬似的なゲート電極)であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、選択ゲート電極SG1は、選択トランジスタを構成するゲート電極とみなすことができる。
メモリゲート電極MG1および選択ゲート電極SG1をそれぞれメタルゲート電極としたことで、メモリゲート電極MG1および選択ゲート電極SG1の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。
次に、図50および図52に示されるように、半導体基板SBの主面全面上に、すなわち、層間絶縁膜IL3上に、メモリゲート電極MG1、選択ゲート電極SG1および選択ゲート電極FC1を覆うように、絶縁膜として層間絶縁膜IL4を形成(堆積)する。
層間絶縁膜IL4としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜IL4の形成後、層間絶縁膜IL4の上面をCMP法により研磨するなどして、層間絶縁膜IL4の上面の平坦性を高めることもできる。
次に、図52および図53に示されるように、フォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜IL4,IL3にコンタクトホールを形成する。コンタクトホールの形成法および形成位置については、本実施の形態2も上記実施の形態1と基本的には同じである。
次に、コンタクトホール内に導電性のプラグP1,P2,P3,P4を形成する。プラグP1,P2,P3,P4の形成法および形成位置については、本実施の形態2も上記実施の形態1と基本的には同じである。メモリゲート電極MGをメモリゲート電極MG1に置換したため、プラグP3は、メモリゲート電極MG1に電気的に接続され、選択ゲート電極SGを選択ゲート電極SG1に置換したため、プラグP4は、選択ゲート電極SG1に電気的に接続される。
その後、本実施の形態2においても、上記実施の形態1と同様に、プラグP1,P2,P3,P4が埋め込まれた層間絶縁膜IL4上に絶縁膜IL2を形成し、絶縁膜IL2に配線溝を形成し、配線溝内に配線M1を形成する。その後、更に上層の層間絶縁膜や配線が形成されるが、ここではその図示および説明は省略する。
本実施の形態2で製造された半導体装置は、以下の点が上記実施の形態1の半導体装置と相違している。すなわち、本実施の形態2では、上記メモリゲート電極MGがメモリゲート電極MG1に置換され、上記選択ゲート電極SGが選択ゲート電極SG1に置換され、上記選択ゲート電極FCが選択ゲート電極FC1に置換されている。また、本実施の形態2では、キャップ絶縁膜CP,CP1は除去されているため、選択ゲート電極SG1,FC1上にキャップ絶縁膜(CP,CP1)に相当するものは形成されていない。また、本実施の形態2では、層間絶縁膜IL1の代わりに、層間絶縁膜IL3と層間絶縁膜IL4との積層膜が形成されている。それ以外については、本実施の形態2の半導体装置も、上記実施の形態1と基本的には同様の構成を有しているため、ここではその繰り返しの説明は省略する。
本実施の形態2では、上記実施の形態1で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態2では、図44および図45のエッチング工程において、選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCを除去している。この際、本実施の形態2とは異なり、選択ゲート電極SGの側面上と選択ゲート電極FCの側面上に絶縁膜SPを形成していなかった場合を仮定する。この場合には、図44および図45のエッチング工程で選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCを除去すると、溝TR1と溝TR2との間には、絶縁膜MZだけが介在し、また、溝TR1と溝TR3との間には、絶縁膜MZだけが介在することになる。すなわち、絶縁膜MZが、溝TR1と溝TR2との間の隔壁を形成し、また、溝TR1と溝TR3との間の隔壁を形成することになる。しかしながら、絶縁膜MZの厚みが薄いと、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜MZが変形してしまい、最悪の場合、倒れてしまう虞がある。これは、その後にメモリゲート電極MG1、選択ゲート電極SG1および選択ゲート電極FC1を上手く形成できなくなることにつながるため、防止する必要がある。
しかしながら、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜MZの厚みを厚くしようとすると、後で形成するメモリゲート電極MG1と半導体基板SBとの間に介在する絶縁膜MZの厚みも厚くなってしまい、不揮発性メモリの動作に影響を与えてしまう。すなわち、不揮発性メモリの動作を考慮して、半導体基板SBとメモリゲート電極MG1との間に介在する絶縁膜MZの厚みを最適な厚みに設定すると、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜MZの厚みも必然的に規定されてしまう。このため、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜MZの厚みを厚くすることは難しい。
それに対して、本実施の形態2では、選択ゲート電極SGの側面上と選択ゲート電極FCの側面上に側壁絶縁膜として絶縁膜SPを形成している。これにより、図44および図45のエッチング工程で選択ゲート電極SG、メモリゲート電極MGおよび選択ゲート電極FCを除去すると、溝TR1と溝TR2との間には、絶縁膜SPと絶縁膜MZとの積層膜が介在し、また、溝TR1と溝TR3との間にも、絶縁膜SPと絶縁膜MZとの積層膜が介在することになる。すなわち、絶縁膜SPと絶縁膜MZとの積層膜が、溝TR1と溝TR2との間の隔壁を形成し、また、溝TR1と溝TR3との間の隔壁を形成する。絶縁膜SPがある分、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜(ここでは絶縁膜SPと絶縁膜MZとの積層膜)の厚みが厚くなり、溝TR1と溝TR2との間や、溝TR1と溝TR3との間に介在する絶縁膜(ここでは絶縁膜SPと絶縁膜MZとの積層膜)が変形したり、倒れてしまうのを防止することができる。これにより、メモリゲート電極MG1、選択ゲート電極SG1および選択ゲート電極FC1を、より的確に形成することができるようになる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置を製造しやすくなり、製造工程の管理を行いやすくなる。
このため、本実施の形態2においても、上記実施の形態1と同様に、図44および図45のエッチング工程を行う前の段階において、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZの厚みT1よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚みT2を大きく(T1<T2)している。そして、この関係は、メモリゲート電極MG1、選択ゲート電極SG1および選択ゲート電極FC1を形成しても維持される。すなわち、半導体基板SBとメモリゲート電極MG1との間に介在する絶縁膜MZの厚み(T1)よりも、選択ゲート電極SG1とメモリゲート電極MG1との間に介在する絶縁膜SPおよび絶縁膜MZの合計の厚み(T2)が大きくなっている(T1<T2)。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。