CN105655339B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法，改进具有非易失性存储器的半导体器件的可靠性和性能。经由第一绝缘膜在半导体衬底上方形成选择栅电极。在选择栅电极的相对侧表面上方，形成侧壁绝缘膜的第二绝缘膜。在半导体衬底上方，经由具有电荷积累部的第三绝缘膜形成存储器栅电极。选择栅电极和存储器栅电极经由第二绝缘膜和第三绝缘膜彼此邻近。第二绝缘膜布形成在存储器栅电极的下方。插入在选择栅电极和存储器栅电极之间的第二绝缘膜和第三绝缘膜的总厚度大于插入在半导体衬底和存储器栅电极之间的第三绝缘膜的厚度。

Description

半导体器件及其制造方法
相关申请的交叉引用
与2014年11月27日提交的日本专利申请第2014-240164号公开的说明书、附图和摘要的全部内容通过引用被并入本文。
技术领域
本发明涉及半导体器件及其制造方法。更具体地，本发明优选地应用于具有非易失性存储器的半导体器件及其制造方法。
背景技术
电可写入/可擦除非易失性半导体存储器件EEPROM(电可擦可编程只读存储器)已经被广泛使用。由当前广泛使用的闪存所代表的存储器件具有被氧化膜围绕的导电浮置栅电极或者位于MISFET的栅电极下方的俘获(trapping)绝缘膜。存储器件使用浮置栅极和俘获绝缘膜处的电荷积累状态作为存储信息，并且读取该信息作为每个晶体管的阈值。俘获绝缘膜表示能够积累电荷的绝缘膜。例如，所提及的可以由氮化硅膜制成。朝向该电荷积累区域中的电荷的注入/放电使得每个MISFET在阈值内被移位并且用作存储元件。闪存包括使用MONOS(金属氧化氮氧化半导体)膜的分裂栅极型单元。该存储器具有如下优点：使用氮化硅膜作为电荷积累区域从而具有优良的数据保持可靠性(因为与导电浮置栅极相比较，电荷被离散地积累)；以及优良的数据保持可靠性可以减少氮化硅膜上方和下方的氧化膜的膜厚度，从而具有用于写入/擦除操作的更低的电压；以及其他优点。
日本未审查专利申请公开第2013-93546号(专利文献1)描述了关于分裂栅极型存储器的技术。
专利文献
[专利文献1]日本未审查专利申请公开第2013-93546号
发明内容
具有非易失性存储器的半导体器件还被期望在可靠性方面尽可能地得到提升。可选地，半导体器件被期望在性能方面得到提升。可选地，半导体器件被期望在可靠性方面得到提升并且在性能方面得到提升。
本发明的其他目的和新颖的特征将在该说明书和附图的描述下更为明显。
根据一个实施例，一种半导体器件，具有：半导体衬底；第一栅电极，形成在半导体衬底上方；第一侧壁绝缘膜，形成在第一栅电极的第一侧表面上方；第二侧壁绝缘膜，形成在第一栅电极的第二侧表面上方，第二侧表面与第一侧表面相对；以及第一栅极绝缘膜，形成在第一栅电极的半导体衬底之间。半导体器件进一步具有形成在第一栅电极的第一侧表面侧上并且与第一栅电极一起在半导体衬底上方延伸的第二栅电极、以及具有形成在第二栅电极和半导体衬底之间的电荷积累部的第二栅极绝缘膜。第一栅电极和第二栅电极经由第一侧壁绝缘膜和第二栅极绝缘膜彼此邻近。第一侧壁绝缘膜位于第一栅电极侧，以及第二栅极绝缘膜位于第二栅电极侧。第一侧壁绝缘膜不形成在第二栅电极下方。第一侧壁绝缘膜和第二侧壁绝缘膜集成地形成。之后，插入在第一栅电极和第二栅电极之间的第一侧壁绝缘膜和第二侧壁绝缘膜的总的第二厚度大于插入在半导体衬底和第二栅电极之间的第二栅极绝缘膜的第一厚度。
此外，根据另一实施例，一种用于制造半导体器件的方法包括如下步骤：在半导体衬底上方经由第一栅极绝缘膜形成第一栅电极，以及在第一栅电极的第一侧表面上方形成第一侧壁绝缘膜，并且在第一栅电极的第二侧表面上方形成第二侧壁绝缘膜，第二侧表面与第一侧表面相对。用于制造半导体器件的方法还包括经由具有电荷积累部的第二栅极绝缘膜在半导体衬底上方形成第二栅电极的步骤。在该步骤中，以与第一栅电极邻近的方式经由第一侧壁绝缘膜和第二栅极绝缘膜在第一栅电极的第一侧表面侧上形成第二栅电极。用于制造半导体器件的方法还包括如下步骤：使用第一栅电极和第二侧壁绝缘膜作为掩膜执行离子注入，从而在半导体衬底中形成第一导电类型的第一半导体区域；以及经由第二侧壁绝缘膜在第一栅电极的第二侧表面上方形成第一侧壁间隔件。用于制造半导体器件的方法还包括使用第一侧壁间隔件作为掩膜执行离子注入的步骤，从而形成第二半导体区域，该第二半导体区域的杂质浓度高于第一半导体区域的杂质浓度，并且第二半导体区域为半导体衬底中的第一导电类型。之后，插入在第一栅电极和第二栅电极之间的第一侧壁绝缘膜和第二侧壁绝缘膜的总的第二厚度大于插入在半导体衬底和第二栅电极之间的第二栅极绝缘膜的第一厚度。
此外，根据又一实施例，制造半导体器件的方法包括以下步骤：经由第一栅极绝缘膜在半导体衬底上方形成第一虚设栅电极；以及在第一虚设栅电极的第一侧表面上方形成第一侧壁绝缘膜，并且在第一虚设栅电极的第二侧表面上方形成第二侧壁绝缘膜，第二侧表面与第一侧表面相对。用于制造半导体器件的方法还包括经由具有电荷积累部的第二栅极绝缘膜在半导体衬底上方形成第二虚设栅电极的步骤。在该步骤中，以与第一虚设栅电极邻近的方式经由第一侧壁绝缘膜和第二栅极绝缘膜在第一虚设栅电极的第一侧表面侧上形成第二虚设栅电极。用于制造半导体器件的方法还包括以下步骤：使用第一虚设栅电极和第二侧壁绝缘膜作为掩膜执行离子注入，从而在半导体衬底中形成第一导电类型的第一半导体区域；并且经由第二侧壁绝缘膜在第一虚设栅电极的第二侧表面上方形成第一侧壁间隔件。用于制造半导体器件的方法还包括使用第一侧壁间隔件作为掩膜执行离子注入的步骤，从而形成第二半导体区域，该第二半导体区域的杂质浓度高于第一半导体区域的杂质浓度，并且该第二半导体区域为半导体衬底中的第一导电类型。用于制造半导体器件的方法还包括以下步骤：以覆盖第一虚设栅电极、第二虚设栅电极、第一侧壁绝缘膜、第二侧壁绝缘膜、和第一侧壁间隔件的方式在半导体衬底上方形成层间绝缘膜；以及抛光层间绝缘膜，并且移除第一虚设栅电极和第二虚设栅电极。用于制造半导体器件的方法还包括以下步骤：移除第一虚设栅电极所产生的区域的第一沟槽中形成第一栅电极，以及在移除第二虚设栅电极所产生的区域的第二沟槽中形成第二栅电极。之后，插入在第一虚设栅电极和第二虚设栅电极之间的第一侧壁绝缘膜和第二栅极绝缘膜的总的第二厚度大于插入在半导体衬底和第二虚设栅电极之间的第二栅极绝缘膜的第一厚度。
根据一个实施例，可以提升半导体器件的可靠性。
可选地，可以提升半导体器件的性能。
可选地，可以提升半导体器件的可靠性并且可以提升其性能。
附图说明
图1是一个实施例的半导体器件的主要部分截面图；
图2是一个实施例的半导体器件的主要部分截面图；
图3是一个实施例的半导体器件的主要部分截面图；
图4是一个实施例的半导体器件的主要部分截面图；
图5是存储器单元的等效电路图；
图6是在“写入”、“擦除”、和“读取”的时刻到选择存储器单元的每个部分的电压的应用状态的一个示例的表；
图7是示出了一个实施例的半导体器件的一些制造步骤的流程图；
图8是示出了一个实施例的半导体器件的其他制造步骤的流程图；
图9是在制造步骤期间的一个实施例的半导体器件的主要部分截面图；
图10是在制造步骤期间的如图9所示的相同半导体器件的主要部分截面图；
图11是在图9之后的制造步骤期间的半导体器件的主要部分截面图；
图12是在制造步骤期间的如图11所示的相同半导体器件的主要部分截面图；
图13是在图11之后的制造步骤期间的半导体器件的主要部分截面图；
图14是在制造步骤期间的如图13所示的相同半导体器件的主要部分截面图；
图15是在图14之后的制造步骤期间的半导体器件的主要部分截面图；
图16是在图15之后的制造步骤期间的半导体器件的主要部分截面图；
图17是在制造步骤期间的如图16所示的相同半导体器件的主要部分截面图；
图18是在图16之后的制造步骤期间的半导体器件的主要部分截面图；
图19是在制造步骤期间的如图18所示的相同半导体器件的主要部分截面图；
图20是在图18之后的制造步骤期间的半导体器件的主要部分截面图；
图21是在制造步骤期间的如图20所示的相同半导体器件的主要部分截面图；
图22是在图20之后的制造步骤期间的半导体器件的主要部分截面图；
图23是在制造步骤期间的如图22所示的相同半导体器件的主要部分截面图；
图24是在图22之后的制造步骤期间的半导体器件的主要部分截面图；
图25是在制造步骤期间的如图24所示的相同半导体器件的主要部分截面图；
图26是在图24之后的制造步骤期间的半导体器件的主要部分截面图；
图27是在制造步骤期间的如图26所示的相同半导体器件的主要部分截面图；
图28是在图26之后的制造步骤期间的半导体器件的主要部分截面图；
图29是在制造步骤期间的如图28所示的相同半导体器件的主要部分截面图；
图30是在图28之后的制造步骤期间的半导体器件的主要部分截面图；
图31是在图30之后的制造步骤期间的半导体器件的主要部分截面图；
图32是在制造步骤期间的如图31所示的相同半导体器件的主要部分截面图；
图33是在图31之后的制造步骤期间的半导体器件的主要部分截面图；
图34是在制造步骤期间的如图33所示的相同半导体器件的主要部分截面图；
图35是在图33之后的制造步骤期间的半导体器件的主要部分截面图；
图36是在图35之后的制造步骤期间的半导体器件的主要部分截面图；
图37是在制造步骤期间的如图36所示的相同半导体器件的主要部分截面图；
图38是在图36之后的制造步骤期间的半导体器件的主要部分截面图；
图39是在制造步骤期间的如图38所示的相同半导体器件的主要部分截面图；
图40是在制造步骤期间的一个实施例的半导体器件的主要部分截面图；
图41是在制造步骤期间的如图40所示的相同半导体器件的主要部分截面图；
图42是在图40之后的制造步骤期间的半导体器件的主要部分截面图；
图43是在制造步骤期间的如图42所示的相同半导体器件的主要部分截面图；
图44是在图42之后的制造步骤期间的半导体器件的主要部分截面图；
图45是在制造步骤期间的如图44所示的相同半导体器件的主要部分截面图；
图46是在图44之后的制造步骤期间的半导体器件的主要部分截面图；
图47是在制造步骤期间的如图46所示的相同半导体器件的主要部分截面图；
图48是在图46之后的制造步骤期间的半导体器件的主要部分截面图；
图49是在制造步骤期间的如图48所示的相同半导体器件的主要部分截面图；
图50是在图48之后的制造步骤期间的半导体器件的主要部分截面图；
图51是在制造步骤期间的如图50所示的相同半导体器件的主要部分截面图；
图52是在图50之后的制造步骤期间的半导体器件的主要部分截面图；
图53是在制造步骤期间的如图52所示的相同半导体器件的主要部分截面图。
具体实施方式
在下文实施例的描述中，为了方便，如果需要，可以在多个分隔的部分或实施例中描述实施例。然而，除非另有所指，这些实施例并不彼此依存但却普遍联系，使得一个示例是另一个示例的部分或全部的改进的示例、细节、补充解释等。此外，在下文实施例中，当参考用于元件的标号等时(包括标号、数字值、数量、范围等)，元件的标号等不限于特定标号，而是可以比特定标号或大或小(除非另有所指)，除非该标号在原理上明显被限定为特定标号的情况或者其他情况。此外，在下文实施例中，不需要说明组成元件(包含单元步骤等)通常不必要(除非另有所指)，并且除非其在原理上明显被认为是必要的的情况或者其他情况。类似地，在下文实施例中，当对组成元件等的形状、位置关系等进行参考时，应理解，其包括一个基本上类似于或近似于形状等(除非另有所指)，并且除非在原理上被认为是显然的，或者除非其他情况。这也适用于上文的数值和范围。
下面，将参照附图详细描述实施例。随附地，在用于描述下列实施例的所有附图中，具有相同功能的附图被给定相同的参考标号和数字，并且省略了对其重复的描述。此外，在下列实施例中，原则上将不再重复描述相同或相似的部分，除非另有所需。
此外，在用于实施例中的附图中，即便在截面图中，为了方便理解附图，可以省略影线。然而，即便在平面图中，为了方便理解附图，可以添加影线。
第一实施例
<关于半导体器件的结构>
本实施例和以下实施例的每个半导体器件均是包含非易失性存储器(非易失性存储单元、闪存、或者非易失性半导体存储器件)的半导体器件。非易失性存储器主要使用俘获(trapping)绝缘膜(电荷可积累绝缘膜)作为电荷积累部。在本实施例和以下实施例中，将基于n沟道类型的MISFET(MISFET：金属绝缘体半导体场效应晶体管)参照存储器单元描述非易失性存储器。此外，本实施例和以下实施例中的极性(施加电压的极性和用于写入/擦除/读取的载流子的极性)用于描述在基于n沟道类型MISFET的存储器单元的情况下的操作。当存储器单元基于p沟道类型MISFET时，通过反转施加电势的、载流子的导电类型等的所有极性，原则上可以获取相同的操作。
下文将通过参照附图描述本实施例的半导体器件。图1至图3均是本实施例的半导体器件的主要部分截面图。图4是本实施例的半导体器件的主要部分平面图。图4的沿线A-A的截面粗略地对应于图1。图4的沿线B-B的截面粗略地对应于图2。然而，图3示出了对应于图1的左半部分的截面区域(用于一个存储器单元的截面区域)。然而，图3示出了半导体衬底SB、p型阱PW、绝缘膜GF、MZ和SP、选择栅电极SG、存储器栅电极MG、盖状(cap)绝缘膜CP、半导体区域MS和MD、侧壁间隔件SW、以及金属硅化物层SL，但是并未示出层间绝缘膜IL1、插塞P1和P2、绝缘膜IL2、和线缆M1。此外，为了便于理解，图4的平面图示出了选择栅极SLG(选择栅电极SG)、存储器栅电极MG、选择栅极FLC(选择栅电极FC)、绝缘膜SP和MZ、以及插塞P1、P2、P3、和P4的平面布线，并且并未示出其他组成元件。
图1至图4中示出的本实施例的半导体器件是包含非易失性存储器的半导体器件。
形成非易失性存储器的存储器单元的MISFET形成在半导体衬底(半导体晶圆)SB的存储器单元区域1A中，半导体衬底(半导体晶圆)SB由具有特定阻抗(例如，大约1到10Ωcm)的p型单晶硅形成。
在半导体衬底SB中形成用于隔离元件的元件隔离区域ST。p型阱PW形成在由元件隔离区域ST分离(限定)的有源区域中。
在存储器单元区域1A中的p型阱PW中，形成由存储器晶体管和选择晶体管(控制晶体管)形成的非易失性存储器的存储器单元MC。图1示出了共同具有n+类型半导体区域SD2(漏极区域)的两个存储器单元MC的截面图。在图3中示出了这些存储器单元MC中的一个的截面图。在存储器单元区域1A中，多个存储器单元MC形成在阵列中。存储器单元区域1A通过元件隔离区域ST与其他区域电隔离。即，存储器单元区域1A对应于多个存储器单元MC被形成(布置或排列)在半导体衬底SB的主平面处的阵列中的区域。
形成在存储器区域1A中的非易失性存储器的存储器单元MC是分裂栅极类型的存储器单元，并且包括具有选择栅电极(控制栅电极)SG的选择晶体管(控制晶体管)的两个MISFET和具有存储器栅电极MG的存储器晶体管，两者彼此耦合。
本文中，具有包含电荷积累部(电荷积累层)的栅极绝缘膜以及存储器栅电极MG的MISFET被称为存储器晶体管(用于存储的晶体管)。然而，具有栅极绝缘膜和选择栅电极SG的MISFET被称为选择晶体管(用于存储器单元选择的晶体管或控制晶体管)。因此，存储器栅电极MG是存储器晶体管的栅电极。选择栅电极SG是选择晶体管的栅电极。选择栅电极SG和存储器栅电极MG是形成非易失性存储器(的存储器单元)的栅电极。
下文中，将要详细描述存储器单元MC的配置。
如图1和图3所示，非易失性存储器的存储器单元MC具有用于在半导体衬底SB的p型阱PW中形成的源极或漏极的n型半导体区域MS和MD、在半导体衬底SB(p型阱PW)上方形成的选择栅电极SG、以及形成在半导体衬底SB(p型阱PW)上方并且邻近选择栅电极SG的存储器栅电极MG。非易失性存储器的存储器单元MC还具有形成在选择栅电极SG和半导体衬底SB(p型阱PW)之间的绝缘膜(栅极绝缘膜)GF、形成在选择栅电极SG的每个相对侧处的绝缘膜(侧壁绝缘膜)SP、以及形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间以及存储器栅电极MG和选择栅电极SG之间的绝缘膜MZ。非易失性存储器的存储器单元MC进一步具有形成在存储器栅电极MG的侧面上的侧表面上方的侧壁间隔件SW、以及彼此不相邻的选择栅电极SG。每个存储器单元MC的存储器栅电极MG均形成每个存储器单元MC的字线。
在选择栅电极SG上方，形成盖状绝缘膜CP。由选择栅电极SG形成的层压体和选择栅电极SG上方的盖状绝缘膜CP将在后文中称为选择栅极SLG。作为另一形式，盖状绝缘膜CP可以不形成在选择栅电极SG上方。以下，将对盖状绝缘膜CP形成在选择栅电极SG上方的情况进行描述。然而，当形成盖状绝缘膜CP时，整个选择栅极SLG用作选择栅电极SG。因此，当不形成盖状绝缘膜CP时，在下文描述中，“选择栅极SLG”可以称为“选择栅电极SG”。
选择栅极SLG和存储器栅电极MG沿半导体衬底SB的主表面延伸且并排布置，其中绝缘膜SP和绝缘膜MZ插入在其相应的相对侧表面(侧壁)之间。选择栅极SLG和存储器栅电极MG的延伸的方向是垂直于图1和图3的纸面的方向，即，图4所示的X方向。选择栅极SLG和存储器栅电极MG被形成在半导体区域MD和半导体区域MS之间的半导体衬底SB(p型阱PW)上方，其中绝缘膜GF或绝缘膜MZ插入在其间。存储器栅电极MG位于半导体区域MS侧上，并且选择栅极SLG位于半导体区域MD侧上。然而，选择栅极SLG和存储器栅电极MG分别经由绝缘膜GF和绝缘膜MZ形成在半导体衬底SB(p型阱PW)上方。
选择栅极SLG和存储器栅电极MG彼此邻近，其中绝缘膜SP和绝缘膜MZ插入其间。存储器栅电极MG以侧壁间隔件的形式经由绝缘膜SP和绝缘膜MZ形成在选择栅极SLG的侧表面(侧壁)上方。下文中，“侧壁间隔件的形式”可以称为“侧壁形式”。绝缘膜MZ在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG和选择栅极SLG之间的区域的区域上方延伸。
随附地，绝缘膜SP和绝缘膜MZ插入在存储器栅电极MG和选择栅极SLG之间。因此，在存储器栅电极MG和选择栅极SLG之间，绝缘膜SP存在于选择栅极SLG侧上，并且绝缘膜MZ存在于存储器栅电极MG侧上。即，绝缘膜SP和绝缘膜MZ的层压结构(层压膜)插入在存储器栅电极MG和选择栅极SLG之间。因此，绝缘膜SP邻近选择栅极SLG，并且绝缘膜MZ邻近存储器栅电极MG。为此，位于存储器栅电极MG和选择栅极SLG之间的其部分处的绝缘膜MZ被插入在绝缘膜SP和存储器栅电极MG之间。位于存储器栅电极MG和选择栅极SLG之间的其部分处的绝缘膜SP被插入在绝缘膜MZ和选择栅极SLG之间。
形成在选择栅极SLG和半导体衬底SB(p型阱PW)之间的绝缘膜GF，即，在选择栅极SLG下方的绝缘膜GF用作选择晶体管的栅极绝缘膜。
绝缘膜GF可以由例如氧化硅膜或氮氧化硅膜形成。可选地，对于绝缘膜GF，除氧化硅膜、氮氧化硅膜等外，可以使用介电常数比氮化硅膜更高的高介电常数绝缘膜，诸如二氧化铪膜、氧化铝膜(矾土)、或者氧化钽膜。
然而，在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG和选择栅极SLG之间的区域中延伸的绝缘膜MZ可以视为栅极绝缘膜(层压栅极绝缘膜或层压结构的栅极绝缘膜)。然而，存储器栅电极MG和半导体衬底SB(p型阱PW)之间的绝缘膜MZ，即，存储器栅电极MG下方的绝缘膜MZ用作存储器晶体管的栅极绝缘膜。然而，存储器栅电极MG和选择栅极SLG之间的绝缘膜MZ用作绝缘膜，用于在存储器栅电极MG和选择栅极SLG之间建立绝缘(电隔离)。
绝缘膜MZ是层压绝缘膜，并且由层压膜形成，该层压膜具有绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2、以及绝缘膜MZ2上方的绝缘膜MZ3。这里，绝缘膜MZ1由氧化硅膜(氧化膜)形成；绝缘膜MZ2由氮化硅膜(氮化膜)形成；以及绝缘膜MZ3由氧化硅膜(氧化膜)形成。
随附地，在绝缘膜MZ中，位于存储器栅电极MG和半导体衬底SB(p型阱PW)之间其部分处的绝缘膜MZ由层压膜形成，该层压膜具有半导体衬底SB(p型阱PW)上方的绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2、以及绝缘膜MZ2上方的绝缘膜MZ3。即，位于存储器栅电极MG和半导体衬底SB(p型阱PW)之间其部分处的绝缘膜MZ具有绝缘膜MZ2插入在绝缘膜MZ1和绝缘膜MZ3之间的结构。另一方面，位于存储器栅电极MG和选择栅极SLG之间其部分处的绝缘膜MZ不具有绝缘膜MZ1，并且由绝缘膜MZ2和绝缘膜MZ3的层压膜形成。
换言之，绝缘膜MZ的绝缘膜MZ2和绝缘膜MZ3在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG和选择栅极SLG之间的区域的区域上方延伸。另一方面，绝缘膜MZ的绝缘膜MZ1形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间，但是不形成在存储器栅电极MG和选择栅极SLG之间。
因而，绝缘膜MZ1、绝缘膜MZ2、和绝缘膜MZ3的层压膜插入在存储器栅电极MG和半导体衬底SB(p型阱PW)之间。另一方面，绝缘膜MZ2和绝缘膜MZ3的层压膜和绝缘膜SP插入在存储器栅电极MG和选择栅极SLG之间。在存储器栅电极MG和半导体衬底SB(p型阱PW)之间，以绝缘膜MZ1、绝缘膜MZ2、和绝缘膜MZ3的次序将其从半导体衬底SB侧到存储器栅电极MG侧进行堆叠。另一方面，在选择栅极SLG和存储器栅电极MG之间，以绝缘膜SP、绝缘膜MZ2、和绝缘膜MZ3的次序将其从选择栅极SLG侧到存储器栅电极MG侧进行堆叠。
绝缘膜MZ中，绝缘膜MZ2是具有电荷积累功能的绝缘膜。即，绝缘膜MZ的绝缘膜MZ2是用于积累电荷的绝缘膜，并且可以用作电荷积累层(电荷积累部)。换言之，绝缘膜MZ2是俘获绝缘膜。这里，俘获绝缘膜表示能够积累电荷的绝缘膜。因此，作为具有俘获电平的绝缘膜，使用绝缘膜MZ2。为此，绝缘膜MZ可以视为具有电荷积累部的绝缘膜(这里是绝缘膜MZ2)。
绝缘膜MZ的绝缘膜MZ3和绝缘膜MZ1均可以用作电荷阻挡层或电荷限制层，用于限制俘获绝缘膜中的电荷。通过采取俘获绝缘膜的绝缘膜MZ2被插入在均用作电荷阻挡层的绝缘膜MZ1和MZ3之间的结构，从而可以将电荷积累进入绝缘膜MZ2。
绝缘膜MZ用作存储器晶体管的栅极绝缘膜，并且具有电荷保持(电荷积累)功能。因此，存储器栅电极MG和半导体衬底SB之间的绝缘膜MZ具有至少三层的层压结构，以便用作具有存储器晶体管的电荷保持功能的栅极绝缘膜。与用作电荷阻挡层的外层(绝缘膜MZ1和MZ3)的势垒高度相比，用作电荷积累部的内层(绝缘膜MZ2)的势垒高度更低。可以如下方式对此进行实现：绝缘膜MZ1由氧化硅膜形成；绝缘膜MZ2由氮化硅膜形成；以及绝缘膜MZ3由氧化硅膜形成。
绝缘膜MZ3和绝缘膜MZ1的相应带隙需要大于绝缘膜MZ3和绝缘膜MZ1之间的电荷积累层(这里是绝缘膜MZ2)的带隙。即，绝缘膜MZ1和绝缘膜MZ3的相应带隙大于俘获绝缘膜的绝缘膜MZ2的带隙。使用该配置，插入绝缘膜MZ2作为电荷积累层的绝缘膜MZ3和绝缘膜MZ1均可以用作电荷阻挡层。氧化硅膜的带隙大于氮化硅膜的带隙。为此，可以采用氮化硅膜作为绝缘膜MZ2，并且分别采用氧化硅膜作为绝缘膜MZ1和绝缘膜MZ3。
此外，绝缘膜SP的带隙优选地大于绝缘膜MZ2的带隙。这是基于如下原因：为了抑制或防止在绝缘膜MZ2中注入或积累的电荷经过绝缘膜SP，并且外出至选择栅电极SG侧，绝缘膜SP还可期望地具有电荷阻挡层的作用。为此，绝缘膜SP更优选地由与用作电荷阻挡层的绝缘膜MZ1相同的材料形成。因此，氧化硅膜可以优选地用作绝缘膜SP。
然而，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度(厚度)T2大于插入在半导体衬底SB(p型阱PW)和存储器栅电极MG之间的绝缘膜MZ的厚度T1(T1<T2)。这可以通过将绝缘膜SP的厚度设置为大于绝缘膜MZ1的厚度来实现。这可以改进存储器栅电极MG和选择栅极SLG之间的击穿电压。随附地，厚度T1和T2在图3中示出。厚度T2对应于绝缘膜SP的厚度和选择栅电极SG与存储器栅电极MG之间的绝缘膜MZ的厚度的和。
半导体区域MS是用作源极区域或漏极区域中的一个的半导体区域。半导体区域MD是用作源极区域或漏极区域中的另一个的半导体区域。这里，半导体区域MS是用作源极区域的半导体区域，并且半导体区域MD是用作漏极区域的半导体区域。半导体区域MS和MD均由掺杂有n型杂质(n型杂质扩散层)的半导体区域形成，并且均包括LDD(轻掺杂漏极)结构。即，用于源极的半导体区域MS具有n-型半导体区域EX1、以及n+型半导体区域SD1，n+型半导体区域SD1的杂质浓度高于n-型半导体区域EX1的杂质浓度。用于漏极的半导体区域MD具有n-型半导体区域EX2、以及n+型半导体区域SD2，n+型半导体区域SD2的杂质浓度高于n-型半导体区域EX2的杂质浓度。n+型半导体区域SD1相比于n-型半导体区域EX1在结深度上更大并且在杂质浓度上更高。然而，n+型半导体区域SD2相比于n-型半导体区域EX2在结深度上更大并且在杂质浓度上更高。
从图4来看明显地，非易失性存储器的多个存储器单元被布置在半导体衬底SB的主表面处的阵列中(更具体地，在存储器单元区域1A中)。布置在X方向和Y方向中的阵列中(行中)的多个存储器单元MC、布置在X方向中的存储器单元MC的选择栅电极SG(选择栅极SLG)在X方向上彼此耦合，并且集成地形成。即，在X方向上延伸的选择栅电极SG(选择栅极SLG)的一条线形成排列在X方向上的多个存储器单元MC的选择栅电极。在X方向上延伸多个选择栅电极SG被排列和布置在Y方向上。因此，相应的选择栅电极SG(选择栅极SLG)在X方向上延伸，并且用作排列在X方向上的多个存储器MC的选择栅电极、以及用于电耦合排列在X方向上的多个存储器单元MC的选择栅电极的选择栅极线。
此外，布置在X方向和Y方向中的阵列中的多个存储器单元MC、排列在X方向中的存储器单元MC的选择栅电极MG在X方向上彼此耦合，并且集成地形成。即，在X方向上延伸的存储器栅电极MG的一条线形成排列在X方向上的多个存储器单元MC的存储器栅电极。在X方向上延伸多个存储器栅电极MG被排列和布置在Y方向上。因此，相应存储器栅电极MG在X方向上延伸，并且用作排列在X方向上的多个存储器MC的存储器栅电极、以及用于电耦合排列在X方向上的多个存储器单元MC的存储器栅电极的存储器栅极线。如上所述，存储器栅电极MG经由绝缘膜SP和绝缘膜MZ邻近选择栅电极SG(选择栅极SLG)。
随附地，图4中所示的X方向和Y方向是与半导体衬底SB的主表面平行的方向。Y方向是与X方向相交的方向。Y方向优选地是与X方向正交的方向。
布置在X方向和Y方向上的阵列中的多个存储器单元MC、经由漏极区域的半导体区域MD在Y方向上彼此邻近的存储器单元MC共同地具有漏极区域的半导体区域MD，也可以从图1或图4中所见。然而，经由源极区域的半导体区域MS在Y方向上彼此邻近的存储器单元MC共同地具有源极区域的半导体区域MS。
绝缘膜SP形成在选择栅极SLG的相对侧S1和S2上方。形成在选择栅极SLG的侧表面S1上方的绝缘膜SP和形成在选择栅极SLG的侧表面S2上方的绝缘膜SP被集成地形成，并且彼此耦合。即，以在平面图中围绕选择栅极SLG的外周的方式连续且集成地在选择栅极SLG的侧表面形成绝缘膜SP。换言之，绝缘膜SP被连续且集成地形成在选择栅极SLG的侧表面S1上方，选择栅极SLG的侧表面S2上方，以及在X方向上形成选择栅极SLG的相对端的两个侧表面。因而，形成在选择栅极SLG的侧表面S1上方的绝缘膜SP和形成在选择栅极SLG的侧表面S2上方的绝缘膜SP被彼此隔离，并且被集成地耦合。
这里，经由绝缘膜MZ和绝缘膜SP邻近存储器栅电极MG的其一侧上的侧表面(侧壁)、选择栅极SLG的侧表面(侧壁)被标示为参考标记S1，并且被称为侧表面(侧壁)S1；而与侧表面(侧壁)S1相对的侧表面(侧壁)被标示为参考标记S2，并且被称为侧表面(侧壁)S2。而经由绝缘膜MZ和绝缘膜SP邻近选择栅极SLG的其一侧上的侧表面(侧壁)、存储器栅电极MG的侧表面(侧壁)被标示为参考标记S3，并且被称为侧表面(侧壁)S3；而与侧表面(侧壁)S3相对的侧表面(侧壁)被标示为参考标记S4，并且被称为侧表面(侧壁)S4。图3和图4中示出了选择栅极SLG的侧表面S1和S2以及存储器栅电极MG的侧表面S3和S4。选择栅极SLG的侧表面S1和存储器栅电极MG的侧表面S3经由绝缘膜SP和绝缘膜MZ彼此面对；绝缘膜SP和绝缘膜MZ的层压膜被插入在选择栅极SLG的侧表面S1和存储器栅电极MG的侧表面S3之间；绝缘膜SP邻近选择栅极SLG的侧表面S1；并且绝缘膜MZ邻近存储器栅电极MG的侧表面S3。
在不彼此邻近的两侧上的存储器栅电极MG和选择栅极SLG的侧表面上方，分别形成均由绝缘膜(氧化硅膜、氮化硅膜、或其层压膜)形成的侧壁间隔件(侧壁或侧壁绝缘膜)SW。即，经由绝缘膜MZ和绝缘膜SP在与邻近选择栅极SLG其一侧相对的存储器栅电极MG的侧表面S4上方、以及经由绝缘膜MZ和绝缘膜SP在与邻近存储器栅电极MG其一侧相对的选择栅极SLG的侧表面S2上方形成侧壁间隔件SW。换言之，侧壁间隔件SW形成在选择栅极SLG的侧表面S2上方，以及在存储器栅电极MG的侧表面S4上方。
然而，绝缘膜SP形成在侧表面S1上方并且在选择栅极SLG的侧表面S2上方。因而，绝缘膜SP(形成在选择栅极SLG的侧表面S2上方的绝缘膜SP)被插入在选择栅极SLG的侧表面S2与侧壁间隔件SW之间。即，侧壁间隔件SW经由绝缘膜SP形成在选择栅极SLG的侧表面S2上方。
备选地，当采用下文所述的制造步骤，并且剩余绝缘膜MZ1而不在下文所述的步骤15中移除时，绝缘膜MZ1在如图1和图3所示的半导体衬底SB和侧壁间隔件SW之间延伸。
源极侧上的n-型半导体区域EX1被形成为与存储器栅电极MG的侧表面S4自对准；并且n+型半导体区域SD1被形成为与存储器栅电极MG的侧表面S4上方的侧壁间隔件SW的侧表面(该侧表面与和存储器栅电极MG接触的其一侧相对)自对准。这起因于如下：在形成侧壁间隔件SW之前，n-型半导体区域EX1由离子注入形成；并且在形成侧壁间隔件SW之后，n+型半导体区域SD1由离子注入形成。因而，低浓度n-型半导体区域EX1形成在侧壁间隔件SW下方，位于存储器栅电极MG的侧表面S4的上方；并且高浓度n+型半导体区域SD1形成在低浓度n-型半导体区域EX1外部。因此，低浓度n-型半导体区域EX1以邻近存储器晶体管的沟道区域的方式形成；并且高浓度n+型半导体区域SD1以邻近低浓度n-型半导体区域EX1的方式形成，并且通过n-型半导体区域EX1与存储器晶体管的沟道区域隔离。
漏极侧上的n-型半导体区域EX2被形成为与选择栅极SLG的侧表面S2上方的绝缘膜SP的侧表面(该侧表面与和选择栅极SLG接触的其一侧相对)自对准；并且n+型半导体区域SD2被形成为与选择栅极SLG的侧表面S2上方的侧壁间隔件SW的侧表面(该侧表面经由绝缘膜SP与选择栅极SLG邻近的其一侧相对)自对准。这起因于如下：在形成侧壁间隔件SW之前，n-型半导体区域EX2由离子注入形成，其中绝缘膜SP形成在选择栅极SLG的侧表面S2上方；并且在形成侧壁间隔件SW之后，n+型半导体区域SD2由离子注入形成。因而，低浓度n-型半导体区域EX2形成在侧壁间隔件SW下方，位于选择栅极SLG的侧表面S2的上方；并且高浓度n+型半导体区域SD2形成在低浓度n-型半导体区域EX2外部。因此，低浓度n-型半导体区域EX2以邻近选择晶体管的沟道区域的方式形成；并且高浓度n+型半导体区域SD2以邻近低浓度n-型半导体区域EX2的方式形成，并且通过n-型半导体区域EX2与选择晶体管的沟道区域隔离。
在p型阱PW中，存储器晶体管的沟道区域形成在存储器栅电极MG下方的绝缘膜MZ下方；并且选择晶体管的沟道区域形成在选择栅极SLG(选择栅电极SG)下方的绝缘膜GF下方。在选择晶体管的沟道形成区域中，如果需要，则形成用于调节选择晶体管的阈值的半导体区域(p型半导体区域或n型半导体区域)。而在存储器晶体管的沟道形成区域中，如果需要，则形成用于调节存储器晶体管的阈值的半导体区域(p型半导体区域或n型半导体区域)。
在本实施例中，选择栅极SLG具有由导体(导电膜)形成的选择栅电极SG、以及形成在选择栅电极SG上方的盖状绝缘膜CP的层压结构。盖状绝缘膜CP例如由氮化硅膜形成。作为盖状绝缘膜CP，可以使用形成在氧化硅膜上方并且比氧化硅膜更厚的氧化硅膜以及氮化硅膜的层压膜。
选择栅电极SG由导电膜形成，并且由诸如n型多晶硅膜(掺杂有n型杂质的多晶硅膜)的硅膜形成。具体地，选择栅电极SG由图案化的硅膜形成。选择栅极SLG的选择栅电极SG用作栅电极，并且盖状绝缘膜CP由绝缘体(绝缘膜)形成，因而不用作栅电极。如下所述，由用于选择栅电极SG的导电膜(硅膜)和用于盖状绝缘膜CP的绝缘膜形成的层压膜被图案化。因此，可以形成由选择栅电极SG和盖状绝缘膜CP的层压体(层压膜)形成的选择栅极SLG。选择栅电极SG的栅极长度可以设置在例如大约80到120nm。
随附地，在本实施例中，选择栅极SLG具有选择栅电极SG的层压结构以及位于选择栅电极SG上方的盖状绝缘膜CP。然而，作为另一形式，可以不形成盖状绝缘膜CP。在该情况中，选择栅极SLG由选择栅电极SG形成，并且不具有盖状绝缘膜CP。
存储器栅电极MG由导电膜形成并且由诸如n型多晶硅膜的硅膜形成。具体地，以如下方式形成存储器栅电极MG：各向异性地蚀刻(回蚀刻)以覆盖选择栅极SLG的方式形成在半导体衬底SB上方的硅膜；因此，经由绝缘膜SP和绝缘膜MZ，硅膜被选择性地剩余在选择栅极SLG的侧表面S1上方。因此，经由绝缘膜SP和绝缘膜MZ，存储器栅电极MG被形成在选择栅极SLG的一个侧表面(这里，侧表面S1)上方的侧壁间隔件形状中。存储器栅电极MG的栅极长度可以设置在例如大约50至100nm。在选择栅电极SG上方，形成盖状绝缘膜CP；并且在作为其层压体的选择栅极SLG的侧表面处形成存储器栅电极MG。因而，存储器栅电极MG的最高部分的高度位置可以设置为高于选择栅电极SG的顶表面。
经由绝缘膜SP和绝缘膜MZ彼此邻近的选择栅极SLG和存储器栅电极MG不仅在存储器单元区域1A中延伸，而且甚至进一步向分流(shunt)区域(馈送区域)1B延伸。
分流区域1B是用于将选择栅电极SG和存储器栅电极MG拉高至线缆1的区域。又如图2和图4所示，元件隔离区域ST形成在整个分流区域1B中。因此，在分流区域1B中，经由绝缘膜SP和绝缘膜MZ彼此邻近的选择栅极SLG和存储器栅电极MG在元件隔离区域ST上方延伸。
在存储器单元区域1A的每个存储器单元MC中，用作栅极绝缘膜的绝缘膜GF形成在选择栅极SLG(选择栅电极SG)和半导体衬底SB(p型阱PW)之间。这不取决于绝缘膜GF的沉积方法。
然而，当绝缘膜GF由一般热氧化方法形成时，在绝缘膜GF的沉积期间，绝缘膜GF不形成在元件隔离区域ST上方。在这种情况下，绝缘膜GF不形成在选择栅电极SG的在元件隔离区域ST(例如，分流区域1B的选择栅电极SG)上方延伸的部分下形成。选择栅电极SG直接布置在元件隔离区域ST上。即，绝缘膜GF不形成在选择栅电极SG和元件隔离区域ST之间。
另一方面，在沉积绝缘膜GF期间，当通过CVD方法、溅射方法等沉积和形成绝缘膜GF时，绝缘膜GF还形成在元件隔离区域ST上方。因而，绝缘膜GF还形成在选择栅电极SG和元件隔离区域ST之间。
然而，在存储器单元区域1A的每个存储器单元MC中，绝缘膜MZ形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间、以及存储器栅电极MG和选择栅极SLG之间。在沉积期间，绝缘膜MZ还可以形成在元件隔离区域ST上方。因而，绝缘膜MZ还形成在存储器栅电极MG的在元件隔离区域ST(例如，分流区域1B中的存储器栅电极MG)上方延伸的部分下方。因而，在存储器栅电极MG在元件隔离区域ST上方延伸的区域(例如，分流区域1B)中，绝缘膜MZ形成在存储器栅电极MG和元件隔离区域ST之间、以及存储器栅电极MG和选择栅极SLG之间。
随附地，如上所述，位于存储器栅电极MG和半导体衬底SB(p型阱PW)之间的其部分处的绝缘膜MZ(即，存储器栅电极MG下方的绝缘膜MZ)由绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2、以及绝缘膜MZ2上方的绝缘膜MZ3的层压膜形成。另一方面，位于存储器栅电极MG和选择栅极SLG之间的其部分处的绝缘膜MZ不具有绝缘膜MZ1，并且由绝缘膜MZ2和绝缘膜MZ3的层压膜形成。然而，位于存储器栅电极MG和元件隔离区域ST之间的其部分处的绝缘膜MZ也不具有绝缘膜MZ1，并且由绝缘膜MZ2和绝缘膜MZ3的层压膜形成。
换言之，绝缘膜MZ的绝缘膜MZ2和绝缘膜MZ3被形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域中、存储器栅电极MG和选择栅极SLG之间的区域中、以及存储器栅电极MG和元件隔离区域ST之间的区域中。另一方面，绝缘膜MZ的绝缘膜MZ1被形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间，但是不形成在存储器栅电极MG和选择栅极SLG之间，并且进一步地，也不形成在存储器栅电极MG和元件隔离区域ST之间。这是由于如下原因：当绝缘膜MZ1通过氧化(优选地，热氧化方法)形成时，绝缘膜MZ1不形成在绝缘膜SP上方，以及元件隔离区域ST上方。
然而，即便在绝缘膜MZ不形成在存储器栅电极MG和元件隔离区域ST之间时，非易失性存储器的操作也不会受到不利地影响。为此，绝缘膜MZ不形成在存储器栅电极MG和元件隔离区域ST之间的情况也是允许的。然而，不但绝缘膜MZ2和MZ3而且绝缘膜MZ1均形成在存储器栅电极MG和元件隔离区域ST之间的情况也是允许的。
金属硅化物层SL通过自对准硅化物(Salicide，自对准硅化物技术)形成在存储器栅电极MG(硅膜PS2形成)的顶部(顶表面)处、以及n+型导体区域SD1和SD2的顶部(顶表面或前表面)处等。金属硅化物层SL由例如硅化钴层、硅化镍层、或者铂掺杂的硅化镍层形成。金属硅化物层SL可以降低扩散阻抗和接触阻抗。
当金属硅化物层SL形成在存储器栅电极MG的顶部处时，形成存储器栅电极MG和金属硅化物层SL的整个硅膜还可以被视作存储器栅电极MG。
此外，在本实施例中，当选择栅极SLG由选择栅电极SG和盖状绝缘膜CP的层压体(层压膜)形成时，选择栅电极SG的顶表面覆盖有除下文描述的接触部SGa之外的盖状绝缘膜CP。因而，金属硅化物层SL的等效物不形成在选择栅电极SG上方。作为其他形式，当不形成盖状绝缘膜CP时，盖状绝缘膜CP不形成在选择栅电极SG上方。因而，金属硅化物层SL可以形成在选择栅电极SG的顶部处。
层间绝缘膜IL1以覆盖选择栅极SLG、存储器栅电极MG、和侧壁间隔件SW的方式被形成为半导体衬底SB上方的绝缘膜。层间绝缘膜IL1由氧化硅膜的单膜、或者氮化硅膜和氧化硅膜的层压膜(其形成的厚度大于氮化硅膜上方的氮化硅膜)等形成。层间绝缘膜IL1的顶表面被平坦化。
在层间绝缘膜IL1中形成多个接触孔(开口或通孔)。在接触孔中，导电插塞(接触插塞)P1、P2、P3和P4分别形成为耦合导体部。
在插塞P1、P2、P3和P4中，插塞P1是电耦合至n+型半导体区域SD1的插塞；插塞P2是电耦合至n+型半导体区域SD2的插塞；插塞P3是电耦合至存储器栅电极MG的插塞；以及插塞P4是电耦合至选择栅电极SG的插塞。插塞P1嵌入用于插塞P1的接触孔中；插塞P2嵌入用于插塞P2的接触孔中；插塞P3嵌入用于插塞P3的接触孔中；以及插塞P4嵌入用于插塞P4的接触孔中。
插塞P1被布置在n+型半导体区域SD1上方。插塞P1的底表面与n+型半导体区域SD1表面上方的金属硅化物层SL接触。因而，插塞P1电耦合至n+型半导体区域SD1。插塞P2被布置在n+型半导体区域SD2上方。插塞P2的底表面与n+型半导体区域SD2表面上方的金属硅化物层SL接触。因而，插塞P2电耦合至n+型半导体区域SD2。插塞P3和P4将在下文中详细描述。
插塞P1、P2、P3和P4中的每个均由形成在接触孔的底部和侧壁(侧表面)上方的薄势垒层和以填充接触孔的方式在势垒导体膜上方形成的主导体膜形成。然而，为了简化附图，在图1和图2中，集成地示出了形成每个插塞P1、P2、P3和P4的势垒导体膜和主导体膜。
线缆M1形成在包含嵌入其中的插塞P1、P2、P3和P4的层间绝缘膜IL1上方。线缆M1例如是大马士革线(嵌入线)，并且被嵌入在线缆沟槽中，该线缆沟槽被提供在形成在层间绝缘膜IL1上方的绝缘膜(层间绝缘膜)IL2中。线缆M1经由插塞(P1、P2、P3或P4)电耦合至存储器晶体管的源极区域(半导体区域MS)、选择晶体管的漏极区域(半导体区域MD)、选择栅电极SG、存储器栅电极MG等。
还形成仍高于线缆M1的各层处的线缆和绝缘膜，但是本文并未示出和描述。此外，线缆M1和高于其的层处的线缆不限于大马士革线缆，并且还可以通过图案化线缆导体膜而形成。例如，还可以采用钨线缆或铝线缆等。
此外，在本实施例中，在分流区域1B中，以与选择栅极SLG分离并且与存储器栅电极MG邻近的方式形成选择栅极FLC。即，在分流区域1B中，经由绝缘膜SP和MZ以及存储器栅电极MG在面对选择栅极SLG的侧表面S1的位置处形成选择栅极FLC。选择栅极FLC不形成在存储器单元区域1A中，而是形成在分流区域1B中的岛状形状中，并且经由绝缘膜SP和MZ邻近选择栅极SLG并且在Y方向邻近存储器栅电极MG。换言之，在分流区域1B中，在平面图中，存储器栅电极MG插入在Y方向上的选择栅极SLG和选择栅极FLC之间。在整个分流区域1B中，形成元件隔离区域ST。因而，在元件隔离区域ST上方形成选择栅极FLC。在平面图中，可例如在延伸在分流区域1B的X方向上的图案中形成选择栅极FLC。
选择栅极FLC和选择栅极SLG通过相同步骤由相同层的膜(共膜)形成。为此，选择栅极FLC的层结构与选择栅极SLG的层结构相同。当选择栅极SLG具有选择栅电极SG和位于选择栅电极SG上方的盖状绝缘膜CP的层压结构时，选择栅极FLC具有选择栅电极FC和位于选择栅电极FC上方的盖状绝缘膜CP1的层压结构。
选择栅极(虚设栅电极)FC和选择栅电极SG通过相同步骤由相同层的膜(共膜)形成。而盖状绝缘膜CP1和盖状绝缘膜CP通过相同步骤由相同层的膜(共膜)形成。即，通过图案化选择栅电极FC和选择栅电极SG的导电膜(对应于下文描述的硅膜PS1)形成选择栅电极FC和选择栅电极SG。而通过图案化盖状绝缘膜CP1和盖状绝缘膜CP的导电膜(对应于下文描述的绝缘膜CPZ)形成盖状绝缘膜CP1和盖状绝缘膜CP。为此，选择栅电极FC和选择栅电极SG由相同材料形成。而盖状绝缘膜CP1和盖状绝缘膜CP由相同材料形成。然而，选择栅电极FC和选择栅电极SG彼此不耦合，而是彼此分离。而盖状绝缘膜CP1和盖状绝缘膜CP彼此不耦合，而是彼此分离。
当盖状绝缘膜CP不形成在选择栅电极SG上方时，即，当选择栅极SLG不具有盖状绝缘膜CP，并且由选择栅电极SG形成时，盖状绝缘膜CP1不形成在选择栅电极FC上方。因此，选择栅极FLC不具有盖状绝缘膜CP1，并且由选择栅电极FC形成。
选择栅电极FC和选择栅电极SG通过相同步骤由公共导电膜形成，但彼此隔离，并且彼此不耦合。而选择栅电极FC和选择栅电极SG不经由线缆等彼此电耦合。为此，选择栅电极FC不与选择栅电极SG电耦合。选择栅电极FC处于电浮置状态。即，选择栅电极FC被设置在浮置电势。
选择栅电极SG用作选择晶体管的栅电极。然而，选择栅电极FC不用作晶体管的栅电极。选择栅电极FC被提供以使插塞P3精确耦合至存储器栅电极MG。为此，选择栅电极FC可以视作虚设栅电极(伪栅电极)。
存储器栅电极MG经由绝缘膜SP和MZ形成在选择栅极SLG的侧表面S1上方的侧壁间隔件形状中，并且与图4的X方向中的选择栅极SLG一起延伸。之后，在分流区域1B中，存储器栅电极MG以填充选择栅极SLG与选择栅极FLC之间的空间的方式形成，以及以在平面图中包围选择栅极FLC的方式围绕选择栅极FLC形成。集成地形成经由绝缘膜SP和MZ形成在选择栅极SLG的侧表面S1上方的侧壁间隔件形状中并且在X方向上与选择栅极SLG一起延伸的其部分处的存储器栅电极MG、填充选择栅极SLG和选择栅极FLC之间的空间的其部分处的存储器栅电极MG、以及以包围选择栅极FLC的方式在选择栅极FLC周围形成的其部分处的存储器栅电极MG。以填充选择栅极SLG和选择栅极FLC之间的空间的方式形成位于选择栅极SLG和选择栅极FLC之间的存储器栅电极MG的部分，并且在侧壁间隔件形状中形成其其他部分。
然而，绝缘膜SP和绝缘膜MZ还插入在选择栅极FLC和邻近选择栅极FLC的存储器栅电极MG之间。即，绝缘膜SP和绝缘膜MZ的层压结构插入在选择栅极FLC和存储器栅电极MG之间；以及绝缘膜SP邻近选择栅极FLC，并且绝缘膜MZ邻近存储器栅电极MG。
绝缘膜SP形成在选择栅极FLC的侧表面上方。绝缘膜SP以在平面图中围绕选择栅极FLC的外周的方式形成在选择栅极FLC的侧表面上方。然而，选择栅极FLC的侧表面上方的绝缘膜SP和选择栅极SLG的侧表面(S1和S2)上方的绝缘膜SP通过相同步骤由相同层的膜(共膜)形成，但是彼此分离。即，选择栅极FLC的侧表面上方的绝缘膜SP和选择栅极SLG的侧表面(S1和S2)上方的绝缘膜SP彼此不耦合，并且彼此分离。选择栅极FLC的侧表面上方的绝缘膜SP和选择栅极SLG的侧表面(S1和S2)上方的绝缘膜SP由相同的材料形成。
形成在选择栅极SLG的侧表面上方的绝缘膜SP不形成在存储器栅电极MG的下方。类似地，形成在选择栅极FLC的侧表面上方的绝缘膜SP也不形成在存储器栅电极MG的下方。即，形成在选择栅极SLG的侧表面上方的绝缘膜SP不在存储器栅电极MG的下方延伸。类似地，形成在选择栅极FLC的侧表面上方的绝缘膜SP也不在存储器栅电极MG的下方延伸。换言之，绝缘膜SP不形成在存储器栅电极MG的下方。
另一方面，形成在选择栅极FLC和存储器栅电极MG之间的绝缘膜MZ与形成在存储器栅电极MG下方的绝缘膜MZ以及形成在选择栅极SLG和存储器栅电极MG之间的绝缘膜MZ集成地形成。即，绝缘膜MZ持续地形成在选择栅极SLG和存储器栅电极MG之间、存储器栅电极MG下方、以及选择栅极FLC和存储器栅电极MG之间。随附地，形成在选择栅极FLC和存储器栅电极MG之间的绝缘膜MZ不具有绝缘膜MZ1，并且由绝缘膜MZ2和绝缘膜MZ3的层压膜形成，如同形成在选择栅极SLG和存储器栅电极MG之间的绝缘膜MZ。
提供选择栅极SLG的原因如下。
存储器栅电极MG是与选择栅极SLG的侧表面(侧壁)自对准地形成的侧壁间隔件形状中的电极。为此，在存储器栅电极MG上提供在平面图中具有较大面积的馈送图案是比较困难的。此外，存储器栅电极MG是以自对准方式形成的图案。为此，存储器栅电极MG在垂直于X方向的方向(存储器栅电极MG的延伸方向，换言之，Y方向)上的宽度较小。
为此，如果插塞P3试图耦合至沿选择栅极SLG的侧表面S1简单延伸而不提供与本实施例不同的选择栅极FLC的存储器栅电极MG的顶表面，则在插塞P3的形成位置由于光掩模的未对准而脱离设计位置时在存储器栅电极MG和插塞P3之间可能发生耦合失败。此外，应当耦合至存储器栅电极MG的插塞P3不但耦合至存储器栅电极MG，还耦合至选择栅电极SG。这可能引起选择栅电极MG和选择栅电极SG之间的短路。
相反地，在本实施例中，如上所述，在分流区域1B中，经由绝缘膜SP和MZ以及存储器栅电极MG在选择栅极SLG的侧表面Si侧上形成选择栅极FLC，并且存储器栅电极MG还形成在选择栅极FLC周围。然后，将耦合至存储器栅电极MG的插塞P3被布置在存储器栅电极MG上方，位于选择栅极FLC周围形成的其部分处，并且耦合至选择栅极FLC周围形成的其部分处的选择栅电极MG。即，将被耦合至存储器栅电极MG的插塞P3在平面图中与形成在选择栅极FLC周围的其部分处的存储器栅电极MG重叠。
耦合至存储器栅电极MG的插塞P3是否在平面视角与选择栅极FLC重叠是无关紧要的。理由如下：选择栅电极FC处于电浮置状态；因而，即便当耦合至存储器栅电极MG的插塞P3电耦合至选择栅电极FC，选择栅电极SG和存储器栅电极MG也不短路，这就不会产生问题。在本实施例中，处于浮置状态的邻近选择栅电极FC的存储器栅电极MG用作连接插塞P3的耦合部件(耦合区域)。因此，即便当用于形成耦合至存储器栅电极MG的插塞P3的位置与设计位置偏离时，存储器栅电极MG和选择栅电极SG均可以避免短路。这可以增强与耦合至存储器栅电极MG的插塞P3的形成位置与设计位置的偏离相关的容限。
即，与本实施例不同，当选择栅电极FC与选择栅电极SG集成地耦合时，耦合至存储器栅电极MG的插塞P3不仅耦合至存储器栅电极MG，还耦合至选择栅电极FC。因此，存储器栅电极MG和选择栅电极SG电短路。
相反地，在本实施例中，选择栅电极FC不与选择栅电极SG集成地耦合，而是与其分离。为此，即便当耦合至存储器栅电极MG的插塞P3不仅耦合至存储器栅电极MG还耦合至选择栅电极FC时，存储器栅电极MG和选择栅电极SG避免电短路。为此，在本实施例中，当耦合至存储器栅电极MG的插塞P3耦合至存储器栅电极MG时，插塞P3不需要避免耦合至选择栅电极FC。因此，耦合至存储器栅电极MG的插塞P3的形成位置可以允许与设计位置偏离一定程度。这使得便于制造半导体器件，使得对制造步骤的控制更简易。
为此，在本实施例中，耦合至存储器栅电极MG的插塞P3耦合至形成在选择栅极FLC周围的其部分处的存储器栅电极MG，但是可以耦合至也可以不耦合至选择栅电极SG。即，耦合至存储器栅电极MG的插塞P3需要电耦合至存储器栅电极MG，并且不电耦合至选择栅电极SG，但是可以电耦合至或者不电耦合至选择栅电极FC。为此，耦合至存储器栅电极MG的插塞P3还可以沿选择栅极FLC的侧表面(侧壁)形成在存储器栅电极MG上方、以及选择栅电极FC上方的两端。
然而，当金属硅化物层SL形成在存储器栅电极MG的顶部处时，耦合至存储器栅电极MG的插塞P3与存储器栅电极MG的顶部处的金属硅化物层SL接触并电耦合，从而与存储器栅电极MG电耦合。
此外，在平面图中，耦合至存储器栅电极MG的插塞P3优选地不与形成在选择栅极SLG的侧表面S1上方的侧壁间隔件形状中的其部分处的存储器栅电极MG重叠。这可以阻止耦合至存储器栅电极MG的插塞P3更为精确地耦合至选择栅电极SG。
随附地，在分流区域1B中，形成元件隔离区域ST。因而，即便当耦合至存储器栅电极MG的插塞P3的部分在平面图中从选择栅电极FC和存储器栅电极MG突出时，插塞P3的突出部分耦合至元件隔离区域ST的顶表面。为此，耦合至存储器栅电极MG的插塞P3不建立与半导体衬底SB的传导。
此外，在分流区域1B中，选择栅极SLG具有用于建立与插塞P4(插塞P4应电耦合至选择栅电极SG)的耦合的接触部SGa。在平面图中，接触部SGa在垂直于选择栅极SLG延伸的方向(这里，图4的X方向)的方向(这里，图4的Y方向)上延伸。因而，在选择栅极SLG中，接触部SGa的宽度(Y方向上的维度)大于接触部SGa的其他部分。为此，接触部SGa还可以视作选择栅极SLG中的选择栅极SLG的较宽部分(宽部)。这里，选择栅极SLG的宽度对应于垂直于选择栅极SLG延伸的方向(这里，图4的X方向)的方向(这里，图4的Y方向)的宽度。
接触部SGa是选择栅极SLG(选择栅电极SG)的一部分，并且与选择栅极SLG集成地形成。然而，在与接触部SGa不同的其他部分中，盖状绝缘膜SP形成在选择栅电极SG上方。相反地，在接触部SGa中，绝缘膜CP不形成在选择栅电极SG的至少一部分中，从而露出选择栅电极SG。这是为了将插塞P4耦合至不覆盖接触部SGa中的盖状绝缘膜CP的其部分处的选择栅电极SG。在不形成盖状绝缘膜CP的接触部SGa并且露出选择栅电极SG的部分处，金属硅化物层SL优选地形成在选择栅电极SG的顶部处。
接触部SGa可以视为选择栅极SLG(选择栅电极SG)的一部分，但是是不用作非易失性存储器的存储器单元MC的选择晶体管的栅电极的部分。为此，优选地，选择栅极SLG的接触部SGa不提供在多个存储器单元MC阵列排列的存储器单元区域1A中，而是在分流区域1B中，并且进一步被布置在元件隔离区域ST上方。
提供接触部SGa以使插塞P4精确耦合至选择栅电极SG。耦合至选择栅电极SG的插塞P4布置在接触部SGa上方，并且耦合至接触部SGa的选择栅电极SG。即，在平面图中，耦合至选择栅电极SG的插塞P4与接触部SGa重叠。因此，插塞P4的底部与接触部SGa的选择栅电极SG接触，从而插塞P4和选择栅电极SG彼此电耦合。随附地，当金属硅化物层SL形成在接触部SGa中的选择栅电极SG的顶部处时，耦合至选择栅电极SG的插塞P4与选择栅电极SG的顶部处的金属硅化物层SL接触并且电耦合，从而与选择栅电极SG电耦合。
耦合至选择栅电极SG的插塞P4被布置在选择栅极SLG的接触部SGa上方。因此，插塞P4可以可靠地耦合至选择栅电极SG。此外，耦合至选择栅电极SG的插塞P4可以避免与存储器栅电极MG的精确耦合。这可以避免选择栅电极SG和存储器栅电极MG之间的短路。
接触部SGa可以提供在在X方向上延伸的选择栅极SLG的某个终点、端点等的位置处。
<关于非易失性存储器的操作>
之后，将参照图5和图6描述非易失性存储器的操作示例。
图5是存储器单元MC的等效电路图。图6是示出了在“接入”、“擦除”、以及“读取”的时刻电压到选择存储器单元的每个部分的施加条件的一个示例的表格。图6的表格示出了在如图3或图5示出的“接入”、“擦除”、以及“读取”的相应时刻施加至存储器单元MC的存储器栅电极MG的电压Vmg、施加至源极区域(半导体区域MS)的电压Vs、施加至选择栅电极SG的电压Vsg、施加至漏极区域(半导体区域MD)的电压Vd、以及施加至p型阱PW的基极电压Vb。电压Vs从耦合至插塞P1的线缆M1经由插塞P1施加至源极区域(半导体区域MS)。电压Vd从耦合至插塞P2的线缆M1经由插塞P2施加至漏极区域(半导体区域MD)。而电压Vmg从耦合至插塞P3的线缆M1经由插塞P3施加至存储器栅电极MG。电压Vsg从耦合至插塞P4的线缆M1经由插塞P4施加至选择栅电极SG。
随附地，图6的表格中示出的这些优选地是电压应用条件的示例，并且是不排他地，如果需要，可以进行各种改变。此外，在本实施例中，作为存储器晶体管的绝缘膜MZ中的电荷积累部的电子注入绝缘膜MZ2(氮化硅膜)被视作“写入”，空穴注入被视作“擦除”。
随附地，在图6的表格中，行A对应于写入方法是SSI方法并且擦除方法是BTBT方法的情况；行B对应于写入方法是SSI方法并且擦除方法是FN方法的情况；行C对应于写入方法是FN方法并且擦除方法是BTBT方法的情况；并且行D对应于写入方法是FN方法并且擦除方法是FN方法的情况。
SSI方法可以视为通过将热电子注入绝缘膜MZ2而执行对存储器单元的写入的操作方法。BTBT方法可以视为通过将热空穴注入绝缘膜MZ2而执行对存储器单元的擦除的操作方法。FN方法可以视为通过穿隧(tunneling)电子或空穴而执行写入或擦除的操作方法。FN方法可以如下的另一表达进行描述：FN方法的写入可以视为通过FN穿隧效应将电子注入绝缘膜MZ2而对存储器单元执行写入的操作方法；以及FN方法的擦除可以视为通过FN穿隧效应将空穴注入绝缘膜MZ2而对存储器单元执行擦除的操作方法。下文中，将进行详细描述。
接入方法包括称作所谓SSI(源极侧注入)方法的写入方法(其中通过源极侧注入的热电子注入执行写入)、以及称作所谓FN方法的写入方法(其中通过FN(隧穿)穿隧执行写入)。
对于SSI方法的写入，例如，如图6表格中的行A和行B的“写入操作电压”中示出的电压被施加至选择存储器单元的相应位置以执行写入；因此，电子被注入选择存储器单元的绝缘膜MZ中的绝缘膜MZ2，从而执行写入。在该步骤中，在两个栅电极(存储器栅电极MG和选择栅电极SG)之间(源极和漏极之间)的下方的沟道区域中生成热电子。因此，热电子被注入作为存储器栅电极MG下方的绝缘膜MZ中的电荷积累部的绝缘膜MZ2。注入的热电子(电子)被俘获电平俘获在绝缘膜MZ2中。因此，存储器晶体管的阈值电压增加。即，存储器晶体管提供在写入状态。
对于FN方法的写入，例如，如图6表格中的行C和行D的“写入操作电压”中示出的电压被施加至选择存储器单元的相应位置以执行写入；因此，选择存储器单元中，电子被从存储器栅电极MG穿隧，并且被注入到绝缘膜MZ的绝缘膜MZ2中，从而执行写入。在该步骤中，电子通过FN穿隧(FN穿隧效应)通过绝缘膜MZ3从存储器栅电极MG穿隧，并注入绝缘膜MZ，并且由绝缘膜MZ2中的俘获电平俘获。因此，存储器晶体管的阈值电压增加。即，存储器晶体管提供在写入状态。
随附地，在FN方法的写入中，写入还可以以如下方式执行：电子从半导体衬底SB穿隧，并且被注入绝缘膜MZ中的绝缘膜MZ2。在这种情况下，写入操作电压可以设置在例如通过反相图6表格的行C或行D中的“写入操作电压”的正和负号而获得的值处。
擦除方法包括称作所谓BTBT方法的擦除方法，其中擦除是通过由于BTBT的热空穴注入执行的，以及擦除方法包括称作所谓FN方法的擦除方法，其中擦除是通过FN(隧穿)穿隧执行的
对于BTBT方法的擦除，BTBT产生的空穴被注入电荷积累部(绝缘膜MZ2)，从而执行擦除。例如，如图6表格中的行A和行B的“擦除操作电压”中示出的电压被施加至选择存储器单元的相应位置以执行擦除。因此，空穴是通过BTBT现象产生的，并且在电场下加速。因此，空穴被注入选择存储器单元的绝缘膜MZ的绝缘膜MZ2。这减小了存储器晶体管的阈值电压。即，存储器晶体管提供在擦除状态。
对于FN方法的擦除，例如，如图6表格中的行B和行D的“擦除操作电压”中示出的电压被施加至选择存储器单元的相应位置以执行擦除；因此，在选择存储器单元中，空穴从存储器栅电极MG穿隧，并且注入绝缘膜MZ中的绝缘膜MZ2，从而执行擦除。在该步骤中，空穴通过FN穿隧(FN穿隧效应)通过绝缘膜MZ3从存储器栅电极MG穿隧，并注入绝缘膜MZ，并且由绝缘膜MZ2中的俘获电平俘获。这降低了存储器晶体管的阈值电压。即，存储器晶体管提供在擦除状态。
随附地，在FN方法的擦除中，擦除还可以以如下方式执行：空穴从半导体衬底SB穿隧，并且被注入绝缘膜MZ中的绝缘膜MZ2。在这种情况下，擦除操作电压可以设置在例如通过反相图6表格的行B或行D中的“擦除操作电压”的正和负号而获得的值处。
在读取的时刻，例如，如图6表格的行A、行B、行C或行D中的“读取操作电压”中的电压被施加至选择存储器单元的相应位置以执行读取。读取时刻处施加至存储器栅电极MG的电压Vmg被设置在写入状态下存储器晶体管的阈值电压与擦除状态下阈值电压之间的值处。因此，可以区别写入状态和擦除状态。
<关于半导体器件的制造步骤>
之后，将给出用于制造本实施例的半导体器件的方法的描述。
图7和图8均是示出了本实施例的半导体器件的一些制造步骤的工艺流程图。随附地，在执行图7所示的工艺流程之后，执行图8所示的工艺流程。图9至图39均是本实施例在制造步骤期间的半导体器件的主要部分截面图。随附地，在图9至图39中，图9、图11、图13、图16、图18、图20、图22、图24、图26、图28、图30、图31、图33、图35、图36和图38均示出了存储器单元区域1A的主要部分截面图，并且具体地均示出了图4的沿线A-A的位置处的截面图(即，对应于图1的截面图)。然而，在图9至图39中，图10、图12、图14、图15、图17、图19、图21、图23、图25、图27、图29、图32、图34、图37和图39均示出了分流区域1B的主要部分截面图，并且具体地均示出了图4的沿线B-B的位置处的截面图(即，对应于图2的截面图)。
此外，在本实施例中，将对n沟道型MISFET(控制晶体管和存储器晶体管)被形成在存储器单元区域1A的情况进行描述。然而，还可以通过反相导电类型而在存储器单元区域1A中形成p沟道型MISFET(控制晶体管和存储器晶体管)。
如图9和图10所示，首先，制备(提供)由例如具有大约1至10Ωcm的特定阻抗的p型单晶硅形成的半导体衬底(半导体晶圆)SB(图7中的步骤1)。之后，在半导体衬底SB的主表面中，形成用于限定(分隔)有源区域的元件隔离区域(元件间隔离绝缘膜)ST(图7中的步骤2)。
元件隔离区域ST由氧化硅等的绝缘体(绝缘膜)形成，并且可以通过例如STI(浅沟槽隔离)方法形成。例如，在半导体衬底SB的主表面中形成用于元件隔离的沟槽。之后，在半导体衬底SB上方，以填充用于元件隔离的沟槽的方式形成用于形成元件隔离区域的绝缘膜(例如，氧化硅膜)。随后，移除用于元件隔离的沟槽外部的绝缘膜(用于形成元件隔离区域的绝缘膜)。因此，可以形成由嵌入在用于元件隔离的沟槽中的绝缘膜形成的元件隔离区域ST。
之后，在半导体衬底SB的存储器单元区域1A中，形成p型阱PW(图7的步骤3)。P型阱PW可以通过将诸如硼(B)的p型杂质离子注入至半导体衬底SB来形成，并且可以被形成从半导体衬底SB的主表面的指定深度。
之后，为了调节稍后在存储器单元区域1A中形成的控制晶体管的阈值电压(如需要)，在存储器单元区域1A中的p型阱PW的表面层部分上执行沟道掺杂离子注入。
之后，如图11和图12所示，通过稀释的氢氟酸清洁等清洗半导体衬底SB(p型阱PW)的表面。之后，在半导体衬底SB的主表面(p型阱PW的表面)处，形成用于栅极绝缘膜的绝缘膜GF(图7的步骤4)。
绝缘膜GF可以由例如氧化硅膜形成，并且可以使用热氧化方法等形成。绝缘膜GF的形成膜厚度可以设置在例如约2至3nm。当绝缘膜GF通过热氧化方法形成时，在元件隔离区域ST上方，不形成绝缘膜GF。
之后，在半导体衬底SB的主表面(整个主表面)上方，即在绝缘膜GF的上方以及元件隔离区域ST的上方，硅膜PS1被形成(沉积)为用于形成选择栅电极SG的导电膜(图7的步骤5)。
硅膜PS1由多晶硅膜(多硅膜)形成，并且可以使用CVD(化学气相沉积)方法等形成。硅膜PS1的膜厚度(沉积膜厚度)可以设置在例如约140nm。也可以采取如下方式：在沉积期间，硅膜PS1形成为无定型硅膜；之后，通过后续的热处理，由无定型硅膜形成的硅膜PS1被改变为由多晶硅膜形成的硅膜PS1。
硅膜PS1在沉积之后通过离子注入而掺杂有n型杂质，或者在沉积期间通过沉积气体而掺杂有n型杂质，从而可以形成为低阻抗掺杂的多晶硅。
之后，在半导体衬底SB的主表面上方(整个主表面)，即，在硅膜PS1上方，形成用于形成盖状绝缘膜CP的绝缘膜CPZ(图7的步骤6)。
绝缘膜CPZ由例如氮化硅膜形成。作为绝缘膜CPZ，还可以使用氧化硅膜以及形成在氧化硅膜上方并且比氧化硅膜厚的氮化硅膜的层压膜。绝缘膜CPZ的膜厚度(沉积膜厚度)可以设置在例如约50nm。
之后，如图13和图14所示，使用光刻技术和蚀刻技术图案化硅膜PS1和硅膜PS1上方的绝缘膜CPZ的层压膜。因此，形成选择栅极SLG和选择栅极FLC(图7的步骤7)。
具体地，例如，以如下方式可以执行图7的图案化步骤。即，使用光刻方法在硅膜PS1和绝缘膜CPZ的层压膜上方形成光刻胶图案(未示出)。使用光刻胶图案作为蚀刻掩膜，顺次地蚀刻(干蚀刻)和图案化绝缘膜CPZ和硅膜PS1。后续地，移除光刻胶图案。
选择栅极SLG具有位于选择栅电极SG上方的选择栅电极SG和盖状绝缘膜CP的层压结构。选择栅电极SG由图案化的硅膜PS1形成，并且盖状绝缘膜CP由图案化的绝缘膜CPZ形成。选择栅极FLC具有选择栅电极FC和位于选择栅电极FC上方的盖状绝缘膜CP1的层压结构。选择栅电极PC由图案化的硅膜PS1形成，并且盖状绝缘膜CP1由图案化绝缘膜CPZ形成。选择栅极SLG和选择栅极FLC不彼此耦合，而是彼此分离。因而，选择栅电极SG和选择栅电极FC不彼此耦合，而是彼此分离。然而，盖状绝缘膜CP和盖状绝缘膜CP1不彼此耦合，而是彼此分离。选择栅极FLC被形成为距离分流区域1B的选择栅极SLG的侧表面S1更近。即，以面对分流区域1B的选择栅极SLG的侧表面S1的方式形成选择栅极FLC。此外，在整个分流区域1B中形成元件隔离区域ST。因而，选择栅极FLC形成在源极隔离区域ST上方。然而，在分流区域1B中，选择栅极SLG具有接触部SGa。在该步骤中，接触部SGa具有选择栅电极SG、以及位于选择栅电极SG上方的盖状绝缘膜CP的层压结构。
然而，在存储器单元区域1A中，遗留在选择栅极SLG下方的绝缘膜GF用作选择晶体管的栅极绝缘膜。因此，在存储器单元区域1A中，由硅膜PS1形成的选择栅电极SG经由绝缘膜GF被形成在半导体衬底SB(p型阱PW)上方作为栅极绝缘膜。
在存储器单元区域1A中，通过在步骤7的图案化步骤中执行干蚀刻或者通过在干蚀刻后执行湿蚀刻，可以移除除覆盖有选择栅电极SG的部分之外的绝缘膜GF的部分。
之后，如图15所示，在选择栅极SLG的接触部SGa处，选择性地移除盖状绝缘膜CP(图7的步骤8)。
可以例如通过以下方式具体地执行步骤8。首先，在分流区域1B中，用于露出选择栅极SLG的接触部SGa并且覆盖除接触部SGa和整个选择栅极FLC之外的选择栅极SLG的这种光刻胶图案是使用光刻技术形成的。光刻胶图案还覆盖整个存储器单元区域1A。之后，使用光刻胶图案作为蚀刻掩膜，通过蚀刻选择性地移除接触部SGa处的盖状绝缘膜CP。因此，在选择栅极SLG的接触部SGa处，移除盖状绝缘膜CP。因而，露出选择栅电极SG的顶表面，并且除接触部SGa之外的选择栅极SLG保持选择栅电极SG和盖状绝缘膜CP的层压结构。然而，选择栅极FLC保持选择栅电极FC和盖状绝缘膜CP1的层压结构。随后，移除光刻胶图案。随附地，在存储器单元区域1A，在步骤8之前和之后保留图13的结构。
之后，为了调节随后在存储器单元区域1A中形成的存储器晶体管的阈值电压(如需要)，在存储器单元区域1A的p型阱PW的表面层部分上执行沟道掺杂离子注入。
之后，如图16和图17所示，以覆盖选择栅极SLG和选择栅极FLC的方式在半导体衬底SB的主表面(整个主表面)上方形成(沉积)绝缘膜SP1(图7的步骤9)。绝缘膜SP1是用于形成绝缘膜SP的绝缘膜，优选地由氧化硅膜形成，并且可以使用CVD方法等形成。绝缘膜SP1的膜厚度(沉积膜厚度)可以设置在例如约10至15nm。
之后，如图18和图19所示，各向异性地蚀刻(回蚀刻)绝缘膜SP1。因此，在选择栅极SLG的侧表面(侧壁)上方，以及在选择栅极FLC的侧表面(侧壁)上方，分别形成作为侧壁绝缘膜的绝缘膜(侧壁绝缘膜)SP(图7的步骤10)。
具体地，在步骤10中，各向异性地蚀刻(回蚀刻)绝缘膜SP1。因此，在选择栅极SLG的侧表面上方以及选择栅极FLC的侧表面上方选择性地遗留绝缘膜SP1，并且移除其他绝缘膜SP1。遗留在选择栅极SLG的侧表面上方以及选择栅极FLC的侧表面上方的绝缘膜SP1形成绝缘膜SP作为侧壁绝缘膜。
在选择栅极SLG的整个侧表面以及选择栅极FLC的整个侧表面上方形成绝缘膜SP。在选择栅极SLG的侧表面处形成的绝缘膜SP以及在选择栅极FLC的侧表面处形成的绝缘膜SP不彼此耦合，而是彼此隔离。
以在平面图上围绕选择栅极SLG的外周的方式连续地且集成地将形成在选择栅极SLG上的绝缘膜ST形成在选择栅极SLG的整个侧表面处。因此，形成在选择栅极SLG的相应侧表面上方的绝缘膜SP被集成地形成并且彼此耦合。
然而，以在平面图上围绕选择栅极FLC的外周的方式连续地且集成地将形成在选择栅极FLC上的绝缘膜SP形成在选择栅极FLC的整个侧表面处。因此，形成在选择栅极FLC的相应侧表面上方的绝缘膜SP被集成地形成并且彼此耦合。
步骤10中形成的绝缘膜SP的厚度与步骤9中的绝缘膜SP1的沉积膜厚度粗略一致，并且可以设置在例如约10至15nm。
之后，执行清洁处理，从而使半导体衬底SB的主表面经历净化处理。之后，如图20和图21所示，在半导体衬底SB的整个主表面上方，即在半导体衬底SB的主表面(表面)上方，在选择栅极SLG的表面(顶表面和侧表面)上方，以及在选择栅极FLC的表面(顶表面和侧表面)上方，形成用于存储器晶体管的栅极绝缘膜的绝缘膜MZ(图8的步骤11)。在步骤11中，以覆盖选择栅极SLG和选择栅极FLC的方式在半导体衬底SB上方形成绝缘膜MZ。
绝缘膜MZ是用于存储器晶体管的栅极绝缘膜的绝缘膜，并且是在其内部中具有电荷积累层(电荷积累部)的绝缘膜。绝缘膜MZ由具有绝缘膜MZ1、形成在绝缘膜MZ1上方的绝缘膜MZ2、以及形成在绝缘膜MZ2上方的绝缘膜MZ3的层压膜(层压绝缘膜)形成。本文中，绝缘膜MZ1和绝缘膜MZ3均可以由氧化硅膜(氧化膜)形成。绝缘膜MZ2可以由氮化硅膜(氮化膜)形成。
为了形成绝缘膜MZ，例如，首先通过热氧化方法形成由氧化硅膜形成的绝缘膜MZ1；之后，在绝缘膜MZ1上方，通过CVD方法沉积由氮化硅膜形成的绝缘膜MZ2；并且进一步，在绝缘膜MZ2上方，通过CVD方法或者热氧化方法、或者其两者形成由氧化硅膜形成的绝缘膜MZ3。作为热氧化方法，还可以使用ISSG(现场蒸气产生技术)氧化。因此，可以形成具有绝缘膜MZ1(氧化硅膜)、绝缘膜MZ2(氮化硅膜)、以及绝缘膜MZ3(氧化硅膜)的绝缘膜(层压绝缘膜)MZ。
绝缘膜MZ1的厚度可以设置在例如大约4到6nm。绝缘膜MZ2的厚度可以设置在例如大约6到8nm。绝缘膜MZ3的厚度可以设置在例如大约9到11nm。
绝缘膜MZ1形成在半导体衬底SB的衬底区域上方(硅表面上方)，但是不形成在元件隔离区域ST上方以及绝缘膜SP上方。即，作为绝缘膜MZ1的氧化硅膜形成在半导体衬底SB(p型阱PW)的位于不覆盖有选择栅极SLG和FLC其部分处的表面处，但是不形成在元件隔离区域ST上方，以及绝缘膜SP上方。当通过热氧化方法形成作为绝缘膜MZ1的氧化硅膜时是可观的。即，即便当执行用于形成绝缘膜MZ1的热氧化处理时，主要包括氧化硅的元件隔离区域ST以及主要包括氧化硅的绝缘膜SP也不会被氧化。为此，作为绝缘膜MZ1的氧化硅膜被形成在半导体衬底SB的衬底区域上方(硅表面上方)，但是不形成在元件隔离区域ST上方，以及绝缘膜SP上方。盖状绝缘膜CP主要由氮化硅膜形成。为此，绝缘膜MZ1还可以形成在盖状绝缘膜CP的顶表面上方。
为此，当在步骤11中形成绝缘膜MZ时，在形成的绝缘膜MZ中，形成在半导体衬底SB的衬底区域上方(硅表面上方)的其部分由具有绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2、以及绝缘膜MZ2上方的绝缘膜MZ3的层压膜(层压绝缘膜)形成。另一方面，在形成的绝缘膜MZ中，形成在元件隔离区域ST上方的部分以及形成在绝缘膜SP上方的部分不具有绝缘膜MZ1，并且均由绝缘膜MZ2、以及绝缘膜MZ2上方的绝缘膜MZ3的层压膜(层压绝缘膜)形成。
可选地，在绝缘膜MZ1形成步骤(热氧化步骤)中，绝缘膜SP可以在厚度上增加。步骤10中已经形成的阶段中的绝缘膜SP的厚度可以通过调节步骤9中的绝缘膜SP1的沉积膜厚度来控制。为此，步骤9中的绝缘膜SP1的沉积膜厚度可以如期地预先设置，使得在步骤11中已经形成绝缘膜MZ的步骤中，绝缘膜SP的厚度大于绝缘膜MZ1的厚度。因此，绝缘膜SP的厚度大于绝缘膜MZ1的厚度。因而，如图3所示，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2被设置为大于插入在半导体衬底SB(p型阱PW)和存储器栅电极MG之间的绝缘膜MZ的厚度T1(T1<T2)。
之后，如图22和图23所示，在半导体衬底SB的主表面(整个主表面)上方，即，在绝缘膜MZ上方，硅膜PS2被形成(沉积)为用于以覆盖选择栅极SLG和选择栅极FLC的方式形成存储器栅电极MG的导电膜(图8的步骤12)。
硅膜PS2由多晶硅膜形成，并且可以使用CVD方法等形成。硅膜PS2的膜厚度(沉积膜厚度)可以设置在例如大约50至100nm。根据随后形成的存储器栅电极的栅极长度的设计值设置硅膜PS2的沉积的膜厚度。为了描述，下面还可以：将硅膜PS2形成为无定型硅膜；之后，通过后续热处理，由无定型硅膜形成的硅膜PS2可以改变为由多晶硅膜形成的硅膜PS2。
在步骤12中，优选地形成硅膜PS2，使得在选择栅极SLG和选择栅极FLC之间的在分流区域1B中的Y方向是彼此邻近的区域被嵌入(填充)有硅膜PS2。
硅膜PS2通过沉积之后的离子注入而掺杂有n型杂质，或者通过在沉积期间沉积气体而掺杂有n型杂质，从而可以被形成为低阻抗掺杂的多晶硅膜。
之后，通过各向异性蚀刻技术，回蚀刻(蚀刻、干蚀刻、或者各向异性蚀刻)硅膜PS2(图8的步骤13)。
在步骤13中，通过硅膜PS2的沉积膜厚度各向异性地蚀刻(回蚀刻)硅膜PS2。因此，硅膜PS2经由绝缘膜SP和MZ遗留在选择栅极SLG和选择栅极FLC的每个侧表面上方的侧壁间隔件形状中，并且硅膜PS2的部分遗留在选择栅极FLC和选择栅极SLG之间，并且其他区域中的硅膜PS2被移除。因此，如图24和图25所示，存储器栅电极MG经由绝缘膜SP和绝缘膜MZ被形成在选择栅极SLG和选择栅极FLC的每个侧表面(侧壁)上方。存储器栅电极MG经由绝缘膜SP和MZ由遗留在选择栅极SLG和选择栅极FLC的每个侧表面上方的侧壁间隔件形状中的硅膜PS2以及遗留在选择栅极FLC和选择栅极SLG之间的硅膜PS2形成。存储器栅电极MG以邻近选择栅极SLG或者选择栅极FLC的方式经由绝缘膜SP和MZ形成在绝缘膜MZ上方。
然而，在步骤13的已经执行回蚀刻的阶段中，以在平面图中围绕选择栅极SLG和选择栅极FLC的外周的方式持续地并且集成地形成存储器栅电极MG。即，在步骤13的已经执行回蚀刻步骤的阶段中，形成的存储器栅电极MG集成地具有围绕选择栅极SLG的外周的部分、围绕选择栅极FLC的外周的部分、以及填充平面图中的选择栅极FLC和选择栅极SLG之间的空间的部分。为此，在步骤13的已经执行回蚀刻步骤的阶段中，存储器栅电极MG并不形成在选择栅极SLG的相对侧表面(S1和S2)中的一者处，而是形成在两者处。
在步骤12中，硅膜PS2被形成为使得位于选择栅极FLC和选择栅极SLG之间的在分流区域1B中的Y方向中彼此邻近的区域被嵌入(填充)有硅膜PS2。之后，在步骤13中，以不完全移除硅膜PS2但是部分地遗留选择栅极FLC和选择栅极SLG之间的硅膜PS2(在分流区域1B中的Y方向中彼此邻近)的方式回蚀刻硅膜PS2。为此，当执行步骤13的回蚀刻步骤时，在分流区域1B中的Y方向中彼此邻近的选择栅极FLC和选择栅极SLG之间，硅膜PS2的一部分被遗留作为存储器栅电极MG的一部分。当执行步骤13的回蚀刻步骤时，露出区域中不覆盖有存储器栅电极MG的绝缘膜MZ。
之后，如图26和图27所示，在其相对侧形成的存储器栅电极的选择栅极SLG的一侧上的存储器栅电极MG(具体地，邻近选择栅极SLG S2的侧表面S2的存储器栅电极MG)被移除(图8的步骤14)。即，在步骤14中，选择性地移除经由绝缘膜SP和MZ在选择栅极SLG的侧表面S2上方形成的其部分处的存储器栅电极MG。
可以按如下方式具体执行步骤14。即，首先，使用光刻技术，在半导体衬底SB上方形成光刻胶图案(未示出)。光刻胶图案覆盖邻近选择栅极SLG的侧表面S1的存储器栅电极MG以及邻近选择栅极SLG的侧表面S2的存储器栅电极MG。之后，通过使用光刻胶图案作为蚀刻掩膜进行干蚀刻，移除从光刻胶图案露出的其部分处的存储器栅电极MG。通过蚀刻，选择性地移除邻近选择栅极SLG的侧表面S2的存储器栅电极MG。另一方面，邻近选择栅极SLG的侧表面S1的存储器栅电极MG已经被光刻胶图案覆盖，因而不需蚀刻而被遗留。即，选择性地蚀刻和移除经由绝缘膜SP和MZ在选择栅极SLG的侧表面S2上方形成的其部分处的存储器栅电极MG。经由绝缘膜SP和MZ形成在选择栅极SLG的侧表面S1的上方的存储器栅电极MG、经由绝缘膜SP和MZ形成在选择栅极FLC的侧表面上方的其部分处的存储器栅电极MG、以及形成在选择栅极FLC和选择栅极SLG之间的其部分处的存储器栅电极MG已经被覆盖有光刻图案，因而不需蚀刻而被遗留。之后，移除光刻胶图案。
执行步骤14。因此，存储器栅电极MG不形成为邻近选择栅极SLG的侧表面S2(侧表面S2上方)，并且被集成地形成在选择栅极SLG的侧表面S1上方、选择栅极FLC的侧表面上方、以及选择栅极FLC和选择栅极SLG之间。即，在执行步骤14之后的存储器栅电极MG集成地具有经由绝缘膜SP和MZ在选择栅极SLG的侧表面S1上方的侧壁间隔件形状中形成的部分、经由绝缘膜SP和MZ在选择栅极FLC的侧表面上方的侧壁间隔件形状中形成的部分、以及填充选择栅极FLC和选择栅极SLG之间的区域的部分。因而，在执行步骤14之后，存储器栅电极MG被形成为不在选择栅极SLG的相对侧表面S1和S2两者上方，而是在其中一者上(本文中，侧表面S1)。
之后，如图28和图29所示，通过蚀刻(例如，湿蚀刻)移除形成露出而不覆盖有存储器栅电极MG的绝缘膜MZ的绝缘膜MZ3和MZ2的部分(图8的步骤15)。在该步骤中，在绝缘膜MZ3和MZ2中，位于存储器栅电极MG下方的部分、位于存储器栅电极MG和选择栅极SLG之间的部分、以及位于存储器栅电极MG和选择栅极FLC之间的部分不被移除而被遗留。其他区域中的绝缘膜MZ3和MZ2被移除。
在步骤15中，首先，执行用于移除绝缘膜MZ3的蚀刻步骤。之后，执行用于移除绝缘膜MZ2的蚀刻步骤。在用于移除绝缘膜MZ3的蚀刻步骤中，在蚀刻条件下执行蚀刻，使得绝缘膜MZ2比绝缘膜MZ3更容易地被蚀刻。因此，选择性地蚀刻露出的绝缘膜MZ3，并且使得绝缘膜MZ2用作蚀刻停止膜。在用于移除绝缘膜MZ2的蚀刻步骤中，在蚀刻条件下执行蚀刻，使得绝缘膜MZ1和绝缘膜SP比绝缘膜MZ2更容易地被蚀刻。因此，选择性地蚀刻露出的绝缘膜MZ2，并且绝缘膜MZ1和绝缘膜SP均允许用作蚀刻停止膜。
与本实施例不同，当绝缘膜MZ1进一步试图在绝缘膜MZ2的蚀刻步骤之后通过蚀刻进行移除时，绝缘膜SP还可以一起被移除。当绝缘膜MZ1和绝缘膜SP由相同材料(这里，氧化硅)形成时，这是特别显著的。然而，在本实施例中，不移除绝缘膜SP且遗留绝缘膜SP是很重要的。为此，在步骤15中，在绝缘膜MZ2的蚀刻步骤之后，不执行绝缘膜MZ1的蚀刻步骤。因此，不移除而遗留绝缘膜MZ1。因此，可以精确地避免绝缘膜SP在步骤15中被蚀刻和移除。
然后，如图30所示，使用离子注入方法等形成n-型半导体区域(杂质扩散层)EX1和EX2(图8的步骤16)。
在步骤16中，使用选择栅极SLG、绝缘膜SP、以及存储器栅电极MG作为掩膜(离子注入抑制掩膜)将诸如砷(As)或磷(P)的n型杂质离子注入到半导体衬底SB(p型阱PW)中。因此，可以形成n-型半导体区域EX1和EX2。
在该步骤中，n-型半导体区域EX1被形成为与存储器单元区域1A中的存储器栅电极MG的侧表面S4自对准。这是由于如下：存储器栅电极MG用作掩膜(离子注入抑制掩膜)；因此，形成n-型半导体区域EX1。然而，n-型半导体区域EX2被形成为与存储器单元区域1A中的选择栅极SLG的侧表面S2上方的绝缘膜SP的侧表面(与选择栅极SLG接触的与其一侧相对的侧表面)自对准。这是由于如下：选择栅极SLG的侧表面S2上方的选择栅极SLG和绝缘膜SP用作掩膜(离子注入抑制掩膜)；因此，形成n-型半导体区域EX2。n-型半导体区域EX1和n-型半导体区域EX2均可以用作形成在存储器单元区域1A中的存储器单元的源极/漏极区域(源极或漏极区域)的一部分。可以通过相同的离子注入步骤形成n-型半导体区域EX1和n-型半导体区域EX2，但是还可以通过不同的离子注入步骤来形成。
随附地，在分流区域1B中整个地形成元件隔离区域ST。为此，n-型半导体区域EX1和EX2不形成在分流区域1B中。因而，没有示出已经执行步骤16的阶段处的分流区域1B。
然后，如图31和图32所示，以覆盖选择栅极SLG、选择栅极FLC、绝缘膜SP、绝缘膜MZ1、和存储器栅电极MG的方式在半导体衬底SB的主表面(整个主表面)上方形成绝缘膜SW1(图8的步骤17)。绝缘膜SW1是用于形成侧壁间隔件SW的绝缘膜。绝缘膜SW1由氧化硅膜、氮化硅膜、或者其层压膜形成，并且可以使用CVD方法等形成。
之后，如图33和图34所示，各向异性地蚀刻(回蚀刻)绝缘膜SW1。因此，侧壁间隔件SW被形成在选择栅极SLG的侧表面上方，并且在存储器栅电极MG的侧表面上方(图8的步骤18)。
具体地，在步骤18中，绝缘膜SW1被各向异性地蚀刻(回蚀刻)。因此，绝缘膜SW1被选择性地遗留在选择栅极SLG的侧表面上方，以及在存储器栅电极MG的侧表面上方，并且绝缘膜SW1的其他部分被移除。遗留在选择栅极SLG的侧表面上方以及存储器栅电极MG的侧表面上方的绝缘膜SW1形成侧壁间隔件SW作为侧壁绝缘膜。
随附地，侧壁间隔件SW被形成在经由选择栅极SLG的侧表面S1和S2的绝缘膜SP和MZ与选择栅电极MG邻近的与其一侧相对的选择栅极SLG的侧表面S2处、或者经由存储器栅电极MG的侧表面S3和S4的绝缘膜SP和MZ与选择栅极SLG邻近的与其一侧相对的存储器栅电极MG的侧表面S4处。换言之，侧壁间隔件SW被形成在经由绝缘膜SP和MZ与存储器栅电极MG邻近的其一侧上的选择栅极SLG的侧表面上方、以及经由绝缘膜SP和MZ与选择栅极SLG和FLC邻近的其一侧上的存储器栅电极MG的侧表面上方。为此，侧壁间隔件SW被形成在存储器栅电极MG的侧表面S4上方、以及选择栅极SLG的侧表面S2上方。然而，对于经由绝缘膜SP和MZ在选择栅极FLC的侧表面上方形成的其一部分的、经由绝缘膜SP和MZ的与选择栅极FLC邻近的与其一侧相对的侧表面上方的存储器栅电极MG，形成侧壁间隔件SW。然而，绝缘膜SP已经在选择栅极SLG的侧表面S2上方形成。因而，侧壁间隔件SW经由绝缘膜SP形成在选择栅极SLG的侧表面S2上方。在平面图中，通过存储器栅电极MG围绕选择栅极FLC的外周。为此，侧壁间隔件SW不形成在选择栅极FLC的侧表面上方。
通过用于各向异性地蚀刻绝缘膜SW1的蚀刻步骤以及在步骤18中形成侧壁间隔件SW，或者后续的蚀刻，可以移除绝缘膜MZ1的露出部分。在该步骤中，在绝缘膜MZ1中，位于存储器栅电极MG和半导体衬底SB之间的部分、位于侧壁间隔件SW和半导体衬底SB之间的部分、位于存储器栅电极MG和选择栅极SLG之间的部分、以及位于存储器栅电极MG和选择栅极FLC之间的部分不被移除而被遗留，并且其他区域中的绝缘膜MZ1的部分被移除。
在执行步骤18之后，绝缘膜MZ被插入在存储器栅电极MG和半导体衬底SB(p型阱PW)之间、存储器栅电极MG和元件隔离区域ST之间、存储器栅电极MG和选择栅极SLG之间、以及存储器栅电极MG和选择栅极FLC之间。绝缘膜MZ在紧靠存储器栅电极MG下方的区域、存储器栅电极MG和选择栅极SLG之间的区域、以及存储器栅电极MG和选择栅极FLC之间的区域上方连续地延伸。随附地，绝缘膜MZ的绝缘膜MZ1在存储器栅电极MG和半导体衬底SB(p型阱PW)之间、以及侧壁间隔件SW与半导体衬底SB(p型阱PW)之间延伸。然而，绝缘膜MZ1不形成在存储器栅电极MG和元件隔离区域ST之间、存储器栅电极MG与选择栅极SLG之间、以及存储器栅电极MG与选择栅极FLC之间。这是因为绝缘膜MZ1在绝缘膜MZ1的形成步骤中已经不形成在元件隔离区域ST上方以及绝缘膜SP上方。
之后，如图35所示，使用离子注入方法等形成n+型半导体区域(杂质扩散层)SD1和SD2(图8的步骤19)。
在步骤19中，使用选择栅极SLG、绝缘膜SP、存储器栅电极MG以及侧壁间隔件SW作为掩膜(离子注入抑制掩膜)将诸如砷(As)或磷(P)的n型杂质离子注入到半导体衬底SB(p型阱PW)中。因此，可以形成n+型半导体区域SD1和SD2。
在该步骤中，n+型半导体区域SD1与侧壁间隔件SW自对准地形成在存储器单元区域1A中的存储器栅电极MG的侧表面上方。这是由于：存储器栅电极MG的侧表面上方的存储器栅电极MG和侧壁间隔件SW用作掩膜(离子注入抑制掩膜)；因此，形成n+型半导体区域SD1。然而，n+型半导体区域SD2与侧壁间隔件SW自对准地经由存储器单元区域1A中的绝缘膜SP形成在选择栅极SLG的侧表面上方。这是由于：经由绝缘膜SP形成在选择栅极SLG的侧表面上方的侧壁间隔件SW以及其间的绝缘膜SP用作掩膜(离子注入抑制掩膜)；因此，形成n+型半导体区域SD2。因此，形成LDD结构。可以通过相同离子注入步骤形成n+型半导体区域SD1和n+型半导体区域SD2，但是可以通过不同的离子注入步骤来形成。
随附地，在整个分流区域1B中形成元件隔离区域ST。为此，n+型半导体区域SD1和SD2不形成在分流区域1B中。因而，未示出已经执行步骤19的步骤处的分流区域1B。
为此，n-型半导体区域EX1和具有更高杂质浓度的n+型半导体区域SD1形成用作存储器晶体管的源极区域的n型半导体区域MS。n-型半导体区域EX2和具有更高杂质浓度的n+型半导体区域SD2形成用作控制晶体管的漏极区域的n型半导体区域MD。
之后，执行活化退火(activation annealing)，其是用于活化掺杂进入源极和漏极的半导体区域(n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2)的杂质的热处理(图8的步骤20)。
以这种方式，非易失性存储器的存储器单元被形成在存储器单元区域1A中。
之后，形成金属硅化物层SL(图8的步骤21)。
可以通过执行所谓的自对准硅化物(Salicide，自对准硅化物技术)形成金属硅化物层SL。具体地，可以按如下方式形成金属硅化物SL。
即，首先，在包含在n+型半导体区域SD1和SD2的顶表面上方的半导体衬底SB的整个主表面上方，以覆盖选择栅极SLG和FLC、存储器栅电极MG和侧壁间隔件SW的方式形成用于形成金属硅化物层SL的金属膜。金属膜由例如钴(Co)膜、镍(Ni)膜、或镍铂合金膜形成，并且可以使用溅射方法等形成。然后，使半导体衬底SB经历热处理。因此，接触部SGa的n+型半导体区域SD1和SD2、存储器栅电极MG、以及选择栅电极SG的相应上层部分(表面层部分)被允许与用于形成金属硅化物层SL的金属膜反应。因而，如图36和图37所示，金属硅化物层SL被形成在接触部SGa的n+型半导体区域SD1和SD2、存储器栅电极MG、以及选择栅电极SG的每个顶部处。之后，金属膜的未反应部分通过湿蚀刻等被移除。图36和图37均示出了该阶段下的截面图。此外，在移除金属膜的未反应部分之后，还可以进一步执行热处理。金属硅化物层SL由硅化钴层、硅化镍层、铂掺杂的硅化镍层等形成。
之后，如图38和图39所示，在半导体衬底SB的整个主表面上方，以覆盖选择栅极SLG、选择栅极FLC、存储器栅电极MG和侧壁间隔件SW的方式将层间绝缘膜IL1形成(沉积)为绝缘膜。
层间绝缘膜IL1由氧化膜的单膜、氮化硅膜和形成在氮化硅膜上方比氮化硅膜厚的氧化硅膜的层压膜等形成，并且可以使用例如CVD方法形成。在形成层间绝缘膜IL1之后，如果需要，使用CMP(化学气相沉积)方法等，平坦化层间绝缘膜IL1的顶表面。
之后，将形成在沉积绝缘膜IL1上方的使用光刻方法形成的光刻胶图案(未示出)用作蚀刻掩膜，来干蚀刻层间绝缘膜IL1。因此，接触孔(开口或通孔)CT形成在层间绝缘膜IL1中。
之后，由钨(W)等形成的导电插塞P1、P2、P3、和P4被分别形成为接触孔CT中的耦合导电部。
为了在例如包含每个接触孔CT的内部的层间绝缘膜IL1上方(底部和侧壁上方)形成插塞P1、P2、P3、和P4，势垒导体膜被形成。势垒导体膜由例如钛膜、氮化钛膜、或其层压膜形成。之后，在势垒导体膜上方，以填充接触孔CT的方式形成由钨膜等形成的主导体膜。之后，通过CMP方法、回蚀刻方法等移除层间绝缘膜IL1上方的势垒导体膜和主导体膜的不需要的部分。因此，可以形成插塞P1、P2、P3、和P4。随附地，为了简化附图，在图38和图39中，集成地示出形成每个插塞P1、P2、P3和P4的势垒导体膜和主导体膜(钨膜)。
每个接触孔CT以及嵌入在其中的插塞(P1、P2、P3、或P4)被形成在n+型半导体区域SD1上方、n+型半导体区域SD2上方、存储器栅电极MG上方、或者选择栅电极SG的接触部SGa上方。形成在n+型半导体区域SD1上方的插塞P1与n+型半导体区域SD1电耦合；以及形成在n+型半导体区域SD2上方的插塞P2与n+型半导体区域SD2电耦合。然而，形成在存储器栅电极MG上方的插塞P3与存储器栅电极MG电耦合。此外，形成在选择栅电极SG的接触部SGa上方的插塞P4与选择栅电极SG的接触部SGa电耦合，从而与选择栅电极SG电耦合。
之后，在包含嵌入其中的插塞(P1、P2、P3、和P4)的层间绝缘膜IL1的上方，形成作为第一层线缆的线缆M1。下文将描述使用大马士革技术(这里，单大马士革技术)形成线缆M1的情况。
首先，如图1和图2所示，在包含嵌入其中的插塞(P1、P2、P3、和P4)的层间绝缘膜IL1上方，形成绝缘膜IL2。绝缘膜IL2还可以由多个绝缘膜的层压膜形成。之后，通过干蚀刻，使用光刻胶图案(未示出)作为蚀刻掩膜，线缆沟槽(用于线缆的沟槽)被形成在绝缘膜IL2的前述区域。之后，在包含线缆沟槽的底部和侧壁的绝缘膜IL2上方，形成势垒导体膜。势垒导体膜由例如氮化钛膜、钛膜、氮化钽膜等形成。之后，通过CVD方法、溅射方法等，在势垒导体膜上方形成铜晶种层。此外，使用电度方法等，在晶种层上方形成铜镀膜。铜镀膜填充线缆沟槽的内部。之后，通过CMP方法移除主要导体膜的部分(铜镀膜和晶种层)、以及线缆沟槽的其他区域中的势垒导体膜。这导致了形成包含嵌入线缆沟槽的铜的第一层线缆M1作为主导电材料。在图1和图2中，用于简化附图，线缆M1被示出为集成形式的势垒导体膜、晶种层、以及铜镀膜。
经由插塞(P1、P2、P3、或P4)，线缆M1与存储器晶体管的源极区域(半导体区域MS)、选择晶体管的漏极区域(半导体区域MD)、选择栅电极SG、存储器栅电极MG等电耦合。之后，通过双大马士革方法等形成第二或更高层的线缆，但在本文中不示出和描述。可选地，线缆M1和更高层的线缆不限于大马士革线缆，并且还可以通过图案化每条线缆的导体膜形成，并且每个均可以形成为例如钨线缆或铝线缆。
按照针对此点描述的方式，制造本实施例的半导体器件。
<关于主要特征和效果>
本实施例的半导体器件是包含非易失性存储器的半导体器件。半导体器件具有半导体衬底SB、形成在半导体衬底SB上方的选择栅电极SG(第一栅电极)、形成在选择栅电极SG的侧表面S1(第一侧表面)上方的绝缘膜SP(第一侧壁绝缘膜)、以及形成在与其侧表面S1相对的选择栅电极SG的侧表面S2(第二侧表面)上方的绝缘膜SP(第二侧壁绝缘膜)。半导体器件进一步具有：存储器栅电极MG(第二栅电极)，其形成在选择栅电极SG的侧表面S1侧上，并且在半导体衬底SB上方与选择栅电极SG一起延伸；绝缘膜GF(第一栅极绝缘膜)，形成在选择栅电极SG和半导体衬底SB之间；以及绝缘膜MZ(第二栅极绝缘膜)，具有形成在存储器栅电极MG和半导体衬底SB之间的电荷积累部。半导体器件进一步具有经由绝缘膜SP在选择栅电极SG的侧表面S2上方形成的侧壁间隔件SW(第一侧壁间隔件)、以及形成在与邻近选择栅电极SG的其一侧相对的存储器栅电极MG的侧表面S4(第三侧表面)上方的侧壁间隔件SW(第二侧壁间隔件)。绝缘膜MZ(第二栅极绝缘膜)形成在半导体衬底SB和存储器栅电极MG之间，以及选择栅电极SG和存储器栅电极MG之间。选择栅电极SG和存储器栅电极MG经由绝缘膜SP(第一侧壁绝缘膜)和绝缘膜MZ(第二栅极绝缘膜)而彼此邻近。在选择栅电极SG和存储器栅电极MG之间，绝缘膜SP(第一侧壁绝缘膜)位于选择栅电极SG侧上，以及绝缘膜MZ(第二栅极绝缘膜)位于存储器栅电极MG侧上。绝缘膜SP(第一侧表面绝缘膜)不形成在存储器栅电极MG下方。选择栅电极SG的侧表面S1上方的绝缘膜SP(第一侧壁绝缘膜)以及侧表面S2上方的绝缘膜SP(第二侧壁绝缘膜)被集成地形成。之后，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP(第一侧壁绝缘膜)和绝缘膜MZ(第二侧壁绝缘膜)的总的厚度T2(第二厚度)大于插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ(第二栅极绝缘膜)的厚度T1(第一厚度)。
本实施例的一个主要特征在于，侧壁绝缘膜的绝缘膜SP被提供在选择栅电极SG的侧表面S1和S2上方。绝缘膜SP被形成为位于选择栅电极SG的每个侧表面上方的侧壁绝缘膜，因而被插入在选择栅电极SG和存储器栅电极MG之间，但是不形成在存储器栅电极MG下方。即，绝缘膜SP在选择栅电极SG和存储器栅电极MG之间延伸，但是不在存储器栅电极MG和半导体衬底SB之间延伸。另一方面，绝缘膜MZ形成在半导体衬底SB和存储器栅电极MG之间、以及选择栅电极SG和存储器栅电极MG之间的上方。
本实施例的另一主要特征在于，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2(第二厚度)大于插入在半导体衬底SB(p型阱PW)和存储器栅电极MG之间的绝缘膜MZ的厚度T1(第一厚度)(T1<T2)。厚度T1和T2在图3中示出。
选择栅电极SG和存储器栅电极MG与插入其中的绝缘膜(本文中，绝缘膜SP和绝缘膜MZ)彼此邻近。为此，为了增加选择栅电极SG和存储器栅电极MG之间的击穿电压，增加插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜(这里，绝缘膜SP和绝缘膜MZ)的厚度是有效的。
与本实施例不同，假设侧壁绝缘膜的绝缘膜SP不形成在选择栅电极SG的侧表面S1上方。在这种情况下，在选择栅电极SG和存储器栅电极MG之间，不存在绝缘膜SP，而仅插入绝缘膜MZ。在这种情况下，为了增加选择栅电极SG和存储器栅电极MG之间的击穿电压，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ的厚度被增加。这还导致插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度的增加。这使非易失性存储器的操作有效。即，在考虑非易失性存储器的操作时，插入在半导体衬底SB和存储器栅电极MG之间的厚度被设置在最优厚度。这还必要地指定了插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ的厚度。为此，为了增加选择栅电极SG和存储器栅电极MG之间的击穿电压，增加选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ的厚度是比较困难的。
相反地，在本实施例中，绝缘膜SP被形成为位于选择栅电极SG的侧表面上方的侧壁绝缘膜，因而插入在选择栅电极SG和存储器栅电极MG之间，但是不形成在存储器栅电极MG下方。为此，即便当插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜的厚度增加，也不影响插入在存储器栅电极MG与半导体衬底SB之间的绝缘膜(这里，绝缘膜MZ)的厚度。即，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP的厚度可以独立于插入在存储器栅电极MG和半导体衬底SB之间的绝缘膜MZ的厚度而控制。换言之，即便当插入在存储器栅电极MG与半导体衬底SB之间的绝缘膜MZ的厚度不增加，仍可以增加插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP的厚度。为此，绝缘膜SP被形成为在选择栅电极SG的侧表面S1上方的侧壁绝缘膜。因此，调节绝缘膜SP的厚度。因此，即便当插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度T1不增加，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2可以增加。
因此，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2可以被设置为大于插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度T1(T1<T2)。使用这种配置，对于插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度T1，在确保非易失性存储器的操作的最后厚度的同时，增加插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2。这可以增加选择栅电极SG和存储器栅电极MG之间的击穿电压。因此，可以改进具有非易失性存储器的半导体器件的形成。此外，可以改进具有非易失性存储器的半导体器件的可靠性。
此外，使用用于擦除方法的FN方法还可以提供改进保持特性(电荷保持特性)的效果。
即，当FN方法用于擦除方法时，空穴倾向于被注入插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ中。当空穴被注入到插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ中时，在绝缘膜MZ中，注入有用于写入的电子的位置以及注入有用于擦除的空穴的位置未对准。因而，空穴被遗留在插入在选择栅电极SG和存储器栅电极SG之间的绝缘膜MZ中。这会降低保持特性。
相反地，在本实施例中，如上所述，侧壁绝缘膜的绝缘膜SP被提供在选择栅电极SG的侧表面S1上方。因此，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2大于插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度T1(T1<T2)。插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜(这里，绝缘膜SP和绝缘膜MZ)的厚度增加。这导致将在FN方法的擦除操作期间被施加至插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜的电场的减小。这起作用，从而抑制空穴被注入插入在选择栅电极SG和存储器栅电极MG之间的现象。为此，在本实施例中，绝缘膜SP的提供增加了插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2(T1<T2)。因此，其可以在FN方法的擦除操作期间抑制空穴被注入插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜MZ中的现象的发生。这可以在FN方法用于擦除方法时产生改进保持特性的效果。因此，可以改进具有非易失性存储器的半导体器件的性能。此外，可以改进具有非易失性存储器的半导体器件的可靠性。
换言之，在本实施例中，绝缘膜SP的提供增加了插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2(T1<T2)。因此，其可以改进选择栅电极SG和存储器栅电极MG之间的击穿电压。这个效果可以不依赖于擦除方法而获得。此外，当FN方法用于擦除方法时，还可以获取改进保持特性的效果。
此外，在本实施例中，侧壁绝缘膜的绝缘膜SP不仅形成在选择栅电极SG的侧表面S1上方，还形成在与侧表面S1相对的选择栅电极SG的侧表面S2上方。位于选择栅电极SG的侧表面S1上方的绝缘膜SP以及侧表面S2上方的绝缘膜被集成地形成。之后，侧壁间隔件SW经由绝缘膜SP被形成在选择栅电极SG的侧表面S2上方。
为此，形成LDD结构的源极/漏极区域(这里，漏极的半导体区域MD)的低浓度半导体区域(这里，n-型半导体区域EX2)(提供为邻近紧邻选择栅电极SG的下方的沟道形成区域)可以按如下方式形成：执行离子注入，其中侧壁绝缘膜的绝缘膜SP被形成在选择栅电极SG的侧表面S2上方。即，形成LDD结构的源极/漏极区域(这里，漏极的半导体区域MD)的低浓度半导体区域(这里，n-型半导体区域EX2)可以与选择栅电极SG的侧表面S2上方的绝缘膜SP自对准地形成。为此，形成在半导体衬底SB(p型阱PW)中紧靠选择栅电极SG下方的沟道形成区域、以及形成与之邻近的LDD结构的源极/漏极区域(这里，漏极的半导体区域MD)的低浓度半导体区域(这里，n-型半导体区域EX2)被抑制而不彼此重叠。这可以抑制选择栅电极SG的短沟道效应。因此，可以改进具有非易失性存储器的半导体器件的性能。此外，可以改进具有非易失性存储器的半导体器件的可靠性。此外，可以降低非易失性存储器的存储器单元的尺寸，其可以减少半导体器件的面积。
然而，插入在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的其一部分处的绝缘膜MZ(第二栅极绝缘膜)具有半导体衬底SB(p型阱PW)上方的绝缘膜MZ1(第一绝缘膜)、绝缘膜MZ1上方的绝缘膜MZ2(第二绝缘膜)、以及绝缘膜MZ2上方的绝缘膜MZ3(第三绝缘膜)。绝缘膜MZ2用作电荷积累部。之后，绝缘膜MZ1和绝缘膜MZ3的相应带隙大于绝缘膜MZ2的带隙。因此，绝缘膜MZ2可以精确地用作电荷积累部。绝缘膜MZ1和绝缘膜MZ3均可以精确地用作电荷阻止层。
然而，绝缘膜SP(第一侧壁绝缘膜和第二侧壁绝缘膜)的每个带隙均优选地大于绝缘膜MZ2的带隙。当绝缘膜SP的带隙大于绝缘膜MZ2的带隙时，绝缘膜SP还可以用作电荷阻挡层。为此，其变为可以更精确地抑制或避免注入或积累在绝缘膜MZ2中的电荷穿过绝缘膜SP并且去往选择栅电极SG侧。为此，绝缘膜SP更为优选地由与用作电荷阻挡层的绝缘膜MZ1相同的材料形成。因此，作为绝缘膜MZ1和绝缘膜SP的材料，可以分别优选地使用氧化硅。
本实施例的半导体器件还进一步具有如下特征。
即，在半导体衬底SB上方，选择栅电极FC(虚设栅电极)被形成为与选择栅电极SG隔离。选择栅电极FC被布置在面对选择栅电极SG的侧表面S1的一侧上。在选择栅电极FC的侧表面(侧壁)上方，形成绝缘膜SP(第三侧壁绝缘膜)。绝缘膜SP(第三侧壁绝缘膜)还形成在选择栅电极FC的面对选择栅电极SG的侧表面(第四侧表面)上方。之后，存储器栅电极MG被形成在选择栅电极SG和选择栅电极FC之间的区域中，还形成在选择栅电极FC周围。绝缘膜SP(第三侧壁绝缘膜)和绝缘膜MZ被插入在选择栅电极FC和存储器栅电极MG之间。绝缘膜SP(第三侧壁绝缘膜)不形成在存储器栅电极MG下方。
如上所述，选择栅电极FC被提供为与选择栅电极SG隔离，并且存储器栅电极MG还被形成在选择栅电极FC周围。因此，插塞P3变为更容易与存储器栅电极MG耦合。然而，当选择栅电极FC被提供为与选择栅电极SG隔离并且存储器栅电极MG还形成在选择栅电极FC的周围时，存储器栅电极MG还需要被形成在选择栅电极FC与选择栅电极SB之间。这是由于如下原因：当存储器栅电极MG不形成在选择栅电极FC和选择栅电极SG之间时，形成在选择栅电极FC周围的其一部分处的存储器栅电极MG可以不与在半导体衬底SB上方延伸的其一部分处的存储器栅电极MG(同时经由绝缘膜MZ和SP低阻抗地邻近选择栅电极SG)，并且可以至少不与之电耦合。这导致存储器栅电极MG的不连接。为此，存储器栅电极MG还需要确定地形成在选择栅电极FC和选择栅电极SG之间。
还为了确定地在选择栅电极FC和选择栅电极SG之间形成存储器栅电极MG，有效地减小图21中示出的宽度W1。这里，宽度W1对应于存储器栅电极MG嵌入在选择栅电极FC和选择栅电极SG之间的区域的宽度(Y方向上的宽度)。具体地，宽度W1对应于选择栅电极FC的侧表面与绝缘膜MZ的表面上方的绝缘膜MZ的表面与彼此面对的选择栅电极FC和选择栅电极SG之间的选择栅电极SG的侧表面上方的绝缘膜MZ的表面之间的距离。
当宽度W1较大时，当在步骤12中形成硅膜PS2时，彼此面对的选择栅电极FC和选择栅电极SG之间的区域不填充有硅膜PS2。当在步骤13中回蚀刻硅膜PS2时，硅膜PS2可能不充分地遗留在彼此面对的选择栅电极FC和选择栅电极SG之间。这导致存储器栅电极MG变为不容易形成在选择栅电极FC和选择栅电极SG之间。
相反地，在本实施例中，绝缘膜SP被提供为选择栅极SLG(选择栅电极SG)的侧表面S1上方的侧壁绝缘膜，并且进一步，绝缘膜SP还被提供为选择栅极FLC(选择栅电极FC)的侧表面上方的侧壁绝缘膜。因此，图21中示出的宽度W1可以减少与不提供绝缘膜SP的情况相比较的大小。在本实施例中，提供绝缘膜SP可以减少图21中示出的宽度W1。为此，可以在选择栅电极FC和选择栅电极SG之间更为精确地形成存储器栅电极MG。即，图21中示出的宽度W1可以减少等效于提供的绝缘膜SP的长度。为此，当绝缘膜PS2形成在步骤12中时，彼此面对的选择栅电极FC与选择栅电极SG之间的区域变为更容易填充有硅膜PS2。因而，当在步骤13中回蚀刻硅膜PS2时，可以在彼此面对的选择栅电极FC和选择栅电极SG之间充分地遗留硅膜PS2。因此，可以在选择栅电极FC和选择栅电极SG之间更为精确地形成存储器栅电极MG。
为此，在本实施例中，通过提供绝缘膜SP，可以在选择栅电极FC和选择栅电极SG之间更为精确地形成存储器栅电极MG。因此，即便当选择栅电极FC被提供为与选择栅电极SG隔离时，仍可能更为精确地避免存储器栅电极MG的不连接。因此，可以改进半导体器件的可靠性。此外，可以改进半导体器件的制造产量。此外，可以更为容易地控制半导体器件的制造步骤。
第二实施例
图40至图53均是制造步骤期间本第二实施例的半导体器件的主要部分截面图。在图40至图53中，图40、图42、图44、图46、图48、图50、和图52均示出了存储器单元区域1A的主要部分截面图，并且具体地均示出了沿图4的线A-A的位置处的截面图(即，对应于图1的截面图)。此外，在图40至图53中，图41、图43、图45、图47、图49、图51、和图53均示出了分流区域1B的主要部分截面图，并且具体地均示出了沿图4的线B-B的位置处的截面图(即，对应于图2的截面图)
本第二实施例的半导体器件的制造步骤与第一实施例的步骤相同，直到执行步骤21(金属硅化物层SL形成步骤)以获取图36和图37的结构，因而，在本文中，省略了对其重复的描述。
在本第二实施例中，执行步骤21(金属硅化物层SL形成步骤)以获取图36和图37的结构。之后，如图40和图41所示，在整个半导体衬底SB的主表面上方，层间绝缘膜IL3以覆盖选择栅极SLG、选择栅极FLC、存储器栅电极MG、以及侧壁间隔件SW的方式被形成(沉积)为绝缘膜。作为层间绝缘膜IL3，可以使用与层间绝缘膜IL1相同的绝缘膜。
之后，如图42和图43所示，使用CMP方法等抛光层间绝缘膜IL3的顶表面。通过抛光步骤，露出选择栅电极SG、存储器栅电极MG、和选择栅电极FC的相应顶表面。当盖状绝缘膜CP已经形成在选择栅电极SG上方、并且盖状绝缘膜CP1已经形成在选择栅电极FC上方时，盖状绝缘膜CP和CP1还可以通过该抛光步骤被移除。因此，露出选择栅电极SG、存储器栅电极MG、和选择栅电极FC的相应顶表面。即，在该抛光步骤中，对层间绝缘膜IL3、盖状绝缘膜CP和CP1、侧壁间隔件SW、以及绝缘膜SP和MZ进行抛光，直到露出选择栅电极SG、存储器栅电极MG、和选择栅电极FC的相应顶表面。
之后，如图44和图45所示，蚀刻和移除选择栅电极SG、存储器栅电极MG、和选择栅电极FC。蚀刻步骤在后文中被称为“图44和图45的蚀刻步骤”。
在图44和图45的蚀刻步骤中，优选地在使层间绝缘膜IL3、侧壁间隔件SW、绝缘膜SP、绝缘膜MZ、和绝缘膜GF与选择栅电极SG、存储器栅电极MG、和选择栅电极FC相比更不容易被蚀刻的条件下执行蚀刻。即，优选地在层间绝缘膜IL3、侧壁间隔件SW、绝缘膜SP、绝缘膜MZ、和绝缘膜GF的相应蚀刻率比选择栅电极SG、存储器栅电极MG、和选择栅电极FC的蚀刻率更小的条件下执行蚀刻。因此在图44和图45的蚀刻步骤中，可以选择性地蚀刻选择栅电极SG、存储器栅电极MG、和选择栅电极FC。对于蚀刻，可以优选地使用湿蚀刻。选择栅电极SG、存储器栅电极MG、和选择栅电极FC由硅(多晶硅)形成。为此，在图44和图45的蚀刻步骤中，选择栅电极SG、存储器栅电极MG、和选择栅电极FC的高蚀刻选择度是易于保证的。因而，可以简单且精确地选择性地移除选择栅电极SG、存储器栅电极MG、和选择栅电极FC。
通过蚀刻移除选择栅电极SG、存储器栅电极MG、和选择栅电极FC。因此，还如图44和图45所示，露出插入在存储器栅电极MG和选择栅电极SG之间的绝缘膜SP和MZ；并且进一步地，露出插入在存储器栅电极MG和选择栅电极FC之间的绝缘膜SP和MZ。
在图44和图45的蚀刻步骤中，选择栅电极SG、存储器栅电极MG、和选择栅电极FC被移除。因此，形成沟槽(凹部或坑部)TR1、TR2、和TR3。沟槽TR1是通过在图44和图45的蚀刻步骤中移除存储器栅电极MG而获得的区域，并且对应于存储器栅电极MG存在直到执行图44和图45的蚀刻步骤的区域。而沟槽TR2是通过在图44和图45的蚀刻步骤中移除选择栅电极SG而获得的区域，并且对应于选择栅电极SG存在直到执行图44和图45的蚀刻步骤的区域。沟槽TR3是通过在图44和图45的蚀刻步骤中移除选择栅电极FC而获得的区域，并且对应于选择栅电极FC存在直到执行图44和图45的蚀刻步骤的区域。在沟槽TR1和沟槽TR2之间，插入绝缘膜SP和绝缘膜MZ的层压膜。然而，还在沟槽TR1和沟槽TR3之间，插入绝缘膜SP和绝缘膜MZ的层压膜。即，绝缘膜SP和绝缘膜MZ的层压膜(层压体)在沟槽TR1和沟槽TR2之间形成分隔壁，并且进一步在沟槽TR1和沟槽TR3之间形成分隔壁。具体地，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的层压膜(层压体)形成沟槽TR1和沟槽TR2之间的分隔壁。插入在选择栅电极FC和存储器栅电极MG之间的绝缘膜SP和绝缘膜MG的层压膜(层压体)形成沟槽TR1和沟槽TR3之间的分隔壁。
之后，如图46和图47所示，在半导体衬底SB上方，即在层间绝缘膜IL3上方，以填充沟槽TR1、TR2、和TR3的方式形成用于金属栅电极的金属膜ME。
作为金属膜ME，可以使用诸如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜的金属膜。随附地，本文涉及的金属膜表示示出金属导通的导电膜，并且还不仅包括元件金属膜(纯金属膜)或合金膜，还包括示出金属导通的化合物金属膜(诸如氮化金属膜或碳化金属膜)。为此，金属膜ME是示出金属导通的导电膜，并且不限于元素金属膜(纯金属膜)或合金膜，并且可以是示出金属导通的化合物金属膜(诸如氮化金属膜或碳化金属膜)。可选地，金属膜ME还可以形成为层压膜(多个沉积膜的层压膜)。然而，在这种情况下，层压膜的最底层被设置为金属膜(示出金属导通的导电膜)。此外，层压膜还可以形成为多个金属膜(示出金属导通的导电膜)的层压膜。金属膜ME可以使用例如溅射方法形成。
之后，如图48和图49所示，通过诸如CMP方法的抛光处理移除沟槽TR1、TR2、和TR3外部的金属膜ME的不必要的部分。因此，金属膜ME被嵌入在沟槽TR1、TR2、和TR3中。即，移除沟槽TR1、TR2、和TR3外部的金属膜ME的部分，使得金属膜ME遗留在沟槽TR1、TR2、和TR3中。这导致绝缘膜ME遗留并且嵌入在沟槽TR1、TR2、和TR3中的状态。
嵌入在沟槽TR1中的金属膜ME用作作为存储器晶体管的栅电极的存储器栅电极MG1。嵌入在沟槽TR2中的金属膜ME用作作为存储器晶体管的栅电极的选择栅电极SG1。存储器栅电极MG1和选择栅电极SG1均是金属栅电极。然而，嵌入在沟槽TR3中的金属膜ME用作选择栅电极FC1。选择栅电极FC1所具有的功能与第一实施例中的选择栅电极FC的功能相同，因此不用作晶体管的栅电极。
然而，在本第二实施例中，存储器栅电极MG被移除并且被存储器栅电极MG1替换。存储器栅电极MG1用作存储器晶体管的栅电极。为此，在本第二实施例中，存储器栅电极MG是虚设栅电极(伪栅电极)，并且可以视为替换栅电极或用于替换的栅电极。存储器栅电极MG1可以视为形成存储器晶体管的栅电极。
此外，在本第二实施例中，存储器栅电极MG被移除并且被选择栅电极SG1替换。选择栅电极SG1用作选择晶体管的栅电极。为此，在本第二实施例中，选择栅电极SG是虚设栅电极(伪栅电极)，并且可以视为替换栅电极或用于替换的栅电极。选择栅电极SG1可以视为形成选择晶体管的栅电极。
存储器栅电极MG1和选择栅电极SG1均形成为金属栅电极。这可以产生抑制存储器栅电极MG1和选择栅电极SG1的耗尽现象的优点，并且可以消除寄生电容。
之后，如图50和图52所示，在半导体衬底SB的整个主表面上方，即在层间绝缘膜IL3上方，以覆盖存储器栅电极MG1、选择栅电极SG1和选择栅电极FC1的方式将层间绝缘膜IL4形成(沉积)为绝缘膜。
作为层间绝缘膜IL4，例如，可以使用主要包含氧化硅的氧化硅型绝缘膜。在形成层间绝缘膜IL4之后，通过CMP方法或经历其他处理来抛光层间绝缘膜IL4的顶表面。因此，可以提升层间绝缘膜IL4的顶表面的平坦度。
之后，如图52和图53所示，使用光刻方法和蚀刻方法，在层间绝缘膜IL4和IL3中形成接触孔。本第二实施例中的接触孔的形成方法和形成位置也可以与第一实施例的方法和位置基本相同。
之后，在接触孔中分别形成导电插塞P1、P2、P3、和P4。本第二实施例中的插塞P1、P2、P3、和P4的形成方法和形成位置也可以与第一实施例的方法和位置基本相同。存储器栅电极MG被存储器栅电极MG1替换。为此，插塞P3与存储器栅电极MG1电耦合。选择栅电极SG被选择栅电极SG1替换。为此，插塞P4与选择栅电极SG1电耦合。
之后，还是在本第二实施例中，与第一实施例中相同，在包含嵌入其中的插塞P1、P2、P3、和P4的层间绝缘膜IL4上方，形成绝缘膜IL2。线缆沟槽形成在绝缘膜IL2中，并且线缆M1形成在线缆沟槽中。之后，形成层间绝缘膜和更高层中的线缆，但是本文不再示出和描述。
在本第二实施例中制造的半导体器件与第一实施例的半导体器件在如下方面不相同。即，在本第二实施例中，存储器栅电极MG被存储器栅电极MG1替换；选择栅电极SG被选择栅电极SG1替换；以及选择栅电极FC被选择栅电极FC1替换。此外，在本第二实施例中，已经移除了盖状绝缘膜CP和CP1。因而，在选择栅电极SG1和FC1上方，不形成盖状绝缘膜(CP和CP1)的等效物。此外，在本第二实施例中，代替层间绝缘膜IL1，形成层间绝缘膜IL3和层间绝缘膜IL4的层压膜。至于其他，本第二实施例的半导体器件还基本具有与第一实施例相同的配置。因而，本文中省略重复的描述。
在本第二实施例中，除了在第一实施例中可获得的效果，还可以进一步获得如下效果。
即，在本第二实施例中，在图44和图45的蚀刻步骤中，选择栅电极SG、存储器栅电极MG、和选择栅电极FC被移除。假设下面的情况：在该步骤中，与本第二实施例不同的，在选择栅电极SG的侧表面上方，以及选择栅电极FC的侧表面上方，不形成绝缘膜SP。在该情况中，当选择栅电极SG、存储器栅电极MG、和选择栅电极FC在图44和图45的蚀刻步骤中被移除时，仅绝缘膜MZ被插入在沟槽TR1和沟槽TR2之间；然而，仅绝缘膜MZ被插入在沟槽TR1和沟槽TR3之间。即，绝缘膜MZ形成沟槽TR1和沟槽TR2之间的分隔壁，并且进一步形成沟槽TR1和沟槽TR3之间的分隔壁。然而，当绝缘膜MZ的厚度较小时，插入在沟槽TR1和沟槽TR2之间以及在沟槽TR1和沟槽TR3之间的绝缘膜MZ被变形(deformed)，并且至少可以被解体(collapsed)。这导致后续不能恰当地形成存储器栅电极MG1、选择栅电极SG1和选择栅电极FC1，因而需要避免。
然而，当插入沟槽TR1和沟槽TR2之间以及沟槽TR1和沟槽TR3之间的每个绝缘膜MZ的厚度增加时，插入在存储器栅电极MG1和半导体衬底SB之间的绝缘膜MZ的厚度也增加。这影响了非易失性存储器的操作。即，在考虑非易失性存储器的操作时，插入在半导体衬底SB和存储器栅电极MG1之间的绝缘膜MZ的厚度可以设置在最佳厚度。这还可以必须的限定插入在沟槽TR1和沟槽TR2之间以及沟槽TR1和沟槽TR3之间的绝缘膜MZ的厚度。为此，增加插入在沟槽TR1和沟槽TR2之间以及沟槽TR1和沟槽TR3之间的每个绝缘膜MZ的厚度是较困难的。
相反地，在本第二实施例中，绝缘膜SP形成为选择栅电极SG的侧表面上方、以及选择栅电极FC的侧表面上方的侧壁绝缘膜。因而，在图44和图45的蚀刻步骤中，移除选择栅电极SG、存储器栅电极MG、以及选择栅电极FC。这导致绝缘膜SP和绝缘膜MZ的层压膜插入在沟槽TR1和沟槽TR2之间，以及绝缘膜SP和绝缘膜MZ的层压膜也插入在沟槽TR1和沟槽TR3之间。即，绝缘膜SP和绝缘膜MZ的层压膜形成沟槽TR1和沟槽TR2之间的分隔壁，并且形成沟槽TR1和沟槽TR3之间的分隔壁。绝缘膜SP存在，使得插入在沟槽TR1和沟槽TR2之间以及沟槽TR1和沟槽TR3之间的每个绝缘膜(本文中，绝缘膜SP和绝缘膜MZ的层压膜)的厚度如此增加。这可以避免插入在沟槽TR1和沟槽TR2之间以及沟槽TR1和沟槽TR3之间的绝缘膜(本文中，绝缘膜SP和绝缘膜MZ的层压膜)变形或解体。因此，可以精确形成存储器栅电极MG1、选择栅电极SG1、以及选择栅电极FC1。因此可以提升半导体器件的制造产量。此外，半导体器件变得更容易制造，这便利了制造步骤的控制。
为此，还在本第二实施例中，如第一实施例中，在执行图44和图45的蚀刻步骤之前的阶段，插入在选择栅电极SG和存储器栅电极MG之间的绝缘膜SP和绝缘膜MZ的总厚度T2大于插入在半导体衬底SB和存储器栅电极MG之间的绝缘膜MZ的厚度T1(T1<T2)。之后，即使在存储器栅电极MG1、选择栅电极SG1和选择栅电极FC1形成时，也保留该关系。即，插入在选择栅电极SG1和存储器栅电极MG1之间的绝缘膜SP和绝缘膜MZ的总厚度(T2)大于插入在半导体衬底SB和存储器栅电极MG1之间的绝缘膜MZ的厚度(T1)(T1<T2)。
至此，通过实施例详细地描述了通过本申请发明人完成的本发明。然而，应理解，本发明不限于这些实施例，并且可以在不背离其主旨的前提下进行各种修改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
用于非易失性存储器的存储器单元的第一栅电极，形成在所述半导体衬底之上；
第一侧壁绝缘膜，形成在所述第一栅电极的第一侧表面之上；
第二侧壁绝缘膜，形成在所述第一栅电极的第二侧表面之上，所述第二侧表面与所述第一侧表面相对；
用于所述非易失性存储器的所述存储器单元的第二栅电极，形成在所述第一栅电极的所述第一侧表面侧上，并且与所述第一栅电极一起在所述半导体衬底之上延伸；
第一栅极绝缘膜，形成在所述第一栅电极和所述半导体衬底之间；
具有电荷积累部的第二栅极绝缘膜，形成在所述第二栅电极和所述半导体衬底之间；
第一侧壁间隔件，经由所述第二侧壁绝缘膜形成在所述第一栅电极的所述第二侧表面之上；以及
第二侧壁间隔件，形成在所述第二栅电极的第三侧表面之上，所述第三侧表面与所述第二栅电极的邻近所述第一栅电极的一侧相对，
其中所述第二栅极绝缘膜形成在所述半导体衬底和所述第二栅电极之间以及所述第一栅电极和所述第二栅电极之间，
其中所述第一栅电极和所述第二栅电极经由所述第一侧壁绝缘膜和所述第二栅极绝缘膜彼此邻近，
其中在所述第一栅电极和所述第二栅电极之间，所述第一侧壁绝缘膜位于所述第一栅电极侧，以及所述第二栅极绝缘膜位于所述第二栅电极侧，
其中所述第一侧壁绝缘膜不形成在所述第二栅电极下方，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜一体地形成并且彼此耦合，
其中插入在所述第一栅电极和所述第二栅电极之间的所述第一侧壁绝缘膜和所述第二栅极绝缘膜的总的第二厚度大于插入在所述半导体衬底和所述第二栅电极之间的所述第二栅极绝缘膜的第一厚度，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜通过附加侧壁绝缘膜彼此耦合，以及
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜以及所述附加侧壁绝缘膜形成在平面图中围绕所述第一栅电极的连续绝缘膜。
2.根据权利要求1所述的半导体器件，
其中在所述第二栅极绝缘膜的插入在所述第二栅电极和所述半导体衬底之间的部分处的所述第二栅极绝缘膜具有位于所述半导体衬底之上的第一绝缘膜、位于所述第一绝缘膜之上的第二绝缘膜、以及位于所述第二绝缘膜之上的第三绝缘膜，
其中所述第二绝缘膜用作所述电荷积累部，以及
其中所述第一绝缘膜和所述第三绝缘膜的相应带隙大于所述第二绝缘膜的带隙。
3.根据权利要求2所述的半导体器件，
其中所述第一绝缘膜、所述第一侧壁绝缘膜、和所述第二侧壁绝缘膜由相同材料形成。
4.根据权利要求2所述的半导体器件，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜的相应带隙大于所述第二绝缘膜的带隙。
5.根据权利要求2所述的半导体器件，
其中所述第一绝缘膜、所述第一侧壁绝缘膜、和所述第二侧壁绝缘膜均由氧化硅形成。
6.根据权利要求1所述的半导体器件，
其中在所述第二栅极绝缘膜的插入在所述第二栅电极和所述半导体衬底之间的部分处的所述第二栅极绝缘膜具有位于所述半导体衬底之上的第一绝缘膜、位于所述第一绝缘膜之上的第二绝缘膜、以及位于所述第二绝缘膜之上的第三绝缘膜，
其中所述第一绝缘膜、所述第三绝缘膜、所述第一侧壁绝缘膜、和所述第二侧壁绝缘膜均由氧化硅形成，以及
其中所述第二绝缘膜由氮化硅形成。
7.根据权利要求6所述的半导体器件，
其中在所述第二栅极绝缘膜的插入在所述第一栅电极和所述第二栅电极之间的部分处的所述第二栅极绝缘膜具有所述第二绝缘膜和所述第三绝缘膜，并且不具有所述第一绝缘膜。
8.根据权利要求1所述的半导体器件，进一步包括：
第一导电类型的第一半导体区域，形成在所述第一侧壁间隔件下方的所述半导体衬底中；
所述第一导电类型的第二半导体区域，所述第二半导体区域的杂质浓度高于所述第一半导体区域的杂质浓度，所述第二半导体区域形成为邻近所述半导体衬底中的所述第一半导体区域；
所述第一导电类型的第三半导体区域，形成在所述第二侧壁间隔件下方的所述半导体衬底中；以及
所述第一导电类型的第四半导体区域，所述第四半导体区域的杂质浓度高于所述第三半导体区域的杂质浓度，所述第四半导体区域形成为邻近所述半导体衬底中的所述第三半导体区域。
9.一种半导体器件，包括：
半导体衬底；
用于非易失性存储器的存储器单元的第一栅电极，形成在所述半导体衬底之上；
第一侧壁绝缘膜，形成在所述第一栅电极的第一侧表面之上；
第二侧壁绝缘膜，形成在所述第一栅电极的第二侧表面之上，所述第二侧表面与所述第一侧表面相对；
用于所述非易失性存储器的所述存储器单元的第二栅电极，形成在所述第一栅电极的所述第一侧表面侧上，并且与所述第一栅电极一起在所述半导体衬底之上延伸；
第一栅极绝缘膜，形成在所述第一栅电极和所述半导体衬底之间；
具有电荷积累部的第二栅极绝缘膜，形成在所述第二栅电极和所述半导体衬底之间；
第一侧壁间隔件，经由所述第二侧壁绝缘膜形成在所述第一栅电极的所述第二侧表面之上；以及
第二侧壁间隔件，形成在所述第二栅电极的第三侧表面之上，所述第三侧表面与所述第二栅电极的邻近所述第一栅电极的一侧相对，
虚设栅电极，布置为远离所述第一栅电极，并且位于面对所述半导体衬底之上的所述第一栅电极的所述第一侧表面的一侧上；以及
第三侧壁绝缘膜，形成在所述虚设栅电极的面对所述第一栅电极的第四侧表面之上，
其中所述第二栅极绝缘膜形成在所述半导体衬底和所述第二栅电极之间以及所述第一栅电极和所述第二栅电极之间，
其中所述第一栅电极和所述第二栅电极经由所述第一侧壁绝缘膜和所述第二栅极绝缘膜彼此邻近，
其中在所述第一栅电极和所述第二栅电极之间，所述第一侧壁绝缘膜位于所述第一栅电极侧，以及所述第二栅极绝缘膜位于所述第二栅电极侧，
其中所述第一侧壁绝缘膜不形成在所述第二栅电极下方，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜一体地形成并且彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜通过附加侧壁绝缘膜彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜以及所述附加侧壁绝缘膜形成在平面图中围绕所述第一栅电极的连续绝缘膜，
其中插入在所述第一栅电极和所述第二栅电极之间的所述第一侧壁绝缘膜和所述第二栅极绝缘膜的总的第二厚度大于插入在所述半导体衬底和所述第二栅电极之间的所述第二栅极绝缘膜的第一厚度，
其中所述第二栅电极形成在所述第一栅电极和所述虚设栅电极之间的区域中，并且还在平面图中围绕所述虚设栅电极，
其中所述第三侧壁绝缘膜和所述第二栅极绝缘膜插入在所述虚设栅电极和所述第二栅电极之间，以及
其中所述第三侧壁绝缘膜不形成在所述第二栅电极下方。
10.根据权利要求9所述的半导体器件，
其中所述虚设栅电极和所述第一栅电极彼此分离，但是由公共导电膜形成，以及
其中所述第三侧壁绝缘膜和所述第一侧壁绝缘膜彼此分离，但是由公共绝缘膜形成。
11.一种半导体器件，包括：
半导体衬底；
用于非易失性存储器的存储器单元的第一栅电极，形成在所述半导体衬底之上；
第一侧壁绝缘膜，形成在所述第一栅电极的第一侧表面之上；
第二侧壁绝缘膜，形成在所述第一栅电极的第二侧表面之上，所述第二侧表面与所述第一侧表面相对；
用于所述非易失性存储器的所述存储器单元的第二栅电极，形成在所述第一栅电极的所述第一侧表面侧上，并且与所述第一栅电极一起在所述半导体衬底之上延伸；
第一栅极绝缘膜，形成在所述第一栅电极和所述半导体衬底之间；
具有电荷积累部的第二栅极绝缘膜，形成在所述第二栅电极和所述半导体衬底之间；
第一侧壁间隔件，经由所述第二侧壁绝缘膜形成在所述第一栅电极的所述第二侧表面之上；以及
第二侧壁间隔件，形成在所述第二栅电极的第三侧表面之上，所述第三侧表面与所述第二栅电极的邻近所述第一栅电极的一侧相对，
层间绝缘膜，以覆盖所述第一栅电极、所述第二栅电极、虚设栅电极、所述第一侧壁绝缘膜、所述第二侧壁绝缘膜、第三侧壁绝缘膜、所述第一侧壁间隔件、和所述第二侧壁间隔件的方式形成在所述半导体衬底之上；以及
第一导电插塞，嵌入在所述层间绝缘膜中，
其中所述第二栅极绝缘膜形成在所述半导体衬底和所述第二栅电极之间以及所述第一栅电极和所述第二栅电极之间，
其中所述第一栅电极和所述第二栅电极经由所述第一侧壁绝缘膜和所述第二栅极绝缘膜彼此邻近，
其中在所述第一栅电极和所述第二栅电极之间，所述第一侧壁绝缘膜位于所述第一栅电极侧，以及所述第二栅极绝缘膜位于所述第二栅电极侧，
其中所述第一侧壁绝缘膜不形成在所述第二栅电极下方，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜一体地形成并且彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜通过附加侧壁绝缘膜彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜以及所述附加侧壁绝缘膜形成在平面图中围绕所述第一栅电极的连续绝缘膜，
其中插入在所述第一栅电极和所述第二栅电极之间的所述第一侧壁绝缘膜和所述第二栅极绝缘膜的总的第二厚度大于插入在所述半导体衬底和所述第二栅电极之间的所述第二栅极绝缘膜的第一厚度，以及
其中所述第一导电插塞被布置在位于所述第二栅电极的形成在所述虚设栅电极周围的部分处的所述第二栅电极之上，并且与所述第二栅电极电耦合。
12.根据权利要求11所述的半导体器件，进一步包括：
元件隔离区域，形成在所述半导体衬底中，
其中所述虚设栅电极形成在所述元件隔离区域之上。
13.一种用于制造包含非易失性存储器的存储器单元的半导体器件的方法，
所述方法包括如下步骤：
(a)提供半导体衬底，
(b)在所述半导体衬底之上经由第一栅极绝缘膜形成用于所述存储器单元的第一栅电极，
(c)在所述半导体衬底之上以覆盖所述第一栅电极的方式形成第一绝缘膜，
(d)各向异性地蚀刻所述第一绝缘膜，从而在所述第一栅电极的第一侧表面之上形成第一侧壁绝缘膜，并且在所述第一栅电极的第二侧表面之上形成第二侧壁绝缘膜，所述第二侧表面与所述第一侧表面相对；
(e)在步骤(d)之后，经由具有电荷积累部的第二栅极绝缘膜在所述半导体衬底之上形成用于所述存储器单元的第二栅电极，并且以邻近所述第一栅电极的方式经由所述第一侧壁绝缘膜和所述第二栅极绝缘膜在所述第一栅电极的所述第一侧表面侧上形成所述第二栅电极，
(f)在步骤(e)之后，使用所述第一栅电极和所述第二侧壁绝缘膜作为掩膜执行离子注入，从而与所述第二侧壁绝缘膜自对准地在所述半导体衬底中形成第一导电类型的第一半导体区域，
(g)在步骤(f)之后，经由所述第二侧壁绝缘膜在所述第一栅电极的所述第二侧表面之上形成第一侧壁间隔件，以及
(h)在步骤(g)之后，使用所述第一侧壁间隔件作为掩膜执行离子注入，从而与所述第一侧壁间隔件自对准地在所述半导体衬底中形成所述第一导电类型的第二半导体区域，所述第二半导体区域的杂质浓度高于所述第一半导体区域的杂质浓度，
其中所述第二栅极绝缘膜在所述半导体衬底和所述第二栅电极之间以及所述第一栅电极和所述第二栅电极之间延伸，
其中在所述第一栅电极和所述第二栅电极之间，所述第一侧壁绝缘膜位于所述第一栅电极侧，以及所述第二栅极绝缘膜位于所述第二栅电极侧，以及
其中插入在所述第一栅电极和所述第二栅电极之间的所述第一侧壁绝缘膜和所述第二栅极绝缘膜的总的第二厚度大于插入在所述半导体衬底和所述第二栅电极之间的所述第二栅极绝缘膜的第一厚度，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜一体地形成并且彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜通过附加侧壁绝缘膜彼此耦合，
其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜以及所述附加侧壁绝缘膜形成在平面图中围绕所述第一栅电极的连续绝缘膜。
14.根据权利要求13所述的方法，
其中步骤(b)包括以下步骤：
(b1)形成用于所述第一栅电极的第一导电膜，以及
(b2)图案化所述第一导电膜，并且形成所述第一栅电极。
15.根据权利要求14所述的方法，
其中在步骤(b2)中，图案化所述第一导电膜，从而形成所述第一栅电极以及虚设栅电极，所述虚设栅电极布置在所述第一栅电极的所述第一侧表面侧上并且与所述第一栅电极分离，
其中在步骤(c)中，以覆盖所述第一栅电极和所述虚设栅电极的方式在所述半导体衬底之上形成所述第一绝缘膜，
其中在步骤(d)中，各向异性地蚀刻所述第一绝缘膜，从而在所述第一栅电极的第一侧表面之上形成所述第一侧壁绝缘膜，在所述第一栅电极的所述第二侧表面之上形成所述第二侧壁绝缘膜，并且在所述虚设栅电极的第三侧表面之上形成第三侧壁绝缘膜，所述第三侧表面面对所述第一栅电极，
其中在步骤(e)中，所述第二栅电极形成在所述第一栅电极和所述虚设栅电极之间的区域中，并且还围绕所述虚设栅电极，以及
其中所述第三侧壁绝缘膜和所述第二栅极绝缘膜插入在所述虚设栅电极和所述第二栅电极之间。
16.根据权利要求15所述的方法，在步骤(h)之后进一步包括以下步骤：
(i)以覆盖所述第一栅电极、所述第二栅电极、所述虚设栅电极、所述第一侧壁绝缘膜、所述第二侧壁绝缘膜、所述第三侧壁绝缘膜、和所述第一侧壁间隔件的方式在所述半导体衬底之上形成层间绝缘膜，以及
(j)形成嵌入在所述层间绝缘膜中的第一导电插塞，
其中所述第一导电插塞被布置在位于所述第二栅电极的形成在所述虚设栅电极周围的部分处的所述第二栅电极之上，并且与所述第二栅电极电耦合。
17.根据权利要求15所述的方法，
其中步骤(e)包括以下步骤：
(e1)以覆盖所述第一栅电极和所述虚设栅电极的方式在所述半导体衬底之上形成用于所述第二栅电极的第二导电膜，以及
(e2)回蚀刻所述第二导电膜，并且形成所述第二栅电极。
18.一种用于制造包含非易失性存储器的存储器单元的半导体器件的方法，
所述方法包括以下步骤：
(a)提供半导体衬底，
(b)经由第一栅极绝缘膜在所述半导体衬底之上形成第一虚设栅电极，
(c)以覆盖所述第一虚设栅电极的方式在所述半导体衬底之上形成第一绝缘膜，
(d)各向异性地蚀刻所述第一绝缘膜，从而在所述第一虚设栅电极的第一侧表面之上形成第一侧壁绝缘膜，并且在所述第一虚设栅电极的第二侧表面之上形成第二侧壁绝缘膜，所述第二侧表面与所述第一侧表面相对；
(e)在步骤(d)之后，经由具有电荷积累部的第二栅极绝缘膜在所述半导体衬底之上形成第二虚设栅电极，并且以邻近所述第一虚设栅电极的方式经由所述第一侧壁绝缘膜和所述第二栅极绝缘膜在所述第一虚设栅电极的所述第一侧表面侧上形成所述第二虚设栅电极，
(f)在步骤(e)之后，使用所述第一虚设栅电极和所述第二侧壁绝缘膜作为掩膜执行离子注入，从而与所述第二侧壁绝缘膜自对准地在所述半导体衬底中形成第一导电类型的第一半导体区域，
(g)在步骤(f)之后，经由所述第二侧壁绝缘膜在所述第一虚设栅电极的所述第二侧表面之上形成第一侧壁间隔件，
(h)在步骤(g)之后，使用所述第一侧壁间隔件作为掩膜执行离子注入，从而与所述第一侧壁间隔件自对准地在所述半导体衬底中形成所述第一导电类型的第二半导体区域，所述第二半导体区域的杂质浓度高于所述第一半导体区域的杂质浓度，
(i)在步骤(h)之后，以覆盖所述第一虚设栅电极、所述第二虚设栅电极、所述第一侧壁绝缘膜、所述第二侧壁绝缘膜、和所述第一侧壁间隔件的方式在所述半导体衬底之上形成层间绝缘膜，
(j)在步骤(i)之后，抛光所述层间绝缘膜，并且移除所述第一虚设栅电极和所述第二虚设栅电极，以及
(k)在步骤(j)中移除所述第一虚设栅电极所产生的区域的第一沟槽中形成用于所述存储器单元的第一栅电极，并且在步骤(j)中移除所述第二虚设栅电极所产生的区域的第二沟槽中形成用于所述存储器单元的第二栅电极，
其中所述第二栅极绝缘膜在所述半导体衬底和所述第二虚设栅电极之间以及所述第一虚设栅电极和所述第二虚设栅电极之间延伸，
其中在所述第一虚设栅电极和所述第二虚设栅电极之间，所述第一侧壁绝缘膜位于所述第一虚设栅电极侧，以及所述第二栅极绝缘膜位于所述第二虚设栅电极侧，以及
其中插入在所述第一虚设栅电极和所述第二虚设栅电极之间的所述第一侧壁绝缘膜和所述第二栅极绝缘膜的总的第二厚度大于插入在所述半导体衬底和所述第二虚设栅电极之间的所述第二栅极绝缘膜的第一厚度。
19.根据权利要求18所述的方法，
其中所述第一侧壁绝缘膜和所述第二栅极绝缘膜的层压体用作所述第一沟槽和所述第二沟槽之间的分隔壁。
20.根据权利要求18所述的方法，
其中所述第一栅电极和所述第二栅电极均是金属栅电极。
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