TW201631670A - 半導體裝置及其製造方法 - Google Patents

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三原竜善
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Abstract

本發明係使具有非揮發性記憶體之半導體裝置之可靠性及性能提昇。 於半導體基板SB上隔著絕緣膜GF形成有選擇閘極電極SG，且於選擇閘極電極SG之兩側面上形成有側壁絕緣膜即絕緣膜SP。於半導體基板SB上，隔著具有電荷積聚部之絕緣膜MZ形成有記憶體閘極電極MG，且選擇閘極電極SG與記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ而相鄰。絕緣膜SP未形成於記憶體閘極電極MG之下。介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2，大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其係可較佳地利用於具有非揮發性記憶體之半導體裝置及其製造方法者。
作為可電性地寫入、抹除之非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)被廣泛地使用。以目前廣泛地採用之快閃記憶體為代表之該等記憶裝置係於MISFET之閘極電極下，具有被氧化膜包圍之導電性之浮動閘極電極或陷阱性絕緣膜，且將浮動閘極或陷阱性絕緣膜中之電荷積聚狀態作為記憶資訊，並將其讀出作為電晶體之閾值。所謂該陷阱性絕緣膜係指可積聚電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由對於如此之電荷積聚區域之電荷之注入、釋出而使MISFET之閾值偏移，從而作為記憶元件進行動作。作為該快閃記憶體，存在有使用MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)膜之分離閘極型單元。於如此之記憶體中，藉由將氮化矽膜用作電荷積聚區域，而與導電性之浮動閘極膜相比，可離散性地積聚電荷，故而具有如下優點：資料保持之可靠性優異，又，因資料保持之可靠性優異，故可使氮化矽膜上下之氧化膜薄膜化，從而可實現寫入、抹除動作之低電壓化 等。
於日本專利特開2013-93546號公報(專利文獻1)中，記載有與分離閘極型記憶體相關之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-93546號公報
即便具有非揮發性記憶體之半導體裝置中，亦期待儘可能地使可靠性提昇。或者，亦期待使半導體裝置之性能提昇。或者，期待使半導體裝置之可靠性提昇，且使性能提昇。
其他之課題與新穎之特徵應可根據本說明書之記述及隨附圖式而明確。
根據一實施形態，半導體裝置具有：半導體基板、形成於上述半導體基板上之第1閘極電極、形成於上述第1閘極電極之第1側面上之第1側壁絕緣膜、形成於上述第1閘極電極之與上述第1側面為相反側之第2側面上之第2側壁絕緣膜、及形成於上述第1閘極電極與上述半導體基板之間之第1閘極絕緣膜。半導體裝置更具有形成於上述第1閘極電極之第1側面側且與上述第1閘極電極一同地於上述半導體基板上延伸之第2閘極電極、及形成於上述第2閘極電極與上述半導體基板之間且具有電荷積聚部之第2閘極絕緣膜。上述第1閘極電極與上述第2閘極電極係隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而相鄰，且上述第1側壁絕緣膜位於上述第1閘極電極側，上述第2閘極絕緣膜位於上述第2閘極電極側。上述第1側壁絕緣膜未形成於上述第2閘極電極之下，且上述第1側壁絕緣膜與上述第2側壁絕緣膜一體地形成。 而且，介置於上述第1閘極電極與上述第2閘極電極之間之上述第1側壁絕緣膜與上述第2閘極絕緣膜之合計之第2厚度大於介置於上述半導體基板與上述第2閘極電極之間之上述第2閘極絕緣膜之第1厚度。
又，根據一實施形態，半導體裝置之製造方法具有如下工序：於半導體基板上隔著第1閘極絕緣膜形成第1閘極電極；及於上述第1閘極電極之第1側面上形成第1側壁絕緣膜，且於上述第1閘極電極之與上述第1側面為相反側之第2側面上形成第2側壁絕緣膜。半導體裝置之製造方法更具有於上述半導體基板上，隔著具有電荷積聚部之第2閘極絕緣膜而形成第2閘極電極之工序，且該工序係於上述第1閘極電極之上述第1側面側，以隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而與上述第1閘極電極相鄰之方式，形成上述第2閘極電極。半導體裝置之製造方法更具有如下工序：藉由將上述第1閘極電極及上述第2側壁絕緣膜用作遮罩進行離子植入，而於上述半導體基板形成第1導電型之第1半導體區域；於上述第1閘極電極之上述第2側面上隔著上述第2側壁絕緣膜而形成第1側壁間隔件。半導體裝置之製造方法更具有藉由將上述第1側壁間隔件用作遮罩進行離子植入，而於上述半導體基板，以較上述第1半導體區域更高之雜質濃度形成上述第1導電型之第2半導體區域之工序。而且，介置於上述第1閘極電極與上述第2閘極電極之間之上述第1側壁絕緣膜及上述第2閘極絕緣膜之合計之第2厚度大於介置於上述半導體基板與上述第2閘極電極之間之上述第2閘極絕緣膜之第1厚度。
又，根據其他之實施形態，半導體裝置之製造方法具有如下工序：於半導體基板上隔著第1閘極絕緣膜而形成第1虛設閘極電極；及於上述第1虛設閘極電極之第1側面上形成第1側壁絕緣膜，且於上述第1虛設閘極電極之與上述第1側面為相反側之第2側面上形成第2側壁絕緣膜。半導體裝置之製造方法更具有於上述半導體基板上，隔著具 有電荷積聚部之第2閘極絕緣膜而形成第2虛設閘極電極之工序，且該工序係於上述第1虛設閘極電極之上述第1側面側，以隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而與上述第1虛設閘極電極相鄰之方式，形成上述第2虛設閘極電極。半導體裝置之製造方法更具有如下工序：藉由將上述第1虛設閘極電極及上述第2側壁絕緣膜用作遮罩進行離子植入，而於上述半導體基板形成第1導電型之第1半導體區域；及於上述第1虛設閘極電極之上述第2側面上隔著上述第2側壁絕緣膜形成第1側壁間隔件。半導體裝置之製造方法更具有藉由將上述第1側壁間隔件用作遮罩進行離子植入，而於上述半導體基板以較上述第1半導體區域更高之雜質濃度形成上述第1導電型之第2半導體區域之工序。半導體裝置之製造方法更具有如下工序：於上述半導體基板上，以覆蓋上述第1虛設閘極電極、上述第2虛設閘極電極、上述第1側壁絕緣膜、上述第2側壁絕緣膜、及上述第1側壁間隔件之方式，形成層間絕緣膜；及研磨上述層間絕緣膜，將上述第1虛設閘極電極及上述第2虛設閘極電極去除。半導體裝置之製造方法更具有於上述第1虛設閘極電極已被去除之區域即第1槽內形成第1閘極電極，且於上述第2虛設閘極電極已被去除之區域即第2槽內形成第2閘極電極之工序。而且，介置於上述第1虛設閘極電極與上述第2虛設閘極電極之間之上述第1側壁絕緣膜及上述第2閘極絕緣膜之合計之第2厚度大於介置於上述半導體基板與上述第2虛設閘極電極之間之上述第2閘極絕緣膜之第1厚度。
根據一實施形態，可使半導體裝置之可靠性提昇。
或者，可使半導體裝置之性能提昇。
或者，可使半導體裝置之可靠性提昇，且可使性能提昇。
1A‧‧‧記憶體單元區域
1B‧‧‧分路區域(供電區域)
CT‧‧‧接觸孔
CP‧‧‧覆蓋絕緣膜
CP1‧‧‧覆蓋絕緣膜
CPZ‧‧‧絕緣膜
EX1‧‧‧n-型半導體區域
EX2‧‧‧n-型半導體區域
FC‧‧‧選擇閘極電極
FC1‧‧‧選擇閘極電極
FLC‧‧‧選擇閘極
GF‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧絕緣膜、層間絕緣膜
IL3‧‧‧層間絕緣膜
IL4‧‧‧層間絕緣膜
M1‧‧‧配線
MC‧‧‧記憶體單元
ME‧‧‧金屬膜
MS‧‧‧半導體區域
MD‧‧‧半導體區域
MG‧‧‧記憶體閘極電極
MG1‧‧‧記憶體閘極電極
MZ‧‧‧絕緣膜
MZ1‧‧‧絕緣膜
MZ2‧‧‧絕緣膜
MZ3‧‧‧絕緣膜
P1‧‧‧插栓
P2‧‧‧插栓
P3‧‧‧插栓
P4‧‧‧插栓
PS1‧‧‧矽膜
PS2‧‧‧矽膜
PW‧‧‧p型井
S1‧‧‧選擇閘極SLG之側面
S2‧‧‧選擇閘極SLG之側面
S3‧‧‧記憶體閘極電極MG之側面
S4‧‧‧記憶體閘極電極MG之側面
SB‧‧‧半導體基板
SD1‧‧‧n+型半導體區域
SD2‧‧‧n+型半導體區域
SG‧‧‧選擇閘極電極
SG1‧‧‧選擇閘極電極
SGa‧‧‧接觸部
SL‧‧‧金屬矽化物層
SLG‧‧‧選擇閘極
ST‧‧‧元件分離區域
SP‧‧‧絕緣膜
SP1‧‧‧絕緣膜
SW1‧‧‧絕緣膜
SW‧‧‧側壁間隔件
T1‧‧‧厚度
T2‧‧‧厚度
TR1‧‧‧槽(凹部、凹陷部)
TR2‧‧‧槽(凹部、凹陷部)
TR3‧‧‧槽(凹部、凹陷部)
W1‧‧‧寬度
圖1係一實施形態之半導體裝置之主要部分剖視圖。
圖2係一實施形態之半導體裝置之主要部分剖視圖。
圖3係一實施形態之半導體裝置之主要部分剖視圖。
圖4係一實施形態之半導體裝置之主要部分俯視圖。
圖5係記憶體單元之等效電路圖。
圖6係表示對於「寫入」、「抹除」及「讀出」時之選擇記憶體單元之各部位之電壓之施加條件之一例之表。
圖7係表示作為一實施形態之半導體裝置之製造工序之一部分之流程圖。
圖8係表示作為一實施形態之半導體裝置之製造工序之一部分之流程圖。
圖9係一實施形態之半導體裝置之製造工序中之主要部分剖視圖。
圖10係與圖9相同之半導體裝置之製造工序中之主要部分剖視圖。
圖11係接著圖9之半導體裝置之製造工序中之主要部分剖視圖。
圖12係與圖11相同之半導體裝置之製造工序中之主要部分剖視圖。
圖13係接著圖11之半導體裝置之製造工序中之主要部分剖視圖。
圖14係與圖13相同之半導體裝置之製造工序中之主要部分剖視圖。
圖15係接著圖14之半導體裝置之製造工序中之主要部分剖視圖。
圖16係接著圖15之半導體裝置之製造工序中之主要部分剖視圖。
圖17係與圖16相同之半導體裝置之製造工序中之主要部分剖視 圖。
圖18係接著圖16之半導體裝置之製造工序中之主要部分剖視圖。
圖19係與圖18相同之半導體裝置之製造工序中之主要部分剖視圖。
圖20係接著圖18之半導體裝置之製造工序中之主要部分剖視圖。
圖21係與圖20相同之半導體裝置之製造工序中之主要部分剖視圖。
圖22係接著圖20之半導體裝置之製造工序中之主要部分剖視圖。
圖23係與圖22相同之半導體裝置之製造工序中之主要部分剖視圖。
圖24係接著圖22之半導體裝置之製造工序中之主要部分剖視圖。
圖25係與圖24相同之半導體裝置之製造工序中之主要部分剖視圖。
圖26係接著圖24之半導體裝置之製造工序中之主要部分剖視圖。
圖27係與圖26相同之半導體裝置之製造工序中之主要部分剖視圖。
圖28係接著圖26之半導體裝置之製造工序中之主要部分剖視圖。
圖29係與圖28相同之半導體裝置之製造工序中之主要部分剖視圖。
圖30係接著圖28之半導體裝置之製造工序中之主要部分剖視 圖。
圖31係接著圖30之半導體裝置之製造工序中之主要部分剖視圖。
圖32係與圖31相同之半導體裝置之製造工序中之主要部分剖視圖。
圖33係接著圖31之半導體裝置之製造工序中之主要部分剖視圖。
圖34係與圖33相同之半導體裝置之製造工序中之主要部分剖視圖。
圖35係接著圖33之半導體裝置之製造工序中之主要部分剖視圖。
圖36係接著圖35之半導體裝置之製造工序中之主要部分剖視圖。
圖37係與圖36相同之半導體裝置之製造工序中之主要部分剖視圖。
圖38係接著圖36之半導體裝置之製造工序中之主要部分剖視圖。
圖39係與圖38相同之半導體裝置之製造工序中之主要部分剖視圖。
圖40係一實施形態之半導體裝置之製造工序中之主要部分剖視圖。
圖41係與圖40相同之半導體裝置之製造工序中之主要部分剖視圖。
圖42係接著圖40之半導體裝置之製造工序中之主要部分剖視圖。
圖43係與圖42相同之半導體裝置之製造工序中之主要部分剖視 圖。
圖44係接著圖42之半導體裝置之製造工序中之主要部分剖視圖。
圖45係與圖44相同之半導體裝置之製造工序中之主要部分剖視圖。
圖46係接著圖44之半導體裝置之製造工序中之主要部分剖視圖。
圖47係與圖46相同之半導體裝置之製造工序中之主要部分剖視圖。
圖48係接著圖46之半導體裝置之製造工序中之主要部分剖視圖。
圖49係與圖48相同之半導體裝置之製造工序中之主要部分剖視圖。
圖50係接著圖48之半導體裝置之製造工序中之主要部分剖視圖。
圖51係與圖50相同之半導體裝置之製造工序中之主要部分剖視圖。
圖52係接著圖50之半導體裝置之製造工序中之主要部分剖視圖。
圖53係與圖52相同之半導體裝置之製造工序中之主要部分剖視圖。
於以下之實施形態中，為方便起見而於需要時，分割為複數個部分或實施形態進行說明，除了特別明示之情形以外，該等並非相互無關者，一者存在於另一者之一部分或全部之變化例、詳情、補充說明等之關係。又，於以下之實施形態中，於提及要素之數等(包含個 數、數值、量、範圍等在內)之情形時，除了特別明示之情形及原理上明確地限定於特定之數之情形等以外，並非限定於該特定之數，亦可為特定之數以上或以下。進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情形及原理上明確地認為必需之情形等以外，毋庸置疑並非一定為必需者。同樣地，於以下之實施形態中，於提及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上明確地認為並非如此之情形等以外，設為包含實質上與該形狀等近似或類似者等。此情形對於上述數值及範圍而言亦為相同。
以下，基於圖式，對實施形態詳細地說明。再者，為說明實施形態，而於所有圖中，對於具有同一之功能之構件標註同一之符號，且將其重複之說明省略。又，於以下之實施形態中，除了特別需要時以外，原則上不重複進行同一或同樣之部分之說明。
又，於實施形態中所用之圖式中，即便剖視圖，亦存在為易於觀察圖式而將影線省略之情形。又，即便俯視圖，亦存在為易於觀察圖式而標註影線之情形。
(實施形態1) <關於半導體裝置之結構>
本實施形態及以下之實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置，且非揮發性記憶體係主要將陷阱性絕緣膜(可積聚電荷之絕緣膜)用於電荷積聚部者。於本實施形態及以下之實施形態中，非揮發性記憶體係以將n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)設為基本之記憶體單元為基礎進行說明。又，本實施形態及以下之實施形態中之極性(寫入、抹除、讀出時之施加電壓之極性或載子之極 性)係用以說明將n通道型MISFET設為基本之記憶體單元之情形時之動作者，且於將p通道型MISFET設為基本之情形時，可藉由使施加電位或載子之導電型等之所有極性反轉，而獲得原理上相同之動作。
參照圖式，說明本實施形態之半導體裝置。圖1~圖3係本實施形態之半導體裝置之主要部分剖視圖，圖4係本實施形態之半導體裝置之主要部分俯視圖。圖4之A-A線之截面係大致對應於圖1，圖4之B-B線之截面係大致對應於圖2。又，於圖3中，表示有相當於圖1之左半部之截面區域(相當於1個記憶體單元之截面區域)。但，於圖3中，圖示有半導體基板SB、p型井PW、絕緣膜GF、MZ、SP、選擇閘極電極SG、記憶體閘極電極MG、覆蓋絕緣膜CP、半導體區域MS、MD、側壁間隔件SW及金屬矽化物層SL，但將層間絕緣膜IL1、插栓P1、P2、絕緣膜IL2及配線M1省略圖示。又，為便於理解，而於圖4之俯視圖中，圖示選擇閘極SLG(選擇閘極電極SG)、記憶體閘極電極MG、選擇閘極FLC(選擇閘極電極FC)、絕緣膜SP、MZ、及插栓P1、P2、P3、P4之平面佈局，而對於其他構成要素，則將圖示省略。
圖1~圖4所示之本實施形態之半導體裝置係具備非揮發性記憶體之半導體裝置。
例如於包含具有1~10Ωcm左右之比電阻之p型之單晶矽等之半導體基板(半導體晶圓)SB之記憶體單元區域1A，形成有構成非揮發性記憶體之記憶體單元之MISFET。
於半導體基板SB，形成有用以分離元件之元件分離區域ST，且於由該元件分離區域ST分離(規定)之活性區域，形成有P型井PW。
於記憶體單元區域1A之p型井PW，形成有包含記憶電晶體及選擇電晶體(控制電晶體)之非揮發性記憶體之記憶體單元MC。於圖1中，表示有將n+型半導體區域SD2(汲極區域)設為共用之2個記憶體單元MC之剖視圖，且將其中之1個記憶體單元MC之剖視圖示於圖3。於 記憶體單元區域1A陣列狀地形成有複數個記憶體單元MC，且記憶體單元區域1A藉由元件分離區域ST而與其他之區域電性地分離。即，記憶體單元區域1A係對應於半導體基板SB之主面中陣列狀地形成(配置、排列)有複數個記憶體單元MC之區域。
形成於記憶體單元區域1A之非揮發性記憶體之記憶體單元MC係分離閘極型之記憶體單元，且連接有具有選擇閘極電極(控制閘極電極)SG之選擇電晶體(控制電晶體)與具有記憶體閘極電極MG之記憶電晶體之2個MISFET。
此處，將包含電荷積聚部(電荷積聚層)之閘極絕緣膜及具備記憶體閘極電極MG之MISFET稱為記憶電晶體(記憶用電晶體)，又，將具備閘極絕緣膜及選擇閘極電極SG之MISFET稱為選擇電晶體(記憶體單元選擇用電晶體、控制電晶體)。因此，記憶體閘極電極MG係記憶電晶體之閘極電極，選擇閘極電極SG係選擇電晶體之閘極電極，選擇閘極電極SG及記憶體閘極電極MG係構成非揮發性記憶體(之記憶體單元)之閘極電極。
以下，對記憶體單元MC之構成具體地進行說明。
如圖1及圖3所示，非揮發性記憶體之記憶體單元MC具有：形成於半導體基板SB之p型井PW中之源極或汲極用之n型之半導體區域MS、MD、形成於半導體基板SB(p型井PW)之上之選擇閘極電極SG、及形成於半導體基板SB(p型井PW)之上且與選擇閘極電極SG相鄰之記憶體閘極電極MG。非揮發性記憶體之記憶體單元MC更具有形成於選擇閘極電極SG及半導體基板SB(p型井PW)間之絕緣膜(閘極絕緣膜)GF、形成於選擇閘極電極SG之兩側壁上之絕緣膜(側壁絕緣膜)SP、及形成於記憶體閘極電極MG及半導體基板SB(p型井PW)間與記憶體閘極電極MG及選擇閘極電極SG間之絕緣膜MZ。非揮發性記憶體之記憶體單元MC更具有形成於記憶體閘極電極MG及選擇閘極電 極SG之未彼此地鄰接之側之側面上之側壁間隔件SW。各記憶體單元MC之記憶體閘極電極MG係構成各記憶體單元MC之字元線。
於選擇閘極電極SG上，形成有覆蓋絕緣膜CP。以下，將藉由選擇閘極電極SG與選擇閘極電極SG上之覆蓋絕緣膜CP所形成之積層體稱為選擇閘極SLG。作為其他之形態，亦可能存在於選擇閘極電極SG上未形成覆蓋絕緣膜CP之情形。以下，對於在選擇閘極電極SG上形成有覆蓋絕緣膜CP之情形進行說明，但於未形成覆蓋絕緣膜CP之情形時，選擇閘極SLG整體成為選擇閘極電極SG。因而，於未形成覆蓋絕緣膜CP之情形時，於以下之說明中，將「選擇閘極SLG」改稱為「選擇閘極電極SG」。
選擇閘極SLG及記憶體閘極電極MG係於在其等之對向側面(側壁)之間插入有絕緣膜SP及絕緣膜MZ之狀態下，沿著半導體基板SB之主面延伸且並排地配置。選擇閘極SLG及記憶體閘極電極MG之延伸方向係與圖1及圖3之紙面垂直之方向、即圖4所示之X方向。選擇閘極SLG及記憶體閘極電極MG係隔著絕緣膜GF或絕緣膜MZ形成於半導體區域MD與半導體區域MS之間之半導體基板SB(p型井PW)上，且記憶體閘極電極MG位於半導體區域MS側，選擇閘極SLG位於半導體區域MD側。但，選擇閘極SLG隔著絕緣膜GF形成於半導體基板SB(p型井PW)上，記憶體閘極電極MG隔著絕緣膜MZ形成於半導體基板SB(p型井PW)上。
選擇閘極SLG與記憶體閘極電極MG係於中間介置絕緣膜SP及絕緣膜MZ而彼此地相鄰，且記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ以側壁間隔件狀形成於選擇閘極SLG之側面(側壁)上。以下亦存在將「側壁間隔件狀」稱為「側壁狀」之情形。絕緣膜MZ係遍及記憶體閘極電極MG與半導體基板SB(p型井PW)之間之區域、及記憶體閘極電極MG與選擇閘極SLG之間之區域之兩區域而延伸。
再者，於記憶體閘極電極MG與選擇閘極SLG之間，介置有絕緣膜SP與絕緣膜MZ，但於記憶體閘極電極MG與選擇閘極SLG之間，絕緣膜SP位於選擇閘極SLG側，且絕緣膜MZ位於記憶體閘極電極MG側。即，於記憶體閘極電極MG與選擇閘極SLG之間，介置有絕緣膜SP與絕緣膜MZ之積層結構(積層膜)，但絕緣膜SP鄰接於選擇閘極SLG，且絕緣膜MZ鄰接於記憶體閘極電極MG。因此，位於記憶體閘極電極MG與選擇閘極SLG之間之部分之絕緣膜MZ係夾在絕緣膜SP與記憶體閘極電極MG之間，且位於記憶體閘極電極MG與選擇閘極SLG之間之絕緣膜SP係夾在絕緣膜MZ與選擇閘極SLG之間。
形成於選擇閘極SLG與半導體基板SB(p型井PW)之間之絕緣膜GF、即選擇閘極SLG之下之絕緣膜GF係作為選擇電晶體之閘極絕緣膜發揮功能。
絕緣膜GF係例如可藉由氧化矽膜或氮氧化矽膜等而形成。又，絕緣膜GF係除了上述氧化矽膜或氮氧化矽膜等以外，亦可使用氧化鉿膜、氧化鋁膜(alumina)或氧化鉭膜等具有較氮化矽膜高之介電常數之高介電常數絕緣膜。
又，可將於記憶體閘極電極MG及半導體基板SB(p型井PW)間之區域與記憶體閘極電極MG及選擇閘極SLG間之區域延伸之絕緣膜MZ視作閘極絕緣膜(積層閘極絕緣膜、積層結構之閘極絕緣膜)。但，記憶體閘極電極MG與半導體基板SB(p型井PW)之間之絕緣膜MZ、即記憶體閘極電極MG之下之絕緣膜MZ係作為記憶電晶體之閘極絕緣膜發揮功能，而記憶體閘極電極MG與選擇閘極SLG之間之絕緣膜MZ係作為用以將記憶體閘極電極MG與選擇閘極SLG之間絕緣(電性地分離)之絕緣膜發揮功能。
絕緣膜MZ係積層絕緣膜，且包含具有絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、及絕緣膜MZ2上之絕緣膜MZ3之積層膜。此處，絕 緣膜MZ1包含氧化矽膜(氧化膜)，絕緣膜MZ2包含氮化矽膜(氮化膜)，絕緣膜MZ3包含氧化矽膜(氧化膜)。
再者，絕緣膜MZ中之位於記憶體閘極電極MG與半導體基板SB(p型井PW)之間之部分之絕緣膜MZ係包含半導體基板SB(p型井PW)上之絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2及絕緣膜MZ2上之絕緣膜MZ3之積層膜。即，位於記憶體閘極電極MG與半導體基板SB(p型井PW)之間之部分之絕緣膜MZ具有絕緣膜MZ2被絕緣膜MZ1與絕緣膜MZ3夾持之結構。另一方面，位於記憶體閘極電極MG與選擇閘極SLG之間之部分之絕緣膜MZ不具有絕緣膜MZ1，而包含絕緣膜MZ2與絕緣膜MZ3之積層膜。
即，絕緣膜MZ中之絕緣膜MZ2與絕緣膜MZ3係遍及記憶體閘極電極MG與半導體基板SB(p型井PW)之間之區域、及記憶體閘極電極MG與選擇閘極SLG之間之區域之兩區域而延伸。另一方面，絕緣膜MZ中之絕緣膜MZ1係形成於記憶體閘極電極MG與半導體基板SB(p型井PW)之間，但未形成於記憶體閘極電極MG與選擇閘極SLG之間。
因此，成為如下狀態：於記憶體閘極電極MG與半導體基板SB(p型井PW)之間，介置有絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3之積層膜，另一方面，於記憶體閘極電極MG與選擇閘極SLG之間，介置有絕緣膜SP、絕緣膜MZ2及絕緣膜MZ3之積層膜。於記憶體閘極電極MG與半導體基板SB(p型井PW)之間，將絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3以此順序自半導體基板SB側朝向記憶體閘極電極MG側積層，另一方面，於選擇閘極SLG與記憶體閘極電極MG之間，將絕緣膜SP、絕緣膜MZ2及絕緣膜MZ3以此順序自選擇閘極SLG側朝向記憶體閘極電極MG側積層。
絕緣膜MZ中之絕緣膜MZ2係具有電荷積聚功能之絕緣膜。即，絕緣膜MZ中之絕緣膜MZ2係用以積聚電荷之絕緣膜，從而可作為電 荷積聚層(電荷積聚部)發揮功能。即，絕緣膜MZ2係陷阱性絕緣膜。此處，所謂陷阱性絕緣膜係指可積聚電荷之絕緣膜。以此方式，使用絕緣膜MZ2作為具有陷阱能階之絕緣膜。因此，絕緣膜MZ可視作具有電荷積聚部(此處為絕緣膜MZ2)之絕緣膜。
絕緣膜MZ中之絕緣膜MZ3與絕緣膜MZ1係作為用以將電荷封閉於陷阱性絕緣膜之電荷阻擋層或電荷封閉層發揮功能。可藉由採用由作為電荷阻擋層發揮功能之絕緣膜MZ1、MZ3夾持作為陷阱性絕緣膜之絕緣膜MZ2而成之結構，而實現電荷之朝向絕緣膜MZ2之積聚。
絕緣膜MZ係作為記憶電晶體之閘極絕緣膜發揮功能，且具有電荷保持(電荷積聚)功能。因而，記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ至少具有3層之積層結構，以便能夠作為具有記憶電晶體之電荷保持功能之閘極絕緣膜發揮功能，且與作為電荷阻擋層發揮功能之外側之層(絕緣膜MZ1、MZ3)之電位障壁高度相比，作為電荷積聚部發揮功能之內側之層(絕緣膜MZ2)之電位障壁高度變低。此情況可藉由利用氧化矽膜形成絕緣膜MZ1，利用氮化矽膜形成絕緣膜MZ2，且利用氧化矽膜形成絕緣膜MZ3而達成。
絕緣膜MZ3與絕緣膜MZ1各自之帶隙必須大於絕緣膜MZ3與絕緣膜MZ1之間之電荷積聚層(此處為絕緣膜MZ2)之帶隙。即，絕緣膜MZ1與絕緣膜MZ3各自之帶隙大於作為陷阱性絕緣膜之絕緣膜MZ2之帶隙。藉此，夾持作為電荷積聚層之絕緣膜MZ2之絕緣膜MZ3與絕緣膜MZ1可分別作為電荷阻擋層發揮功能。因氧化矽膜具有與氮化矽膜之帶隙相比更大之帶隙，故可採用氮化矽膜作為絕緣膜MZ2，且採用氧化矽膜分別作為絕緣膜MZ1及絕緣膜MZ3。
又，絕緣膜SP之帶隙較佳為大於絕緣膜MZ2之帶隙。原因在於，為抑制或防止注入或積聚於絕緣膜MZ2之電荷穿過絕緣膜SP漏到選擇閘極電極SG側，而期待絕緣膜SP亦具有作為電荷阻擋層之功 能。因此，絕緣膜SP若以與作為電荷阻擋層發揮功能之絕緣膜MZ1相同之材料形成則更佳。因而，可較佳地使用氧化矽膜作為絕緣膜SP。
又，介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度(thickness)T2變得大於介置於半導體基板SB(p型井PW)與記憶體閘極電極MG之間之絕緣膜MZ之厚度(thickness)T1(T1<T2)。此情況可藉由使絕緣膜SP之厚度大於絕緣膜MZ1之厚度而實現。藉此，可使記憶體閘極電極MG與選擇閘極SLG之間之耐壓提昇。再者，厚度T1、T2係示於圖3中。厚度T2係對應於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP之厚度與絕緣膜MZ之厚度之和。
半導體區域MS係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域之另一者發揮功能之半導體區域。此處，半導體區域MS係作為源極區域發揮功能之半導體區域，半導體區域MD係作為汲極區域發揮功能之半導體區域。半導體區域MS、MD係包含被導入n型雜質之半導體區域(n型雜質擴散層)，且分別具備LDD(lightly doped drain，輕摻雜汲極)結構。即，源極用之半導體區域MS具有n-型半導體區域EX1、及具備較n-型半導體區域EX1高之雜質濃度之n+型半導體區域SD1，汲極用之半導體區域MD具有n-型半導體區域EX2、及具有較n-型半導體區域EX2高之雜質濃度之n+型半導體區域SD2。n+型半導體區域SD1係與n-型半導體區域EX1相比，接合深度更深且雜質濃度更高，又，n+型半導體區域SD2係與n-型半導體區域EX2相比，接合深度更深且雜質濃度更高。
亦根據圖4所知，非揮發性記憶體之記憶體單元MC係以複數個陣列狀地配置於半導體基板SB之主面(更確定而言為記憶體單元區域1A)。陣列狀(行列狀)地配置於X方向及Y方向上之複數個記憶體單元 MC中之排列於X方向之記憶體單元MC之選擇閘極電極SG(選擇閘極SLG)彼此於X方向上相連地一體形成。即，沿X方向延伸之1根選擇閘極電極SG(選擇閘極SLG)形成X方向上排列之複數個記憶體單元MC之選擇閘極電極，且沿該X方向延伸之選擇閘極電極SG(選擇閘極SLG)沿Y方向以複數根並排地配置。因而，各選擇閘極電極SG(選擇閘極SLG)係沿X方向延伸，且兼作X方向上排列之複數個記憶體單元MC之選擇閘極電極、及將X方向上排列之複數個記憶體單元MC之選擇閘極電極彼此電性地連接之選擇閘極線。
又，X方向及Y方向上陣列狀地配置之複數個記憶體單元MC中之X方向上排列之記憶體單元MC之記憶體閘極電極MG彼此係於X方向上相連地一體形成。即，沿X方向延伸之1根記憶體閘極電極MG形成X方向上排列之複數個記憶體單元MC之記憶體閘極電極，且沿該X方向延伸之記憶體閘極電極MG沿Y方向以複數根並排地配置。因而，各記憶體閘極電極MG係沿X方向延伸，且兼作X方向上排列之複數個記憶體單元MC之記憶體閘極電極、及將X方向上排列之複數個記憶體單元MC之記憶體閘極電極彼此電性地連接之記憶體閘極線。以此方式，記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ，而與選擇閘極電極SG(選擇閘極SLG)鄰接。
再者，圖4所示之X方向及Y方向係與半導體基板SB之主面平行之方向，且Y方向係與X方向交叉之方向，較佳為，Y方向係與X方向正交之方向。
X方向及Y方向上陣列狀地配置之複數個記憶體單元MC中之隔著作為汲極區域之半導體區域MD而於Y方向上相鄰之記憶體單元MC彼此亦根據圖1或圖4所知，共有作為汲極區域之半導體區域MD。又，隔著作為源極區域之半導體區域MS而於Y方向上相鄰之記憶體單元MC彼此共有作為源極區域之半導體區域MS。
於選擇閘極SLG之兩側面S1、S2上形成有絕緣膜SP，但形成於選擇閘極SLG之側面S1上之絕緣膜SP與形成於選擇閘極SLG之側面S2上之絕緣膜SP係一體地形成且相連。即，絕緣膜SP係以於俯視下將選擇閘極SLG之周圍包圍之方式，連續且一體地形成於選擇閘極SLG之側面上。即，絕緣膜SP係連續且一體地形成於選擇閘極SLG之側面S1上、選擇閘極SLG之側面S2上、及構成選擇閘極SLG之X方向之兩端部之兩側面上。因此，形成於選擇閘極SLG之側面S1上之絕緣膜SP、與形成於選擇閘極SLG之側面S2上之絕緣膜SP係未分離而一體地相連。
此處，將選擇閘極SLG之側面(側壁)中之隔著絕緣膜MZ及絕緣膜SP而與記憶體閘極電極MG鄰接之側之側面(側壁)標註符號S1且稱為側面(側壁)S1，將與側面(側壁)S1為相反側之側面(側壁)標註符號S2且稱為側面(側壁)S2。又，將記憶體閘極電極MG之側面(側壁)中，隔著絕緣膜MZ及絕緣膜SP而與選擇閘極SLG鄰接之側之側面(側壁)，標註符號S3且稱為側面(側壁)S3，並將與側面(側壁)S3為相反側之側面(側壁)，標註符號S4且稱為側面(側壁)S4。選擇閘極SLG之側面S1、S2及記憶體閘極電極MG之側面S3、S4，係示於圖3及圖4中。選擇閘極SLG之側面S1與記憶體閘極電極MG之側面S3，係隔著絕緣膜SP及絕緣膜MZ而對向，且於選擇閘極SLG之側面S1與記憶體閘極電極MG之側面S3之間，介置有絕緣膜SP與絕緣膜MZ之積層膜，且絕緣膜SP鄰接於選擇閘極SLG之側面S1，絕緣膜MZ鄰接於記憶體閘極電極MG之側面S3。
於記憶體閘極電極MG及選擇閘極SLG之彼此未鄰接之側之側面上，形成有包含絕緣膜(氧化矽膜、氮化矽膜、或該等之積層膜)之側壁間隔件(側壁、側壁絕緣膜)SW。即，於與隔著絕緣膜MZ及絕緣膜SP鄰接於選擇閘極SLG之側為相反側之記憶體閘極電極MG之側面S4 上、及與隔著絕緣膜MZ及絕緣膜SP鄰接於記憶體閘極電極MG之側為相反側之選擇閘極SLG之側面S2上，形成有側壁間隔件SW。即，於選擇閘極SLG之側面S2上與記憶體閘極電極MG之側面S4上，形成有側壁間隔件SW。
但，因於選擇閘極SLG之側面S1上與側面S2上形成有絕緣膜SP，故於選擇閘極SLG之側面S2與側壁間隔件SW之間，介置有絕緣膜SP(形成於選擇閘極SLG之側面S2上之絕緣膜SP)。即，於選擇閘極SLG之側面S2上，隔著絕緣膜SP形成有側壁間隔件SW。
又，於採用下述製造工序，在下述步驟15中不去除絕緣膜MZ1而殘存之情形時，如圖1及圖3所示，成為絕緣膜MZ1於半導體基板SB與側壁間隔件SW之間延伸之狀態。
源極側之n-型半導體區域EX1係對於記憶體閘極電極MG之側面S4自對準地形成，n+型半導體區域SD1係對於記憶體閘極電極MG之側面S4上之側壁間隔件SW之側面(與相接於記憶體閘極電極MG之側為相反側之側面)自對準地形成。此係於形成側壁間隔件SW前，以離子植入形成n-型半導體區域EX1，並於形成側壁間隔件SW後，以離子植入形成n+型半導體區域SD1之緣故。因此，低濃度之n-型半導體區域EX1係形成於記憶體閘極電極MG之側面S4上之側壁間隔件SW之下，高濃度之n+型半導體區域SD1係形成於低濃度之n-型半導體區域EX1之外側。因而，低濃度之n-型半導體區域EX1係以與記憶電晶體之通道區域鄰接之方式形成，高濃度之n+型半導體區域SD1係以與低濃度之n-型半導體區域EX1鄰接，並與記憶電晶體之通道區域隔開相當於n-型半導體區域EX1之距離之方式形成。
汲極側之n-型半導體區域EX2係對於選擇閘極SLG之側面S2上之絕緣膜SP之側面(與相接於選擇閘極SLG之側為相反側之側面)自對準地形成，n+型半導體區域SD2係對於選擇閘極SLG之側面S2上之側壁 間隔件SW之側面(與隔著絕緣膜SP而與選擇閘極SLG鄰接之側為相反側之側面)自對準地形成。此係於形成側壁間隔件SW前，以於選擇閘極SLG之側面S2上形成有絕緣膜SP之狀態，利用離子植入形成n-型半導體區域EX2，且於形成側壁間隔件SW後，利用離子植入形成n+型半導體區域SD2之緣故。因此，低濃度之n-型半導體區域EX2係形成於選擇閘極SLG之側面S2上之側壁間隔件SW之下，高濃度之n+型半導體區域SD2係形成於低濃度之n-型半導體區域EX2之外側。因而，低濃度之n-型半導體區域EX2係以與選擇電晶體之通道區域鄰接之方式形成，高濃度之n+型半導體區域SD2係以與低濃度之n-型半導體區域EX2鄰接，且與選擇電晶體之通道區域隔開相當於n-型半導體區域EX2之距離之方式形成。
於p型井PW中，在記憶體閘極電極MG之下之絕緣膜MZ之下，形成記憶電晶體之通道區域，且在選擇閘極SLG(選擇閘極電極SG)之下之絕緣膜GF之下，形成選擇電晶體之通道區域。於選擇電晶體之通道形成區域，視需要形成有選擇電晶體之閾值調整用之半導體區域(p型半導體區域或n型半導體區域)。又，於記憶電晶體之通道形成區域，視需要形成記憶電晶體之閾值調整用之半導體區域(p型半導體區域或n型半導體區域)。
於本實施形態中，選擇閘極SLG具有包含導電體(導電膜)之選擇閘極電極SG與形成於選擇閘極電極SG上之覆蓋絕緣膜CP之積層結構。覆蓋絕緣膜CP係包含例如氮化矽膜。作為覆蓋絕緣膜CP，亦可使用氧化矽膜、與形成於該氧化矽膜上且較該氧化矽膜厚之氮化矽膜之積層膜。
選擇閘極電極SG係包含導電膜，例如包含n型多晶矽膜(導入有n型雜質之多晶矽膜)之類的矽膜。具體而言，選擇閘極電極SG係包含經圖案化之矽膜。選擇閘極SLG中之選擇閘極電極SG作為閘極電極發 揮功能，且覆蓋絕緣膜CP因包含絕緣體(絕緣膜)而不作為閘極電極發揮功能。如下所述，可藉由將包含選擇閘極電極SG用之導電膜(矽膜)與覆蓋絕緣膜CP用之絕緣膜之積層膜進行圖案化，而形成包含選擇閘極電極SG與覆蓋絕緣膜CP之積層體(積層膜)之選擇閘極SLG。選擇閘極電極SG之閘極長度例如可設為80~120nm左右。
再者，於本實施形態中，選擇閘極SLG具有選擇閘極電極SG與選擇閘極電極SG上之覆蓋絕緣膜CP之積層結構，但作為其他形態，亦可能存在不形成覆蓋絕緣膜CP之情形，於該情形時，選擇閘極SLG包含選擇閘極電極SG，且不具有覆蓋絕緣膜CP。
記憶體閘極電極MG係包含導電膜，例如包含如n型多晶矽膜之類的矽膜。具體而言，藉由將以覆蓋選擇閘極SLG之方式形成於半導體基板SB上之矽膜進行各向異性蝕刻(回蝕)，於選擇閘極SLG之側面S1上隔著絕緣膜SP及絕緣膜MZ使該矽膜選擇性地殘存而形成。因此，記憶體閘極電極MG係隔著絕緣膜SP及絕緣膜MZ，以側壁間隔件狀形成於選擇閘極SLG之一側面(此處為側面S1)上。記憶體閘極電極MG之閘極長度例如可設為50~100nm左右。因於選擇閘極電極SG上形成有覆蓋絕緣膜CP，且於作為該積層體之選擇閘極SLG之側面形成有記憶體閘極電極MG，故可將記憶體閘極電極MG之最上部之高度位置設為高於選擇閘極電極SG之上表面。
隔著絕緣膜SP及絕緣膜MZ而鄰接之選擇閘極SLG及記憶體閘極電極MG不僅於記憶體單元區域1A延伸，進而延伸至分路區域(供電區域)1B為止。
分路區域1B係用於將選擇閘極電極SG及記憶體閘極電極MG拉升至配線M1之區域，亦根據圖2及圖4所知，於分路區域1B整體中形成有元件分離區域ST。因而，於分路區域1B中，成為隔著絕緣膜SP及絕緣膜MZ而鄰接之選擇閘極SLG及記憶體閘極電極MG於元件分離區 域ST上延伸之狀態。
於記憶體單元區域1A之各記憶體單元MC中，在選擇閘極SLG(選擇閘極電極SG)與半導體基板SB(p型井PW)之間，形成有作為閘極絕緣膜發揮功能之絕緣膜GF，且此情況不依賴於絕緣膜GF之成膜法。
然而，於利用普通之熱氧化法形成絕緣膜GF之情形時，於絕緣膜GF之成膜時，在元件分離區域ST上不形成絕緣膜GF。於該情形時，成為如下狀態：於選擇閘極電極SG中之在元件分離區域ST上延伸之部分(例如分路區域1B中之選擇閘極電極SG)之下未形成絕緣膜GF，從而於元件分離區域ST上直接地配置有選擇閘極電極SG。即，成為於選擇閘極電極SG與元件分離區域ST之間未形成絕緣膜GF之狀態。
另一方面，於以CVD法或濺鍍法等，沈積地形成絕緣膜GF之情形時，於絕緣膜GF之成膜時，亦在元件分離區域ST上形成絕緣膜GF，因此，成為亦於選擇閘極電極SG與元件分離區域ST之間形成有絕緣膜GF之狀態。
又，於記憶體單元區域1A之各記憶體單元MC中，在記憶體閘極電極MG及半導體基板SB(p型井PW)間與記憶體閘極電極MG及選擇閘極SLG間，形成有絕緣膜MZ。該絕緣膜MZ於成膜時亦可形成於元件分離區域ST上，故亦於記憶體閘極電極MG中之在元件分離區域ST上延伸之部分(例如分路區域1B中之記憶體閘極電極MG)之下形成有絕緣膜MZ。因此，成為如下狀態：於記憶體閘極電極MG在元件分離區域ST上延伸之區域(例如分路區域1B)中，在記憶體閘極電極MG及元件分離區域ST間與記憶體閘極電極MG及選擇閘極SLG間形成有絕緣膜MZ。
再者，如上所述，絕緣膜MZ中之位於記憶體閘極電極MG與半導體基板SB(p型井PW)之間之部分之絕緣膜MZ(即記憶體閘極電極MG 之下之絕緣膜MZ)包含絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2及絕緣膜MZ2上之絕緣膜MZ3之積層膜。另一方面，位於記憶體閘極電極MG與選擇閘極SLG之間之部分之絕緣膜MZ不具有絕緣膜MZ1，而包含絕緣膜MZ2與絕緣膜MZ3之積層膜。又，位於記憶體閘極電極MG與元件分離區域ST之間之部分之絕緣膜MZ亦不具有絕緣膜MZ1，而包含絕緣膜MZ2與絕緣膜MZ3之積層膜。
即，絕緣膜MZ中之絕緣膜MZ2與絕緣膜MZ3係形成於記憶體閘極電極MG與半導體基板SB(p型井PW)之間之區域、記憶體閘極電極MG與選擇閘極SLG之間之區域、及記憶體閘極電極MG與元件分離區域ST之間之區域。另一方面，絕緣膜MZ中之絕緣膜MZ1係形成於記憶體閘極電極MG與半導體基板SB(p型井PW)之間，但未形成於記憶體閘極電極MG與選擇閘極SLG之間，又，亦不形成於記憶體閘極電極MG與元件分離區域ST之間。此係於藉由氧化(較佳為熱氧化法)而形成絕緣膜MZ1之情形時，於絕緣膜SP上或元件分離區域ST上不形成絕緣膜MZ1之緣故。
但，即便在記憶體閘極電極MG與元件分離區域ST之間未形成絕緣膜MZ，對於非揮發性記憶體之動作亦無不良影響，故亦可容許於記憶體閘極電極MG與元件分離區域ST之間不形成絕緣膜MZ之情形。又，亦可容許於記憶體閘極電極MG與元件分離區域ST之間不僅形成絕緣膜MZ2、MZ3，且形成絕緣膜MZ1之情形。
於記憶體閘極電極MG(構成該記憶體閘極電極MG之矽膜PS2)之上部(上表面)與n+型半導體區域SD1、SD2之上部(上表面、表面)，藉由自對準矽化物(Salicide：Self Aligned Silicide)技術等，而形成有金屬矽化物層SL。金屬矽化物層SL係例如包含鈷矽化物層、鎳矽化物層或添加有鉑之鎳矽化物層等。可藉由金屬矽化物層SL而降低擴散電阻或接觸電阻。
於記憶體閘極電極MG之上部形成有金屬矽化物層SL之情形時，亦可將構成記憶體閘極電極MG之矽膜與該矽膜上之金屬矽化物層SL合併所得者視作記憶體閘極電極MG。
又，於如本實施形態所述，選擇閘極SLG包含選擇閘極電極SG與覆蓋絕緣膜CP之積層體(積層膜)之情形時，因除了下述接觸部SGa以外，選擇閘極電極SG之上表面被覆蓋絕緣膜CP所覆蓋，故而，於選擇閘極電極SG上未形成相當於金屬矽化物層SL者。作為其他之形態，於未形成覆蓋絕緣膜CP之情形時，於選擇閘極電極SG上未形成覆蓋絕緣膜CP，故亦可於選擇閘極電極SG之上部形成金屬矽化物層SL。
於半導體基板SB上，以覆蓋選擇閘極SLG、記憶體閘極電極MG及側壁間隔件SW之方式，形成有層間絕緣膜IL1作為絕緣膜。層間絕緣膜IL1係包含氧化矽膜之單體膜、或氮化矽膜與較該氮化矽膜厚地形成於該氮化矽膜上之氧化矽膜之積層膜等。層間絕緣膜IL1之上表面係經平坦化處理。
於層間絕緣膜IL1形成有複數個接觸孔(開口部、貫通孔)，且於接觸孔內，作為連接用之導電體部，形成有導電性之插栓(接觸插栓)P1、P2、P3、P4。
插栓P1、P2、P3、P4中，插栓P1係電性連接於n+型半導體區域SD1之插栓，插栓P2係電性連接於n+型半導體區域SD2之插栓，插栓P3係電性連接於記憶體閘極電極MG之插栓，插栓P4係電性連接於選擇閘極電極SG之插栓。插栓P1係嵌入至插栓P1用之接觸孔內，插栓P2係嵌入至插栓P2用之接觸孔內，插栓P3係嵌入至插栓P3用之接觸孔內，插栓P4係嵌入至插栓P4用之接觸孔內。
插栓P1係配置於n+型半導體區域SD1上，且藉由插栓P1之底面相接於n+型半導體區域SD1之表面上之金屬矽化物層SL，而將插栓P1與 n+型半導體區域SD1電性連接。插栓P2係配置於n+型半導體區域SD2上，且藉由插栓P2之底面相接於n+型半導體區域SD2之表面上之金屬矽化物層SL，而將插栓P2與n+型半導體區域SD2電性連接。關於插栓P3、P4，隨後更詳細地進行說明。
插栓P1、P2、P3、P4分別由形成於接觸孔之底部及側壁(側面)上之較薄之障壁導體膜、及以將接觸孔嵌入之方式形成於該障壁導體膜上之主導體膜形成，為將圖式簡化，而於圖1及圖2中，將構成各插栓P1、P2、P3、P4之障壁導體膜及主導體膜一體化地表示。
於嵌入有插栓P1、P2、P3、P4之層間絕緣膜IL1上形成有配線M1。配線M1係例如金屬鑲嵌配線(嵌入配線)，且嵌入至形成於層間絕緣膜IL1上之絕緣膜(層間絕緣膜)IL2上所設置之配線槽。配線M1係經由插栓(P1、P2、P3、P4)，而與記憶電晶體之源極區域(半導體區域MS)、選擇電晶體之汲極區域(半導體區域MD)、及選擇閘極電極SG或記憶體閘極電極MG等電性連接。
雖亦形成有較配線M1進而上層之配線及絕緣膜，但此處將該圖示及說明省略。又，配線M1及較該配線M1上層之配線不僅限於金屬鑲嵌配線，亦可將配線用之導電體膜進行圖案化而形成，例如亦可採用鎢配線或鋁配線等。
又，本實施形態係於分路區域1B中，以與選擇閘極SLG隔開、且與記憶體閘極電極MG鄰接之方式，形成有選擇閘極FLC。即，於分路區域1B中，在隔著絕緣膜SP、MZ及記憶體閘極電極MG而與選擇閘極SLG之側面S1對向之位置，形成有選擇閘極FLC。選擇閘極FLC係未形成於記憶體單元區域1A，而以島狀形成於分路區域1B，且隔著絕緣膜SP、MZ及記憶體閘極電極MG，而與選擇閘極SLG在Y方向上相鄰。即，於分路區域1B中，在俯視下，成為記憶體閘極電極MG被選擇閘極SLG與選擇閘極FLC在Y方向上夾持之狀態。因於分路區 域1B整體中形成有元件分離區域ST，故選擇閘極FLC形成於元件分離區域ST上。於俯視下，選擇閘極FLC可設為例如在分路區域1B中沿X方向延伸之圖案。
選擇閘極FLC與選擇閘極SLG係藉由同層之膜(共用之膜)以同一工序形成。因此，選擇閘極FLC之層結構係與選擇閘極SLG之層結構相同，且於選擇閘極SLG具有選擇閘極電極SG與選擇閘極電極SG上之覆蓋絕緣膜CP之積層結構之情形時，選擇閘極FLC具有選擇閘極電極FC與選擇閘極電極FC上之覆蓋絕緣膜CP1之積層結構。
選擇閘極電極(虛設閘極電極)FC與選擇閘極電極SG係藉由同層之膜(共用之膜)以同一工序形成，又，覆蓋絕緣膜CP1與覆蓋絕緣膜CP係藉由同層之膜(共用之膜)以同一工序形成。即，選擇閘極電極FC與選擇閘極電極SG係藉由將兼具選擇閘極電極FC用與選擇閘極電極SG用之導電膜(對應於下述矽膜PS1)圖案化而形成。又，覆蓋絕緣膜CP1與覆蓋絕緣膜CP係藉由將兼具覆蓋絕緣膜CP1用與覆蓋絕緣膜CP用之絕緣膜(對應於下述絕緣膜CPZ)圖案化而形成。因此，選擇閘極電極FC與選擇閘極電極SG包含彼此相同之材料，又，覆蓋絕緣膜CP1與覆蓋絕緣膜CP包含彼此相同之材料。但，選擇閘極電極FC與選擇閘極電極SG並未相連而彼此隔開，又，覆蓋絕緣膜CP1與覆蓋絕緣膜CP並未相連而彼此隔開。
於在選擇閘極電極SG上未形成覆蓋絕緣膜CP之情形時，即，選擇閘極SLG不具有覆蓋絕緣膜CP而包含選擇閘極電極SG之情形時，於選擇閘極電極FC上未形成覆蓋絕緣膜CP1，因而，選擇閘極FLC不具有覆蓋絕緣膜CP1而包含選擇閘極電極FC。
選擇閘極電極FC與選擇閘極電極SG係藉由共用之導電膜以同一工序形成，但彼此分離而未相連。又，選擇閘極電極FC與選擇閘極電極SG並未經由配線等電性連接。因此，選擇閘極電極FC未與選擇 閘極電極SG電性連接。選擇閘極電極FC處於電性浮動狀態。即，選擇閘極電極FC被設為浮動電位(floating potential)。
選擇閘極電極SG係作為選擇電晶體之閘極電極發揮功能者，但選擇閘極電極FC並非作為電晶體之閘極電極發揮功能者。選擇閘極電極FC係為了能夠將插栓P3準確地連接於記憶體閘極電極MG而設置者。因此，選擇閘極電極FC可視作虛設之閘極電極(虛擬性閘極電極)。
記憶體閘極電極MG係隔著絕緣膜SP、MZ以側壁間隔件狀形成於選擇閘極SLG之側面S1上，且與選擇閘極SLG一同地沿圖4之X方向延伸。而且，於分路區域1B中，記憶體閘極電極MG以嵌入至選擇閘極SLG與選擇閘極FLC之間之方式形成，並且以於俯視下將選擇閘極FLC包圍之方式形成於選擇閘極FLC之周圍。隔著絕緣膜SP、MZ以側壁間隔件狀形成於選擇閘極SLG之側面S1上且與選擇閘極SLG一同地沿X方向之部分之記憶體閘極電極MG、嵌入至選擇閘極SLG與選擇閘極FLC之間之部分之記憶體閘極電極MG、及以將選擇閘極FLC包圍之方式形成於選擇閘極FLC之周圍之部分之記憶體閘極電極MG係一體地形成。記憶體閘極電極MG中之位於選擇閘極SLG與選擇閘極FLC之間之部分係以嵌入至選擇閘極SLG與選擇閘極FLC之間之方式形成，且除了該部分以外之部分係以側壁間隔件狀形成。
又，亦於選擇閘極FLC、與鄰接於選擇閘極FLC之記憶體閘極電極MG之間，介置有絕緣膜SP及絕緣膜MZ。即，於選擇閘極FLC與記憶體閘極電極MG之間，介置有絕緣膜SP與絕緣膜MZ之積層結構，且絕緣膜SP鄰接於選擇閘極FLC，絕緣膜MZ鄰接於記憶體閘極電極MG。
於選擇閘極FLC之側面上形成有絕緣膜SP，但該絕緣膜SP係以於俯視下將選擇閘極FLC之周圍包圍之方式形成於選擇閘極FLC之側面 上。然而，選擇閘極FLC之側面上之絕緣膜SP與選擇閘極SLG之側面(S1、S2)上之絕緣膜SP係藉由同層之膜(共用之膜)以同一工序形成，但彼此分離。即，選擇閘極FLC之側面上之絕緣膜SP與選擇閘極SLG之側面(S1、S2)上之絕緣膜SP並不相連而彼此分離。選擇閘極FLC之側面上之絕緣膜SP與選擇閘極SLG之側面(S1、S2)上之絕緣膜SP包含彼此相同之材料。
形成於選擇閘極SLG之側面上之絕緣膜SP並未形成於記憶體閘極電極MG之下，同樣地，形成於選擇閘極FLC之側面上之絕緣膜SP亦未形成於記憶體閘極電極MG之下。即，形成於選擇閘極SLG之側面上之絕緣膜SP並未於記憶體閘極電極MG之下延伸，同樣地，形成於選擇閘極FLC之側面上之絕緣膜SP亦未於記憶體閘極電極MG之下延伸。即，於記憶體閘極電極MG之下，未形成絕緣膜SP。
另一方面，形成於選擇閘極FLC與記憶體閘極電極MG之間之絕緣膜MZ係與形成於記憶體閘極電極MG之下之絕緣膜MZ、及形成於選擇閘極SLG與記憶體閘極電極MG之間之絕緣膜MZ一體地形成。即，絕緣膜MZ係遍及選擇閘極SLG與記憶體閘極電極MG之間、記憶體閘極電極MG之下、及選擇閘極FLC與記憶體閘極電極MG之間連續地形成。再者，形成於選擇閘極FLC與記憶體閘極電極MG之間之絕緣膜MZ係與形成於選擇閘極SLG與記憶體閘極電極MG之間之絕緣膜MZ同樣地不具有絕緣膜MZ1，而包含絕緣膜MZ2與絕緣膜MZ3之積層膜。
設置選擇閘極SLG之原因係如下所述。
記憶體閘極電極MG係自對準地形成於選擇閘極SLG之側面(側壁)之側壁間隔件狀之電極，故難以對於記憶體閘極電極MG設置俯視下具有較寬之面積之供電用之圖案。又，記憶體閘極電極MG係自對準地形成之圖案，故與記憶體閘極電極MG之延伸方向即X方向正交 之方向、即Y方向上之記憶體閘極電極MG之寬度較小。
因此，於若與本實施形態不同地，不設置選擇閘極FLC，而僅將插栓P3連接於沿選擇閘極SLG之側面S1延伸之記憶體閘極電極MG之上表面，則因光罩之錯位等導致插栓P3之形成位置偏離設計位置之情形時，存在於記憶體閘極電極MG與插栓P3之間引起連接不良之虞。又，亦存在導致本應連接於記憶體閘極電極MG之插栓P3不僅連接於記憶體閘極電極MG而且亦連接於選擇閘極電極SG，從而導致記憶體閘極電極MG與選擇閘極電極SG短路之虞。
相對於此，本實施形態係如上所述，於分路區域1B中，在選擇閘極SLG之側面S1側，隔著絕緣膜SP、MZ及記憶體閘極電極MG形成有選擇閘極FLC，且記憶體閘極電極MG亦形成於選擇閘極FLC之周圍。而且，用以連接於記憶體閘極電極MG之插栓P3係配置於形成於選擇閘極FLC之周圍之部分之記憶體閘極電極MG上，且連接於形成於選擇閘極FLC之周圍之部分之記憶體閘極電極MG。即，用以連接於記憶體閘極電極MG之插栓P3係於俯視下，與形成於選擇閘極FLC之周圍之部分之記憶體閘極電極MG重合。
即便於俯視下，用以連接於記憶體閘極電極MG之插栓P3重合於選擇閘極FLC，亦不存在問題。此係選擇閘極電極FC為電性浮動狀態，故用以連接於記憶體閘極電極MG之插栓P3即便電性連接於選擇閘極電極FC，選擇閘極電極SG與記憶體閘極電極MG亦不會短路，故不存在問題之緣故。於本實施形態中，藉由將與浮動狀態之選擇閘極電極FC鄰接之記憶體閘極電極MG設為與插栓P3連接之連接部(連接區域)，而即便形成用以連接於記憶體閘極電極MG之插栓P3之位置偏離設計位置之情形時，亦可防止記憶體閘極電極MG與選擇閘極電極SG短路。藉此，可將對於用以連接於記憶體閘極電極MG之插栓P3之形成位置之與設計位置偏離之裕度擴大。
即，於與本實施形態不同，選擇閘極電極FC與選擇閘極電極SG一體地相連之情形時，若用以連接於記憶體閘極電極MG之插栓P3不僅連接於記憶體閘極電極MG而且亦連接於選擇閘極電極FC，則導致記憶體閘極電極MG與選擇閘極電極SG電性短路。
相對於此，於本實施形態中，選擇閘極電極FC係與選擇閘極電極SG分離而並非一體地相連，故即便用以連接於記憶體閘極電極MG之插栓P3不僅連接於記憶體閘極電極MG而且亦連接於選擇閘極電極FC，記憶體閘極電極MG與選擇閘極電極SG亦不會電性短路。因此，於本實施形態中，將用以連接於記憶體閘極電極MG之插栓P3連接於記憶體閘極電極MG時，不必防止該插栓P3被連接於選擇閘極電極FC。因而，可容許用以連接於記憶體閘極電極MG之插栓P3之形成位置一定程度地自設計位置偏離，故而，變得容易製造半導體裝置，從而容易進行製造工序之管理。
因此，於本實施形態中，用以連接於記憶體閘極電極MG之插栓P3係連接於形成於選擇閘極FLC之周圍之部分之記憶體閘極電極MG，但亦可連接於或不連接於選擇閘極電極SG。即，用以連接於記憶體閘極電極MG之插栓P3必須電性連接於記憶體閘極電極MG，且不電性連接於選擇閘極電極SG，但可電性連接於或不電性連接於選擇閘極電極FC。因此，用以連接於記憶體閘極電極MG之插栓P3亦可以橫跨沿著選擇閘極FLC之側面(側壁)之記憶體閘極電極MG上與選擇閘極電極FC上之方式形成。
又，於在記憶體閘極電極MG之上部形成有金屬矽化物層SL之情形時，用以連接於記憶體閘極電極MG之插栓P3與記憶體閘極電極MG之上部之金屬矽化物層SL相接而電性連接，藉此，電性連接於記憶體閘極電極MG。
又，於俯視下，用以連接於記憶體閘極電極MG之插栓P3較佳為 不與以側壁間隔件狀形成於選擇閘極SLG之側面S1上之部分之記憶體閘極電極MG重合，藉此，可更準確地防止用以連接於記憶體閘極電極MG之插栓P3被連接於選擇閘極電極SG。
再者，於分路區域1B，形成有元件分離區域ST，故即便用以連接於記憶體閘極電極MG之插栓P3之一部分於俯視下自選擇閘極電極FC及記憶體閘極電極MG凸出，凸出部分之插栓P3亦連接於元件分離區域之上表面，故用以連接於記憶體閘極電極MG之插栓P3不會導通至半導體基板。
又，於分路區域1B中，選擇閘極SLG具有用以連接插栓P4(本應電性連接於選擇閘極電極SG之插栓P4)之接觸部SGa。於俯視下，接觸部SGa沿著相對於選擇閘極SLG之延伸方向(此處為圖4之X方向)正交之方向(此處為圖4之Y方向)延伸。因此，於選擇閘極SLG中，接觸部SGa與除了接觸部SGa以外之區域相比，寬度(Y方向之尺寸)變大。因此，接觸部SGa於選擇閘極SLG中，亦可視作選擇閘極SLG之寬度變寬之部分(寬幅部)。此處，選擇閘極SLG之寬度係對應於與選擇閘極SLG之延伸方向(此處為圖4之X方向)正交之方向(此處為圖4之Y方向)之寬度。
接觸部SGa係選擇閘極SLG(選擇閘極電極SG)之一部分，且與選擇閘極SLG一體地形成。惟除了接觸部SGa以外，於選擇閘極電極SG上形成有覆蓋絕緣膜CP，相對於此，於接觸部SGa，在選擇閘極電極SG之至少一部分上未形成覆蓋絕緣膜CP，從而露出選擇閘極電極SG。這是為了要在接觸部SGa將插栓P4連接於未被覆蓋絕緣膜CP覆蓋之部分之選擇閘極電極SG。於接觸部SGa，在未形成覆蓋絕緣膜CP而露出選擇閘極電極SG之部分，較佳為於選擇閘極電極SG之上部形成有金屬矽化物層SL。
接觸部SGa可視作選擇閘極SLG(選擇閘極電極SG)之一部分，但 其係不作為非揮發性記憶體之記憶體單元MC之選擇電晶體之閘極電極發揮功能之部分。因此，選擇閘極SLG之接觸部SGa較佳為設置於分路區域1B而非設置於陣列狀地排列有複數個記憶體單元MC之記憶體單元區域1A，且，較佳為配置於元件分離區域ST上。
接觸部SGa係以可將插栓P4準確地連接於選擇閘極電極SG之方式設置者。用以連接於選擇閘極電極SG之插栓P4係配置於接觸部SGa上，且連接於接觸部SGa之選擇閘極電極SG。即，於俯視下，用以連接於選擇閘極電極SG之插栓P4係重合於接觸部SGa，且插栓P4之底部與接觸部SGa之選擇閘極電極SG相接，藉此，將插栓P4與選擇閘極電極SG電性連接。再者，於在接觸部SGa，於選擇閘極電極SG之上部形成有金屬矽化物層SL之情形時，用以連接於選擇閘極電極SG之插栓P4係與選擇閘極電極SG之上部之金屬矽化物層SL相接而電性連接，藉此而電性連接於選擇閘極電極SG。
可藉由將用以連接於選擇閘極電極SG之插栓P4配置於選擇閘極SLG之接觸部SGa上，而將該插栓P4確實地連接於選擇閘極電極SG。又，可準確地防止用以連接於選擇閘極電極SG之插栓P4被連接於記憶體閘極電極MG，從而可防止選擇閘極電極SG與記憶體閘極電極MG短路。
接觸部SGa可設置於沿X方向延伸之選擇閘極SLG之中途之位置或端部等。
<關於非揮發性記憶體之動作>
繼而，參照圖5及圖6，說明非揮發性記憶體之動作例。
圖5係記憶體單元MC之等效電路圖。圖6係表示本實施形態之「寫入」、「抹除」及「讀出」時對選擇記憶體單元之各部位施加電壓之條件之一例之表。於圖6之表中，分別於「寫入」、「抹除」及「讀出」時，記載有圖3或圖5所示之對記憶體單元MC之記憶體閘極電極 MG施加之電壓Vmg、對源極區域(半導體區域MS)施加之電壓Vs、對選擇閘極電極SG施加之電壓Vsg、對汲極區域(半導體區域MD)施加之電壓Vd、及對p型井PW施加之基極電壓Vb。電壓Vs係自連接於上述插栓P1之配線M1經由上述插栓P1被施加至源極區域(半導體區域MS)，電壓Vd係自連接於上述插栓P2之配線M1，經由上述插栓P2被施加至汲極區域(半導體區域MD)。又，電壓Vmg係自連接於上述插栓P3之配線M1，經由上述插栓P3施加至記憶體閘極電極MG，電壓Vsg係自連接於上述插栓P4之配線M1，經由上述插栓P4施加至選擇閘極電極SG。
再者，圖6之表中所示者係電壓之施加條件之較佳之一例，但並非限定於此，可視需要進行各種變更。又，於本實施形態中，將對於記憶電晶體之絕緣膜MZ中之電荷積聚部即絕緣膜MZ2(氮化矽膜)之電子之注入定義為「寫入」，將電洞(hole：電洞)之注入定義為「抹除」。
再者，於圖6之表中，A欄係對應於寫入方法為SSI方式，且抹除方法為BTBT方式之情形，B欄係對應於寫入方法為SSI方式，且抹除方法為FN方式之情形，C欄係對應於寫入方法為FN方式，且抹除方法為BTBT方式之情形，D欄係對應於寫入方法為FN方式，且抹除方法為FN方式之情形。
SSI方式可視作藉由對絕緣膜MZ2注入熱電子而進行記憶體單元之寫入之動作法，BTBT方式可視作藉由對絕緣膜MZ2注入熱電洞而進行記憶體單元之抹除之動作法，FN方式可視作藉由電子或電洞之穿隧而進行寫入或抹除之動作法。對於FN方式而言，若以其他表現稱謂，則FN方式之寫入可視作藉由利用FN穿隧效應對絕緣膜MZ2注入電子而進行記憶體單元之寫入之動作方式，且FN方式之抹除可視作藉由利用FN穿隧效應對絕緣膜MZ2注入電洞而進行記憶體單元之 抹除之動作方式。以下，具體地進行說明。
寫入方式存在有藉由所謂之被稱作SSI(Source Side Injection：源極側注入)方式之源極側注入之熱電子注入而進行寫入之寫入方式、及藉由所謂之被稱作FN方式之FN(Fowler Nordheim，富爾諾罕)穿隧而進行寫入之寫入方式。
SSI方式之寫入係例如藉由將圖6之表之A欄或B欄之「寫入動作電壓」中所示之電壓施加至進行寫入之選擇記憶體單元之各部位，對選擇記憶體單元之絕緣膜MZ中之絕緣膜MZ2中注入電子而進行寫入。此時，熱電子係產生於2個閘極電極(記憶體閘極電極MG及選擇閘極電極SG)間之下之通道區域(源極、汲極間)，且熱電子被注入至記憶體閘極電極MG之下之絕緣膜MZ中之電荷積聚部即絕緣膜MZ2。被注入之熱電子(電子)於絕緣膜MZ2中之陷阱能階被捕獲，其結果，記憶電晶體之閾值電壓上升。即，記憶電晶體成為寫入狀態。
FN方式之寫入係例如藉由將圖6之表之C欄或D欄之「寫入動作電壓」中所示之電壓施加至進行寫入之選擇記憶體單元之各部位，且於選擇記憶體單元中，使電子自記憶體閘極電極MG穿隧注入至絕緣膜MZ中之絕緣膜MZ2而進行寫入。此時，電子係藉由FN穿隧(FN穿隧效應)而自記憶體閘極電極MG將絕緣膜MZ3穿隧後注入至絕緣膜MZ中，且於絕緣膜MZ2中之陷阱能階被捕獲，其結果，記憶電晶體之閾值電壓上升。即，記憶電晶體成為寫入狀態。
再者，於FN方式之寫入中，亦可藉由使電子自半導體基板SB穿隧注入至絕緣膜MZ中之絕緣膜MZ2而進行寫入，於該情形時，寫入動作電壓可設為使例如圖6之表之C欄或D欄之「寫入動作電壓」之正負反轉所得者。
抹除方法存在有藉由所謂之被稱作BTBT方式之BTBT(Band-To-Band Tunneling：帶間穿隧現象)之熱電洞注入而進行抹除之抹除方 式、及藉由所謂之被稱作FN方式之FN(Fowler Nordheim)穿隧而進行抹除之抹除方式。
BTBT方式之抹除係藉由將因BTBT而產生之電洞(hole)注入至電荷積聚部(絕緣膜MZ2)而進行抹除。例如將圖6之表之A欄或C欄之「抹除動作電壓」中所示之電壓施加至進行抹除之選擇記憶體單元之各部位。藉此，因BTBT現象而產生電洞，使電場加速，藉此，將電洞注入至選擇記憶體單元之絕緣膜MZ中之絕緣膜MZ2中，藉此，使記憶電晶體之閾值電壓下降。即，記憶電晶體成為抹除狀態。
FN方式之抹除係例如藉由將圖6之表之B欄或D欄之「抹除動作電壓」中所示之電壓施加至進行抹除之選擇記憶體單元之各部位，且於選擇記憶體單元中，使電洞自記憶體閘極電極MG穿隧注入至絕緣膜MZ中之絕緣膜MZ2而進行抹除。此時，電洞係自記憶體閘極電極MG藉由FN穿隧(FN穿隧效應)而將絕緣膜MZ3穿隧注入至絕緣膜MZ中，且於絕緣膜MZ2中之陷阱能階被捕獲，其結果，記憶電晶體之閾值電壓下降。即，記憶電晶體成為抹除狀態。
再者，於FN方式之抹除中，亦可藉由使電洞自半導體基板SB穿隧注入至絕緣膜MZ中之絕緣膜MZ2而進行抹除，於該情形時，抹除動作電壓可設為例如使圖6之表之B欄或D欄之「抹除動作電壓」之正負反轉所得者。
於讀出時，例如將圖6之表之A欄、B欄、C欄或D欄之「讀出動作電壓」中所示之電壓施加至進行讀出之選擇記憶體單元之各部位。可藉由將讀出時施加至記憶體閘極電極MG之電壓Vmg設為寫入狀態中之記憶電晶體之閾值電壓與抹除狀態中之閾值電壓之間之值，而判別寫入狀態與抹除狀態。
<關於半導體裝置之製造工序>
繼而，對本實施形態之半導體裝置之製造方法進行說明。
圖7及圖8係表示本實施形態之半導體裝置之製造工序之一部分之流程圖。再者，進行圖7所示之流程後，再進行圖8所示之流程。圖9~圖39係本實施形態之半導體裝置之製造工序中之主要部分剖視圖。再者，於圖9~圖39中之圖9、圖11、圖13、圖16、圖18、圖20、圖22、圖24、圖26、圖28、圖30、圖31、圖33、圖35、圖36及圖38中表示記憶體單元區域1A之主要部分剖視圖，具體而言，表示上述圖4之A-A線之位置處之剖視圖(即相當於上述圖1之剖視圖)。又，於圖9~圖39中之圖10、圖12、圖14、圖15、圖17、圖19、圖21、圖23、圖25、圖27、圖29、圖32、圖34、圖37及圖39中，表示分路區域1B之主要部分剖視圖，具體而言，表示上述圖4之B-B線之位置處之剖視圖(即相當於上述圖2之剖視圖)。
又，於本實施形態中，就在記憶體單元區域1A形成n通道型之MISFET(控制電晶體及記憶電晶體)之情形進行說明，但亦可使導電型相反，而將p通道型之MISFET(控制電晶體及記憶電晶體)形成於記憶體單元區域1A。
如圖9及圖10所示，首先，例如準備(預備)包含具有1~10Ωcm左右之比電阻之p型單晶矽等之半導體基板(半導體晶圓)SB(圖7之步驟1)。接著，於半導體基板SB之主面，形成規定(劃定)活性區域之元件分離區域(元件間分離絕緣區域)ST(圖7之步驟2)。
元件分離區域ST係包含氧化矽等絕緣體(絕緣膜)，且例如可藉由STI(Shallow Trench Isolation，淺溝槽隔離)法而形成。例如，於半導體基板SB之主面上形成元件分離用之槽後，於半導體基板SB上，以嵌入該元件分離用之槽之方式，形成元件分離區域形成用之絕緣膜(例如氧化矽膜)，此後，可藉由將元件分離用之槽之外部之絕緣膜(元件分離區域形成用之絕緣膜)去除，而形成包含嵌入至元件分離用之槽之絕緣膜之元件分離區域ST。
繼而，於半導體基板SB之記憶體單元區域1A形成p型井PW(圖7之步驟3)。p型井PW係例如藉由將硼(B)等p型雜質離子植入於半導體基板SB等而形成，且自半導體基板SB之主面遍及特定之深度地形成。
繼而，為調整隨後形成於記憶體單元區域1A之控制電晶體之閾值電壓，視需要之情形，對於記憶體單元區域1A之p型井PW之表層部進行通道摻雜離子植入。
繼而，如圖11及圖12所示，藉由稀釋氫氟酸清洗等而將半導體基板SB(p型井PW)之表面清淨化後，於半導體基板SB之主面(p型井PW之表面)，形成閘極絕緣膜用之絕緣膜GF(圖7之步驟4)。
絕緣膜GF係包含例如氧化矽膜等，且可採用熱氧化法等而形成。絕緣膜GF之形成膜厚例如可設為2~3nm左右。於藉由熱氧化法而形成絕緣膜GF之情形時，於元件分離區域ST上不形成絕緣膜GF。
繼而，於半導體基板SB之主面(主面整面)上、即絕緣膜GF上及元件分離區域ST上，形成(沈積)矽膜PS1作為選擇閘極電極SG形成用之導電膜(圖7之步驟5)。
矽膜PS1係包含多晶矽膜(polysilicon film)，且可採用CVD(Chemical Vapor Deposition：化學氣相沈積)法等而形成。矽膜PS1之膜厚(沈積膜厚)例如可設為140nm左右。於成膜時，形成矽膜PS1作為非晶矽膜後，亦可利用此後之熱處理，將包含非晶矽膜之矽膜PS1改變為包含多晶矽膜之矽膜PS1。
矽膜PS1可藉由利用成膜後之離子植入導入n型雜質，或者利用成膜用氣體於成膜時導入n型雜質，而設為低電阻率之摻雜多晶矽膜。
繼而，於半導體基板SB之主面(主面整面)上、即矽膜PS1上，形成覆蓋絕緣膜CP形成用之絕緣膜CPZ(圖7之步驟6)。
絕緣膜CPZ係包含例如氮化矽膜。作為絕緣膜CPZ，亦可使用氧化矽膜與形成於該氧化矽膜上且較該氧化矽膜厚之氮化矽膜之積層膜。絕緣膜CPZ之膜厚(沈積膜厚)例如可設為50nm左右。
繼而，如圖13及圖14所示，藉由利用光微影技術及蝕刻技術將矽膜PS1與矽膜PS1上之絕緣膜CPZ之積層膜圖案化，而形成選擇閘極SLG及選擇閘極FLC(圖7之步驟7)。
步驟7之圖案化工序具體而言例如可以如下方式進行。即，於矽膜PS1與絕緣膜CPZ之積層膜上，利用光微影法形成光阻圖案(未圖示)，且將該光阻圖案用作蝕刻遮罩，將絕緣膜CPZ及矽膜PS1依次蝕刻(乾式蝕刻)進行圖案化。此後，將該光阻圖案去除。
選擇閘極SLG具有選擇閘極電極SG與選擇閘極電極SG上之覆蓋絕緣膜CP之積層結構，且選擇閘極電極SG包含經圖案化之矽膜PS1，覆蓋絕緣膜CP包含經圖案化之絕緣膜CPZ。選擇閘極FLC具有選擇閘極電極FC與選擇閘極電極FC上之覆蓋絕緣膜CP1之積層結構，且選擇閘極電極FC包含經圖案化之矽膜PS1，覆蓋絕緣膜CP1包含經圖案化之絕緣膜CPZ。選擇閘極SLG與選擇閘極FLC係彼此分離而不相連，故選擇閘極電極SG與選擇閘極電極FC彼此分離而不相連，又，覆蓋絕緣膜CP與覆蓋絕緣膜CP1係彼此分離而不相連。選擇閘極FLC係於分路區域1B中，形成於選擇閘極SLG之側面S1側，即選擇閘極FLC係於分路區域1B中，以與選擇閘極SLG之側面S1對向之方式形成。又，因於分路區域1B整體中形成有元件分離區域ST，故選擇閘極FLC形成於元件分離區域ST上。又，於分路區域1B中，選擇閘極SLG具有接觸部SGa，且於該階段，接觸部SGa具有選擇閘極電極SG與選擇閘極電極SG上之覆蓋絕緣膜CP之積層結構。
又，於記憶體單元區域1A中殘存於選擇閘極SLG之下之絕緣膜GF成為選擇電晶體之閘極絕緣膜。因而，於記憶體單元區域1A中， 成為包含矽膜PS1之選擇閘極電極SG隔著作為閘極絕緣膜之絕緣膜GF形成於半導體基板SB(p型井PW)上之狀態。
於記憶體單元區域1A中，除了被選擇閘極電極SG覆蓋之部分以外之絕緣膜GF亦可藉由進行步驟7之圖案化工序中所進行之乾式蝕刻，或於該乾式蝕刻後進行濕式蝕刻而去除。
繼而，如圖15所示，於選擇閘極SLG之接觸部SGa中，將覆蓋絕緣膜CP選擇性地去除(圖7之步驟8)。
步驟8具體而言可例如以如下方式進行。首先，於分路區域1B中，使選擇閘極SLG之接觸部SGa露出，利用光微影技術形成覆蓋除了接觸部SGa以外之選擇閘極SLG與選擇閘極FLC整體之光阻圖案。該光阻圖案亦覆蓋記憶體單元區域1A整體。接著，將該光阻圖案用作蝕刻遮罩，藉由蝕刻而將接觸部SGa之覆蓋絕緣膜CP選擇性地去除。藉此，於選擇閘極SLG之接觸部SGa中，將覆蓋絕緣膜CP去除，使選擇閘極電極SG之上表面露出，從而除了接觸部SGa以外之選擇閘極SLG維持選擇閘極電極SG與覆蓋絕緣膜CP之積層結構。又，選擇閘極FLC維持選擇閘極電極FC與覆蓋絕緣膜CP1之積層結構。此後，將該光阻圖案去除。再者，於記憶體單元區域1A中，在步驟8之前後，維持上述圖13之結構。
繼而，為調整隨後形成於記憶體單元區域1A之記憶電晶體之閾值電壓，而視需要，對於記憶體單元區域1A之p型井PW之表層部進行通道摻雜離子植入。
繼而，如圖16及圖17所示，於半導體基板SB之主面(主面整面)上，以覆蓋選擇閘極SLG及選擇閘極FLC之方式，形成(沈積)絕緣膜SP1(圖7之步驟9)。絕緣膜SP1係絕緣膜SP形成用之絕緣膜，較佳為包含氧化矽膜，且可利用CVD法等而形成。絕緣膜SP1之膜厚(沈積膜厚)可設為例如10~15nm左右。
繼而，如圖18及圖19所示，藉由將絕緣膜SP1進行各向異性蝕刻(回蝕)，而於選擇閘極SLG之側面(側壁)上與選擇閘極FLC之側面(側壁)上，形成作為側壁絕緣膜之絕緣膜(側壁絕緣膜)SP(圖7之步驟10)。
具體而言，於步驟10中，藉由將絕緣膜SP1進行各向異性蝕刻(回蝕)，而於選擇閘極SLG之側面上與選擇閘極FLC之側面上，選擇性地殘留絕緣膜SP1，且將此外之絕緣膜SP1去除。藉由殘存於選擇閘極SLG之側面上與選擇閘極FLC之側面上之絕緣膜SP1，而形成作為側壁絕緣膜之絕緣膜SP。
絕緣膜SP係形成於選擇閘極SLG之側面整體與選擇閘極FLC之側面整體，但形成於選擇閘極SLG之側面之絕緣膜SP與形成於選擇閘極FLC之側面之絕緣膜SP彼此分離而不相連。
對選擇閘極SLG所形成之絕緣膜SP係於選擇閘極SLG之側面整體，以於俯視下將選擇閘極SLG之周圍包圍之方式連續且一體地形成。因此，形成於選擇閘極SLG之各側面上之絕緣膜SP彼此一體地形成且相連。
又，對選擇閘極FLC所形成之絕緣膜SP係於選擇閘極FLC之側面整體，以於俯視下將選擇閘極FLC之周圍包圍之方式連續且一體地形成。因此，形成於選擇閘極FLC之各側面上之絕緣膜SP彼此一體地形成且相連。
步驟10中所形成之絕緣膜SP之厚度係與步驟9中之絕緣膜SP1之沈積膜厚大致一致，例如可設為10~15nm左右。
繼而，進行清洗處理，將半導體基板SB之主面進行清淨化處理後，如圖20及圖21所示，於半導體基板SB之主面整面、即半導體基板SB之主面(表面)上、選擇閘極SLG之表面(上表面及側面)上、及選擇閘極FLC之表面(上表面及側面)上，形成記憶電晶體之閘極絕緣膜 用之絕緣膜MZ(圖8之步驟11)。於步驟11中，絕緣膜MZ係於半導體基板SB上，以覆蓋選擇閘極SLG及選擇閘極FLC之方式形成。
絕緣膜MZ係記憶電晶體之閘極絕緣膜用之絕緣膜，且係於內部具有電荷積聚層(電荷積聚部)之絕緣膜。該絕緣膜MZ係包含具有絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、及形成於絕緣膜MZ2上之絕緣膜MZ3之積層膜(積層絕緣膜)。此處，絕緣膜MZ1與絕緣膜MZ3分別可藉由氧化矽膜(氧化膜)而形成，絕緣膜MZ2可藉由氮化矽膜(氮化膜)而形成。
如需形成絕緣膜MZ，則例如首先藉由熱氧化法而形成包含氧化矽膜之絕緣膜MZ1後，再於絕緣膜MZ1上利用CVD法沈積包含氮化矽膜之絕緣膜MZ2，進而於絕緣膜MZ2上利用CVD法或熱氧化法或該兩者形成包含氧化矽膜之絕緣膜MZ3。作為熱氧化法，亦可利用ISSG(In Situ Steam Generation，臨場蒸氣產生技術)氧化。藉此，便可形成具有絕緣膜MZ1(氧化矽膜)、絕緣膜MZ2(氮化矽膜)、及絕緣膜MZ3(氧化矽膜)之絕緣膜(積層絕緣膜)MZ。
絕緣膜MZ1之厚度可設為例如4~6nm左右，絕緣膜MZ2之厚度可設為例如6~8nm左右，絕緣膜MZ3之厚度可設為例如9~11nm左右。
絕緣膜MZ1係形成於半導體基板SB之基板區域上(矽面上)，但不形成於元件分離區域ST上與絕緣膜SP上。即，作為絕緣膜MZ1之氧化矽膜係形成於未被選擇閘極SLG、FLC覆蓋之部分之半導體基板SB(p型井PW)之表面，但不形成於元件分離區域ST上與絕緣膜SP上。此情形於藉由熱氧化法而形成作為絕緣膜MZ1之氧化矽膜之情形時較為顯著。即，將氧化矽作為主體之元件分離區域ST與將氧化矽作為主體之絕緣膜SP即便進行形成絕緣膜MZ1之熱氧化處理亦不被氧化，故作為絕緣膜MZ1之氧化矽膜雖形成於半導體基板SB之基板區域上 (矽面上)，但不形成於元件分離區域ST上與絕緣膜SP上。覆蓋絕緣膜CP係主要包含氮化矽膜，因此，亦可於覆蓋絕緣膜CP之上表面上形成絕緣膜MZ1。
因此，若於步驟11中形成絕緣膜MZ，則所形成之絕緣膜MZ中之形成於半導體基板SB之基板區域上(矽面上)之部分包含具有絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、及絕緣膜MZ2上之絕緣膜MZ3之積層膜(積層絕緣膜)。另一方面，所形成之絕緣膜MZ中之形成於元件分離區域ST上之部分與形成於絕緣膜SP上之部分包含絕緣膜MZ2與絕緣膜MZ2上之絕緣膜MZ3之積層膜(積層絕緣膜)而不具有絕緣膜MZ1。
又，亦可能存在於絕緣膜MZ1形成工序(熱氧化工序)中，絕緣膜SP之厚度增加之情形。步驟10中所形成之階段之絕緣膜SP之厚度可藉由調整步驟9中之絕緣膜SP1之沈積膜厚而控制。因此，以於步驟11中形成絕緣膜MZ之階段中，絕緣膜SP之厚度變得大於絕緣膜MZ1之厚度之方式，預先設定步驟9中之絕緣膜SP1之沈積膜厚即可。藉此，絕緣膜SP之厚度變得大於絕緣膜MZ1之厚度，因此，如上述圖3所示，可使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2大於介置於半導體基板SB(p型井PW)與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1(T1<T2)。
繼而，如圖22及圖23所示，於半導體基板SB之主面(主面整面)上、即絕緣膜MZ上，以覆蓋選擇閘極SLG及選擇閘極FLC之方式，形成(沈積)矽膜PS2作為記憶體閘極電極MG形成用之導電膜(圖8之步驟12)。
矽膜PS2係包含多晶矽膜，且可利用CVD法等而形成。矽膜PS2之膜厚(沈積膜厚)可設為例如50~100nm左右。矽膜PS2之沈積膜厚係相應於隨後所形成之記憶體閘極電極MG之閘極長度之設計值而設 定。於成膜時，形成矽膜PS2作為非晶矽膜後，接著，亦可利用此後之熱處理，將包含非晶矽膜之矽膜PS2改變為包含多晶矽膜之矽膜PS2。
於步驟12中，較佳為，於分路區域1B中，以利用矽膜PS2填充(填滿)Y方向上相鄰之選擇閘極SLG與選擇閘極FLC之間之區域之方式，形成矽膜PS2。
矽膜PS2可藉由利用成膜後之離子植入，導入n型雜質，或利用成膜用氣體於成膜時導入n型雜質而成為低電阻率之摻雜多晶矽膜。
繼而，藉由各向異性蝕刻技術而將矽膜PS2進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)(圖8之步驟13)。
於該步驟13中，藉由將矽膜PS2以對應於矽膜PS2之沈積膜厚之量進行各向異性蝕刻(回蝕)，而於選擇閘極SLG及選擇閘極FLC之側面上，隔著絕緣膜SP、MZ以側壁間隔件狀殘留矽膜PS2，於選擇閘極FLC與選擇閘極SLG之間殘留矽膜PS2之一部分，而將其他之區域之矽膜PS2去除。藉此，如圖24及圖25所示，於選擇閘極SLG及選擇閘極FLC之側面(側壁)上，隔著絕緣膜SP及絕緣膜MZ，形成記憶體閘極電極MG。記憶體閘極電極MG係包含隔著絕緣膜SP、MZ以側壁間隔件狀殘存於選擇閘極SLG及選擇閘極FLC之側面上之矽膜PS2、及殘存於選擇閘極FLC與選擇閘極SLG之間之矽膜PS2。記憶體閘極電極MG係以隔著絕緣膜SP、MZ而與選擇閘極SLG或選擇閘極FLC相鄰之方式形成於絕緣膜MZ上。
但，於進行步驟13之回蝕工序之階段中，記憶體閘極電極MG以於俯視下，將選擇閘極SLG及選擇閘極FLC之周圍包圍之方式連續且一體地形成。即，於進行步驟13之回蝕工序之階段中，所形成之記憶體閘極電極MG於俯視下一體地具有包圍選擇閘極SLG之周圍之部分、包圍選擇閘極FLC之周圍之部分、及將選擇閘極FLC與選擇閘極 SLG之間填充之部分。因此，於進行步驟13之回蝕工序之階段中，記憶體閘極電極MG形成於選擇閘極SLG之兩側面(S1、S2)之兩者而並非形成於其中一者。
於步驟12中，以利用矽膜PS2填充(填滿)分路區域1B中沿Y方向相鄰之選擇閘極FLC與選擇閘極SLG之間之區域之方式，形成矽膜PS2。繼而，於步驟13中，於分路區域1B中沿Y方向相鄰之選擇閘極FLC與選擇閘極SLG之間，並非將矽膜PS2完全地去除，而以殘存矽膜PS2之一部分之方式，將矽膜PS2進行回蝕。因此，若進行步驟13之回蝕工序，則於分路區域1B中沿Y方向相鄰之選擇閘極FLC與選擇閘極SLG之間，殘存有矽膜PS2之一部分，該矽膜PS2之一部分成為記憶體閘極電極MG之一部分。若進行步驟13之回蝕工序，則露出未被記憶體閘極電極MG覆蓋之區域之絕緣膜MZ。
繼而，如圖26及圖27所示，將形成於選擇閘極SLG之兩側之記憶體閘極電極中之單側之記憶體閘極電極MG去除，具體而言將選擇閘極SLG之側面S2側之記憶體閘極電極MG去除(圖8之步驟14)。即，於步驟14中，將隔著絕緣膜SP、MZ形成於選擇閘極SLG之側面S2上之部分之記憶體閘極電極MG選擇性地去除。
步驟14係具體而言可以如下方式進行。即，首先，利用光微影技術，將光阻圖案(未圖示)形成於半導體基板SB上。該光阻圖案係覆蓋選擇閘極SLG之側面S1側之記憶體閘極電極MG，且使選擇閘極SLG之側面S2側之記憶體閘極電極MG露出。接著，藉由將該光阻圖案設為蝕刻遮罩之乾式蝕刻，而將自光阻圖案露出之部分之記憶體閘極電極MG去除。於該蝕刻中，將選擇閘極SLG之側面S2側之記憶體閘極電極MG選擇性地去除，另一方面，選擇閘極SLG之側面S1側之記憶體閘極電極MG因被光阻圖案所覆蓋，故未被蝕刻而殘存。即，將隔著絕緣膜SP、MZ形成於選擇閘極SLG之側面S2上之部分之記憶 體閘極電極MG選擇性地進行蝕刻而去除。隔著絕緣膜SP、MZ形成於選擇閘極SLG之側面S1上之部分之記憶體閘極電極MG、隔著絕緣膜SP、MZ形成於選擇閘極FLC之側面上之部分之記憶體閘極電極MG、及形成於選擇閘極FLC與選擇閘極SLG之間之部分之記憶體閘極電極MG因被光阻圖案所覆蓋，故未被蝕刻而殘存。此後，將該光阻圖案去除。
若進行步驟14，則記憶體閘極電極MG成為未形成於選擇閘極SLG之側面S2側(側面S2上)，而一體地形成於選擇閘極SLG之側面S1上、選擇閘極FLC之側面上、及選擇閘極FLC與選擇閘極SLG之間之狀態。即，進行步驟14後之記憶體閘極電極MG一體地具有隔著絕緣膜SP、MZ以側壁間隔件狀形成於選擇閘極SLG之側面S1上之部分、隔著絕緣膜SP、MZ以側壁間隔件狀形成於選擇閘極FLC之側面上之部分、及填充選擇閘極FLC與選擇閘極SLG之間之部分。因此，於進行步驟14之後，成為記憶體閘極電極MG形成於選擇閘極SLG之兩側面S1、S2中之一者(此處為側面S1)而非兩者之狀態。
繼而，如圖28及圖29所示，將構成絕緣膜MZ之絕緣膜MZ3、MZ2中之未被記憶體閘極電極MG覆蓋而露出之部分藉由蝕刻(例如濕式蝕刻)而去除(圖8之步驟15)。此時，絕緣膜MZ3、MZ2中之位於記憶體閘極電極MG之下之部分、位於記憶體閘極電極MG與選擇閘極SLG之間之部分、及位於記憶體閘極電極MG與選擇閘極FLC之間之部分未被去除而殘存，其他區域之絕緣膜MZ3、MZ2被去除。
於步驟15中，首先，進行用以將絕緣膜MZ3去除之蝕刻工序，此後，進行用以將絕緣膜MZ2去除之蝕刻工序。於用以將絕緣膜MZ3去除之蝕刻工序中，以與絕緣膜MZ3相比絕緣膜MZ2更不易被蝕刻之蝕刻條件進行蝕刻，將露出之絕緣膜MZ3選擇性地蝕刻，並且使絕緣膜MZ2作為蝕刻阻擋膜發揮功能。於用以將絕緣膜MZ2去除之蝕刻工序 中，以與絕緣膜MZ2相比絕緣膜MZ1及絕緣膜SP更不易被蝕刻之蝕刻條件進行蝕刻，將露出之絕緣膜MZ2選擇性地蝕刻，並且使絕緣膜MZ1及絕緣膜SP作為蝕刻阻擋膜發揮功能。
若與本實施形態不同，於絕緣膜MZ2之蝕刻工序之後，進而利用蝕刻將絕緣膜MZ1去除，則存在絕緣膜SP亦被一同地去除之虞。此情況於絕緣膜MZ1與絕緣膜SP包含相同材料(此處為氧化矽)之情形時，尤其顯著。然而，於本實施形態中，重要之處在於使絕緣膜SP不被去除而殘存。因此，於步驟15中，於絕緣膜MZ2之蝕刻工序之後，不進行絕緣膜MZ1之蝕刻工序，使絕緣膜MZ1不被去除而殘存。藉此，便可準確地防止於步驟15中將絕緣膜SP蝕刻去除。
繼而，如圖30所示，利用離子植入法等形成n-型半導體區域(雜質擴散層)EX1、EX2(圖8之步驟16)。
於步驟16中，例如可藉由將選擇閘極SLG、絕緣膜SP及記憶體閘極電極MG用作遮罩(離子植入阻止遮罩)，將砷(As)或磷(P)等n型之雜質離子植入於半導體基板SB(p型井PW)，而形成n-型半導體區域EX1、EX2。
此時，n-型半導體區域EX1係於記憶體單元區域1A中，相對於記憶體閘極電極MG之側面S4自對準地形成。此係記憶體閘極電極MG作為遮罩(離子植入阻止遮罩)發揮功能，且形成有n-型半導體區域EX1之緣故。又，n-型半導體區域EX2係於記憶體單元區域1A中，相對於選擇閘極SLG之側面S2上之絕緣膜SP之側面(與相接於選擇閘極SLG之側為相反側之側面)自對準地形成。此係選擇閘極SLG與選擇閘極SLG之側面S2上之絕緣膜SP作為遮罩(離子植入阻止遮罩)發揮功能，且形成有n-型半導體區域EX2之緣故。n-型半導體區域EX1及n-型半導體區域EX2可作為形成於記憶體單元區域1A之記憶體單元之源極、汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域 EX1與n-型半導體區域EX2可利用相同之離子植入工序而形成，但亦可利用不同之離子植入工序而形成。
再者，於分路區域1B中，整體地形成有元件分離區域ST，因此，於n-型半導體區域EX1、EX2未形成分路區域1B，故將已進行步驟16之階段之分路區域1B之圖示省略。
繼而，如圖31及圖32所示，於半導體基板SB之主面(主面整面)上，以覆蓋選擇閘極SLG、選擇閘極FLC、絕緣膜SP、絕緣膜MZ1、及記憶體閘極電極MG之方式，形成絕緣膜SW1(圖8之步驟17)。絕緣膜SW1係側壁間隔件SW形成用之絕緣膜。絕緣膜SW1係包含氧化矽膜、氮化矽膜、或該等之積層膜，且可利用CVD法等而形成。
繼而，如圖33及圖34所示，藉由將絕緣膜SW1進行各向異性蝕刻(回蝕)，而於選擇閘極SLG之側面上與記憶體閘極電極MG之側面，形成側壁間隔件SW(圖8之步驟18)。
具體而言，於步驟18中，藉由將絕緣膜SW1進行各向異性蝕刻(回蝕)，而於選擇閘極SLG之側面上與記憶體閘極電極MG之側面上使絕緣膜SW1選擇性地殘留，將除此以外之絕緣膜SW1去除。藉由殘存於選擇閘極SLG之側面上與記憶體閘極電極MG之側面上之絕緣膜SW1，而形成作為側壁絕緣膜之側壁間隔件SW。
再者，形成側壁間隔件SW者係選擇閘極SLG之側面S1、S2中之與隔著絕緣膜SP、MZ而與記憶體閘極電極MG鄰接之側為相反側之側面S2，又，係記憶體閘極電極MG之側面S3、S4中之與隔著絕緣膜SP、MZ而與選擇閘極SLG鄰接之側為相反側之側面S4。即，於選擇閘極SLG之側面中之不隔著絕緣膜SP、MZ而與於記憶體閘極電極MG鄰接之側之側面上、及記憶體閘極電極MG之側面中之不隔著絕緣膜SP、MZ而與選擇閘極SLG、FLC鄰接之側之側面上，形成側壁間隔件SW。因此，於記憶體閘極電極MG之側面S4上、及選擇閘極SLG之 側面S2上，形成側壁間隔件SW。又，於隔著絕緣膜SP、MZ形成於選擇閘極FLC之側面上之部分之記憶體閘極電極MG，在與隔著絕緣膜SP、MZ而與選擇閘極FLC鄰接之側為相反側之側面上，形成側壁間隔件SW。但，因於選擇閘極SLG之側面S2上形成有絕緣膜SP，故側壁間隔件SW隔著絕緣膜SP形成於選擇閘極SLG之側面S2上。於俯視下，選擇閘極FLC之周圍被記憶體閘極電極MG所包圍，故於選擇閘極FLC之側面上，未形成側壁間隔件SW。
可藉由步驟18中將絕緣膜SW1進行各向異性蝕刻形成側壁間隔件SW時之蝕刻工序、或此後之蝕刻，而將絕緣膜MZ1之露出部去除。此時，絕緣膜MZ1中之位於記憶體閘極電極MG與半導體基板SB之間之部分、位於側壁間隔件SW與半導體基板SB之間之部分、位於記憶體閘極電極MG與選擇閘極SLG之間之部分、及位於記憶體閘極電極MG與選擇閘極FLC之間之部分未被去除而殘存，且其他之區域之絕緣膜MZ1被去除。
於進行步驟18後，在記憶體閘極電極MG與半導體基板SB(p型井PW)之間、記憶體閘極電極MG與元件分離區域ST之間、記憶體閘極電極MG與選擇閘極SLG之間、及記憶體閘極電極MG與選擇閘極FLC之間，介置有絕緣膜MZ。絕緣膜MZ係遍及記憶體閘極電極MG之正下方之區域、記憶體閘極電極MG與選擇閘極SLG之間之區域、及記憶體閘極電極MG與選擇閘極FLC之間之區域連續地延伸。再者，絕緣膜MZ中之絕緣膜MZ1係於記憶體閘極電極MG與半導體基板SB(p型井PW)之間、側壁間隔件SW與半導體基板SB(p型井PW)之間延伸。然而，於記憶體閘極電極MG與元件分離區域ST之間、記憶體閘極電極MG與選擇閘極SLG之間、及記憶體閘極電極MG與選擇閘極FLC之間，未形成絕緣膜MZ1，此係於絕緣膜MZ1之形成工序中，在元件分離區域ST上與絕緣膜SP上未形成絕緣膜MZ1之緣故。
繼而，如圖35所示，利用離子植入法等，形成n+型半導體區域(雜質擴散層)SD1、SD2(圖8之步驟19)。
於步驟19中，例如可藉由將選擇閘極SLG、絕緣膜SP、記憶體閘極電極MG及側壁間隔件SW用作遮罩(離子植入阻止遮罩)，將砷(As)或磷(P)等之n型之雜質離子植入於半導體基板SB(p型井PW)，而形成n+型半導體區域SD1、SD2。
此時，n+型半導體區域SD1係於記憶體單元區域1A中，相對於記憶體閘極電極MG之側面上之側壁間隔件SW自對準地形成。此係記憶體閘極電極MG與記憶體閘極電極MG之側面上之側壁間隔件SW作為遮罩(離子植入阻止遮罩)發揮功能，形成n+型半導體區域SD1之緣故。又，n+型半導體區域SD2係於記憶體單元區域1A中，相對於隔著絕緣膜SP形成於選擇閘極SLG之側面上之側壁間隔件SW自對準地形成。此係選擇閘極SLG、隔著絕緣膜SP形成於選擇閘極SLG之側面上之側壁間隔件SW、及該等之間之絕緣膜SP作為遮罩(離子植入阻止遮罩)發揮功能，形成n+型半導體區域SD2之緣故。藉此，形成LDD結構。n+型半導體區域SD1與n+型半導體區域SD2可利用相同之離子植入工序形成，但亦可利用不同之離子植入工序形成。
再者，於分路區域1B中，因整體地形成有元件分離區域ST，故n+型半導體區域SD1、SD2未形成於分路區域1B，因此，將已進行步驟19之階段之分路區域1B之圖示省略。
以此方式，藉由n-型半導體區域EX1及較該n-型半導體區域EX1高之雜質濃度之n+型半導體區域SD1，而形成作為記憶電晶體之源極區域發揮功能之n型之半導體區域MS，且藉由n-型半導體區域EX2及較該n-型半導體區域EX2高之雜質濃度之n+型半導體區域SD2，而形成作為控制電晶體之汲極區域發揮功能之n型之半導體區域MD。
繼而，進行用以將導入至源極及汲極用之半導體區域(n-型半導 體區域EX1、EX2及n+型半導體區域SD1、SD2)等之雜質活化之熱處理即活化退火(圖8之步驟20)。
以此方式，於記憶體單元區域1A形成非揮發性記憶體之記憶體單元。
繼而，形成金屬矽化物層SL(圖8之步驟21)。
金屬矽化物層SL可藉由進行所謂之自對準矽化物(Salicide：Self Aligned Silicide)製程而形成。具體而言，以如下方式形成金屬矽化物層SL。
即，首先，於包含n+型半導體區域SD1、SD2之上表面上之半導體基板SB之主面整面上，以覆蓋選擇閘極SLG、FLC、記憶體閘極電極MG及側壁間隔件SW之方式，形成金屬矽化物層SL形成用之金屬膜。該金屬膜係包含例如鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜，且可使用濺鍍法等而形成。繼之，藉由對半導體基板SB實施熱處理，而使n+型半導體區域SD1、SD2、記憶體閘極電極MG、及接觸部SGa之選擇閘極電極SG之各上層部分(表層部分)與金屬矽化物層SL形成用之金屬膜進行反應。藉此，如圖36及圖37所示，於n+型半導體區域SD1、SD2、記憶體閘極電極MG、及接觸部SGa之選擇閘極電極SG之各上部，分別形成金屬矽化物層SL。此後，藉由濕式蝕刻等而將未反應之金屬膜去除，且於圖36及圖37表示有該階段之剖視圖。又，於將未反應之金屬膜去除後，亦可進而進行熱處理。金屬矽化物層SL係包含鈷矽化物層、鎳矽化物層、或添加有鉑之鎳矽化物層等。
繼而，如圖38及圖39所示，於半導體基板SB之主面整面上，以覆蓋選擇閘極SLG、選擇閘極FLC、記憶體閘極電極MG及側壁間隔件SW之方式，形成(沈積)層間絕緣膜IL1作為絕緣膜。
層間絕緣膜IL1係包含氧化矽膜之單體膜、或氮化矽膜與較該氮化矽膜厚地形成於該氮化矽膜上之氧化矽膜之積層膜等，且可利用例 如CVD法等而形成。於層間絕緣膜IL1之形成後，視需要，利用CMP(Chemical Mechanical Polishing：化學機械研磨)法等，使層間絕緣膜IL1之上表面平坦化。
繼而，將利用光微影法形成於層間絕緣膜IL1上之光阻圖案(未圖示)作為蝕刻遮罩，將層間絕緣膜IL1進行乾式蝕刻，藉此，於層間絕緣膜IL1形成接觸孔(開口部、貫通孔)CT。
繼而，於接觸孔CT內，形成包含鎢(W)等之導電性之插栓P1、P2、P3、P4作為連接用之導電體部。
為形成插栓P1、P2、P3、P4，而例如於包含接觸孔CT之內部(底部及側壁上)之層間絕緣膜IL1上，形成障壁導體膜。該障壁導體膜係包含例如鈦膜、氮化鈦膜、或該等之積層膜。繼之，於該障壁導體膜上，以填充接觸孔CT之方式形成包含鎢膜等之主導體膜之後，利用CMP法或回蝕法等將層間絕緣膜IL1上之多餘之主導體膜及障壁導體膜去除，藉此，便可形成插栓P1、P2、P3、P4。再者，為簡化圖式，而於圖38及圖39中，將構成插栓P1、P2、P3、P4之障壁導體膜及主導體膜(鎢膜)一體化地表示。
接觸孔CT及嵌入至該接觸孔CT之插栓(P1、P2、P3、P4)係形成於n+型半導體區域SD1上、n+型半導體區域SD2上、記憶體閘極電極MG上、或選擇閘極電極SG之接觸部SGa上。形成於n+型半導體區域SD1上之插栓P1係與n+型半導體區域SD1電性連接，形成於n+型半導體區域SD2上之插栓P2係與n+型半導體區域SD2電性連接。又，形成於記憶體閘極電極MG上之插栓P3係與記憶體閘極電極MG電性連接。又，形成於選擇閘極電極SG之接觸部SGa上之插栓P4係電性連接於選擇閘極電極SG之接觸部SGa，故電性連接於選擇閘極電極SG。
繼而，於嵌入有插栓(P1、P2、P3、P4)之層間絕緣膜IL1上，形成作為第1層配線之配線M1，但對於利用金屬鑲嵌技術(此處為單層 金屬鑲嵌技術)形成該配線M1之情形進行說明。
首先，如上述圖1及圖2所示，於嵌入有插栓(P1、P2、P3、P4)之層間絕緣膜IL1上，形成絕緣膜IL2。絕緣膜IL2亦可利用複數個絕緣膜之積層膜而形成。繼之，藉由將光阻圖案(未圖示)設為蝕刻遮罩之乾式蝕刻而於絕緣膜IL2之特定之區域形成配線槽(配線用之槽)後，於包含配線槽之底部及側壁上之絕緣膜IL2上形成障壁導體膜。該障壁導體膜係包含例如氮化鈦膜、鉭膜或氮化鉭膜等。繼之，藉由CVD法或濺鍍法等而於障壁導體膜上形成銅之籽晶層，進而利用電鍍法等，於籽晶層上形成鍍銅膜，且藉由鍍銅膜而嵌入配線槽之內部。繼之，利用CMP法，將除了配線槽以外之區域之主導體膜(鍍銅膜及籽晶層)與障壁導體膜去除，形成以嵌入至配線槽之銅為主導電材料之第1層之配線M1。於上述圖1及圖2中，為簡化圖式，配線M1係將障壁導體膜、籽晶層及鍍銅膜一體化地表示。
配線M1係經由插栓(P1、P2、P3、P4)，而與記憶電晶體之源極區域(半導體區域MS)、選擇電晶體之汲極區域(半導體區域MD)、選擇閘極電極SG或記憶體閘極電極MG等電性連接。此後，藉由雙層金屬鑲嵌法等而形成第2層以後之配線，但此處將圖示及其說明省略。又，配線M1及較該配線M1為上層之配線不限定於金屬鑲嵌配線，亦可將配線用之導電體膜進行圖案化而形成，例如亦可設為鎢配線或鋁配線等。
以如上之方式，製造本實施形態之半導體裝置。
<關於主要之特徵與效果>
本實施形態之半導體裝置係具備非揮發性記憶體之半導體裝置。該半導體裝置具有：半導體基板SB、形成於半導體基板SB上之選擇閘極電極SG(第1閘極電極)、形成於選擇閘極電極SG之側面S1(第1側面)上之絕緣膜SP(第1側壁絕緣膜)、及形成於選擇閘極電極SG之 與側面S1為相反側之側面S2(第2側面)上之絕緣膜SP(第2側壁絕緣膜)。半導體裝置更具有：形成於選擇閘極電極SG之側面S1側且與選擇閘極電極SG一同地於半導體基板SB上延伸之記憶體閘極電極MG(第2閘極電極)、形成於選擇閘極電極SG與半導體基板SB之間之絕緣膜GF(第1閘極絕緣膜)、及形成於記憶體閘極電極MG與半導體基板SB之間且具有電荷積聚部之絕緣膜MZ(第2閘極絕緣膜)。半導體裝置更具有：隔著絕緣膜SP形成於選擇閘極電極SG之側面S2上之側壁間隔件SW(第1側壁間隔件)、及形成於記憶體閘極電極MG之與鄰接於選擇閘極電極SG之側為相反側之側面S4(第3側面)上之側壁間隔件SW(第2側壁間隔件)。絕緣膜MZ(第2閘極絕緣膜)係遍及半導體基板SB與記憶體閘極電極MG之間、及選擇閘極電極SG與記憶體閘極電極MG之間而形成。選擇閘極電極SG與記憶體閘極電極MG係隔著絕緣膜SP(第1側壁絕緣膜)及絕緣膜MZ(第2閘極絕緣膜)而相鄰，且於選擇閘極電極SG與記憶體閘極電極MG之間，絕緣膜SP(第1側壁絕緣膜)位於選擇閘極電極SG側，絕緣膜MZ(第2閘極絕緣膜)位於記憶體閘極電極MG側。絕緣膜SP(第1側壁絕緣膜)未形成於記憶體閘極電極MG之下，且與選擇閘極電極SG之側面S1上之絕緣膜SP(第1側壁絕緣膜)及側面S2上之絕緣膜SP(第2側壁絕緣膜)一體地形成。繼而，介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP(第1側壁絕緣膜)與絕緣膜MZ(第2閘極絕緣膜)之合計之厚度T2(第2厚度)大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ(第2閘極絕緣膜)之厚度T1(第1厚度)(T1<T2)。
本實施形態之主要特徵之一係於選擇閘極電極SG之側面S1、S2上設置作為側壁絕緣膜之絕緣膜SP。該絕緣膜SP係作為側壁絕緣膜形成於選擇閘極電極SG之側面上，故介置於選擇閘極電極SG與記憶體閘極電極MG之間，但未形成於記憶體閘極電極MG之下。即，絕緣 膜SP係於選擇閘極電極SG與記憶體閘極電極MG之間延伸，但未於記憶體閘極電極MG與半導體基板SB之間延伸。另一方面，絕緣膜MZ係遍及半導體基板SB與記憶體閘極電極MG之間、及選擇閘極電極SG與記憶體閘極電極MG之間而形成。
本實施形態之主要特徵之其他一者係介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2(第2厚度)大於介置於半導體基板SB(p型井PW)與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1(第1厚度)(T1<T2)。厚度T1、T2係示於上述圖3中。
選擇閘極電極SG與記憶體閘極電極MG係於中間介置絕緣膜(此處為絕緣膜SP及絕緣膜MZ)而相鄰，故為將選擇閘極電極SG與記憶體閘極電極MG之間之耐壓提昇，而將介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜(此處為絕緣膜SP及絕緣膜MZ)之厚度增大較為有效。
假設與本實施形態不同地，於選擇閘極電極SG之側面S1上未形成作為側壁絕緣膜之絕緣膜SP之情形。於該情形時，於選擇閘極電極SG與記憶體閘極電極MG之間，不存在絕緣膜SP，而僅介置絕緣膜MZ。於該情形時，若為提昇選擇閘極電極SG與記憶體閘極電極MG之間之耐壓，而增加介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ之厚度，則導致介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度亦變厚，從而對非揮發性記憶體之動作造成影響。即，若考慮到非揮發性記憶體之動作，而將介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度設定為最佳之厚度，則介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ之厚度亦必然地被規定。因此，難以為提昇選擇閘極電極SG與記憶體閘極電極MG之間之耐壓，而增加選擇閘極電極SG與記憶體閘極 電極MG之間之絕緣膜MZ之厚度。
相對於此，於本實施形態中，絕緣膜SP係作為側壁絕緣膜形成於選擇閘極電極SG之側面上，故介置於選擇閘極電極SG與記憶體閘極電極MG之間，但未形成於記憶體閘極電極MG之下。因此，即便將介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP之厚度增厚，亦不會影響介置於記憶體閘極電極MG與半導體基板SB之間之絕緣膜(此處為絕緣膜MZ)之厚度。即，介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP之厚度可獨立於介置於記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ之厚度進行控制。即，即便不將介置於記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ之厚度增厚，仍可將介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP之厚度增厚。因此，若於選擇閘極電極SG之側面S1上形成絕緣膜SP作為側壁絕緣膜，且調整該絕緣膜SP之厚度，則即便不將介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1增大，仍可將介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2增大。
藉此，便可使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1(T1<T2)。藉此，對於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1而言，可一邊對於非揮發性記憶體之動作確保最佳之厚度，一邊使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2增大，藉此，可使選擇閘極電極SG與記憶體閘極電極MG之間之耐壓提昇。因而，可使具備非揮發性記憶體之半導體裝置之性能提昇。又，可使具備非揮發性記憶體之半導體裝置之可靠性提昇。
又，於將上述FN方式用於抹除方法之情形時，亦可獲得使滯留特性(電荷保持特性)提昇之效果。
即，於將上述FN方式用於抹除方法之情形時，容易將電洞注入至介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ中。若將電洞注入至介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ中，則於絕緣膜MZ中，導致寫入時被注入電子之位置與抹除時被注入孔之位置偏離，從而存在電洞殘留於介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ中，使得滯留特性下降之虞。
相對於此，本實施形態係如上所述，藉由於選擇閘極電極SG之側面S1上設置作為側壁絕緣膜之絕緣膜SP，而使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1(T1<T2)。使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜(此處為絕緣膜SP及絕緣膜MZ)之厚度增大係與於FN方式之抹除動作時，施加至介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜之電場變小相關聯。此情形係以抑制電洞被注入至介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ中之現象之方式進行作用。因此，本實施形態係藉由設置絕緣膜SP，而使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2增大(T1<T2)，藉此，便可抑制於FN方式之抹除動作時產生電洞被注入至介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜MZ中之現象。藉此，於將FN方式用於抹除方法之情形時，可獲得使滯留特性提昇之效果。因而，可使具備非揮發性記憶體之半導體裝置之性能提昇。又，可使具備非揮發性記憶體之半導體裝置之可靠性提昇。
即，於本實施形態中，藉由設置絕緣膜SP，而使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2增大(T1<T2)，藉此，可使選擇閘極電極SG與記憶體閘極電極MG之間之耐壓提昇，該效果可不依賴於抹除方法而獲得。進而，於將上述FN方式用於抹除方法之情形時，亦可獲得使滯留特性提昇之效果。
又，於本實施形態中，不僅於選擇閘極電極SG之側面S1上，而且亦於選擇閘極電極SG之與側面S1為相反側之側面S2上，形成有作為側壁絕緣膜之絕緣膜SP。選擇閘極電極SG之側面S1上之絕緣膜SP與側面S2上之絕緣膜SP係一體地形成。而且，於選擇閘極電極SG之側面S2上隔著絕緣膜SP形成有側壁間隔件SW。
因此，與選擇閘極電極SG之正下方之通道形成區域鄰接地設置且構成LDD結構之源極、汲極區域(此處為汲極用之半導體區域MD)之低濃度半導體區域(此處為n-型半導體區域EX2)可藉由以於選擇閘極電極SG之側面S2上形成有作為側壁絕緣膜之絕緣膜SP之狀態進行離子植入而形成。即，能夠以自對準選擇閘極電極SG之側面S2上之絕緣膜SP之方式，形成構成LDD結構之源極、汲極區域(此處為汲極用之半導體區域MD)之低濃度半導體區域(此處為n-型半導體區域EX2)。因此，可抑制形成於選擇閘極電極SG之正下方之半導體基板SB(p型井PW)上之通道形成區域、與構成鄰接於該通道形成區域之LDD結構之源極、汲極區域(此處為汲極用之半導體區域MD)之低濃度半導體區域(此處為n-型半導體區域EX2)之重合，從而抑制選擇閘極電極SG之短通道效應。因而，可使具備非揮發性記憶體之半導體裝置之性能提昇。又，可使具備非揮發性記憶體之半導體裝置之可靠性提昇。又，可實現非揮發性記憶體之記憶體單元之小型化，從而可實現半導體裝置之小面積化。
又，介置於記憶體閘極電極MG與半導體基板SB(p型井PW)之間之部分之絕緣膜MZ(第2閘極絕緣膜)具有：半導體基板SB(p型井PW)上之絕緣膜MZ1(第1絕緣膜)、絕緣膜MZ1上之絕緣膜MZ2(第2絕緣膜)、及絕緣膜MZ2上之絕緣膜MZ3(第3絕緣膜)，且絕緣膜MZ2作為電荷積聚部發揮功能。而且，絕緣膜MZ1及絕緣膜MZ3各自之帶隙大於絕緣膜MZ2之帶隙。藉此，絕緣膜MZ2作為電荷積聚部準確地發揮功能，且絕緣膜MZ1與絕緣膜MZ3作為電荷阻擋層準確地發揮功能。
又，絕緣膜SP(第1側壁絕緣膜及第2側壁絕緣膜)之帶隙較佳為大於絕緣膜MZ2之帶隙。若絕緣膜SP之帶隙大於絕緣膜MZ2之帶隙，則絕緣膜SP亦可作為電荷阻擋層發揮功能，故可更準確地抑制或防止注入或積聚於絕緣膜MZ2之電荷穿過絕緣膜SP漏到選擇閘極電極SG側。因此，絕緣膜SP更佳為以與作為電荷阻擋層發揮功能之絕緣膜MZ1相同之材料形成。因而，作為絕緣膜MZ1與絕緣膜SP之材料，可分別較佳地使用氧化矽。
本實施形態之半導體裝置亦更具有如下之特徵。
即，於半導體基板SB上，與選擇閘極電極SG隔開而形成有選擇閘極電極FC(虛設閘極電極)。該選擇閘極電極FC係配置於選擇閘極電極SG之與側面S1對向之側。於選擇閘極電極FC之側面(側壁)上形成有絕緣膜SP(第3側壁絕緣膜)，且該絕緣膜SP(第3側壁絕緣膜)亦形成於選擇閘極電極FC之與選擇閘極電極SG對向之側面(第4側面)上。而且，記憶體閘極電極MG亦形成於選擇閘極電極SG與選擇閘極電極FC之間之區域、及選擇閘極電極FC之周圍，且於選擇閘極電極FC與記憶體閘極電極MG之間，介置有絕緣膜SP(第3側壁絕緣膜)及絕緣膜MZ。該絕緣膜SP(第3側壁絕緣膜)未形成於記憶體閘極電極MG之下。
如上所述，藉由與選擇閘極電極SG隔開而設置選擇閘極電極 FC，將記憶體閘極電極MG亦形成於選擇閘極電極FC之周圍，而容易將插栓P3連接於記憶體閘極電極MG。然而，於與選擇閘極電極SG隔開而設置選擇閘極電極FC，將記憶體閘極電極MG亦形成於選擇閘極電極FC之周圍之情形時，必須亦於選擇閘極電極FC與選擇閘極電極SG之間形成記憶體閘極電極MG。原因在於，若於選擇閘極電極FC與選擇閘極電極SG之間形成記憶體閘極電極MG，則形成於選擇閘極電極FC之周圍之部分之記憶體閘極電極MG一邊隔著絕緣膜MZ、SP鄰接於選擇閘極電極SG，一邊對於在半導體基板SB上延伸之部分之記憶體閘極電極MG以低電阻連接，從而最壞情況下存在失去電性連接之虞。此情況係與記憶體閘極電極MG之斷線相關，故必須亦於選擇閘極電極FC與選擇閘極電極SG之間確實地形成記憶體閘極電極MG。
為了亦於選擇閘極電極FC與選擇閘極電極SG之間確實地形成記憶體閘極電極MG，而將上述圖21所示之寬度W1縮小之情形較為有效。此處，寬度W1係於選擇閘極電極FC與選擇閘極電極SG之間，對應於嵌入有記憶體閘極電極MG之區域之寬度(Y方向之寬度)。具體而言，寬度W1係於彼此地對向之選擇閘極電極FC與選擇閘極電極SG之間，對應於選擇閘極電極FC之側面上之絕緣膜MZ之表面與選擇閘極電極SG之側面上之絕緣膜MZ之表面之間之距離。
若寬度W1較大，則於上述步驟12中形成矽膜PS2時，彼此地對向之選擇閘極電極FC與選擇閘極電極SG之間之區域不再被矽膜PS2嵌入，從而於上述步驟13中將矽膜PS2進行回蝕時，存在彼此地對向之選擇閘極電極FC與選擇閘極電極SG之間不再充分地殘存有矽膜PS2之虞。此情況係與在選擇閘極電極FC與選擇閘極電極SG之間難以形成記憶體閘極電極MG相關。
相對於此，本實施形態係於選擇閘極SLG(選擇閘極電極SG)之側面S1上設置絕緣膜SP作為側壁絕緣膜，又，亦於選擇閘極FLC(選擇 閘極電極FC)之側面上設置絕緣膜SP作為側壁絕緣膜，與此相應地相較未設置絕緣膜SP之情形，可使上述圖21所示之寬度W1變小。於本實施形態中，可藉由設置絕緣膜SP，而縮小上述圖21所示之寬度W1，因此，可於選擇閘極電極FC與選擇閘極電極SG之間更準確地形成記憶體閘極電極MG。即，因可相應於設置絕緣膜SP，縮小上述圖21所示之寬度W1，故於上述步驟12中形成矽膜PS2時，容易利用矽膜PS2填充彼此地對向之選擇閘極電極FC與選擇閘極電極SG之間之區域。因此，於上述步驟13中將矽膜PS2進行回蝕時，可使矽膜PS2充分地殘存於彼此地對向之選擇閘極電極FC與選擇閘極電極SG之間，故可於選擇閘極電極FC與選擇閘極電極SG之間更準確地形成記憶體閘極電極MG。
因此，於本實施形態中，可藉由設置絕緣膜SP，而於選擇閘極電極FC與選擇閘極電極SG之間更準確地形成記憶體閘極電極MG，藉此，即便與選擇閘極電極SG隔開而設置選擇閘極電極FC之情形時，亦可更準確地防止記憶體閘極電極MG之斷線。因而，可更提昇半導體裝置之可靠性。又，可使半導體裝置之製造良率提昇。又，容易進行半導體裝置之製造工序之管理。
(實施形態2)
圖40~圖53係本實施形態2之半導體裝置之製造工序中之主要部分剖視圖。於圖40~圖53中之圖40、圖42、圖44、圖46、圖48、圖50及圖52表示有記憶體單元區域1A之主要部分剖視圖，具體而言，表示上述圖4之A-A線之位置處之剖視圖(即相當於上述圖1之剖視圖)。又，於圖40~圖53中之圖41、圖43、圖45、圖47、圖49、圖51及圖53表示有分路區域1B之主要部分剖視圖，具體而言，表示上述圖4之B-B線之位置處之剖視圖(即相當於上述圖2之剖視圖)。
本實施形態2之半導體裝置之製造工序係直至進行上述步驟21(金 屬矽化物層SL形成工序)獲得上述圖36及圖37之結構為止，與上述實施形態1相同，故此處將其重複之說明省略。
本實施形態2係於進行上述步驟21(金屬矽化物層SL形成工序)獲得上述圖36及圖37之結構後，如圖40及圖41所示，於半導體基板SB之主面整面上，以覆蓋選擇閘極SLG、選擇閘極FLC、記憶體閘極電極MG及側壁間隔件SW之方式，形成(沈積)層間絕緣膜IL3作為絕緣膜。作為層間絕緣膜IL3，可使用與上述層間絕緣膜IL1相同之絕緣膜。
繼而，如圖42及圖43所示，使用CMP法等研磨層間絕緣膜IL3之上表面。藉由該研磨工序，而使選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC之各上表面露出。於在選擇閘極電極SG上形成有覆蓋絕緣膜CP，且在選擇閘極電極FC上形成有覆蓋絕緣膜CP1之情形時，利用該研磨工序，亦將覆蓋絕緣膜CP、CP1去除，使選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC之各上表面露出。即，於該研磨工序中，在選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC之各上表面露出之前，研磨層間絕緣膜IL3、覆蓋絕緣膜CP、CP1、側壁間隔件SW及絕緣膜SP、MZ。
繼而，如圖44及圖45所示，將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC進行蝕刻而去除。將該蝕刻工序以下稱為「圖44及圖45之蝕刻工序」。
圖44及圖45之蝕刻工序較佳為以與選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC相比，層間絕緣膜IL3、側壁間隔件SW、絕緣膜SP、絕緣膜MZ及絕緣膜GF更難以被蝕刻之條件進行蝕刻。即，較佳為以與選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC之各蝕刻速度相比，層間絕緣膜IL3、側壁間隔件SW、絕緣膜SP、絕緣膜MZ及絕緣膜GF之各蝕刻速度更小之條件進行蝕刻。藉 此，可利用圖44及圖45之蝕刻工序，選擇性地蝕刻選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC。作為蝕刻，可較佳地使用濕式蝕刻。選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC係藉由矽(多晶矽)而形成，故於圖44及圖45之蝕刻工序中，容易確保選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC之較高之蝕刻選擇比。因此，可容易且準確地進行將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC選擇性地去除。
若藉由蝕刻而將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC去除，則亦如圖44及圖45所示，露出夾在記憶體閘極電極MG與選擇閘極電極SG之間之絕緣膜SP、MZ，又，露出夾在記憶體閘極電極MG與選擇閘極電極FC之間之絕緣膜SP、MZ。
藉由於圖44及圖45之蝕刻工序中，將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC去除，而形成槽(凹部、凹陷部)TR1、TR2、TR3。槽TR1係於圖44及圖45之蝕刻工序中記憶體閘極電極MG已被去除之區域，且於進行圖44及圖45之蝕刻工序之前，對應於記憶體閘極電極MG所存在之區域。又，槽TR2係於圖44及圖45之蝕刻工序中選擇閘極電極SG已被去除之區域，且於進行圖44及圖45之蝕刻工序之前，對應於選擇閘極電極SG所存在之區域。槽TR3係於圖44及圖45之蝕刻工序中選擇閘極電極FC已被去除之區域，且於進行圖44及圖45之蝕刻工序之前，對應於選擇閘極電極FC所存在之區域。於槽TR1與槽TR2之間，介置有絕緣膜SP與絕緣膜MZ之積層膜，又，亦於槽TR1與槽TR3之間，介置有絕緣膜SP與絕緣膜MZ之積層膜。即，絕緣膜SP與絕緣膜MZ之積層膜(積層體)形成槽TR1與槽TR2之間之間隔壁，又，形成槽TR1與槽TR3之間之間隔壁。具體而言，介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP與絕緣膜MZ之積層膜(積層體)形成槽TR1與槽TR2之間之間隔壁，且介 置於選擇閘極電極FC與記憶體閘極電極MG之間之絕緣膜SP與絕緣膜MZ之積層膜(積層體)形成槽TR1與槽TR3之間之間隔壁。
繼而，如圖46及圖47所示，於半導體基板SB上、即層間絕緣膜IL3上，以將槽TR1、TR2、TR3內填充之方式，形成金屬閘極電極用之金屬膜ME。
作為金屬膜ME，例如，可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等金屬膜。再者，此處所謂之金屬膜係指呈現金屬傳導之導電膜，不僅包含單質之金屬膜(純金屬膜)或合金膜，而且亦包含表示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)者。因此，金屬膜ME係呈現金屬傳導之導電膜，不僅限於單質之金屬膜(純金屬膜)或合金膜，亦可為呈現金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。又，亦可將金屬膜ME設為積層膜(積層複數個膜而成之積層膜)，但於該情形時，該積層膜之最下層設為金屬膜(呈現金屬傳導之導電膜)。又，亦可將該積層膜設為複數個金屬膜(呈現金屬傳導之導電膜)之積層膜。金屬膜ME係使用例如濺鍍法等而形成。
繼而，如圖48及圖49所示，藉由CMP法等研磨處理而將槽TR1、TR2、TR3之外部之多餘之金屬膜ME去除，藉此，將金屬膜ME嵌入至槽TR1、TR2、TR3內。即，將槽TR1、TR2、TR3之外部之金屬膜ME去除，而於槽TR1、TR2、TR3內殘留金屬膜ME。藉此，成為金屬膜ME殘存地嵌入於槽TR1、TR2、TR3內之狀態。
嵌入於槽TR1之金屬膜ME成為記憶電晶體之閘極電極即記憶體閘極電極MG1，且嵌入於槽TR2之金屬膜ME成為選擇電晶體之閘極電極即選擇閘極電極SG1。記憶體閘極電極MG1及選擇閘極電極SG1均為金屬閘極電極。又，嵌入於槽TR3之金屬膜ME成為選擇閘極電 極FC1，但選擇閘極電極FC1係具有與上述實施形態1中之選擇閘極電極FC相同之功能者，故不作為電晶體之閘極電極發揮功能。
又，本實施形態2中，將記憶體閘極電極MG去除而置換為記憶體閘極電極MG1，且將該記憶體閘極電極MG1用作記憶電晶體之閘極電極。因此，於本實施形態2中，記憶體閘極電極MG係虛設之閘極電極(虛擬性閘極電極)，且可視作替換閘極電極或置換用閘極電極，記憶體閘極電極MG1可視作構成記憶電晶體之閘極電極。
又，本實施形態2中，將選擇閘極電極SG去除而置換為選擇閘極電極SG1，且將該選擇閘極電極SG1用作選擇電晶體之閘極電極。因此，於本實施形態2中，選擇閘極電極SG係虛設之閘極電極(虛擬性閘極電極)，且可視作替換閘極電極或置換用閘極電極，選擇閘極電極SG1可視作構成選擇電晶體之閘極電極。
藉由將記憶體閘極電極MG1及選擇閘極電極SG1分別設為金屬閘極電極，可獲得抑制記憶體閘極電極MG1及選擇閘極電極SG1之空乏化現象、消除寄生電容之優點。
繼而，如圖50及圖52所示，於半導體基板SB之主面整面上、即層間絕緣膜IL3上，以覆蓋記憶體閘極電極MG1、選擇閘極電極SG1及選擇閘極電極FC1之方式，形成(沈積)層間絕緣膜IL4作為絕緣膜。
作為層間絕緣膜IL4，例如可使用以氧化矽為主體之氧化矽系之絕緣膜。於層間絕緣膜IL4之形成後，亦可藉由CMP法而研磨層間絕緣膜IL4之上表面等，從而提高層間絕緣膜IL4之上表面之平坦性。
繼而，如圖52及圖53所示，使用光微影法及蝕刻法，於層間絕緣膜IL4、IL3形成接觸孔。關於接觸孔之形成法及形成位置，本實施形態2亦與上述實施形態1基本上相同。
繼而，於接觸孔內形成導電性之插栓P1、P2、P3、P4。關於插栓P1、P2、P3、P4之形成法及形成位置，本實施形態2亦與上述實施 形態1基本上相同。因將記憶體閘極電極MG置換為記憶體閘極電極MG1，故插栓P3電性連接於記憶體閘極電極MG1，且因將選擇閘極電極SG置換為選擇閘極電極SG1，故插栓P4電性連接於選擇閘極電極SG1。
此後，亦於本實施形態2中，與上述實施形態1同樣地，於嵌入有插栓P1、P2、P3、P4之層間絕緣膜IL4上形成絕緣膜IL2，於絕緣膜IL2形成配線槽，且於配線槽內形成配線M1。此後，進而形成上層之層間絕緣膜或配線，但此處將該圖示及說明省略。
以本實施形態2製造之半導體裝置係以下之方面不同於上述實施形態1之半導體裝置。即，本實施形態2係將上述記憶體閘極電極MG置換為記憶體閘極電極MG1，將上述選擇閘極電極SG置換為選擇閘極電極SG1，且將上述選擇閘極電極FC置換為選擇閘極電極FC1。又，本實施形態2係將覆蓋絕緣膜CP、CP1去除，故於選擇閘極電極SG1、FC1上未形成相當於覆蓋絕緣膜(CP、CP1)者。又，本實施形態2係取代層間絕緣膜IL1，而形成層間絕緣膜IL3與層間絕緣膜IL4之積層膜。除此以外，本實施形態2之半導體裝置亦具有與上述實施形態1基本上相同之構成，故此處將其重複之說明省略。
於本實施形態2中，不僅獲得上述實施形態1中所獲得之效果，且進而亦獲得如下之效果。
即，本實施形態2係於圖44及圖45之蝕刻工序中，將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC去除。此時，假設與本實施形態2不同，於選擇閘極電極SG之側面上及選擇閘極電極FC之側面上未形成絕緣膜SP之情形。於該情形時，若利用圖44及圖45之蝕刻工序將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC去除，則於槽TR1與槽TR2之間，僅介置有絕緣膜MZ，又，於槽TR1與槽TR3之間，僅介置有絕緣膜MZ。即，絕緣膜MZ形成槽TR1與槽TR2 之間之間隔壁，又，形成槽TR1與槽TR3之間之間隔壁。然而，若絕緣膜MZ之厚度較薄，則導致介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜MZ變形，於最壞之情形時存在崩解之虞。此情況係與隨後無法熟練地形成記憶體閘極電極MG1、選擇閘極電極SG1及選擇閘極電極FC1相關，故必須予以防止。
然而，若使介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜MZ之厚度變厚，則導致隨後所形成之介置於記憶體閘極電極MG1與半導體基板SB之間之絕緣膜MZ之厚度亦變厚，從而對非揮發性記憶體之動作造成影響。即，若考慮到非揮發性記憶體之動作，將介置於半導體基板SB與記憶體閘極電極MG1之間之絕緣膜MZ之厚度設定為最佳之厚度，則介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜MZ之厚度亦必然地被規定。因此，難以使介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜MZ之厚度變厚。
相對於此，本實施形態2係於選擇閘極電極SG之側面上與選擇閘極電極FC之側面上形成絕緣膜SP作為側壁絕緣膜。藉此，如利用圖44及圖45之蝕刻工序將選擇閘極電極SG、記憶體閘極電極MG及選擇閘極電極FC去除，則於槽TR1與槽TR2之間，介置有絕緣膜SP與絕緣膜MZ之積層膜，又，亦於槽TR1與槽TR3之間，介置有絕緣膜SP與絕緣膜MZ之積層膜。即，絕緣膜SP與絕緣膜MZ之積層膜形成槽TR1與槽TR2之間之間隔壁，又，形成槽TR1與槽TR3之間之間隔壁。介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜(此處為絕緣膜SP與絕緣膜MZ之積層膜)之厚度相應於絕緣膜SP所存在之量而變厚，從而可防止介置於槽TR1與槽TR2之間、或槽TR1與槽TR3之間之絕緣膜(此處為絕緣膜SP與絕緣膜MZ之積層膜)變形或崩解。藉此，便可更準確地形成記憶體閘極電極MG1、選擇閘極電極SG1及選擇閘極電極FC1。因而，可使半導體裝置之製造良率提昇。又，容易製造 半導體裝置，且容易進行製造工序之管理。
因此，亦於本實施形態2中，與上述實施形態1同樣地，在進行圖44及圖45之蝕刻工序之前之階段中，使介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1(T1<T2)。而且，即便形成記憶體閘極電極MG1、選擇閘極電極SG1及選擇閘極電極FC1，亦維持該關係。即，介置於選擇閘極電極SG1與記憶體閘極電極MG1之間之絕緣膜SP及絕緣膜MZ之合計之厚度(T2)大於介置於半導體基板SB與記憶體閘極電極MG1之間之絕緣膜MZ之厚度(T1)(T1<T2)。
以上，基於該實施形態，對本發明者所開發之發明具體地進行了說明，但本發明並非限定於上述實施形態，毋庸置疑，可於不脫離本發明之主旨之範圍內進行各種變更。
CP‧‧‧覆蓋絕緣膜
EX1‧‧‧n-型半導體區域
EX2‧‧‧n-型半導體區域
GF‧‧‧絕緣膜
MC‧‧‧記憶體單元
MD‧‧‧半導體區域
MS‧‧‧半導體區域
MG‧‧‧記憶體閘極電極
MZ‧‧‧絕緣膜
MZ1‧‧‧絕緣膜
MZ2‧‧‧絕緣膜
MZ3‧‧‧絕緣膜
PW‧‧‧p型井
S1‧‧‧選擇閘極SLG之側面
S2‧‧‧選擇閘極SLG之側面
S3‧‧‧記憶體閘極電極MG之側面
S4‧‧‧記憶體閘極電極MG之側面
SB‧‧‧半導體基板
SD1‧‧‧n+型半導體區域
SD2‧‧‧n+型半導體區域
SG‧‧‧選擇閘極電極
SL‧‧‧金屬矽化物層
SLG‧‧‧選擇閘極
SP‧‧‧絕緣膜
SW‧‧‧側壁間隔件
T1‧‧‧厚度
T2‧‧‧厚度

Claims (20)

  1. 一種半導體裝置，其包含：半導體基板；非揮發性記憶體之記憶體單元用之第1閘極電極，其係形成於上述半導體基板上；第1側壁絕緣膜，其係形成於上述第1閘極電極之第1側面上；第2側壁絕緣膜，其係形成於上述第1閘極電極之與上述第1側面為相反側之第2側面上；上述非揮發性記憶體之上述記憶體單元用之第2閘極電極，其係形成於上述第1閘極電極之第1側面側，且與上述第1閘極電極一同於上述半導體基板上延伸；第1閘極絕緣膜，其係形成於上述第1閘極電極與上述半導體基板之間；第2閘極絕緣膜，其係形成於上述第2閘極電極與上述半導體基板之間，且包含電荷積聚部；第1側壁間隔件，其係隔著上述第2側壁絕緣膜而形成於上述第1閘極電極之上述第2側面上；及第2側壁間隔件，其係形成於上述第2閘極電極之與上述第1閘極電極鄰接之側為相反側之第3側面上；且上述第2閘極絕緣膜係遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間而形成，上述第1閘極電極與上述第2閘極電極係隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而相鄰，於上述第1閘極電極與上述第2閘極電極之間，上述第1側壁絕緣膜位於上述第1閘極電極側，且上述第2閘極絕緣膜位於上述 第2閘極電極側，上述第1側壁絕緣膜未形成於上述第2閘極電極之下，上述第1側壁絕緣膜與上述第2側壁絕緣膜係一體地形成，介置於上述第1閘極電極與上述第2閘極電極之間之上述第1側壁絕緣膜與上述第2閘極絕緣膜之合計之第2厚度，大於介置於上述半導體基板與上述第2閘極電極之間之上述第2閘極絕緣膜之第1厚度。
  2. 如請求項1之半導體裝置，其中介置於上述第2閘極電極與上述半導體基板之間之部分之上述第2閘極絕緣膜包含上述半導體基板上之第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜；且上述第2絕緣膜係作為上述電荷積聚部發揮功能，上述第1絕緣膜及上述第3絕緣膜各自之帶隙，大於上述第2絕緣膜之帶隙。
  3. 如請求項2之半導體裝置，其中上述第1絕緣膜、上述第1側壁絕緣膜及上述第2側壁絕緣膜包含相同之材料。
  4. 如請求項2之半導體裝置，其中上述第1側壁絕緣膜及上述第2側壁絕緣膜各自之帶隙，大於上述第2絕緣膜之帶隙。
  5. 如請求項2之半導體裝置，其中上述第1絕緣膜、上述第1側壁絕緣膜及上述第2側壁絕緣膜各自包含氧化矽。
  6. 如請求項1之半導體裝置，其中介置於上述第2閘極電極與上述半導體基板之間之部分之上述第2閘極絕緣膜係包含上述半導體基板上之第1絕緣膜、上述第1絕緣膜上之第2絕緣膜、及上述第2絕緣膜上之第3絕緣膜；且上述第1絕緣膜、上述第3絕緣膜、上述第1側壁絕緣膜及上述第2側壁絕緣膜各自包含氧化矽，且 上述第2絕緣膜包含氮化矽。
  7. 如請求項6之半導體裝置，其中介置於上述第1閘極電極與上述第2閘極電極之間之部分之上述第2閘極絕緣膜係包含上述第2絕緣膜及上述第3絕緣膜，且不包含上述第1絕緣膜。
  8. 如請求項1之半導體裝置，其進而包含：第1導電型之第1半導體區域，其係形成於上述第1側壁間隔件之下之上述半導體基板；上述第1導電型之第2半導體區域，其係於上述半導體基板中，與上述第1半導體區域鄰接地形成，且以雜質濃度高於上述第1半導體區域；上述第1導電型之第3半導體區域，其係形成於上述第2側壁間隔件之下之上述半導體基板；及上述第1導電型之第4半導體區域，其係於上述半導體基板中，與上述第3半導體區域鄰接地形成，且以雜質濃度高於上述第3半導體區域。
  9. 如請求項1之半導體裝置，其進而包含：虛設閘極電極，其係於上述半導體基板上，與上述第1閘極電極隔開而配置於上述第1閘極電極之與上述第1側面對向之側；及第3側壁絕緣膜，其係形成於上述虛設閘極電極之與上述第1閘極電極對向之第4側面上；且上述第2閘極電極亦形成於上述第1閘極電極與上述虛設閘極電極之間之區域、及上述虛設閘極電極之周圍，於上述虛設閘極電極與上述第2閘極電極之間，介置上述第3側壁絕緣膜及上述第2閘極絕緣膜，且上述第3側壁絕緣膜未形成於上述第2閘極電極之下。
  10. 如請求項9之半導體裝置，其中上述虛設閘極電極與上述第1閘極電極係彼此分離，但藉由共用之導電膜而形成，且上述第3側壁絕緣膜與上述第1側壁絕緣膜係彼此分離，但藉由共用之絕緣膜而形成。
  11. 如請求項10之半導體裝置，其進而包含：層間絕緣膜，其係於上述半導體基板上，以覆蓋上述第1閘極電極、上述第2閘極電極、上述虛設閘極電極、上述第1側壁絕緣膜、上述第2側壁絕緣膜、上述第3側壁絕緣膜、上述第1側壁間隔件及上述第2側壁間隔件之方式形成；及第1導電性插栓，其係嵌入於上述層間絕緣膜；且上述第1導電性插栓係配置於形成於上述虛設閘極電極之周圍之部分之上述第2閘極電極上，且電性連接於上述第2閘極電極。
  12. 如請求項11之半導體裝置，其進而包含形成於上述半導體基板之元件分離區域，且上述虛設閘極電極係形成於上述元件分離區域上。
  13. 一種半導體裝置之製造方法，其係包含非揮發性記憶體之記憶體單元之半導體裝置之製造方法，且包含如下工序：(a)準備半導體基板；(b)於上述半導體基板上，隔著第1閘極絕緣膜，形成上述記憶體單元用之第1閘極電極；(c)於上述半導體基板上，以覆蓋上述第1閘極電極之方式，形成第1絕緣膜；(d)藉由將上述第1絕緣膜進行各向異性蝕刻，而於上述第1閘極電極之第1側面上形成第1側壁絕緣膜，且於上述第1閘極電極之與上述第1側面為相反側之第2側面上形成第2側壁絕緣膜； (e)於上述(d)工序後，於上述半導體基板上，隔著包含電荷積聚部之第2閘極絕緣膜而形成上述記憶體單元用之第2閘極電極，且於上述第1閘極電極之上述第1側面側，以隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而與上述第1閘極電極相鄰之方式，形成上述第2閘極電極；(f)於上述(e)工序後，藉由將上述第1閘極電極及上述第2側壁絕緣膜用作遮罩進行離子植入，而將第1導電型之第1半導體區域自對準於上述第2側壁絕緣膜地形成於上述半導體基板；(g)於上述(f)工序後，於上述第1閘極電極之上述第2側面上隔著上述第2側壁絕緣膜而形成第1側壁間隔件；及(h)於上述(g)工序後，藉由將上述第1側壁間隔件用作遮罩進行離子植入，而將上述第1導電型之第2半導體區域以較上述第1半導體區域更高之雜質濃度，自對準於上述第1側壁間隔件地形成於上述半導體基板；上述第2閘極絕緣膜係遍及上述半導體基板與上述第2閘極電極之間、及上述第1閘極電極與上述第2閘極電極之間地延伸，且於上述第1閘極電極與上述第2閘極電極之間，上述第1側壁絕緣膜位於上述第1閘極電極側，上述第2閘極絕緣膜位於上述第2閘極電極側，介置於上述第1閘極電極與上述第2閘極電極之間之上述第1側壁絕緣膜及上述第2閘極絕緣膜之合計之第2厚度，大於介置於上述半導體基板與上述第2閘極電極之間之上述第2閘極絕緣膜之第1厚度。
  14. 如請求項13之半導體裝置之製造方法，其中上述(b)工序包含：(b1)形成上述第1閘極電極用之第1導電膜之工序；及 (b2)將上述第1導電膜圖案化而形成上述第1閘極電極之工序。
  15. 如請求項14之半導體裝置之製造方法，其中在上述(b2)工序中，藉由將上述第1導電膜圖案化，而形成上述第1閘極電極、及配置於上述第1閘極電極之上述第1側面側且與上述第1閘極電極隔開之虛設閘極電極，在上述(c)工序中，於上述半導體基板上，以覆蓋上述第1閘極電極及上述虛設閘極電極之方式，形成上述第1絕緣膜，在上述(d)工序中，藉由將上述第1絕緣膜進行各向異性蝕刻，而於上述第1閘極電極之第1側面上形成上述第1側壁絕緣膜，於上述第1閘極電極之上述第2側面上形成上述第2側壁絕緣膜，且於上述虛設閘極電極之與上述第1閘極電極對向之第3側面上形成第3側壁絕緣膜，在上述(e)工序中，將上述第2閘極電極亦形成於上述第1閘極電極與上述虛設閘極電極之間之區域、及上述虛設閘極電極之周圍，且於上述虛設閘極電極與上述第2閘極電極之間，介置有上述第3側壁絕緣膜及上述第2閘極絕緣膜。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(h)工序後，進而包含如下工序：(i)於上述半導體基板上，以覆蓋上述第1閘極電極、上述第2閘極電極、上述虛設閘極電極、上述第1側壁絕緣膜、上述第2側壁絕緣膜、上述第3側壁絕緣膜、及上述第1側壁間隔件之方式，形成層間絕緣膜；及(j)形成嵌入於上述層間絕緣膜之第1導電性插栓；上述第1導電性插栓係配置於形成於上述虛設閘極電極之周圍的部分之上述第2閘極電極上，且電性連接於上述第2閘極電 極。
  17. 如請求項15之半導體裝置之製造方法，其中上述(e)工序包含如下工序：(e1)於上述半導體基板上，以覆蓋上述第1閘極電極及上述虛設閘極電極之方式，形成上述第2閘極電極用之第2導電膜；及(e2)將上述第2導電膜回蝕，形成上述第2閘極電極。
  18. 一種半導體裝置之製造方法，其係包含非揮發性記憶體之記憶體單元之半導體裝置之製造方法，且包含如下工序：(a)準備半導體基板；(b)於上述半導體基板上，隔著第1閘極絕緣膜而形成第1虛設閘極電極；(c)於上述半導體基板上，以覆蓋上述第1虛設閘極電極之方式，形成第1絕緣膜；(d)藉由將上述第1絕緣膜進行各向異性蝕刻，而於上述第1虛設閘極電極之第1側面上形成第1側壁絕緣膜，且於上述第1虛設閘極電極之與上述第1側面為相反側之第2側面上形成第2側壁絕緣膜；(e)於上述(d)工序後，於上述半導體基板上，隔著包含電荷積聚部之第2閘極絕緣膜而形成第2虛設閘極電極，且於上述第1虛設閘極電極之上述第1側面側，以隔著上述第1側壁絕緣膜及上述第2閘極絕緣膜而與上述第1虛設閘極電極相鄰之方式，形成上述第2虛設閘極電極；(f)於上述(e)工序後，藉由將上述第1虛設閘極電極及上述第2側壁絕緣膜用作遮罩進行離子植入，而將第1導電型之第1半導體區域自對準於上述第2側壁絕緣膜地形成於上述半導體基板；(g)於上述(f)工序後，於上述第1虛設閘極電極之上述第2側面 上隔著上述第2側壁絕緣膜而形成第1側壁間隔件；(h)於上述(g)工序後，藉由將上述第1側壁間隔件用作遮罩進行離子植入，而以較上述第1半導體區域更高之雜質濃度，將上述第1導電型之第2半導體區域自對準於上述第1側壁間隔件地形成於上述半導體基板；(i)於上述(h)工序後，於上述半導體基板上，以覆蓋上述第1虛設閘極電極、上述第2虛設閘極電極、上述第1側壁絕緣膜、上述第2側壁絕緣膜、及上述第1側壁間隔件之方式，形成層間絕緣膜；(j)於上述(i)工序後，研磨上述層間絕緣膜，將上述第1虛設閘極電極及上述第2虛設閘極電極去除；及(k)於上述(j)工序中已將上述第1虛設閘極電極去除之區域即第1槽內，形成上述記憶體單元用之第1閘極電極，且於上述(j)工序中已將上述第2虛設閘極電極去除後之區域即第2槽內，形成上述記憶體單元用之第2閘極電極；且上述第2閘極絕緣膜係遍及上述半導體基板與上述第2虛設閘極電極之間、及上述第1虛設閘極電極與上述第2虛設閘極電極之間地延伸，於上述第1虛設閘極電極與上述第2虛設閘極電極之間，上述第1側壁絕緣膜位於上述第1虛設閘極電極側，且上述第2閘極絕緣膜位於上述第2虛設閘極電極側，介置於上述第1虛設閘極電極與上述第2虛設閘極電極之間之上述第1側壁絕緣膜及上述第2閘極絕緣膜之合計之第2厚度，大於介置於上述半導體基板與上述第2虛設閘極電極之間之上述第2閘極絕緣膜之第1厚度。
  19. 如請求項18之半導體裝置之製造方法，其中將上述第1側壁絕緣 膜與上述第2閘極絕緣膜之積層體作為上述第1槽與上述第2槽之間之間隔壁發揮功能。
  20. 如請求項18之半導體裝置之製造方法，其中上述第1閘極電極及上述第2閘極電極均為金屬閘極電極。
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