TW201826501A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及其製造方法，改善具有非揮發性記憶體之半導體裝置的可靠度與性能。於半導體基板SB上隔著絕緣膜GF而形成控制閘極電極CG；於半導體基板SB上，隔著具備電荷貯存部之絕緣膜MZ而形成記憶閘極電極MG。絕緣膜MZ，涵蓋半導體基板SB與記憶閘極電極MG之間、及控制閘極電極CG與記憶閘極電極MG之間地形成。於控制閘極電極CG與記憶閘極電極MG之間中，在絕緣膜MZ與記憶閘極電極MG之間形成絕緣膜ZF。絕緣膜ZF，並未形成於記憶閘極電極MG下方；於絕緣膜ZF之下端面ZFa下方，存在記憶閘極電極MG之一部分。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，特別是可適當應用在具備非揮發性記憶體之半導體裝置及其製造方法。
作為可電性寫入／抹除之非揮發性半導體記憶裝置，廣泛使用EEPROM（Electrically Erasable and Programmable Read Only Memory，電子抹除式可複寫唯讀記憶體）。代表現今廣泛使用之快閃記憶體的此等記憶裝置，係在MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體）之閘極電極下，具備以氧化膜包圍之導電性的浮置閘極電極或捕集性絕緣膜，將在浮置閘極或捕集性絕緣膜之電荷貯存狀態作為儲存資訊，將其讀取以作為電晶體的閾值之記憶裝置。此捕集性絕緣膜，係指可貯存電荷之絕緣膜，作為一例，列舉氮化矽膜等。藉由電荷之往此等電荷貯存區的注入／放出而使MISFET之閾值變動，使其作為記憶元件而運作。作為此等快閃記憶體，具有使用MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬氧氮氧半導體）膜之分離閘極式單元。此記憶體中，藉由使用氮化矽膜作為電荷貯存區，相較於使用導電性的浮置閘極膜，因離散地貯存電荷而資料保存的可靠度優良，此外，因資料保存的可靠度優良，而具有可使氮化矽膜上下方之氧化膜薄膜化、可使寫入／抹除操作低電壓化等優點。
於日本特開2013－197359號公報（專利文獻1），記載關於分離閘極式記憶體之技術。 [習知技術文獻] [專利文獻]
專利文獻1：日本特開2013－197359號公報
[本發明所欲解決的問題] 在具備非揮發性記憶體之半導體裝置中，期望改善可靠度。或，期望改善半導體裝置的性能。抑或，期望改善半導體裝置的可靠度，並改善性能。
其他問題與新特徵，應可自本說明書之記載內容及附圖明瞭。 [解決問題之技術手段]
依照一實施形態，半導體裝置，包含：非揮發性記憶體之記憶單元用的第1閘極電極，隔著第1閘極絕緣膜而形成於半導體基板上；以及該記憶單元用的第2閘極電極，隔著具備電荷貯存部之第2閘極絕緣膜而形成於該半導體基板上。該第2閘極絕緣膜，涵蓋該半導體基板與該第2閘極電極之間、及該第1閘極電極與該第2閘極電極之間地形成。半導體裝置，更包含第1絕緣膜，於該第1閘極電極與該第2閘極電極之間中，形成於該第2閘極絕緣膜與該第2閘極電極之間。於該第2閘極電極下方並未形成該第1絕緣膜；於該第1絕緣膜之下端面的下方，存在該第2閘極電極之一部分。 [本發明之效果]
依照一實施形態，可改善半導體裝置的可靠度。
或，可改善半導體裝置的性能。
抑或，可改善半導體裝置的可靠度，並改善性能。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。此外，以下實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。又，於以下實施形態中，其構成要素（亦包括要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數值及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態之全部附圖中，對具有同一功能之構件給予同一符號，並省略其重複的說明。此外，下述實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分之說明。
此外，在實施形態所使用的附圖中，有即便為剖面圖仍為了容易觀看附圖而省略影線之情況。此外，有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
（實施形態） ＜關於半導體裝置的構造＞ 本實施形態及下述實施形態的半導體裝置，為具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）之半導體裝置，非揮發性記憶體，主要為在電荷貯存部使用捕集性絕緣膜（可貯存電荷之絕緣膜）者。本實施形態及下述實施形態中，非揮發性記憶體，係依以n通道型MISFET（MISFET：Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體）為基礎之記憶單元進行說明。此外，本實施形態及下述實施形態中的極性，係說明以n通道型MISFET為基礎之記憶單元的情況之動作所用，而在以p通道型MISFET為基礎的情況，藉由使施加電位、載子之導電型等全部的極性反轉，原理上可獲得相同動作。
參考附圖，說明本實施形態的半導體裝置。圖1為，本實施形態的半導體裝置之要部剖面圖，於圖1，顯示非揮發性記憶體的記憶單元區之要部剖面圖。圖2為，本實施形態的半導體裝置之記憶單元MC的部分放大剖面圖（要部剖面圖），將圖1的一部分放大顯示。另，圖2中，為了容易觀看附圖，而將圖1所示之層間絕緣膜IL1省略圖示，在圖2之下側，將圖2之以點線的圓包圍之區域的放大圖抽出顯示。
圖1及圖2所示之本實施形態的半導體裝置，為具備非揮發性記憶體之半導體裝置。
例如在具有1～10Ωcm程度之比電阻的由p型單晶矽等構成之半導體基板（半導體晶圓）SB，形成構成非揮發性記憶體之記憶單元MC的MISFET。
在半導體基板SB，形成用於將元件隔離的元件隔離區（未圖示），在以此等元件隔離區隔離（規定）出的主動區，形成p型井PW。於記憶單元區之p型井PW，形成如圖1所示的由記憶電晶體及控制電晶體構成之非揮發性記憶體的記憶單元MC。於半導體基板SB，實際上將複數記憶單元MC形成為陣列狀，圖1顯示其中的1個記憶單元MC之剖面。各記憶單元區，藉由元件隔離區而與其他區域電性分離。
如圖1及圖2所示，本實施形態的半導體裝置之非揮發性記憶體的記憶單元MC，為分離閘極式的記憶單元，其將具備控制閘極電極CG之控制電晶體、及具備記憶閘極電極MG之記憶電晶體的2個MISFET連接。
此處，將具備包含電荷貯存部（電荷貯存層）之閘極絕緣膜及記憶閘極電極MG的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金氧半場效電晶體），稱作記憶電晶體；此外，將具備閘極絕緣膜及控制閘極電極CG的MISFET，稱作控制電晶體。因此，記憶閘極電極MG，為記憶電晶體的閘極電極；控制閘極電極CG，為控制電晶體的閘極電極；控制閘極電極CG及記憶閘極電極MG，為構成非揮發性記憶體（的記憶單元）之閘極電極。
另，控制電晶體，係記憶單元選擇用電晶體，故亦可視作選擇電晶體。因此，控制閘極電極CG，亦可視作選擇閘極電極。記憶電晶體，為儲存用電晶體。
以下，具體地說明記憶單元MC之構成。
如圖1及圖2所示，非揮發性記憶體的記憶單元MC，具備：源極或汲極用的n型半導體區MS、MD，形成於半導體基板SB的p型井PW中；控制閘極電極CG，形成於半導體基板SB（p型井PW）上；以及記憶閘極電極MG，形成於半導體基板SB（p型井PW）上，與控制閘極電極CG相鄰。非揮發性記憶體的記憶單元MC，進一步具備：絕緣膜（閘極絕緣膜）GF，形成於控制閘極電極CG與半導體基板SB（p型井PW）間；以及絕緣膜MZ，形成於記憶閘極電極MG與半導體基板SB（p型井PW）間、及記憶閘極電極MG與控制閘極電極CG間。非揮發性記憶體的記憶單元MC，進一步具有絕緣膜ZF，於控制閘極電極CG與記憶閘極電極MG之間中，形成於絕緣膜MZ與記憶閘極電極MG之間。非揮發性記憶體的記憶單元MC，進一步具有側壁間隔件SW，形成於記憶閘極電極MG及控制閘極電極CG的互不鄰接側之側面上。各記憶單元MC之記憶閘極電極MG，構成各記憶單元MC的字元線。
於控制閘極電極CG上，形成罩蓋絕緣膜CP。將由控制閘極電極CG與控制閘極電極CG上之罩蓋絕緣膜CP形成的疊層體，在下述內容稱作控制閘極CLG。作為其他形態，亦可能有未在控制閘極電極CG上形成罩蓋絕緣膜CP之情況。以下，雖對於在控制閘極電極CG上形成罩蓋絕緣膜CP之情況予以說明，但在未形成罩蓋絕緣膜CP之情況，控制閘極CLG全體成為控制閘極電極CG。因此，未形成罩蓋絕緣膜CP之情況，在下述說明中，可將「控制閘極CLG」替換為「控制閘極電極CG」。
控制閘極CLG及記憶閘極電極MG，以在其等的對向側面之間隔著絕緣膜ZF及絕緣膜MZ的狀態，沿著半導體基板SB之主面延伸而並排配置。控制閘極CLG及記憶閘極電極MG的延伸方向，為圖1及圖2之與紙面垂直的方向。控制閘極CLG及記憶閘極電極MG，隔著絕緣膜GF或絕緣膜MZ而形成於半導體區MD與半導體區MS之間的半導體基板SB（p型井PW）上方，記憶閘極電極MG位於半導體區MS側，控制閘極CLG位於半導體區MD側。然而，控制閘極CLG隔著絕緣膜GF而形成於半導體基板SB（p型井PW）上方，記憶閘極電極MG隔著絕緣膜MZ而形成於半導體基板SB（p型井PW）上方。
控制閘極CLG與記憶閘極電極MG，在其間夾設絕緣膜ZF及絕緣膜MZ而彼此相鄰；記憶閘極電極MG，在控制閘極CLG之側面（側壁）上隔著絕緣膜MZ及絕緣膜ZF而形成為側壁間隔件狀。絕緣膜MZ，涵蓋記憶閘極電極MG與半導體基板SB（p型井PW）之間的區域、及記憶閘極電極MG與控制閘極CLG之間的區域之此兩區域而延伸。
另，在記憶閘極電極MG與控制閘極CLG之間，夾設絕緣膜MZ與絕緣膜ZF，而在記憶閘極電極MG與控制閘極CLG之間中，絕緣膜MZ位於控制閘極CLG側，絕緣膜ZF位於記憶閘極電極MG側。亦即，在記憶閘極電極MG與控制閘極CLG之間，夾設絕緣膜MZ與絕緣膜ZF的疊層構造（疊層膜），而絕緣膜MZ與控制閘極CLG鄰接，絕緣膜ZF與記憶閘極電極MG鄰接。因此，位於記憶閘極電極MG與控制閘極CLG間之一部分的絕緣膜MZ，包夾在絕緣膜ZF與控制閘極CLG之間，而位於記憶閘極電極MG與控制閘極CLG之間的絕緣膜ZF，包夾在絕緣膜MZ與記憶閘極電極MG之間。
形成於控制閘極CLG與半導體基板SB（p型井PW）之間的絕緣膜GF，即控制閘極CLG下方的絕緣膜GF，係用作為控制電晶體的閘極絕緣膜。
絕緣膜GF，例如可由氧化矽膜或氮氧化矽膜等形成。此外，絕緣膜GF，除了使用上述氧化矽膜或氮氧化矽膜等以外，亦可使用氧化鉿膜、氧化鋁膜（氧化鋁）或氧化鉭膜等，具有較氮化矽膜更高的介電常數之高介電常數絕緣膜。
此外，可將在記憶閘極電極MG與半導體基板SB（p型井PW）間的區域及記憶閘極電極MG與控制閘極CLG間的區域延伸之絕緣膜MZ，視作閘極絕緣膜（疊層閘極絕緣膜、疊層構造之閘極絕緣膜）。然而，記憶閘極電極MG與半導體基板SB（p型井PW）之間的絕緣膜MZ，即記憶閘極電極MG下方絕緣膜MZ，係用作為記憶電晶體的閘極絕緣膜，但記憶閘極電極MG與控制閘極CLG之間的絕緣膜MZ，係用作為將記憶閘極電極MG與控制閘極CLG之間絕緣（電性分離）所用的絕緣膜。
絕緣膜MZ，為疊層絕緣膜，由具備絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、及絕緣膜MZ2上之絕緣膜MZ3的疊層膜所構成。此處，絕緣膜MZ1由氧化矽膜（氧化膜）構成，絕緣膜MZ2由氮化矽膜（氮化膜）構成，絕緣膜MZ3由氧化矽膜（氧化膜）構成。
另，圖1中，為了容易觀看附圖，而將由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3構成的疊層膜，單作為絕緣膜MZ而圖示，但實際上，如圖2所示，絕緣膜MZ，由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3的疊層膜構成。
絕緣膜MZ中之絕緣膜MZ2，為具有電荷貯存功能之絕緣膜。亦即，絕緣膜MZ中之絕緣膜MZ2，係用於貯存電荷之絕緣膜，可用作為電荷貯存層（電荷貯存部）。亦即，絕緣膜MZ2，為捕集性絕緣膜。此處，捕集性絕緣膜，係指可貯存電荷之絕緣膜。如此地，作為具有陷阱能階之絕緣膜，使用絕緣膜MZ2。因此，絕緣膜MZ，可視作具有電荷貯存部（此處為絕緣膜MZ2）之絕緣膜。
絕緣膜MZ中之絕緣膜MZ3與絕緣膜MZ1，可用作為將電荷封閉在捕集性絕緣膜所用的電荷阻擋層。藉由採用以作為電荷阻擋層之絕緣膜MZ1、MZ3，包夾係捕集性絕緣膜之絕緣膜MZ2的構造，而使電荷之往絕緣膜MZ2的貯存成為可能。
絕緣膜MZ3與絕緣膜MZ1的各自之能帶間隙，須較絕緣膜MZ3與絕緣膜MZ1之間的電荷貯存層（此處為絕緣膜MZ2）之能帶間隙更大。亦即，絕緣膜MZ1與絕緣膜MZ3的各自之能帶間隙，較係捕集性絕緣膜的絕緣膜MZ2之能帶間隙更大。藉此，包夾作為電荷貯存層之絕緣膜MZ2的絕緣膜MZ3與絕緣膜MZ1，可用分別作為電荷阻擋層。氧化矽膜，具有較氮化矽膜之能帶間隙更大的能帶間隙，故可採用氮化矽膜作為絕緣膜MZ2，分別採用氧化矽膜作為絕緣膜MZ1及絕緣膜MZ3。
絕緣膜ZF，由絕緣膜ZF1與絕緣膜ZF2的疊層膜構成。絕緣膜ZF1、ZF2中之絕緣膜ZF1位於控制閘極CLG側，絕緣膜ZF2位於記憶閘極電極MG側。亦即，在絕緣膜ZF1與記憶閘極電極MG之間夾設絕緣膜ZF2，在絕緣膜ZF2與絕緣膜MZ（更具體而言，絕緣膜MZ3）之間夾設絕緣膜ZF1。因此，絕緣膜ZF1，與絕緣膜MZ（更具體而言，絕緣膜MZ3）接觸；絕緣膜ZF2，與記憶閘極電極MG接觸。因此，成為在控制閘極CLG與記憶閘極電極MG間，夾設有絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜ZF1、絕緣膜ZF2之疊層構造（疊層膜）的狀態，從接近控制閘極CLG側起，依序排列絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜ZF1、絕緣膜ZF2。
絕緣膜ZF1與絕緣膜ZF2，由彼此不同的材料構成。較佳態樣中，絕緣膜ZF1由氮化矽膜（氮化膜）構成，絕緣膜ZF2由氧化矽膜（氧化膜）構成。此外，絕緣膜MZ3與絕緣膜ZF1，由彼此不同的材料構成。
絕緣膜ZF之下端面（下端）ZFa，位於較記憶閘極電極MG之底面MG1更高的位置。因此，於高度方向中，絕緣膜ZF之下端面ZFa，並未與絕緣膜MZ接觸，在絕緣膜ZF之下端面ZFa下方，存在記憶閘極電極MG的一部分。亦即，於高度方向中，在絕緣膜ZF的下端面ZFa與絕緣膜MZ之間，夾設記憶閘極電極MG的一部分。
絕緣膜ZF之下端面ZFa，係以絕緣膜ZF1之下端面（下端）ZF1a、與絕緣膜ZF2之下端面（下端）ZF2a構成。因此，絕緣膜ZF1之下端面ZF1a與絕緣膜ZF2之下端面ZF2a，位於較記憶閘極電極MG之底面MG1更高的位置，絕緣膜ZF1之下端面ZF1a與絕緣膜ZF2之下端面ZF2a，並未與絕緣膜MZ接觸，在絕緣膜ZF1、ZF2之下端面ZF1a、ZF2a下方，存在記憶閘極電極MG的一部分。亦即，於高度方向中，在絕緣膜ZF1的下端面ZF1a與絕緣膜MZ之間、及絕緣膜ZF2的下端面ZF2a與絕緣膜MZ之間，夾設記憶閘極電極MG的一部分。
此處，高度方向（上下方向），對應於與半導體基板SB之主面略垂直的方向。此外，高度或高度位置，係指以半導體基板SB之主面為基準，與半導體基板SB之主面略垂直的方向之高度或高度位置。此外，在半導體基板SB之主面上的構造中，使遠離半導體基板SB之主面側為高側，使接近半導體基板SB之主面側為低側。
此外，絕緣膜ZF，即絕緣膜ZF1及絕緣膜ZF2，並未形成於半導體基板SB與記憶閘極電極MG之間，而係形成於控制閘極CLG與記憶閘極電極MG之間，故絕緣膜ZF係以沿著控制閘極CLG之側面或記憶閘極電極MG之側面的方式，在上下方向（與半導體基板SB之主面略垂直的方向）延伸。絕緣膜ZF之下端面ZFa、絕緣膜ZF1之下端面ZF1a、及絕緣膜ZF2之下端面ZF2a，皆為與半導體基板SB相對向之側的端面。此外，記憶閘極電極MG之底面MG1，為隔著絕緣膜MZ而與半導體基板SB相對向之側的面。
於較絕緣膜ZF之下端面ZFa更低的位置中，在控制閘極電極CG與記憶閘極電極MG之間，夾設絕緣膜MZ，但並未夾設絕緣膜ZF；另一方面，於較絕緣膜ZF之下端面ZFa更高的位置中，在控制閘極電極CG與記憶閘極電極MG之間，夾設絕緣膜MZ與絕緣膜ZF的疊層構造（疊層膜）。亦即，在控制閘極電極CG，與位於絕緣膜ZF的下端面ZFa下方之一部分的記憶閘極電極MG之間，夾設絕緣膜MZ而未夾設絕緣膜ZF；另一方面，在控制閘極電極CG，與位於較絕緣膜ZF的下端面ZFa更高之位置的記憶閘極電極MG之間，夾設絕緣膜MZ與絕緣膜ZF的疊層構造（疊層膜）。
半導體區MS，係用作為源極區或汲極區的一方之半導體區；半導體區MD，係用作為源極區或汲極區的另一方之半導體區。此處，半導體區MS為作為源極區作用之半導體區，半導體區MD為作為汲極區作用之半導體區。半導體區MS、MD，係由導入n型雜質之半導體區（n型雜質擴散層）所構成，各自具備LDD（lightly doped drain，淺摻雜汲極）構造。亦即，源極用的半導體區MS，包含：n－ 型半導體區EX1、及具有較n－ 型半導體區EX1更高之雜質濃度的n＋ 型半導體區SD1；汲極用的半導體區MD，包含：n－ 型半導體區EX2、及具有較n－ 型半導體區EX2更高之雜質濃度的n＋ 型半導體區SD2。n＋ 型半導體區SD1，相較於n－ 型半導體區EX1接合深度更深且雜質濃度更高；此外，n＋ 型半導體區SD2，相較於n－ 型半導體區EX2接合深度更深且雜質濃度更高。
在記憶閘極電極MG及控制閘極CLG的互不鄰接側之側面上，形成由絕緣膜（氧化矽膜、氮化矽膜、或其等的疊層膜）構成之側壁間隔件（側壁、側壁絕緣膜）SW。亦即，在和隔著絕緣膜MZ及絕緣膜ZF而與控制閘極CLG鄰接之側為相反側的記憶閘極電極MG之側面上、及和隔著絕緣膜MZ及絕緣膜ZF而與記憶閘極電極MG鄰接之側為相反側的控制閘極CLG之側面上，形成側壁間隔件SW。
源極側的n－ 型半導體區EX1，對於記憶閘極電極MG之側面自對準地形成；n＋ 型半導體區SD1，對於記憶閘極電極MG之側面上的側壁間隔件SW之側面（和與記憶閘極電極MG接觸側為相反側之側面）自對準地形成。因此，低濃度的n－ 型半導體區EX1，形成於記憶閘極電極MG之側面上的側壁間隔件SW下方；高濃度的n＋ 型半導體區SD1，形成於低濃度的n－ 型半導體區EX1之外側。因此，低濃度的n－ 型半導體區EX1，形成為與記憶電晶體之通道區鄰接；高濃度的n＋ 型半導體區SD1，形成為與低濃度的n－ 型半導體區EX1接觸（鄰接），從記憶電晶體之通道區分隔n－ 型半導體區EX1的距離。
汲極側的n－ 型半導體區EX2，對於控制閘極CLG之側面自對準地形成；n＋ 型半導體區SD2，對於控制閘極CLG之側面上的側壁間隔件SW之側面（和與控制閘極CLG接觸側為相反側之側面）自對準地形成。因此，低濃度的n－ 型半導體區EX2，形成於控制閘極CLG之側面上的側壁間隔件SW之下方；高濃度的n＋ 型半導體區SD2，形成於低濃度的n－ 型半導體區EX2之外側。因此，低濃度的n－ 型半導體區EX2，形成為與控制電晶體之通道區鄰接；高濃度的n＋ 型半導體區SD2，形成為與低濃度的n－ 型半導體區EX2接觸（鄰接），從控制電晶體之通道區分隔n－ 型半導體區EX2的距離。
於p型井PW中，在記憶閘極電極MG之下的絕緣膜MZ下方，形成記憶電晶體之通道區，在控制閘極CLG之下的絕緣膜GF下方，形成選擇電晶體之通道區。於選擇電晶體之通道形成區，因應必要而形成調整選擇電晶體之閾值所用的半導體區（p型半導體區或n型半導體區）。此外，於記憶電晶體之通道形成區，因應必要而形成調整記憶電晶體之閾值所用的半導體區（p型半導體區或n型半導體區）。
本實施形態中，控制閘極CLG具備疊層構造，疊層有由導電體（導電膜）構成之控制閘極電極CG、及形成於控制閘極電極CG上之罩蓋絕緣膜CP。罩蓋絕緣膜CP，例如由氮化矽膜構成。作為罩蓋絕緣膜CP，亦可使用氧化矽膜、與形成於該氧化矽膜上且較該氧化矽膜更厚之氮化矽膜的疊層膜。
控制閘極電極CG，由導電膜構成，例如由n型多晶矽膜等矽膜構成。具體而言，控制閘極電極CG，由經圖案化之矽膜構成。控制閘極CLG中的控制閘極電極CG係用作為閘極電極，而罩蓋絕緣膜CP，係由絶緣體（絕緣膜）構成，故並未用作為閘極電極。可使控制閘極電極CG的閘極長，例如為80～120nm程度。
另，本實施形態中，控制閘極CLG，具有控制閘極電極CG與控制閘極電極CG上之罩蓋絕緣膜CP的疊層構造，但作為其他形態，亦可能有未形成罩蓋絕緣膜CP之情況，在此一情況，控制閘極CLG，由控制閘極電極CG構成，不具有罩蓋絕緣膜CP。
記憶閘極電極MG，由導電膜構成，例如由n型多晶矽膜等矽膜構成。具體而言，將在半導體基板SB上以覆蓋控制閘極CLG的方式形成之矽膜施以非等向性蝕刻（回蝕），於控制閘極CLG之側面上隔著絕緣膜MZ及絕緣膜ZF而選擇性地留下該矽膜，藉以形成記憶閘極電極MG。因此，記憶閘極電極MG，於控制閘極CLG的一方之側面上隔著絕緣膜MZ及絕緣膜ZF而形成為側壁間隔件狀。可使記憶閘極電極MG的閘極長，例如為30～100nm程度。於控制閘極電極CG上形成罩蓋絕緣膜CP，於係其等之疊層體的控制閘極CLG之側面形成記憶閘極電極MG，故可使記憶閘極電極MG之最上部的高度位置，較控制閘極電極CG之頂面更高。
於記憶閘極電極MG（構成記憶閘極電極MG的矽膜PS2）之上部（頂面）與n＋ 型半導體區SD1、SD2之上部（頂面、表面），藉由自對準金屬矽化（Salicide：Self Aligned Silicide）技術等，形成金屬矽化物層SL。金屬矽化物層SL，例如由鈷矽化物層、鎳矽化物層、或鉑添加鎳矽化物層等構成。藉由金屬矽化物層SL，可使擴散電阻、接觸電阻低電阻化。
在記憶閘極電極MG之上部形成有金屬矽化物層SL的情況，亦可將構成記憶閘極電極MG之矽膜、與其上方之金屬矽化物層SL的組合，視作記憶閘極電極MG。此外，在未形成罩蓋絕緣膜CP的情況，於控制閘極電極CG上並未形成罩蓋絕緣膜CP，故亦可在控制閘極電極CG之上部形成金屬矽化物層SL。
於半導體基板SB上方，以覆蓋控制閘極CLG、記憶閘極電極MG及側壁間隔件SW的方式，形成層間絕緣膜IL1以作為絕緣膜。層間絕緣膜IL1，由氧化矽膜的單體膜、或氮化矽膜與在該氮化矽膜上形成為較該氮化矽膜更厚之氧化矽膜的疊層膜等構成。使層間絕緣膜IL1之頂面平坦化。
於層間絕緣膜IL1形成複數個接觸洞（貫通孔），於接觸洞內，形成（嵌入）導電性之栓塞（接觸栓塞）PG。
栓塞PG，形成於n＋ 型半導體區SD1、SD2、控制閘極電極CG、及記憶閘極電極MG上方等。
在嵌入有栓塞PG的層間絕緣膜IL1上形成配線M1。配線M1，例如為金屬鑲嵌配線（嵌入配線），嵌入至設置於形成於層間絕緣膜IL1上之絕緣膜IL2的配線溝。配線M1，藉由栓塞PG，而與記憶電晶體之源極區（半導體區MS）、控制電晶體之汲極區（半導體區MD）、控制閘極電極CG或記憶閘極電極MG等電性連接。另，圖1中，作為配線M1的例子，顯示藉由栓塞PG而與控制電晶體之汲極區（半導體區MD）電性連接的配線M1。
雖亦形成較配線M1更上層的配線及絕緣膜，但此處省略其圖示及說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線（嵌入配線），亦可將配線用的導電體膜圖案化而形成，例如亦可採用鎢配線或鋁配線等。
＜關於非揮發性記憶體之運作＞ 接著，參考圖3～圖8，對非揮發性記憶體之運作例予以說明。
圖3為，記憶單元MC的等效電路圖。圖4為，顯示本實施形態的「寫入」、「抹除」及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。圖5為，用於說明SSI方式之寫入的剖面圖；圖6為，用於說明FN方式之寫入的剖面圖；圖7為，用於說明BTBT方式之抹除的剖面圖；圖8為，用於說明FN方式之抹除的剖面圖。於圖5～圖8，顯示相當於上述圖2的剖面圖，但圖5及圖6中，示意寫入時往絕緣膜MZ之絕緣膜MZ2注入的電子EL，圖7及圖8中，示意抹除時往絕緣膜MZ之絕緣膜MZ2注入的電洞HL。
此處，電壓Vmg係對記憶閘極電極MG施加的電壓，電壓Vs係對半導體區MS施加的電壓，電壓Vcg係對控制閘極電極CG施加的電壓，電壓Vd係對半導體區MD施加的電壓。此外，基準電壓Vb，係對p型井PW施加的基準電壓。另，圖4的表所示之例子為電壓的施加條件之一適宜例，並未限定於此例。此外，本實施形態，將往記憶電晶體之絕緣膜MZ中的電荷貯存部（此處為絕緣膜MZ2）之電子注入定義為「寫入」，將電洞（hole：正電洞）之注入定義為「抹除」。另，在圖4的表中，A列，對應於寫入為SSI方式，且抹除為BTBT方式之情況；B列，對應於寫入為SSI方式，且抹除為FN方式之情況；C列，對應於寫入為FN方式，且抹除為BTBT方式之情況；D列，對應於寫入為FN方式，且抹除為FN方式之情況。
寫入方式，具有：被稱作SSI（SSI：Source Side Injection，源極側注入）方式之藉由源極側注入所產生的熱電子注入施行寫入之寫入方式、及被稱作FN方式之藉由FN（Fowler Nordheim）穿隧施行寫入之寫入方式。SSI方式，可視作藉由對絕緣膜MZ2注入熱電子而施行記憶單元之寫入的操作法；BTBT方式，可視作藉由對絕緣膜MZ2注入熱電洞而施行記憶單元之抹除的操作法。FN方式，可視作藉由電子或電洞的穿隧而施行寫入或抹除的操作法。關於FN方式，若以其他表現方式說明，則FN方式之寫入，可視作藉由以FN穿隧效應將電子注入絕緣膜MZ2而施行記憶單元之寫入的操作方式；FN方式之抹除，可視作藉由以FN穿隧效應將電洞注入絕緣膜MZ2而施行記憶單元之抹除的操作方式。以下，具體地予以說明。
SSI方式之寫入，例如係將如圖4之表的A列或B列之「寫入操作電壓」所示的電壓，對施行寫入之選擇記憶單元的各部位施加，將電子注入選擇記憶單元的絕緣膜MZ中之絕緣膜MZ2中，藉以施行寫入。此時，熱電子在2個閘極電極（記憶閘極電極MG及控制閘極電極CG）間的下方之通道區（源極、汲極間）產生，將熱電子注入記憶閘極電極MG下方的絕緣膜MZ中之電荷貯存部（絕緣膜MZ2）（參考圖5）。注入的熱電子，在絕緣膜MZ2中之陷阱能階被捕獲，其結果使記憶電晶體的閾值電壓上升。亦即，記憶電晶體成為寫入狀態。
FN方式之寫入，例如係將如圖4之表的C列或D列之「寫入操作電壓」所示的電壓，對施行寫入之選擇記憶單元的各部位施加，在選擇記憶單元中，使電子從記憶閘極電極MG穿隧而往絕緣膜MZ中之絕緣膜MZ2注入，藉以施行寫入。此時，電子從記憶閘極電極MG藉由FN穿隧（FN穿隧效應）而穿過絕緣膜MZ3，往絕緣膜MZ中注入，在絕緣膜MZ2中之陷阱能階被捕獲，其結果，使記憶電晶體的閾值電壓上升（參考圖6）。亦即，記憶電晶體成為寫入狀態。
另，在FN方式之寫入中，亦可使電子從半導體基板SB穿隧而往絕緣膜MZ中之絕緣膜MZ2注入，藉以施行寫入，此一情況，寫入操作電壓，例如可為使圖4之表的C列或D列之「寫入操作電壓」的正負反轉之電壓。
抹除方法，具有：被稱作BTBT方式之BTBT（Band-To-Band Tunneling：能帶間穿隧現象）所產生的藉由熱電洞注入而施行抹除之抹除方式、以及被稱作FN方式之藉由FN穿隧而施行抹除之抹除方式。
BTBT方式之抹除，係將藉由BTBT而產生的電洞（正孔）往電荷貯存部（絕緣膜MZ2）注入，藉以施行抹除。例如將如圖4之表的A列或C列之「抹除操作電壓」所示的電壓，對施行抹除之選擇記憶單元的各部位施加。藉此，以BTBT現象產生電洞，將電場加速，藉以將電洞注入選擇記憶單元的絕緣膜MZ中之絕緣膜MZ2中，因此使記憶電晶體的閾值電壓降低（參考圖7）。亦即，記憶電晶體成為抹除狀態。
FN方式之抹除，例如係將如圖4之表的B列或D列之「抹除操作電壓」所示的電壓，對施行抹除之選擇記憶單元的各部位施加，在選擇記憶單元中，使電洞從記憶閘極電極MG穿隧而往絕緣膜MZ中之絕緣膜MZ2注入，藉以施行抹除。此時，電洞從記憶閘極電極MG藉由FN穿隧（FN穿隧效應）而穿過絕緣膜MZ3，往絕緣膜MZ中注入，在絕緣膜MZ2中之陷阱能階被捕獲，其結果，使記憶電晶體的閾值電壓降低（參考圖8）。亦即，記憶電晶體成為抹除狀態。
另，在FN方式之抹除中，亦可使電洞從半導體基板SB穿隧而往絕緣膜MZ中之絕緣膜MZ2注入，藉以施行抹除，此一情況，抹除操作電壓，例如可為使圖4之表的B列或D列之「抹除操作電壓」的正負反轉之電壓。
讀取時，例如將如圖8之表的A列、B列、C列或D列之「讀取操作電壓」所示的電壓，對施行讀取之選擇記憶單元的各部位施加。藉由將讀取時之對記憶閘極電極MG施加的電壓Vmg，設定為寫入狀態之記憶電晶體的閾值電壓與抹除狀態之記憶電晶體的閾值電壓之間的值，而可判別寫入狀態與抹除狀態。
＜關於半導體裝置之製造步驟＞ 接著，對本實施形態的半導體裝置之製造方法予以說明。
圖9～圖25為本實施形態的半導體裝置之製造步驟中的要部剖面圖，係顯示相當於上述圖1之區域的剖面圖。
如圖9所示，首先，準備（備製）例如具有1～10Ωcm程度之比電阻的由p型單晶矽等構成之半導體基板（半導體晶圓）SB。其後，於半導體基板SB之主面，形成規定（劃定）主動區的元件隔離區（未圖示）。此元件隔離區，由氧化矽等絶緣體（絕緣膜）構成，例如可藉由STI（Shallow Trench Isolation，淺溝槽隔離）法形成。
接著，如圖10所示，於半導體基板SB形成p型井PW。p型井PW，例如可藉由將硼（B）等p型雜質往半導體基板SB離子注入等而形成，從半導體基板SB之主面形成至既定深度。
接著，為了調整其後形成之控制電晶體的閾值電壓，因應必要，對p型井PW之表層部施行通道摻雜離子注入。
接著，以稀釋氫氟酸洗淨等將半導體基板SB（p型井PW）之表面潔淨化後，於半導體基板SB之主面（p型井PW之表面），形成閘極絕緣膜用的絕緣膜GF。於圖10，顯示此一階段。
絕緣膜GF，例如由氧化矽膜等構成，可利用熱氧化法等形成。可使絕緣膜GF的形成膜厚，例如為2～3nm程度。
接著，如圖11所示，於半導體基板SB之主面（主面全表面）上，即絕緣膜GF上，形成（沉積）矽膜PS1以作為控制閘極電極CG形成用的導電膜。
矽膜PS1，由多晶矽膜（多晶矽膜）構成，可利用CVD（Chemical Vapor Deposition：化學氣相沉積）法等形成。可使矽膜PS1的膜厚（沉積膜厚），例如為140nm程度。亦可在成膜時將矽膜PS1形成為非晶矽膜後，藉由其後的熱處理，將由非晶矽膜構成之矽膜PS1，轉變為由多晶矽膜構成之矽膜PS1。
矽膜PS1，可藉由以成膜後的離子注入將n型雜質導入，或在成膜時藉由成膜用氣體將n型雜質導入，而成為低電阻率之摻雜多晶矽膜。
接著，於半導體基板SB之主面（主面全表面）上，即矽膜PS1上，形成罩蓋絕緣膜CP形成用的絕緣膜CPZ。
絕緣膜CPZ，例如由氮化矽膜構成。作為絕緣膜CPZ，亦可使用氧化矽膜、與形成於該氧化矽膜上且較該氧化矽膜更厚之氮化矽膜的疊層膜。可使絕緣膜CPZ的膜厚（沉積膜厚），例如為50nm程度。
接著，如圖12所示，利用光微影技術及蝕刻技術，將矽膜PS1與矽膜PS1上之絕緣膜CPZ的疊層膜圖案化，藉以形成控制閘極CLG。
控制閘極CLG，具有控制閘極電極CG與控制閘極電極CG上之罩蓋絕緣膜CP的疊層構造；控制閘極電極CG，由經圖案化之矽膜PS1構成，罩蓋絕緣膜CP，由經圖案化之絕緣膜CPZ構成。在控制閘極CLG下方留下的絕緣膜GF，成為控制電晶體的閘極絕緣膜。因此，控制閘極電極CG，成為隔著作為閘極絕緣膜之絕緣膜GF而形成於半導體基板SB（p型井PW）上的狀態。以控制閘極電極CG覆蓋之部分以外的絕緣膜GF，可藉由在將矽膜PS1與絕緣膜CPZ的疊層膜圖案化之步驟施行的乾蝕刻，或在該乾蝕刻後施行的濕蝕刻予以去除。
接著，為了調整其後形成之記憶電晶體的閾值電壓，因應必要，對p型井PW之表層部施行通道摻雜離子注入。
接著，施行洗淨處理，將半導體基板SB之主面潔淨化處理後，如圖13所示，於半導體基板SB之主面全表面，亦即，於半導體基板SB之主面（表面）上與控制閘極CLG之表面（頂面及側面）上，形成記憶電晶體的閘極絕緣膜用的絕緣膜MZ，於絕緣膜MZ上形成絕緣膜ZF。藉此，將絕緣膜MZ與絕緣膜MZ上之絕緣膜ZF的疊層膜，形成為在半導體基板SB上，覆蓋控制閘極CLG。
絕緣膜MZ，係記憶電晶體之閘極絕緣膜用的絕緣膜，為內部具有電荷貯存層（電荷貯存部）的絕緣膜。此絕緣膜MZ，由具有絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、及形成於絕緣膜MZ2上之絕緣膜MZ3的疊層膜（疊層絕緣膜）所構成。絕緣膜ZF，由絕緣膜ZF1、及形成於絕緣膜ZF1上之絕緣膜ZF2的疊層膜所構成。因此，絕緣膜MZ形成步驟及絕緣膜ZF形成步驟之施行，對應於絕緣膜MZ1形成步驟、絕緣膜MZ2形成步驟、絕緣膜MZ3形成步驟、絕緣膜ZF1形成步驟、及絕緣膜ZF2形成步驟之施行。此處，絕緣膜MZ1、絕緣膜MZ3、絕緣膜ZF2，可分別以氧化矽膜（氧化膜）形成，絕緣膜MZ2與絕緣膜ZF1，可分別以氮化矽膜（氮化膜）形成。
絕緣膜MZ、ZF形成步驟，例如可如同下述地施行。
首先，藉由熱氧化法形成由氧化矽膜構成之絕緣膜MZ1，而後藉由CVD法於絕緣膜MZ1上沉積由氮化矽膜構成之絕緣膜MZ2，進一步於藉由CVD法、熱氧化法、或其雙方，於絕緣膜MZ2上形成由氧化矽膜構成之絕緣膜MZ3。而後，藉由CVD法，於絕緣膜MZ3上沉積由氮化矽膜構成之絕緣膜ZF1，進一步藉由CVD法、熱氧化法、或其雙方，於絕緣膜ZF1上形成由氧化矽膜構成之絕緣膜ZF2。如此地，將絕緣膜MZ1（氧化矽膜）、絕緣膜MZ1上之絕緣膜MZ2（氮化矽膜）、絕緣膜MZ2上之絕緣膜MZ3（氧化矽膜）、絕緣膜MZ3上之絕緣膜ZF1（氮化矽膜）、及絕緣膜ZF1上之絕緣膜ZF2（氧化矽膜）的疊層膜，形成為在半導體基板SB上，覆蓋控制閘極CLG。亦即，將絕緣膜MZ（絕緣膜MZ1、MZ2、MZ3）與絕緣膜MZ上之絕緣膜ZF（絕緣膜ZF1、ZF2）的疊層膜，形成為在半導體基板SB上，覆蓋控制閘極CLG。
亦即，圖13之步驟，於半導體基板SB上，以覆蓋控制閘極CLG的方式形成絕緣膜MZ，而後於該絕緣膜MZ上形成絕緣膜ZF1，又，於該絕緣膜ZF1上形成絕緣膜ZF2。
可使絕緣膜MZ1的厚度，例如為3～10nm程度，可使絕緣膜MZ2的厚度，例如為4～12nm程度，可使絕緣膜MZ3的厚度，例如為5～15nm程度。此外，可使絕緣膜ZF1的厚度，例如為3～10nm程度，可使絕緣膜ZF2的厚度，例如為3～10nm程度。在使絕緣膜ZF1的厚度為3～10nm程度，使絕緣膜ZF2的厚度為3～10nm程度之情況，絕緣膜ZF的厚度，成為6～20nm程度。
接著，如圖14所示，藉由將絕緣膜ZF2非等向性蝕刻（回蝕），而使絕緣膜ZF1露出，並在控制閘極CLG之側面上隔著絕緣膜MZ及絕緣膜ZF1使絕緣膜ZF2而留下。亦即，藉由將絕緣膜ZF2非等向性蝕刻（回蝕），而在控制閘極CLG之側面上隔著絕緣膜MZ及絕緣膜ZF1使絕緣膜MZ2呈側壁間隔件（側壁絕緣膜）狀選擇性地留下，將其以外的絕緣膜ZF2去除而露出絕緣膜ZF1。將此蝕刻步驟（回蝕步驟），在後述內容稱作「圖14的蝕刻步驟」。
圖14的蝕刻步驟，利用非等向性的乾蝕刻，以相較於絕緣膜ZF2使絕緣膜ZF1不易蝕刻之蝕刻條件，將絕緣膜ZF2蝕刻（非等向性蝕刻）。亦即，圖14的蝕刻步驟，以相較於絕緣膜ZF2的蝕刻速度使絕緣膜ZF1的蝕刻速度較慢之條件，將絕緣膜ZF2蝕刻（非等向性蝕刻）。因此，圖14的蝕刻步驟中，絕緣膜ZF1，可用作為蝕刻阻擋件。
接著，如圖15所示，蝕刻絕緣膜ZF1。將此蝕刻步驟，在後述內容稱作「圖15的蝕刻步驟」。圖15的蝕刻步驟，藉由將絕緣膜ZF2等向性蝕刻而使絕緣膜MZ露出，使絕緣膜ZF1及絕緣膜ZF2隔著絕緣膜MZ而留在控制閘極CLG之側面上。此時，將以沿著半導體基板SB之主面的方式延伸之部分的絕緣膜ZF1，藉由等向性蝕刻去除。
圖15的蝕刻步驟，利用等向性的蝕刻（乾蝕刻或濕蝕刻），以相較於絕緣膜ZF1使絕緣膜ZF2、MZ3不易蝕刻之蝕刻條件，將絕緣膜ZF1蝕刻（等向性蝕刻）。亦即，圖15的蝕刻步驟，以相較於絕緣膜ZF1的蝕刻速度使絕緣膜ZF2、MZ3的各蝕刻速度緩慢之條件，將絕緣膜ZF1蝕刻（等向性蝕刻）。因此，圖15的蝕刻步驟中，絕緣膜ZF2可用作為遮罩（蝕刻遮罩），絕緣膜MZ3可用作為蝕刻阻擋件。圖15的蝕刻步驟，可適當使用濕蝕刻，但在絕緣膜ZF1為氮化矽膜，絕緣膜ZF2、MZ3分別為氧化矽膜之情況，可使用磷酸等作為蝕刻液。
藉由施行圖15的蝕刻步驟，留下絕緣膜MZ（MZ3）與絕緣膜ZF2所包夾的部分之絕緣膜ZF1而未蝕刻，但將絕緣膜MZ（MZ3）與絕緣膜ZF2所包夾的部分以外之絕緣膜ZF1蝕刻而去除。此外，圖15的蝕刻步驟，係施行等向性蝕刻，因而將絕緣膜ZF1側蝕刻，故亦將位於絕緣膜ZF2之下端面ZF2a下方的部分之絕緣膜ZF1蝕刻（側蝕刻）而去除。又，因絕緣膜ZF1之側蝕刻進行，故將以沿著半導體基板SB的主面之方式在水平方向（與半導體基板SB的主面平行之方向）延伸的部分之絕緣膜ZF1蝕刻而去除。
因此，在圖15的蝕刻步驟結束之階段，絕緣膜ZF1之下端面ZF1a與絕緣膜ZF2之下端面ZF2a，成為與以沿著半導體基板SB的主面之方式在水平方向（與半導體基板SB的主面平行之方向）延伸的部分之絕緣膜MZ的頂面（絕緣膜MZ3的頂面）分隔之狀態。亦即，在圖15的蝕刻步驟結束之階段，於高度方向中，在絕緣膜ZF1、ZF2的下端面ZF1a、ZF2a與絕緣膜MZ之間，成為存在有間隙（空間）的狀態，後述圖16之步驟，以使矽膜PS2亦充填此間隙的方式，形成矽膜PS2。
接著，如圖16所示，於半導體基板SB之主面（主面全表面）上，即絕緣膜MZ及絕緣膜ZF上，以覆蓋控制閘極CLG的方式，形成（沉積）矽膜PS2以作為記憶閘極電極MG形成用的導電膜。
矽膜PS2，由多晶矽膜構成，可利用CVD法等形成。可使矽膜PS2的膜厚（沉積膜厚），例如為30～100nm程度。矽膜PS2的沉積膜厚，因應其後形成之記憶閘極電極MG的閘極長之設計值而設定。亦可在成膜時將矽膜PS2形成為非晶矽膜後，藉由其後的熱處理，將由非晶矽膜構成之矽膜PS2，轉變為由多晶矽膜構成之矽膜PS2。若形成矽膜PS2，則以該矽膜PS2，填滿高度方向中之絕緣膜ZF1、ZF2的下端面ZF1a、ZF2a與絕緣膜MZ（MZ3）之間的間隙（空間）。因此，若在後述圖17之步驟形成記憶閘極電極MG，則記憶閘極電極MG的一部分，存在於絕緣膜ZF1、ZF2之下端面ZF1a、ZF2a下方。
矽膜PS2，可藉由以成膜後的離子注入將n型雜質導入，或在成膜時藉由成膜用氣體將n型雜質導入，而成為低電阻率之摻雜多晶矽膜。
接著，如圖17所示，藉由非等向性蝕刻技術，將矽膜PS2回蝕。此蝕刻步驟（回蝕步驟），在後述內容稱作「圖17的蝕刻步驟」。
圖17的蝕刻步驟，藉由將矽膜PS2非等向性蝕刻（回蝕）矽膜PS2的沉積膜厚之厚度，而在控制閘極CLG之側面上，隔著絕緣膜MZ、ZF使矽膜PS2呈側壁間隔件狀地留下，將其他區域的矽膜PS2去除。藉此，如圖17所示，在控制閘極CLG雙方之側面中的一方之側面上，隔著絕緣膜MZ及絕緣膜ZF，形成記憶閘極電極MG；在另一方之側面上，隔著絕緣膜MZ及絕緣膜ZF，形成矽間隔件SP。記憶閘極電極MG，由在控制閘極CLG的一方之側面上隔著絕緣膜MZ、ZF呈側壁間隔件狀地留下的矽膜PS2構成，矽間隔件SP，由在控制閘極CLG的另一方之側面上隔著絕緣膜MZ、ZF呈側壁間隔件狀地留下的矽膜PS2構成。記憶閘極電極MG，在絕緣膜MZ上，形成為隔著絕緣膜MZ、ZF而與控制閘極CLG彼此相鄰。矽間隔件SP，亦可視作由導電體構成之側壁間隔件，即導電體間隔件。記憶閘極電極MG與矽間隔件SP，形成於控制閘極CLG之彼此成為相反側的側面上，包夾控制閘極電極CG而具有幾近對稱的構造。圖17的蝕刻步驟，利用非等向性的乾蝕刻，以相較於矽膜PS2使絕緣膜MZ3不易蝕刻之蝕刻條件，蝕刻矽膜PS2。因此，圖17的蝕刻步驟中，絕緣膜MZ3，可用作為蝕刻阻擋件。
在圖17的蝕刻步驟結束之階段，露出未被記憶閘極電極MG與矽間隔件SP覆蓋的區域之絕緣膜MZ。絕緣膜MZ，夾設在記憶閘極電極MG與半導體基板SB（p型井PW）之間、及記憶閘極電極MG與控制閘極CLG之間。此外，雖絕緣膜ZF，亦夾設在記憶閘極電極MG與控制閘極CLG之間，但在記憶閘極電極MG與半導體基板SB（p型井PW）之間，並未夾設絕緣膜ZF。記憶閘極電極MG下方的絕緣膜MZ，成為記憶電晶體的閘極絕緣膜。藉由調整在圖16的步驟形成矽膜PS2時之該矽膜PS2的沉積膜厚，而可調整記憶閘極長（記憶閘極電極MG的閘極長）。
此外，在圖15的蝕刻步驟結束之階段，有絕緣膜ZF1之上端面ZF1b，較絕緣膜ZF2之上端面ZF2b變得更低的情況（參考圖15）。此處，絕緣膜ZF1之上端面ZF1b，係與絕緣膜ZF1之下端面ZF1a為相反側的端面（端部）；絕緣膜ZF2之上端面ZF2b，係與絕緣膜ZF2之下端面ZF2a為相反側的端面（端部）。此一情況，若形成矽膜PS2，則矽膜PS2嵌入至絕緣膜ZF1之上端面ZF1b、絕緣膜MZ之側面、及絕緣膜ZF2之側面所包圍的間隙（參考圖16）。此一情況，在圖17的蝕刻步驟將矽膜PS2回蝕時，宜將多晶矽膜PS2回蝕，以使矽膜PS2不留在絕緣膜ZF2之上端面ZF2b上。藉此，可更為確實地施行後續步驟，此外，可更為確實地防止在後續步驟產生不需要的蝕刻殘留物之情形。
接著，利用光微影技術，於半導體基板SB上形成覆蓋記憶閘極電極MG並使矽間隔件SP露出的光阻圖案（未圖示）後，以此等光阻圖案作為蝕刻遮罩的乾蝕刻，藉而將矽間隔件SP去除，其後，將此光阻圖案去除。藉此，如圖18所示，將矽間隔件SP去除，但記憶閘極電極MG為光阻圖案所覆蓋，故留下而未被蝕刻。
接著，如圖19所示，將絕緣膜ZF、MZ中的未被記憶閘極電極MG覆蓋而露出之部分，藉由蝕刻（例如濕蝕刻）而去除。將此蝕刻步驟，在後述內容稱作「圖19的蝕刻步驟」。圖19的蝕刻步驟中，留下位於記憶閘極電極MG與控制閘極CLG之間的絕緣膜ZF而未將其去除，將其他區域的絕緣膜ZF去除。此外，圖19的蝕刻步驟中，留下位於記憶閘極電極MG下方、及記憶閘極電極MG與控制閘極CLG之間的絕緣膜MZ而未將其去除，將其他區域的絕緣膜MZ去除。亦如同從圖19所得知，絕緣膜MZ，涵蓋記憶閘極電極MG與半導體基板SB（p型井PW）之間的區域、及記憶閘極電極MG與控制閘極CLG之間的區域此兩區域而連續地延伸。此外，在記憶閘極電極MG與半導體基板SB（p型井PW）之間並未夾設絕緣膜ZF，但在記憶閘極電極MG與控制閘極CLG之間，不僅夾設絕緣膜MZ亦夾設絕緣膜ZF。因此，在記憶閘極電極MG與控制閘極CLG之間，夾設絕緣膜MZ與絕緣膜ZF的疊層構造（疊層膜）。
接著，如圖20所示，利用離子注入法等，形成n－ 型半導體區（雜質擴散層）EX1、EX2。例如使用控制閘極CLG及記憶閘極電極MG作為遮罩（離子注入阻止遮罩），將砷（As）或磷（P）等n型雜質對半導體基板SB（p型井PW）離子注入，藉而可形成n－ 型半導體區EX1、EX2。
此時，n－ 型半導體區EX1，對記憶閘極電極MG之側面（和隔著絕緣膜MZ、ZF而與控制閘極CLG鄰接側為相反側之側面）自對準地形成。此外，n－ 型半導體區EX2，對控制閘極CLG之側面（和隔著絕緣膜MZ、ZF而與記憶閘極電極MG鄰接側為相反側之側面）自對準地形成。n－ 型半導體區EX1及n－ 型半導體區EX2，可用作為記憶單元之源極／汲極區（源極或汲極區）的一部分。n－ 型半導體區EX1與n－ 型半導體區EX2，可藉由相同離子注入步驟形成，亦可藉由不同離子注入步驟形成。
接著，如圖21所示，於控制閘極CLG及記憶閘極電極MG之側面（和隔著絕緣膜MZ、ZF彼此相鄰之側為相反側之側面）上，形成由絕緣膜（氧化矽膜、氮化矽膜、或其等的疊層膜）構成之側壁間隔件（側壁、側壁絕緣膜）SW。
側壁間隔件SW形成步驟，例如可如同下述地施行。亦即，於半導體基板SB之主面全表面上，利用CVD法等，沉積側壁間隔件SW形成用的絕緣膜。此側壁間隔件SW形成用的絕緣膜，例如，由氧化矽膜、氮化矽膜、或其等的疊層膜構成。其後，藉由將此側壁間隔件SW形成用的絕緣膜施以非等向性蝕刻（回蝕），而在控制閘極CLG及記憶閘極電極MG之側面（和隔著絕緣膜MZ、ZF彼此相鄰側為相反側之側面）上選擇性地留下此絕緣膜（側壁間隔件SW形成用的絕緣膜），形成側壁間隔件SW。側壁間隔件SW，形成於控制閘極CLG之兩側面中的和隔著絕緣膜MZ、ZF而與記憶閘極電極MG鄰接側之側面為相反側之側面上、及記憶閘極電極MG之兩側面中的和隔著絕緣膜MZ、ZF而與控制閘極CLG鄰接側之側面為相反側之側面上。
接著，如圖22所示，利用離子注入法等，形成n＋ 型半導體區（雜質擴散層）SD1、SD2。例如使用控制閘極CLG、記憶閘極電極MG、及側壁間隔件SW作為遮罩（離子注入阻止遮罩），將砷（As）或磷（P）等n型雜質對半導體基板SB（p型井PW）離子注入，藉而可形成n＋ 型半導體區SD1、SD2。
此時，n＋ 型半導體區SD1，對記憶閘極電極MG之側面上的側壁間隔件SW自對準地形成。此外，n＋ 型半導體區SD2，對形成於控制閘極CLG之側面上的側壁間隔件SW自對準地形成。藉此，形成LDD構造。n＋ 型半導體區SD1與n＋ 型半導體區SD2，可藉由相同離子注入步驟形成，但亦可藉由不同離子注入步驟形成。
如此地，由n－ 型半導體區EX1與雜質濃度較其更高之n＋ 型半導體區SD1，形成作為記憶電晶體之源極區作用的n型半導體區MS；由n－ 型半導體區EX2與雜質濃度較其更高之n＋ 型半導體區SD2，形成作為控制電晶體之汲極區作用的n型半導體區MD。
接著，施行活性化退火，其係用於使導入至源極及汲極用的半導體區（n－ 型半導體區EX1、EX2及n＋ 型半導體區SD1、SD2）等之雜質活性化的熱處理。
如此地，形成非揮發性記憶體的記憶單元MC。
接著，形成金屬矽化物層SL。金屬矽化物層SL，可藉由施行所謂的自對準金屬矽化（Salicide：Self Aligned Silicide）製程而形成。具體而言，可如同下述地形成金屬矽化物層SL。
亦即，首先，在包含n＋ 型半導體區SD1、SD2之頂面上的半導體基板SB之主面全表面上，以覆蓋控制閘極CLG、記憶閘極電極MG、及側壁間隔件SW的方式，形成金屬矽化物層SL形成用的金屬膜。此金屬膜，例如由鈷（Co）膜、鎳（Ni）膜、或鎳鉑合金膜構成，可利用濺鍍法等形成。其後，藉由對半導體基板SB施行熱處理，而使n＋ 型半導體區SD1、SD2及記憶閘極電極MG的各上層部分（表層部分），與金屬矽化物層SL形成用的金屬膜反應。藉此，如圖23所示，於n＋ 型半導體區SD1、SD2及記憶閘極電極MG之各上部，分別形成金屬矽化物層SL。其後，將未反應的金屬膜藉由濕蝕刻等去除，圖23顯示此一階段之剖面圖。此外，將未反應的金屬膜去除後，亦可進一步施行熱處理。金屬矽化物層SL，由鈷矽化物層、鎳矽化物層、或鉑添加鎳矽化物層等構成。圖23之情況，於控制閘極電極CG上形成罩蓋絕緣膜CP，故於控制閘極電極CG之上部並未形成金屬矽化物層SL，但作為其他形態，在控制閘極電極CG上未形成罩蓋絕緣膜CP的情況，可能於控制閘極電極CG之上部亦形成金屬矽化物層SL。
接著，如圖24所示，半導體基板SB之主面全表面上，以覆蓋控制閘極CLG、記憶閘極電極MG、及側壁間隔件SW的方式，形成（沉積）層間絕緣膜IL1以作為絕緣膜。
層間絕緣膜IL1，由氧化矽膜的單體膜、或氮化矽膜與在該氮化矽膜上形成為較該氮化矽膜更厚之氧化矽膜的疊層膜等構成，例如可利用CVD法等形成。亦可在層間絕緣膜IL1的形成後，因應必要利用CMP（Chemical Mechanical Polishing：化學機械研磨）法等使層間絕緣膜IL1之頂面平坦化。
接著，利用光微影法將形成於層間絕緣膜IL1上之光阻圖案（未圖示）作為蝕刻遮罩，將層間絕緣膜IL1乾蝕刻，藉而在層間絕緣膜IL1形成接觸洞。其後，於此接觸洞內，形成由鎢（W）等構成之導電性的栓塞PG。例如，可在包含接觸洞內的層間絕緣膜IL1上依序形成阻障導體膜與鎢膜後，將接觸洞外部之不需要的主導體膜及阻障導體膜，藉由CMP法或回蝕法等去除，藉而形成栓塞PG。栓塞PG，形成於n＋ 型半導體區SD1、SD2、控制閘極電極CG、及記憶閘極電極MG上方等，與其等電性連接。
接著，如圖25所示，在嵌入栓塞PG的層間絕緣膜IL1上形成絕緣膜IL2後，於絕緣膜IL2之既定區域形成配線溝，而後利用單金屬鑲嵌技術將配線M1嵌入配線溝內。配線M1，例如係以銅為主成分的銅配線（嵌入銅配線）。配線M1，藉由栓塞PG，而與n＋ 型半導體區SD1、SD2、控制閘極電極CG、或記憶閘極電極MG等電性連接。
其後，藉由雙重金屬鑲嵌法等形成第2層以後的配線，但此處省略圖示及其說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線，可將配線用的導電體膜圖案化而形成，例如亦可使其為鎢配線或鋁配線等。
如同上述地，製造本實施形態的半導體裝置。
＜關於檢討例＞ 參考附圖，對於本案發明人所檢討之檢討例予以說明。
圖26為，本案發明人所檢討之第1檢討例的半導體裝置之要部剖面圖，相當於上述圖2。
圖26所示之第1檢討例的半導體裝置，係具有非揮發性記憶體之記憶單元的半導體裝置，但其在下述點與上述圖1及圖2之本實施形態的半導體裝置相異。
亦即，圖26所示之第1檢討例的半導體裝置，並未具有相當於上述絕緣膜ZF的構件。因此，圖26所示之第1檢討例的半導體裝置中，在相當於上述記憶閘極電極MG的記憶閘極電極MG101與控制閘極CLG之間，夾設絕緣膜MZ，但並未夾設上述絕緣膜ZF。
圖26所示之第1檢討例的半導體裝置，在下述點亦與上述圖1及圖2之本實施形態的半導體裝置相同：絕緣膜MZ，係以絕緣膜MZ1、MZ2、MZ3的疊層膜形成；絕緣膜MZ，在涵蓋記憶閘極電極MG101與半導體基板SB（p型井PW）之間的區域、記憶閘極電極MG101與控制閘極CLG之間的區域之此兩區域而延伸。
圖26所示之第1檢討例的半導體裝置之情況，在控制閘極電極CG與記憶閘極電極MG101之間，不存在上述絕緣膜ZF，僅夾設絕緣膜MZ。此一情況，若為了提高控制閘極電極CG與記憶閘極電極MG101之間的耐受電壓，而欲將夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ之厚度T102增厚，則夾設在半導體基板SB與記憶閘極電極MG101之間的絕緣膜MZ之厚度T101亦不可避免地變厚，對非揮發性記憶體的運作造成影響。亦即，若考慮非揮發性記憶體的運作，將夾設在半導體基板SB與記憶閘極電極MG101之間的絕緣膜MZ之厚度T101設定為最佳厚度，則亦不可避免地規定夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ之厚度T102。因此，不易為了提高控制閘極電極CG與記憶閘極電極MG101之間的耐受電壓，而使控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ之厚度T102增厚。
因此，圖26所示之第1檢討例的半導體裝置之情況，不易提高控制閘極電極CG與記憶閘極電極MG101之間的耐受電壓。
此外，圖26所示之第1檢討例的半導體裝置中，控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ之厚度T102並不厚，因而在抹除方法係使用FN方式的情況，電洞容易從記憶閘極電極MG101，注入至夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ（MZ2）中。另，FN抹除方式中，對記憶閘極電極（MG、MG101、MG201）施加正的高電壓，對p型井PW及控制閘極電極CG，施加較其更低的電壓（參考上述圖4）。圖26，在下側的放大圖中，示意電洞（HL1）從記憶閘極電極MG101，以箭頭YG1的路徑，注入至夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ（MZ2）中之樣子。另，主觀而言，電洞（HL2）以箭頭YG2的路徑，從記憶閘極電極MG101注入至絕緣膜MZ（MZ2）中。
電洞（HL1）注入至夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ（MZ2）中，有使記憶電晶體的閾值電壓不穩定，維持特性（電荷保存特性）降低之疑慮。此係因，若電洞（HL1）注入至夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ（MZ2）中，則此電洞（HL1），隨著時間的經過而在絕緣膜MZ中往下側移動，與絕緣膜MZ中之電子（因寫入而注入之電子）再結合，招致記憶電晶體的閾值電壓變動之故。因此，宜盡可能防止電洞（HL1），以箭頭YG1的路徑從記憶閘極電極MG101注入至絕緣膜MZ（MZ2）中。
圖27為，本案發明人所檢討之第2檢討例的半導體裝置之要部剖面圖，相當於上述圖2及圖26。
圖27所示之第2檢討例的半導體裝置，係具有非揮發性記憶體之記憶單元的半導體裝置，但其在下述點與上述圖26之第1檢討例的半導體裝置相異。
亦即，圖27所示之第2檢討例的半導體裝置，在相當於上述記憶閘極電極MG101的記憶閘極電極MG201與控制閘極CLG之間，夾設絕緣膜MZ及絕緣膜ZF201。絕緣膜ZF201，例如由氮化矽膜構成。在記憶閘極電極MG201與控制閘極CLG間，夾設絕緣膜MZ與絕緣膜ZF201的疊層構造（疊層膜）；絕緣膜MZ與控制閘極CLG鄰接，絕緣膜ZF201與記憶閘極電極MG201鄰接。此外，絕緣膜ZF201，由單層的絕緣膜構成，絕緣膜ZF201之下端面ZF201a，與絕緣膜MZ（MZ3）之頂面接觸，故在絕緣膜ZF201的下端面ZF201a與絕緣膜MZ之間，並未夾設記憶閘極電極MG201。
圖27所示之第2檢討例的半導體裝置，在下述點亦與圖26所示之第1檢討例的半導體裝置相同： 絕緣膜MZ，係以絕緣膜MZ1、MZ2、MZ3的疊層膜形成；絕緣膜MZ，在涵蓋記憶閘極電極MG201與半導體基板SB（p型井PW）之間的區域、記憶閘極電極MG201與控制閘極CLG之間的區域之此兩區域而延伸。
為了製造圖27所示之第2檢討例的半導體裝置，例如可利用如下手法。亦即，在獲得上述圖12的構造後，於半導體基板SB之主面上與控制閘極CLG之表面（頂面及側面）上，形成絕緣膜MZ1（氧化矽膜）、絕緣膜MZ2（氮化矽膜）、絕緣膜MZ3（氧化矽膜）、絕緣膜ZF201（氮化矽膜）的疊層膜。其後，藉由將絕緣膜ZF201非等向性蝕刻（回蝕），而在控制閘極CLG之側面上隔著絕緣膜MZ選擇性地留下絕緣膜ZF201，將其以外的絕緣膜ZF201去除。其後，於半導體基板SB之主面上，即絕緣膜MZ及絕緣膜ZF201上，以覆蓋控制閘極CLG的方式，形成相當於上述矽膜PS2之矽膜後，將該矽膜回蝕，藉而可形成記憶閘極電極MG201。
圖27所示之第2檢討例的半導體裝置中，絕緣膜ZF201，夾設在控制閘極CLG與記憶閘極電極MG201之間，但並未形成於記憶閘極電極MG201下方。因此，即便將夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜ZF201之厚度增厚，對夾設在記憶閘極電極MG201與半導體基板SB之間的絕緣膜（此處為絕緣膜MZ）之厚度仍無影響。
因此，圖27所示之第2檢討例的半導體裝置中，可將夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ及絕緣膜ZF201之合計厚度T202增大。具體而言，相較於夾設在半導體基板SB與記憶閘極電極MG201之間的絕緣膜MZ之厚度T201，可使夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ及絕緣膜ZF201之合計厚度T202增大（T202＞T201）。藉此，對於半導體基板SB與記憶閘極電極MG201之間的絕緣膜MZ之厚度T201，確保非揮發性記憶體的運作之最佳厚度，並藉由將控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ、ZF201之合計厚度T202增大，而可改善控制閘極電極CG與記憶閘極電極MG201之間的耐受電壓。
此外，將夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜（此處為絕緣膜MZ及絕緣膜ZF201）之厚度增大，將導致在FN方式之抹除操作時，對夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜施加之電場變小。其係以抑制電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ（MZ2）中之現象的方式作用。因此，圖27之第2檢討例中，藉由設置絕緣膜ZF201，而將控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ、ZF201之合計厚度T202增大，藉而可抑制在FN方式之抹除操作時電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ（MZ2）中之現象的產生。藉此，在抹除方法係使用FN方式的情況，可獲得改善維持特性之效果。
然而，從本案發明人之檢討，得知圖27所示之第2檢討例的半導體裝置中，在記憶閘極電極MG201與控制閘極CLG之間，不僅夾設絕緣膜MZ，亦夾設有絕緣膜ZF201，因而產生如下問題。
亦即，藉由控制閘極電極CG的施加電壓，控制控制電晶體之通道區（控制閘極電極CG的正下方之基板區域）的反轉層；藉由記憶閘極電極MG201的施加電壓，控制記憶電晶體之通道區（記憶閘極電極MG201的正下方之基板區域）的反轉層。然而，對記憶閘極電極MG201與控制閘極電極CG間之區域的正下方之基板區域（對應於在圖27的放大圖顯示之基板區域RG201），不易施加電場，不易控制反轉層。此一不易控制反轉層之基板區域RG201的閘極長方向（通道長方向）之尺寸T203，與夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ及絕緣膜ZF201之合計厚度T202幾乎相等（T202＝T203）。另一方面，圖26之第1檢討例的情況，對記憶閘極電極MG101與控制閘極電極CG間之區域的正下方之基板區域（對應於在圖26的放大圖顯示之基板區域RG101），不易施加電場，不易控制反轉層。此一不易控制反轉層之基板區域RG101的閘極長方向（通道長方向）之尺寸T103，與夾設在控制閘極電極CG與記憶閘極電極MG101之間的絕緣膜MZ之厚度T102幾乎相等（T102＝T103）。
因此，圖27所示之第2檢討例的半導體裝置中，藉由設置絕緣膜ZF201，而使夾設在控制閘極電極CG與記憶閘極電極MG201之間的絕緣膜MZ及絕緣膜ZF201之合計厚度T202變大，藉而使基板區域RG201的尺寸T203變大。亦即，在第2檢討例的情況，不易控制反轉層之基板區域RG201的尺寸T203（圖27），較在第1檢討例的情況不易控制反轉層之基板區域RG101的尺寸T103（圖26），變大絕緣膜ZF201之厚度的程度。
基板區域RG201的尺寸T203變大，將導致讀取動作時選擇記憶單元的源極（MS）與汲極（MD）之間的電阻增大，導致流通在選擇記憶單元的讀取電流（流通在半導體區MS與半導體區MD之間的電流）減低，故有具備非揮發性記憶體之半導體裝置的性能降低之疑慮。例如，因讀取電流的降低，而有讀取速度降低之疑慮。此外，伴隨讀取電流的降低，而產生使抹除時之電洞注入量增多的必要，故有抹除速度變慢之疑慮。此外，亦考慮增加讀取動作時的源極（MS）與汲極（MD）之間的電壓以將讀取電流增大，但此一情況，讀取時的消耗電力增加。
＜關於主要特徵與效果＞ 本實施形態的半導體裝置，係具備非揮發性記憶體之半導體裝置。
本實施形態的半導體裝置，包含：半導體基板SB；控制閘極電極CG（第1閘極電極），隔著絕緣膜GF（第1閘極絕緣膜）而形成於半導體基板SB上；以及記憶閘極電極MG（第2閘極電極），隔著具備電荷貯存部之絕緣膜MZ（第2閘極絕緣膜）而形成於半導體基板SB上。絕緣膜MZ，涵蓋半導體基板SB與記憶閘極電極MG之間、及控制閘極電極CG與記憶閘極電極MG之間地形成。本實施形態的半導體裝置，更包含絕緣膜ZF，形成於控制閘極電極CG與記憶閘極電極MG之間。絕緣膜ZF，於控制閘極電極CG與記憶閘極電極MG之間中，形成於絕緣膜MZ與記憶閘極電極MG之間，控制閘極電極CG與記憶閘極電極MG，隔著絕緣膜MZ及絕緣膜ZF而彼此相鄰。絕緣膜ZF，並未形成於記憶閘極電極MG下方；絕緣膜ZF之下端面ZFa，位於較記憶閘極電極MG之底面更高的位置，記憶閘極電極MG之一部分，存在於絕緣膜ZF的下端面ZFa之下方。
本實施形態的主要特徵中之一特徵為，在控制閘極電極CG與記憶閘極電極MG之間，夾設絕緣膜MZ及絕緣膜ZF。具備電荷貯存部的絕緣膜MZ，涵蓋半導體基板SB與記憶閘極電極MG之間、及控制閘極電極CG與記憶閘極電極MG之間地形成；絕緣膜ZF，形成於控制閘極電極CG與記憶閘極電極MG之間，但並未形成於記憶閘極電極MG下方。
本實施形態中，藉由設置絕緣膜ZF，而可將夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2增大，藉此，可改善控制閘極電極CG與記憶閘極電極MG之間的耐受電壓。
亦即，絕緣膜ZF，夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間，但並未形成於記憶閘極電極MG下方。因此，即便將夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜ZF之厚度增厚，仍不影響夾設在記憶閘極電極MG與半導體基板SB之間的絕緣膜（此處為絕緣膜MZ）之厚度。亦即，可獨立控制夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜ZF之厚度，與夾設在記憶閘極電極MG與半導體基板SB之間的絕緣膜MZ之厚度。因此，本實施形態中，可將夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2增大。具體而言，相較於夾設在半導體基板SB與記憶閘極電極MG之間的絕緣膜MZ之厚度T1，可使夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2增大（T2＞T1）。藉此，對於夾設在半導體基板SB與記憶閘極電極MG之間的絕緣膜MZ之厚度T1，確保非揮發性記憶體的運作之最佳厚度，並藉由將夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2增大，而可改善控制閘極電極CG與記憶閘極電極MG之間的耐受電壓。因此，可改善具備非揮發性記憶體之半導體裝置的可靠度。
此外，將夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜（此處為絕緣膜MZ及絕緣膜ZF）之厚度增大，將導致在FN方式之抹除操作時，對夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜施加之電場變小。其係以抑制電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ（MZ2）中之現象的方式作用。亦即，可抑制電洞以上述圖26之箭頭YG1的路徑從記憶閘極電極MG注入至絕緣膜MZ（MZ2）中的現象。因此，本實施形態中，藉由設置絕緣膜ZF，而將夾設在控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2增大，藉而可抑制在FN方式之抹除操作時電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ（MZ2）中之現象的產生。藉此，在抹除方法係使用FN方式的情況，可獲得改善維持特性之效果。因此，可改善具備非揮發性記憶體之半導體裝置的可靠度。
亦即，本實施形態中，藉由設置絕緣膜ZF，而可改善控制閘極電極CG與記憶閘極電極MG之間的耐受電壓，此一效果，不管抹除方法為何皆可獲得。又，在抹除方法係使用上述FN方式的情況，可藉由設置絕緣膜ZF，而亦獲得改善維持特性之效果。
本實施形態的主要特徵中之另一特徵為，絕緣膜ZF之下端面ZFa位於較記憶閘極電極MG之底面MG1更高的位置，記憶閘極電極MG的一部分存在於絕緣膜ZF之下端面ZFa下方。
若對控制閘極電極CG施加閾值電壓以上的電壓，則於控制電晶體之通道區（控制閘極電極CG的正下方之基板區域）形成反轉層；若對記憶閘極電極MG施加閾值電壓以上的電壓，則於記憶電晶體之通道區（記憶閘極電極MG的正下方之基板區域）形成反轉層。若對控制閘極電極CG施加較閾值電壓更低的電壓，則於控制電晶體之通道區（控制閘極電極CG的正下方之基板區域）並未形成反轉層；若對記憶閘極電極MG施加較閾值電壓更低的電壓，則在記憶電晶體之通道區（記憶閘極電極MG的正下方之基板區域）並未形成反轉層。亦即，藉由控制閘極電極CG的施加電壓，控制控制電晶體之通道區（控制閘極電極CG的正下方之基板區域）的反轉層；藉由記憶閘極電極MG的施加電壓，控制記憶電晶體之通道區（記憶閘極電極MG的正下方之基板區域）的反轉層。然而，對記憶閘極電極MG與控制閘極電極CG間之區域的正下方之基板區域（對應於在圖2的放大圖顯示之基板區域RG），不易施加記憶閘極電極MG、控制閘極電極CG所產生的電場，不易控制反轉層。此一不易控制反轉層之基板區域RG的閘極長方向（通道長方向）之尺寸T3，與夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ之厚度T4幾乎相等（T3＝T4）。
亦即，本實施形態中，在絕緣膜ZF之下端面ZFa下方亦存在記憶閘極電極MG，故可對絕緣膜ZF下方之基板區域，亦施加記憶閘極電極MG所產生的電場。亦即，絕緣膜ZF下方之基板區域，亦為記憶閘極電極MG下方之基板區域，故藉由記憶閘極電極MG的施加電壓，容易控制反轉層。因此，本實施形態中，雖藉由設置絕緣膜ZF，使夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ及絕緣膜ZF之合計厚度T2變大，但由於在絕緣膜ZF之下端面ZFa下方亦存在記憶閘極電極MG，故可將不易控制反轉層之基板區域RG的尺寸T3減小。亦即，關於不易控制反轉層之基板區域RG、RG101、RG201的尺寸T3、T103、T203，本實施形態的情況之基板區域RG的尺寸T3（圖2），相較於第2檢討例的情況之基板區域RG201的尺寸T203（圖27），變小絕緣膜ZF201之厚度的程度，此外，成為與第1檢討例的情況之基板區域RG101的尺寸T103（圖26）幾乎同等。
本實施形態中，可將不易控制反轉層之基板區域RG的尺寸T3（圖2）減小，故可抑制在讀取動作時選擇記憶單元的源極（MS）與汲極（MD）之間的電阻。因此，可將流通在選擇記憶單元的讀取電流（流通在半導體區MS與半導體區MD之間的電流）增大，故可改善具有非揮發性記憶體之半導體裝置的性能。例如，藉由將讀取電流增大，而可改善讀取速度。此外，伴隨讀取電流之增加，可使抹除時之電洞注入量減少，故可改善抹除速度。此外，即便不增加讀取動作時的源極（MS）與汲極（MD）之間的電壓，仍可確保讀取電流，故可抑制讀取時的消耗電力。
如此地，本實施形態中，藉由在控制閘極電極CG與記憶閘極電極MG之間，不僅夾設絕緣膜MZ，亦夾設絕緣膜ZF，相較於上述圖26之第1檢討例，可改善控制閘極電極CG與記憶閘極電極MG之間的耐受電壓。此外，在抹除方法係使用FN方式的情況，可獲得亦改善維持特性之效果。此外，本實施形態中，使絕緣膜ZF之下端面ZFa較記憶閘極電極MG之底面MG1更高，於絕緣膜ZF之下端面ZFa下方亦使記憶閘極電極MG存在，藉而可使讀取動作時選擇記憶單元的源極（MS）與汲極（MD）之間的電阻，較上述圖27之第2檢討例更低，可抑制為與上述圖26之第1檢討例幾乎同等。因此，可改善具有非揮發性記憶體之半導體裝置的性能。
亦即，本實施形態，可解決在圖26之第1檢討例的情況產生之問題，即控制閘極電極CG與記憶閘極電極MG之間的耐受電壓之問題，與在使用FN抹除方式之情況的維持特性之問題，且可解決在圖27之第2檢討例的情況產生之問題，即在讀取動作時之選擇記憶單元的源極（MS）與汲極（MD）之間的電阻之問題。因此，本實施形態中，可改善具備非揮發性記憶體之半導體裝置的整體之可靠度與性能。
此外，為了製造此等本實施形態的半導體裝置，可利用如下手法。
亦即，如同上述圖12，於半導體基板SB上隔著絕緣膜GF（第1閘極絕緣膜）而形成控制閘極電極CG（CLG）。其後，如同上述圖13，於半導體基板SB上，以覆蓋控制閘極電極CG（CLG）的方式，形成絕緣膜MZ，於絕緣膜MZ上形成絕緣膜ZF1，於絕緣膜ZF1上形成絕緣膜ZF2。另，絕緣膜MZ，係具備電荷貯存部之絕緣膜；此外，絕緣膜ZF1與絕緣膜ZF2，由彼此不同的材料構成。其後，在上述圖14的蝕刻步驟，藉由將絕緣膜ZF2非等向性蝕刻而使絕緣膜ZF1露出，在控制閘極電極CG（CLG）之側面上隔著絕緣膜MZ及絕緣膜ZF1使絕緣膜ZF2留下。其後，在上述圖15的蝕刻步驟，藉由將絕緣膜ZF1等向性蝕刻而使絕緣膜MZ露出，在控制閘極電極CG（CLG）之側面上隔著絕緣膜MZ使絕緣膜ZF1及絕緣膜ZF2留下。其後，如同上述圖16地，在絕緣膜MZ上，形成用於形成記憶閘極電極MG的膜（此處為矽膜PS2）後，藉由將該膜（矽膜PS2）回蝕，而如同圖17地形成記憶閘極電極MG。記憶閘極電極MG，隔著絕緣膜MZ而形成於半導體基板SB上；記憶閘極電極MG與控制閘極電極CG（CLG），隔著絕緣膜MZ、絕緣膜ZF1及絕緣膜ZF2而相鄰，於記憶閘極電極MG下方並未配置絕緣膜ZF1及絕緣膜ZF2。藉由此等步驟，可獲得如下構造：存在於控制閘極電極CG（CLG）與記憶閘極電極MG之間的絕緣膜ZF1、ZF2之下端面ZF1a、ZF2a，位於較記憶閘極電極MG之底面MG1更高的位置，在該下端面ZF1a、ZF2a下方存在記憶閘極電極MG之一部分。
對於本實施形態的其他特徵與效果，進一步地說明。
絕緣膜ZF，係以由彼此不同的材料構成之絕緣膜ZF1與絕緣膜ZF2的疊層膜所構成。於控制閘極電極CG（CLG）與記憶閘極電極MG之間中，絕緣膜ZF1、ZF2中的絕緣膜ZF1位於控制閘極電極CG（CLG）側，絕緣膜ZF2位於記憶閘極電極MG側。藉由將絕緣膜ZF，以由彼此不同的材料構成之絕緣膜ZF1與絕緣膜ZF2的疊層膜形成，而可簡單且確實地實現使絕緣膜ZF之下端面ZFa較記憶閘極電極MG之底面MG1更高，在絕緣膜ZF之下端面ZFa下方亦存在記憶閘極電極MG的構造。
此外，雖在圖14的蝕刻步驟將絕緣膜ZF2非等向性蝕刻，但此時需抑制絕緣膜ZF1之蝕刻，此外，雖在圖15的蝕刻步驟將絕緣膜ZF1等向性蝕刻，但此時需抑制絕緣膜ZF2之蝕刻。因此，將絕緣膜ZF1與絕緣膜ZF2以彼此不同之材料形成，俾以能夠確保絕緣膜ZF1與絕緣膜ZF2之蝕刻選擇比。
此外，雖在圖15的蝕刻步驟，將絕緣膜ZF1等向性蝕刻，但此時亦需抑制絕緣膜MZ3之蝕刻。因此，將絕緣膜ZF1與絕緣膜MZ3以彼此不同之材料形成，俾以能夠確保絕緣膜ZF1與絕緣膜MZ3之蝕刻選擇比。
若將絕緣膜ZF2與絕緣膜MZ3以彼此相同之材料形成則更佳，藉此，在圖15的蝕刻步驟，可確實地抑制絕緣膜ZF2、MZ3之蝕刻，並可選擇性地將絕緣膜ZF1等向性蝕刻。
作為絕緣膜MZ1、MZ2、MZ3、ZF1、ZF2之各材料的適宜組合，可例示以氧化矽（氧化矽膜）形成絕緣膜MZ1、MZ3、ZF2，以氮化矽（氮化矽膜）形成絕緣膜MZ2、ZF1之情況。此一情況，可簡單且確實地形成記憶電晶體的閘極絕緣膜所適合之絕緣膜MZ，且可簡單且確實地實現使由絕緣膜ZF1與絕緣膜ZF2之疊層膜構成的絕緣膜ZF之下端面ZFa較記憶閘極電極MG之底面MG1更高，在絕緣膜ZF之下端面ZFa下方亦存在記憶閘極電極MG的構造。
此外，若絕緣膜ZF的厚度T5過薄，則設置絕緣膜ZF所產生的效果變小；此外，若使絕緣膜ZF的厚度T5過厚，則記憶閘極電極MG的尺寸L1變小而記憶閘極電極MG的電阻變高，或記憶單元的尺寸變大。在此一觀點下，絕緣膜ZF的厚度T5，宜為6～20nm。此一情況，較佳態樣中，可使絕緣膜ZF1的厚度為3～10nm程度；較佳態樣中，可使絕緣膜ZF2的厚度為3～10nm程度。另，記憶閘極電極MG的尺寸L1，為較絕緣膜ZF之下端面ZFa更高的位置之記憶閘極電極MG的尺寸，顯示在圖2。此外，此尺寸L1，對應於在沿著閘極長方向（記憶閘極電極MG之閘極長方向）的方向量測時之尺寸。
此外，絕緣膜ZF之厚度T5，宜較記憶閘極電極MG之尺寸L1更小（即T5＜L1）。換而言之，記憶閘極電極MG的尺寸L1，宜較絕緣膜ZF的厚度T5更大。亦即，宜將記憶閘極電極MG的閘極長中之一半更多的長度，分配給記憶閘極電極MG的尺寸L1。藉此，可抑制記憶閘極電極MG之電阻。另，記憶閘極電極MG的尺寸L1與絕緣膜ZF的厚度T5之合計，成為與記憶閘極電極MG的閘極長幾乎相同。
此外，絕緣膜ZF，具備絕緣膜ZF1與絕緣膜ZF2的疊層構造，故絕緣膜ZF之下端面ZFa，包含絕緣膜ZF1之下端面ZF1a與絕緣膜ZF2之下端面ZF2a；於下端面ZF1a、ZF2a下方，存在記憶閘極電極MG之一部分。此處，茲就下端面ZF1a、ZF2a的高度位置予以說明。
於高度方向中，絕緣膜ZF2之下端面ZF2a與絕緣膜MZ（沿著半導體基板SB之主面延伸的部分之絕緣膜MZ）之頂面間的距離（間隔）L2，與絕緣膜ZF1的厚度T6實質上相同（L2＝T6）。此一距離L2，與在上述圖15的蝕刻步驟去除之絕緣膜ZF1的厚度相同，故在製造出之半導體裝置中，距離L2，成為與存在於控制閘極CLG與記憶閘極電極MG之間的絕緣膜ZF1的厚度T6實質上相同。若絕緣膜ZF2之下端面ZF2a與絕緣膜MZ之頂面間的距離L2過小，則不易在絕緣膜ZF之下端面ZFa下方形成記憶閘極電極MG；若此距離L2過大，則使在FN方式之抹除操作時電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ（MZ2）中之現象的產生之抑制效果變小。在此一觀點下，於高度方向中，宜使絕緣膜ZF2之下端面ZF2a與絕緣膜MZ之頂面間的距離L2，為3～10nm程度，因此，宜使絕緣膜ZF1的厚度T6，為3～10nm程度。
此外，絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1（參考圖2下側的放大圖）的高度位置，宜較記憶閘極電極MG之底面MG1更高。藉此，在絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1的正下方，亦存在記憶閘極電極MG。藉此，可確實地減小不易控制反轉層之基板區域RG的尺寸T3（圖2），故可更為確實地抑制讀取動作時選擇記憶單元的源極（MS）與汲極（MD）之間的電阻。
另，端部ZF1a1，係絕緣膜ZF1之下端面ZF1a中的絕緣膜MZ側之端部ZF1a1，但亦對應於絕緣膜ZF1之下端面ZF1a、絕緣膜ZF1的與絕緣膜MZ接觸側之面所形成的角部。此外，端部ZF1a1，亦為絕緣膜ZF1之下端面ZF1a的與絕緣膜MZ鄰接處。
圖28為顯示本實施形態的半導體裝置之第1變形例的要部剖面圖，圖29為顯示本實施形態的半導體裝置之第2變形例的要部剖面圖，圖30為顯示本實施形態的半導體裝置之第3變形例的要部剖面圖，分別相當於上述圖2。在圖2之情況、圖28（第1變形例）之情況、圖29（第2變形例）之情況、及圖30（第3變形例）之情況，絕緣膜ZF2之下端面ZF2a的高度位置彼此相同，但絕緣膜ZF1之下端面ZF1a的高度位置彼此相異。
圖2之情況，絕緣膜ZF1之下端面ZF1a的高度位置，與絕緣膜ZF2之下端面ZF2a的高度位置幾乎相同。因此，絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a的高度位置幾乎相同。
另一方面，圖28（第1變形例）之情況，絕緣膜ZF1之下端面ZF1a的高度位置，較絕緣膜ZF2之下端面ZF2a的高度位置更高；此外，圖29（第2變形例）之情況中，絕緣膜ZF1之下端面ZF1a的高度位置，較絕緣膜ZF2之下端面ZF2a的高度位置更低。因此，圖28（第1變形例）之情況，絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，較絕緣膜ZF2之下端面ZF2a的高度位置更高；此外，圖29（第2變形例）之情況，絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，較絕緣膜ZF2之下端面ZF2a的高度位置更低。
另，端部ZF1a2，係絕緣膜ZF1之下端面ZF1a中的絕緣膜ZF2側之端部ZF1a2，但亦對應於絕緣膜ZF1之下端面ZF1a、絕緣膜ZF1的與絕緣膜ZF2接觸側之面所形成的角部。此外，端部ZF1a2，亦為絕緣膜ZF1之下端面ZF1a的與絕緣膜ZF2鄰接處。此外，在絕緣膜ZF1之下端面ZF1a中，端部ZF1a1與端部ZF1a2，彼此為相反側（控制閘極電極CG或記憶閘極電極的閘極長方向之相反側）之端部。
為了將不易控制反轉層之基板區域RG的尺寸T3（圖2）減小而抑制讀取動作時選擇記憶單元的源極（MS）與汲極（MD）之間的電阻，有效方法為使記憶閘極電極MG不僅存在於絕緣膜ZF2之下端面ZF2a下方，亦存在於絕緣膜ZF1之下端面ZF1a下方。因此，宜使絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高。關於其理由，將於以下內容說明。
亦即，如同圖29（第2變形例），絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，較絕緣膜ZF2之下端面ZF2a更低的情況，在上述圖16的步驟形成上述矽膜PS2時，不易往絕緣膜ZF1之下端面ZF1a的正下方供給成膜用氣體，不易在絕緣膜ZF1之下端面ZF1a的正下方形成矽膜PS2。此一情況將導致不易在絕緣膜ZF1之下端面ZF1a的正下方形成記憶閘極電極MG，故使半導體裝置之製程管理困難。
相對於此，如同圖2、圖28（第1變形例）及圖30（第3變形例），在絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高的情況，在上述圖16的步驟形成上述矽膜PS2時，容易在絕緣膜ZF1之下端面ZF1a的正下方亦形成矽膜PS2。藉此，半導體裝置之製程管理變得容易，可更為確實地在絕緣膜ZF1之下端面ZF1a的正下方形成記憶閘極電極MG。因此，宜使絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高。
此外，若絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置過高，則在上述圖15的蝕刻步驟結束之階段下的絕緣膜ZF1之上端面ZF1b的高度，變低此一程度，在圖17的蝕刻步驟結束之階段，矽膜PS2容易留在絕緣膜ZF2之上端面ZF2b上。如同上述，宜防止矽膜PS2的蝕刻殘留物留在絕緣膜ZF2之上端面ZF2b上。因此，絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，宜較從絕緣膜ZF2之下端面ZF2a算起高10nm的位置更低，更宜較從絕緣膜ZF2之下端面ZF2a算起高5nm的位置更低，最宜與絕緣膜ZF2之下端面ZF2a相同。亦即，絕緣膜ZF1之下端面ZF1a的端部ZF1a2之高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高，但端部ZF1a2與絕緣膜ZF2之下端面ZF2a的高度之差，宜未滿10nm，若為未滿5nm更佳，若端部ZF1a2與絕緣膜ZF2之下端面ZF2a為相同高度位置則最佳。藉此，可在絕緣膜ZF1之下端面ZF1a的正下方確實地形成記憶閘極電極MG，並容易防止矽膜PS2的蝕刻殘留物留在絕緣膜ZF2之上端面ZF2b上。
此外，圖30（第3變形例）之情況中，使絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高，但絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1的高度位置，較記憶閘極電極MG之底面MG1更高，且較絕緣膜ZF2之下端面ZF2a更低。亦即，圖30（第3變形例）之情況，關於絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，使其與圖2之情況或圖28（第1變形例）之情況相同，關於絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1的高度位置，使其與圖29（第2變形例）之情況相同。亦即，圖30（第3變形例）之情況，相較於端部ZF1a2的高度位置，端部ZF1a1的高度位置變低。因此，可能為絕緣膜ZF1之下端面ZF1a，對於與半導體基板SB之主面平行的面傾斜之情況，或為曲面之情況等。與其相較，絕緣膜ZF2之下端面ZF2a，接近與半導體基板SB之主面略平行的面。此等圖30（第3變形例）之情況，獲得如下優點。
亦即，為了可更為確實地在絕緣膜ZF1之下端面ZF1a的正下方形成記憶閘極電極MG，有效方法為使絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高。因此，在可更為確實地於絕緣膜ZF1之下端面ZF1a的正下方形成記憶閘極電極MG之觀點中，與圖29（第2變形例）之情況相較，圖2之情況、圖28（第1變形例）之情況、及圖30（第3變形例）之情況更為有利。
另一方面，在抑制FN方式之抹除操作時電洞注入至夾設在控制閘極電極CG與記憶閘極電極MG之間的絕緣膜MZ（MZ2）中之現象的產生而改善維持特性等觀點中，使絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1的高度位置低者較為有利。亦即，使位於絕緣膜ZF1之下端面ZF1a的端部ZF1a1下方之部分的記憶閘極電極MG之高度低者較為有利。因此，在此一觀點下，與圖2之情況及圖28（第1變形例）之情況相較，圖29（第2變形例）之情況及圖30（第3變形例）之情況較為有利。
因此，圖30（第3變形例）之情況，藉由使絕緣膜ZF1之下端面ZF1a的絕緣膜ZF2側之端部ZF1a2的高度位置，與絕緣膜ZF2之下端面ZF2a相同或較其更高，而獲得可更為確實地在絕緣膜ZF1之下端面ZF1a的正下方形成記憶閘極電極MG等優點。又，於圖30（第3變形例）之情況，藉由使絕緣膜ZF1之下端面ZF1a的絕緣膜MZ側之端部ZF1a1的高度位置低（較絕緣膜ZF2之下端面ZF2a更低），亦獲得可更為改善維持特性等優點。在獲得此雙方優點的觀點上，圖30（第3變形例）之情況，較圖2之情況、圖28（第1變形例）之情況及圖29（第2變形例）之情況更為有利。
以上，雖依據上述實施形態具體地說明本案發明人所提出之發明，但本發明並未限定於該實施形態，在未脫離其要旨之範圍自然可進行各種變更。
CG‧‧‧控制閘極電極
CLG‧‧‧控制閘極
CP‧‧‧罩蓋絕緣膜
CPZ、GF、IL2、MZ、MZ1、MZ2、MZ3、ZF、ZF1、ZF2、ZF201‧‧‧絕緣膜
EL‧‧‧電子
EX1、EX2‧‧‧n－型半導體區
HL、HL1、HL2‧‧‧電洞
IL1‧‧‧層間絕緣膜
L1、T3、T103、T203‧‧‧尺寸
L2‧‧‧距離
M1‧‧‧配線
MC‧‧‧記憶單元
MD‧‧‧半導體區（汲極）
MS‧‧‧半導體區（源極）
MG、MG101、MG201‧‧‧記憶閘極電極
MG1‧‧‧記憶閘極電極之底面
PG‧‧‧栓塞
PS1、PS2‧‧‧矽膜
PW‧‧‧p型井
RG、RG101、RG201‧‧‧基板區域
SB‧‧‧半導體基板
SD1、SD2‧‧‧n＋型半導體區
SL‧‧‧金屬矽化物層
SP‧‧‧矽間隔件
SW‧‧‧側壁間隔件
T1、T2、T4、T5、T6、T101、T102、T201、T202‧‧‧厚度
YG1、YG2‧‧‧箭頭
ZF1b、ZF2b‧‧‧絕緣膜之上端面
ZFa、ZF1a、ZF2a、ZF201a‧‧‧絕緣膜之下端面
ZF1a1、ZF1a2‧‧‧端部
圖1係本發明之一實施形態的半導體裝置之要部剖面圖。 圖2係將圖1之一部分放大的部分放大剖面圖。 圖3係記憶單元的等效電路圖。 圖4係顯示「寫入」、「抹除」及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。 圖5係用於說明SSI方式之寫入的剖面圖。 圖6係用於說明FN方式之寫入的剖面圖。 圖7係用於說明BTBT方式之抹除的剖面圖。 圖8係用於說明FN方式之抹除的剖面圖。 圖9係本發明之一實施形態的半導體裝置之製造步驟中的要部剖面圖。 圖10係接續圖9的半導體裝置之製造步驟中的要部剖面圖。 圖11係接續圖10的半導體裝置之製造步驟中的要部剖面圖。 圖12係接續圖11的半導體裝置之製造步驟中的要部剖面圖。 圖13係接續圖12的半導體裝置之製造步驟中的要部剖面圖。 圖14係接續圖13的半導體裝置之製造步驟中的要部剖面圖。 圖15係接續圖14的半導體裝置之製造步驟中的要部剖面圖。 圖16係接續圖15的半導體裝置之製造步驟中的要部剖面圖。 圖17係接續圖16的半導體裝置之製造步驟中的要部剖面圖。 圖18係接續圖17的半導體裝置之製造步驟中的要部剖面圖。 圖19係接續圖18的半導體裝置之製造步驟中的要部剖面圖。 圖20係接續圖19的半導體裝置之製造步驟中的要部剖面圖。 圖21係接續圖20的半導體裝置之製造步驟中的要部剖面圖。 圖22係接續圖21的半導體裝置之製造步驟中的要部剖面圖。 圖23係接續圖22的半導體裝置之製造步驟中的要部剖面圖。 圖24係接續圖23的半導體裝置之製造步驟中的要部剖面圖。 圖25係接續圖24的半導體裝置之製造步驟中的要部剖面圖。 圖26係第1檢討例的半導體裝置之要部剖面圖。 圖27係第2檢討例的半導體裝置之要部剖面圖。 圖28係第1變形例的半導體裝置之要部剖面圖。 圖29係第2變形例的半導體裝置之要部剖面圖。 圖30係第3變形例的半導體裝置之要部剖面圖。

Claims (20)

  1. 一種半導體裝置，包含： 半導體基板； 非揮發性記憶體之記憶單元用的第1閘極電極，隔著第1閘極絕緣膜而形成於該半導體基板上； 該非揮發性記憶體之該記憶單元用的第2閘極電極，隔著具備電荷貯存部之第2閘極絕緣膜而形成於該半導體基板上；以及 第1絕緣膜，形成於該第1閘極電極與該第2閘極電極之間； 該第2閘極絕緣膜，係形成為涵蓋該半導體基板與該第2閘極電極之間、及該第1閘極電極與該第2閘極電極之間； 該第1絕緣膜，在該第1閘極電極與該第2閘極電極之間中，形成於該第2閘極絕緣膜與該第2閘極電極之間； 該第1閘極電極與該第2閘極電極，隔著該第2閘極絕緣膜及該第1絕緣膜而相鄰； 該第1絕緣膜，並未形成於該第2閘極電極的下方； 該第1絕緣膜之下端面，位於較該第2閘極電極之底面更高的位置； 於該第1絕緣膜之該下端面的下方，存在有該第2閘極電極之一部分。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第2閘極絕緣膜，係由包含第2絕緣膜、該第2絕緣膜上之第3絕緣膜、及該第3絕緣膜上之第4絕緣膜在內的疊層膜所構成； 該第3絕緣膜係用作為該電荷貯存部； 該第2絕緣膜及該第4絕緣膜各自的能帶間隙，較該第3絕緣膜的能帶間隙更大。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1絕緣膜，係由第5絕緣膜與第6絕緣膜的疊層膜所構成； 在該第1閘極電極與該第2閘極電極之間，該第5及第6絕緣膜中的該第5絕緣膜係位於該第1閘極電極側，該第6絕緣膜係位於該第2閘極電極側； 該第5絕緣膜與該第6絕緣膜，係由彼此不同的材料構成。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第4絕緣膜與該5絕緣膜，係由彼此不同的材料構成。
  5. 如申請專利範圍第3項之半導體裝置，其中， 該第2絕緣膜、該第4絕緣膜、及該第6絕緣膜，係分別由氧化矽所構成； 該第3絕緣膜與該第5絕緣膜，係分別由氮化矽所構成。
  6. 如申請專利範圍第1項之半導體裝置，其中， 相較於夾設在該半導體基板與該第2閘極電極之間的該第2閘極絕緣膜之第1厚度，夾設在該第1閘極電極與該第2閘極電極之間的該第2閘極絕緣膜與該第1絕緣膜合計之第2厚度更大。
  7. 如申請專利範圍第1項之半導體裝置，其中， 更包含第1導電型之第1半導體區及第2半導體區，係形成於該半導體基板； 該第1閘極電極及該第2閘極電極，係形成於該第1半導體區與該第2半導體區之間的該半導體基板上。
  8. 如申請專利範圍第3項之半導體裝置，其中， 該第1絕緣膜之該下端面，包含該第5絕緣膜之第1下端面與該第6絕緣膜之第2下端面； 於該第1下端面與該第2下端面的下方，存在有該第2閘極電極之一部分。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該第1下端面的該第2閘極絕緣膜側之第1端部的高度位置，較該第2閘極電極之該底面更高。
  10. 如申請專利範圍第8項之半導體裝置，其中， 該第1下端面的該第6絕緣膜側之第2端部的高度位置，與該第2下端面相同或較其更高。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該第1下端面的該第2閘極絕緣膜側之第1端部的高度位置，較該第2閘極電極之該底面更高，且較該第2下端面更低。
  12. 一種半導體裝置之製造方法，用來製造具備非揮發性記憶體的記憶單元之半導體裝置，包含以下步驟： （a）準備半導體基板； （b）於該半導體基板上，隔著第1閘極絕緣膜，形成該記憶單元用的第1閘極電極； （c）於該半導體基板上，以覆蓋該第1閘極電極的方式，形成具備電荷貯存部之第2閘極絕緣膜； （d）於該第2閘極絕緣膜上形成第1絕緣膜； （e）於該第1絕緣膜上，形成由與該第1絕緣膜不同之材料所構成的第2絕緣膜； （f）藉由將該第2絕緣膜施以非等向性蝕刻而使該第1絕緣膜露出，在該第1閘極電極之側面上隔著該第2閘極絕緣膜及該第1絕緣膜而使該第2絕緣膜留下； （g）於該（f）步驟後，藉由將該第1絕緣膜施以等向性蝕刻而使該第2閘極絕緣膜露出，在該第1閘極電極之側面上隔著該第2閘極絕緣膜而使該第1絕緣膜及該第2絕緣膜留下； （h）於該（f）步驟後，在該第2閘極絕緣膜上形成第1膜，該第1膜用於形成該記憶單元用的第2閘極電極；以及 （i）將該第1膜回蝕以形成該第2閘極電極； 該第2閘極電極，係隔著該第2閘極絕緣膜形成於該半導體基板上； 該第1閘極電極與該第2閘極電極，係隔著該第2閘極絕緣膜、該第1絕緣膜、及該第2絕緣膜而相鄰； 於該第2閘極電極下方，並未形成該第1絕緣膜及該第2絕緣膜； 存在於該第1閘極電極與該第2閘極電極之間的該第1絕緣膜之第1下端面與該第2絕緣膜之第2下端面，位於較該第2閘極電極之底面更高的位置； 在存在於該第1閘極電極與該第2閘極電極之間的該第1絕緣膜之該第1下端面與該第2絕緣膜之該第2下端面的下方，存在有該第2閘極電極之一部分。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該第2閘極絕緣膜，係由包含第3絕緣膜、該第3絕緣膜上之第4絕緣膜、及該第4絕緣膜上之第5絕緣膜在內的疊層膜所構成； 該第4絕緣膜係用作為該電荷貯存部； 該第3絕緣膜及該第5絕緣膜各自的能帶間隙，較該第4絕緣膜的能帶間隙更大。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該第1絕緣膜與該第5絕緣膜，係由彼此不同的材料所構成。
  15. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該第2絕緣膜、該第3絕緣膜、及該第5絕緣膜，係分別由氧化矽所構成； 該第1絕緣膜與該第4絕緣膜，係分別由氮化矽所構成。
  16. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 於該（f）步驟，以使該第1絕緣膜較該第2絕緣膜不易蝕刻之條件，將該第2絕緣膜施以非等向性蝕刻； 於該（g）步驟，以使該第2絕緣膜較該第1絕緣膜不易蝕刻之條件，將該第1絕緣膜施以等向性蝕刻。
  17. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 於該（g）步驟，將以沿著該半導體基板之主面的方式延伸之部分的該第1絕緣膜，藉由等向性蝕刻去除。
  18. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該第1下端面的該第2閘極絕緣膜側之第1端部的高度位置，較該第2閘極電極之該底面更高。
  19. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該第1下端面的該第2絕緣膜側之第2端部的高度位置，與該第2下端面相同或較其更高。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中， 該第1下端面的該第2閘極絕緣膜側之第1端部的高度位置，較該第2閘極電極之該底面更高，且較該第2下端面更低。
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