CN107819040A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。提高具有非易失性存储器的半导体器件的可靠性和性能。控制栅电极经由第一绝缘膜形成在半导体衬底上。存储器栅电极经由具有电荷积累部的第二绝缘膜形成在半导体衬底上。第二绝缘膜横跨半导体衬底和存储器栅电极之间以及控制栅电极和存储器栅电极之间地形成。在控制栅电极和存储器栅电极之间，第三绝缘膜形成在第二绝缘膜和存储器栅电极之间。第三绝缘膜未形成在存储器栅电极之下。存储器栅电极的一部分存在于第三绝缘膜的下端面之下。

Description

半导体器件及其制造方法
相关申请的交叉引用
将于2016年9月12日提交的日本专利申请No.2016-177625的公开内容，包括说明书，附图以及摘要，通过参考整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。更特别地，本发明优选适用于具有非易失性存储器的半导体器件及其制造方法。
背景技术
对于电可写入/可擦除非易失性半导体存储器件来说，已经广泛应用EEPROM(电可擦除且可编程只读存储器)。以当前且被广泛应用的闪速存储器为代表的存储器件具有由氧化膜或MISFET的栅电极下的俘获绝缘膜围绕的导电浮置栅电极。存储器件利用浮置栅或俘获绝缘膜的电荷积累状态作为存储的信息，且读出该信息作为各个晶体管的阈值。俘获绝缘膜表示能积累电荷的绝缘膜。作为其一个示例，其可由氮化硅膜制成。这种电荷积累区中的电荷的注入/放电致使各个MISFET的阈值偏移且操作为存储元件。闪速存储器包括采用MONOS(金属氧化物氮化物氧化物半导体)膜的劈裂栅型单元。这种存储器具有以下优点：利用氮化硅膜作为电荷积累区产生优良的数据保持可靠性，因为与导电浮置栅相比，电荷被离散地积累，且优良的数据保持可靠性可降低氮化硅膜上和下的氧化膜的膜厚，这能降低用于写入/擦除操作的电压；以及其他优点。
日本未审专利申请公布No.2013-197359(专利文献1)描述了与劈裂栅型存储器有关的技术。
[专利文献1]日本未审专利申请公布No.2013-197359
发明内容
期望具有非易失性存储器的半导体器件在可靠性方面有所改善。或者，希望该半导体器件在性能方面有所改善。或者，希望该半导体器件在可靠性方面有所改善且在性能方面有所改善。
本说明书以及附图的说明将使其他目的和新颖特征显而易见。
根据一个实施例，半导体器件具有用于经由第一栅绝缘膜形成在半导体衬底上的非易失性存储器的存储器单元的第一栅电极，以及用于经由具有电荷积累部的第二栅绝缘膜形成在半导体衬底上的存储器单元的第二栅电极。第二栅绝缘膜横跨半导体衬底和第二栅电极之间以及第一栅电极和第二栅电极之间地形成。半导体器件还具有在第一栅电极和第二栅电极之间，形成在第二栅绝缘膜和第二栅电极之间的第一绝缘膜。第一绝缘膜未形成在第二栅电极之下。第二栅电极的一部分存在于第一绝缘膜的下端面之下。
根据一个实施例，可改善半导体器件的可靠性。
或者可改善半导体器件的性能。
或者可改善半导体器件的可靠性并改善性能。
附图说明
图1是本发明一个实施例的半导体器件的基本部分截面图；
图2是放大尺寸的图1的一部分的局部放大截面图；
图3是存储器单元的等效电路图；
图4是示出在“写入”，“擦除”以及“读取”的时间处，施加至选择存储器单元的各位点的电压的情况的一个示例的图表；
图5是用于说明SSI方法的写入的截面图；
图6是用于说明FN方法的写入的截面图；
图7是用于说明BTBT方法的擦除的截面图；
图8是用于说明FN方法的擦除的截面图；
图9是制造步骤期间的本发明的一个实施例的半导体器件的基本部分截面图；
图10是图9之后的制造步骤期间的半导体器件的基本部分截面图；
图11是图10之后的制造步骤期间的半导体器件的基本部分截面图；
图12是图11之后的制造步骤期间的半导体器件的基本部分截面图；
图13是图12之后的制造步骤期间的半导体器件的基本部分截面图；
图14是图13之后的制造步骤期间的半导体器件的基本部分截面图；
图15是图14之后的制造步骤期间的半导体器件的基本部分截面图；
图16是图15之后的制造步骤期间的半导体器件的基本部分截面图；
图17是图16之后的制造步骤期间的半导体器件的基本部分截面图；
图18是图17之后的制造步骤期间的半导体器件的基本部分截面图；
图19是图18之后的制造步骤期间的半导体器件的基本部分截面图；
图20是图19之后的制造步骤期间的半导体器件的基本部分截面图；
图21是图20之后的制造步骤期间的半导体器件的基本部分截面图；
图22是图21之后的制造步骤期间的半导体器件的基本部分截面图；
图23是图22之后的制造步骤期间的半导体器件的基本部分截面图；
图24是图23之后的制造步骤期间的半导体器件的基本部分截面图；
图25是图24之后的制造步骤期间的半导体器件的基本部分截面图；
图26是第一研究例的半导体器件的基本部分截面图；
图27是第二研究例的半导体器件的基本部分截面图；
图28是第一变形例的半导体器件的基本部分截面图；
图29是第二变形例的半导体器件的基本部分截面图；以及
图30是第三变形例的半导体器件的基本部分截面图。
具体实施方式
在以下实施例的说明中，如果需要，为了方便起见可将实施例描述成多个分开的部分或实施例。但是，除非另外规定，否则它们之间不彼此独立而是一个是另一个的一部分或整体的变形例，细节，补充说明等等的关系。而且，在以下实施例中，当涉及元件数目等(包括数目，数值，量，范围等)时，除非另外规定，除数目明显在原理上限于特定数目的情况之外，或者除其他情况之外，元件的数目等不限于特定数目，而是可以大于或小于该特定数目。而且，在以下实施例中，毋容质疑的是，除非另外规定且除明显在原理上被认为是必要的情况之外，或除其他情况之外，组成要素(包括要素步骤等)不总是必要的。类似地，在以下实施例中，当涉及组成要素等的形状，位置关系等时，除非另外规定且除非另外在原理上被认为是显然不存在其他形状等或除其他情况之外，可以理解的是它们包括基本上相似或类似于该形状等的情况。这也适用于上述数值和范围。
以下将参考附图详细说明实施例。顺便提及，在用于说明实施例的所有附图中，具有相同功能的构件由相同参考符号和数字指定，且省略其重复说明。而且，在以下实施例中，除非另外需要，否则原则上将不在赘述相同或相似部分的说明。
而且，在实施例中采用的附图中，为了便于附图的理解，即使在截面中也可省略阴影。相反，为了便于附图的理解，即使在平面图中也可加入阴影。
实施例
<关于半导体器件的结构>
本实施例的各个半导体器件以及下述实施例是包括非易失性存储器(非易失性存储元件，闪速存储器或非易失性半导体存储器件)的半导体器件，且非易失性存储器采用主要位于电荷积累部的俘获绝缘膜(能积累电荷的绝缘膜)。在本实施例以及下述实施例中，将参考基于n沟道型MISFET(MISFET：金属绝缘体半导体场效应晶体管)的存储器单元说明非易失性存储器。而且，本实施例以及下述实施例中的极性用于说明基于n沟道型MISFET的存储器单元的情况下的操作。当存储器单元基于p沟道型MISFET时，通过反转所施加电势的极性，载流子导电类型等，原则上能获得相同操作。
将参考附图说明本实施例的半导体器件。图1是本实施例的半导体器件的基本部分截面图。图1示出非易失性存储器的存储器单元区的基本部分截面图。图2是本实施例的半导体器件中的存储器单元MC的局部放大截面图(基本部分截面图)，且以放大的尺寸示出图1的一部分。顺便提及，在图2中，为了便于附图的理解，未示出图1中所示的层间绝缘膜IL1。提取由图2的虚线围绕的区域的放大图并在图2的底侧示出。
图1和图2中所示的本实施例的半导体器件是具有非易失性存储器的半导体器件。
在例如由具有约1至10Ωcm的电阻率的p型单晶硅形成的半导体衬底(半导体晶片)SB中，形成MISFET，其形成非易失性存储器的存储器单元MC。
在半导体衬底SB中，形成用于隔离元件的元件隔离区(未示出)。在由元件隔离区定义的有源区中，形成p型阱PW。在存储器单元区中的p型阱PW中，形成由如图1中所示的存储器晶体管和控制晶体管形成的非易失性存储器的存储器单元MC。在半导体衬底SB中，实际上多个存储器单元MC形成为阵列。图1示出其中一个存储器单元MC的截面。各个存储器单元区都通过元件隔离区与其他区域电隔离。
如图1和2中所示，本实施例的半导体器件中的非易失性存储器的存储器单元MC是劈裂栅型存储器单元，且包括具有控制栅电极CG的控制晶体管以及具有存储器栅电极MG的存储器晶体管的彼此耦合的两个MISFET。
这里，MISFET(金属绝缘体半导体场效应晶体管)具有包括电荷积累部(电荷积累层)的栅绝缘膜，且存储器栅电极MG是指存储器晶体管。而具有栅绝缘膜和控制栅电极CG的MISFET被称为控制晶体管。因此，存储器栅电极MG是存储器晶体管的栅电极。控制栅电极CG是控制晶体管的栅电极。控制栅电极CG和存储器栅电极MG是形成非易失性存储器(的存储器单元)的栅电极。
顺便提及，控制晶体管是用于存储器单元选择的晶体管，且因此也可被称为选择晶体管。因此，控制栅电极CG也可被称为选择栅电极。存储器晶体管是用于存储的晶体管。
以下将具体说明存储器单元MC的配置。
如图1和2中所示，非易失性存储器的存储器单元MC具有形成于半导体衬底SB的p型阱PW中的用于源或漏的n型半导体区MS或MD，形成在半导体衬底SB(p型阱PW)上的控制栅电极CG，以及形成在半导体衬底SB(p型阱PW)上且相邻于控制栅电极CG的存储器栅电极MG。非易失性存储器的存储单元MC还具有形成在控制栅电极CG和半导体衬底SB(p型阱PW)之间的绝缘膜(栅绝缘膜)GF，以及形成在存储器栅电极MG和半导体衬底SB(p型阱PW)之间以及存储器栅电极MG和控制栅电极CG之间的绝缘膜MZ。非易失性存储器的存储单元MC还具有在控制栅电极CG和存储器栅电极MG，形成在绝缘膜MZ和存储器栅电极MG之间的绝缘膜ZF。非易失性存储器的存储单元MC还具有形成在存储器栅电极MG和控制栅电极CG的不彼此相邻的侧表面上的侧壁间隔物SW。各个存储单元MC的存储器栅电极MG形成各个存储单元MC的字线。
在控制栅电极CG上形成盖层绝缘膜CP。由控制栅电极CG以及控制栅电极CG上的盖层绝缘膜CP形成的层叠体将在下文被称为控制栅CLG。作为另一种形式，盖层绝缘膜CP未形成在控制栅电极CG上。以下将给出盖层绝缘膜CP形成在控制栅电极CG上的情况的说明。但是，当未形成盖层绝缘膜CP时，整个控制栅CLG作为控制栅电极CG。因此，当未形成盖层绝缘膜CP时，在以下说明中，“控制栅CLG”可被当作“控制栅电极CG”。
控制栅CLG和存储器栅电极MG沿半导体衬底SB的主表面延伸且并排排列，且以绝缘膜ZF和绝缘膜MZ插入在它们各自相对的侧表面之间。控制栅CLG和存储器栅电极MG的延伸方向是垂直于图1和2的各个纸面的方向。控制栅CLG和存储器栅电极MG经由绝缘膜GF或绝缘膜MZ形成在半导体区MD和半导体区MS之间的半导体衬底SB(p型阱PW)上。存储器栅电极MG位于半导体区MS侧，以及控制栅CLG位于半导体区MD侧。但是，控制栅CLG和存储器栅电极MG分别经由绝缘膜GF以及经由绝缘膜MZ形成在半导体衬底SB(p型阱PW)上。
控制栅电极CG和存储器栅电极MG彼此相邻且以绝缘膜ZF和绝缘膜MZ插入其间。存储器栅电极MG以侧壁间隔物形状经由绝缘膜MZ和绝缘膜ZF形成在控制栅CLG的侧表面(侧壁)上。绝缘膜MZ延伸横跨存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG和控制栅CLG之间的区域的两个区域。
顺便提及，绝缘膜MZ和绝缘膜ZF插入存储器栅电极MG和控制栅CLG之间。在存储器栅电极MG和控制栅CLG之间，绝缘膜MZ位于控制栅CLG侧，且绝缘膜ZF位于存储器栅电极MG侧。即，在存储器栅电极MG和控制栅CLG之间，插入绝缘膜MZ和绝缘膜ZF的层叠结构(层叠膜)。绝缘膜MZ相邻于控制栅CLG，且绝缘膜ZF相邻于存储器栅电极MG。因此，位于存储器栅电极MG和控制栅CLG之间的绝缘膜MZ的部分插入绝缘膜ZF和控制栅CLG之间。位于存储器栅电极MG和控制栅CLG之间的绝缘膜ZF插入绝缘膜MZ和存储器栅电极MG之间。
形成在控制栅CLG和半导体衬底SB(p型阱PW)之间的绝缘膜GF，即位于控制栅CLG下的绝缘膜GF用作控制晶体管的栅绝缘膜。
绝缘膜GF例如可由氧化硅膜或氮氧化硅膜形成。或者，对于绝缘膜GF来说，除氧化硅膜，氮氧化硅膜等之外，可采用具有比氮化硅膜高的介电常数的高介电常数膜，例如氧化铪膜，氧化铝膜(氧化铝)或氧化钽膜。
或者，在存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域，以及存储器栅电极MG和控制栅CLG之间的区域中延伸的绝缘膜MZ可被称为栅绝缘膜(层叠栅绝缘膜或层叠结构的栅绝缘膜)。但是，存储器栅电极MG和半导体衬底SB(p型阱PW)之间的绝缘膜MZ，即存储器栅电极MG之下的绝缘膜MZ用作存储器晶体管的栅绝缘膜。而存储器栅电极MG和控制栅CLG之间的绝缘膜MZ用作用于在存储器栅电极MG和控制栅CLG之间建立绝缘(电隔离)的绝缘膜。
绝缘膜MZ是层叠绝缘膜，且由具有绝缘膜MZ1，绝缘膜MZ1上的绝缘膜MZ2以及绝缘膜MZ2上的绝缘膜MZ3的层叠膜形成。这里，绝缘膜MZ1由氧化硅膜(氧化膜)形成；绝缘膜MZ2由氮化硅膜(氮化膜)形成；且绝缘膜MZ3由氧化硅膜(氧化膜)形成。
顺便提及，在图1中，为了便于附图的理解，由绝缘膜MZ1，绝缘膜MZ2以及绝缘膜MZ3形成的层叠膜简化示出为绝缘膜MZ。但是，实际上如图2中所示，绝缘膜MZ由绝缘膜MZ1，绝缘膜MZ2以及绝缘膜MZ3的层叠膜形成。
在绝缘膜MZ中，绝缘膜MZ2是具有电荷积累功能的绝缘膜。即，在绝缘膜MZ中，绝缘膜MZ2是用于积累电荷的绝缘膜且可用作电荷积累层(电荷积累部)。换言之，绝缘膜MZ2是俘获绝缘膜。这里，俘获绝缘膜表示能积累电荷的绝缘膜。因此，对于具有俘获电平的绝缘膜来说，采用绝缘膜MZ2。为此，绝缘膜MZ可被认为是具有电荷积累部的绝缘膜(这里，绝缘膜MZ2)。
在绝缘膜MZ中，绝缘膜MZ3以及绝缘膜MZ1可各用作用于限制俘获绝缘膜中的电荷的电荷阻挡层。通过采用其中俘获绝缘膜的绝缘膜MZ2插入各用作电荷阻挡层的绝缘膜MZ1和MZ3之间的结构，变得能将电荷积累在绝缘膜MZ2中。
需要绝缘膜MZ3和绝缘膜MZ1的各个带隙大于绝缘膜MZ3和绝缘膜MZ1之间的电荷积累层(这里绝缘膜MZ2)的带隙。即，绝缘膜MZ1和绝缘膜MZ3的各个带隙大于俘获绝缘膜的绝缘膜MZ2的带隙。借助这种配置，插入了作为电荷积累层的绝缘膜MZ2的绝缘膜MZ3和绝缘膜MZ1可各用作电荷阻挡层。氧化硅膜具有比氮化硅膜的带隙大的带隙。为此，采用氮化硅膜作为绝缘膜MZ2，且氧化硅膜可分别用作绝缘膜MZ1和绝缘膜MZ3。
绝缘膜ZF由绝缘膜ZF1和绝缘膜ZF2的层叠膜形成。在绝缘膜ZF1和ZF2中，绝缘膜ZF1位于控制栅CLG侧，且绝缘膜ZF2位于存储器栅电极MG侧。即，绝缘膜ZF2插入绝缘膜ZF1和存储器栅电极MG之间，且绝缘膜ZF1插入绝缘膜ZF2和绝缘膜MZ(更特别地，绝缘膜MZ3)之间。因此，绝缘膜ZF1接触绝缘膜MZ(更特别地，绝缘膜MZ3)，且绝缘膜ZF2接触存储器栅电极MG。因此，绝缘膜MZ1，绝缘膜MZ2，绝缘膜MZ3，绝缘膜ZF1和绝缘膜ZF2的层叠结构(层叠膜)插入控制栅CLG和存储器栅电极MG之间。绝缘膜MZ1，绝缘膜MZ2，绝缘膜MZ3，绝缘膜ZF1和绝缘膜ZF2从靠近控制栅CLG侧顺序排列。
绝缘膜ZF1和绝缘膜ZF2分别由相互不同的材料形成。优选地，绝缘膜ZF1由氮化硅膜(氮化膜)形成，且绝缘膜ZF2由氧化硅膜(氧化膜)形成。而且，绝缘膜MZ3和绝缘膜ZF1分别由相互不同的材料形成。
绝缘膜ZF的下端面(下端)ZFa位于比存储器栅电极MG的下表面MG1的下端面高的位置。因此，在高度方向上，绝缘膜ZF的下端面ZFa未接触绝缘膜MZ，且存储器栅电极MG的一部分位于绝缘膜ZF的下端面ZFa之下。即，在高度方向上，存储器栅电极MG的一部分插入绝缘膜ZF的下端面ZFa和绝缘膜MZ之间。
绝缘膜ZF的下端面ZFa由绝缘膜ZF1的下端面(下端)ZF1a以及绝缘膜ZF2的下端面(下端)ZF2a形成。因此，绝缘膜ZF1的下端面ZF1a以及绝缘膜ZF2的下端面ZF2a位于比存储器栅电极MG的下表面MG1的下端面高的位置。绝缘膜ZF1的下端面ZF1a以及绝缘膜ZF2的下端面ZF2a未与绝缘膜MZ接触。存储器栅电极MG的一部分位于绝缘膜ZF1和ZF2的下端面ZF1a和ZF2a之下。即，在高度方向上，存储器栅电极MG的一部分插入绝缘膜ZF1的下端面ZF1a和绝缘膜MZ之间以及绝缘膜ZF2的下端面ZF2a和绝缘膜MZ之间。
这里，高度方向(垂直方向)对应于大致垂直于半导体衬底SB的主表面的方向。关于半导体衬底SB的主表面，高度或高度位置代表大致垂直于半导体衬底SB的主表面的方向上的高度或高度位置。而且，在半导体衬底SB的主表面上的结构中，进一步远离半导体衬底SB的主表面的侧被定义为较高侧，且进一步靠近半导体衬底SB的主表面的侧被定义为较低侧。
而且，绝缘膜ZF，即绝缘膜ZF1和绝缘膜ZF2未形成在半导体衬底SB和存储器栅电极MG之间，而是形成在控制栅CLG和存储器栅电极MG之间，且因此以沿着控制栅CLG的侧表面或存储器栅电极MG的侧表面的方式在垂直方向(大致垂直于半导体衬底SB的主表面的方向)上延伸。所有绝缘膜ZF的下端面ZFa，绝缘膜ZF1的下端面ZF1a以及绝缘膜ZF2的下端面ZF2a为与半导体衬底SB的相对侧的端面。而存储器栅电极MG的下表面MG1为经由绝缘膜MZ与半导体衬底SB相对的表面。
在低于绝缘膜ZF的下端面ZFa的位置处，在控制栅电极CG和存储器栅电极MG之间插入绝缘膜MZ但是未插入绝缘膜ZF。另一方面，在高于绝缘膜ZF的下端面ZFa的位置处，绝缘膜MZ和绝缘膜ZF的层叠结构(层叠膜)插入控制栅电极CG和存储器栅电极MG之间。换言之，控制栅电极CG和位于绝缘膜ZF的下端面ZFa之下的存储器栅电极MG之间未插入绝缘膜ZF而是插入绝缘膜MZ。另一方面，绝缘膜MZ和绝缘膜ZF的层叠结构(层叠膜)插入控制栅电极CG和位于比绝缘膜ZF的下端面ZFa更高位置处的存储器栅电极MG的一部分之间。
半导体区MS是作为源区或漏区中的一个的半导体区。半导体区MD为作为源区或漏区中的另一个的半导体区。这里，半导体区MS是作为源区的半导体区，且半导体区MD是作为漏区的半导体区。半导体区MS和MD各由掺杂有n型杂质的半导体区形成(n型杂质扩散层)且各具有LDD(轻掺杂漏)结构。即，用于源的半导体区MS具有n-型半导体区EX1，以及具有比n-型半导体区EX1更高杂质浓度的n+型半导体区SD1。用于漏的半导体区MD具有n-型半导体区EX2，以及具有比n-型半导体区EX2更高杂质浓度的n+型半导体区SD2。n+型半导体区SD1的结深度大于n-型半导体区EX1且杂质浓度高于n-型半导体区EX1。而n+型半导体区SD2的结深度大于n-型半导体区EX2且杂质浓度高于n-型半导体区EX2。
在存储器栅电极MG和控制栅电极CG彼此不相邻的侧表面上的各侧表面上，分别形成由绝缘膜(氧化硅膜或氮化硅膜或其层叠膜)形成的侧壁间隔物(侧壁或侧壁绝缘膜)SW。即，在存储器栅电极MG的、与存储器栅电极MG的经由绝缘膜MZ和绝缘膜ZF相邻于控制栅CLG的侧相反的侧表面上，以及在控制栅CLG的、与控制栅CLG的经由绝缘膜MZ和绝缘膜ZF相邻于存储器栅电极MG的侧相反的侧表面上，分别形成侧壁间隔物SW。
与存储器栅电极MG的侧表面自对准地形成源侧n-型半导体区EX1。与存储器栅电极MG的侧表面上的侧壁间隔物SW的侧表面(侧壁间隔物SW的与接触存储器栅电极MG的侧相反的侧表面)自对准地形成n+型半导体区SD1。为此，低浓度n-型半导体区EX1形成在存储器栅电极MG的侧表面上的侧壁间隔物SW之下。高浓度n+型半导体区SD1形成在低浓度n-型半导体区EX1的外部。因此，低浓度n-型半导体区EX1以相邻于存储器晶体管的沟道区的方式形成。高浓度n+型半导体区SD1以接触(相邻于)低浓度n-型半导体区EX1的方式形成，且通过n-型半导体区EX1与存储器晶体管的沟道区隔离。
漏侧n-型半导体区EX2与控制栅电极CG的侧表面自对准地形成。n+型半导体区SD2与控制栅CLG的侧表面上的侧壁间隔物SW的侧表面(侧壁间隔物SW的、与接触控制栅CLG的侧相反的侧表面)自对准地形成。为此，低浓度n-型半导体区EX2形成在控制栅CLG的侧表面上的侧壁间隔物SW之下。高浓度n+型半导体区SD2形成在低浓度n-型半导体区EX2的外部。因此，低浓度n-型半导体区EX2以相邻于控制晶体管的沟道区的方式形成。高浓度n+型半导体区SD2以与低浓度n-型半导体区EX2接触(相邻)的方式形成，且通过n-型半导体区EX2与控制晶体管的沟道区隔离。
在p型阱PW中，存储器晶体管的沟道区形成在存储器栅电极MG之下的绝缘膜MZ之下；且选择晶体管的沟道区形成在控制栅CLG之下的绝缘膜GF之下。在选择晶体管的沟道形成区中，如果需要，则形成用于调节选择晶体管的阈值的半导体区(p型半导体区或n型半导体区)。而在存储器晶体管的沟道形成区中，如果需要，则形成用于调节存储器晶体管的阈值的半导体区(p型半导体区或n型半导体区)。
在本实施例中，控制栅CLG具有由导体(导电膜)形成的控制栅电极CG以及形成在控制栅电极CG上的盖层绝缘膜CP的层叠结构。盖层绝缘膜CP例如由氮化硅膜形成。对于盖层绝缘膜CP，也可利用氧化硅膜以及形成在氧化硅膜上且比氧化硅膜厚的氮化硅膜的层叠膜。
控制栅电极CG由导电膜形成且由诸如n型多晶硅膜的硅膜形成。具体地，控制栅电极CG由图案化硅膜形成。对于控制栅CLG来说，控制栅电极CG作为栅电极。盖层绝缘膜CP由绝缘体(绝缘膜)形成，且因此不作为栅电极。控制栅电极CG的栅长度例如可设定为约80至120nm。
顺便提及，在本实施例中，控制栅CLG具有控制栅电极CG以及控制栅电极CG上的盖层绝缘膜CP的层叠结构。但是，作为另一种形式，可不形成盖层绝缘膜CP。在该情况下，控制栅CLG由控制栅电极CG形成，且不具有盖层绝缘膜CP。
存储器栅电极MG由导电膜形成，且由诸如n型多晶硅膜的硅膜形成。具体地，存储器栅电极MG以如下方式形成：以覆盖控制栅CLG的方式形成在半导体衬底SB上的硅膜被各向异性蚀刻(回蚀)，因此硅膜选择性经由绝缘膜MZ和绝缘膜ZF保留在控制栅CLG的侧表面上。为此，存储器栅电极MG以侧壁间隔物形状经由绝缘膜MZ和绝缘膜ZF形成在控制栅CLG的一个侧表面上。存储器栅电极MG的栅长度例如可设定为约30至100nm。盖层绝缘膜CP形成在控制栅电极CG上。在层叠体的控制栅CLG的侧表面处形成存储器栅电极MG。因此，存储器栅电极MG的最上部的高度位置可设定为高于控制栅电极CG的顶表面。
在(形成)存储器栅电极MG的(硅膜PS2)顶部(顶表面)，以及n+型半导体区SD1和SD2的各顶部(顶表面或前表面)处，通过硅化物：自对准硅化物技术等形成金属硅化物层SL。金属硅化物层SL例如由硅化钴层，硅化镍层或铂掺杂硅化镍层形成。金属硅化物层SL可降低扩散电阻或接触电阻。
当金属硅化物层SL形成在存储器栅电极MG的顶部处时，形成存储器栅电极MG的硅膜以及其上的金属硅化物层SL的组合也可被认为是存储器栅电极MG。而当未形成盖层绝缘膜CP时，盖层绝缘膜CP未形成在控制栅电极CG上。因此，金属硅化物层SL可形成在控制栅电极CG顶部处。
在半导体衬底SB上，层间绝缘膜IL1以覆盖控制栅CLG，存储器栅电极MG和侧壁间隔物SW的方式形成为绝缘膜。层间绝缘膜IL1由氧化硅膜的单层膜，氮化硅膜以及形成在氮化硅膜上且厚于氮化硅膜的氧化硅膜的层叠膜等形成。层间绝缘膜IL1的顶表面被平坦化。
在层间绝缘膜IL1中，形成多个接触孔(通孔)。在各个接触孔中，形成导电插塞(接触插塞)PG。
插塞PG形成在n+型半导体区SD1和SD2，控制栅电极CG，存储器栅电极MG等上。
在包括嵌入其中的插塞PG的层间绝缘膜IL1上，形成布线M1。布线M1例如是镶嵌布线(嵌入的布线)且嵌入层间绝缘膜IL1上形成的绝缘膜IL2中提供的布线沟槽中。布线M1经由插塞PG与存储器晶体管的源区(半导体区MS)，控制晶体管的漏区(半导体区MD)，控制栅电极CG，存储器栅电极MG等电耦合。顺便提及，图1示出作为布线M1的示例的经由插塞PG与控制晶体管的漏区(半导体区MD)电耦合的布线M1。
也形成进一步高于布线M1的布线和绝缘膜，但是这里未示出且未说明。或者，布线M1和在比其更高的层处的布线不限于镶嵌布线(嵌入的布线)，且还可通过图案化用于各个布线的导电膜形成。例如也可采用钨布线或铝布线。
<有关非易失性存储器的操作>
以下将参考图3至8说明非易失性存储器的操作示例。
图3是存储器单元MC的等效电路图。图4是示出在本实施例的“写入”，“擦除”以及“读取”的时间处，施加至选择存储器单元的各位点的电压的情况的一个示例的图表。图5是用于说明SSI方法的写入的截面图。图6是用于说明FN方法的写入的截面图。图7是用于说明BTBT方法的擦除的截面图。图8是用于说明FN方法的擦除的截面图。图5至8各示出对应于图2的截面图。图5和6各示意性示出在写入时将注入至绝缘膜MZ的绝缘膜MZ2的电子EL。图7和8各示意性示出在擦除时将注入绝缘膜MZ的绝缘膜MZ2的空穴HL。
这里，电压Vmg是施加至存储器栅电极MG的电压。电压Vs是施加至半导体区MS的电压。电压Vcg是施加至控制栅电极CG的电压。电压Vd是施加至半导体区MD的电压。而基极电压Vb是施加至p型阱PW的基极电压。顺便提及，图4的表中所示的那些是电压施加情况的优选示例，且本发明不限于此。而且在本实施例中，电子注入存储器晶体管的绝缘膜MZ中的电荷积累部(这里，绝缘膜MZ2)被定义为“写入”，且空穴的注入被定义为“擦除”。顺便提及，在图4的表中，行A对应于通过SSI方法写入，且通过BTBT方法擦除的情况；行B对应于通过SSI方法写入，且通过FN方法擦除的情况；行C对应于通过FN方法写入且通过BTBT方法擦除的情况；且行D对应于通过FN方法写入且通过FN方法擦除的情况。
写入方法包括其中被称为所谓的SSI(源侧注入)方法通过源侧注入的热电子注入而执行写入的写入方法，以及其中通过被称为所谓的FN方法的FN(Fowler Nordheim)隧穿而执行写入的写入方法。SSI方法可被认为是通过将热电子注入绝缘膜MZ2中而在存储器单元上执行写入的操作方法。BTBT方法可被认为是通过将热空穴注入绝缘膜MZ2而在存储器单元上执行擦除的操作方法。FN方法可被认为是通过电子或空穴的隧穿而执行写入或擦除的操作方法。FN方法可如下描述成另一种表述：FN方法的写入可被认为是通过FN隧穿效应，通过将电子注入绝缘膜MZ2而在存储器单元上执行写入的操作方法；且FN方法的擦除可被认为是通过FN隧穿效应，通过将空穴注入绝缘膜MZ2而在存储器单元上执行擦除的操作方法。以下将给出具体说明。
对于SSI方法的写入来说，例如，如图4的表的行A或行B的“写入操作电压”中所示的电压施加至选择存储器单元的各位点以执行写入；因此，电子注入选择存储器单元的绝缘膜MZ的绝缘膜MZ2，由此执行写入。在此步骤中，在两个栅电极(存储器栅电极MG和控制栅电极CG)(源和漏之间)之间之下的沟道区中产生热电子。因此，热电子注入存储器栅电极MG(参见图5)之下的绝缘膜MZ中的电荷积累部(绝缘膜MZ2)。注入的热电子由绝缘膜MZ2中的俘获电平俘获。结果，存储器晶体管的阈值电压增大。即，存储器晶体管处于写入状态。
对于FN方法的写入来说，例如如图4的行C或行D的“写入操作电压”中所示的电压施加至选择存储器单元的各位点以执行写入；因此，在选择存储器单元中，电子从存储器栅电极MG隧穿且注入绝缘膜MZ的绝缘膜MZ2中，由此执行写入。在本步骤中，电子通过FN隧穿(FN隧穿效应)从存储器栅电极MG隧穿通过绝缘膜MZ3，注入绝缘膜MZ且被绝缘膜MZ中的俘获电平俘获。结果，存储器晶体管的阈值电压增大(参见图6)。即，存储器晶体管处于写入状态。
顺便提及，在FN方法的写入中，写入也可以如下方式执行：电子从半导体衬底SB隧穿且注入绝缘膜MZ中的绝缘膜MZ2。在这种情况下，写入操作电压例如可设定为通过反转图4的表的行C或行D中的“写入操作电压”的正和负号而获得的那些。
擦除方法包括其中由于被称为所谓的BTBT方法的BTBT(能带至能带隧穿现象)而通过热空穴注入而执行擦除的擦除方法，以及其中通过被称为所谓的FN方法的FN隧穿执行擦除的擦除方法。
对于BTBT方法的擦除来说，由BTBT产生的空穴注入电荷积累部(绝缘膜MZ2)，由此执行擦除。例如，如图4的表的行A或行C的“擦除操作电压”中所示的电压施加至选择存储器单元的各位点以执行擦除。结果，空穴通过BTBT现象产生且在电场下被加速。因此，空穴注入选择存储器单元的绝缘膜MZ中的绝缘膜MZ2中。这降低了存储器晶体管的阈值电压(参见图7)。即，存储器晶体管处于擦除状态。
对于FN方法的擦除来说，例如，如图4的表的行B或行D的“擦除操作电压”中所示的电压施加至选择存储器单元的各位点以执行擦除；因此，在选择存储器单元中，空穴从存储器栅电极MG隧穿并注入绝缘膜MZ的绝缘膜MZ2中，由此执行擦除。在本步骤中，空穴通过FN隧穿(FN隧穿效应)从存储器栅电极MG隧穿通过绝缘膜MZ3，注入绝缘膜MZ，且被绝缘膜MZ中的俘获电平俘获。这降低了存储器晶体管的阈值电压(参见图8)。即，存储器晶体管处于擦除状态。
顺便提及，在FN方法的擦除中，擦除也可以如下方式执行：空穴从半导体衬底SB隧穿且注入绝缘膜MZ的绝缘膜MZ2。在这种情况下，擦除操作电压例如可设定为通过反转图4的表的行B或行D中的“擦除操作电压”的正和负号获得的那些。
在读取时，例如，如图8的表的行A，行B，行C或行D中的“读取操作电压”中所示的电压施加至选择存储器单元的各位点以执行读取。在读取时施加至存储器栅电极MG的电压Vmg设定为写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的值。结果，能识别写入状态和擦除状态。
<关于半导体器件的制造步骤>
随后将给出用于制造本实施例的半导体器件的方法的说明。
图9至25各为制造步骤期间的本实施例的半导体器件的基本部分截面图，且各示出对应于图1的区域的截面图。
如图9中所示，首先制备(提供)半导体衬底(半导体晶片)SB，其例如由具有约1至10Ωm的电阻率的p型单晶硅形成。随后，在半导体衬底SB的主表面中，形成用于定义(划分)有源区的元件隔离区(未示出)。元件隔离区ST由氧化硅等的绝缘体(绝缘膜)形成，且例如可通过STI(浅沟槽隔离)方法形成。
随后，如图10中所示，p型阱PW形成在半导体衬底SB中。P型阱PW可通过将诸如硼(B)的p型杂质离子注入半导体衬底SB而形成，且形成为距离半导体衬底SB的主表面预定深度。
随后，为了调节后续形成的控制晶体管的阈值电压，如果需要，则对p型阱PW的表面层部执行沟道掺杂离子注入。
随后，通过稀氢氟酸清洗等清洗半导体衬底SB(p型阱PW)的表面。随后，在半导体衬底SB的主表面(p型阱PW的表面)处，形成用于栅绝缘膜的绝缘膜GF。图10示出这个阶段。
绝缘膜GF例如由氧化硅膜形成，且可利用热氧化方法等形成。绝缘膜GF的形成膜厚例如可设定为约2至3nm。
随后，如图11中所示，在半导体衬底SB的主表面(整个主表面)上，即在绝缘膜GF上，形成(沉积)硅膜PS1作为用于形成控制栅电极CG的导电膜。
硅膜PS1由多晶体硅膜(多晶硅膜)形成，且可利用CVD(化学气相沉积)方法等形成。硅膜PS1的膜厚(沉积膜厚)例如可设定为约140nm。以下也是可能的：在沉积期间，硅膜PS1形成为非晶硅膜；随后，通过后续热处理，由非晶硅膜形成的硅膜PS1变成由多晶体硅膜形成的硅膜PS1。
硅膜PS1通过沉积之后的离子注入掺杂n型杂质，或在沉积期间通过沉积气体掺杂n型杂质，且由此形成为低电阻率掺杂多晶硅膜。
随后，在半导体衬底SB的主表面(整个主表面)上，即在硅膜PS1上，形成用于形成盖层绝缘膜CP的绝缘膜CPZ。
绝缘膜CPZ例如由氮化硅膜形成。对于绝缘膜CPZ来说，也可采用氧化硅膜以及形成在氧化硅膜上的比氧化硅膜厚的氮化硅膜的层叠膜。绝缘膜CPZ的膜厚(沉积膜厚)例如可设定为约50nm。
随后，如图12中所示，利用光刻技术以及蚀刻技术图案化硅膜PS1以及硅膜PS1上的绝缘膜CPZ的层叠膜。因此，形成了控制栅CLG。
控制栅CLG具有控制栅电极CG以及控制栅电极CG上的盖层绝缘膜CP的层叠结构。控制栅电极CG由图案化的硅膜PS1形成，且盖层绝缘膜CP由图案化的绝缘膜CPZ形成。控制栅CLG之下保留的绝缘膜GF的部分作为控制晶体管的栅绝缘膜。因此，控制栅电极CG经由作为栅绝缘膜的绝缘膜GF形成在半导体衬底SB(p型阱PW)上。除其被控制栅电极CG覆盖的部分之外的绝缘膜GF的部分可通过执行在图案化硅膜PS1和绝缘膜CPZ的层叠膜的步骤中执行的干法蚀刻，或干法蚀刻之后的湿法蚀刻而去除。
随后，为了调节后续形成的存储器晶体管的阈值电压，如果需要，则对p型阱PW的表面层部执行沟道掺杂离子注入。
随后，执行清洗处理，由此使半导体衬底SB的主表面经历净化处理。随后，如图13中所示，在半导体衬底SB的整个主表面上，即在半导体衬底SB的主表面(表面)上，以及控制栅CLG的表面(顶表面和侧表面)上，形成用于存储器晶体管的栅绝缘膜的绝缘膜MZ，且绝缘膜ZF形成在绝缘膜MZ上。结果，绝缘膜MZ以及绝缘膜MZ上的绝缘膜ZF的层叠膜以覆盖控制栅CLG的方式形成在半导体衬底SB上。
绝缘膜MZ是用于存储器晶体管的栅绝缘膜的绝缘膜，且为在其内部具有电荷积累层(电荷积累部)的绝缘膜。绝缘膜MZ由具有绝缘膜MZ1，绝缘膜MZ1上形成的绝缘膜MZ2以及绝缘膜MZ2上形成的绝缘膜MZ3的层叠膜(层叠绝缘膜)形成。绝缘膜ZF由绝缘膜ZF1，绝缘膜ZF1上形成的绝缘膜ZF2的层叠膜形成。因此，绝缘膜MZ形成步骤以及绝缘膜ZF形成步骤的执行对应于绝缘膜MZ1形成步骤，绝缘膜MZ2形成步骤，绝缘膜MZ3形成步骤，绝缘膜ZF1形成步骤以及绝缘膜ZF2形成步骤的执行。这里，绝缘膜MZ1，绝缘膜MZ3以及绝缘膜ZF2各由氧化硅膜(氧化膜)形成。绝缘膜MZ2以及绝缘膜ZF1各由氮化硅膜(氮化膜)形成。
例如以如下方式执行绝缘膜MZ或ZF形成步骤。
首先，通过热氧化方法形成由氧化硅膜形成的绝缘膜MZ1；随后，在绝缘膜MZ1上，通过CVD方法沉积由氮化硅膜形成的绝缘膜MZ2；且进一步在绝缘膜MZ2上通过CVD方法或热氧化方法或上述两者形成由氧化硅膜形成的绝缘膜MZ3。随后，在绝缘膜MZ3上通过CVD方法沉积由氮化硅膜形成的绝缘膜ZF1；且进一步在绝缘膜ZF1上，通过CVD方法或热氧化方法或上述两者形成由氧化硅膜形成的绝缘膜ZF2。以此方式，绝缘膜MZ1(氧化硅膜)，绝缘膜MZ1上的绝缘膜MZ2(氮化硅膜)，绝缘膜MZ2上的绝缘膜MZ3(氧化硅膜)，绝缘膜MZ3上的绝缘膜ZF1(氮化硅膜)以及绝缘膜ZF1上的绝缘膜ZF2(氧化硅膜)的层叠膜以覆盖控制栅CLG的方式形成在半导体衬底SB上。即，绝缘膜MZ(绝缘膜MZ1,MZ2和MZ3)以及绝缘膜MZ上的绝缘膜ZF(绝缘膜ZF1和ZF2)的层叠膜以覆盖控制栅CLG的方式形成在半导体衬底SB上。
换言之，在图13的步骤中，绝缘膜MZ以覆盖控制栅CLG的方式形成在半导体衬底SB上。随后，在绝缘膜MZ上，形成绝缘膜ZF2。而且，绝缘膜ZF2形成在绝缘膜ZF1上。
绝缘膜MZ1的厚度例如可设定为约3至10nm。绝缘膜MZ2的厚度例如可设定为约4至12nm。绝缘膜MZ3的厚度例如可设定为约5至15nm。而绝缘膜ZF1的厚度例如可设定为约3至10nm。绝缘膜ZF2的厚度例如可设定为约3至10nm。当绝缘膜ZF1的厚度设定为约3至10nm，且绝缘膜ZF2的厚度设定为约3至10nm时，绝缘膜ZF的厚度变成约6至20nm。
随后，如图14中所示，各向异性蚀刻(回蚀)绝缘膜ZF2，由此暴露绝缘膜ZF1且经由绝缘膜MZ和绝缘膜ZF1保留控制栅CLG的侧表面上的绝缘膜ZF2。即，各向异性蚀刻(回蚀)绝缘膜ZF2，使得经由绝缘膜MZ和绝缘膜ZF1以侧壁间隔物(侧壁绝缘膜)的形状在控制栅CLG的侧表面上选择性地保留绝缘膜MZ2，且去除绝缘膜ZF2的其他部分，由此暴露绝缘膜ZF1。这个蚀刻步骤(回蚀步骤)将在以下被称为“图14的蚀刻步骤”。
在图14的蚀刻步骤中，利用各向异性干法蚀刻，在其中绝缘膜ZF1比绝缘膜ZF2较小可能被蚀刻的条件下蚀刻(各向异性蚀刻)绝缘膜ZF2。即，在图14的蚀刻步骤中，在其中绝缘膜ZF1的蚀刻速率低于绝缘膜ZF2的蚀刻速率的条件下蚀刻(各向异性蚀刻)绝缘膜ZF2。为此，在图14的蚀刻步骤中，绝缘膜ZF1可用作蚀刻停止层。
随后，如图15中所示，蚀刻绝缘膜ZF1。本蚀刻步骤将在以下被称为“图15的蚀刻步骤”。在图15的蚀刻步骤中，各向同性蚀刻绝缘膜ZF2。结果，暴露了绝缘膜MZ且绝缘膜ZF1和绝缘膜ZF2经由绝缘膜MZ保留在控制栅CLG的侧表面上。在此步骤中，通过各向同性蚀刻去除以沿着半导体衬底SB的主表面的方式延伸的绝缘膜ZF1的部分。
在图15的蚀刻步骤中，利用各向同性蚀刻(干法蚀刻或湿法蚀刻)，在其中绝缘膜ZF2和MG3比绝缘膜ZF1较少可能被蚀刻的条件下蚀刻(各向同性蚀刻)绝缘膜ZF1。即，在图15的蚀刻步骤中，在其中绝缘膜ZF2和MG3的蚀刻速率低于绝缘膜ZF1的蚀刻速率的条件下蚀刻(各向同性蚀刻)绝缘膜ZF1。为此，在图15的蚀刻步骤中，绝缘膜ZF2可用作掩模(蚀刻掩模)，且绝缘膜MZ3可用作蚀刻停止层。在图15的蚀刻步骤中，优选采用湿法蚀刻。但是，当绝缘膜ZF1是氮化硅膜，且绝缘膜ZF2和MG3各为氧化硅膜时，磷酸等可用作蚀刻剂。
执行图15的蚀刻步骤。结果，未蚀刻绝缘膜MZ(MZ3)和绝缘膜ZF2之间插入的绝缘膜ZF1的部分，并被保留。但是，除其插入绝缘膜MZ(MZ3)和绝缘膜ZF2之间的部分之外的绝缘膜ZF1的部分被蚀刻并被去除。而且，在图15的蚀刻步骤中，执行各向同性蚀刻。结果，绝缘膜ZF1被侧蚀刻。因此，位于绝缘膜ZF2的下端面ZF2a下的绝缘膜ZF1的部分也被蚀刻(侧蚀刻)并被去除。而且，继续绝缘膜ZF1的侧蚀刻，使得以沿着半导体衬底SB的主表面的方式在水平方向上(平行于半导体衬底SB的主表面的方向)延伸的绝缘膜ZF1的部分被蚀刻并被去除。
因此，在图15的蚀刻步骤完成时的阶段，绝缘膜ZF1的下端面ZF1a以及绝缘膜ZF2的下端面ZF2a与以沿着半导体衬底SB的主表面的方式在水平方向上(平行于半导体衬底SB的主表面的方向)延伸的绝缘膜MZ的顶表面(绝缘膜MZ3的顶表面)的部分隔离。即，在图15的蚀刻步骤完成时的阶段，在高度方向上，间隙(空间)存在于绝缘膜ZF1和ZF2的下端面ZF1a和ZF2a以及绝缘膜MZ之间。在后续图16的步骤中，形成硅膜PS2，使得硅膜PS2也被填入间隙。
随后，如图16中所示，在半导体衬底SB的主表面(整个主表面)上，即在绝缘膜MZ和绝缘膜ZF上，以覆盖控制栅CLG的方式形成(沉积)作为用于形成存储器栅电极MG的导电膜的硅膜PS2。
硅膜PS2由多晶体硅膜形成，且可利用CVD方法等形成。硅膜PS2的膜厚(沉积膜厚)例如可设定为约30至100nm。硅膜PS2的沉积膜厚根据后续形成的存储器栅电极MG的栅长度的设计值进行设定。以下也是可能的：在沉积期间，硅膜PS2形成为非晶硅膜；随后，通过后续热处理，由非晶硅膜形成的硅膜PS2变成由多晶体硅膜形成的硅膜PS2。当形成硅膜PS2时，高度方向上的绝缘膜ZF1和ZF2的下端面ZF1a和ZF2a以及绝缘膜MZ(MZ3)之间的间隙(空间)由硅膜PS2填充。为此，当在下述图17的步骤中形成存储器栅电极MG时，存储器栅电极MG的一部分存在于绝缘膜ZF1和ZF2的下端面ZF1a和ZF2a之下。
硅膜PS2通过沉积之后的离子注入掺杂n型杂质，或通过沉积气体在沉积期间掺杂n型杂质，且由此可形成为低电阻率掺杂多晶硅膜。
随后，如图17中所示，通过各向异性蚀刻技术，回蚀硅膜PS2。该蚀刻步骤(回蚀步骤)将在下文被称为“图17的蚀刻步骤”。
在图17的蚀刻步骤中，硅膜PS2被各向异性蚀刻(回蚀)达硅膜PS2的沉积膜厚。结果，硅膜PS2经由绝缘膜MZ和ZF以侧壁间隔物形状保留在控制栅CLG侧表面上，且其他区域中的硅膜PS2的部分被去除。结果，如图17中所示，在控制栅CLG的两个侧表面的一个侧表面上，经由绝缘膜MZ和绝缘膜ZF形成存储器栅电极MG，且在其另侧表面上，经由绝缘膜MZ和绝缘膜ZF形成硅间隔物SP。存储器栅电极MG由经由绝缘膜MZ和ZF以侧壁间隔物形状保留在控制栅CLG的一个侧表面上的硅膜PS2形成。硅间隔物SP由经由绝缘膜MZ和ZF以侧壁间隔物形状保留在控制栅CLG的一个侧表面上的硅膜PS2形成。存储器栅电极MG以经由绝缘膜MZ和ZF而相邻于控制栅CLG的方式形成在绝缘膜MZ上。硅间隔物SP也可被认为是由导体形成的侧壁间隔物，即导体间隔物。存储器栅电极MG和硅间隔物SP形成在控制栅CLG的彼此相反的侧表面上，且具有以控制栅电极CG插入其间的近似对称的结构。在图17的蚀刻步骤中，利用各向异性干法蚀刻，在其中绝缘膜MZ3比硅膜PS2较少可能被蚀刻的蚀刻条件下蚀刻硅膜PS2。因此，在图17的蚀刻步骤中，绝缘膜MZ3可用作蚀刻停止层。
在图17的蚀刻步骤完成时的阶段，暴露未被存储器栅电极MG和硅间隔物SP覆盖的区域中的绝缘膜MZ的部分。绝缘膜MZ插入存储器栅电极MG和半导体衬底SB(p型阱PW)之间，以及存储器栅电极MG和控制栅CLG之间。而绝缘膜ZF也插入存储器栅电极MG和控制栅CLG之间，但是绝缘膜ZF未插入存储器栅电极MG和半导体衬底SB(p型阱PW)之间。存储器栅电极MG之下的绝缘膜MZ的部分用作存储器晶体管的栅绝缘膜。当硅膜PS2在图16的步骤中形成时，调节硅膜PS2的沉积膜厚。结果，可调节存储器栅长度(存储器栅电极MG的栅长度)。
而且，在图15的蚀刻步骤完成时的阶段，绝缘膜ZF1的上端面ZF1b可低于绝缘膜ZF2的上端面ZF2b(参见图15)。这里，绝缘膜ZF1的上端面ZF1b是绝缘膜ZF1的与下端面ZF1a相反的端面(端部)。绝缘膜ZF2的上端面ZF2b是绝缘膜ZF2的与下端面ZF2a相反的端面(端部)。在这种情况下，当形成硅膜PS时，由绝缘膜ZF1的上端面ZF1b，绝缘膜MZ的侧表面以及绝缘膜ZF2的侧表面围绕的间隙由硅膜PS填充(参见图16)。在这种情况下，当在图17的蚀刻步骤中回蚀硅膜PS时，希望回蚀多晶硅膜PS以便防止硅膜PS遗留在绝缘膜ZF2的上端面ZF2b上。结果，变得能以更好的精度执行后续步骤。而且，变得能以更好的精度防止后续步骤中产生的不需要的蚀刻残留物。
随后，利用光刻技术，覆盖存储器栅电极MG且暴露硅间隔物SP的光刻胶图案(未示出)形成在半导体衬底SB上。随后，通过利用光刻胶图案作为蚀刻掩模的干法蚀刻，去除硅间隔物SP。随后，去除光刻胶图案。结果，如图18中所示，去除了硅间隔物SP。但是，存储器栅电极MG已经被光刻胶图案覆盖，且因此被保留未被蚀刻。
随后，如图19中所示，通过蚀刻(例如湿法蚀刻)去除未被存储器栅电极MG覆盖而暴露的绝缘膜ZF和MZ的部分。该蚀刻步骤将在下文被称为“图19的蚀刻步骤”。在图19的蚀刻步骤中，位于存储器栅电极MG和控制栅CLG之间的绝缘膜ZF的部分未被去除，且被保留，且其他区域中的绝缘膜ZF的部分被去除。而且，在图19的蚀刻步骤中，位于存储器栅电极MG之下以及存储器栅电极MG和控制栅CLG之间的绝缘膜MZ的部分未被去除并被保留，且其他区域中的绝缘膜MZ的部分被去除。而且从图19中所示，绝缘膜MZ连续延伸横跨存储器栅电极MG和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG和控制栅CLG之间的区域的两个区域。而绝缘膜ZF未插入存储器栅电极MG和半导体衬底SB(p型阱PW)之间。但是，不仅绝缘膜MZ而且绝缘膜ZF也插入存储器栅电极MG和控制栅CLG之间。因此，绝缘膜MZ和绝缘膜ZF的层叠结构(层叠膜)插入存储器栅电极MG和控制栅CLG之间。
随后，如图20中所示，利用离子注入方法等形成n-型半导体区(杂质扩散层)EX1和EX2。诸如砷(As)或磷(P)的n型杂质利用控制栅CLG和存储器栅电极MG作为掩模(离子注入抑制掩模)离子注入半导体衬底SB(p型阱PW)。结果，可形成n-型半导体区EX1和EX2。
在此步骤处，以与存储器栅电极MG的侧表面(存储器栅电极MG的、与经由绝缘膜MZ和ZF相邻于控制栅CLG的侧相反的侧表面)自对准地形成n-型半导体区EX1。而以与控制栅CLG的侧表面(控制栅CLG的、与经由绝缘膜MZ和ZF相邻于存储器栅电极MG的侧相反的侧表面)自对准地形成n-型半导体区EX2。n-型半导体区EX1和n-型半导体区EX2可用作存储器单元的源/漏区(源或漏区)的一部分。n-型半导体区EX1和n-型半导体区EX2可通过同一离子注入步骤形成，但是也可通过不同离子注入步骤形成。
随后，如图21中所示，由绝缘膜(氧化硅膜或氮化硅膜或其层叠膜)形成的侧壁间隔物(侧壁或侧壁绝缘膜)SW形成在控制栅CLG和存储器栅电极MG的侧表面处(控制栅CLG和存储器栅电极MG的、与经由绝缘膜MZ和ZF彼此相邻的侧相反的侧表面)。
例如可以如下方式执行侧壁间隔物SW形成步骤。即，在半导体衬底SB的整个主表面上，利用CVD方法等沉积形成绝缘膜的侧壁间隔物SW。形成绝缘膜的侧壁间隔物SW例如由氧化硅膜或氮化硅膜或其层叠膜形成。随后，各向异性蚀刻(回蚀)形成绝缘膜的侧壁间隔物SW。结果，绝缘膜(形成绝缘膜的侧壁间隔物SW)选择性地保留在控制栅CLG和存储器栅电极MG的侧表面上(控制栅CLG和存储器栅电极MG的、与经由绝缘膜MZ和ZF彼此相邻的侧相反的侧表面)，由此形成侧壁间隔物SW。侧壁间隔物SW形成在控制栅CLG的、与控制栅CLG的经由绝缘膜MZ和ZF相邻于存储器栅电极MG的侧表面相反的两个侧表面的侧表面上，以及存储器栅电极MG的、与存储器栅电极MG的经由绝缘膜MZ和ZF相邻于控制栅CLG的侧表面相反的两个侧表面的侧表面上。
随后，如图22中所示，利用离子注入方法等形成n+型半导体区(杂质扩散层)SD1和SD2。诸如砷(As)或磷(P)的n型杂质利用控制栅CLG，存储器栅电极MG以及侧壁间隔物SW作为掩模(离子注入抑制掩模)离子注入半导体衬底SB(p型阱PW)。结果，可形成n+型半导体区SD1和SD2。
在此步骤处，以与存储器栅电极MG的侧表面上的侧壁间隔物SW自对准地形成n+型半导体区SD1。而以与控制栅CLG的侧表面上形成的侧壁间隔物SW自对准地形成n+型半导体区SD2。这致使LDD结构的形成。n+型半导体区SD1和n+型半导体区SD2可通过同一离子注入步骤形成，但是也可通过不同离子注入步骤形成。
以此方式，n-型半导体区EX1以及n+型半导体区SD1具有比形成用作存储器晶体管的源区的n型半导体区MS更高的杂质浓度。n-型半导体区EX2以及n+型半导体区SD2具有比形成用作控制晶体管的漏区的n型半导体区MD更高的杂质浓度。
随后，执行活化退火，其为用于活化半导体区等(用于源和漏的n-型半导体区EX1和EX2以及n+型半导体区SD1和SD2)中掺杂的杂质的热处理。
以此方式，形成了非易失性存储器的存储器单元MC。
随后，形成金属硅化物层SL。金属硅化物层SL可通过执行所谓的硅化：自对准硅化物工艺形成。具体地，可以下述方式形成金属硅化物层SL。
即，首先，在包括n+型半导体区SD1和SD2的顶表面上的半导体衬底SB的整个主表面上，以覆盖控制栅CLG，存储器栅电极MG以及侧壁间隔物SW的方式形成用于形成金属硅化物层SL的金属膜。金属膜例如由钴(Co)膜，镍(Ni)膜或镍铂合金膜形成，且可利用溅射方法等形成。随后，半导体衬底SB经历热处理。结果，使n+型半导体区SD1和SD2以及存储器栅电极MG的各上层部(表面层部)与用于形成金属硅化物层SL的金属膜反应。结果，如图23中所示，金属硅化物层SL形成在n+型半导体区SD1和SD2以及存储器栅电极MG的各顶部处。随后，通过湿法蚀刻等去除金属膜的未反应部分。图23示出此阶段的截面图。而且，在去除金属膜的未反应部分之后，可进一步执行热处理。金属硅化物层SL由硅化钴层，硅化镍层或铂掺杂硅化镍层等形成。在图23的情况下，盖层绝缘膜CP形成在控制栅电极CG上。因此，金属硅化物层SL未形成在控制栅电极CG的顶部处。但是，作为另一形式，当盖层绝缘膜CP未形成在控制栅电极CG上时，金属硅化物层SL也可形成在控制栅电极CG的顶部处。
随后，如图24中所示，层间绝缘膜IL1作为绝缘膜以覆盖控制栅CLG，存储器栅电极MG以及侧壁间隔物SW的方式形成(沉积)在半导体衬底SB的整个主表面上。
层间绝缘膜IL1由氧化硅膜的单层膜，氮化硅膜以及氮化硅膜上形成的比氮化硅膜厚的氧化硅膜的层叠膜等形成，且例如可利用CVD方法形成。在层间绝缘膜IL1的形成之后，如果需要，则可利用CMP(化学机械抛光)方法等平坦化层间绝缘膜IL1的顶表面。
随后，借助光刻方法，利用形成在层间绝缘膜IL1上的光刻胶图案(未示出)作为蚀刻掩模干法蚀刻层间绝缘膜IL1。结果，接触孔形成在层间绝缘膜IL1中。随后，由钨(W)等形成的导电插塞PG形成在接触孔中。例如，在包括接触孔内部的层间绝缘膜IL1上，顺序形成阻挡导体膜以及钨膜。随后，通过CMP方法，回蚀方法等去除接触孔外部的主导体膜和阻挡导体膜的不需要的部分。结果，可形成插塞PG。插塞PG形成在n+型半导体区SD1和SD2，控制栅电极CG以及存储器栅电极MG等的顶部处，且与之电耦合。
随后，如图25中所示，在包括其中嵌入插塞PG的绝缘膜IL1上，形成绝缘膜IL2。随后，布线沟槽形成在绝缘膜IL2的预定区域中。随后，布线M1利用单镶嵌技术嵌入布线沟槽中。布线M1例如是包括铜作为主要成分的铜线(嵌入铜布线)。布线M1经由插塞PG与n+型半导体区SD1和SD2，控制栅电极CG以及存储器栅电极MG电耦合。
随后，通过双镶嵌方法等，形成第二以及更多层布线。但是，这里没有示出它们且未进行说明。而且，布线M1以及上层布线不限于镶嵌布线，且也可通过图案化用于布线的导体膜形成。例如，布线可以是钨线，铝线等。
以至此说明的方式，制造本实施例的半导体器件。
<有关研究例>
将参考附图说明本发明人研究的研究例。
图26是本发明人研究的第一研究例的半导体器件的基本部分截面图，且对应于图2。
图26中所示的第一研究例的半导体器件是具有非易失性存储器的存储器单元的半导体器件，且在以下要点方面不同于图1和2的本实施例的半导体器件。
即，图26中所示的第一研究例的半导体器件不具有等效于绝缘膜ZF的绝缘膜。因此，在图26中所示的第一研究例的半导体器件中，在对应于存储器栅电极MG的存储器栅电极MG101和控制栅CLG之间插入绝缘膜MZ，但未插入绝缘膜ZF。
绝缘膜MZ由绝缘膜MZ1,MZ2和MZ3的层叠膜形成；且绝缘膜MZ延伸横跨存储器栅电极MG101和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG101和控制栅CLG之间的区域的两个区域。在这些要点中，图26中所示的第一研究例的半导体器件与图1和2的本实施例的半导体器件相同。
在图26中所示的第一研究例的半导体器件的情况下，在控制栅电极CG和存储器栅电极MG101之间不存在绝缘膜ZF，且仅插入绝缘膜MZ。在这种情况下，为了增加控制栅电极CG和存储器栅电极MG101之间的击穿电压，插入控制栅电极CG和存储器栅电极MG101之间的绝缘膜MZ的厚度T102增加。这还必然地导致插入半导体衬底SB和存储器栅电极MG101之间的绝缘膜MZ的厚度T101的增加，这影响了非易失性存储器的操作。即，鉴于非易失性存储器的操作，插入半导体衬底SB和存储器栅电极MG101之间的绝缘膜MZ的厚度T101被设定为最佳厚度。这也必然地规定了插入控制栅电极CG和存储器栅电极MG101之间的绝缘膜MZ的厚度T102。为此，难以增加插入控制栅电极CG和存储器栅电极MG101之间的绝缘膜MZ的厚度T102，以便增加控制栅电极CG和存储器栅电极MG101之间的击穿电压。
为此，在图26中所示的第一研究例的半导体器件的情况下，难以增加控制栅电极CG和存储器栅电极MG101之间的击穿电压。
而且，在图26中所示的第一研究例的半导体器件中，控制栅电极CG和存储器栅电极MG101之间的绝缘膜MZ的厚度T102不厚。因此，当FN方法用于擦除方法时，空穴倾向于从存储器栅电极MG101注入控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ(MZ2)中。顺便提及，借助FN擦除方法，正的高电压施加于存储器栅电极(MG,MG101或MG201)，比其更低的电压施加至p型阱PW以及控制栅电极CG(参见图4)。在图26中，下侧放大图示意性示出其中空穴(HL1)从存储器栅电极MG101注入通过箭头YG1的路径进入控制栅电极CG和存储器栅电极MG101之间插入的绝缘膜MZ(MZ2)的方式。顺便提及，主观地，空穴(HL2)从存储器栅电极MG101通过箭头YG2的路径进入绝缘膜MZ(MZ2)。
空穴(HL1)注入控制栅电极CG和存储器栅电极MG101之间插入的绝缘膜MZ(MZ2)。这会使存储器晶体管的阈值电压不稳定，且会降低保留特性(电荷保留特性)。这是因为如下事实：当空穴(HL1)注入控制栅电极CG和存储器栅电极MG101之间插入的绝缘膜MZ(MZ2)中，空穴(HL1)随时间在绝缘膜MZ中向下移动，且与绝缘膜MZ中的电子(被注入用于写入的电子)再复合；这会引发存储器晶体管的阈值电压的波动。为此，希望尽可能避免空穴(HL1)从存储器栅电极MG101通过箭头YG1的路径注入绝缘膜MZ(MZ2)。
图27是本发明人研究的第二研究例的半导体器件的基本部分截面图，且对应于图26。
图27中所示的第二研究例的半导体器件是具有非易失性存储器的存储器单元的半导体器件，且在以下要点不同于图26的第一研究例的半导体器件。
即，在图27中所示的第二研究例的半导体器件中，在对应于存储器栅电极MG101的存储器栅电极MG201和控制栅CLG之间插入绝缘膜MZ和绝缘膜ZF201。绝缘膜ZF201例如由氮化硅膜形成。在存储器栅电极MG201和控制栅CLG之间，插入绝缘膜MZ和绝缘膜ZF201的层叠结构(层叠膜)。绝缘膜MZ相邻于控制栅CLG，且绝缘膜ZF201相邻于存储器栅电极MG201。而且，绝缘膜ZF201由单层绝缘膜形成。绝缘膜ZF201的下端面ZF201a与绝缘膜MZ(MZ3)的顶表面接触。因此，存储器栅电极MG201未插入绝缘膜ZF201的下端面ZF201a和绝缘膜MZ之间。
绝缘膜MZ由绝缘膜MZ1,MZ2和MZ3的层叠膜形成；且绝缘膜MZ延伸横跨存储器栅电极MG201和半导体衬底SB(p型阱PW)之间的区域以及存储器栅电极MG201和控制栅CLG之间的区域的两个区域。在这些要点中，图27中所示的第二研究例的半导体器件与图26中所示的第一研究例的半导体器件相同。
为了制造图27中所示的第二研究例的半导体器件，例如可利用以下方法。即，在获得图12的结构之后，在半导体衬底SB的主表面上，以及控制栅CLG的表面(顶表面和侧表面)上，形成绝缘膜MZ1(氧化硅膜)，绝缘膜MZ2(氮化硅膜)，绝缘膜MZ3(氧化硅膜)以及绝缘膜ZF201(氮化硅膜)的层叠膜。随后，各向异性蚀刻(回蚀)绝缘膜ZF201。结果，绝缘膜ZF201经由绝缘膜MZ和绝缘膜ZF201选择性地保留在控制栅CLG的侧表面上，且去除绝缘膜ZF201的其他部分。随后，在半导体衬底SB的主表面上，即在绝缘膜MZ和绝缘膜ZF201上，等效于硅膜PS2的硅膜以覆盖控制栅CLG的方式形成。随后，回蚀硅膜。结果，可形成存储器栅电极MG201。
在图27中所示的第二研究例的半导体器件中，绝缘膜ZF201插入控制栅CLG和存储器栅电极MG201之间，但未形成在存储器栅电极MG201之下。为此，即使在控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜ZF201的厚度增加时，存储器栅电极MG201和半导体衬底SB之间插入的绝缘膜(这里，绝缘膜MZ)的厚度也未受影响。
为此，对于图27中所示的第二研究例的半导体器件来说，可增加控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ和绝缘膜ZF201的总厚度T202。具体地，控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ和绝缘膜ZF201的总厚度T202可设定为大于半导体衬底SB和存储器栅电极MG201之间插入的绝缘膜MZ的厚度T201(T202>T201)。结果，对于半导体衬底SB和存储器栅电极MG201之间插入的绝缘膜MZ的厚度T201来说，在确保非易失性存储器的操作的最佳厚度的同时，也会增加控制栅电极CG和存储器栅电极MG201之间的绝缘膜MZ和ZF201的总厚度T202。这可提高控制栅电极CG和存储器栅电极MG201之间的击穿电压。
而且，控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜(这里，绝缘膜MZ和绝缘膜ZF201)的厚度的增加致使在FN方法的擦除操作期间将施加至控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜的电场的降低。这就抑制了其中空穴注入控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ(MZ2)的现象。为此，在图27的第二研究例中，绝缘膜ZF201的提供致使控制栅电极CG和存储器栅电极MG201之间的绝缘膜MZ和ZF201的总厚度T202增加。这可抑制其中在FN方法的擦除操作期间空穴注入控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ(MZ2)的现象的出现。结果，当FN方法用于擦除方法时，能获得提高保留特性的效果。
但是，本发明人的研究表示如下：在图27中所示的第二研究例的半导体器件中，不仅绝缘膜MZ而且绝缘膜ZF201也插入存储器栅电极MG201和控制栅CLG之间。结果，导致以下问题。
即，控制栅电极CG的施加电压控制控制晶体管的沟道区(直接位于控制栅电极CG之下的衬底区)中的反型层。存储器栅电极MG201的施加电压控制存储器晶体管的沟道区(直接位于存储器栅电极MG201之下的衬底区)中的反型层。但是，直接位于存储器栅电极MG201和控制栅电极CG之间的区域之下的衬底区(对应于图27的放大图中所示的衬底区RG201)不太可能施加有电场，使得难以控制反型层。其中难以控制反型层的衬底区RG201的栅长度方向(沟道长度方向)上的尺寸T203大致等于控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ和绝缘膜ZF201的总厚度T202(T202＝T203)。另一方面，在图26的第一研究例的情况下，直接位于存储器栅电极MG101和控制栅电极CG之间的区域之下的衬底区(对应于图26的放大图中所示的衬底区RG101)不太可能施加有电场，且难以控制反型层。其中难以控制反型层的衬底区RG101的栅长度方向(沟道长度方向)上的尺寸T103大致等于控制栅电极CG和存储器栅电极MG101之间插入的绝缘膜MZ的厚度T102(T102＝T103)。
为此，对于图27中所示的第二研究例的半导体器件来说，绝缘膜ZF201的提供致使控制栅电极CG和存储器栅电极MG201之间插入的绝缘膜MZ和绝缘膜ZF201的总厚度T202增加。这致使衬底区RG201的更大的尺寸T203。即，其中在第二研究例的情况下难以控制反型层的衬底区RG201的尺寸T203(图27)大于其中在第一研究例的情况下难以控制反型层的衬底区RG101的尺寸T103(图26)达绝缘膜ZF201的厚度。
衬底区RG201的尺寸T203的增加会导致读取操作期间的选择存储器的源(MS)和漏(MD)之间的电阻的增大。这会导致流过选择存储器单元的读取电流(在半导体区MS和半导体区MD之间流动的电流)降低。这会降低具有非易失性存储器的半导体器件的性能。例如，读取电流的降低会降低读取速度。而且，读取电流的降低要求增加用于擦除的注入的空穴量。这会降低擦除速度。或者，用于读取操作的源(MS)和漏(MD)两端的电压可能会增加以增加读取电流。但是这会造成用于读取的功耗的增加。
<有关主要特征和效果>
本实施例的半导体器件是具有非易失性存储器的半导体器件。
本实施例的半导体器件具有半导体衬底SB，经由绝缘膜GF(第一栅绝缘膜)形成在半导体衬底SB上的控制栅电极CG(第一栅电极)以及经由具有电荷积累部的绝缘膜MZ(第二栅绝缘膜)形成在半导体衬底SB上的存储器栅电极MG(第二栅电极)。绝缘膜MZ横跨半导体衬底SB和存储器栅电极MG之间以及控制栅电极CG和存储器栅电极MG之间地形成。本实施例的半导体器件还具有形成在控制栅电极CG和存储器栅电极MG之间的绝缘膜ZF。绝缘膜ZF形成在控制栅电极CG和存储器栅电极MG之间中的绝缘膜MZ和存储器栅电极MG之间。控制栅电极CG和存储器栅电极MG经由绝缘膜MZ和绝缘膜ZF彼此相邻。绝缘膜ZF未形成在存储器栅电极MG之下。绝缘膜ZF的下端面ZFa处于比存储器栅电极MG的下表面的下端面高的位置处。存储器栅电极MG的一部分存在于绝缘膜ZF的下端面ZFa之下。
对于本实施例的主要特征之一来说，绝缘膜MZ和绝缘膜ZF插入控制栅电极CG和存储器栅电极MG之间。具有电荷积累部的绝缘膜MZ横跨半导体衬底SB和存储器栅电极MG之间以及控制栅电极CG和存储器栅电极MG之间地形成。绝缘膜ZF形成在控制栅电极CG和存储器栅电极MG之间，而未形成在存储器栅电极MG之下。
在本实施例中，通过提供绝缘膜ZF能增加控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2。这可提高控制栅电极CG和存储器栅电极MG之间的击穿电压。
即，绝缘膜ZF插入控制栅电极CG(CLG)和存储器栅电极MG之间，但未形成在存储器栅电极MG之下。为此，即使在控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜ZF的厚度增加时，也不会影响存储器栅电极MG和半导体衬底SB之间插入的绝缘膜(这里，绝缘膜MZ)的厚度。即，控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜ZF的厚度可独立于存储器栅电极MG和半导体衬底SB之间插入的绝缘膜MZ的厚度而进行控制。因此，在本实施例中，可增大控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2。具体地，控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2可设定为大于半导体衬底SB和存储器栅电极MG之间插入的绝缘膜MZ的厚度T1(T2>T1)。结果，对于半导体衬底SB和存储器栅电极MG之间插入的绝缘膜MZ的厚度T1来说，在确保用于非易失性存储器的操作的最佳厚度的同时，也能增加控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2。这可提高控制栅电极CG和存储器栅电极MG之间的击穿电压。因此能提高具有非易失性存储器的半导体器件的可靠性。
而且，在控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜(这里，绝缘膜MZ和绝缘膜ZF)的厚度的增加会导致在FN方法的擦除操作期间施加至控制栅电极CG和存储器栅电极MG之间插入的绝缘膜的电场的降低。这会抑制其中空穴注入控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ(MZ2)的现象。即，这可抑制其中空穴从存储器栅电极MG通过图26的箭头YG1的路径注入绝缘膜MZ(MZ2)的现象。为此，在本实施例中，绝缘膜ZF的提供致使控制栅电极CG(CLG)和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2的增加。这可抑制其中空穴在FN方法的擦除操作期间注入控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ(MZ2)的现象的发生。结果，当FN方法用于擦除方法时，能获得提高保持特性的效果。因此能提高具有非易失性存储器的半导体器件的可靠性。
换言之，在本实施例中，通过提供绝缘膜ZF，能提高控制栅电极CG和存储器栅电极MG之间的击穿电压。这种效果可不依赖于擦除方法而获得。而且，当FN方法用于擦除方法时，绝缘膜ZF的提供也可提供提高保持特性的效果。
对于本实施例的另一主要特征来说，绝缘膜ZF的下端面ZFa处于比存储器栅电极MG的下表面MG1的下端面更高的位置处，且存储器栅电极MG的一部分位于绝缘膜ZF的下端面ZFa之下。
当控制栅电极CG施加有等于或大于阈值电压的电压时，反型层形成在控制晶体管的沟道区(直接位于控制栅电极CG之下的衬底区)中。当存储器栅电极MG施加有等于或高于阈值电压的电压时，反型层形成在存储器晶体管的沟道区中(直接位于存储器栅电极MG之下的衬底区)。当控制栅电极CG施加有低于阈值电压的电压时，反型层未形成在控制晶体管的沟道区中(直接位于控制栅电极CG之下的衬底区)。当存储器栅电极MG施加有低于阈值电压的电压时，反型层未形成在存储器晶体管的沟道区(直接位于存储器栅电极MG之下的衬底区)中。即，控制栅电极CG的施加的电压对控制晶体管的沟道区(直接位于控制栅电极CG之下的衬底区)中的反型层进行控制。存储器栅电极MG的施加的电压控制存储器晶体管的沟道区(直接位于存储器栅电极MG之下的衬底区)中的反型层。但是，直接位于存储器栅电极MG和控制栅电极CG之间的区域之下的衬底区(对应于图2的放大图中所示的衬底区RG)不太可能通过存储器栅电极MG或控制栅电极CG施加有电场，使得其中的反型层难以控制。其中反型层难以控制的衬底区RG的栅长度方向上(沟道长度方向)的尺寸T3大致等于控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ的厚度T4(T3＝T4)。
即，在本实施例中，存储器栅电极MG也存在于绝缘膜ZF的下端面ZFa之下。因此，绝缘膜ZF下的衬底区也可通过存储器栅电极MG施加有电场。换言之，绝缘膜ZF之下的衬底区也为存储器栅电极MG之下的衬底区。为此，存储器栅电极MG的施加电压倾向于控制反型层。为此，在本实施例中，绝缘膜ZF的提供致使控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ和绝缘膜ZF的总厚度T2的增加。但是，存储器栅电极MG也存在于绝缘膜ZF的下端面ZFa之下。为此，能减小其中反型层难以控制的衬底区RG的尺寸T3。即，对于其中难以控制反型层的各个衬底区RG,RG101和RG201的各尺寸T3,T103和T203来说，在本实施例的情况下(图2)的衬底区RG的尺寸T3小于第二研究例的情况下(图27)的衬底区RG201的尺寸T203达绝缘膜ZF201的厚度，且大致等于第一研究例的情况下(图26)的衬底区RG101的尺寸T103。
在本实施例中，可以减小其中反型层难以控制的衬底区RG(图2)的尺寸T3。为此，可在读取操作时抑制选择存储器单元的源(MS)和漏(MD)之间的电阻。因此，可增加流过选择存储器单元的电流(在半导体区MS和半导体区MD之间流动的电流)。这可提高具有非易失性存储器的半导体器件的性能。例如，读取电流的增大可提高读取速度，借助增大的读取电流，可降低擦除期间注入的空穴量。这可提高擦除速度。而且，即使在读取操作时未增加源(MS)和漏(MD)之间的电压时，可确保读取电流。为此，可抑制读取时的功耗。
因此，在本实施例中，不仅绝缘膜MZ而且绝缘膜ZF也插入控制栅电极CG和存储器栅电极MG之间。结果，与图26的第一研究例相比可提高控制栅电极CG和存储器栅电极MG之间的击穿电压。而且，当FN方法用于擦除方法时，也可获得提高保持特性的效果。随后，在本实施例中，绝缘膜ZF的下端面ZFa设定为高于存储器栅电极MG的下表面MG1，使得存储器栅电极MG也存在于绝缘膜ZF的下端面ZFa之下。结果，在读取操作时与图27的第二研究例相比，选择存储器单元的源(MS)和漏(MD)之间的电阻可设定得更低，且可被抑制而大致等于图26的第一研究例。为此可提高具有非易失性存储器的半导体器件的性能。
换言之，在本实施例中，能解决在图26的第一研究例的情况下遭遇的问题，即控制栅电极CG和存储器栅电极MG之间击穿电压的问题，以及当采用FN擦除方法时的保持特性的问题。此外，能解决图27的第二研究例的情况下遭遇的问题，即，读取操作时选择存储器单元的源(MS)和漏(MD)之间的电阻的问题。因此，在本实施例中，能提高具有非易失性存储器的半导体器件的全面的可靠性和性能。
而且，为了制造本实施例的这种半导体器件，可采用以下方法。
即，如图12中所示，控制栅电极CG(CLG)经由绝缘膜GF(第一栅绝缘膜)形成在半导体衬底SB上。随后，如图13中，绝缘膜MZ以覆盖控制栅CG(CLG)的方式形成在半导体衬底SB上。在绝缘膜MZ上形成绝缘膜ZF1。在绝缘膜ZF1上形成绝缘膜ZF2。顺便提及，绝缘膜MZ是具有电荷积累部的绝缘膜。而且，绝缘膜ZF1和绝缘膜ZF2由相互不同的材料形成。随后，在图14的蚀刻步骤中，各向异性蚀刻绝缘膜ZF2。结果，暴露绝缘膜ZF1且绝缘膜ZF2经由绝缘膜MZ和绝缘膜ZF1保留在控制栅电极CG(CLG)的侧表面上。随后，在图15的蚀刻步骤中，各向同性蚀刻绝缘膜ZF1。结果，暴露绝缘膜MZ，且绝缘膜ZF1和绝缘膜ZF2经由绝缘膜MZ保留在控制栅电极CG(CLG)的侧表面上。随后，如图16中，用于形成存储器栅电极MG的膜(这里，硅膜PS2)形成在绝缘膜MZ上。随后，回蚀该膜(硅膜PS2)。结果，如图17中形成存储器栅电极MG。存储器栅电极MG经由绝缘膜MZ形成在半导体衬底SB上。存储器栅电极MG和控制栅电极CG(CLG)经由绝缘膜MZ，绝缘膜ZF1以及绝缘膜ZF2彼此相邻。在存储器栅电极MG之下未设置绝缘膜ZF1和绝缘膜ZF2。这些步骤可提供其中控制栅电极CG(CLG)和存储器栅电极MG之间存在的绝缘膜ZF1和ZF2的下端面ZF1a和ZF2a处于比存储器栅电极MG的下表面MG1的下端面更高的位置，且存储器栅电极MG的一部分存在于下端面ZF1a和ZF2a之下的结构。
将进一步说明本实施例的其他特征和效果。
绝缘膜ZF由相互不同材料形成的绝缘膜ZF1和绝缘膜ZF2的层叠膜形成。在控制栅电极CG(CLG)和存储器栅电极MG之间，关于绝缘膜ZF1和ZF2，绝缘膜ZF1位于控制栅电极CG(CLG)侧，且绝缘膜ZF2位于存储器栅电极MG侧。绝缘膜ZF由相互不同材料形成的绝缘膜ZF1和绝缘膜ZF2的层叠膜形成。结果，变得能容易并精确地实现其中绝缘膜ZF的下端面ZFa设定得高于存储器栅电极MG的下表面MG1的结构，使得存储器栅电极MG也存在于绝缘膜ZF的下端面ZFa之下。
而且，在图14的蚀刻步骤中，各向异性蚀刻绝缘膜ZF2。在该步骤处，抑制绝缘膜ZF1的蚀刻。而在图15的蚀刻步骤中，各向同性蚀刻绝缘膜ZF1。在该步骤处，需要抑制绝缘膜ZF2的蚀刻。为此，绝缘膜ZF1和绝缘膜ZF2由相互不同的材料形成以便确保绝缘膜ZF1和绝缘膜ZF2之间的蚀刻选择性。
而且，在图15的蚀刻步骤中，各向同性蚀刻绝缘膜ZF1。在该步骤处，也需要抑制绝缘膜MZ3的蚀刻。为此，绝缘膜ZF1和绝缘膜MZ3由相互不同的材料形成以便确保绝缘膜ZF1和绝缘膜MZ3之间的蚀刻选择性。
绝缘膜ZF2和绝缘膜MZ3更优选由相互相同的材料形成。结果，变得能选择性各向同性蚀刻绝缘膜ZF1，同时精确抑制图15的蚀刻步骤中的绝缘膜ZF2和MZ3的蚀刻。
作为对于绝缘膜MZ1,MZ2,MZ3,ZF1和ZF2的各材料的优选组合来说，可列举其中绝缘膜MZ1,MZ3和ZF2各由氧化硅(氧化硅膜)形成，且绝缘膜MZ2和ZF1各由氮化硅(氮化硅膜)形成的情况。在这种情况下，能容易并精确形成适于存储器晶体管的栅绝缘膜的绝缘膜MZ，且能容易并精确实现其中由绝缘膜ZF1和绝缘膜ZF2的层叠膜形成的绝缘膜ZF的下端面ZFa设定得高于存储器栅电极MG的下表面MG1的结构，使得存储器栅电极MG也存在于绝缘膜ZF的下端面ZFa之下。
而且，当绝缘膜ZF的厚度T5太小时，可降低由绝缘膜ZF的提供而造成的效果。而当绝缘膜ZF的厚度T5设定得太大时，会减小存储器栅电极MG的尺寸L1，造成存储器栅电极MG的电阻的增大或存储器单元的尺寸的增大。从这点看，绝缘膜ZF的厚度T5优选为6至20nm。在这种情况下，绝缘膜ZF1的厚度可优选设定为约3至10nm。绝缘膜ZF2的厚度可优选设定为约3至10nm。顺便提及，存储器栅电极MG的尺寸L1是存储器栅电极MG在比绝缘膜ZF的下端面ZFa更高的位置处的尺寸，且在图2中示出。而且，尺寸L1对应于在沿栅长度方向(存储器栅电极MG的栅长度方向)的方向上测量的尺寸。
而绝缘膜ZF的厚度T5优选小于存储器栅电极MG的尺寸L1(即T5<L1)。换言之，存储器栅电极MG的尺寸L1优选大于绝缘膜ZF的厚度T5。换言之，存储器栅电极MG的栅长度的一半以上优选设定为存储器栅电极MG的尺寸L1。这可抑制存储器栅电极MG的电阻。顺便提及，存储器栅电极MG的尺寸L1以及绝缘膜ZF的厚度T5的和大致等于存储器栅电极MG的栅长度。
而且，绝缘膜ZF具有绝缘膜ZF1和绝缘膜ZF2的层叠结构。因此，绝缘膜ZF的下端面ZFa包括绝缘膜ZF1的下端面ZF1a以及绝缘膜ZF2的下端面ZF2a。存储器栅电极MG的一部分存在于下端面ZF1a和ZF2a之下。这里，将说明下端面ZF1a和ZF2a的高度位置。
在高度方向上，绝缘膜ZF2的下端面ZF2a以及绝缘膜MZ的顶表面(沿半导体衬底SB的主表面延伸的绝缘膜MZ的一部分)之间的距离(间隔)L2基本上等于绝缘膜ZF1的厚度T6(L2＝T6)。距离L2等于在图15的蚀刻步骤中去除的绝缘膜ZF1的厚度。为此，在制造的半导体器件中，距离L2基本上等于控制栅CLG和存储器栅电极MG之间存在的绝缘膜ZF1的厚度T6。当绝缘膜ZF2的下端面ZF2a以及绝缘膜MZ的顶表面之间的距离L2太小时，存储器栅电极MG变得不太可能形成在绝缘膜ZF的下端面ZFa之下。太大的距离L2导致抑制其中空穴在FN方法的擦除操作期间注入控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ(MZ2)的现象的发生的效果的降低。从这点看，在高度方向上，绝缘膜ZF2的下端面ZF2a以及绝缘膜MZ的顶表面之间的距离L2优选约为3至10nm。因此，绝缘膜ZF1的厚度T6优选约为3至10nm。
而且，绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1的高度位置(参见图2的下侧的放大图)优选高于存储器栅电极MG的下表面MG1的高度位置。结果，存储器栅电极MG也直接存在于绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1之下。这可精确地降低其中反型层难以控制的衬底区RG的尺寸T3(图2)。为此，能更精确抑制读取操作时选择存储器单元的源(MS)和漏(MD)之间的电阻。
顺便提及，端部ZF1a1是绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1，且也对应于由绝缘膜ZF1的下端面ZF1a以及接触绝缘膜MZ的其侧的绝缘膜ZF1的表面形成的角部。而且，端部ZF1a1也为相邻于绝缘膜MZ的绝缘膜ZF1的下端面ZF1a的位点。
图28是示出本实施例的半导体器件的第一变形例的基本部分截面图。图29是示出本实施例的半导体器件的第二变形例的基本部分截面图。图30是示出本实施例的半导体器件的第三变形例的基本部分截面图。上述附图分别对应于图2。图2的情况，图28的情况(第一变形例)，图29的情况(第二变形例)以及图30的情况(第三变形例)在绝缘膜ZF2的下端面ZF2a的高度位置上彼此相互相同，但是在绝缘膜ZF1的下端面ZF1a的高度位置上彼此不同。
在图2的情况下，绝缘膜ZF1的下端面ZF1a的高度位置大致等于绝缘膜ZF2的下端面ZF2a的高度位置。为此，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置大致等于绝缘膜ZF2的下端面ZF2a的高度位置。
另一方面，在图28的情况下(第一变形例)，绝缘膜ZF1的下端面ZF1a的高度位置高于绝缘膜ZF2的下端面ZF2a的高度位置。而在图29的情况下(第二变形例)，绝缘膜ZF1的下端面ZF1a的高度位置低于绝缘膜ZF2的下端面ZF2a的高度位置。为此，在图28的情况下(第一变形例)，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置高于绝缘膜ZF2的下端面ZF2a的高度位置。而在图29的情况下(第二变形例)，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置低于绝缘膜ZF2的下端面ZF2a的高度位置。
顺便提及，端部ZF1a2是绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2，且也对应于由绝缘膜ZF1的下端面ZF1a以及接触绝缘膜ZF2的其侧的绝缘膜ZF1的表面形成的角部。而且，端部ZF1a2也为相邻于绝缘膜ZF2的绝缘膜ZF1的下端面ZF1a的位点。而且，在绝缘膜ZF1的下端面ZF1a中，端部ZF1a1以及端部ZF1a2是彼此相反的端部(在控制栅电极CG或存储器栅电极MG的栅长度方向上相反)。
为了降低其中反型层难以控制的衬底区RG的尺寸T3(图2)，且抑制读取操作时选择存储器单元的源(MS)和漏(MD)之间的电阻，有效的是存储器栅电极MG不仅存在于绝缘膜ZF2的下端面ZF2a之下，而且也存在于绝缘膜ZF1的下端面ZF1a之下。为此，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置优选设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。以下将说明原因。
即，在其中如图29(第二变形例)中，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置低于绝缘膜ZF2的下端面ZF2a的高度位置的情况下，当在图16的步骤中形成硅膜PS2时，沉积气体变得不太可能直接提供至绝缘膜ZF1的下端面ZF1a之下。因此，硅膜PS2变得不太可能直接形成在绝缘膜ZF1的下端面ZF1a之下。这导致存储器栅电极MG变得不太可能直接形成在绝缘膜ZF1的下端面ZF1a之下。为此，变得难以控制半导体器件的制造步骤。
相反，在其中如图2和28(第一变形例)以及图30(第三变形例)的绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置等于或高于绝缘膜ZF2的下端面ZF2a的高度位置的情况下，当在图16的步骤中形成硅膜PS2时，硅膜PS2变得更可能也直接形成在绝缘膜ZF1的下端面ZF1a之下。结果，变得容易控制半导体器件的制造步骤，且变得能更精确形成直接位于绝缘膜ZF1的下端面ZF1a之下的存储器栅电极MG。为此，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置优选设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。
而且，当绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置太高时，在图15的蚀刻步骤完成时的阶段的绝缘膜ZF1的上端面ZF1b的高度也减少那么多。在图17的蚀刻步骤完成时的阶段，硅膜PS变得更可能保留在绝缘膜ZF2的上端面ZF2b上。如上所述，希望避免硅膜PS的蚀刻残留物遗留在绝缘膜ZF2的上端面ZF2b上。为此，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置优选低于高于绝缘膜ZF2的下端面ZF2a的位置达10nm，更优选低于高于绝缘膜ZF2的下端面ZF2a的位置达5nm，且最优选等于绝缘膜ZF2的下端面ZF2a的位置。即，绝缘膜ZF1的下端面ZF1a的端部ZF1a2的高度位置设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。但是，端部ZF1a2和绝缘膜ZF2的下端面ZF2a之间的高度差优选小于10nm，且更优选小于5nm。最优选地，端部ZF1a2处于与绝缘膜ZF2的下端面ZF2a相同的高度位置。结果，能精确形成直接位于绝缘膜ZF1的下端面ZF1a之下的存储器栅电极MG。此外，变得更容易防止硅膜PS的蚀刻残留物遗留在绝缘膜ZF2的上端面ZF2b上。
而在图30(第三变形例)的情况下，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。但是，绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1的高度位置设定为高于存储器栅电极MG的下表面MG1的高度位置，且低于绝缘膜ZF2的下端面ZF2a的高度位置。即，图30的情况(第三变形例)在绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置设定为等于图2的情况或图28的情况(第一变形例)，且在绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1的高度位置设定为等于图29的情况(第二变形例)。换言之，在图30的情况下(第三变形例)，端部ZF1a1的高度位置低于端部ZF1a2的高度位置。为此，绝缘膜ZF1的下端面ZF1a可相对于与半导体衬底SB的主表面平行的表面倾斜，或可以为弯曲表面，或可以为其他形式。相反，绝缘膜ZF2的下端面ZF2a近似为大致与半导体衬底SB的主表面平行的表面。在图30的这种情况下(第三变形例)，可提供以下优点。
即，为了使直接位于绝缘膜ZF1的下端面ZF1a之下的存储器栅电极MG的形成更精确，有效的是绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。为此，从使直接位于绝缘膜ZF1的下端面ZF1a之下的存储器栅电极MG的形成更精确的观点来看，图2的情况，图28的情况(第一变形例)以及图30的情况(第三变形例)比图29的情况(第二变形例)更有利。
另一方面，从抑制其中空穴在FN方法的擦除操作时注入控制栅电极CG和存储器栅电极MG之间插入的绝缘膜MZ(MZ2)的现象的出现，以及提高保持特性的观点来看，更有利地是将绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1的高度位置设定得更低。即，更有利地是将位于绝缘膜ZF1的下端面ZF1a的端部ZF1a1之下的存储器栅电极MG的部分的高度设定得更低。为此，从这个观点来看，图29的情况(第二变形例)以及图30的情况(第三变形例)比图2的情况以及图28的情况(第一变形例)更有利。
因此，在图30的情况下(第三变形例)，绝缘膜ZF1的下端面ZF1a的绝缘膜ZF2侧的端部ZF1a2的高度位置设定为等于或高于绝缘膜ZF2的下端面ZF2a的高度位置。这可提供其中存储器栅电极MG可直接更精确地形成在绝缘膜ZF1的下端面ZF1a之下的优点。而且，在图30的情况下(第三变形例)，绝缘膜ZF1的下端面ZF1a的绝缘膜MZ侧的端部ZF1a1的高度位置设定得较低(低于绝缘膜ZF2的下端面ZF2a)。这还提供允许保持特性进一步提高的优点。鉴于可同时获得上述优点的事实，图30的情况(第三变形例)比图2的情况，图28的情况(第一变形例)以及图29的情况(第二变形例)更有利。
至此已经借助实施例具体说明了本发明人完成的本发明。但是容易理解的是本发明不限于该实施例，且可在不脱离其主旨的范围内进行各种改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
经由第一栅绝缘膜形成在所述半导体衬底上方的非易失性存储器的存储器单元的第一栅电极；
经由第二栅绝缘膜形成在所述半导体衬底上方的所述非易失性存储器的所述存储器单元的第二栅电极，所述第二栅绝缘膜具有电荷积累部；以及
形成在所述第一栅电极和所述第二栅电极之间的第一绝缘膜，
其中，所述第二栅绝缘膜横跨在所述半导体衬底和所述第二栅电极之间以及所述第一栅电极和所述第二栅电极之间地形成，
其中，在所述第一栅电极和所述第二栅电极之间，所述第一绝缘膜形成在所述第二栅绝缘膜和所述第二栅电极之间，
其中，所述第一栅电极和所述第二栅电极经由所述第二栅绝缘膜和所述第一绝缘膜彼此相邻，
其中，所述第一绝缘膜未形成在所述第二栅电极之下，
其中，所述第一绝缘膜的下端面处于比所述第二栅电极的下表面的位置高的位置处，以及
其中，所述第二栅电极的一部分存在于所述第一绝缘膜的所述下端面之下。
2.根据权利要求1所述的半导体器件，
其中，所述第二栅绝缘膜包括层叠膜，所述层叠膜具有第二绝缘膜、在所述第二绝缘膜上方的第三绝缘膜、以及在所述第三绝缘膜上方的第四绝缘膜，
其中，所述第三绝缘膜用作所述电荷积累部，以及
其中，所述第二绝缘膜以及所述第四绝缘膜的各带隙大于所述第三绝缘膜的带隙。
3.根据权利要求2所述的半导体器件，
其中，所述第一绝缘膜包括第五绝缘膜和第六绝缘膜的层叠膜，
其中，在所述第一栅电极和所述第二栅电极之间，在所述第五绝缘膜和第六绝缘膜中，所述第五绝缘膜位于所述第一栅电极侧，并且所述第六绝缘膜位于所述第二栅电极侧，以及
其中，所述第五绝缘膜和所述第六绝缘膜包括相互不同的材料。
4.根据权利要求3所述的半导体器件，
其中，所述第四绝缘膜和所述第五绝缘膜包括相互不同的材料。
5.根据权利要求3所述的半导体器件，
其中，所述第二绝缘膜、所述第四绝缘膜以及所述第六绝缘膜每个都包括氧化硅，以及
其中，所述第三绝缘膜和所述第五绝缘膜每个都包括氮化硅。
6.根据权利要求1所述的半导体器件，
其中，在所述第一栅电极和所述第二栅电极之间插入的所述第二栅绝缘膜和所述第一绝缘膜的总厚度的第二厚度大于在所述半导体衬底和所述第二栅电极之间插入的所述第二栅绝缘膜的第一厚度。
7.根据权利要求1所述的半导体器件，还包括在所述半导体衬底中形成的第一导电类型的第一半导体区和第二半导体区，
其中，所述第一栅电极和所述第二栅电极形成在所述第一半导体区和所述第二半导体区之间的所述半导体衬底上方。
8.根据权利要求3所述的半导体器件，
其中，所述第一绝缘膜的所述下端面包括所述第五绝缘膜的第一下端面以及所述第六绝缘膜的第二下端面，以及
其中，所述第二栅电极的一部分存在于所述第一下端面以及所述第二下端面之下。
9.根据权利要求8所述的半导体器件，
其中，所述第一下端面的在所述第二栅绝缘膜侧的第一端的高度位置高于所述第二栅电极的所述下表面的高度位置。
10.根据权利要求8所述的半导体器件，
其中，所述第一下端面的在所述第六绝缘膜侧的第二端的高度位置等于或高于所述第二下端面的高度位置。
11.根据权利要求10所述的半导体器件，
其中，所述第一下端面的在所述第二栅绝缘膜侧的第一端的高度位置高于所述第二栅电极的所述下表面的高度位置，并且低于所述第二下端面。
12.一种制造半导体器件的方法，所述半导体器件具有非易失性存储器的存储器单元，所述方法包括以下步骤：
(a)提供半导体衬底；
(b)经由第一栅绝缘膜在所述半导体衬底上方形成用于所述存储器单元的第一栅电极；
(c)以覆盖所述第一栅电极的方式在所述半导体衬底上方形成第二栅绝缘膜，所述第二栅绝缘膜具有电荷积累部；
(d)在所述第二栅绝缘膜上方形成第一绝缘膜；
(e)在所述第一绝缘膜上方形成由与所述第一绝缘膜的材料不同的材料形成的第二绝缘膜；
(f)各向异性蚀刻所述第二绝缘膜，由此暴露所述第一绝缘膜，并且经由所述第二栅绝缘膜和所述第一绝缘膜在所述第一栅电极的侧表面上方保留所述第二绝缘膜；
(g)在步骤(f)之后，各向同性蚀刻所述第一绝缘膜，由此暴露所述第二栅绝缘膜，并且经由所述第二栅绝缘膜在所述第一栅电极的侧表面上方保留所述第一绝缘膜和所述第二绝缘膜；
(h)在步骤(f)之后，在所述第二栅绝缘膜上方形成用于形成所述存储器单元的第二栅电极的第一膜；以及
(i)回蚀所述第一膜，由此形成所述第二栅电极，
其中，所述第二栅电极经由所述第二栅绝缘膜形成在所述半导体衬底上方，
其中，所述第一栅电极和所述第二栅电极经由所述第二栅绝缘膜、所述第一绝缘膜以及所述第二绝缘膜彼此相邻，
其中，所述第一绝缘膜和所述第二绝缘膜未形成在所述第二栅电极之下，
其中，存在于所述第一栅电极和所述第二栅电极之间的所述第一绝缘膜的第一下端面以及所述第二绝缘膜的第二下端面处于比所述第二栅电极的下表面的位置高的位置处，以及
其中，所述第二栅电极的一部分存在于所述第一绝缘膜的所述第一下端面之下，并且所述第二绝缘膜的所述第二下端面存在于所述第一栅电极和所述第二栅电极之间。
13.根据权利要求12所述的制造半导体器件的方法，
其中，所述第二栅绝缘膜包括层叠膜，所述层叠膜具有第三绝缘膜、在所述第三绝缘膜上方的第四绝缘膜、以及在所述第四绝缘膜上方的第五绝缘膜，
其中，所述第四绝缘膜用作所述电荷积累部，以及
其中，所述第三绝缘膜和所述第五绝缘膜的各带隙大于所述第四绝缘膜的带隙。
14.根据权利要求13所述的制造半导体器件的方法，
其中，所述第一绝缘膜和所述第五绝缘膜包括相互不同的材料。
15.根据权利要求13所述的制造半导体器件的方法，
其中，所述第二绝缘膜、所述第三绝缘膜以及所述第五绝缘膜每个都包括氧化硅，以及
其中，所述第一绝缘膜和所述第四绝缘膜每个都包括氮化硅。
16.根据权利要求13所述的制造半导体器件的方法，
其中，在步骤(f)中，在所述第一绝缘膜比所述第二绝缘膜较小可能被蚀刻的条件下，各向异性蚀刻所述第二绝缘膜，以及
其中，在步骤(g)中，在所述第二绝缘膜比所述第一绝缘膜较小可能被蚀刻的条件下，各向同性蚀刻所述第一绝缘膜。
17.根据权利要求12所述的制造半导体器件的方法，
其中，在步骤(g)中，通过各向同性蚀刻来去除以沿着所述半导体衬底的所述主表面的方式延伸的所述第一绝缘膜的一部分。
18.根据权利要求12所述的制造半导体器件的方法，
其中，所述第一下端面的在所述第二栅绝缘膜侧的第一端的高度位置高于所述第二栅电极的所述下表面的高度位置。
19.根据权利要求12所述的制造半导体器件的方法，
其中，所述第一下端面的在所述第二绝缘膜侧的第二端的高度位置等于或高于所述第二下端面的高度位置。
20.根据权利要求19所述的制造半导体器件的方法，
其中，所述第一下端面的在所述第二栅绝缘膜侧的第一端的高度位置高于所述第二栅电极的所述下表面的高度位置，并且低于所述第二下端面的高度位置。
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