JP5249757B2 - 不揮発性メモリ - Google Patents

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Description

本発明は電子デバイスに関し、さらに具体的にはゲート線、ビット線、またはこれらの組合せを含む電子デバイスに関する。
不揮発性フローティング・ゲート・メモリ（「ＦＧ ＮＶＭ」）は従来からあり、一般的に多数の用途で使用されている。ＦＧ ＮＶＭのための最も一般的な３種類のプログラミング機構は、ファウラーノルドハイム・トンネリング、従来のホット・キャリア注入、およびソース・サイド注入を含む。ファウラーノルドハイム・トンネリングは有効であるが、非常に遅い。効率は、フローティング・ゲートまたは他の１つ以上の記憶素子に入るキャリア数を、フローティング・ゲートまたは他の１つ以上の記憶素子を有するメモリセルに入るキャリア数で割ることによって測定することができる。後者のキャリア数は、プログラミング電流とプログラミング時間との積を用いることにより概算することができる。
ホット・キャリア注入は、従来のホット・キャリア注入およびソース・サイド注入を含むことができる。両注入法ともホット・キャリアを生成し、そのうちのいくつかをフローティング・ゲートまたは他の１つ以上の記憶素子に注入することを伴う。従来のホット・キャリア注入ではフローティング・ゲートを用いる際、電界がメモリセルのチャネル領域に沿って生成される。このチャネル領域内では、電界はドレイン領域近傍で最も高くなる。この電界がチャネル領域内を流れるキャリアを加速させるので、チャネル領域内では、キャリアはドレイン領域近傍で最も速く移動する。キャリアの少数部分はチャネル領域内のシリコンあるいは他の１つ以上の原子と衝突し、活発なキャリアをフローティング・ゲートまたは他の１つ以上の電荷蓄積素子に再度方向付ける。コントロール・ゲート電極によって生成される電界が、そのホット・キャリアの少数部分のいくつかをフローティング・ゲートに注入しやすくする。従来のホット・キャリア注入は非効率的であり、高いプログラミング電流を有する。
ソース・サイド注入は、効率およびプログラミング電流に関して、ファウラーノルドハイム・トンネリングと従来のホット・キャリア注入との間の一般的な妥協策である。ソース・サイド注入を用いれば、ホット・キャリアは依然として生成されるが、そのホット・キャリアの殆どはドレイン領域から離間されたチャネル領域の一部内で生成される。ソース・サイド注入によってプログラムされるように設計されたメモリセルは問題がないとは言えない。典型的には、このメモリセルは１つまたは複数の追加のリソグラフィ・シーケンスを必要とし、その結果、メモリセルは大型になる。
高密度フローティング・ゲート・メモリを商業的量で製造することが一層困難になっている。ゲート誘電体層の厚さが小さくなると、ゲート誘電体層の厚さにわたって延在するピンホールまたは他の欠陥が生じる可能性が大きくなる。こういった欠陥は基板とフローティング・ゲートとの間に電気的短絡または漏れ経路を生じさせることがある。電気的短絡または漏れ経路は、フローティング・ゲートの電圧に影響を及ぼすおそれがあり、このため、メモリセルがデータを保持できない可能性がある。二酸化ケイ素の代わりに１つまたは複数の材料をゲート誘電体層に使用してもよいが、そういった材料は、メモリセルに用いられる他の材料との材料互換性、新しい機器の必要性、製造コストが増大すること等の他の問題を生じさせることがある。
電子デバイスは、第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に実質的に沿って配向された第２のメモリセルのセットとを含む。この電子デバイスはさらに、第１のメモリセルのセットに電気的に接続された第１のゲート線と、第２のメモリセルのセットに電気的に接続された第２のゲート線とを含む。第１のゲート線に比べて第２のゲート線は、第１の方向に沿って位置する、より多くのメモリセルのセットに電気的に接続されている。
電子デバイスは、第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に対して実質的に直交する第２の方向に実質的に沿って配向された第２のメモリセルのセットとを含む。この電子デバイスはさらに、第１のメモリセルのセットに電気的に接続された第１のゲート線も含む。第１のメモリセルのセットは、第２のメモリセルのセットの一部ではない第１のメモリセルと、第２のメモリセルのセットの一部である第２のメモリセルとを含む。この電子デバイスはさらに、第２のメモリセルのセットに電気的に接続された第２のゲート線を含む。第２のゲート線は、第１の方向に実質的に沿って配向されたメモリセルに電気的に接続された第１のゲート線に比べて、第２の方向に実質的に沿って配向された、より多くのメモリセルに電気的に接続されている。
電子デバイスは、第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に実質的に沿って配向された第２のメモリセルのセットとを含む。この電子デバイスはさらに、第１のメモリセルのセットに電気的に接続された第１のビット線と、第２のメモリセルのセットに電気的に接続された第２のビット線とを含む。第１のビット線に比べて第２のビット線は、第１の方向に沿った、より多くのメモリセルのセットに電気的に接続されている。
本発明を一例として添付図面に例示するが、限定するものではない。当業者であれば、図中の要素は簡潔さおよび明確さを目的として示されたものであって、必ずしも寸法通りに描かれているわけではないことを理解し得る。例えば図面中の要素の一部の寸法は、本発明の実施形態の理解を深めることができるように他の要素に対して誇張されている場合がある。
ある１つの電子デバイスはトレンチ内に存する不連続な記憶素子を含むことができる。この電子デバイスは、相互に離間された第１のトレンチおよび第２のトレンチを含む基板を含むことができる。第１および第２のトレンチの各々は壁と底部とを含み、基板の主表面から延在する。電子デバイスは不連続な記憶素子も含むことができ、不連続な記憶素子の第１の部分は少なくとも第１のトレンチ内に位置し、不連続な記憶素子の第２の部分は少なくとも第２のトレンチ内に位置する。電子デバイスは不連続な記憶素子の第１の部分の上に位置する第１のゲート電極をさらに含むことができる。第１のゲート電極の上面は基板の主表面より下方に位置する。また、電子デバイスは不連続な記憶素子の第２の部分の上に位置する第２のゲート電極をさらに含むことができ、この第２のゲート電極の上面は基板の主表面より下方に位置する。電子デバイスは第１のゲート電極、第２のゲート電極、またはこれらの組合せの上に位置する第３のゲート電極も含むことができる。また本明細書に記載された実施形態は電子デバイスを形成する工程も含む。
電子デバイスはメモリ・アレイを含み、このメモリ・アレイでは、ビット線、ゲート線、またはこれらの組合せが上記トレンチ設計および埋め込みビット線を利用することのできる。１つの実施形態では、制御ゲート線と比較して、選択ゲート線は、異なる数の行または列のメモリセルに電気的に接続されてもよい。具体的な実施形態では、選択ゲート線は１つの行または１つの列のメモリセルに電気的に接続され、制御ゲート線は２つの行または２つの列のメモリセルに電気的に接続される。別の実施形態では、同様の関係はビット線についても存在し得る。さらに別の実施形態では、選択ゲート線および制御ゲート線は、互いに実質的に直角であってよい。制御ゲート線と比較して、選択ゲート線は、異なる数の行または列のメモリセルに電気的に接続されてもよい。具体的な１つの実施形態では、選択ゲート線は１つの行または１つの列のメモリセルに電気的に接続され、制御ゲート線は２つの行または２つの列のメモリセルに電気的に接続される。
以下に記載の実施形態の詳細を述べる前に、いくつかの用語を定義し明確にする。用語「不連続な記憶素子（discontinuous storage element）」とは、電荷を蓄積することのできる離間された物体を意味する。１つの実施形態では、実質的にすべての不連続な記憶素子が最初から形成されていてもよいし、相互に離間されたままであってもよい。別の実施形態では、実質的に連続するように形成された材料層が、後で不連続な記憶素子に分離されてもよい。さらに別の実施形態では、実質的にすべての不連続な記憶素子が、最初から相互に分離した状態で形成されてもよく、また、形成中に後で形成されてもよく、また、不連続な記憶素子の全部ではないが一部が合体していてもよい。
用語「主表面」とは、メモリ・アレイ内のメモリセルが次に形成される基板表面を意味する。主表面は電子部品を形成する前の基板の元表面であってもよいし、メモリ・アレイ内のトレンチまたは他の永久構造体が形成される表面であってもよい。例えば、メモリ・アレイの少なくとも一部が、ベース材料の上に位置するエピタキシャル層内に形成され、周縁領域（メモリ・アレイの外側）内の電子部品がベース材料から形成されてもよい。この例では。主表面とはエピタキシャル層の上面を指し、ベース材料の元表面を指すものではない。
用語「積層体」とは複数の層、または複数のうちの少なくとも１つの層および少なくとも１つの構造体（例えば、ナノ結晶）を意味し、複数の層または複数の１つ以上の層および１つ以上の構造体は電子的機能を提供する。例えば、不揮発性メモリ積層体は不揮発性メモリセルの少なくとも一部を形成するのに用いられる層を含むことができる。積層体はより大きな積層体の一部であってもよい。例えば、不揮発性メモリ積層体は、電荷を不揮発性メモリセル内に蓄積するのに用いられる電荷蓄積積層体を含むことができる。
別途定めのない限り、本明細書で使用されるすべての技術的用語および科学的用語は、本発明が属する当業者によって一般に理解され得る同じ意味を有する。本明細書で言及するすべての刊行物、特許出願、特許および他の引用物は全体的に本明細書に援用される。問題がある場合、諸定義を含む本明細書が支配するものとする。また、材料、方法および実施例は説明のためのものに過ぎず、限定することを意図するものではない。
本発明の他の特徴および利点は以下の詳細な説明および添付の特許請求の範囲から明白となる。本明細書に記載されていない、具体的な材料、加工行為、および回路に関連する多くの詳細については従来のものであって、半導体技術およびマイクロエレクトロニクス技術の資料等に見い出すことができる。
図１は集積回路などの電子デバイス１０の一部分の断面図を含む。集積回路はスタンドアロン・メモリ、マイクロコントローラ、またはメモリを含む他の集積回路である。１つの実施形態では、電子デバイス１０は不揮発性メモリ（「ＮＶＭ」）アレイ１８を含み、その一部分を図１に示す。基板１２は、単結晶半導体ウェハ、セミコンダクター・オン・インシュレータ・ウェハ、フラット・パネル・ディスプレー（例えば、ガラス板を覆うシリコン層）、または電子デバイスの形成に従来用いられる他の基板を含むことができる。図示していないが、浅いトレンチ分離が、ＮＶＭアレイ１８の外側の周縁領域内の基板１２の一部分の上に形成されてもよい。場合によっては、主表面１３の複数部分の上に逐次形成されるゲート電極間の漏れ電流を潜在的に低減すべく、ＮＶＭアレイ１８内の主表面１３に沿った基板１２のドープ濃度を、従来のドーピング操作を用いて増大させることができる。保護層１１０は基板１２上に形成される。保護層１１０は、基板１２の上のパッド層１４、およびパッド層１４の上の酸化抵抗層１６を含む。保護層１１０は図示のものよりも層が多くてもよいし、少なくてもよい。パッド層１４と接続するように図示された基板１２の最上層が主表面１３である。ＮＶＭアレイ１８の製造が実質的に終了するまで、保護層１１０は周縁領域の上に残ったままであり得る。１つの実施形態では、パッド層１４は酸化物を含み、酸化抵抗層１６は窒化物を含む。
トレンチが形成されるべきＮＶＭアレイ１８内の場所において開口部を含むパターン化されたレジスト層（図示せず）が、従来の方法によって基板１２の上に形成される。次いで、保護層１１０の露出部分が従来の方法によって除去され、主表面１３が露出される。１つの実施形態では、図２に示すように、パターン化されたレジスト層を除去する前にトレンチ２２，２３を形成する。別の実施形態では、パターン化されたレジスト層を除去し、次いで従来の方法によってトレンチ２２，２３を形成することができる。トレンチ２２，２３は互いに分離され、主表面１３から延在し、壁および底部を含む。トレンチ２２，２３の深さは、少なくとも一部において、トレンチ２２，２３に隣接して形成されている１つまたは複数のメモリセルのチャネル長を決定する。１つの実施形態では、トレンチ２２，２３の深さは約５０〜約５００ｎｍの範囲である。具体的な１つの実施形態では、時限的異方性エッチング（timed anisotropic etch）を用いてトレンチ２２，２３を形成して、実質的に垂直な壁を形成する。１つの実施形態では、トレンチ２２，２３は実質的に均一な深さを有する。
図３に示すように、トレンチ２２，２３の露出表面に沿って絶縁層３２が形成される。絶縁層３２は実質的に等角であってもよいし、そうでなくてもよい。１つの実施形態では、絶縁層３２は、酸化物、窒化物、酸窒化物、またはこれらの組合せを含んでよい。１つの実施形態では、絶縁層３２は埋め込みスクリーンとして用いられる。具体的な実施形態では、絶縁層３２は、トレンチ２２，２３内の基板１２の露出部分を熱酸化させることによって形成される。熱酸化法は、欠陥、例えばエッチングによって引き起こされる欠陥を除去する際に有用であり、トレンチ２２，２３またはこれらの組合せの角を丸くするのに役立ち得る。他の実施形態（図示せず）では、絶縁層３２は堆積される。堆積された絶縁層３２は、加工物の露出表面の実質的に全部を覆う。
図４の上面図および図５の断面図にそれぞれ示すように、トレンチ２２，２３の底部にある基板１２の一部にドーパントを導入して、ドープ領域５２，５３を形成する。ドープ領域５２は基板１２内のトレンチ２２より下方に位置し、ドープ領域５３は基板１２内のトレンチ２３より下方に位置する。ドープ領域５２，５３はソース／ドレイン（「Ｓ／Ｄ」）領域であり、埋め込みビット線として機能し得る。ドーパントはｐ型ドーパント（例えばホウ素）またはｎ型ドーパント（例えばリンまたは砒素）である。１つの実施形態では、ドーパントはイオン注入法を用いて導入される。ドーパントは任意の熱サイクルを行って活性化することができる。別の実施形態では、続く加工がドーパントを活性化し得る１つまたは複数の熱サイクルを有してもよい。トレンチ２２，２３の底部においては、ドープ領域５２，５３のドープ濃度は少なくとも１Ｅ１９原子／ｃｍ３である。
図６に示すように、次いで電荷蓄積積層体６８が形成される。電荷蓄積積層体６８は、誘電体層６２、不連続な記憶素子６４および誘電体層６６を含む。１つの実施形態では、トレンチ２２，２３の壁および底部を含むトレンチ２２，２３の露出表面上に誘電体層６２を形成する前に、絶縁層３２が除去される。別の実施形態では、絶縁層３２は誘電体層６２の代わりに用いられるか、またはそれと共に用いられる。誘電体層６２は周囲を酸化または窒化させることを用いて熱的に成長させてもよいし、従来の化学的蒸着法、物理的蒸着法、原子層蒸着法、またはこれらの組合せを用いて堆積させてもよい。誘電体層６２を熱的に成長させる場合、この誘電体層は、ＮＶＭアレイ１８のトレンチの外側には形成されない。誘電体層６２を堆積させる場合（図示せず）、加工物の露出表面の実質的に全ての上に、この誘電体層を堆積させることができる。誘電体層６２は二酸化シリコン、窒化シリコン、酸窒化シリコン、高誘電率（「高ｋ」）（例えば、誘電率が８より大きい）の材料、またはこれらの組合せの１つまたは複数の膜を含むことができる。高ｋ材料としては、ＨｆａＯｂＮｃ、ＨｆａＳｉｂＯｃ、ＨｆａＳｉｂＯｃＮｄ、ＨｆａＺｒｂＯｃＮｄ、ＨｆａＺｒｂＳｉｃＯｄＮｅ、ＨｆａＺｒｂＯｃ、ＺｒａＳｉｂＯｃ、ＺｒａＳｉｂＯｃＮｄ、ＺｒＯ２、他のＨｆ含有誘電体材料ないしはＺｒ含有誘電体材料、前述のいずれかをドープ（ランタン・ドープ、ニオビウム・ドープ等）したもの、またはこれらの組合せが挙げられる。誘電体層６２は、約１〜約１０ｎｍの範囲の厚さを有する。誘電体層６２の厚さおよび材料選択が、その誘電体層の電気的特性を実質的に決定する。１つの実施形態では、厚さおよび材料は、誘電体層６２が１０ｎｍ未満の同等の厚さの二酸化シリコンを有するように選択される。
次いで、不連続な記憶素子６４がＮＶＭアレイ１８上に形成される。１つの実施形態では、不連続な記憶素子６４の一部分は少なくともトレンチ２２内に存在し、不連続な記憶素子６４の別の部分は少なくともトレンチ２３内に存在する。個々の不連続な記憶素子６４は実質的に物理的に相互に離間されている。不連続な記憶素子６４は電荷を蓄積することのできる材料、例えば、シリコン、窒化物、金属含有材料、電荷を蓄積することのできる他の適した材料、またはこれらの組合せを含むことができる。例えば、不連続な記憶素子６４はシリコン・ナノクリスタルまたは金属ナノクラスタを含むことができる。具体的な１つの実施形態では、アモルファス・シリコンの実質的に連続した層が基板１２の露出表面上に形成される。この実質的に連続した層は熱に曝すこともできるし、層を「ボールアップ（ball up）」させるかまたはシリコンナノ結晶を形成することのできる他の処理条件に曝すこともできる。不連続な記憶素子６４はドープされていないものであってもよいし、堆積中にドープされてもよいし、堆積後にドープされてもよい。１つの実施形態では、不連続な記憶素子６４は、熱酸化工程中に著しく有害な影響を受けない特性を持つ１つまたは複数の材料から形成される。このような材料は、白金、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム−スズ、インジウム−亜鉛、アルミニウム−スズ、またはこれらの組合せを含むことができる。白金およびパラジウム以外のこのような材料の各々は、導電性金属酸化物を形成し得る。１つの実施形態では、不連続な記憶素子６４の各々は、どの寸法も約１０ｎｍ以下である。別の実施形態では、不連続な記憶素子６４が大きな場合があるが、不連続な記憶素子６４はそれほど大きく形成されずに連続した構造を形成する（すなわち、不連続な記憶素子６４の全部は一緒には融合されない。）。
次いで、誘電体層６６が不連続な記憶素子６４上に形成される。誘電体層６６は１つまたは複数の誘電体膜を含むことができ、そのうちのいずれかは熱的に成長させてもよいし、堆積させてもよい。誘電体層６６は任意の１つまたは複数の材料を含んでもよいし、誘電体層６２に関して前述した実施形態のいずれかを用いて形成されてもよい。誘電体層６６は、誘電体層６２と異なる組成または同じ組成を有し、また、誘電体層６２と同じ形成法または異なる形成法を用いて形成される。
次いで、図７に示すように、導電層７２が加工物の上に形成される。導電層７２は１つまたは複数の半導体含有膜または金属含有膜を含むことができる。１つの実施形態では、導電層７２は化学的蒸着工程によって堆積されたポリシリコンまたはアモルファス・シリコンを含む。別の実施形態では、導電層７２は１つまたは複数の他の材料を含んでもよいし、他の工程によって堆積されてもよい。具体的な１つの実施形態では、導電層７２は堆積時にドープされ、別の具体的な実施形態では、その層が堆積された後でドープされる。導電層７２の厚さは、ＮＶＭアレイ１８内のトレンチを少なくとも実質的に充填するのに十分である。１つの実施形態では、導電層７２の厚さは約５０〜約５００ｎｍの範囲であり、完成したデバイスにおいては、導電層７２の残りの部分は、導電層７２がポリシリコンまたはアモルファス・シリコンを含んでいるときに、少なくとも１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。
図８および図９に示すように、主表面１３上に位置するとともにトレンチ２２，２３の外側に位置する導電層７２の部分が除去される。図８および他の上面図では、ＮＶＭアレイ１８内の特徴間の位置関係を分かりやすくするために、いくつかの誘電体層または絶縁層を示していない。導電層７２は、その残りの材料が主表面１３より下方において凹状に、かつトレンチ２２，２３内に含まれてゲート電極９２，９３を形成するように除去される。これらゲート電極の各々は主表面１３より下方に位置する上面を有する。ゲート電極９２はトレンチ２２内の不連続な記憶素子６４の一部分の上に位置し、ゲート電極９３はトレンチ２３内の不連続な記憶素子６４の別の部分の上に位置する。１つの実施形態では、ゲート電極９２，９３の各々は断面図から分かるように、実質的に矩形を有する。具体的な１つの実施形態では、導電層７２は最初に堆積されるドープされていないポリシリコンである。次いで、完成されたデバイスにおいてゲート電極９２，９３が少なくとも１Ｅ１９原子／ｃｍ３の濃度を有するように、ゲート電極９２，９３を従来の方法によってドープする。別の実施形態では、シリコンと反応してシリサイドが形成され、かつ、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、他の適した材料、またはこれらの組合せを含む材料をゲート電極９２，９３上に形成し、反応させることによって金属シリサイドが形成される。
具体的な１つの実施形態では、導電層７２の一部分の除去は、従来の方法を用いた研磨により酸化抵抗層１６を露出させ、続いて時限的エッチングを行うことによって達成される。別の実施形態（図示せず）では、この除去は研磨を行わないエッチング工程によって達成される。別の実施形態では、主表面１３とゲート電極９２，９３の最上部との間の段差である凹部は、トレンチ２２，２３の深さの２０％〜８０％の間である。
図１０に示すように、従来の方法によってＮＶＭアレイ１８内の保護層１１０の残りの部分が除去される。１つの実施形態では、パッド層１４は、不連続な記憶素子６４をアンダーカットし、それらを濯ぎ流すウェット・エッチングによって除去された酸化物層である。別の実施形態（図示せず）では、誘電体層６６の露出された部分を除去して不連続な記憶素子６４を露出させ、次いでそれらを追加の処理によって導電性から電気的な絶縁性へと変化させる。具体的な１つの実施形態では、不連続な記憶素子６４は、酸化されて二酸化シリコンが形成されるシリコン結晶である。１つの実施形態では、工程のこの時点においては、不連続な記憶素子６４は主表面１３上に実質的には存在しないか、またはゲート電極２２，２３の最上部の上に位置するトレンチ２２，２３の壁に沿って実質的には存在しない。
次いで、図１１に示すように、ゲート誘電体部分１１２と中間ゲート誘電体部分１１４，１１５とを含む絶縁層がＮＶＭアレイ１８上に形成される。この絶縁層は１つまたは複数の誘電体膜を含むことができ、この誘電体膜は熱的に成長させてもよいし、堆積させてもよい。この絶縁層は１つまたは複数の材料を含むことができるか、または誘電体層６２に関して前述した実施形態のいずれかを用いて形成することができる。この絶縁層は誘電体層６２と同じ組成または異なる組成を有し、また、誘電体層６２と同じ形成法または異なる形成法を用いて形成される。中間ゲート誘電体部分１１４，１１５の厚さはメモリセルのチャネル領域内の電界に影響を及ぼし得る。この電界は、メモリセルの各々に対するソース・サイド注入を可能とすべく、チャネル領域内の電界が最も高く変化するように設計される。１つの実施形態では、中間ゲート誘電体部分１１４，１１５の厚さは約１０〜約３０ｎｍの範囲である。
図１２に示すように、導電層１２２がＮＶＭアレイ１８上に形成される。導電層１２２は１つまたは複数の半導体含有膜または金属含有膜を含むことができる。１つの実施形態では、導電層１２２はポリシリコンでドープされている。別の実施形態では、導電層１２２は金属含有材料から形成される。１つの実施形態では、導電層１２２の厚さは約２０〜約３００ｎｍの範囲である。別の実施形態では、導電層１２２がポリシリコンまたはアモルファス・シリコンを含むとき、導電層１２２は少なくとも約１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。
従来の方法を用いて導電層１２２をパターン化することにより、図１３に示すように、ゲート電極を含む導電線１３２，１３３を形成する。導電線１３２，１３３は、少なくとも一部分が、トレンチ２２、トレンチ２３、ＮＶＭアレイ１８内の１つまたは複数の他のトレンチ（図示せず）、またはこれらの組合せのトレンチ内に位置する。１つの実施形態では、導電線１３２，１３３の長さは、ＮＶＭアレイ１８内のトレンチ２２，２３の長さに対して実質的に直交する。場合によっては、シリコンと反応してシリサイドを形成することのできる材料（例えば、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、他の適した材料、またはこれらの組合せ）を導電線１３２，１３３上に形成し、反応させて金属シリサイドを形成する。別の実施形態では、導電線１３２，１３３をＮＶＭアレイ１８のためのワード線として用いることができ、それらの一部分は複数のビット・セルのゲート電極として機能し得る。場合によっては、側壁スペーサが導電線１３２，１３３に隣接して形成されてもよい。
１つの実施形態では、ＮＶＭアレイ１８が実質的に完成する。１つの実施形態では、周縁の電気的接続（図示せず）をＮＶＭアレイ１８の導電性部分に接近させる。基板１２の周縁領域上に位置する保護層１１０を除去することができる。別の保護層（図示せず）をＮＶＭアレイ１８上に形成することができ、この保護層は周縁領域内でのコンポーネント製造中にＮＶＭアレイ１８を保護し得る。加工を継続して実質的に完成された電子デバイスを形成することができる。１つまたは複数の従来の方法を用いて、１つまたは複数の絶縁層、１つまたは複数の導電層、および１つまたは複数の封止層を形成する。
別の実施形態では、異なるＮＶＭアレイ１８のレイアウトおよび相互接続スキームが用いられてもよい。この実施形態では、ＮＶＭアレイ１８（図１２）全体の上に導電層１２２を形成する工程は、前述の実施形態を用いて形成することができる。
導電層１２２をパターン化およびエッチングすることにより、図１４に示すように導電線１４２〜１４５が形成される。導電線１４２〜１４５はＮＶＭアレイ１８においてワード線として機能し得る。導電線１４２〜１４５の長さはトレンチ２２，２３の長さと実質的に平行である。実施形態では、導電線１４２〜１４５の一部分はトレンチ２２，２３の凹部内に位置することができる。導電線１４２〜１４５の組成および形成方法は、導電線１３２，１３３の形成に関して前述したいずれの方法であってもよい。場合によっては、側壁スペーサ１４６が導電線１４２〜１４５に隣接して形成されてもよい。
図１５に示すように、パターン化されたレジスト層１５６を加工物の上に形成して導電線１４２〜１４５の一部分およびゲート誘電体部分１１２の一部分（図１５には図示さず）を露出させる。１つの実施形態では、パターン化されたレジスト層１５６の開口部は、次にビット線がその上に形成される場所に実質的に相当する。図１５に示すように、ドーパントが基板１２の部分に導入されてドープ領域１５４が形成される。ドーパントはｐ型ドーパント（例えば、ホウ素）またはｎ型ドーパント（例えば、リンまたは砒素）であってもよい。１つの実施形態では、イオン注入法を用いてドーパントを導入することができる。次いで、パターン化されたレジスト層１５６を従来の方法によって除去する。１つの実施形態では、注入されたドーパントを１つまたは複数の次の熱サイクルによって活性化させる。この熱サイクルは異なる主な目的、例えば異なる注入ドーパントの酸化、堆積、アニーリング、ドライブまたは活性化を提供し得る。１つの実施形態では、ドープ領域１５４の各々は少なくとも約１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。具体的な実施形態では、完成したデバイスにおいてはドープ領域１５４はＳ／Ｄ領域として働く。
１つの実施形態では、この時点でＮＶＭアレイ１８は、電気的接続が実質的に完成する。基板１２の周縁領域上に位置する保護層１１０の残りの部分（図１５には示さず）を除去し、また、周縁領域内でのコンポーネント製造中にＮＶＭアレイ１８を保護し得る別の保護層（図示せず）をＮＶＭアレイ１８上に形成することができる。周縁領域内でのコンポーネント製造は、１つまたは複数の従来の方法を用いて行うことができる。周縁領域内でのコンポーネント製造が実質的に完了すると、ＮＶＭアレイ１８上に位置する保護層は除去することができる。
加工を継続して、図１６および図１７に示すように、実質的に完成された電子デバイスを形成する。図１７を参照すると、中間誘電体層１５２が従来の方法によって加工物上に形成される。中間誘電体層１５２をパターン化することによって、ドープ領域１５４、および図１６，図１７には示されていないＮＶＭアレイ１８の他の部分にまで延びるコンタクト開口部が形成される。中間誘電体層１５２は、酸化物、窒化物、酸窒化物、またはこれらの組合せなどの絶縁材料を含むことができる。具体的な実施形態では、異方性エッチングを用いてコンタクト開口部を形成することができる。
次いで、導電プラグ１６２ならびに導電線１６４，１６５が形成される。図１６に示すように、導電線１６４，１６５の長さは導電線１４２〜１４５の長さに対して実質的に直交する。１つの実施形態では、導電線１６４，１６５はＮＶＭアレイ１８のビット線であり、導電プラグ１６２はビット線コンタクトである。図１６を参照すると、基板１２の諸部分は導電線１６４，１６５間に位置しているのが示されている。図１６には示していないが、ドープ領域１５４は基板１２の諸部分の間の導電線１６４，１６５より下方に位置している。
１つの実施形態では、導電線１６４，１６５に先立って導電プラグ１６２が形成される。具体的な１つの実施形態では、導電層（図示せず）は中間誘電体層１５２上に形成され、その中にあるコンタクト開口部を実質的に充填する。このコンタクト開口部の外側に位置する導電層の諸部分が除去されて導電プラグ１６２が形成される。１つの実施形態では、従来の化学的−機械的研磨操作を行うことができ、別の実施形態では、従来のエッチング工程を行うことができる。
次いで、別の絶縁層（図示せず）を堆積させ、パターン化することによって、その後に導電線１６４，１６５が形成されるトレンチを形成する。ＮＶＭアレイ１８内の場所、ＮＶＭアレイ１８の外側の場所、またはこれらの組合せの場所に他のトレンチを形成することができる。１つの実施形態では、別の導電層が中間誘電体層１５２上に形成され、絶縁層のトレンチを実質的に充填する。絶縁層内のトレンチの外側に位置する導電層の諸部分が除去されて導電線１６４，１６５が形成される。１つの実施形態では、従来の化学的−機械的研磨操作を行うことができ、別の実施形態では、従来のエッチング工程を行うことができる。図１６および図１７には示されていないが、絶縁層は導電線１６４，１６５間の実質的に同じ段差に位置している。別の実施形態（図示せず）では、従来のデュアル・インレイド法を用いて導電プラグ１６２ならびに導電線１６４，１６５は同時に形成される。
導電プラグ１６２ならびに導電線１６４，１６５は、同じ導電性材料または異なる導電性材料を含むことができる。導電プラグ１６２ならびに線１６４，１６５の各々は、ドープされたシリコン、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、アルミニウム、銅、別の適した導電性材料、またはこれらの組合せを含むことができる。具体的な１つの実施形態では、導電プラグ１６２はタングステンを含み、導電線１６４，１６５は銅を含む。任意の障壁層、接着層、またはこれらの組合せが、対応する導電層（例えば、導電プラグ１６２に対してはタングステン、導電線１６４，１６５に対しては銅）に先立って形成されてもよい。任意のキャップ層（例えば、金属含有窒化物）を用いて、導電線１６４，１６５内に銅を封入してもよい。
別の実施形態（図示せず）では、追加の絶縁層および導電層を形成し、パターン化することによって、１つまたは複数の相互接続レベルが形成される。最後の相互接続レベルが形成された後、ＮＶＭアレイ１８および周縁領域を含むパッシベーション層１７２が基板１２上に形成される。パッシベーション層１７２は、酸化物、窒化物、酸窒化物、またはこれらの組合せなどの１つまたは複数の絶縁膜を含むことができる。
別の実施形態では、さらに別のＮＶＭアレイ１８のレイアウトおよび相互接続スキームが用いられてもよい。この実施形態では、導電線１３２，１３３を形成する工程（図１３）は、図１〜図１３に関して前述した実施形態を用いて行うことができる。１つの実施形態では、基板１２の周縁領域の上に位置する保護層１１０の残りの部分（図示せず）を除去し、周縁領域内でのコンポーネント製造中にＮＶＭアレイ１８を保護し得る別の保護層（図示せず）をＮＶＭアレイ１８上に形成することができる。周縁領域内でのコンポーネント製造は、１つまたは複数の従来の方法を用いて行うことができる。周縁領域内でのコンポーネント製造が実質的に終了すると、ＮＶＭアレイ１８上に位置する保護層を除去することができる。
１つの実施形態では、周縁領域およびＮＶＭアレイ１８の加工の残りは実質的に同時に行うことができる。導電線１３２，１３３や、ＮＶＭアレイ１８および周縁領域のゲート電極を含む他の導電線を形成後、図１８に示すように、ドーパントを基板１２に導入して、ドープ領域１８２を導電線１３２，１３３間の場所およびトレンチ２２，２３の外側でトレンチ２２，２３に隣接する場所に形成する。ドープ領域１８２は、１つまたは複数の材料を含むこともできるし、またはドープ領域１５４に関して前述した実施形態のいずれかを用いて形成することもできる。ドープ領域１８２はドープ領域１５４と同じ組成または異なる組成を有し、また、ドープ領域１５４と同じ形成法または異なる形成法を用いて形成される。場合によっては、ドープ領域１８２を形成する際に用いられる個々の作業の前、後、または間において、スペーサ（図示せず）が導電線１３２，１３３に隣接して形成されてもよい。具体的な１つの実施形態では、任意の側壁スペーサを、他の実施形態に関して前述したように形成することができる。１つの実施形態では、ドープ領域１８２は完成されたデバイスにおいてＳ／Ｄ領域として機能し得る。具体的な実施形態では、ドープ領域１８２の各々は少なくとも約１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。場合によっては、従来の方法を用いて、導電線１３２，１３３の一部分ならびにドープ領域１８２から金属シリサイドを形成することができる。
次いで、図１９および図２０に示すように、中間誘電体層１５２の形成およびパターン化に関して前述した実施形態のいずれかを用いて中間誘電体層１５２を形成し、パターン化してコンタクト開口部を形成する。コンタクト開口部の場所は、コンタクト開口部がドープ領域１８２まで延びているという点で、前述の実施形態とは異なる。
図１９および図２０を参照すると、中間誘電体層１５２を前述のように形成することができる。次いで、導電プラグ１６２について前述した実施形態を用いて導電プラグ１９２を形成する。導電プラグ１９２の場所は導電プラグ１６２について図示したものとは異なる。
図１９および図２０を参照すると、次いで絶縁層１９３が、中間誘電体層１５２および導電プラグ１９２上に堆積され、パターン化されて、その後に導電線１９４〜１９６がそこに形成されるトレンチが形成される。ＮＶＭアレイ１８内の場所、ＮＶＭアレイ１８の外側の場所、またはこれらの組合せの場所に他のトレンチを形成することができる。次いで、導電線１６４，１６５について前述した実施形態を用いて、導電線１９４〜１９６が形成される。導電線１９４〜１９６はＮＶＭアレイ１８内でビット線として機能し得る。導電プラグ１９２ならびに導電線１９４〜１９６の場所は、それぞれ導電プラグ１６２および導電線１６４，１６５について示した場所とは異なる。導電線１９４〜１９６の配向は導電線１６４，１６５の配向とは異なる。図１９に示すように、導電線１９４〜１９６の長さは導電線１３２，１３３の長さに対して実質的に直交する。
別の実施形態（図示せず）では、追加の絶縁層および導電層を形成し、パターン化することによって、追加の相互接続レベルを形成することができる。最後の相互接続レベルが形成された後、ＮＶＭアレイ１８および周縁領域を含むパッシベーション層１７２が基板１２上に形成される。パッシベーション層１７２は、酸化物、窒化物、酸窒化物、またはこれらの組合せなどの１つまたは複数の絶縁膜を含むことができる。
別の実施形態では、さらに別のＮＶＭアレイ１８のレイアウトおよび相互接続スキームが用いられてもよい。このレイアウトおよび相互接続スキームは図１〜図１３および図１８〜図２０に示したものに類似するが、導電線１９４〜１９６ではなく、仮想的な接地アレイ・アーキテクチャが用いられる。このレイアウトおよび編成は、図２１〜図２５に関する以下の説明を読めばさらに明白となる。
工程中の比較的早い段階で、それぞれ図４および図５に類似する図２１および図２２に示すように、開口部２１０が保護層１１０内に形成され、ドープ領域２１４，２１５，２１６がトレンチ２２，２３の外側の基板１２の主表面１３に沿って形成される。１つまたは複数の従来の方法を用いて、開口部２１０ならびにドープ領域２１４，２１５，２１６を形成することができる。トレンチ２２，２３を形成する前または後から、開口部２１０を形成することができる。例えば、保護層１１０内の全開口部は実質的に同時に形成されてもよい。開口部２１０より下方にトレンチが形成されるのを実質的に防ぐために、開口部２１０の上にマスク（図示せず）を形成することができる。トレンチ２２，２３を形成してから、マスクを除去することができる。別の実施形態では、トレンチ２２，２３が形成されてから、開口部２１０上に異なるマスク（図示せず）を形成してもよく、開口部２１０を形成した後でこのマスクを除去することができる。図３に関して記載した実施形態に類似する様式で、開口部２１０の底部に沿って絶縁層３２を形成することができる。
ドープ領域５２，５３に関して前述した実施形態の１つまたは複数を用いて、ドープ領域２１４，２１５，２１６を形成することができる。ドープ領域２１４，２１５，２１６のドーパントの種類、濃度、ならびにプロファイルおよび形成は、ドープ領域５２，５３と同じであってもよいし、異なっていてもよい。１つの実施形態では、ドープ領域２１４，２１５，２１６はドープ領域５２，５３と同時に形成することができる。ドープ領域５２，５３，２１４，２１５，２１６は互いに実質的に平行であり、埋め込みビット線として機能し得る。ドープ領域５２，５３は、ドープ領域２１４，２１５，２１６に比して基板１２内のさらに深い高さに位置する。
さらに別の実施形態（図示せず）では、開口部２１０が形成される。これに代わりに、トレンチ２２，２３を形成後、絶縁層３２を形成する前にＮＶＭアレイ１８内の保護層１１０の残りの部分を除去する。ドープ領域２１４，２１５，２１６は、ドープ領域５２，５３を形成するときに除去することができる。ドープ領域２１４，２１５，２１６はトレンチ２２，２３の壁まで延在することができる。
上記実施形態のいずれか１つまたはそれらの組合せを用いてドープ領域５２，５３，２１４，２１５，２１６を形成後、図６〜図１３に関して記載した実施形態の１つまたは複数を用いて加工を継続する。図２３および図２４はＮＶＭアレイ１８の一部分の図を含み、ＮＶＭアレイの形成は実質的に完了する。図１９および図２０の導電線１９４〜１９６に比して、ドープ領域２１４〜２１６を導電線１９４〜１９６の代わりに用いることができる。
１つの実施形態では、周縁の電気的接続（図示せず）をＮＶＭアレイ１８の導電性部分に接近させる。基板１２の周縁領域上に位置する保護層１１０を除去することができ、周縁領域内でのコンポーネント製造中にＮＶＭアレイ１８を保護し得る別の保護層（図示せず）をＮＶＭアレイ１８上に形成することができる。加工を継続して実質的に完成された電子デバイスを形成することができる。１つまたは複数の従来の方法を用いて、１つまたは複数の絶縁層、１つまたは複数の導電層、および１つまたは複数の封止層を形成する。
別の実施形態では、さらに別のＮＶＭアレイ１８のレイアウトおよび相互接続スキームが用いられてもよい。このレイアウトおよび相互接続スキームは、図１〜図１３および図１８〜図２０に示した実施形態と類似するが、複数のビット線がトレンチ２２，２３間に位置し、電気的接続がビット線とビット線より下方のドープ領域の一部のみとの間に形成される。図２５〜図２９に関する以下の説明を読めば、このレイアウトおよび編成はさらに明白となる。
この実施形態では、図１〜図１３に関して前述した実施形態を用いて、導電線１３２，１３３の形成工程（図１３）が行われる。１つの実施形態では、図２５に示すように、トレンチ２２，２３間の空間を増大させて、設計規則に一致するビット線およびコンタクトが形成される。別の実施形態では、基板１２の周縁領域上に位置する保護層１１０の残りの部分（図示せず）が除去され、周縁領域内でのコンポーネント製造中にＮＶＭアレイ１８を保護し得る別の保護層（図示せず）がＮＶＭアレイ１８上に形成される。周縁領域内のコンポーネント製造は、１つまたは複数の従来の方法を用いて行うことができる。周縁領域内のコンポーネント製造が実質的に完了した後、ＮＶＭアレイ１８の上に位置する保護層は取り除くことができる。
図２６に示すように、導電線１３２，１３３ならびにドープ領域２２２の形成は、図１８に示す導電線１３２，１３３ならびにドープ領域１８２に関して前述した実施形態のいずれか１つを用いて行うことができる。次いで、図２７および図２８に示すように、中間誘電体層１５２の形成およびパターン化に関して前述した実施形態のいずれかを用いて、中間誘電体層１５２を形成しパターン化することによって、コンタクト開口部を形成することができる。コンタクト開口部の場所は、コンタクト開口部がドープ領域２２２まで延びているという点で変更されている。
図２７および図２８を参照すると、次いで、導電プラグ１９２および導電線１９４〜１９６について前述した実施形態を用いて、導電プラグ２３２および導電線２３４〜２３７が形成される。導電線２３４〜２３７はＮＶＭアレイ１８内でビット線として機能し得る。導電プラグ２３２および導電線２３４〜２３７の場所はそれぞれ、導電プラグ１９２および導電線１９４〜１９６について図示した場所とは異なっている。導電線２３４〜２３７の配向は、導電線１９４〜１９６の配向と実質的に同じである。図２７に示すように、導電線２３４，２３４の長さは導電線１３２，１３３の長さに対して実質的に直交する。導電線１９４〜１９６とは異なり、導電線２３４〜２３７の各々は、導電プラグ２３２を介して下側ドープ領域２２２の一部のみへの電気的接続を有する。具体的な１つの実施形態では、下側ドープ領域２２２との電気的接続は導電線２３５，２３６間で交互になっている。図２７を参照すると、導電線２３５はドープ領域２２２の真ん中の行に電気的に接続されており、導電線２３６はドープ領域２２２の一番上の行および下の行に電気的に接続されている。
別の実施形態（図示せず）では、追加の絶縁層および導電層を形成してパターン化することによって、追加の相互接続レベルを形成することができる。最後の相互接続レベルが形成された後、ＮＶＭアレイ１８および周縁領域を含んだパッシベーション層１７２が基板１２上に形成される。パッシベーション層１７２は１つまたは複数の絶縁膜、例えば、酸化物、窒化物、酸窒化物、またはこれらの組合せを含むことができる。
別の代替的実施形態では、トレンチ２２，２３内のゲート電極は側壁スペーサに類似する形状を有することができる。この工程は図６に示した加工物とともに開始される。導電層２５２は図２９に示すように堆積させることができる。１つの実施形態では、導電層２５２は比較的薄く、実質的に等角の層である。導電層７２に関して前述した１つまたは複数の実施形態を用いて導電層２５２を形成することができる。導電層２５２の厚さはＮＶＭアレイ１８内のトレンチ構造２２，２３を充填するには不十分である。１つの実施形態では、導電層２５２の厚さは約１０ｎｍ〜約１００ｎｍの範囲である。
次いで、導電層２５２を異方性エッチングすることにより、図３０に示すゲート電極２６２，２６３が形成される。形成されると、ゲート電極２６２，２６３はトレンチ２２，２３内で実質的に側壁スペーサ形状を有する。上面図を示していないが、ゲート電極２６２，２６３は、ゲート電極２６２，２６３がトレンチ２２，２３の周囲に沿っているという点で環状になっている。このため、トレンチ２２，２３内のゲート電極２６２，２６３の各々に対する曲線状表面に向いている離間された左右の部分が、相互に接続される。次いで、他の実施形態について前述したように、ＮＶＭアレイ１８の加工を完了することができる。１つの実施形態では、導電線１３２，１３３を形成するとき、追加の等方性エッチング部分を用いて、次に形成される導電線１３２，１３３間に意図しない電気的接続または漏れ経路が形成される可能性を低減することができる。
本明細書を読めば、当業者であれば基板１２のドーピング部分に関する多数の変形例を用いることが可能であることを理解し得る。ＮＶＭアレイ１８内のメモリセルのためのソース／ドレイン領域の少なくとも一部であるドープ領域は、基板１２とは反対の導電型を有する。図に示した基板１２の一部分は、１つまたは複数のウェル領域内に位置してもよいし、位置しなくてもよい。このような１つ以上のウェル領域は、周縁領域（ＮＶＭアレイ１８の外側）内の１つまたは複数の他のウェル領域とは異なるものであってもよい。破壊電圧、抵抗率、閾値電圧、ホット・キャリア生成、１つまたは複数の他の電気的特性、またはこれらの組合せに影響を及ぼし得る他のドーピングを行うことができる。当業者であれば、それらの要求または要望を満たすドーピング特性を有する電子デバイスを形成することができる。
ＮＶＭアレイ１８は前述のレイアウトのいずれかを用いたメモリセルを含むことができる。ＮＶＭアレイ１８内のメモリセルを如何にして電気的に構成、プログラミングすることができるかをさらによく説明するために、物理的実施形態に対する回路図および相互参照を記載する。
図３１は図３２に示す実施形態に関して説明したある実施形態についての回路図を含む。メモリセル２７１１，２７１２，２７２１，２７２２は、図３１に示すようにＮＶＭアレイ１８内で配向されている。図面中、「ＢＬ」はビット線を指し、「ＧＬ」はゲート線を指し、「ＣＧ」は制御ゲート線を指し、「ＳＧ」は選択ゲート線を指す。バイアス条件に応じて、ＧＬはＣＧまたはＳＧとすることもできる。
図３１を参照すると、ＢＬ１ ２７６２はメモリセル２７１１のＳ／Ｄ領域およびメモリセル２７２１のＳ／Ｄ領域に電気的に接続されている。ＢＬ２ ２７６４はメモリセル２７１１，２７２１の他のＳ／Ｄ領域、ならびにメモリセル２７１２のＳ／Ｄ領域およびメモリセル２７２２のＳ／Ｄ領域に電気的に接続されている。ＢＬ３ ２７６６はメモリセル２７１２，２７２２の他のＳ／Ｄ領域に電気的に接続されている。ＧＬ１ ２７４２はメモリセル２７１１のゲート電極およびメモリセル２７２１のゲート電極に電気的に接続されている。ＧＬ２ ２７４４はメモリセル２７１１，２７２１の他のゲート電極、メモリセル２７１２のゲート電極、ならびにメモリセル２７２２のゲート電極に電気的に接続されている。ＧＬ３ ２７４６はメモリセル２７１２，２７２２の他のゲート電極に電気的に接続されている。ＳＧ１ ２７０２は、メモリセル２７１１の選択ゲート電極およびメモリセル２７１２の選択ゲート電極に電気的に接続されている。ＳＧ２ ２７０４はメモリセル２７２１の選択ゲート電極およびメモリセル２７２２の選択ゲート電極に電気的に接続されている。メモリセル２７１１は電荷蓄積領域２７１１０，２７１１１を含む。メモリセル２７１２は電荷蓄積領域２７１２０，２７１２１を含む。メモリセル２７１３は電荷蓄積領域２７１３０，２７１３１を含む。メモリセル２７１４は電荷蓄積領域２７１４０，２７１４１を含む。
図３２はメモリセル２７１１，２７１２を含む行に相当するＮＶＭアレイ１８の一部分の物理的実施形態を示す。図３２は図１２と実質的に同じであるが、図３２では回路図に用いられている参照番号が用いられている。
メモリセル２７１１，２７１２のための電荷蓄積領域を図３１および図３２に示す。メモリセル２７１１は電荷蓄積領域２７１１０，２７１１１を含み、メモリセル２７１２は電荷蓄積領域２７１２０，２７１２１を含む。メモリセル２７２１，２７２２は類似する電荷蓄積領域を含むが、この電荷蓄積領域は図３１には示していない。以下に記載のような電子デバイスの動作に関する対応を読めば、当業者であれば、電荷蓄積領域の重要性を理解し得る。
図３３は図３１に示したメモリセルの動作電圧の一部を有する表を含む。「Ｐｇｍ」はプログラムを意味する。電荷蓄積領域２７１１０，２７１１１に言及することは、メモリセル２７１１を指し、さらに具体的には、メモリセル２７１１の左側のゲート電極および右側のゲート電極それぞれの下の不連続な記憶素子をプログラミングすることまたは読み出すことを指す。多くの電圧が図３３の表および本明細書内の他の表に示されているが、他の電圧が用いられてもよい。電圧の絶対値は物理的パラメータの変化とともに変動するので、電圧の絶対値ではなく、電圧間の相対的な値および比はより関連性がある。
図３１に示す全メモリセルは、基板１２とメモリセルのゲート電極との間に約１２〜１６ボルトの範囲の電位差を生み出すことによって消去することができる。１つの実施形態では、消去は、基板１２（すなわちその中のウェル領域）を約＋７ボルトにし、ゲート線を−７ボルトにしてビット線を電気的にフロートにすることによって行うことができる。ＳＧ１およびＳＧ２は−７ボルトにされてもよいし、電気的にフローとさせてもよい。別の実施形態では、消去は、基板１２（すなわちその中のウェル領域）を約−７ボルトにし、ゲート線を＋７ボルトにしてビット線を電気的にフロートにすることによって行うことができる。なお、基板１２およびゲート線に用いられる電圧は０ボルトに対して対称的になっている必要はない。例えば、＋５ボルトおよび−９ボルトの組合せを用いることができる。本明細書を読めば、当業者であれば、それらの要求または要望を満たす消去用の電圧セットを決定することができる。
図３４は図３５に示す実施形態に関して記載した実施形態の回路図を含む。メモリセル３０１１，３０１２，３０１３，３０１４，３０２１，３０２２，３０２３，３０２４は、図３４に示すようにＮＶＭアレイ１８内に配向されている。
図３４を参照すると、ＢＬ１ ３０６２は、メモリセル３０１１，３０１２，３０１３，３０１４のＳ／Ｄ領域に電気的に接続されている。ＢＬ２ ３０６４は、メモリセル３０２１，３０２２，３０２３，３０２４のＳ／Ｄ領域に電気的に接続されている。ＢＬ３ ３０６６は、メモリセル３０１１，３０１２，３０２１，３０２２の他のＳ／Ｄ領域に電気的に接続されている。ＢＬ４ ３０６８は、メモリセル３０１３，３０１４，３０２３，３０２４の他のＳ／Ｄ領域に電気的に接続されている。ＣＧ１ ３０８２は、メモリセル３０１１，３０１２，３０２１，３０２２の制御ゲート電極に電気的に接続されている。ＣＧ２ ３０８４は、メモリセル３０１３，３０１４，３０２３，３０２４の制御ゲート電極に電気的に接続されている。ＳＧ１ ３００２は、メモリセル３０１１，３０２１の選択ゲート電極に電気的に接続されている。ＳＧ２はメモリセル３０１２，３０２２の選択ゲート電極に電気的に接続されている。ＳＧ３はメモリセル３０１３，３０２３の選択ゲート電極に電気的に接続されており、ＳＧ４ ３００８はメモリセル３０１４，３０２４の選択ゲート電極に電気的に接続されている。ビット・セル３０１１は電荷蓄積領域３０１１１を含む。ビット・セル３０１２は電荷蓄積領域３０１２１を含む。ビット・セル３０１３は電荷蓄積領域３０１３１を含む。ビット・セル３０１４は電荷蓄積領域３０１４１を含む。ビット・セル３０２１は電荷蓄積領域３０２１１を含む。ビット・セル３０２２は電荷蓄積領域３０２２１を含む。ビット・セル３０２３は電荷蓄積領域３０２３１を含む。ビット・セル３０２４は電荷蓄積領域３０２４１含む。
図３４に示すように、ＳＧ１ ３００２、ＳＧ２ ３００４、ＳＧ３ ３００６、およびＳＧ４ ３００８の各々は、メモリセルの１列のみに電気的に接続されている。ＣＧ１ ３０８２およびＣＧ２ ３０８４の各々は、メモリセルの２列以上に電気的に接続されおり、さらに具体的には、メモリセルの２列に電気的に接続されている。
図３５はメモリセル３０１１，３０１２，３０１３，３０１４を含む行に相当するＮＶＭアレイ１８の一部分の物理的実施形態を示す。図３５は図１７と実質的に同じであるが、回路図に用いられている参照番号が図３５では用いられている。図３６は図３４に示すメモリセルの動作電圧の一部を有する表を含む。例示的な１つの実施形態では、メモリセル３０１２の荷蓄積領域３０１２１はプログラムされている。
図３４に示す全メモリセルは、基板１２とメモリセルのゲート電極との間に約１２〜１６ボルトの範囲の電位差を生み出すことによって消去することができる。１つの実施形態では、消去は基板１２（すなわちその中のウェル領域）を約＋７ボルトにし、ゲート線を−７ボルトにしてビット線を電気的にフロートにすることによって行うことができる。ＳＧ１およびＳＧ２は−７ボルトにされてもよいし、電気的にフローとさせてもよい。別の実施形態では、消去は基板１２（すなわちその中のウェル領域）を約−７ボルトにし、ゲート線＋７ボルトにしてビット線を電気的にフロートにすることによって行うことができる。なお、基板１２およびゲート線に用いられる電圧は０ボルトに対して対称的になっている必要はない。例えば、＋５ボルトおよび−９ボルトの組合せを用いることができる。本明細書を読めば、当業者であれば、それらの要求または要望を満たす消去用の電圧セットを決定することができる。
図３７は図３８に示す実施形態に関して記載した実施形態の回路図を含む。メモリセル３３１１，３３１２，３３１３，３３１４，３３２１，３３２２，３３２３，３３２４は、図３７に示すようにＮＶＭアレイ１８内で配向されている。
図３７を参照すると、ＢＬ１ ３３６２は、メモリセル３３１１のＳ／Ｄ領域およびメモリセル３３２１のＳ／Ｄ領域に電気的に接続されている。 ＢＬ２ ３３６４は、メモリセル３３１１，３３２１の他のＳ／Ｄ領域ならびにメモリセル３３１２，３３２２のＳ／Ｄ領域に電気的に接続されている。ＢＬ３ ３３６６は、メモリセル３３１２，３３２２の他のＳ／Ｄ領域ならびにメモリセル３３１３，３３２３のＳ／Ｄ領域に電気的に接続されている。ＢＬ４ ３３６８は、メモリセル３３１３，３３２３の他のＳ／Ｄ領域ならびにメモリセル３３１４，３３２４のＳ／Ｄ領域に電気的に接続されている。ＢＬ５ ３３６９はメモリセル３３１４，３３２４の他のＳ／Ｄ領域に電気的に接続されている。ＣＧ１ ３３８２はメモリセル３３１１，３３１２，３３２１，３３２２の制御ゲート電極に電気的に接続されている。ＣＧ２ ３３８４はメモリセル３３１３，３３１４，３３２３，３３２４の制御ゲート電極に電気的に接続されている。ＳＧ１ ３３０２は、メモリセル３３１１，３３１２，３３１３，３３１４の選択ゲート電極に電気的に接続されている。ＳＧ２ ３３０４はメモリセル３３２１，３３２２，３３２３，３３２４の選択ゲート電極に電気的に接続されている。ビット・セル３３１１は電荷蓄積領域３３１１１を含む。ビット・セル３３１２は電荷蓄積領域３３１２１を含む。ビット・セル３３１３は電荷蓄積領域３３１３１を含む。ビット・セル３３１４は電荷蓄積領域３３１４１を含む。ビット・セル３３２１は電荷蓄積領域３３２１１を含む。ビット・セル３３２２は電荷蓄積領域３３２２１を含む。ビット・セル３３２３は電荷蓄積領域３３２３１を含む。ビット・セル３３２４は電荷蓄積領域３３２４１を含む。
図３７に示すように、ＳＧ１ ３３０２およびＳＧ２ ３３０４の各々はメモリセルの１つの行のみに電気的に接続されている。ＣＧ１ ３３８２およびＣＧ２ ３３８４の各々は、メモリセルの２つ以上の列に電気的に接続されており、さらに具体的には、メモリセルの２つの列に電気的に接続されている。
図３８はメモリセル３３１１，３３１２，３３１３，３３１４を含む行に相当するＮＶＭアレイ１８の一部分の物理的実施形態を示す。図３８は図２０と実質的に同じであるが、回路図に用いられている参照番号が図３８において用いられている。図３９は図３７に示すメモリセルの動作電圧の一部を有する表を含む。
図３７に示す全メモリセルは、基板１２（すなわちその中のウェル領域）とメモリセルのゲート電極との間に約１２〜１６ボルトの範囲の電位差を生み出すことによって消去することができる。１つの実施形態では、消去は基板１２（すなわちその中のウェル領域）を約＋７ボルトにし、ゲート線を−７ボルトにして、ビット線を電気的にフロートさせることによって行うことができる。ＳＧ１およびＳＧ２を−７ボルトにしてもよいし、電気的にフロートさせてもよい。別の実施形態では、消去は基板１２（すなわちその中のウェル領域）を約−７ボルトにし、ゲート線を＋７ボルトにして、ビット線を電気的にフロートさせることによって行うことができる。なお、基板１２およびゲート線に用いられる電圧は、０ボルトに対して対称的になっている必要はない。例えば、＋５ボルトおよび−９ボルトの組合せを用いることができる。本明細書を読めば、当業者であれば、それらの要求または要望を満たす消去のために使用されるべき電圧セットを決定することができる。
図２１〜図２４に関して記載した実施形態は、図３７に示したような回路図として表すことができ、図３９に列挙した電圧を用いて動作させることができる。
図４０は図４１に示した実施形態に関して記載した実施形態の回路図を含む。メモリセル３６１１，３６１２，３６１３，３６１４，３６２１，３６２２，３６２３，３６２４は、図４０に示すようにＮＶＭアレイ１８内に配向されている。
図４０を参照すると、ＢＬ１ ３６６２はメモリセル３６１１のＳ／Ｄ領域およびメモリセル３６２１のＳ／Ｄ領域に電気的に接続されている。ＢＬ２ ３６６４はメモリセル３６１１，３６２１の他のＳ／Ｄ領域ならびにメモリセル３６１２，３６２２のＳ／Ｄ領域に電気的に接続されている。ＢＬ３ ３６６６は、メモリセル３６１２，３６２２の他のＳ／Ｄ領域に電気的に接続されている。ＢＬ４ ３６６８はメモリセル３６１３，３６２３のＳ／Ｄ領域に電気的に接続されている。ＢＬ５ ３６７０は、メモリセル３６１３，３６２３の他のＳ／Ｄ領域ならびにメモリセル３６１４，３６２４のＳ／Ｄ領域に電気的に接続されている。ＢＬ６ ３６７２は、メモリセル３６１４，３６２４の他のＳ／Ｄ領域に電気的に接続されている。ＣＧ１ ３６８２は、メモリセル３６１１，３６１２，３６２１，３６２２の制御ゲート電極に電気的に接続されている。ＣＧ２ ３６８４は、メモリセル３６１３，３６１４，３６２３，３６２４の制御ゲート電極に電気的に接続されている。ＳＧ１ ３６０２は、メモリセル３６１１，３６１２，３６１３，３６１４の選択ゲート電極に電気的に接続されている。ＳＧ２ ３６０４は、メモリセル３６２１，３６２２，３６２３，３６２４の選択ゲート電極に電気的に接続されている。ビット・セル３６１１は電荷蓄積領域３６１１１を含む。ビット・セル３６１２は電荷蓄積領域３６１２１を含む。ビット・セル３６１３は電荷蓄積領域３６１３１を含む。ビット・セル３６１４は電荷蓄積領域３６１４１を含む。ビット・セル３６２１は電荷蓄積領域３６２１１を含む。ビット・セル３６２２は電荷蓄積領域３６２２１を含む。ビット・セル３６２３は電荷蓄積領域３６２３１を含む。ビット・セル３６２４は電荷蓄積領域３６２４１を含む。
図４０に示すように、ＢＬ１ ３６６２、ＢＬ３ ３６６６、ＢＬ４ ３６６８、およびＢＬ６ ３６７２の各々は、メモリセルの１つの列のみに電気的に接続されている。ＢＬ２ ３６６４およびＢＬ５ ３６７０の各々はメモリセルの２つ以上の列に電気的に接続されており、さらに具体的には、メモリセルの２つの列に電気的に接続されている。
図４１はメモリセル３６１１，３６１２，３６１３，３６１４を含む行に相当するＮＶＭアレイ１８の一部分の物理的実施形態を示す。図４１は図２８と実質的に同じであるが、回路図に用いられている参照番号が図４１において用いられている。図４２は図４０に示すメモリセルの動作電圧の一部を有する表を含む。
図４０に示す全メモリセルは、基板１２とメモリセルのゲート電極との間に約１２〜１６ボルトの範囲の電位差を生み出すことによって消去することができる。１つの実施形態では、消去は基板１２（すなわちその中のウェル領域）を約＋７ボルトにし、ゲート線を−７ボルトにして、ビット線を電気的にフロートさせることによって行うことができる。ＳＧ１およびＳＧ２を−７ボルトにしてもよいし、電気的にフロートさせてもよい。別の実施形態では、消去は基板１２（すなわちその中のウェル領域）を約−７ボルトにし、ゲート線を＋７ボルトにして、ビット線を電気的にフロートさせることによって行うことができる。なお、基板１２およびゲート線に用いられる電圧は、０ボルトに対して対称的になっている必要はない。例えば、＋５ボルトおよび−９ボルトの組合せを用いることができる。本明細書を読めば、当業者であれば、それらの要求または要望を満たす消去のために使用されるべき電圧セットを決定することができる。
ＮＶＭアレイ１８、そのメモリセル、ビット線、およびゲート線に関して多くの詳細を記載してきた。本明細書を読めば、当業者であれば、行および列の配向を逆にすることが可能であることを理解し得る。メモリセルとそれらに関連するビット線、ゲート線、または１つまたは複数の行に沿ったそれらの組合せとの間の電気的接続を１つまたは複数の列に変えることができる。同様に、メモリセルとそれらに関連するビット線、ゲート線、または１つまたは複数の列に沿ったそれらの組合せとの間の電気的接続を１つまたは複数の行に変えることもできる。
本明細書に記載の実施形態はＮＭＶアレイまたはそれらの一部を形成する際に有用である。基板のトレンチ内に不連続な記憶素子を用いれば、より小型のメモリセルを形成することおよびメモリ密度を増大させることが可能となる。不連続な記憶素子によって、従来のフローティング・ゲート構造とは対照的に、より多くのビットをメモリセル内に蓄積することも可能となる。ＮＶＭアレイの製造は既存の材料および機器を用いて実施することができる。したがって、工程統合により、新しい機器のための新しい工程を開発する必要がなく、材料の不適合の問題に対処する必要もない。選択ゲート線の少なくとも一部がトレンチ内に凹状に形成されるように、このメモリセルを形成することができる。
ソース・サイド注入を用いて、メモリセルをプログラムすることができる。中間ゲート誘電体部分１１４，１１５の厚さならびにプログラミング電圧を選択することによって、ビット線に電気的に接続されたＳ／Ｄ領域近傍に比して比較的大きな電界を、中間ゲート誘電体部分１１４，１１５近傍で発生させることが可能となる。ソース・サイド注入によってプログラミング時間を従来のホット電子注入と同様にすることができ、ソース・サイド注入は従来のホット電子注入に比して高い電位効率を有する。
多数の異なる態様および実施形態が可能である。それらの態様および実施形態のいくつかを以下に記載する。本明細書を読めば、当業者であれば、それらの態様および実施形態は単なる例示であって、本発明の範囲を制限するものではないことを理解し得る。
第１の態様では、電子デバイスは壁および底部を含み、基板の主表面から延在する第１のトレンチを含んだ基板を備えることができる。この電子デバイスは不連続な記憶素子も含むことができ、不連続な記憶素子の第１の部分はその少なくとも一部が第１のトレンチ内に位置する。この電子デバイスは第１のゲート電極をさらに含むことができ、不連続な記憶素子の第１の部分の少なくとも一部は第１のゲート電極と第１のトレンチの壁との間に位置する。この電子デバイスは、第１のゲート電極と基板の主表面との上に位置する第２のゲート電極をさらに含むことができる。
第１の態様の１つの実施形態では、第１のゲート電極は基板の主表面より下方に位置する上面を有する。具体的な実施形態では、第２のゲート電極の少なくとも一部は第１のトレンチ内まで延びている。別の具体的な実施形態では、電子デバイスは第３のゲート電極をさらに含む。基板は第１のトレンチから離間された第２のトレンチをさらに含み、第２のトレンチは壁および底部を含み、かつ基板の主表面から延在し、不連続な記憶素子の第２の部分はその少なくとも一部が第２のトレンチ内に位置する。第３のゲート電極は基板の主表面より下方に位置する上面を有し、不連続な記憶素子の第２の部分の少なくとも一部分は第３のゲート電極と第２のトレンチの壁との間に位置する。
第１の態様のさらに具体的な実施形態では、電子デバイスは、第１のトレンチより下方の基板内に位置する第１のドープ領域と、第２のトレンチより下方の基板内に位置する第２のドープ領域とをさらに含む。さらに具体的な実施形態では、この電子デバイスは、第１のトレンチと第２のトレンチとの間の基板の主表面に沿って位置する第３のドープ領域をさらに含む。さらに具体的な実施形態では、第３のドープ領域は第１および第２のトレンチの壁まで延在する。さらに別の具体的な実施形態では、第３のドープ領域は第１および第２のトレンチの壁から離間されている。
第１の態様のさらに具体的な別の実施形態では、電子デバイスは、不連続な記憶素子の第１の部分内に第１の不連続な記憶素子を含む第１の電荷蓄積領域をさらに備え、第１の不連続な記憶素子は、第１のドープ領域よりも第１のゲート電極の上面近傍に位置する。この電子デバイスはさらに、不連続な記憶素子の第２の部分内に第２の不連続な記憶素子を含む第２の電荷蓄積領域も備え、第２の不連続な記憶素子は、第２のドープ領域よりも第３のゲート電極の上面近傍に位置する。第２の電荷蓄積領域は第１の電荷蓄積領域から離間されている。
第１の態様のさらに具体的な実施形態では、第２のゲート電極は、第１のゲート電極と、第３のゲート電極と、第１および第２のトレンチ間における基板の一部分とを覆うように位置する。さらに別の具体的な実施形態では、この電子デバイスは第４のゲート電極をさらに含む。第２のゲート電極は、第１のゲート電極と、第１および第２のトレンチ間における基板の第１の部分とを覆うように位置し、第４のゲート電極は、第３のゲート電極と、第１および第２のトレンチ間における基板の第２の部分とを覆うように位置する。
第１の態様の別の実施形態では、電子デバイスは、第１のトレンチの壁および底部に沿って位置する第１の誘電体層と、不連続な記憶素子の第１の部分と第１のゲート電極との間に位置する第２の誘電体層とをさらに含む。さらなる実施形態では、不連続な記憶素子はシリコンナノ結晶または金属ナノクラスタを含む。さらに別の実施形態では、電子デバイスはアレイをさらに含み、このアレイにおいては基板が第１のトレンチを含んだ複数のトレンチを含み、かつ、このアレイ内では不連続な記憶素子が基板のトレンチ内に位置する。具体的な実施形態では、電子デバイスはさらに、第１のトレンチ内に上面を含む第１のゲート電極上に位置する第１の誘電体層を含み、不連続な記憶素子の第１の部分は基板の主表面から離間されており、不連続な記憶素子はアレイ内のトレンチ間における基板の主表面上には実質的には存在しない。
第１の態様のさらに別の実施形態では、第１のゲート電極は断面図から、実質的な矩形を有する。さらに別の実施形態では、第１のゲート電極は断面図から、互いに対向する曲線状の外面を有した部分を含む。
第２の態様では、電子デバイスは、相互に離間された第１のトレンチおよび第２のトレンチを含んだ基板を備えることができ、第１および第２のトレンチの各々は壁および底部を含み、基板の主表面から延在する。この電子デバイスは不連続な記憶素子を含むこともでき、不連続な記憶素子の第１の部分は第１のトレンチ内に位置し、不連続な記憶素子の第２の部分は少なくとも第２のトレンチ内に位置する。この電子デバイスは、第１のトレンチ内に位置し、かつ基板の主表面より下方に上面を有する第１のゲート電極を含むこともでき、不連続な記憶素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁との間に位置する。この電子デバイスは、第２のトレンチ内に位置し、かつ基板の主表面より下方に位置する上面を有する第２のゲート電極をさらに含むことができ、不連続な記憶素子の第２の部分の少なくとも一部は第２のゲート電極と第２のトレンチの壁との間に位置し、第３のゲート電極は第１のゲート電極または第２のゲート電極の少なくとも１つを覆うように位置する。
第２の態様の１つの実施形態では、電子デバイスは、第１のトレンチの底部に沿って基板内に位置する第１のドープ領域と、第２のトレンチの底部に沿って基板内に位置する第２のドープ領域と、第１のトレンチと第２のトレンチとの間における基板の主表面に沿って位置する第３のドープ領域とをさらに含む。
第３の態様では、電子デバイスは、相互に離間された第１のトレンチおよび第２のトレンチを含む基板を備えることができ、第１および第２のトレンチの各々は、壁および底部を含み、かつ基板の主表面から延在する。この電子デバイスは、第１のトレンチの底部に沿って基板内に位置する第１のドープ領域と、第２のトレンチの底部に沿って基板内に位置する第２のドープ領域と、第１および第２のトレンチの壁および底部に沿って位置する第１の誘電体層とを含むこともできる。この電子デバイスは不連続な記憶素子をさらに含むことができ、不連続な記憶素子の第１の部分は第１のトレンチ内に位置し、不連続な記憶素子の第２の部分は第２のトレンチ内に位置し、不連続な記憶素子の第１および第２の部分は基板の主表面から離間されており、不連続な記憶素子は、第１のトレンチと第２のトレンチとの間における基板の主表面上には実質的に存在しない。この電子デバイスは、第１および第２のトレンチ内の不連続な記憶素子に隣接する第２の誘電体層をさらに含むことができる。この電子デバイスは、第１のトレンチ内に位置するとともに基板の主表面より下方に位置する上面を有する第１のゲート電極をまたさらに含むことができ、不連続な記憶素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁との間に位置する。この電子デバイスは、第１のトレンチ内に位置するとともに基板の主表面より下方に位置する上面を有する第２のゲート電極を含むことができ、不連続な記憶素子の第１の部分の少なくとも一部は第１のゲート電極と第１のトレンチの壁との間に位置する。この電子デバイスは、第１のトレンチ内の第１のゲート電極上に位置する第１の部分と第２のトレンチ内の第２のゲート電極上に位置する第２の部分とを含んだ第３の誘電体層をさらに含むことができる。この電子デバイスはさらに、第３の誘電体層上に位置する第３のゲート電極と、第１のゲート電極または第２のゲート電極の少なくとも１つとを含むことができ、第３のゲート電極はその少なくとも一部が第１のトレンチおよび第２のトレンチ内に位置する。
第４の態様では、電子デバイスを形成する工程は、壁および底部を含んで基板の主表面から延在する第１のトレンチを基板内に形成する工程と、基板の主表面上で第１のトレンチ内に不連続な記憶素子を形成する工程とを含むことができる。この工程は不連続な記憶素子を形成後に第１のトレンチ内に第１のゲート電極を形成する工程も含むことができ、不連続な記憶素子の第１の不連続な記憶素子は、第１のゲート電極と第１のトレンチの壁との間に位置する。この工程は基板の主表面上に位置する不連続な記憶素子を除去する工程をさらに含み、不連続な記憶素子の第１の部分は第１のトレンチ内に残る。この工程は不連続な記憶素子を形成後に第２のゲート電極を形成する工程をさらに含むことができ、第２のゲート電極は第１のゲート電極と基板の主表面との上に位置する。
第４の態様の１つの実施形態では、第１のゲート電極を形成する工程は、第１のゲート電極の上面が基板の主表面より下方に位置するように第１のゲート電極を形成する工程を含む。第２のゲート電極を形成する工程は、第２のゲート電極の一部分が第１のトレンチ内へと延びるように第２のゲート電極を形成する工程を含む。別の実施形態では、この工程は、第２のトレンチ内に第３のゲート電極を形成する工程をさらに含む。第１のトレンチを形成する工程は、第１のトレンチから離間された第２のトレンチを形成する工程をさらに含み、第２のトレンチは壁および底部を含み、基板の主表面から延在する。不連続な記憶素子を形成する工程は、不連続な記憶素子を第２のトレンチ内に形成する工程をさらに含む。第３のゲート電極を形成する工程は、不連続な記憶素子の第２の不連続な記憶素子が第３のゲート電極と第２のトレンチの壁との間に位置するように第３のゲート電極を形成する工程を含む。不連続な記憶素子を除去する工程は、基板の主表面上に位置する不連続な記憶素子を除去する工程を含み、不連続な記憶素子の第２の部分は第２のトレンチ内に残っている。
具体的な実施形態では、この工程は、第１および第２のトレンチの底部に沿って第１のドープ領域および第２のドープ領域をそれぞれ形成する工程をさらに含む。さらに具体的な実施形態では、この工程は、第１のトレンチと第２のトレンチとの間で基板の主表面に沿って位置する第３のドープ領域を形成する工程をさらに含む。さらに具体的な実施形態では、第３のドープ領域を形成する工程は、第２のゲート電極を形成する前に実行される。さらに具体的な別の実施形態では、第３のドープ領域を形成する工程は、第２のゲート電極を形成後に実行される。
別の具体的な実施形態では、不連続な記憶素子を除去する工程は、第１の不連続な記憶素子が第１の電荷蓄積領域の一部になり、第１のドープ領域近傍よりも第１のゲート電極の上面近傍に位置するように、かつ、第２の不連続な記憶素子が第２の電荷蓄積領域の一部になり、第２のドープ領域近傍よりも第３のゲート電極の上面近傍に位置するように、不連続な記憶素子を除去する工程を含む。第２の電荷蓄積領域は第１の電荷蓄積領域から離間されている。
さらに別の具体的な実施形態では、第２のゲート電極を形成する工程は、第２のゲート電極が第１および第３のゲート電極上に位置するように、かつ、上面図からは、第１および第２のトレンチの長さが第２のゲート電極の長さに対して実質的に直交するように、第２のゲート電極を形成する工程を含む。さらに別の具体的な実施形態では、この工程は第４のゲート電極を形成する工程をさらに含む。第２のゲート電極を形成する工程は、第２のゲート電極が第１のゲート電極上に位置するように第２のゲート電極を形成する工程を含み、第４のゲート電極を形成する工程は、第４のゲート電極が第３のゲート電極上に位置するように第４のゲート電極を形成する工程を含む。上面図からは、第１のトレンチの長さは第２のゲート電極に長さに対して実質的に平行であり、第２のトレンチの長さは第４のゲート電極の長さに対して実質的に平行である。
第４の態様のさらなる実施形態では、工程は、第１のトレンチの壁および底部に沿って位置する第１の誘電体層を形成する工程と、不連続な記憶素子を形成後に第２の誘電体層を形成する工程と、第１のゲート電極を形成後に第３の誘電体層を形成する工程とをさらに含む。さらに具体的な実施形態では、第３の誘電体層を形成する工程および基板の主表面上に位置する不連続な記憶素子を除去する工程は、第１のゲート電極の露出部分と、第１のゲート電極と基板の主表面との間の高くなった部分に位置する不連続な記憶素子の露出部分とを酸化させる工程を含む。
第４の態様の別の実施形態では、第１のゲート電極を形成する工程は、不連続な記憶素子を形成後に導電層を形成する工程と、導電層を研磨して基板の主表面上に位置する導電層の部分を除去する工程と、第１のトレンチ内に導電層を凹状に形成して、第１のゲート電極の上面が主表面より下方に位置するように第１のゲート電極を形成する工程とを含む。さらに別の実施形態では、第１のゲート電極を形成する工程は、不連続な記憶素子を形成後に導電層を形成する工程と、導電層を異方性エッチングして第１のゲート電極を形成する工程とを含む。このゲート電極は、断面図からは側壁スペーサ形状を有する。またさらなる実施形態では、不連続な記憶素子を形成する工程は、シリコンナノ結晶を形成する工程または金属ナノクラスタを形成する工程を含む。
第５の態様では、電子デバイスを形成する工程は、第１のトレンチおよび第２のトレンチを基板内に形成する工程を含むことができ、第１および第２のトレンチは相互に離間されており、第１および第２のトレンチの各々は壁および底部を含み、基板の主表面から延在する。この工程は基板の主表面上で、第１および第２のトレンチ内に不連続な記憶素子を形成する工程も含むことができる。この工程は、不連続な記憶素子の形成後に第１の導電層を形成する工程と、基板の主表面上に位置する第１の導電層の一部分を除去して、第１のトレンチ内に第１のゲート電極を形成し、第２のトレンチ内に第２のゲート電極を形成する工程とを含むこともできる。不連続な記憶素子の第１の部分は、第１のゲート電極と第１のトレンチの壁との間に位置し、不連続な記憶素子の第２の部分は、第２のゲート電極と第２のトレンチの壁との間に位置する。この工程は、基板の主表面上に位置する不連続な記憶素子を除去する工程と、基板の主表面上に位置する不連続な記憶素子を除去した後に第２の導電層を形成する工程と、第２の導電層をパターン化して、基板の主表面上に位置する第３のゲート電極と、第１のゲート電極また第２のゲート電極の少なくとも１つとを形成する工程とをさらにまた含むことができる。
第５の態様の１つの実施形態では、工程は第１および第２のトレンチの底部に沿って第１のドープ領域と第２のドープ領域とをそれぞれ形成する工程をさらに含む。さらなる実施形態では、工程は第１のトレンチと第２のトレンチとの間の基板の主表面に沿って位置する第３のドープ領域を形成する工程をさらに含む。別の実施形態では、第１の導電層の一部分を除去する工程は、第１および第２のトレンチ内に第１の導電層を凹状に形成して、第１および第２のゲート電極の上面が主表面より下方に位置するように、第１および第２のゲート電極を形成する工程を含む。
第６の態様では、電子デバイスを形成する工程は、第１のトレンチおよび第２のトレンチを基板内に形成する工程を含むことができ、第１および第２のトレンチは相互に離間されており、第１および第２のトレンチの各々は壁および底部を含み、基板の主表面から延在する。この工程は第１のドープ領域および第２のドープ領域を形成する工程も含むことができ、第１のドープ領域は第１のトレンチの底部に沿った基板内に位置し、第２のドープ領域は第２のトレンチの底部に沿った基板内に位置する。この工程は、第１および第２のトレンチの壁および底部に沿って位置する第１の誘電体層を形成する工程と、第１の誘電体層を形成後に不連続な記憶素子を形成する工程と、不連続な記憶素子を形成後に第２の誘電体層を形成する工程とをさらに含むことができる。この工程は、第２の誘電体層を形成後に第１の導電層を形成する工程と、第１の導電層をパターン化して、第１のトレンチ内に第１のゲート電極を形成し、第２のトレンチ内に第２のゲート電極を形成する工程とをさらに含むことができる。第１のゲート電極は基板の主表面より下方に位置する上面を有し、不連続な記憶素子の第１の部分は第１のゲート電極と第１のトレンチの壁との間に位置し、第２のゲート電極は基板の主表面より下方に位置する上面を有し、不連続な記憶素子の第２の部分は第２のゲート電極と第２のトレンチの壁との間に位置する。この工程は、不連続な記憶素子の第３の部分を除去して、不連続な記憶素子の第１の部分および不連続な記憶素子の第２の分を含んだ不連続な記憶素子の残りの部分を残す工程をさらにまた含むことができる。不連続な記憶素子の第１の部分は第１のトレンチ内に位置し、不連続な記憶素子の第２の部分は第２のトレンチ内に位置し、不連続な記憶素子第１および第２の部分は基板の主表面から離間されており、不連続な記憶素子は第１トレンチと第２のトレンチとの間の基板の主表面の上には実質的に存在しない。この工程は第３の誘電体層を形成する工程も含むことができ、第３の誘電体層の第１の部分は第１のトレンチ内の第１のゲート電極上に位置し、第３の誘電体層の第２の部分は第２のトレンチ内の第２のゲート電極上に位置する。この工程は、第３の誘電体層形成後に第２の導電層を形成する工程と、第２の導電層をパターン化して第３の誘電体層上に位置する第３のゲート電極を形成する工程とを含むこともでき、第３のゲート電極は少なくとも一部が第１のトレンチおよび第２のトレンチ内に位置する。
第７の態様では、電子デバイスは第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に実質的に沿って配向された第２のメモリセルのセットとを含むことができる。この電子デバイスは第１のメモリセルのセットに電気的に接続された第１のゲート線と、第２のメモリセルのセットに電気的に接続された第２のゲート線とを含むこともでき、第１のゲート線に比して第２のゲート線は、第１の方向に沿って位置するより多くのメモリセルのセットに電気的に接続されている。
第７の態様の１つの実施形態では、第１のゲート線は選択ゲート線であり、第２のゲート線は制御ゲート線である。具体的な実施形態では、第１および第２のメモリセルのセット内のメモリセルの各々は、選択ゲート電極と制御ゲート電極とを含む不揮発性メモリセルからなる。第１のゲート線は第１のメモリセルのセットの選択ゲート電極に電気的に接続されており、第２のゲート線は第２のメモリセルのセットの制御ゲート電極に電気的に接続されている。さらに具体的な実施形態では、第１および第２のメモリセルのセットのチャネル領域と制御ゲート電極との間には不連続な記憶素子が存在し、第１および第２のメモリセルのセットのチャネル領域と選択ゲート電極との間には不連続な記憶素子が実質的に存在しない。
第７の態様の別の実施形態では、第１の方向は、ある行またはある列に関連する。別の実施形態では、第１のゲート線はメモリセルの１つの行または１つの列に電気的に接続されており、第２のゲート線はメモリセルの２つの行または２つの列に電気的に接続されている。さらなる実施形態では、電子デバイスは、第１の方向に実質的に沿って配向された第３のメモリセルのセットをさらに含み、第１、第２および第３のメモリセルのセットは、互いに異なる行または異なる列内に位置する。第３のメモリセルのセット内のメモリセルの各々は制御ゲート電極および選択ゲート電極を含み、第２のゲート線は第２および第３のメモリセルのセットの制御ゲート電極に電気的に接続されている。
第７の態様の具体的な実施形態では、電子デバイスは、第１のビット線、第２のビット線および第３のビット線をさらに含み、第１のビット線は、第１のメモリセルのセットに電気的に接続され、第２のビット線は、第２および第３のメモリセルのセットに電気的に接続されている。第３のビット線は、第１のメモリセルのセットの一部であるが第２のメモリセルのセットの一部ではない第１のメモリセルと、第２のメモリセルのセットの一部であるが第１のメモリセルのセットの一部ではない第２のメモリセルとに電気的に接続されている。さらに具体的な実施形態では、第１および第２のビット線は、第１の方向に実質的に沿って配向されたメモリセルに電気的に接続され、第３のビット線は、第１の方向に対して実質的に直交する第２の方向に実質的に沿って配向されたメモリセルに電気的に接続されている。
第８の態様では、電子デバイスは、第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に対して実質的に直交する第２の方向に実質的に沿って配向された第２のメモリセルのセットとを含むことができる。この電子デバイスはさらに、第１のメモリセルのセットに電気的に接続された第１のゲート線も含むことができ、第１のメモリセルのセットは、第２のメモリセルのセットの一部ではない第１のメモリセルと、第２のメモリセルのセットの一部である第２のメモリセルとを含む。この電子デバイスはさらに、第２のメモリセルのセットに電気的に接続された第２のゲート線を含むことができ、第２のゲート線は、第１の方向に実質的に沿って配向されたメモリセルに電気的に接続されている第１のゲート線に比して、第２の方向に実質的に沿って配向された、より多くのメモリセルに電気的に接続されている。
第９の態様では、電子デバイスは、第１の方向に実質的に沿って配向された第１のメモリセルのセットと、第１の方向に実質的に沿って配向された第２のメモリセルのセットとを含むことができる。電子デバイスはさらに、第１のメモリセルのセットに電気的に接続された第１のビット線と、第２のメモリセルのセットに電気的に接続された第２のビット線であって、第１のビット線に比して、第１の方向に沿ってより多くのメモリセルのセットに電気的に接続された第２のビット線とを含むこともできる。
第９の態様の１つの実施形態では、第１および第２のメモリセルのセット内のメモリセル各々は、選択ゲート電極と制御ゲート電極とを含む不揮発性メモリセルからなる。具体的な実施形態では、第１および第２のメモリセルのセットのチャネル領域と制御ゲート電極との間には不連続な記憶素子が存在し、第１および第２のメモリセルのセットのチャネル領域と選択ゲート電極との間には不連続な記憶素子が実質的に存在しない。別の実施形態では、第１の方向はある行またはある列に関連している。
第９の態様のさらなる実施形態では、電子デバイスは、第３のメモリセルのセットをさらに含み、第１、第２および第３のメモリセルのセットは互いに異なる行または異なる列内に位置し、第３のメモリセルのセットは第１の方向に実質的に配向され、第２のビット線は第３のメモリセルのセットに電気的に接続されている。さらに別の実施形態では、第１のビット線はメモリセルの１つの行または１つの列に電気的に接続され、第２のビット線はメモリセルの２つの行または２つの列に電気的に接続されている。
第９の態様のさらに別の実施形態では、電子デバイスは、第１のゲート線、第２のゲート線、および第３のゲート線をさらに含む。第１のゲート線は第１のメモリセルのセットに電気的に接続されており、第２のゲート線は第２のメモリセルのセットに電気的に接続されている。第３のゲート線は、第１のメモリセルのセットの一部であるが第２のメモリセルのセットの一部ではない第１のメモリセルと、第２のメモリセルのセットの一部であるが第１のメモリセルのセットの一部ではない第２のメモリセルとに電気的に接続されている。さらに具体的な実施形態では、第１および第２のゲート線の各々は制御ゲート線であり、第３のゲート線は選択ゲート線である。
別のさらに具体的な実施形態では、第１および第２のゲート線は第１の方向に実質的に沿って配向されたメモリセルに電気的に接続され、第３のゲート線は第１の方向に対して実質的に直交する第２の方向に実質的に沿って配向されたメモリセルに電気的に接続されている。さらに具体的な実施形態では、第２および第３のメモリセルのセットのチャネル領域と制御ゲート電極との間には不連続な記憶素子が存在し、第１のメモリセルのセットのチャネル領域と選択ゲート電極との間には不連続な記憶素子が実質的に存在しない。
上記の概要または実施例に記載した全部の要素が必要というわけではなく、特定の要素の一部は必要でなくてもよいし、それらの要素に加えて１つまたは複数のさらなる要素を加えてもよいことが理解し得る。またさらに、列挙された動作の順序は、必ずしもそれらが行われる順序ではない。本明細書を読めば、当業者であれば、それらの具体的な要求または要望にどの動作を用いることができるかを決定することができる。
１つまたは複数の利益、１つまたは複数の他の利点、１つまたは複数の問題に対する１つまたは複数の解決策、またはこれらの組合せを１つまたは複数の具体的な実施形態に関して上述したが、１つ以上の利益、１つ以上の利点、１つ以上の問題に対する１つ以上の解決策、または利益、利点、解決策を生じさせ得るか、明らかにさせ得る１つ以上の要素は、特許請求の範囲の一部または全部の重要な、必要な、または本質的な特徴ないし要素であるとみなされるべきではない。
上記の説明は例示であると考えられるべきであり、限定的なものと考えられるべきではなく、添付の特許請求の範囲は本発明の範囲に入る変形例、強化例、および他の実施形態のすべてを包含するものとする。したがって、法的に許容される最大の範囲まで、添付の特許請求の範囲およびそれらの同等物の容認できる最も広い解釈によって形成されるべきであり、上記の詳細な説明によって制限または限定されないものとする。
保護層形成後の加工物の一部を示す断面図。 トレンチ形成後の図１の加工物を示す断面図。 トレンチ内に絶縁層を形成した後の、図２の加工物を示す断面図。 ドープ領域をトレンチの底部に形成後の図３の加工物を示す上面図。 ドープ領域をトレンチの底部に形成後の図３の加工物を示す断面図。 不連続な記憶素子を含んだ電荷蓄積積層体を形成後の図５の加工物を示す断面図。 基板上に導電層を形成後の図６の加工物を示す断面図。 ゲート電極を形成後の図７の加工物を示す上面図。 ゲート電極を形成後の図７の加工物を示す断面図。 アレイ内の保護層の残りの部分を除去後の図９の加工物および電荷蓄積積層体の露出部分を示す断面図。 絶縁層形成後の図１０の加工物を示す断面図。 導電層形成後の図１１の加工物を示す断面図。 導電線形成後の図１２の加工物を示す上面図。 別の実施形態の導電線の形成後の図１１の加工物を示す断面図。 パターン化されたレジスト層を形成後の図１４の加工物を示す上面図。 電子デバイスの製造終了後の図１５の加工物を示す上面図。 電子デバイスの製造終了後の図１５の加工物を示す断面図。 基板内にドープ領域を形成後の図１３の加工物を示す上面図。 電子デバイスの製造が実質的に終了した後の図１８の加工物を示す上面図。 電子デバイスの製造が実質的に終了した後の図１８の加工物を示す断面図。 基板内にドープ領域を形成後の図１３の加工物を示す上面図。 基板内にドープ領域を形成後の図１３の加工物を示す断面図。 電子デバイスの製造が実質的に終了した後の図２１および２２の加工物を示す上面図。 電子デバイスの製造が実質的に終了した後の図２１および２２の加工物を示す断面図。 トレンチが相互にさらに広く離間された、図１２の加工物を示す断面図。 上側の導電線を形成後の図２５の加工物を示す上面図。 電子デバイスの製造が実質的に終了した後の図２６の加工物を示す上面図。 電子デバイスの製造が実質的に終了した後の図２６の加工物を示す断面図。 導電層形成後の図６の加工物を示す断面図。 ゲート電極形成後の図２９の加工物を示す断面図 ＮＶＭアレイ内の行に沿ったメモリセルを示す回路図。 ＮＶＭアレイ内の行に沿ったメモリセルの回路図の例示的な物理的実施形態を示す断面図。 ＮＶＭアレイ内の行に沿ったメモリセルの動作電圧を示す表。 ＮＶＭアレイ内の行に沿ったメモリセルを示す回路図。 ＮＶＭアレイ内の行に沿ったメモリセルの回路図の例示的な物理的実施形態を示す断面図。 ＮＶＭアレイ内の行に沿ったメモリセルの動作電圧を示す表。 ＮＶＭアレイ内の行に沿ったメモリセルを示す回路図。 ＮＶＭアレイ内の行に沿ったメモリセルの回路図の例示的な物理的実施形態を示す断面図。 ＮＶＭアレイ内の行に沿ったメモリセルの動作電圧を示す表。 ＮＶＭアレイ内の行に沿ったメモリセルを示す回路図。 ＮＶＭアレイ内の行に沿ったメモリセルの回路図の例示的な物理的実施形態を示す断面図。 ＮＶＭアレイ内の行に沿ったメモリセルの動作電圧を示す表。

Claims (5)

  1. 電子デバイスであって、
    第１の壁と、該第１の壁と対向する第２の壁とを有する、基板内のトレンチと、
    第１の方向に実質的に沿って配向された第１のメモリセルのセットと、
    前記第１の方向に実質的に沿って配向された第２のメモリセルのセットと、
    前記第１のメモリセルのセットに電気的に接続された選択ゲート線である第１のゲート線であって、前記第１のゲート線の少なくとも一部が前記トレンチの外側に存在する、第１のゲート線と、
    前記第２のメモリセルのセットに電気的に接続された制御ゲート線である第２のゲート線であって、前記第１のゲート線に比べて第２のゲート線は、前記第１の方向に沿って存在する、より多くのメモリセルのセットに電気的に接続されているとともに、前記第１及び第２のメモリセルのセットを含むメモリアレイ内で前記第１のゲート線が第２のゲート線に実質的に平行であり、前記第２のゲート線の少なくとも一部が前記トレンチ内部に存在する、第２のゲート線と、
    複数の不連続記憶素子であって、前記第１のメモリセルのセット内の各メモリセルにおいて、前記複数の不連続記憶素子のうちの第１のセットが、前記トレンチ内部に存在する前記第２のゲート線の少なくとも一部と前記トレンチの前記第１の壁との間に該第１の壁に沿って存在しており、前記第２のメモリセルのセット内の各メモリセルにおいて、前記複数の不連続記憶素子のうちの第２のセットが、前記トレンチ内部に存在する前記第２のゲート線の少なくとも一部と前記トレンチの前記第２の壁との間に該第２の壁に沿って存在している、複数の不連続記憶素子と、
    を備える電子デバイス。
  2. 前記第１および第２のメモリセルのセット内の各メモリセルは、選択ゲート電極および制御ゲート電極を含む不揮発性メモリセルからなり、
    前記第１のゲート線は、前記第１のメモリセルのセットの前記選択ゲート電極に電気的に接続されており、
    前記第２のゲート線は、前記第２のメモリセルのセットの前記制御ゲート電極に電気的に接続されている、請求項１に記載の電子デバイス。
  3. 電子デバイスであって、
    第１の壁と、該第１の壁と対向する第２の壁とを有する、基板内のトレンチと、
    第１の方向に実質的に沿って配向された第１のメモリセルのセットと、
    前記第１の方向に実質的に沿って配向された第２のメモリセルのセットと、ここで、前記第１および第２のメモリセルのセット内の各メモリセルは、制御ゲート電極を含み、
    前記第１のメモリセルのセットに電気的に接続された第１のビット線であって、他の２つのビット線の間に存在する第１のビット線と、
    前記第２のメモリセルのセットに電気的に接続された第２のビット線であって、前記第１のビット線に比べて第２のビット線は、前記第１の方向に沿った、より多くのメモリセルのセットに電気的に接続されているとともに、前記第１及び第２のメモリセルのセットを含むメモリアレイ内で前記第１のビット線が第２のビット線に実質的に平行である、第２のビット線と、
    複数の不連続記憶素子であって、前記第１のメモリセルのセット内の各メモリセルにおいて、前記複数の不連続記憶素子のうちの第１のセットが、前記制御ゲート電極と前記トレンチの前記第１の壁との間に該第１の壁に沿って存在しており、前記第２のメモリセルのセット内の各メモリセルにおいて、前記複数の不連続記憶素子のうちの第２のセットが、前記制御ゲート電極と前記トレンチの前記第２の壁との間に該第２の壁に沿って存在している、複数の不連続記憶素子と、
    を備える電子デバイス。
  4. 前記第１および第２のメモリセルのセット内の各メモリセルは、選択ゲート電極および前記制御ゲート電極を含む不揮発性メモリセルからなる、請求項３に記載の電子デバイス。
  5. 前記第１および第２のメモリセルのセットのチャネル領域と前記制御ゲート電極との間に前記不連続記憶素子が存在し、
    前記第１および第２のメモリセルのセットのチャネル領域と前記選択ゲート電極との間には前記不連続記憶素子が実質的に存在しない、請求項４に記載の電子デバイス。
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