JP3175700B2 - メタルゲート電界効果トランジスタの製造方法 - Google Patents
メタルゲート電界効果トランジスタの製造方法Info
- Publication number
- JP3175700B2 JP3175700B2 JP23776998A JP23776998A JP3175700B2 JP 3175700 B2 JP3175700 B2 JP 3175700B2 JP 23776998 A JP23776998 A JP 23776998A JP 23776998 A JP23776998 A JP 23776998A JP 3175700 B2 JP3175700 B2 JP 3175700B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- metal
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910052751 metal Inorganic materials 0.000 title claims description 57
- 239000002184 metal Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000005669 field effect Effects 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は低抵抗ソースドレイ
ン領域を有するメタルゲート電界効果トランジスタの製
造方法に関する。
ン領域を有するメタルゲート電界効果トランジスタの製
造方法に関する。
【０００２】
【従来の技術】この種のメタルゲートＭＩＳＦＥＴの構
造及び製造方法がIEDM Tech.Dig.,pp.821-824,1997に開
示されている。図６はこの従来のメタルゲート電界効果
トランジスタを示す断面図、図７（ａ）乃至（ｅ）はそ
の製造方法を工程順に示す断面図である。
造及び製造方法がIEDM Tech.Dig.,pp.821-824,1997に開
示されている。図６はこの従来のメタルゲート電界効果
トランジスタを示す断面図、図７（ａ）乃至（ｅ）はそ
の製造方法を工程順に示す断面図である。
【０００３】図７（ａ）に示すように、半導体基板１上
に、ダミーのゲート絶縁膜６を形成した後、何らかの材
料を使用してダミーのゲート電極２を形成しておき、こ
のダミーゲート電極２をマスクとして半導体基板１の表
面にイオン注入することにより低濃度ソースドレイン領
域５を形成し、その後、ゲート電極２の側壁に側壁絶縁
膜３を形成し、更に、この側壁絶縁膜３をマスクとして
半導体基板１の表面にイオン注入することにより高濃度
ソースドレイン領域４を形成する。なお、ゲート電極２
及び側壁絶縁膜３は絶縁膜７に埋め込まれてその表面が
平坦化されている。
に、ダミーのゲート絶縁膜６を形成した後、何らかの材
料を使用してダミーのゲート電極２を形成しておき、こ
のダミーゲート電極２をマスクとして半導体基板１の表
面にイオン注入することにより低濃度ソースドレイン領
域５を形成し、その後、ゲート電極２の側壁に側壁絶縁
膜３を形成し、更に、この側壁絶縁膜３をマスクとして
半導体基板１の表面にイオン注入することにより高濃度
ソースドレイン領域４を形成する。なお、ゲート電極２
及び側壁絶縁膜３は絶縁膜７に埋め込まれてその表面が
平坦化されている。
【０００４】次いで、図７（ｂ）に示すように、ダミー
のゲート電極２を除去する。
のゲート電極２を除去する。
【０００５】その後、図７（ｃ）に示すように、ゲート
電極の下方のゲート絶縁膜６を除去する。
電極の下方のゲート絶縁膜６を除去する。
【０００６】更に、図７（ｄ）に示すように、ゲート部
の半導体基板表面を酸化してゲート絶縁膜８を形成す
る。
の半導体基板表面を酸化してゲート絶縁膜８を形成す
る。
【０００７】その後、図７（ｅ）に示すように、金属膜
を全面に形成してゲート部をこの金属膜で埋め込み、フ
ォトレジスト１０によりこの金属膜をパターニングし
て、ゲート部に埋め込まれたメタルゲート電極９を形成
する。
を全面に形成してゲート部をこの金属膜で埋め込み、フ
ォトレジスト１０によりこの金属膜をパターニングし
て、ゲート部に埋め込まれたメタルゲート電極９を形成
する。
【０００８】そして、フォトレジスト１０を除去するこ
とにより、図６に示す構造のメタルゲートＭＩＳＦＥＴ
が形成される。
とにより、図６に示す構造のメタルゲートＭＩＳＦＥＴ
が形成される。
【０００９】このように、従来、この種のメタルゲート
ＭＩＳＦＥＴを製造する場合には、ゲート電極とソース
ドレイン領域を自己整合的に形成するために、予め何ら
かの材料をゲート電極２としてＭＩＳＦＥＴ構造を形成
しておき、後の工程でこのダミーとなっているゲート電
極２を除去し、その下のダミーのゲート絶縁膜６を除去
した後、ゲート酸化を行い、金属を埋め込んで本来のメ
タルゲート電極９としている。
ＭＩＳＦＥＴを製造する場合には、ゲート電極とソース
ドレイン領域を自己整合的に形成するために、予め何ら
かの材料をゲート電極２としてＭＩＳＦＥＴ構造を形成
しておき、後の工程でこのダミーとなっているゲート電
極２を除去し、その下のダミーのゲート絶縁膜６を除去
した後、ゲート酸化を行い、金属を埋め込んで本来のメ
タルゲート電極９としている。
【００１０】
【発明が解決しようとする課題】しかしながら、この従
来のメタルゲートＭＩＳＦＥＴは、ソースドレインの寄
生抵抗が大きいという問題点があった。
来のメタルゲートＭＩＳＦＥＴは、ソースドレインの寄
生抵抗が大きいという問題点があった。
【００１１】仮に、本発明のように、メタルゲート電界
効果トランジスタのソースドレイン領域の上にシリサイ
ド膜を形成すれば、ソースドレイン領域の寄生抵抗を低
下させることができる。しかし、従来方法においては、
ソースドレイン領域上にこのようなシリサイド膜を形成
することはできなかった。
効果トランジスタのソースドレイン領域の上にシリサイ
ド膜を形成すれば、ソースドレイン領域の寄生抵抗を低
下させることができる。しかし、従来方法においては、
ソースドレイン領域上にこのようなシリサイド膜を形成
することはできなかった。
【００１２】即ち、従来方法において、金属製のゲート
電極を形成した後、これを自己整合用のマスクとしてソ
ースドレイン領域を形成するためにイオン注入すると、
金属の溶融を回避するために、注入イオンの活性化を行
う温度を、高々、８００℃程度に規制する必要がある。
しかしながら、このような熱処理温度では、注入イオン
の活性化が不十分になる。また、ダミーのゲート電極及
びゲート絶縁膜を除去した後、ゲート酸化を行う際に、
ソースドレイン領域上にシリサイド膜が存在すると、シ
リサイド膜が酸化されて電気特性が劣化する。このよう
な理由で、従来のメタルゲートＭＩＳＦＥＴのソースド
レイン領域上にはシリサイド膜を形成することができな
かった。
電極を形成した後、これを自己整合用のマスクとしてソ
ースドレイン領域を形成するためにイオン注入すると、
金属の溶融を回避するために、注入イオンの活性化を行
う温度を、高々、８００℃程度に規制する必要がある。
しかしながら、このような熱処理温度では、注入イオン
の活性化が不十分になる。また、ダミーのゲート電極及
びゲート絶縁膜を除去した後、ゲート酸化を行う際に、
ソースドレイン領域上にシリサイド膜が存在すると、シ
リサイド膜が酸化されて電気特性が劣化する。このよう
な理由で、従来のメタルゲートＭＩＳＦＥＴのソースド
レイン領域上にはシリサイド膜を形成することができな
かった。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ソースドレインの寄生抵抗が低いメタルゲ
ート電界効果トランジスタの製造方法を提供することを
目的とする。
のであって、ソースドレインの寄生抵抗が低いメタルゲ
ート電界効果トランジスタの製造方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明に係るメタルゲー
ト電界効果トランジスタの製造方法は、半導体基板表面
のソースドレイン領域と半導体基板上のダミ−ゲート絶
縁膜、前記ダミーゲート絶縁膜上のダミーゲート電極、
前記ダミーゲート電極の側壁の側壁絶縁膜、前記ダミー
ゲート電極上の第１のシール膜及び前記半導体基板上の
前記ダミーゲート電極と前記側壁絶縁膜が形成された領
域以外の領域の酸化ケイ素膜とを形成する工程と、前記
側壁絶縁膜及び第１のシール膜をマスクにして前記ソー
スドレイン領域上の酸化ケイ素膜をゲート電極に対して
自己整合的にエッチングする工程と、このソースドレイ
ン領域上の開口を金属で埋め込み導電膜を形成する工程
と、この導電膜の表面に第２のシール膜を形成する工程
と、前記ダミーゲート電極の表面を露出する工程と、前
記ダミーゲート電極及びダミーゲート絶縁膜を除去しゲ
ート部の基板表面を酸化してゲート酸化膜を形成しゲー
ト部を金属で埋め込んでメタルゲート電極を形成する工
程と、を有することを特徴とする。
ト電界効果トランジスタの製造方法は、半導体基板表面
のソースドレイン領域と半導体基板上のダミ−ゲート絶
縁膜、前記ダミーゲート絶縁膜上のダミーゲート電極、
前記ダミーゲート電極の側壁の側壁絶縁膜、前記ダミー
ゲート電極上の第１のシール膜及び前記半導体基板上の
前記ダミーゲート電極と前記側壁絶縁膜が形成された領
域以外の領域の酸化ケイ素膜とを形成する工程と、前記
側壁絶縁膜及び第１のシール膜をマスクにして前記ソー
スドレイン領域上の酸化ケイ素膜をゲート電極に対して
自己整合的にエッチングする工程と、このソースドレイ
ン領域上の開口を金属で埋め込み導電膜を形成する工程
と、この導電膜の表面に第２のシール膜を形成する工程
と、前記ダミーゲート電極の表面を露出する工程と、前
記ダミーゲート電極及びダミーゲート絶縁膜を除去しゲ
ート部の基板表面を酸化してゲート酸化膜を形成しゲー
ト部を金属で埋め込んでメタルゲート電極を形成する工
程と、を有することを特徴とする。
【００１５】この場合、前記第１及び第２のシール膜は
窒化シリコンからなることが好ましい。
窒化シリコンからなることが好ましい。
【００１６】
【００１７】
【００１８】
【００１９】
【発明の実施の形態】以下、本発明の好適実施例につい
て添付の図面を参照して具体的に説明する。図１は本発
明の第１参考例に係るメタルゲートＭＩＳＦＥＴを示す
断面図、図２（ａ）乃至（ｅ）はこのメタルゲートＭＩ
ＳＦＥＴの製造方法を工程順に示す断面図である。半導
体基板１１上にゲート絶縁膜１５を介してＷ等の金属材
料からなるメタルゲート電極１２が形成されており、こ
のメタルゲート電極１２の両側には側壁絶縁膜１３が形
成されている。そして、半導体基板１１の表面には、こ
の側壁絶縁膜１３の下方に低濃度ソースドレイン領域１
７が形成されており、更にその外側に高濃度ソースドレ
イン領域１６が形成されている。そして、本参考例にお
いては、側壁絶縁膜１３に被覆されていないソースドレ
イン領域の表面が、シリサイド膜１８により被覆されて
いる。このシリサイド膜１８は例えばコバルトシリサイ
ド膜である。
て添付の図面を参照して具体的に説明する。図１は本発
明の第１参考例に係るメタルゲートＭＩＳＦＥＴを示す
断面図、図２（ａ）乃至（ｅ）はこのメタルゲートＭＩ
ＳＦＥＴの製造方法を工程順に示す断面図である。半導
体基板１１上にゲート絶縁膜１５を介してＷ等の金属材
料からなるメタルゲート電極１２が形成されており、こ
のメタルゲート電極１２の両側には側壁絶縁膜１３が形
成されている。そして、半導体基板１１の表面には、こ
の側壁絶縁膜１３の下方に低濃度ソースドレイン領域１
７が形成されており、更にその外側に高濃度ソースドレ
イン領域１６が形成されている。そして、本参考例にお
いては、側壁絶縁膜１３に被覆されていないソースドレ
イン領域の表面が、シリサイド膜１８により被覆されて
いる。このシリサイド膜１８は例えばコバルトシリサイ
ド膜である。
【００２０】次に、上述の構造を有するメタルゲートＭ
ＩＳＦＥＴの製造方法について説明する。図２（ａ）に
示すように、半導体基板１１の表面上に、ダミーのゲー
ト絶縁膜２１を形成し、更にポリシリコン等からなるダ
ミーのゲート電極２０を選択的に形成し、このダミーゲ
ート電極２０の側壁に側壁絶縁膜１３を形成する。この
側壁絶縁膜１３は窒化シリコン等により形成することが
できる。
ＩＳＦＥＴの製造方法について説明する。図２（ａ）に
示すように、半導体基板１１の表面上に、ダミーのゲー
ト絶縁膜２１を形成し、更にポリシリコン等からなるダ
ミーのゲート電極２０を選択的に形成し、このダミーゲ
ート電極２０の側壁に側壁絶縁膜１３を形成する。この
側壁絶縁膜１３は窒化シリコン等により形成することが
できる。
【００２１】このように、ダミーのゲート電極によるＭ
ＩＳＦＥＴ構造を形成しておき、ソースドレイン領域の
うち、側壁絶縁膜１３に覆われていない高濃度ソースド
レイン領域１６上に、例えば、厚さが３９ｎｍのコバル
トシリサイド膜１８を形成し、更に、例えば、厚さが１
００ｎｍの窒化シリコン膜１９で全面を被覆する。ま
た、素子の表面を平坦化するために、厚い絶縁膜２２を
形成する。その後、化学的機械的研磨法（ＣＭＰ）によ
りダミーゲート電極２０上の絶縁膜２２及び窒化シリコ
ン膜１９を選択的に除去し、表面を平坦化する。これに
より、ダミーゲート電極２０の表面が露出する。この工
程で使用される厚い絶縁膜２２としては、一般的に酸化
シリコン膜が使用される。
ＩＳＦＥＴ構造を形成しておき、ソースドレイン領域の
うち、側壁絶縁膜１３に覆われていない高濃度ソースド
レイン領域１６上に、例えば、厚さが３９ｎｍのコバル
トシリサイド膜１８を形成し、更に、例えば、厚さが１
００ｎｍの窒化シリコン膜１９で全面を被覆する。ま
た、素子の表面を平坦化するために、厚い絶縁膜２２を
形成する。その後、化学的機械的研磨法（ＣＭＰ）によ
りダミーゲート電極２０上の絶縁膜２２及び窒化シリコ
ン膜１９を選択的に除去し、表面を平坦化する。これに
より、ダミーゲート電極２０の表面が露出する。この工
程で使用される厚い絶縁膜２２としては、一般的に酸化
シリコン膜が使用される。
【００２２】次いで、図２（ｂ）に示すように、ダミー
ゲート電極２０を除去する。そして、このゲート部の半
導体基板１１の表面に、パンチスルーストッパーとしき
い値Ｖｔ決めのためのイオン注入を行う。このしきい値
Ｖｔ決めのためのイオン種としては、ｎＭＯＳＦＥＴの
場合はボロン、ｐＭＯＳＦＥＴの場合はリンが一般的で
あるが、製造工程により他のイオン種を採用する場合が
あり、本参考例においても、上記イオン種に限定される
ものではない。
ゲート電極２０を除去する。そして、このゲート部の半
導体基板１１の表面に、パンチスルーストッパーとしき
い値Ｖｔ決めのためのイオン注入を行う。このしきい値
Ｖｔ決めのためのイオン種としては、ｎＭＯＳＦＥＴの
場合はボロン、ｐＭＯＳＦＥＴの場合はリンが一般的で
あるが、製造工程により他のイオン種を採用する場合が
あり、本参考例においても、上記イオン種に限定される
ものではない。
【００２３】その後、図２（ｃ）に示すように、ダミー
ゲート絶縁膜２１を除去する。
ゲート絶縁膜２１を除去する。
【００２４】次いで、図２（ｄ）に示すように、例え
ば、７００℃の酸化雰囲気で酸化することにより、ゲー
ト部の半導体基板表面にゲート絶縁膜（酸化膜）１５を
形成する。
ば、７００℃の酸化雰囲気で酸化することにより、ゲー
ト部の半導体基板表面にゲート絶縁膜（酸化膜）１５を
形成する。
【００２５】その後、全面にＷ等の金属膜を形成して、
ゲート部に金属膜を埋め込み、化学的機械的研磨法（Ｃ
ＭＰ）により研磨して、メタルゲート電極１２の表面を
露出させ、メタルゲートＭＩＳＦＥＴが完成する。
ゲート部に金属膜を埋め込み、化学的機械的研磨法（Ｃ
ＭＰ）により研磨して、メタルゲート電極１２の表面を
露出させ、メタルゲートＭＩＳＦＥＴが完成する。
【００２６】本参考例においては、ゲート酸化の工程
（図２（ｄ））において、コバルトシリサイド膜１８は
窒化シリコン膜１９でシールされているため、酸化雰囲
気に曝されずに、その特性が劣化しない。この窒化シリ
コン膜１９が存在しないと、コバルトシリサイド膜１８
は絶縁膜２２に被覆されているだけであり、この絶縁膜
２２は前述の如く通常酸化シリコン膜が使用されてお
り、この酸化シリコンは酸化種を通してしまうため、シ
リサイド膜１８の酸化を防止できない。これに対し、本
参考例の窒化シリコン膜１９は酸化種を通さない性質が
あるため、シリサイド膜１８の酸化を防止することがで
きる。
（図２（ｄ））において、コバルトシリサイド膜１８は
窒化シリコン膜１９でシールされているため、酸化雰囲
気に曝されずに、その特性が劣化しない。この窒化シリ
コン膜１９が存在しないと、コバルトシリサイド膜１８
は絶縁膜２２に被覆されているだけであり、この絶縁膜
２２は前述の如く通常酸化シリコン膜が使用されてお
り、この酸化シリコンは酸化種を通してしまうため、シ
リサイド膜１８の酸化を防止できない。これに対し、本
参考例の窒化シリコン膜１９は酸化種を通さない性質が
あるため、シリサイド膜１８の酸化を防止することがで
きる。
【００２７】これにより、ゲート酸化処理に高温に曝さ
れても、シリサイド膜１８が酸化性雰囲気に曝されない
ので、シリサイド膜１８の劣化を防止することができ
る。そして、シリサイド膜１８がソースドレイン領域上
に存在するので、ソースドレインの寄生抵抗を低減する
ことができる。
れても、シリサイド膜１８が酸化性雰囲気に曝されない
ので、シリサイド膜１８の劣化を防止することができ
る。そして、シリサイド膜１８がソースドレイン領域上
に存在するので、ソースドレインの寄生抵抗を低減する
ことができる。
【００２８】次に、本発明の第２参考例について説明す
る。図３はこの第２参考例に係るメタルゲート電界効果
トランジスタを示す断面図、図４（ａ）乃至（ｆ）はそ
の製造方法を工程順に示す断面図である。本参考例にお
いては、半導体基板３１の表面の素子分離絶縁膜３８に
より囲まれた領域に、低濃度ソースドレイン領域３５及
び高濃度ソースドレイン領域３４が形成されており、チ
ャネル領域上には、ゲート絶縁膜３９を介してメタルゲ
ート電極３２が形成され、その側壁には、側壁絶縁膜３
３が形成されている。この各側壁絶縁膜３３の外側に
は、絶縁膜３６を介して導電膜３７が形成されている。
この導電膜３７はゲート電極３２と同一の金属材料から
なるものである。
る。図３はこの第２参考例に係るメタルゲート電界効果
トランジスタを示す断面図、図４（ａ）乃至（ｆ）はそ
の製造方法を工程順に示す断面図である。本参考例にお
いては、半導体基板３１の表面の素子分離絶縁膜３８に
より囲まれた領域に、低濃度ソースドレイン領域３５及
び高濃度ソースドレイン領域３４が形成されており、チ
ャネル領域上には、ゲート絶縁膜３９を介してメタルゲ
ート電極３２が形成され、その側壁には、側壁絶縁膜３
３が形成されている。この各側壁絶縁膜３３の外側に
は、絶縁膜３６を介して導電膜３７が形成されている。
この導電膜３７はゲート電極３２と同一の金属材料から
なるものである。
【００２９】本参考例においては、ソースドレイン領域
３４，３５上にシリサイド膜は存在しないが、導電膜３
７が存在するため、寄生抵抗が減少する。
３４，３５上にシリサイド膜は存在しないが、導電膜３
７が存在するため、寄生抵抗が減少する。
【００３０】次に、このメタルゲート電界効果トランジ
スタの製造方法について説明する。先ず、図４（ａ）に
示すように、ダミーゲート電極４１及びダミーゲート絶
縁膜４２を形成する。
スタの製造方法について説明する。先ず、図４（ａ）に
示すように、ダミーゲート電極４１及びダミーゲート絶
縁膜４２を形成する。
【００３１】その後、図４（ｂ）に示すように、これら
のダミーゲート電極４１及びダミー絶縁膜４２を除去し
た後、イオン注入して注入層を形成し、ゲート酸化して
ゲート絶縁膜（酸化膜）３９を形成する。
のダミーゲート電極４１及びダミー絶縁膜４２を除去し
た後、イオン注入して注入層を形成し、ゲート酸化して
ゲート絶縁膜（酸化膜）３９を形成する。
【００３２】その後、図４（ｃ）に示すように、窒化チ
タン膜４３を堆積し、図４（ｄ）に示すように、少なく
とも一部のソースドレイン領域３４上を含む領域を開口
する。
タン膜４３を堆積し、図４（ｄ）に示すように、少なく
とも一部のソースドレイン領域３４上を含む領域を開口
する。
【００３３】次いで、図４（ｅ）に示すように、バリヤ
メタル膜４４を堆積する。このバリヤメタル膜４４は例
えば窒化チタン膜とその下のチタン膜との積層体であ
る。窒化チタン膜は一般的にバリヤ膜として使用される
が、この窒化チタン膜は絶縁膜等との接着性が悪いた
め、チタン膜を密着層として使用する。しかし、このバ
リヤメタル膜４４は単層でもよいことは勿論である。
メタル膜４４を堆積する。このバリヤメタル膜４４は例
えば窒化チタン膜とその下のチタン膜との積層体であ
る。窒化チタン膜は一般的にバリヤ膜として使用される
が、この窒化チタン膜は絶縁膜等との接着性が悪いた
め、チタン膜を密着層として使用する。しかし、このバ
リヤメタル膜４４は単層でもよいことは勿論である。
【００３４】その後、図４（ｆ）に示すように、ゲート
電極領域と、ソースドレイン上の開口に対し、同時に例
えばＣＶＤ等により、タングステン等の金属を埋め込む
ことにより、メタルゲート電極３２及び導電膜３７を形
成し、メタルゲートＭＩＳＦＥＴを完成する。
電極領域と、ソースドレイン上の開口に対し、同時に例
えばＣＶＤ等により、タングステン等の金属を埋め込む
ことにより、メタルゲート電極３２及び導電膜３７を形
成し、メタルゲートＭＩＳＦＥＴを完成する。
【００３５】本参考例においては、ゲート電極と同一の
金属材料からなる導電膜３７を、ゲート電極と同一の工
程で、ソースドレイン領域上に形成しているので、ソー
スドレインの寄生抵抗を低減することができると共に、
工程が簡素である。
金属材料からなる導電膜３７を、ゲート電極と同一の工
程で、ソースドレイン領域上に形成しているので、ソー
スドレインの寄生抵抗を低減することができると共に、
工程が簡素である。
【００３６】次に、本発明の実施例について説明する。
図５（ａ）乃至（ｇ）は本実施例方法を工程順に示す断
面図である。本実施例は、ソースドレイン領域上の開口
を、ゲート電極に対して自己整合的に形成するものであ
る。
図５（ａ）乃至（ｇ）は本実施例方法を工程順に示す断
面図である。本実施例は、ソースドレイン領域上の開口
を、ゲート電極に対して自己整合的に形成するものであ
る。
【００３７】図５（ａ）に示すように、半導体基板６０
上に、ダミーのゲート絶縁膜６８、ダミーのゲート電極
６２を形成し、このダミーゲート電極６２の側壁に側壁
絶縁膜６１を窒化シリコンで形成し、ダミーゲート電極
６２上に窒化シリコンキャップ部６３を形成する。ま
た、基板表面には、ソースドレイン領域６４が形成され
ており、基板上のゲート部以外の領域には、ＳｉＯ２膜
６５が形成されている。
上に、ダミーのゲート絶縁膜６８、ダミーのゲート電極
６２を形成し、このダミーゲート電極６２の側壁に側壁
絶縁膜６１を窒化シリコンで形成し、ダミーゲート電極
６２上に窒化シリコンキャップ部６３を形成する。ま
た、基板表面には、ソースドレイン領域６４が形成され
ており、基板上のゲート部以外の領域には、ＳｉＯ２膜
６５が形成されている。
【００３８】その後、図５（ｂ）に示すように、これら
の窒化シリコン側壁絶縁膜６１とダミーゲート電極６２
上の窒化シリコンキャップ部６３をマスクにして、ソー
スドレイン領域６４上のＳｉＯ２膜６５をエッチングし
て除去する。これにより、ソースドレイン領域６４上の
開口はゲート電極６２に対してセルフアラインで開口さ
れる。
の窒化シリコン側壁絶縁膜６１とダミーゲート電極６２
上の窒化シリコンキャップ部６３をマスクにして、ソー
スドレイン領域６４上のＳｉＯ２膜６５をエッチングし
て除去する。これにより、ソースドレイン領域６４上の
開口はゲート電極６２に対してセルフアラインで開口さ
れる。
【００３９】次いで、図５（ｃ）に示すように、このソ
ースドレイン領域上の開口に対し、先ず、窒化チタン膜
等のバリヤメタル膜７２を形成し、更に開口をＷ等の導
電膜６６で埋め込む。その後、図５（ｄ）に示すよう
に、導電膜６６の表面に窒化シリコンのシール部６７を
形成する。
ースドレイン領域上の開口に対し、先ず、窒化チタン膜
等のバリヤメタル膜７２を形成し、更に開口をＷ等の導
電膜６６で埋め込む。その後、図５（ｄ）に示すよう
に、導電膜６６の表面に窒化シリコンのシール部６７を
形成する。
【００４０】その後、図５（ｅ）に示すように、表面を
研磨してダミーゲート電極６２の表面を露出させ、ダミ
ーゲート電極６２を除去し、ダミーゲート絶縁膜６８を
除去し、イオン注入する。
研磨してダミーゲート電極６２の表面を露出させ、ダミ
ーゲート電極６２を除去し、ダミーゲート絶縁膜６８を
除去し、イオン注入する。
【００４１】その後、図５（ｆ）に示すように、露出し
たゲート部の基板表面を酸化して、ゲート酸化膜６９を
形成する。
たゲート部の基板表面を酸化して、ゲート酸化膜６９を
形成する。
【００４２】その後、図５（ｇ）に示すように、バリヤ
メタル膜７１をゲート部に被覆した後、Ｗ等の金属をゲ
ート部に埋め込んで、メタルゲート電極７０を形成す
る。これにより、メタルゲートＭＩＳＦＥＴが完成す
る。本実施例においても、ソースドレイン領域６４上に
導電膜６６が形成されているので、ソースドレインの寄
生抵抗を低減することができる。
メタル膜７１をゲート部に被覆した後、Ｗ等の金属をゲ
ート部に埋め込んで、メタルゲート電極７０を形成す
る。これにより、メタルゲートＭＩＳＦＥＴが完成す
る。本実施例においても、ソースドレイン領域６４上に
導電膜６６が形成されているので、ソースドレインの寄
生抵抗を低減することができる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
導電膜をソースドレイン領域上に形成しているので、ソ
ースドレインの寄生抵抗を低減することができる。
導電膜をソースドレイン領域上に形成しているので、ソ
ースドレインの寄生抵抗を低減することができる。
【００４４】
【００４５】
【図１】本発明の第１参考例に係るメタルゲートＭＩＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図２】（ａ）乃至（ｅ）はこの第１参考例のメタルゲ
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
【図３】本発明の第２参考例に係るメタルゲートＭＩＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図４】（ａ）乃至（ｆ）はこの第２参考例のメタルゲ
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
【図５】（ａ）乃至（ｇ）は本発明の実施例のメタルゲ
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
ートＭＩＳＦＥＴの製造方法を工程順に示す断面図であ
る。
【図６】従来のメタルゲートＭＩＳＦＥＴを示す断面図
である。
である。
【図７】（ａ）乃至（ｅ）はこの従来のメタルゲートＭ
ＩＳＦＥＴの製造方法を工程順に示す断面図である。
ＩＳＦＥＴの製造方法を工程順に示す断面図である。
１，１１：半導体基板 ２、２０、４１、６２：ダミーゲート電極 ３，１３、３３、６１：側壁絶縁膜 ４、１６、３４：高濃度ソースドレイン領域 ５、１７、３５：低濃度ソースドレイン領域 ６、２１、４２、６８：ダミーゲート絶縁膜 ８、１５、３９：ゲート絶縁膜 ９、１２、３２、７０：メタルゲート電極 １８：コバルトシリサイド膜 １９：窒化シリコン膜 ４３：窒化チタン膜６３ ：窒化シリコンキャップ部 ６４：ソースドレイン領域 ６５：ＳｉＯ２膜 ６６：導電膜 ６７：窒化シリコンシール部 ６９：ゲート酸化膜 ７１，７２：バリヤメタル膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−200096（ＪＰ，Ａ) 特開 平６−53237（ＪＰ，Ａ) 特開 昭63−248172（ＪＰ，Ａ) 特開 平10−189966（ＪＰ，Ａ) 特開 平10−172922（ＪＰ，Ａ) 特開 平２−3244（ＪＰ，Ａ) 特開 平４−123439（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 半導体基板表面のソースドレイン領域と
半導体基板上のダミ−ゲート絶縁膜、前記ダミーゲート
絶縁膜上のダミーゲート電極、前記ダミーゲート電極の
側壁の側壁絶縁膜、前記ダミーゲート電極上の第１のシ
ール膜及び前記半導体基板上の前記ダミーゲート電極と
前記側壁絶縁膜が形成された領域以外の領域の酸化ケイ
素膜とを形成する工程と、前記側壁絶縁膜及び第１のシ
ール膜をマスクにして前記ソースドレイン領域上の酸化
ケイ素膜をゲート電極に対して自己整合的にエッチング
する工程と、このソースドレイン領域上の開口を金属で
埋め込み導電膜を形成する工程と、この導電膜の表面に
第２のシール膜を形成する工程と、前記ダミーゲート電
極の表面を露出する工程と、前記ダミーゲート電極及び
ダミーゲート絶縁膜を除去しゲート部の基板表面を酸化
してゲート酸化膜を形成しゲート部を金属で埋め込んで
メタルゲート電極を形成する工程と、を有することを特
徴とするメタルゲート電界効果トランジスタの製造方
法。 - 【請求項２】 前記第１及び第２のシール膜は窒化シリ
コンからなることを特徴とする請求項１に記載のメタル
ゲート電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23776998A JP3175700B2 (ja) | 1998-08-24 | 1998-08-24 | メタルゲート電界効果トランジスタの製造方法 |
| US09/895,168 US6544827B2 (en) | 1998-08-24 | 2001-07-02 | Metal-gate field effect transistor and method for manufacturing the same |
| US10/360,653 US20030146480A1 (en) | 1998-08-24 | 2003-02-10 | Metal-gate field effect transistor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23776998A JP3175700B2 (ja) | 1998-08-24 | 1998-08-24 | メタルゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068507A JP2000068507A (ja) | 2000-03-03 |
| JP3175700B2 true JP3175700B2 (ja) | 2001-06-11 |
Family
ID=17020176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23776998A Expired - Fee Related JP3175700B2 (ja) | 1998-08-24 | 1998-08-24 | メタルゲート電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6544827B2 (ja) |
| JP (1) | JP3175700B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
| US6562718B1 (en) * | 2000-12-06 | 2003-05-13 | Advanced Micro Devices, Inc. | Process for forming fully silicided gates |
| US6534390B1 (en) * | 2002-01-16 | 2003-03-18 | Chartered Semiconductor Manufacturing Ltd. | Salicide method for producing a semiconductor device using silicon/amorphous silicon/metal structure |
| FR2844396B1 (fr) | 2002-09-06 | 2006-02-03 | St Microelectronics Sa | Procede de realisation d'un composant electronique integre et dispositif electrique incorporant un composant integre ainsi obtenu |
| KR100486654B1 (ko) | 2003-08-07 | 2005-05-03 | 동부아남반도체 주식회사 | 반도체의 삼중 게이트 산화막 형성방법 |
| US6921711B2 (en) * | 2003-09-09 | 2005-07-26 | International Business Machines Corporation | Method for forming metal replacement gate of high performance |
| US6908850B2 (en) * | 2003-09-10 | 2005-06-21 | International Business Machines Corporation | Structure and method for silicided metal gate transistors |
| US7037816B2 (en) * | 2004-01-23 | 2006-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integration of HfO2 and RTCVD poly-silicon |
| US20060068556A1 (en) | 2004-09-27 | 2006-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US7611943B2 (en) * | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7262997B2 (en) * | 2005-07-25 | 2007-08-28 | Freescale Semiconductor, Inc. | Process for operating an electronic device including a memory array and conductive lines |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US8993428B2 (en) * | 2009-10-05 | 2015-03-31 | International Business Machines Corporation | Structure and method to create a damascene local interconnect during metal gate deposition |
| US9000525B2 (en) | 2010-05-19 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for alignment marks |
| US20120038007A1 (en) * | 2010-08-16 | 2012-02-16 | International Business Machines Corporation | Field Effect Transistor Device With Self-Aligned Junction |
| WO2017116693A1 (en) * | 2015-12-29 | 2017-07-06 | Koninklijke Philips N.V. | Flip chip led with side reflectors and phosphor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63248172A (ja) | 1987-04-03 | 1988-10-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPH023244A (ja) | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3029653B2 (ja) | 1990-09-14 | 2000-04-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0653237A (ja) | 1992-07-31 | 1994-02-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH07231092A (ja) | 1993-12-22 | 1995-08-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3336604B2 (ja) | 1996-12-13 | 2002-10-21 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10200096A (ja) | 1997-01-06 | 1998-07-31 | Sony Corp | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH10198866A (ja) | 1997-01-14 | 1998-07-31 | Tec Corp | 商品販売データ登録処理装置 |
| JPH1117181A (ja) | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5960270A (en) * | 1997-08-11 | 1999-09-28 | Motorola, Inc. | Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions |
-
1998
- 1998-08-24 JP JP23776998A patent/JP3175700B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-02 US US09/895,168 patent/US6544827B2/en not_active Expired - Fee Related
-
2003
- 2003-02-10 US US10/360,653 patent/US20030146480A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6544827B2 (en) | 2003-04-08 |
| US20010038136A1 (en) | 2001-11-08 |
| US20030146480A1 (en) | 2003-08-07 |
| JP2000068507A (ja) | 2000-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3175700B2 (ja) | メタルゲート電界効果トランジスタの製造方法 | |
| US7754593B2 (en) | Semiconductor device and manufacturing method therefor | |
| US6017801A (en) | Method for fabricating field effect transistor | |
| EP0794577A2 (en) | FET with a source/drain and gate structure and a method of producing the same | |
| US5605854A (en) | Integrated Ti-W polycide for deep submicron processing | |
| US20070187774A1 (en) | Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure | |
| US5460998A (en) | Integrated P+ implant sequence in DPDM process for suppression of GIDL | |
| US7468303B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6077747A (en) | Method of manufacturing semiconductor device | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| US20020013067A1 (en) | Semiconductor device manufacturing method | |
| US5773339A (en) | Method of making diffused layer resistors for semiconductor devices | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US6621118B2 (en) | MOSFET, semiconductor device using the same and production process therefor | |
| EP0098941B1 (en) | Method of making ohmic contacts regions and device manufactured by the method | |
| US20020000618A1 (en) | Semiconductor device and method for fabricating the same | |
| US6337504B1 (en) | Insulated gate transistor with leakage current prevention feature | |
| US20020028558A1 (en) | Method for forming gate electrode of MOS type transistor | |
| JPH07321327A (ja) | 半導体装置及びその製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| US5985712A (en) | Method of fabricating field effect transistor with an LDD structure | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| JP2973955B2 (ja) | 半導体装置の製造方法 | |
| JP2626532B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1065171A (ja) | モストランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |