JP3336604B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本願の発明は、Ｓｉ基板とＣ
ｏ膜とを反応させてＳｉ基板の拡散層上にＣｏＳｉ2膜
を形成する半導体装置の製造方法に関するものである。
ｏ膜とを反応させてＳｉ基板の拡散層上にＣｏＳｉ2膜
を形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴う短チャネル効
果等を抑制するために、電界効果トランジスタのソース
／ドレイン等になっている拡散層を浅くする必要がある
が、拡散層を浅くすると、この拡散層のシート抵抗が増
大して、高速、低消費電力の半導体装置を製造すること
が困難になる。
果等を抑制するために、電界効果トランジスタのソース
／ドレイン等になっている拡散層を浅くする必要がある
が、拡散層を浅くすると、この拡散層のシート抵抗が増
大して、高速、低消費電力の半導体装置を製造すること
が困難になる。
【０００３】そこで、ＳｉとＴｉとの化合物膜であるＴ
ｉＳｉ2膜を拡散層上に形成する構造が考えられたが、
ＴｉＳｉ2膜では線幅の狭い拡散層上に形成するとこの
拡散層のシート抵抗が低減しないという細線効果を生じ
易い。このため、ＳｉとＣｏとの化合物膜であるＣｏＳ
ｉ2膜を拡散層上に形成する構造が考えられた。
ｉＳｉ2膜を拡散層上に形成する構造が考えられたが、
ＴｉＳｉ2膜では線幅の狭い拡散層上に形成するとこの
拡散層のシート抵抗が低減しないという細線効果を生じ
易い。このため、ＳｉとＣｏとの化合物膜であるＣｏＳ
ｉ2膜を拡散層上に形成する構造が考えられた。
【０００４】図３は、この様な構造を有するＣＭＯＳト
ランジスタの製造方法の一従来例を示している。この一
従来例では、図３（ａ）に示す様に、Ｓｉ基板１１の表
面に素子分離酸化膜としてのＳｉＯ2膜１２とゲート酸
化膜としてのＳｉＯ2膜１３とを形成し、多結晶Ｓｉ膜
１４でゲート電極を形成する。
ランジスタの製造方法の一従来例を示している。この一
従来例では、図３（ａ）に示す様に、Ｓｉ基板１１の表
面に素子分離酸化膜としてのＳｉＯ2膜１２とゲート酸
化膜としてのＳｉＯ2膜１３とを形成し、多結晶Ｓｉ膜
１４でゲート電極を形成する。
【０００５】その後、多結晶Ｓｉ膜１４及びＳｉＯ2膜
１２をマスクにして、ＮＭＯＳトランジスタの形成領域
にはＡｓを低濃度でイオン注入し、ＰＭＯＳトランジス
タの形成領域にはＢＦ2を低濃度でイオン注入し、Ｓｉ
Ｏ2膜１５でゲート電極の側壁スペーサを形成する。
１２をマスクにして、ＮＭＯＳトランジスタの形成領域
にはＡｓを低濃度でイオン注入し、ＰＭＯＳトランジス
タの形成領域にはＢＦ2を低濃度でイオン注入し、Ｓｉ
Ｏ2膜１５でゲート電極の側壁スペーサを形成する。
【０００６】その後、多結晶Ｓｉ膜１４及びＳｉＯ2膜
１２、１５をマスクにして、ＮＭＯＳトランジスタの形
成領域にはＡｓを高濃度でイオン注入し、ＰＭＯＳトラ
ンジスタの形成領域にはＢＦ2を高濃度でイオン注入す
る。そして、イオン注入に起因するＳｉ基板１１の結晶
欠陥の除去とイオン注入した不純物の活性化とを兼ねた
熱処理を行って、ＬＤＤ構造のＮ型の拡散層１６及びＰ
型の拡散層１７を夫々形成する。
１２、１５をマスクにして、ＮＭＯＳトランジスタの形
成領域にはＡｓを高濃度でイオン注入し、ＰＭＯＳトラ
ンジスタの形成領域にはＢＦ2を高濃度でイオン注入す
る。そして、イオン注入に起因するＳｉ基板１１の結晶
欠陥の除去とイオン注入した不純物の活性化とを兼ねた
熱処理を行って、ＬＤＤ構造のＮ型の拡散層１６及びＰ
型の拡散層１７を夫々形成する。
【０００７】次に、図３（ｂ）に示す様に、拡散層１
６、１７及び多結晶Ｓｉ膜１４上の自然酸化膜（図示せ
ず）等を弗酸で完全に除去してから、Ｃｏ膜１８を全面
に形成する。そして、図３（ｃ）に示す様に、熱処理で
Ｓｉ基板１１及び多結晶Ｓｉ膜１４とＣｏ膜１８とを反
応させてＣｏＳｉ2膜１９を選択的に形成し、硫酸過水
等に浸して、ＳｉＯ2膜１２、１５上に未反応のまま残
っているＣｏ膜１８を除去する。
６、１７及び多結晶Ｓｉ膜１４上の自然酸化膜（図示せ
ず）等を弗酸で完全に除去してから、Ｃｏ膜１８を全面
に形成する。そして、図３（ｃ）に示す様に、熱処理で
Ｓｉ基板１１及び多結晶Ｓｉ膜１４とＣｏ膜１８とを反
応させてＣｏＳｉ2膜１９を選択的に形成し、硫酸過水
等に浸して、ＳｉＯ2膜１２、１５上に未反応のまま残
っているＣｏ膜１８を除去する。
【０００８】次に、図３（ｄ）に示す様に、層間絶縁膜
２１を形成し、層間絶縁膜２１に接続孔２２を形成し、
ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋め
る。そして、Ｔｉ膜２５及びＡｌ−Ｓｉ膜２６で配線を
形成し、更に従来公知の工程を実行して、ＮＭＯＳトラ
ンジスタ２７及びＰＭＯＳトランジスタ２８を有するＣ
ＭＯＳトランジスタ２９を完成させる。
２１を形成し、層間絶縁膜２１に接続孔２２を形成し、
ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋め
る。そして、Ｔｉ膜２５及びＡｌ−Ｓｉ膜２６で配線を
形成し、更に従来公知の工程を実行して、ＮＭＯＳトラ
ンジスタ２７及びＰＭＯＳトランジスタ２８を有するＣ
ＭＯＳトランジスタ２９を完成させる。
【０００９】
【発明が解決しようとする課題】ところで、図３に示し
た一従来例では、イオン注入に起因するＳｉ基板１１の
結晶欠陥の除去とイオン注入した不純物の活性化とを兼
ねた熱処理を行っているが、その温度が比較的低温であ
ると不純物を十分には活性化させることができず、逆に
比較的高温であるとＳｉＯ2膜１２、１５等とＳｉ基板
１１との間の熱応力に起因する新たな結晶欠陥がＳｉ基
板１１に発生する。
た一従来例では、イオン注入に起因するＳｉ基板１１の
結晶欠陥の除去とイオン注入した不純物の活性化とを兼
ねた熱処理を行っているが、その温度が比較的低温であ
ると不純物を十分には活性化させることができず、逆に
比較的高温であるとＳｉＯ2膜１２、１５等とＳｉ基板
１１との間の熱応力に起因する新たな結晶欠陥がＳｉ基
板１１に発生する。
【００１０】この様にＳｉ基板１１に結晶欠陥が発生す
ると、その後にＣｏＳｉ2膜１９を形成する際に、この
結晶欠陥に沿ってＳｉ基板１１内にＣｏ原子が拡散し
て、結晶欠陥に沿うＣｏＳｉ2膜１９が形成される。こ
のため、ＣｏＳｉ2膜１９を均一に形成することができ
ず、ＣｏＳｉ2膜１９が元々厚いとその一部がＳｉ基板
１１と拡散層１６、１７との接合に達することによるＣ
ｏＳｉ2膜１９とＳｉ基板１１との短絡を生じる場合が
ある。
ると、その後にＣｏＳｉ2膜１９を形成する際に、この
結晶欠陥に沿ってＳｉ基板１１内にＣｏ原子が拡散し
て、結晶欠陥に沿うＣｏＳｉ2膜１９が形成される。こ
のため、ＣｏＳｉ2膜１９を均一に形成することができ
ず、ＣｏＳｉ2膜１９が元々厚いとその一部がＳｉ基板
１１と拡散層１６、１７との接合に達することによるＣ
ｏＳｉ2膜１９とＳｉ基板１１との短絡を生じる場合が
ある。
【００１１】従って、図３に示した一従来例では、接合
リークを増大させることなく低抵抗のＣｏＳｉ2膜１９
を形成することが困難で、高速、低消費電力及び微細な
半導体装置を高い歩留りで製造することが困難であっ
た。
リークを増大させることなく低抵抗のＣｏＳｉ2膜１９
を形成することが困難で、高速、低消費電力及び微細な
半導体装置を高い歩留りで製造することが困難であっ
た。
【００１２】また、Ｓｉ基板１１の表面に不均一な自然
酸化膜や吸着酸素等が存在している状態でＣｏ膜１８を
形成すると、Ｃｏ膜１８がＳｉ基板１１と直接に反応す
る部分と不均一な自然酸化膜や吸着酸素等と反応した後
にＳｉ基板１１と反応する部分とが生じて、ＣｏＳｉ2
膜１９を均一に形成することができない。従って、この
場合にも、厚さが均一で且つ低抵抗のＣｏＳｉ2膜１９
を形成することが困難で、高速、低消費電力及び微細な
半導体装置を高い歩留りで製造することが困難である。
酸化膜や吸着酸素等が存在している状態でＣｏ膜１８を
形成すると、Ｃｏ膜１８がＳｉ基板１１と直接に反応す
る部分と不均一な自然酸化膜や吸着酸素等と反応した後
にＳｉ基板１１と反応する部分とが生じて、ＣｏＳｉ2
膜１９を均一に形成することができない。従って、この
場合にも、厚さが均一で且つ低抵抗のＣｏＳｉ2膜１９
を形成することが困難で、高速、低消費電力及び微細な
半導体装置を高い歩留りで製造することが困難である。
【００１３】
【課題を解決するための手段】本願の発明による半導体
装置の製造方法は、Ｓｉ基板に不純物をイオン注入して
拡散層を形成し、前記Ｓｉ基板上に形成したＣｏ膜と前
記Ｓｉ基板とを反応させて前記拡散層上にＣｏＳｉ2膜
を形成する半導体装置の製造方法において、前記反応よ
りも前に、相対的に低温で且つ相対的に長時間の第１の
熱処理を行って前記イオン注入に起因する前記Ｓｉ基板
の結晶欠陥を除去する工程と、前記反応よりも前に、相
対的に高温で且つ相対的に短時間であり昇温及び降温の
速さが１００℃／秒未満である第２の熱処理を行って前
記不純物を活性化させる工程とを具備することを特徴と
している。
装置の製造方法は、Ｓｉ基板に不純物をイオン注入して
拡散層を形成し、前記Ｓｉ基板上に形成したＣｏ膜と前
記Ｓｉ基板とを反応させて前記拡散層上にＣｏＳｉ2膜
を形成する半導体装置の製造方法において、前記反応よ
りも前に、相対的に低温で且つ相対的に長時間の第１の
熱処理を行って前記イオン注入に起因する前記Ｓｉ基板
の結晶欠陥を除去する工程と、前記反応よりも前に、相
対的に高温で且つ相対的に短時間であり昇温及び降温の
速さが１００℃／秒未満である第２の熱処理を行って前
記不純物を活性化させる工程とを具備することを特徴と
している。
【００１４】本願の発明による半導体装置の製造方法
は、前記昇温及び降温の速さを、前記第２の熱処理のう
ちで相対的に高温時には相対的に遅くし相対的に低温時
には相対的に速くすることが好ましい。
は、前記昇温及び降温の速さを、前記第２の熱処理のう
ちで相対的に高温時には相対的に遅くし相対的に低温時
には相対的に速くすることが好ましい。
【００１５】本願の発明による半導体装置の製造方法
は、前記Ｓｉ基板上の絶縁膜に形成した接続孔を介して
前記Ｓｉ基板に不純物をイオン注入する工程と、昇温及
び降温の速さが１００℃／秒未満である第３の熱処理を
行って、前記接続孔を介してイオン注入した前記不純物
を活性化させる工程とを具備することが好ましい。
は、前記Ｓｉ基板上の絶縁膜に形成した接続孔を介して
前記Ｓｉ基板に不純物をイオン注入する工程と、昇温及
び降温の速さが１００℃／秒未満である第３の熱処理を
行って、前記接続孔を介してイオン注入した前記不純物
を活性化させる工程とを具備することが好ましい。
【００１６】本願の発明による半導体装置の製造方法で
は、拡散層を形成するためのイオン注入に起因するＳｉ
基板の結晶欠陥を除去するための第１の熱処理が長時間
ではあるが低温であり、しかも、イオン注入した不純物
を活性化させるための第２の熱処理が高温ではあるが短
時間であるので、これらの結晶欠陥の除去及び不純物の
活性化に際して熱応力に起因する新たな結晶欠陥の発生
を防止することができる。
は、拡散層を形成するためのイオン注入に起因するＳｉ
基板の結晶欠陥を除去するための第１の熱処理が長時間
ではあるが低温であり、しかも、イオン注入した不純物
を活性化させるための第２の熱処理が高温ではあるが短
時間であるので、これらの結晶欠陥の除去及び不純物の
活性化に際して熱応力に起因する新たな結晶欠陥の発生
を防止することができる。
【００１７】このため、その後のＣｏＳｉ2膜の形成に
際して結晶欠陥に沿うＣｏＳｉ2膜の形成を防止するこ
とができて、ＣｏＳｉ2膜を均一に形成することができ
るので、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との接
合に達することによるＣｏＳｉ2膜とＳｉ基板との短絡
を防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜を
形成することができる。
際して結晶欠陥に沿うＣｏＳｉ2膜の形成を防止するこ
とができて、ＣｏＳｉ2膜を均一に形成することができ
るので、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との接
合に達することによるＣｏＳｉ2膜とＳｉ基板との短絡
を防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜を
形成することができる。
【００１８】しかも、第２の熱処理における昇温及び降
温の速さを１００℃／秒未満にするので、イオン注入し
た不純物の活性化に際して熱応力に起因する新たな結晶
欠陥の発生を確実に防止することができて、ＣｏＳｉ2
膜の一部がＳｉ基板と拡散層との接合に達することによ
るＣｏＳｉ2膜とＳｉ基板との短絡を防止しつつ厚さが
均一で且つ低抵抗のＣｏＳｉ2膜を形成することができ
る。
温の速さを１００℃／秒未満にするので、イオン注入し
た不純物の活性化に際して熱応力に起因する新たな結晶
欠陥の発生を確実に防止することができて、ＣｏＳｉ2
膜の一部がＳｉ基板と拡散層との接合に達することによ
るＣｏＳｉ2膜とＳｉ基板との短絡を防止しつつ厚さが
均一で且つ低抵抗のＣｏＳｉ2膜を形成することができ
る。
【００１９】また、第２の熱処理における昇温及び降温
の速さを、第２の熱処理のうちで相対的に高温時には相
対的に遅くし相対的に低温時には相対的に速くすれば、
高いスループットで不純物を活性化させつつ熱応力に起
因する新たな結晶欠陥の発生を確実に防止することがで
きるので、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との
接合に達することによるＣｏＳｉ2膜とＳｉ基板との短
絡を防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜
を形成することができる。
の速さを、第２の熱処理のうちで相対的に高温時には相
対的に遅くし相対的に低温時には相対的に速くすれば、
高いスループットで不純物を活性化させつつ熱応力に起
因する新たな結晶欠陥の発生を確実に防止することがで
きるので、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との
接合に達することによるＣｏＳｉ2膜とＳｉ基板との短
絡を防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜
を形成することができる。
【００２０】また、接続孔の位置ずれを補償するために
イオン注入した不純物を活性化させるための第３の熱処
理における昇温及び降温の速さを１００℃／秒未満にす
れば、熱応力に起因する新たな結晶欠陥の発生をＣｏＳ
ｉ2膜の形成後においても防止することができる。
イオン注入した不純物を活性化させるための第３の熱処
理における昇温及び降温の速さを１００℃／秒未満にす
れば、熱応力に起因する新たな結晶欠陥の発生をＣｏＳ
ｉ2膜の形成後においても防止することができる。
【００２１】
【発明の実施の形態】以下、ＣＭＯＳトランジスタの製
造に適用した本願の発明の第１〜第４実施形態を、図
１、２を参照しながら説明する。図１が、第１実施形態
を示している。この第１実施形態でも、図１（ａ）に示
す様に、ＳｉＯ2膜１５でゲート電極の側壁スペーサを
形成するまでは、図３に示した一従来例と実質的に同様
の工程を実行する。
造に適用した本願の発明の第１〜第４実施形態を、図
１、２を参照しながら説明する。図１が、第１実施形態
を示している。この第１実施形態でも、図１（ａ）に示
す様に、ＳｉＯ2膜１５でゲート電極の側壁スペーサを
形成するまでは、図３に示した一従来例と実質的に同様
の工程を実行する。
【００２２】しかし、この第１実施形態では、その後、
Ｏ2ガスを４ｓｌｍの割合で供給し８００℃、１０分の
熱酸化を施して、厚さ１０ｎｍのＳｉＯ2膜３１をＳｉ
基板１１の露出部の全面に形成する。
Ｏ2ガスを４ｓｌｍの割合で供給し８００℃、１０分の
熱酸化を施して、厚さ１０ｎｍのＳｉＯ2膜３１をＳｉ
基板１１の露出部の全面に形成する。
【００２３】その後、ＮＭＯＳトランジスタの形成領域
を覆うレジスト（図示せず）と多結晶Ｓｉ膜１４及びＳ
ｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加
速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢＦ2
をイオン注入して、ＰＭＯＳトランジスタの形成領域に
Ｐ型の拡散層１７を形成する。
を覆うレジスト（図示せず）と多結晶Ｓｉ膜１４及びＳ
ｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加
速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢＦ2
をイオン注入して、ＰＭＯＳトランジスタの形成領域に
Ｐ型の拡散層１７を形成する。
【００２４】次に、図１（ｂ）に示す様に、ＳｉＯ2膜
３１を弗酸で除去した後、ＰＭＯＳトランジスタの形成
領域を覆うレジスト（図示せず）と多結晶Ｓｉ膜１４及
びＳｉＯ2膜１２、１５とをマスクにして、５０ｋｅＶ
の加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡ
ｓをイオン注入して、ＮＭＯＳトランジスタの形成領域
にＮ型の拡散層１６を形成する。
３１を弗酸で除去した後、ＰＭＯＳトランジスタの形成
領域を覆うレジスト（図示せず）と多結晶Ｓｉ膜１４及
びＳｉＯ2膜１２、１５とをマスクにして、５０ｋｅＶ
の加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡ
ｓをイオン注入して、ＮＭＯＳトランジスタの形成領域
にＮ型の拡散層１６を形成する。
【００２５】その後、Ｎ2雰囲気中で８００℃、１０分
の炉熱処理を施して、拡散層１６、１７を形成するため
のイオン注入に起因する結晶欠陥を除去する。そして、
Ｎ2雰囲気中で１０００℃、１０秒の高速熱処理を施し
て、拡散層１６、１７中の不純物を活性化させる。この
活性化のための高速熱処理においては、１０００℃まで
の昇温及び１０００℃からの降温の速さを１０℃／秒に
する。
の炉熱処理を施して、拡散層１６、１７を形成するため
のイオン注入に起因する結晶欠陥を除去する。そして、
Ｎ2雰囲気中で１０００℃、１０秒の高速熱処理を施し
て、拡散層１６、１７中の不純物を活性化させる。この
活性化のための高速熱処理においては、１０００℃まで
の昇温及び１０００℃からの降温の速さを１０℃／秒に
する。
【００２６】次に、緩衝弗酸で自然酸化膜（図示せず）
等を除去してから、図１（ｃ）に示す様に、電力１ｋ
Ｗ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７
Ｐａのスパッタ法で、厚さ３０ｎｍのＣｏ膜１８をＳｉ
基板１１上の全面に形成する。
等を除去してから、図１（ｃ）に示す様に、電力１ｋ
Ｗ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７
Ｐａのスパッタ法で、厚さ３０ｎｍのＣｏ膜１８をＳｉ
基板１１上の全面に形成する。
【００２７】次に、図１（ｄ）に示す様に、Ｎ2ガスを
５ｓｌｍの割合で供給し５５０℃、３０秒の熱処理を施
して、Ｓｉ基板１１及び多結晶Ｓｉ膜１４とＣｏ膜１８
とを反応させてＣｏＳｉ2膜１９を選択的に形成する。
そして、硫酸過水に浸して、ＳｉＯ2膜１２、１５上に
未反応のまま残っているＣｏ膜１８を除去した後、再
び、Ｎ2ガスを５ｓｌｍの割合で供給し８００℃、３０
秒の熱処理を施して、ＣｏＳｉ2膜１９を安定化させ
る。
５ｓｌｍの割合で供給し５５０℃、３０秒の熱処理を施
して、Ｓｉ基板１１及び多結晶Ｓｉ膜１４とＣｏ膜１８
とを反応させてＣｏＳｉ2膜１９を選択的に形成する。
そして、硫酸過水に浸して、ＳｉＯ2膜１２、１５上に
未反応のまま残っているＣｏ膜１８を除去した後、再
び、Ｎ2ガスを５ｓｌｍの割合で供給し８００℃、３０
秒の熱処理を施して、ＣｏＳｉ2膜１９を安定化させ
る。
【００２８】次に、ＳｉＨ4／Ｏ2ガス＝０．０３／０．
５４ｓｌｍ、温度４００℃、圧力１０．２Ｐａの減圧Ｃ
ＶＤ法で厚さ１００ｎｍのＳｉＯ2膜を形成するか、ま
たは、ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2ガス＝０．０５／０．
２／０．２ｓｌｍ、温度７６０℃、圧力７０Ｐａの減圧
ＣＶＤ法で厚さ５０ｎｍのＳｉＮ膜を形成する。
５４ｓｌｍ、温度４００℃、圧力１０．２Ｐａの減圧Ｃ
ＶＤ法で厚さ１００ｎｍのＳｉＯ2膜を形成するか、ま
たは、ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2ガス＝０．０５／０．
２／０．２ｓｌｍ、温度７６０℃、圧力７０Ｐａの減圧
ＣＶＤ法で厚さ５０ｎｍのＳｉＮ膜を形成する。
【００２９】そして、Ｏ3＋ＴＥＯＳガス＝５０ｓｃｃ
ｍ、温度７２０℃、圧力４０Ｐａの減圧ＣＶＤ法で厚さ
５００ｎｍのＢＰＳＧ膜を形成する。以上のＳｉＯ2膜
またはＳｉＮ膜とＢＰＳＧ膜とで、図１（ｅ）に示す様
に、層間絶縁膜２１を形成する。
ｍ、温度７２０℃、圧力４０Ｐａの減圧ＣＶＤ法で厚さ
５００ｎｍのＢＰＳＧ膜を形成する。以上のＳｉＯ2膜
またはＳｉＮ膜とＢＰＳＧ膜とで、図１（ｅ）に示す様
に、層間絶縁膜２１を形成する。
【００３０】その後、層間絶縁膜２１上でレジスト（図
示せず）をパターニングし、このレジストをマスクにし
て、Ｃ4Ｆ8ガス＝５０ｓｃｃｍ、高周波電力１．２ｋ
Ｗ、圧力２Ｐａのドライエッチングを施して、層間絶縁
膜２１に接続孔２２を形成する。
示せず）をパターニングし、このレジストをマスクにし
て、Ｃ4Ｆ8ガス＝５０ｓｃｃｍ、高周波電力１．２ｋ
Ｗ、圧力２Ｐａのドライエッチングを施して、層間絶縁
膜２１に接続孔２２を形成する。
【００３１】その後、接続孔２２のマスクずれに対応す
るために、レジスト（図示せず）及び層間絶縁膜２１を
マスクにして、ＮＭＯＳトランジスタの形成領域の接続
孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加
速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓを
イオン注入する。
るために、レジスト（図示せず）及び層間絶縁膜２１を
マスクにして、ＮＭＯＳトランジスタの形成領域の接続
孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加
速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓを
イオン注入する。
【００３２】また、ＰＭＯＳトランジスタの形成領域の
接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶ
の加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢ
Ｆ2をイオン注入する。そして、Ｎ2雰囲気中で８５０
℃、３０秒の熱処理を施して、接続孔２２からＳｉ基板
１１にイオン注入した不純物を活性化させる。
接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶ
の加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢ
Ｆ2をイオン注入する。そして、Ｎ2雰囲気中で８５０
℃、３０秒の熱処理を施して、接続孔２２からＳｉ基板
１１にイオン注入した不純物を活性化させる。
【００３３】その後、電力８ｋＷ、温度１５０℃、Ａｒ
１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ
１０ｎｍのＴｉ膜を形成し、更に、電力５ｋＷ、Ａｒ／
Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性
スパッタ法で厚さ７０ｎｍのＴｉＮ膜を形成して、接続
孔２２内を含むＳｉ基板１１上の全面にＴｉＮ／Ｔｉ膜
２３を形成する。
１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ
１０ｎｍのＴｉ膜を形成し、更に、電力５ｋＷ、Ａｒ／
Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性
スパッタ法で厚さ７０ｎｍのＴｉＮ膜を形成して、接続
孔２２内を含むＳｉ基板１１上の全面にＴｉＮ／Ｔｉ膜
２３を形成する。
【００３４】その後、Ａｒ／Ｎ2／Ｈ2／ＷＦ6ガス＝２
２００／３００／５００／７５ｓｃｃｍ、温度４５０
℃、圧力１０６４０ＰａのＣＶＤ法で、厚さ４００ｎｍ
のＷ膜２４を形成する。そして、ＳＦ6ガス＝５０ｓｃ
ｃｍ、高周波電力１５０Ｗ、圧力１．３３Ｐａのエッチ
バックを施して、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接
続孔２２を埋める。
２００／３００／５００／７５ｓｃｃｍ、温度４５０
℃、圧力１０６４０ＰａのＣＶＤ法で、厚さ４００ｎｍ
のＷ膜２４を形成する。そして、ＳＦ6ガス＝５０ｓｃ
ｃｍ、高周波電力１５０Ｗ、圧力１．３３Ｐａのエッチ
バックを施して、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接
続孔２２を埋める。
【００３５】その後、電力４ｋＷ、温度１５０℃、Ａｒ
１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ
３０ｎｍのＴｉ膜２５を形成し、更に、電力２２．５ｋ
Ｗ、温度１５０℃、Ａｒ５０ｓｃｃｍ、圧力０．４７Ｐ
ａのスパッタ法で厚さ０．５μｍのＡｌ−Ｓｉ膜２６を
形成する。
１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ
３０ｎｍのＴｉ膜２５を形成し、更に、電力２２．５ｋ
Ｗ、温度１５０℃、Ａｒ５０ｓｃｃｍ、圧力０．４７Ｐ
ａのスパッタ法で厚さ０．５μｍのＡｌ−Ｓｉ膜２６を
形成する。
【００３６】その後、Ａｌ−Ｓｉ膜２６上でレジスト
（図示せず）をパターニングし、このレジストをマスク
にして、ＢＣｌ3／Ｃｌ2ガス＝６０／９０ｓｃｃｍ、マ
イクロ波電力１ｋＷ、高周波電力５０Ｗ、圧力０．０１
６Ｐａのドライエッチングを施して、Ｔｉ膜２５及びＡ
ｌ−Ｓｉ膜２６で配線を形成する。そして、更に従来公
知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰ
ＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ
２９を完成させる。
（図示せず）をパターニングし、このレジストをマスク
にして、ＢＣｌ3／Ｃｌ2ガス＝６０／９０ｓｃｃｍ、マ
イクロ波電力１ｋＷ、高周波電力５０Ｗ、圧力０．０１
６Ｐａのドライエッチングを施して、Ｔｉ膜２５及びＡ
ｌ−Ｓｉ膜２６で配線を形成する。そして、更に従来公
知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰ
ＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ
２９を完成させる。
【００３７】次に、第２実施形態を説明する。この第２
実施形態では、図１に示した第１実施形態と同様にして
ＳｉＯ2膜１５でゲート電極の側壁スペーサまでを形成
した後、Ｎ2ガスを４ｓｌｍの割合で供給して８００
℃、１０分の熱処理を施す。そして、ＳｉＨ4／Ｏ2ガス
＝０．０３／０．５ｓｌｍ、温度４００℃のＣＶＤ法
で、厚さが１０ｎｍのＳｉＯ2膜３１をＳｉ基板１１上
の全面に形成する。
実施形態では、図１に示した第１実施形態と同様にして
ＳｉＯ2膜１５でゲート電極の側壁スペーサまでを形成
した後、Ｎ2ガスを４ｓｌｍの割合で供給して８００
℃、１０分の熱処理を施す。そして、ＳｉＨ4／Ｏ2ガス
＝０．０３／０．５ｓｌｍ、温度４００℃のＣＶＤ法
で、厚さが１０ｎｍのＳｉＯ2膜３１をＳｉ基板１１上
の全面に形成する。
【００３８】そして、第１実施形態と同様にして拡散層
１６、１７中の不純物を活性化させた後、緩衝弗酸で自
然酸化膜（図示せず）等を除去してから、４０ｋｅＶの
加速エネルギー及び３×１０14ｃｍ-2のドーズ量でＳｉ
基板１１の全面にＡｓをイオン注入して、Ｓｉ基板１１
の表面部を非晶質化する。
１６、１７中の不純物を活性化させた後、緩衝弗酸で自
然酸化膜（図示せず）等を除去してから、４０ｋｅＶの
加速エネルギー及び３×１０14ｃｍ-2のドーズ量でＳｉ
基板１１の全面にＡｓをイオン注入して、Ｓｉ基板１１
の表面部を非晶質化する。
【００３９】この非晶質化によって、Ｓｉ基板１１の表
面に残っている自然酸化膜や吸着酸素等をより完全に剥
離することができる。その後、緩衝弗酸による処理及び
Ｃｏ膜１８の形成よりも後の工程を再び第１実施形態と
同様に行うが、この緩衝弗酸による処理によって、Ｓｉ
基板１１の表面から剥離している自然酸化膜や吸着酸素
等を除去することができる。
面に残っている自然酸化膜や吸着酸素等をより完全に剥
離することができる。その後、緩衝弗酸による処理及び
Ｃｏ膜１８の形成よりも後の工程を再び第１実施形態と
同様に行うが、この緩衝弗酸による処理によって、Ｓｉ
基板１１の表面から剥離している自然酸化膜や吸着酸素
等を除去することができる。
【００４０】次に、第３実施形態を説明する。この第３
実施形態では、上述の第２実施形態と同様にしてＳｉＯ
2膜１５でゲート電極の側壁スペーサまでを形成した
後、厚さが１０ｎｍのＳｉＯ2膜３１をＳｉ基板１１上
の全面にＣＶＤ法で形成し、更に、Ｏ2ガスを４ｓｌｍ
の割合で供給して８５０℃、３０分の熱酸化を施す。
実施形態では、上述の第２実施形態と同様にしてＳｉＯ
2膜１５でゲート電極の側壁スペーサまでを形成した
後、厚さが１０ｎｍのＳｉＯ2膜３１をＳｉ基板１１上
の全面にＣＶＤ法で形成し、更に、Ｏ2ガスを４ｓｌｍ
の割合で供給して８５０℃、３０分の熱酸化を施す。
【００４１】その後、第２実施形態と同様にして拡散層
１６、１７を形成するためのイオン注入に起因する結晶
欠陥の除去までを行った後、Ｎ2雰囲気中で１０００
℃、１０秒の高速熱処理を施して、拡散層１６、１７中
の不純物を活性化させる。
１６、１７を形成するためのイオン注入に起因する結晶
欠陥の除去までを行った後、Ｎ2雰囲気中で１０００
℃、１０秒の高速熱処理を施して、拡散層１６、１７中
の不純物を活性化させる。
【００４２】しかし、この第３実施形態では、活性化の
ための高速熱処理において、５００℃までの昇温及び５
００℃からの降温の速さを１００℃／秒に近い値にし、
５００℃から１０００℃までの昇温及び１０００℃から
５００℃までの降温の速さを１０℃／秒にする。
ための高速熱処理において、５００℃までの昇温及び５
００℃からの降温の速さを１００℃／秒に近い値にし、
５００℃から１０００℃までの昇温及び１０００℃から
５００℃までの降温の速さを１０℃／秒にする。
【００４３】このため、昇温及び降温の速さが常に１０
℃／秒である第２実施形態よりもこの第３実施形態の方
がスループットが高い。なお、パイロメータによる温度
モニタは５００℃程度から行うことができる。但し、室
温から５００℃程度までの温度モニタは熱電対で行って
もよい。
℃／秒である第２実施形態よりもこの第３実施形態の方
がスループットが高い。なお、パイロメータによる温度
モニタは５００℃程度から行うことができる。但し、室
温から５００℃程度までの温度モニタは熱電対で行って
もよい。
【００４４】活性化のための高速熱処理の後、再び、Ｎ
2雰囲気中で８００℃、３０分の炉熱処理を施して、拡
散層１６、１７を形成するためのイオン注入に起因する
結晶欠陥をより完全に除去する。そして、第２実施形態
と同様にして、接続孔２２を介したＳｉ基板１１への不
純物のイオン注入までを行う。
2雰囲気中で８００℃、３０分の炉熱処理を施して、拡
散層１６、１７を形成するためのイオン注入に起因する
結晶欠陥をより完全に除去する。そして、第２実施形態
と同様にして、接続孔２２を介したＳｉ基板１１への不
純物のイオン注入までを行う。
【００４５】その後、Ｎ2雰囲気中で８５０℃、３０秒
の熱処理を施して、接続孔２２からＳｉ基板１１にイオ
ン注入した不純物を活性化させる。但し、この第３実施
形態では、この熱処理において、５００℃までの昇温及
び５００℃からの降温を１００℃／秒に近い値にし、５
００℃以上での昇温及び降温の速さを１０℃／秒にす
る。なお、８５０℃程度の温度の熱処理であれば、形成
済のＣｏＳｉ2膜１９が異常に高抵抗化することはな
い。
の熱処理を施して、接続孔２２からＳｉ基板１１にイオ
ン注入した不純物を活性化させる。但し、この第３実施
形態では、この熱処理において、５００℃までの昇温及
び５００℃からの降温を１００℃／秒に近い値にし、５
００℃以上での昇温及び降温の速さを１０℃／秒にす
る。なお、８５０℃程度の温度の熱処理であれば、形成
済のＣｏＳｉ2膜１９が異常に高抵抗化することはな
い。
【００４６】次に、誘導結合プラズマ電力１ｋＷ、バイ
アス電圧１００Ｖ、Ａｒの圧力０．２Ｐａのエッチング
で、接続孔２２の底面で露出しているＣｏＳｉ2膜１９
の表面の自然酸化膜を除去する。このエッチングは低加
速エネルギー及び高イオン密度のソフトエッチングであ
り、ＣｏＳｉ2膜１９に与える損傷が少ない。その後、
ＴｉＮ／Ｔｉ膜２３の形成よりも後の工程を再び第２実
施形態と同様に行う。
アス電圧１００Ｖ、Ａｒの圧力０．２Ｐａのエッチング
で、接続孔２２の底面で露出しているＣｏＳｉ2膜１９
の表面の自然酸化膜を除去する。このエッチングは低加
速エネルギー及び高イオン密度のソフトエッチングであ
り、ＣｏＳｉ2膜１９に与える損傷が少ない。その後、
ＴｉＮ／Ｔｉ膜２３の形成よりも後の工程を再び第２実
施形態と同様に行う。
【００４７】図２が、第４実施形態の途中の工程を示し
ている。この第４実施形態では、図２（ａ）に示す様
に、上述の第３実施形態と同様にしてＣｏ膜１８を形成
した後、引き続き、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２
０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で、
厚さ２０ｎｍのＴｉＮ膜３１をＣｏ膜１８上の全面に形
成する。
ている。この第４実施形態では、図２（ａ）に示す様
に、上述の第３実施形態と同様にしてＣｏ膜１８を形成
した後、引き続き、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２
０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で、
厚さ２０ｎｍのＴｉＮ膜３１をＣｏ膜１８上の全面に形
成する。
【００４８】そして、図２（ｂ）に示す様に、ＣｏＳｉ
2膜１９の形成よりも後の工程を再び第３実施形態と同
様に行う。なお、ＴｉＮ膜３１の代わりにＴｉ膜を形成
してもよく、ＴｉＮ膜３１やＴｉ膜をＣｏ膜１８の下層
に形成してもよい。
2膜１９の形成よりも後の工程を再び第３実施形態と同
様に行う。なお、ＴｉＮ膜３１の代わりにＴｉ膜を形成
してもよく、ＴｉＮ膜３１やＴｉ膜をＣｏ膜１８の下層
に形成してもよい。
【００４９】この様な第４実施形態では、Ｃｏ膜１８上
のＴｉＮ膜３１またはＴｉ膜が、Ｃｏ膜１８の表面の酸
化を防止してこのＣｏ膜１８の実質的な厚さが減少する
のを防止することができる。また、Ｓｉ基板１１の表面
の自然酸化膜や吸着酸素等をＴｉＮ膜３１またはＴｉ膜
が吸着して、Ｓｉ基板１１とＣｏ膜１８とを均一に反応
させることができる。
のＴｉＮ膜３１またはＴｉ膜が、Ｃｏ膜１８の表面の酸
化を防止してこのＣｏ膜１８の実質的な厚さが減少する
のを防止することができる。また、Ｓｉ基板１１の表面
の自然酸化膜や吸着酸素等をＴｉＮ膜３１またはＴｉ膜
が吸着して、Ｓｉ基板１１とＣｏ膜１８とを均一に反応
させることができる。
【００５０】なお、以上の第１〜第４実施形態はＣＭＯ
Ｓトランジスタの製造に本願の発明を適用したものであ
るが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タのみやバイポーラトランジスタやＣＣＤ撮像素子や液
晶表示素子等の製造にも本願の発明を適用することがで
きる。また、以上の第１〜第４実施形態ではＣｏ膜１８
やＴｉＮ膜３１をスパッタ法で形成しているが、これら
の膜をＣＶＤ法で形成してもよい。
Ｓトランジスタの製造に本願の発明を適用したものであ
るが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タのみやバイポーラトランジスタやＣＣＤ撮像素子や液
晶表示素子等の製造にも本願の発明を適用することがで
きる。また、以上の第１〜第４実施形態ではＣｏ膜１８
やＴｉＮ膜３１をスパッタ法で形成しているが、これら
の膜をＣＶＤ法で形成してもよい。
【００５１】また、以上の第１及び第２実施形態では、
拡散層１６、１７中の不純物を活性化させるための高速
熱処理における昇温及び降温の速さを１０℃／秒にして
いるが、この速さは１００℃／秒未満であればよい。し
かし、この速さを１００℃／秒以上にすると、ＳｉＯ2
膜１２、１５等とＳｉ基板１１との間の熱応力に起因す
る結晶欠陥がＳｉ基板１１に発生する。
拡散層１６、１７中の不純物を活性化させるための高速
熱処理における昇温及び降温の速さを１０℃／秒にして
いるが、この速さは１００℃／秒未満であればよい。し
かし、この速さを１００℃／秒以上にすると、ＳｉＯ2
膜１２、１５等とＳｉ基板１１との間の熱応力に起因す
る結晶欠陥がＳｉ基板１１に発生する。
【００５２】また、以上の第１〜第４実施形態では、拡
散層１６、１７を形成するためのイオン注入に起因する
結晶欠陥を除去するための熱処理の温度と、拡散層１
６、１７中の不純物を活性化させるための熱処理の温度
とを、夫々８００℃及び１０００℃にしているが、これ
らの温度は夫々４００〜９００℃及び９００〜１１００
℃の範囲であればよい。
散層１６、１７を形成するためのイオン注入に起因する
結晶欠陥を除去するための熱処理の温度と、拡散層１
６、１７中の不純物を活性化させるための熱処理の温度
とを、夫々８００℃及び１０００℃にしているが、これ
らの温度は夫々４００〜９００℃及び９００〜１１００
℃の範囲であればよい。
【００５３】また、以上の第２〜第４実施形態では、Ｓ
ｉ基板１１の表面部の非晶質化のためにＡｓをイオン注
入しているが、Ｓｉ基板１１を構成しているＳｉの径以
上の径を有する原子、例えばＳｉ、Ａｒ、Ｋｒ、Ｘｅ、
Ｇｅ、Ｓｂ等のうちの何れかをイオン注入してもよい。
ｉ基板１１の表面部の非晶質化のためにＡｓをイオン注
入しているが、Ｓｉ基板１１を構成しているＳｉの径以
上の径を有する原子、例えばＳｉ、Ａｒ、Ｋｒ、Ｘｅ、
Ｇｅ、Ｓｂ等のうちの何れかをイオン注入してもよい。
【００５４】
【発明の効果】本願の発明による半導体装置の製造方法
では、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との接合
に達することによるＣｏＳｉ2膜とＳｉ基板との短絡を
防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜を形
成することができ、また、熱応力に起因する新たな結晶
欠陥の発生をＣｏＳｉ2膜の形成後においても防止する
ことができるので、高速、低消費電力及び微細な半導体
装置を高い歩留りで製造することができる。
では、ＣｏＳｉ2膜の一部がＳｉ基板と拡散層との接合
に達することによるＣｏＳｉ2膜とＳｉ基板との短絡を
防止しつつ厚さが均一で且つ低抵抗のＣｏＳｉ2膜を形
成することができ、また、熱応力に起因する新たな結晶
欠陥の発生をＣｏＳｉ2膜の形成後においても防止する
ことができるので、高速、低消費電力及び微細な半導体
装置を高い歩留りで製造することができる。
【図１】本願の発明の第１実施形態を順次に示す側断面
図である。
図である。
【図２】本願の発明の第４実施形態の途中の工程を順次
に示す側断面図である。
に示す側断面図である。
【図３】本願の発明の一従来例を順次に示す側断面図で
ある。
ある。
１１ Ｓｉ基板 １６、１７ 拡散層
１８ Ｃｏ膜 １９ ＣｏＳｉ2膜 ３１ ＴｉＮ膜（Ｔｉ含有膜）
１８ Ｃｏ膜 １９ ＣｏＳｉ2膜 ３１ ＴｉＮ膜（Ｔｉ含有膜）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−216618（ＪＰ，Ａ) 特開 昭52−94080（ＪＰ，Ａ) 特開 平６−112158（ＪＰ，Ａ) 特開 平７−78788（ＪＰ，Ａ) 特開 平８−97420（ＪＰ，Ａ) 特開 平８−167657（ＪＰ，Ａ) 特開 平８−78352（ＪＰ，Ａ) 特開 平５−335576（ＪＰ，Ａ) 特開 平２−20019（ＪＰ，Ａ) 特開 平８−78357（ＪＰ，Ａ) 特開 平６−13403（ＪＰ，Ａ) 特開 平８−116054（ＪＰ，Ａ) 特開 平５−102078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/324 H01L 29/78 - 29/784 H01L 21/336 H01L 21/265 H01L 21/768
Claims (3)
- 【請求項１】 Ｓｉ基板に不純物をイオン注入して拡散
層を形成し、前記Ｓｉ基板上に形成したＣｏ膜と前記Ｓ
ｉ基板とを反応させて前記拡散層上にＣｏＳｉ2膜を形
成する半導体装置の製造方法において、 前記反応よりも前に、相対的に低温で且つ相対的に長時
間の第１の熱処理を行って前記イオン注入に起因する前
記Ｓｉ基板の結晶欠陥を除去する工程と、 前記反応よりも前に、相対的に高温で且つ相対的に短時
間であり昇温及び降温の速さが１００℃／秒未満である
第２の熱処理を行って前記不純物を活性化させる工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記昇温及び降温の速さを、前記第２の
熱処理のうちで相対的に高温時には相対的に遅くし相対
的に低温時には相対的に速くすることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記Ｓｉ基板上の絶縁膜に形成した接続
孔を介して前記Ｓｉ基板に不純物をイオン注入する工程
と、 昇温及び降温の速さが１００℃／秒未満である第３の熱
処理を行って、前記接続孔を介してイオン注入した前記
不純物を活性化させる工程とを具備することを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35291496A JP3336604B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35291496A JP3336604B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10172922A JPH10172922A (ja) | 1998-06-26 |
| JP3336604B2 true JP3336604B2 (ja) | 2002-10-21 |
Family
ID=18427323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35291496A Expired - Fee Related JP3336604B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
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| JP (1) | JP3336604B2 (ja) |
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|---|---|---|---|---|
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| JP3297415B2 (ja) * | 2000-02-09 | 2002-07-02 | 株式会社半導体先端テクノロジーズ | 半導体装置の製造方法 |
| JP3699946B2 (ja) | 2002-07-25 | 2005-09-28 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4733912B2 (ja) * | 2003-04-03 | 2011-07-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4584645B2 (ja) * | 2004-07-26 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5955670B2 (ja) * | 2011-09-26 | 2016-07-20 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法 |
-
1996
- 1996-12-13 JP JP35291496A patent/JP3336604B2/ja not_active Expired - Fee Related
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