JP2001156059A - 絶縁膜の形成方法および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 熱酸化法に代わる低温酸化による絶縁膜の形
成方法とこれを利用した半導体装置の製造方法とを提供
する。 【解決手段】 処理室であるチャンバー１内を酸素を含
む雰囲気にして、ウエハー４を室温，１８０℃程度の低
温に保持して、チャンバー１内にプラズマを発生し、バ
イアス電極３によってこのプラズマにウエハー４側への
バイアスを付加し、プラズマをウエハー４に照射する。
ウエハー４上の露出している半導体層が酸化されて、酸
化膜が形成される。熱酸化法とは異なり、室温でも酸化
膜が形成できる。フォトレジスト膜の洗浄によってエッ
チングされた注入保護絶縁膜の修復、ポリシリコン膜の
段差の緩和，トレンチ内の段差の緩和などに利用でき
る。また、金属を含むゲート電極形成後のフォトレジス
ト膜の除去前に、フォトレジスト膜を付けたままで酸化
による汚染保護膜を形成することもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高信頼性の酸化膜
を低温で形成できる絶縁膜の形成方法およびこれを利用
した半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化の要請
に伴って、例えばトランジスタの極浅接合構造の採用
や、ＳＴＩ（Shallow Trench Isolation）による素子分
離の採用がなされている。極浅接合構造の採用やＳＴＩ
の採用に伴い、ゲート酸化膜形成（熱酸化）時に生じる
ＳＴＩ端部の応力集中によって活性領域中に転位欠陥が
発生し、その結果接合リークが増大したり、ゲート酸化
膜形成時に生じる接合プロファイルの変化によってしき
い値電圧のバラツキが増大するおそれが生じてきてい
る。そこで、これらの不具合を回避するために、酸化膜
を形成するためのプロセスの低温化が非常に重要になっ
てきている。

【０００３】また、半導体集積回路の高集積化の要請に
伴って、ＭＯＳＦＥＴのゲート長が縮小されてきている
ことから、ショートチャネル効果の抑制が困難になって
きている。そのため、ＮＭＯＳＦＥＴのゲート電極用ポ
リシリコン膜にリンイオン注入を、ＰＭＯＳＦＥＴのゲ
ート電極用ポリシリコン膜にボロンイオン注入を行っ
て、デュアルゲート電極と呼ばれるゲート電極構造にす
ることにより、ショートチャネル効果を抑制するように
なされている。

【０００４】図２１（ａ）〜（ｄ）および図２２（ａ）
〜（ｄ）は、トレンチ分離構造とデュアルゲート構造と
を有する従来のＣＭＯＳデバイスの製造工程を示す断面
図である。

【０００５】まず、図２１（ａ）に示す工程で、Ｓｉ基
板１００にトレンチ分離領域１０１を形成した後、フォ
トリソグラフィー工程により、保護酸化膜１０２の上
に、ＮＭＯＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥ
Ｔ形成領域Ｒｐを開口したフォトレジスト膜１０３を形
成する。そして、Ｓｉ基板１００のうちフォトレジスト
膜１０３の開口部に位置する領域（ＰＭＯＳＦＥＴ形成
領域Ｒｐ）内に、Ｎウエル領域１０４を形成するための
リンイオン（Ｐ⁺ ）の注入，しきい値制御用のリンイオ
ン（Ｐ⁺ ）の注入，パンチスルーストッパー用のヒ素イ
オン（Ａｓ⁺ ）の注入を行なう。

【０００６】次に、図２１（ｂ）に示す工程で、アッシ
ング及びＲＣＡ洗浄によりフォトレジスト膜１０３を除
去する。

【０００７】次に、図２１（ｃ）に示す工程で、フォト
リソグラフィー工程により、保護酸化膜１０２の上に、
ＰＭＯＳＦＥＴ形成領域Ｒｐを覆い、ＮＭＯＳＦＥＴ形
成領域Ｒｎを開口したフォトレジスト膜１０５を形成す
る。そして、Ｓｉ基板１００のうちフォトレジスト膜１
０５の開口部に位置する領域（ＮＭＯＳＦＥＴ形成領域
Ｒｎ）内に、Ｐウエル領域１０６を形成するためのボロ
ンイオン（Ｂ⁺ ）の注入，しきい値制御用のボロンイオ
ン（Ｂ⁺ ）の注入，パンチスルーストッパー用のボロン
イオン（Ｂ⁺ ）の注入などを行なう。

【０００８】次に、図２１（ｄ）に示す工程で、アッシ
ング及びＲＣＡ洗浄によりフォトレジスト膜１０５を除
去した後、保護酸化膜１０２を除去してから、酸素雰囲
気中で、Ｓｉ基板１００を約８００〜１０００℃で加熱
することにより、Ｎ型ウエル領域１０４，Ｐ型ウエル領
域１０６の上に、それぞれゲート酸化膜１０７ａ，１０
７ｂを形成する。

【０００９】次に、図２２（ａ）に示す工程で、基板上
にゲート電極用ポリシリコン膜１０８を堆積した後、ポ
リシリコン膜１０８の上に、ＮＭＯＳＦＥＴ形成領域Ｒ
ｎを覆い、ＰＭＯＳＦＥＴ形成領域Ｒｐを開口したフォ
トレジスト膜１０９を形成する。そして、ポリシリコン
膜のうちフォトレジスト膜１０９の開口部に位置する領
域（ＰＭＯＳＦＥＴ形成領域Ｒｐ）内にボロンイオン
（Ｂ⁺ ）を注入する。

【００１０】同様に、図２２（ｂ）に示す工程で、アッ
シング及びＲＣＡ洗浄により、フォトレジスト膜１０９
を除去した後、フォトリソグラフィー工程により、ポリ
シリコン膜１０８の上に、ＰＭＯＳＦＥＴ形成領域Ｒｐ
を覆い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口したフォト
レジスト膜１１０を形成する。そして、ポリシリコン膜
１０８のうちフォトレジスト膜１１０の開口部に位置す
る領域（ＮＭＯＳＦＥＴ形成領域Ｒｎ）内にリンオン
（Ｐ⁺ ）を注入する。

【００１１】次に、図２２（ｃ）に示す工程で、アッシ
ング及びＲＣＡ洗浄により、フォトレジスト膜１１０を
除去した後、ポリシリコン膜１０８内に注入した不純物
を活性化するための熱処理を行なう。これにより、ＰＭ
ＯＳＦＥＴ形成領域ＲｐにはＰ型ポリシリコン膜１０８
ｐが、ＮＭＯＳＦＥＴ形成領域ＲｎにはＮ型ポリシリコ
ン膜１０８ｎがそれぞれ形成されることになる。

【００１２】次に、Ｐ型ポリシリコン膜１０８ｐおよび
Ｎ型ポリシリコン膜１０８ｎをパターニングして、ＰＭ
ＯＳＦＥＴのゲート電極１０８ａとＮＭＯＳＦＥＴのゲ
ート電極１０８ｂとをそれぞれ形成する。

【００１３】また、近年、チップ面積の縮小化及びデバ
イスの高速化に対応すべく、ＭＯＳＦＥＴのゲート電極
の低抵抗化が図られており、その１つの有力な手段とし
て、ゲート電極の一部を金属（リフラクトリ金属又はそ
のシリサイド）により構成したいわゆるポリメタルゲー
トやポリサイドゲート構造が知られている。

【００１４】図２３（ａ）〜（ｄ）は、ポリメタル構造
を有する従来のＣＭＯＳデバイスの製造工程を示す断面
図である。

【００１５】まず、図２１（ａ）〜（ｄ）に示す工程と
同様の工程を行なって、Ｓｉ基板１００に、ＰＭＯＳＦ
ＥＴ形成領域ＲｐとＮＭＯＳＦＥＴ形成領域Ｒｎとを区
画するトレンチ分離領域１０１と、Ｎ型ウエル領域１０
４と、Ｐ型ウエル領域１０６と、ゲート酸化膜１０７
ａ，１０７ｂを形成する。そして、図２３（ａ）に示す
ように、基板上に、ポリシリコン膜１２０と、チタンシ
リサイドなどの金属膜１２１と、シリコン窒化膜などの
絶縁膜１２２とを順次積層する。

【００１６】次に、図２３（ｂ）に示す工程で、フォト
リソグラフィー工程を行なって、ゲート電極形成領域を
覆うフォトレジスト膜１１５を形成した後、フォトレジ
スト膜をマスクとするドライエッチング（異方性エッチ
ング）により、絶縁膜１２２，金属膜１２１およびポリ
シリコン膜１２０をパターニングする。これにより、Ｐ
ＭＯＳＦＥＴ形成領域Ｒｐには、下部ゲート電極１２０
ａおよび上部ゲート電極１２１ａからなるゲート電極１
２５ａと、ゲート上保護膜１２２ａとが形成される。ま
た、ＮＭＯＳＦＥＴ形成領域Ｒｎには、下部ゲート電極
１２０ｂおよび上部ゲート電極１２１ｂからなるゲート
電極１２５ｂと、ゲート上保護膜１２２ｂとが形成され
る。

【００１７】次に、図２３（ｃ）に示す工程で、基板上
に、ＮＭＯＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥ
Ｔ形成領域Ｒｐを開口したフォトレジスト膜１１６を形
成し、フォトレジスト膜１１６およびゲート電極１２５
ａをマスクとして、Ｓｉ基板１００内にボロンイオン
（Ｂ⁺ ）を注入してＰＭＯＳＦＥＴのソース・ドレイン
領域１２６を形成する。

【００１８】次に、図２３（ｄ）に示す工程で、アッシ
ング及びＲＣＡ洗浄によりフォトレジスト膜１１６を除
去した後、基板上に、ＰＭＯＳＦＥＴ形成領域Ｒｐを覆
い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口したフォトレジ
スト膜（図示せず）を形成し、フォトレジスト膜および
ゲート電極１２５ｂをマスクとして、Ｓｉ基板１００内
にヒ素イオン（Ａｓ⁺ ）を注入してｎＭＯＳＦＥＴのソ
ース・ドレイン領域１２７を形成する。その後、アッシ
ング及びＲＣＡ洗浄により、フォトレジスト膜を除去す
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上記各
図に示される従来の半導体装置においては、以下のよう
ないくつかの不具合があった。

【００２０】第１に、図２２（ｄ）に示すように、ＰＭ
ＯＳＦＥＴのゲート酸化膜１０７ａとＮＭＯＳＦＥＴの
ゲート酸化膜１０７ｂとでは、互いに厚みが異なるとい
う不具合があった。これは、図２１（ｄ）に示すゲート
酸化膜を形成するための熱酸化工程において、保護酸化
膜１０２のうち，リンイオン（又はヒ素イオン）が注入
されているＰＭＯＳＦＥＴ形成領域Ｒｐの部分に比べ、
ボロンイオンが注入されているＮＭＯＳＦＥＴ形成領域
Ｒｎの部分のほうが酸化速度が速いからである。また、
８５０〜１０００℃の熱処理が施される際に、Ｐ型ウエ
ル領域１０６におけるＮＭＯＳＦＥＴのしきい値電圧を
制御するための不純物濃度プロファイルや、Ｎ型ウエル
領域１０４におけるＰＭＯＳＦＥＴのしきい値電圧を制
御するための不純物濃度プロファイルが変化することに
起因して、ＭＯＳＦＥＴのショートチャネル効果の助
長、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのしきい値電圧の
バラツキの増大、オフリーク電流の増大などの不具合が
生じていた。

【００２１】第２に、ゲート電極用ポリシリコン膜１０
８のうちＰ型ポリシリコン膜１０８ｐ内に注入したボロ
ンが、熱酸化の際の９００〜１０００℃の熱処理によっ
てゲート酸化膜１０７ａを突き抜けてＮ型ウエル領域１
０４に拡散することにより、ゲート酸化膜の信頼性の低
下や、ＰＭＯＳＦＥＴのしきい値電圧のバラツキの増大
を生ぜしめるという不具合がある。

【００２２】第３に、図２１（ｂ）に示すように、イオ
ン注入後に、アッシング及びＲＣＡ洗浄によってフォト
レジスト膜１０３を除去すると、保護酸化膜１０２の表
面粗さ（ラフネス）がきわめて大きくなるという現象が
あった。これは、イオン注入の際にイオンによる衝撃を
受けることと、ＲＣＡ洗浄によって保護酸化膜１０２が
不均一なエッチングを受けることに起因するものと思わ
れる。そして、保護酸化膜１０２の表面粗さが大きい状
態でウエル領域形成のためのつまりしきい値制御のため
のイオン注入を行なっても、ウエル領域内のチャネル領
域に相当する部分の不純物濃度の各ＭＯＳＦＥＴ間にお
けるばらつきが大きくなる。すなわち、各ＭＯＳＦＥＴ
のしきい値電圧のばらつきが大きくなるという不具合が
あった。また、ＲＣＡ洗浄によってＳｉ基板１００もエ
ッチングされる。例えばイオン注入されたＳｉ基板が露
出した状態でＲＣＡ洗浄を行うと、しきい値制御用の不
純物イオンが注入されているＳｉ基板１００も数ｎｍの
厚み分だけエッチングされることがある。そのために、
注入された不純物の濃度プロファイルが変化するので、
特に、ベリッドトランジスタ構造を有するＭＯＳＦＥＴ
においては、しきい値電圧が大きく変動することにな
る。

【００２３】第４に、図２２（ｄ）に示すように、ポリ
シリコン膜１０８をパターニングして、ゲート電極１０
８ａ，１０８ｂを形成する際に、Ｓｉ基板１００の活性
領域の表面が荒れることがある。ポリシリコン膜のエッ
チング終了時期を検知した状態でも、完全にポリシリコ
ン膜がなくなっているわけではなくエッチング残りやサ
イドウォールとして部分的にポリシリコン膜が残存して
いることから、これを除去するためにオーバーエッチン
グが行なわれている。しかるに、近年のゲート酸化膜の
薄膜化（数ｎｍ）に伴い、オーバーエッチングによって
ポリシリコン膜が完全に除去される前に、ゲート酸化膜
のポリシリコン膜によって覆われていない部分のみがエ
ッチングされることがあり、その下方のＳｉ基板１００
も部分的に除去されてしまうと、活性領域の表面が荒れ
ることになる。その結果、サリサイド工程において良好
なシリサイド層が形成されないことがある。また、ソー
ス・ドレイン用イオン注入のプロファイルが均一に形成
されないため、接合リークの増大につながる。

【００２４】第５に、図２３（ｄ）に示すように、金属
膜１２１のパターニング後にフォトレジスト膜１１６な
どをアッシング及びＲＣＡ洗浄により除去する際に、各
ＭＯＳＦＥＴのゲート電極１２５ａ，１２５ｂのうち，
金属によって構成されている上部電極１２１ａ，１２１
ｂが側面からエッチングされる。そして、エッチングに
よりエッチング液（洗浄液）内に溶け込んだ金属イオン
がＳｉ基板１００の表面から活性領域内に侵入すると、
ＭＯＳＦＥＴの接合リークを発生させる原因となるとい
う不具合があった。一方、基板面を覆う熱酸化膜を形成
してこの汚染を防止しようとすると、金属によって構成
されている上部電極１２１ａ，１２１ｂが剥がれるとい
う不具合がある。

【００２５】第６に、図２２（ｂ）に示すように、アッ
シング及びＲＣＡ洗浄により、フォトレジスト膜１０
９，１１０を除去する際や、炉前洗浄の際に、ポリシリ
コン膜１０８もある程度エッチングされる。ところが、
ボロンイオンが注入されたＰ型ポリシリコン膜１０８ｐ
と、リンイオン（又はヒ素イオン）が注入されたＮ型ポ
リシリコン膜１０８ｎとでは、エッチング速度が異なる
ためにＰ型ポリシリコン膜１０８ｐとＮ型ポリシリコン
膜１０８ｎとの境界に段差が生じることがある。この段
差が急峻である場合、図２２（ｄ）に示す断面において
は何も不具合はないように見えるが、シリサイドゲート
構造を有するＣＭＯＳインバータにおいては以下のよう
な不具合が生じるおそれがある。

【００２６】図２４（ａ）〜（ｃ）は、図２２（ｄ）に
示す断面に直交する断面（図２５のXXIV-XXIV 線断面）
におけるゲート電極１０８ａ，１０８ｂの構造のみを抜
き出して、シリサイド化工程を示す断面図である。ま
た、図２５は、ＣＭＯＳインバータのゲート電極および
その下方の部分を示す平面図である。すなわち、ＣＭＯ
Ｓインバータの場合、図２２（ｄ）に示す断面に直交す
る断面では、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間で
ゲート電極は互いにつながった状態となっている。

【００２７】そして、図２４（ａ）に示すような急峻な
段差が存在する状態で、図２４（ｂ）に示すように、ゲ
ート電極１０８ａ，１０８ｂ上に後の工程でシリサイド
膜を形成するために例えばＣｏ膜等をゲート電極１０８
ａ，１０８ｂの上に堆積しても、この段差部の側壁には
Ｃｏ膜等が十分堆積されない。

【００２８】その結果、図２４（ｃ）に示すように、シ
リサイド化を行なった後に、段差部でＣｏＳｉ₂ 膜等の
シリサイド膜がきわめて薄くなるか形成されないことに
なる。したがって、ＣＭＯＳインバータにおいてＮＭＯ
ＳＦＥＴのゲート電極１０８ｂに電圧を印加しても、両
者間の抵抗がきわめて大きくなってＰＭＯＳＦＥＴのゲ
ート電極１０８ａに電界が伝わらないおそれがあった。

【００２９】第７に、ＳＴＩ構造（トレンチ分離領域）
を形成する際にも、以下のような不具合があった。図２
６は、従来のトレンチ分離領域の形状を示す断面図であ
る。同図に示すように、Ｓｉ基板１００の上にパッド酸
化膜１３１とマスク用窒化膜１３２とが積層され、Ｓｉ
基板１００のうちマスク用窒化膜１３２の開口部の下方
に位置する部分をエッチングすることにより、トレンチ
１３４が形成される。そして、トレンチ内におけるＳｉ
基板１００を熱酸化して熱酸化膜１３５を形成した後、
トレンチ内にＣＶＤ酸化膜を埋め込んでトレンチ分離領
域１３６を形成している。

【００３０】しかしながら、マスク用窒化膜１３２の厚
み，パッド酸化膜１３１の厚み，又はマスク用窒化膜１
３２の平面上の寸法によってトレンチ内の各エッジ部に
おける熱酸化膜１３５の厚みが変化することがある。特
に、エッジ部において熱酸化膜１３５が薄膜化されるホ
ーン現象が生じると、トレンチ１３４内におけるＳｉ基
板１００のコーナー部に急峻なエッジが形成されるの
で、このエッジに電界が集中してゲート絶縁膜の破壊や
ハンプ現象（エッジトランジスタの作動）などの不具合
が生じる。熱酸化膜１３５を形成する際の温度を９００
℃以下の低温にすると、特にホーン現象が顕著になるた
めに、これを回避すべく熱酸化処理時の温度を１０００
℃にすることもできるが、反面、酸化温度が高くなるほ
ど窒化膜１３２のストレスが大きくなり、Ｓｉ基板１０
０中に発生する欠陥が増大するという不具合がある。

【００３１】本発明の目的は、上述のような不具合が根
本的に熱酸化による酸化膜の形成時に高温処理が必要で
あることに起因することに着目し、低温の処理による酸
化を利用して酸化膜を形成する手段を講ずることによ
り、上述のような不具合を解消しうる絶縁膜の形成方法
および半導体装置の製造方法を提供することにある。

【００３２】

【課題を解決するための手段】上記不具合を解消するた
めに、本発明は、バイアスを付加したプラズマを利用し
て、低温で酸化膜又は酸窒化膜を形成している。

【００３３】本発明の絶縁膜の形成方法は、半導体層を
有する基板を処理室内に設置するステップ（ａ）と、上
記処理室を酸素を含む雰囲気に維持した状態で、処理室
内に上記基板方向へのバイアスが付加されたプラズマを
発生させて、上記半導体層にバイアスが付加されたプラ
ズマを照射するステップ（ｂ）とを含み、上記基板の露
出している半導体層の上に、少なくとも酸素と半導体と
の反応による絶縁膜を形成する方法である。

【００３４】この方法により、熱酸化法に比べて低い温
度で、プラズマを利用した半導体の酸化を行なって絶縁
膜を形成することができる。したがって、この特質を利
用して、基板を高温にすることによる特性の悪化などの
不具合を回避しながら、半導体装置の様々な部材として
機能する絶縁膜を形成することができる。

【００３５】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）では、上記バイアスの大きさを調整すること
により、上記絶縁膜の厚みを制御することができる。

【００３６】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）を、３００℃以下の温度で行なうことが好ま
しい。

【００３７】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）を、２００℃以下の温度で行なうことがより
好ましい。

【００３８】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）を、上記基板上にフォトレジスト膜が形成さ
れている状態で行なうこともできる。

【００３９】上記絶縁膜の形成方法において、上記絶縁
膜をＭＩＳトランジスタのゲート絶縁膜として用いるこ
ともできる。

【００４０】上記絶縁膜の形成方法において、少なくと
も上記工程（ｂ）の前に、半導体基板内に、第１導電型
不純物がドープされた第１の活性領域と、第２導電型不
純物がドープされた第２の活性領域とを形成する工程を
含み、上記工程（ｂ）では、上記第１および第２の活性
領域の上に第１の絶縁膜および第２の絶縁膜を形成する
ことにより、熱酸化法とは異なり、互いにほぼ等しい厚
みを有する第１の絶縁膜と第２の絶縁膜とを形成するこ
とができる。

【００４１】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）の後に、上記絶縁膜の熱処理を行なうステッ
プをさらに含むことにより、絶縁膜の均質化やその表面
のカーボンの汚染を除去することができ、絶縁膜の信頼
性が向上する。

【００４２】上記絶縁膜の形成方法において、上記ステ
ップ（ｂ）を、窒素と酸素とを含む雰囲気中で行なって
もよく、ＮＯガスを含む（酸窒化）雰囲気中で行なって
もよいし、酸素とＮ₂ とを含む（酸窒化）雰囲気中で行
なってもよい。この場合には酸窒化膜が形成されること
になる。

【００４３】また、上記ステップ（ｂ）を、Ｏ₂ を含み
実質的に窒素を含まない雰囲気中で行なうことにより、
酸化膜が形成される。

【００４４】本発明の第１の半導体装置の製造方法は、
半導体基板の第１，第２の活性領域上に絶縁膜を形成す
る工程（ａ）と、上記第２の活性領域を覆い上記第１の
活性領域上を開口した第１のフォトレジスト膜を形成す
る工程（ｂ）と、上記第１のフォトレジスト膜の上方か
ら上記第１の活性領域内に不純物イオンを注入する工程
（ｃ）と、上記第１のフォトレジスト膜を除去する工程
（ｄ）と、上記半導体基板に、酸素を含む雰囲気中で半
導体基板側へのバイアスが付加されたプラズマを照射し
て、上記絶縁膜の厚みを回復させる工程（ｅ）と、上記
第１の活性領域を覆い上記第２の活性領域上を開口した
第２のフォトレジスト膜を形成する工程（ｆ）と、上記
第２のフォトレジスト膜の上方から上記第２の活性領域
内に不純物イオンを注入する工程（ｇ）とを含んでい
る。

【００４５】この方法により、工程（ｄ）で、イオン注
入や第１のフォトレジスト膜を除去するためのアッシン
グや洗浄によって絶縁膜もエッチングされ厚みにばらつ
きを生じるが、工程（ｅ）のバイアスプラズマ酸化処理
によって絶縁膜の厚みが元のほぼ均一な厚みになるよう
修復される。したがって、その後工程（ｇ）で注入され
る不純物イオンの第２の活性領域内での分布を再現性よ
く制御することができる。

【００４６】上記第１の半導体装置の製造方法におい
て、上記工程（ｃ）を、ＭＩＳＦＥＴのしきい値制御用
の不純物イオンの注入工程とすることにより、ＭＩＳＦ
ＥＴのしきい値のばらつきを抑制することができる。

【００４７】本発明の第２の半導体装置の製造方法は、
半導体基板の上に、半導体膜を形成する工程（ａ）と、
上記半導体膜の上に半導体膜の一部を覆い、該一部に隣
接する他の一部を開口した第１のフォトレジスト膜を形
成した後、第１のフォトレジスト膜の上方から上記半導
体膜内に第１導電型不純物イオンを注入する工程（ｂ）
と、上記第１のフォトレジスト膜を除去した後、上記半
導体膜の上に上記他の一部を覆い上記一部を開口した第
２のフォトレジスト膜を形成した後、第２のフォトレジ
スト膜の上方から上記半導体膜内に第２導電型不純物イ
オンを注入する工程（ｃ）と、上記第２のフォトレジス
ト膜を除去する工程（ｄ）と、上記半導体基板に、酸素
を含む雰囲気中で半導体基板側へのバイアスが付加され
たプラズマを照射して、上記半導体膜の上に少なくとも
酸素と半導体との反応による絶縁膜を形成する工程
（ｅ）とを含んでいる。

【００４８】この方法により、工程（ｄ）におけるフォ
トレジスト膜の除去のためのアッシングや洗浄の際に、
半導体膜に注入された不純物の導電型の相違によって半
導体膜上面の段差が生じるが、工程（ｅ）において低温
での処理によって半導体膜の上面付近の領域が酸化され
ることによって急峻な段差が丸められる。したがって、
半導体膜中の不純物の分布に悪影響を与えることなく、
その後半導体膜の上に形成される部材が急峻な段差の存
在によって悪影響を受けるのを回避することができる。

【００４９】上記第２の半導体装置の製造方法におい
て、上記工程（ａ）の前に、半導体基板の第１導電型Ｍ
ＩＳＦＥＴ形成領域と第２導電型ＭＩＳＦＥＴ形成領域
との上にそれぞれゲート絶縁膜を形成する工程をさらに
含み、上記工程（ａ）では、上記各ゲート絶縁膜の上
に、上記第１および第２導電型ＭＩＳＦＥＴ形成領域に
またがる半導体膜を形成し、上記工程（ｂ）および
（ｃ）では、上記一部を上記第２導電型ＭＩＳＦＥＴ形
成領域と、上記他の一部を上記第１導電型ＭＩＳＦＥＴ
形成領域とし、上記工程（ｄ）の後に、上記半導体膜を
パターニングして、上記第１導電型ＭＩＳＦＥＴ形成領
域と上記第２導電型ＭＩＳＦＥＴ形成領域とにまたがる
デュアルゲート型のゲート電極を形成する工程をさらに
含むことにより、ＣＭＩＳインバータのゲート電極にお
ける電界の伝達を良好に維持することができる。

【００５０】上記第２の半導体装置の製造方法におい
て、少なくとも上記工程（ｄ）の後に、上記工程（ｅ）
で形成された絶縁膜の少なくとも一部の厚み分を除去し
た後、上記半導体膜の上部をシリサイド化する工程をさ
らに含むことにより、低抵抗化されたゲート電極におけ
る電界の伝達を良好に維持することができる。

【００５１】本発明の第３の半導体装置の製造方法は、
半導体基板上に絶縁膜を形成する工程（ａ）と、上記絶
縁膜の上に半導体膜を形成する工程（ｂ）と、フォトレ
ジスト膜をマスクとするエッチングにより上記半導体膜
をパターニングして、ＭＩＳＦＥＴのゲート電極を形成
する工程（ｃ）と、上記フォトレジスト膜を残したまま
で、上記半導体基板に、酸素を含む雰囲気中で半導体基
板側へのバイアスが付加されたプラズマを照射して、上
記露出している絶縁膜の上に残存する半導体膜のエッチ
ング残りを酸化する工程（ｄ）とを含んでいる。

【００５２】この方法により、半導体膜をパターニング
して形成される部材の周囲に導体として機能するエッチ
ング残りが存在したままになったり、後に絶縁膜を除去
する際に不均一なエッチングによって半導体基板面が荒
らされたりするのを回避することができる。

【００５３】上記第３の半導体装置の製造方法におい
て、上記工程（ｄ）の後に、酸化されたエッチング残り
と上記絶縁膜の露出している部分とを除去する工程と、
上記半導体基板のうち絶縁膜の除去によって露出した部
分の上をシリサイド化する工程とをさらに含むことによ
り、ＭＩＳＦＥＴのソース・ドレイン領域の一部となる
低抵抗のシリサイド層を形成することができる。

【００５４】上記工程（ｄ）を、２００℃以下の温度で
行なうことにより、工程（ｄ）をフォトレジスト膜を付
けたままで行なうことが可能になり、その後、フォトレ
ジスト膜を用いたエッチングによって酸化されたエッチ
ング残りや絶縁膜を除去することが可能になる。

【００５５】本発明の第４の半導体装置の製造方法は、
半導体基板上に、第１の絶縁膜と少なくとも金属を含む
導体膜とを順次堆積する工程（ａ）と、フォトレジスト
膜をマスクとするエッチングにより、上記導体膜と上記
第１の絶縁膜とをパターニングして、ゲート電極及びゲ
ート絶縁膜を形成する工程（ｂ）と、上記フォトレジス
ト膜を残したままで、上記半導体基板に、酸素を含む雰
囲気中で半導体基板側へのバイアスが付加されたプラズ
マを照射して、少なくとも半導体基板の露出している部
分の上に、酸素と半導体との反応による第２の絶縁膜を
形成する工程（ｃ）と、上記フォトレジスト膜を除去す
る工程（ｄ）と、上記半導体基板内の上記ゲート電極の
両側方に位置する領域に不純物を導入して、ソース・ド
レイン領域を形成する工程（ｅ）とを含んでいる。

【００５６】この方法により、工程（ｄ）において、ゲ
ート電極を構成する導体膜中の金属が洗浄液に溶け込ん
でも、半導体基板の上に第２の絶縁膜が存在しているの
で、金属イオンが半導体基板内に侵入するのを阻止する
ことができる。しかも、熱酸化のような高温処理を必要
としないので、導体膜中の金属が酸化されるのを回避す
ることができる。

【００５７】上記第４の半導体装置の製造方法におい
て、上記工程（ａ）では、上記導体膜としてポリシリコ
ン膜とその上に積層された金属膜とを形成し、上記工程
（ｂ）では、上記ゲート電極としてポリシリコン膜から
なる下部電極と金属膜からなる上部電極とを形成し、上
記工程（ｃ）では、上記下部電極の側面上にも上記第２
の絶縁膜を形成することにより、ポリメタル構造やポリ
サイド構造を有するゲート電極を有する半導体装置を得
ることができる。

【００５８】上記第４の半導体装置の製造方法におい
て、上記工程（ａ）では、上記導体膜の上にさらにシリ
コン窒化膜を形成し、上記工程（ｂ）では、上記上部電
極の上に窒化膜からなるゲート上保護膜を形成し、上記
工程（ｄ）の後に、上記ポリシリコン膜及び金属膜の側
面上に、窒化膜サイドウォールを形成する工程（ｆ）
と、基板上に、シリコン酸化膜からなる層間絶縁膜を堆
積する工程（ｇ）と、上記層間絶縁膜を貫通して上記ソ
ース・ドレイン領域に到達するコンタクトホールを、上
記ゲート電極に対して自己整合的に形成する工程（ｈ）
とをさらに含むことにより、ポリメタル構造又はポリサ
イド構造といわゆるＳＡＣ（セルフアラインコンタク
ト）構造を有しながら、微細化に適した半導体装置が得
られることになる。

【００５９】上記第４の半導体装置の製造方法におい
て、上記工程（ｃ）を、２００℃以下の温度で行なうこ
とが好ましい。

【００６０】本発明の第５の半導体装置の製造方法は、
半導体基板の第１導電型ＭＩＳＦＥＴ形成領域の上に第
１のゲート絶縁膜を挟んで第１導電型不純物を含む半導
体膜からなる第１のゲート電極を、上記半導体基板の第
２導電型ＭＩＳＦＥＴ形成領域の上に第２のゲート絶縁
膜を挟んで第２導電型不純物を含む半導体膜からなる第
２のゲート電極をそれぞれ形成する工程（ａ）と、上記
半導体基板に、酸素を含む雰囲気中で半導体基板側への
バイアスが付加されたプラズマを照射して、上記半導体
基板および上記第１，第２のゲート電極の露出している
部分の上に少なくとも酸素と半導体との反応による被覆
絶縁膜を形成する工程（ｂ）と、上記第２導電型ＭＩＳ
ＦＥＴ形成領域を覆い、上記第１導電型ＭＩＳＦＥＴ形
成領域を開口した第１のフォトレジスト膜および上記第
１のゲート電極をマスクとして第１導電型不純物のイオ
ン注入を行なって、上記第１導電型ＭＩＳＦＥＴのソー
ス・ドレイン領域を形成する工程（ｃ）と、上記第１の
フォトレジスト膜を除去する工程（ｄ）と、上記第１導
電型ＭＩＳＦＥＴ形成領域を覆い、上記第２導電型ＭＩ
ＳＦＥＴ形成領域を開口した第２のフォトレジスト膜お
よび上記第２のゲート電極をマスクとして第２導電型不
純物のイオン注入を行なって、上記第２導電型ＭＩＳＦ
ＥＴのソース・ドレイン領域を形成する工程（ｅ）とを
含んでいる。

【００６１】この方法により、工程（ｂ）で低温で被覆
絶縁膜を形成できるので、熱酸化のようにゲート電極中
のボロンの半導体基板への突き抜け現象を招くことがな
い。そして、被覆絶縁膜によって半導体基板面を保護で
きるので、薄膜化されたゲート絶縁膜において、後の工
程（ｄ）においてフォトレジスト膜を除去する際にソー
ス・ドレイン領域の表面がエッチングされるのを防止す
ることができ、ソース・ドレイン領域のシート抵抗を小
さく維持することができる。

【００６２】上記第５の半導体装置の製造方法におい
て、上記工程（ｂ）を、３００℃以下の温度で行なうこ
とが好ましい。

【００６３】また、上記工程（ｄ）では、上記工程
（ｂ）におけるバイアス以下のバイアスが付加されたア
ッシング処理によりフォトレジスト膜を除去することに
より、半導体基板上に形成されている被覆絶縁膜の厚み
を増やすことなく、アッシングを行なうことが可能にな
る。その結果、半導体基板の表面領域における不純物プ
ロファイルをほとんど変化させないので、半導体装置の
リーク特性などを良好に維持することができる。

【００６４】本発明の第６の半導体装置の製造方法は、
半導体基板上にパッド酸化膜とマスク用窒化膜とを順次
堆積する工程（ａ）と、上記マスク用窒化膜およびパッ
ド酸化膜のうちトレンチ形成領域を開口する工程（ｂ）
と、上記マスク用窒化膜をマスクとするエッチングによ
り、上記半導体基板にトレンチを形成する工程（ｃ）
と、上記半導体基板に、酸素を含む雰囲気中で半導体基
板側へのバイアスが付加されたプラズマを照射して、上
記半導体基板のうち上記トレンチ内に露出している部分
の上に少なくとも酸素と半導体との反応による丸め用絶
縁膜を形成する工程（ｄ）と、上記トレンチ内に絶縁膜
を埋め込んでトレンチ分離領域を形成する工程（ｅ）と
を含んでいる。

【００６５】この方法により、工程（ｂ）においてエッ
チングによるトレンチの形成の際に、パッド酸化膜が後
退して露出する半導体基板の急峻なエッジが、工程
（ｄ）における丸め用絶縁膜の形成によって丸められる
ので、ここに形成されるＭＩＳＦＥＴの電界の集中によ
るゲート絶縁膜の信頼性の低下や、ＭＩＳＦＥＴのハン
プ減小の発生を抑制することができる。

【００６６】上記第６の半導体装置の製造方法におい
て、上記工程（ｄ）の後で上記工程（ｅ）の前に、熱酸
化を行なって上記丸め用絶縁膜の厚みを増大させる工程
をさらに含むことにより、電界の集中などの不具合を招
くことなく、トレンチ分離領域の下敷き酸化膜を形成す
ることができる。

【００６７】

【発明の実施の形態】−バイアスプラズマ酸化処理によ
る酸化膜の形成−本発明の実施形態について説明する前
に、本発明において用いるバイアスプラズマ酸化処理の
ための装置，バイアスプラズマ酸化処理によって形成さ
れる酸化膜の性質などについて説明する。

【００６８】図１は、本発明の各実施形態において用い
るバイアスプラズマ発生装置の構成を概略的に示す断面
図である。バイアスプラズマ発生装置は、チャンバー１
の底部に設置されたアノードとなる下部電極２と、下部
電極２に対向して設置されたカソードとなるバイアス電
極３と、コンデンサ６を挟んで下部電極に高周波電力
（１３．５６ＭＨｚ）を印加するための高周波電源５と
を備えている。そして、下部電極２の上に処理用ウエハ
ー４を載置し、チャンバー１の上部からプラズマおよび
反応ガス（酸素）を導入し、チャンバー１の下部電極２
の周辺部に設けられた排気口から反応ガスを排出するよ
うに構成されている。プラズマ発生装置としては、容量
結合型，誘導結合型，ＥＣＲプラズマ発生装置、ヘリコ
ン波プラズマ発生装置など、各種のプラズマ発生装置に
おいてバイアス電極を付加したものを用いることができ
る。

【００６９】バイアスプラズマによる処理を行なう際に
は、例えば、下部電極２の温度を１８０℃に設定し、チ
ャンバー上部から酸素ガスを約８００（ｓｃｃｍ）の流
量で導入して、ガス圧力を０．５Ｔｏｒｒ（６６．６５
Ｐａ）にして、高周波電源５により１０００（Ｗ）の高
周波電力を印加する。これにより、ウエハー４の露出さ
れているＳｉ層（単結晶シリコン，ポリシリコン，アモ
ルファスシリコン）が酸化されてシリコン酸化膜が形成
される。なお、高周波電力に代えて直流電圧を印加して
もよい。以下に説明する実験結果は、高周波電力ではな
くＤＣ電圧の印加によって得られたものである。

【００７０】図２（ａ），（ｂ）は、下部電極の温度を
１８０℃にして、処理用ウエハーにバイアスプラズマ酸
化処理を行なって形成されたシリコン酸化膜の厚みの処
理時間依存性とバイアス依存性とを示すデータである。
図２（ａ）において、横軸はバイアスプラズマの印加時
間（ｓｅｃ）を表し、縦軸は形成されるシリコン酸化膜
（ＳｉＯ₂ 膜）の厚み（ｎｍ）を表している。同図に示
すように、バイアスプラズマ酸化処理を続けていくと、
当初急激に酸化膜の膜厚が増大して３ｎｍに達するが、
その後は、バイアスプラズマ酸化処理を続けてもシリコ
ン酸化膜の厚みの増大速度が低下して、１０ｍｉｎの間
のバイアスプラズマによる酸化を行なったときには厚み
が約６ｎｍでほとんど飽和するという特徴的な酸化の形
態を示すことがわかった。

【００７１】図３は、予め初期酸化膜が形成されている
ウエハーにバイアスプラズマ酸化処理を行なって得られ
る酸化膜厚みの増大量の初期酸化膜の厚みに対する依存
性を示す図である。同図において、横軸は、バイアスプ
ラズマ酸化処理を行なう前に予め熱酸化によってウエハ
ーに形成されている初期酸化膜の厚みを表している。ま
た、縦軸は、上述の条件（下部電極の温度１８０℃）で
バイアスプラズマ酸化処理を５ｍｉｎ行なったときの酸
化膜の厚みの増大量（ｎｍ），つまり新たに形成された
酸化膜の厚みを表している。同図に示すように、初期酸
化膜の厚みが６（ｎｍ）以下の条件においては、１０ｍ
ｉｎのバイアスプラズマ酸化処理によってトータルの酸
化膜の厚みが約６（ｎｍ）になるように、新たな酸化膜
が形成されている。言い換えると、トータルの酸化膜の
厚みがほぼ一定の値（約６ｎｍ）に自然に制御されてい
る。一方、初期酸化膜の厚みが６（ｎｍ）を越えると、
バイアスプラズマ酸化処理を行なっても、トータルの酸
化膜の厚みはほとんど増大しない。

【００７２】一方、図２（ｂ）において、横軸はバイア
スの大きさを示すＲＦパワー（Ｗ）を表し、縦軸は形成
されるシリコン酸化膜の厚み（ｎｍ）を表している。同
図に示すように、ＲＦパワー（バイアス）に対してほぼ
リニアに酸化膜の膜厚が増大している。すなわち、酸化
膜の飽和膜厚はバイアスパワーに大きく影響され、バイ
アスパワーを大きくすると、酸化膜の飽和膜厚が大きく
なり、バイアスパワーを小さくすると酸化膜の飽和膜厚
が薄くなることも確認されている。つまり、バイアスパ
ワーによってトータルの酸化膜の厚みを制御することが
できる。

【００７３】ここで、このバイアスプラズマ酸化処理の
特徴は、２００℃程度以下の低温（室温も含む）でも十
分酸化膜を形成できる点である。このような低温におけ
るバイアスプラズマ酸化処理を行なう際に、ウエハー上
にフォトレジスト膜が形成されている場合でも、フォト
レジスト膜の除去速度は遅くフォトレジスト膜はほとん
ど除去されることはない。一般に、フォトレジスト膜を
除去するためのアッシングは、約２５０℃程度以上に加
熱して行なう必要があるからである。したがって、フォ
トレジスト膜が存在した状態では、２００℃以下で行な
うことが好ましい。ただし、フォトレジスト膜が存在し
ない状態では、３００℃程度まで温度を高くしてもよ
い。

【００７４】従来、行なわれているプラズマ酸化処理は
３５０〜６００℃の範囲で行なわれており、フォトレジ
スト膜が存在した状態では、フォトレジスト膜にダメー
ジを与えることなく酸化膜を形成することはできない。

【００７５】また、高周波電力の周波数は、２００（Ｋ
Ｈｚ）〜２０（ＭＨｚ）の範囲に変化させてもよいし、
上述のように直流電源であってもよい。ただし、高周波
電力を印加した方が、より効果的にバイアスを印加する
ことができると考えられる。特に、８００（ＫＨｚ），
４００（ＫＨｚ）の比較的周波数の低い高周波電力を用
いた方が、プラズマ領域中のラジカル又はイオンにバイ
アスを印加することが容易である。

【００７６】なお、反応ガスは酸素に限定されるもので
はなく、窒素と酸素の混合ガスでもよい。例えば、ＮＯ
ガス雰囲気、酸素とＮ₂ とを含む雰囲気で行なうことが
できる。もちろん、Ｏ₂ を含み実質的に窒素を含まない
雰囲気中で行なうこともできる。

【００７７】以下、上述のバイアスプラズマ酸化膜の形
成方法およびこれを利用した半導体装置の製造方法につ
いて、説明する。

【００７８】（第１の実施形態）図４（ａ）〜（ｄ），
図５（ａ）〜（ｄ），図６（ａ）〜（ｄ）および図７
（ａ）〜（ｄ）は、トレンチ分離構造とデュアルゲート
構造とを有する第１の実施形態のＣＭＯＳデバイスの製
造工程を示す断面図である。

【００７９】まず、図４（ａ）に示す工程で、Ｓｉ基板
１１上にトレンチ分離領域１２を形成した後、活性領域
におけるＳｉ基板１１の上に熱酸化によって厚みが約１
０ｎｍの保護酸化膜１３を形成し、フォトリソグラフィ
ー工程により、基板上に、ＮＭＯＳＦＥＴ形成領域Ｒｎ
を覆い、ＰＭＯＳＦＥＴ形成領域Ｒｐを開口したフォト
レジスト膜Ｐｒ１を形成する。そして、Ｓｉ基板１１の
うちフォトレジスト膜Ｐｒ１の開口部に位置する領域
（ＰＭＯＳＦＥＴ形成領域Ｒｐ）内にリンイオン（Ｐ
⁺ ）を、注入エネルギー１４０ｋｅＶ，ドーズ量１×１
０¹²ｃｍ^-2の条件で注入して、Ｎ型ウエル領域１５を形
成する。また、しきい値制御用のボロンイオン（Ｂ⁺ ）
を注入エネルギーが２０ｋｅＶ，ドーズ量６×１０¹²ｃ
ｍ^-2の条件で注入し、パンチスルーストッパー用のヒ素
イオン（Ａｓ⁺ ）を、注入エネルギー３００ｋｅＶ，ド
ーズ量４×１０¹²ｃｍ^-2の条件で注入する。これによ
り、いわゆるベリッド型のチャネル領域を形成する。も
しくは、サーフェース型ＰＭＯＳＦＥＴの場合には、し
きい値制御用のイオン注入を、リンイオン（Ｐ⁺ ），注
入エネルギー５０ｋｅＶ，ドーズ量５×１０¹²ｃｍ^-2の
条件で行なう。

【００８０】次に、図４（ｂ）に示す工程で、アッシン
グ及びＲＣＡ洗浄によりフォトレジスト膜Ｐｒ１を除去
する。つまり、酸素雰囲気下でのプラズマを利用したア
ッシングと、硫酸と過酸化水素溶液との混合液やフッ酸
を用いた洗浄とによってフォトレジスト膜の除去と基板
の清浄化とを行なう。このとき、主としてＲＣＡ洗浄に
よって保護酸化膜１３がエッチングされて、全体的に厚
みが薄くなりかつ不均一になる。そこで、図４（ｃ）に
示す工程で、図１に示すプラズマ装置を用い、酸素を含
む雰囲気中，基板温度１８０℃，バイアスパワー１００
０Ｗの条件で５分間バイアスプラズマ酸化処理を行な
う。この処理によって、厚みが約１０ｎｍのほぼ均一な
膜に修復された保護酸化膜１３ａが形成される。すなわ
ち、図２および図３からわかるように、バイアスプラズ
マ酸化処理によって形成される酸化膜の厚みは、バイア
スパワーによって決定される一定の飽和値になることか
ら、このようなほぼ均一な厚みを有する保護酸化膜１３
ａに修復することができる。ただし、ここでのバイアス
プラズマ酸化処理は３００℃程度の高温で行なってもよ
い。

【００８１】次に、図４（ｄ）に示す工程で、フォトリ
ソグラフィー工程により、基板上に、ＰＭＯＳＦＥＴ形
成領域Ｒｐを覆い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口
したフォトレジスト膜Ｐｒ２を形成する。そして、Ｓｉ
基板１１のうちフォトレジスト膜Ｐｒ２の開口部に位置
する領域（ＮＭＯＳＦＥＴ形成領域Ｒｎ）内に、注入エ
ネルギー２８０ｋｅＶ，ドーズ量１×１０¹³ｃｍ^-2の条
件で、ボロンオン（Ｂ ⁺ ）を注入して、Ｐ型ウエル領域
１６を形成する。また、しきい値制御用のボロンイオン
（Ｂ⁺ ）を注入エネルギーが３０ｋｅＶ，ドーズ量６×
１０¹²ｃｍ^-2の条件で注入する。これにより、いわゆる
サーフェース型のチャネル領域を形成する。

【００８２】次に、図５（ａ）に示す工程で、アッシン
グ及びＲＣＡ洗浄によりフォトレジスト膜Ｐｒ２を除去
した後、保護酸化膜１３ａを除去してから、酸素（又は
酸素および窒素）を含む雰囲気中，基板温度１８０℃，
バイアスパワー１０００Ｗの条件で５分間バイアスプラ
ズマ酸化処理を行なって、活性領域におけるＳｉ基板１
１上に、厚みが約６ｎｍの酸化膜（又は酸窒化膜）から
なるゲート絶縁膜１７ａ，１７ｂを形成する。このと
き、バイアスプラズマ酸化処理によって形成される絶縁
膜は下地のＳｉ層（ウエル領域１５，１６）の不純物の
種類によらずにほぼ一定の値に飽和するので、約６ｎｍ
の均一な厚みを有するゲート絶縁膜１７ａ，１７ｂが形
成される。

【００８３】次に、図５（ｂ）に示す工程で、基板上に
厚みが約２００ｎｍのゲート電極用ポリシリコン膜１８
を堆積した後、ポリシリコン膜１８の上に、ＮＭＯＳＦ
ＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥＴ形成領域Ｒｐ
を開口したフォトレジスト膜Ｐｒ３を形成する。そし
て、ポリシリコン膜１８のうちフォトレジスト膜Ｐｒ３
の開口部に位置する領域（ＰＭＯＳＦＥＴ形成領域Ｒ
ｐ）内にボロンイオン（Ｂ ⁺ ）を、注入エネルギー５ｋ
ｅＶ，ドーズ量３×１０¹⁵ｃｍ^-2の条件で注入する。

【００８４】同様に、図５（ｃ）に示す工程で、アッシ
ング及びＲＣＡ洗浄により、フォトレジスト膜Ｐｒ３を
除去した後、フォトリソグラフィー工程により、ポリシ
リコン膜１８の上に、ＰＭＯＳＦＥＴ形成領域Ｒｐを覆
い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口したフォトレジ
スト膜Ｐｒ４を形成する。そして、ポリシリコン膜１８
のうちフォトレジスト膜Ｐｒ４の開口部に位置する領域
（ＮＭＯＳＦＥＴ形成領域Ｒｎ）内にリンイオン（Ｐ
⁺ ）を、注入エネルギー１５ｋｅＶ，ドーズ量５×１０
¹⁵ｃｍ^-2の条件で注入する。

【００８５】次に、図５（ｄ）に示す工程で、アッシン
グ及びＲＣＡ洗浄により、フォトレジスト膜Ｐｒ４を除
去した後、ポリシリコン膜１８内に注入した不純物を活
性化するための熱処理を行なう。これにより、ＰＭＯＳ
ＦＥＴ形成領域ＲｐにはＰ型ポリシリコン膜１８ｐが、
ＮＭＯＳＦＥＴ形成領域ＲｎにはＮ型ポリシリコン膜１
８ｎが形成される。このとき、ＲＣＡ洗浄や炉前洗浄に
よってＰ型ポリシリコン膜１８ｐとＮ型ポリシリコン膜
１８ｎとがエッチングされるが、上述のように両者のエ
ッチング速度が異なることから両者間には急峻な段差が
生じている。

【００８６】次に、図６（ａ）に示す工程で、酸素を含
む雰囲気中，基板温度１８０℃，バイアスパワー１８０
０Ｗの条件で１分間ないし５分間バイアスプラズマ酸化
処理を行なって、ポリシリコン膜１８ｐ，１８ｎ全体の
表面を酸化することにより、厚みが約１０ｎｍの酸化膜
１９を形成する。ここでのバイアスプラズマ酸化処理
も、３００℃程度の温度で行なってもよい。

【００８７】次に、図６（ｂ）に示す工程で、エッチン
グにより酸化膜１９を除去すると、Ｐ型ポリシリコン膜
１８ｐとＮ型ポリシリコン膜１８ｎとの境界に存在して
いた急峻な段差が丸められて消滅する。

【００８８】次に、図６（ｃ）に示す工程で、フォトリ
ソグラフィーによりゲート形成領域を覆うフォトレジス
ト膜Ｐｒ５を形成した後、フォトレジスト膜Ｐｒ５をマ
スクとするドライエッチングにより、Ｐ型ポリシリコン
膜１８ｐおよびＮ型ポリシリコン膜１８ｎをパターニン
グして、ＰＭＯＳＦＥＴのゲート電極１８ａとＮＭＯＳ
ＦＥＴのゲート電極１８ｂとをそれぞれ形成する。この
とき、ポリシリコン膜１８ｐ，１８ｎの除去が完了した
と判断された時点では、ゲート絶縁膜１７ａ，１７ｂ上
にはポリシリコン膜１８ｐ，１８ｎのエッチング残り１
８ｘが点在している。そこで、フォトレジスト膜Ｐｒ５
を付けたままで、酸素（又は酸素および窒素）を含む雰
囲気中，基板温度１８０℃，バイアスパワー１０００Ｗ
の条件で５分間バイアスプラズマ酸化処理を行なって点
在しているエッチング残り１８ｘを酸化膜（又は酸窒化
膜）に変える。

【００８９】次に、図６（ｄ）に示す工程で、フォトレ
ジスト膜Ｐｒ５を除去した後、ドライエッチングによ
り、ゲート絶縁膜１７ａ，１７ｂのうちゲート電極１８
ａ又は１８ｂによって覆われていない部分を除去する。
なお、フォトレジスト膜Ｐｒ５を除去した後、上述のバ
イアスプラズマ酸化処理によるエッチング残り１８ｘの
酸化を行ってもよい。

【００９０】次に、図７（ａ）に示す工程で、図示しな
いが、ＮＭＯＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦ
ＥＴ形成領域Ｒｐを開口したフォトレジスト膜を形成し
た後、このフォトレジスト膜およびＰＭＯＳＦＥＴのゲ
ート電極１８ａをマスクとするＰ型不純物のイオン注入
により、ＰＭＯＳＦＥＴの低濃度ソース・ドレイン領域
１９を形成する。次に、ＰＭＯＳＦＥＴ形成領域Ｒｐを
覆い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口したフォトレ
ジスト膜を形成した後、このフォトレジスト膜およびＮ
ＭＯＳＦＥＴのゲート電極１８ｂをマスクとするＮ型不
純物のイオン注入により、ＮＭＯＳＦＥＴの低濃度ソー
ス・ドレイン領域２０を形成する。このとき、フォトレ
ジスト膜の形成前にバイアスプラズマ酸化処理を行なっ
て薄い酸化膜を形成し、イオン注入後にフォトレジスト
膜を除去することが好ましい。

【００９１】次に、図７（ｂ）に示す工程で、基板上に
シリコン酸化膜を堆積した後、これをエッチバックし
て、各ＭＯＳＦＥＴのゲート電極１８ａ，１８ｂの側面
に酸化膜サイドウォール２３ａ，２３ｂを形成する。そ
の後、図示しないが、ＮＭＯＳＦＥＴ形成領域Ｒｎを覆
い、ＰＭＯＳＦＥＴ形成領域Ｒｐを開口したフォトレジ
スト膜を形成した後、このフォトレジスト膜，ＰＭＯＳ
ＦＥＴのゲート電極１８ａおよび酸化膜サイドウォール
２３ａをマスクとするＰ型不純物のイオン注入により、
ＰＭＯＳＦＥＴの高濃度ソース・ドレイン領域２１を形
成する。次に、ＰＭＯＳＦＥＴ形成領域Ｒｐを覆い、Ｎ
ＭＯＳＦＥＴ形成領域Ｒｎを開口したフォトレジスト膜
を形成した後、このフォトレジスト膜，ＮＭＯＳＦＥＴ
のゲート電極１８ｂおよび酸化膜サイドウォール２３ｂ
をマスクとするＮ型不純物のイオン注入により、ＮＭＯ
ＳＦＥＴの高濃度ソース・ドレイン領域２２を形成す
る。このとき、フォトレジスト膜の形成前にバイアスプ
ラズマ酸化処理を行なって薄い酸化膜を形成しておくこ
とが好ましい。このように、イオン注入前にゲート電極
をプラズマ酸化して、薄い酸化膜を形成しておくことに
より、注入イオンのゲート電極の突抜を防止することが
できる。

【００９２】次に、図７（ｃ）に示す工程で、基板上に
厚みが約８ｎｍのＣｏ膜２４を堆積した後、５００℃，
６０秒間の熱処理を行なって、互いに接触している部分
においてＣｏ膜とＳｉ基板１１，ゲート電極１８ａ，１
８ｂとを反応させてＣｏＳｉ膜（モノシリサイド膜）を
形成する。このとき、ゲート電極１８ａ，１８ｂやＳｉ
基板１１の表面上に１ｎｍ程度のバイアスプラズマ酸化
処理による酸化膜が残っていてもよい。この酸化膜が残
っていることにより、ポリシリコンの界面に沿ったコバ
ルトの異常拡散がなくなり、均一なＣｏＳｉ₂ を形成で
きる利点がある。

【００９３】その後、図７（ｄ）に示す工程で、未反応
のＣｏ膜２４を除去した後、さらに、８００℃，１０秒
間の熱処理を行なって、結晶構造をＣｏＳｉ₂ に変える
ことにより、各ゲート電極１８ａ，１８ｂおよび高濃度
ソース・ドレイン領域２１，２２の上部に低抵抗のシリ
サイド層２５ａ〜２５ｃを形成する。

【００９４】本実施形態においては、半導体装置の製造
工程の各部において、バイアスプラズマ酸化処理による
酸化膜（又は酸窒化膜）を形成しているので、以下のよ
うな効果を発揮することができる。

【００９５】第１に、図５（ａ）に示す工程で、バイア
スプラズマ酸化処理によって酸化膜（又は酸窒化膜）か
らなるゲート絶縁膜１７ａ，１７ｂを形成しているの
で、ＰＭＯＳＦＥＴのゲート絶縁膜１７ａとＮＭＯＳＦ
ＥＴのゲート絶縁膜１７ｂとの厚みを互いにほぼ一致さ
せることができる。これは、バイアスプラズマ酸化処理
によって形成される酸化膜（又は酸窒化膜）の厚みは、
下地のＳｉ層に導入されている不純物の導電型にはほと
んど影響を受けないからである。

【００９６】図８（ａ）〜（ｅ）は、それぞれ順に、Ｎ
ＭＯＳＦＥＴのチャネル領域（ボロンが注入された領
域），ＰＭＯＳＦＥＴのチャネル領域（砒素が注入され
た領域），ほぼイントリンシックな基板（イオン注入さ
れていない領域），Ｎ型ポリシリコン膜（燐イオンが注
入された領域），Ｐ型ポリシリコン膜（ボロンが注入さ
れた領域）にバイアスプラズマ酸化処理を行なって形成
された酸化膜のＴＥＭ像を示す図である。図８（ａ）〜
（ｃ）を観察するとわかるように、注入イオンの種類の
相違や注入の有無によるゲート酸化膜の厚みの有意差は
ほとんない。０．６ｎｍ程度の厚み差はほとんど測定誤
差内の範囲内と考えられるからである。

【００９７】しかも、バイアスプラズマ酸化処理は、１
８０℃という低温で行なわれているので、Ｐ型ウエル領
域１６におけるＮＭＯＳＦＥＴのしきい値電圧を制御す
るための不純物濃度プロファイルや、Ｎ型ウエル領域１
５におけるＰＭＯＳＦＥＴのしきい値電圧を制御するた
めの不純物濃度プロファイルを変化させない。したがっ
て、従来生じていたようなＭＯＳＦＥＴのショートチャ
ネル効果の助長、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとの
しきい値電圧のバラツキの増大、オフリーク電流の増大
などの不具合が生じていた。また、このバイアスプラズ
マ酸化処理によって形成された酸化膜は、熱酸化膜に比
べてほぼ同等の信頼性を有している。

【００９８】図９は、本実施形態におけるバイアスプラ
ズマ酸化処理によって形成された酸化膜をゲート絶縁膜
として有するＰＭＯＳＦＥＴに対するＱＢＤ評価結果を
示す図である。図１０は、従来の熱酸化膜（９００℃の
パイロ酸化）をゲート絶縁膜として有するＰＭＯＳＦＥ
Ｔに対するＱＢＤ評価結果を示す図である。図９および
図１０を比較するとわかるように、１８０℃で形成した
本実施形態のバイアスプラズマ酸化膜と、９００℃パイ
ロ酸化処理により形成した熱酸化膜とは互いにほぼ同等
の信頼性を有する。

【００９９】第２に、図４（ｃ）に示すように、イオン
注入やＲＣＡ洗浄によって厚みが不均一になった保護酸
化膜１３に対してバイアスプラズマ酸化処理による修復
を行なって、厚みがほぼ均一な保護酸化膜１３ａにして
から、しきい値制御のための不純物イオンの注入を行な
っているので、ＮＭＯＳＦＥＴのしきい値電圧のばらつ
きを抑制することができる。特に、ＰＭＯＳＦＥＴは、
不純物の濃度変化に対するしきい値の変化が大きいの
で、本発明を適用することの効果が大きい。

【０１００】なお、最近のＤＲＡＭ・ロジック混載デバ
イスのように、いわゆるシステムＬＳＩと呼ばれる半導
体装置においては、多種のトランジスタが搭載されるの
で、多種のトランジスタへのイオン注入のために多数回
のフォトリソグラフィー工程によって、フォトレジスト
マスクの形成と除去とが繰り返される。したがって、本
実施形態のごとく、フォトレジスト除去のためのＲＣＡ
洗浄の後に、その都度バイアスプラズマ酸化処理による
酸化膜の修復を行なうことにより、多種のトランジスタ
のしきい値を精度よく制御することができるという著効
を発揮することができる。

【０１０１】第３に、図６（ｃ），（ｄ）に示す工程
で、ポリシリコン膜１８をパターニングして、ゲート電
極１８ａ，１８ｂを形成する際に、ポリシリコン膜のエ
ッチング終了時期を検知した状態で、ゲート絶縁膜１７
ａ，１７ｂなどの上に存在しているエッチング残り１８
ｘをバイアスプラズマ酸化処理によって酸化しているの
で、ゲート絶縁膜１７ａ，１７ｂの除去の際にエッチン
グ残り１８ｘによるエッチングのばらつきを生じること
なくオーバーエッチングを行なうことができる。すなわ
ち、ゲート酸化膜が薄膜化（数ｎｍ）されても、活性領
域の表面の荒れを抑制することができるので、図７
（ｃ），（ｄ）に示すサリサイド工程において良好なシ
リサイド層を形成することが可能となる。

【０１０２】第４に、図６（ａ）に示すように、フォト
レジスト膜Ｐｒ４を除去する際や炉前洗浄の際に、Ｐ型
ポリシリコン膜１０８ｐとＮ型ポリシリコン膜１０８ｎ
との境界に生じた段差を、バイアスプラズマ酸化処理に
よる酸化膜１９によって丸めているので、以下のように
ＣＭＯＳインバータのＰＭＯＳＦＥＴのゲート電極１８
ａとＮＭＯＳＦＥＴのゲート電極１８ｂとの間の抵抗の
増大という不具合を解消することができる。

【０１０３】図１１（ａ）〜（ｅ）は、図６（ａ）に示
す断面に直交する断面（図２５のXXIV-XXIV 線断面）に
おけるゲート電極１８ａ，１８ｂの構造のみを抜き出し
て、バイアスプラズマ酸化処理工程およびシリサイド化
工程を示す断面図である。

【０１０４】図１１（ａ）に示すように、フォトレジス
ト膜Ｐｒ４を除去する際や炉前洗浄の際に、Ｐ型ポリシ
リコン膜１８ａとＮ型ポリシリコン膜１８ｂとの境界に
生じた段差を、図１１（ｂ）に示すバイアスプラズマ酸
化処理による酸化膜１９によって丸めている。その際、
熱酸化法のように高温での熱処理を行なわないので、ポ
リシリコン膜１８ａ，１８ｂ中の不純物の分布状態に悪
影響を及ぼすことはない。

【０１０５】したがって、図１１（ｃ）に示すように、
その後図６（ｃ），（ｄ）に示す工程によりポリシリコ
ン膜をパターニングして形成されたゲート電極１８ａ，
１８ｂの間には、急峻な段差が存在しない。その結果、
図７（ｃ）に示す工程においては、図１１（ｄ）に示す
ごとく、ゲート電極１８ａ，１８ｂを構成するポリシリ
コン膜全体にほぼ均一な厚みのＣｏ膜２４が堆積され
る。そして、図７（ｄ）に示す工程においては、図１１
（ｅ）に示すごとく、ほぼ均一な厚みのＣｏＳｉ ₂ 膜２
５ａ，２５ｂが形成されることになる。よって、ＣＭＯ
ＳインバータのＮＭＯＳＦＥＴのゲート電極１８ｂに電
圧を印加すれば、ＰＭＯＳＦＥＴのゲート電極１８ａに
もほぼ同じ電圧を印加することができる。

【０１０６】図１２（ａ）は、イオン注入後のＮ型，Ｐ
型ポリシリコン膜の段差をＡＦＭにより立体的に観察し
た図であり、図１２（ｂ）は、イオン注入後のＮ型，Ｐ
型ポリシリコン膜の一断面における微小段差を示す図で
ある。図１２（ａ），（ｂ）は、いずれもイオン注入後
のＮ型，Ｐ型ポリシリコン膜の境界付近における表面モ
フォロジーのバイアスプラズマ酸化処理の有無による変
化を示している。図１２（ａ）−１及び図１２（ｂ）の
破線（reference ）に示すように、バイアスプラズマ酸
化処理を行なう前は、Ｎ型ポリシリコン膜−Ｐ型ポリシ
リコン膜の境界において、凹凸差が１５ｎｍ程度の段差
及び突起部が現れているが、図１２（ａ）−２及び図１
２（ｂ）の破線に示すように、バイアスプラズマ処理を
行なうことによって、段差及び突起部の凹凸差は９ｎｍ
程度に低減されている。しかも、全体的に凹凸が丸めら
れていることがわかる。

【０１０７】図１３は、バイアスプラズマ酸化処理（Ｂ
ＰＯ）の有無によるポリサイド膜の電気抵抗値の相違を
示す図である。同図において、横軸は抵抗値（ＭΩ）を
表し、縦軸は累積相対度数を表している。ただし、同図
の右端にある測定データは、電気抵抗値が測定範囲を越
えて大きいことを表しており、電気抵抗値が１．２（Ｍ
Ω）を意味しているわけではない。同図に示されるよう
に、バイアスプラズマ酸化処理を行なっていないポリシ
リコンをシリサイド化してもあまり低抵抗化がされてい
ないが、バイアスプラズマ酸化処理を行なってからシリ
サイド化することにより、低抵抗化されたポリサイド膜
が得られることがわかる。これは、図２４（ｃ）と図１
１（ｅ）とにおいて模擬的に表したように、バイアスプ
ラズマ酸化処理の有無により、Ｎ型ポリシリコン膜とＰ
型ポリシリコン膜との境界部分における段差の状態が異
なることを裏付けている。

【０１０８】なお、ポリシリコン膜に代えてアモルファ
スシリコン膜を堆積してもよい。その場合、後の熱処理
によってポリシリコン膜に変化するとしても、バイアス
プラズマ酸化処理を行なう際にはアモルファスシリコン
膜であってもよい。

【０１０９】なお、図５（ａ）に示す工程では、バイア
スプラズマ酸化処理によって酸化膜を形成した後、ゲー
ト電極用ポリシリコン膜を堆積する前に熱処理を加える
ことにより、バイアスプラズマによって形成された酸化
膜等の均質化や酸化膜等の表面のカーボンの汚染を除去
することができ、酸化膜等の信頼性が向上する。

【０１１０】また、バイアスプラズマ酸化処理の雰囲気
として酸素および窒素を含む雰囲気とする場合には、Ｏ
₂ ガスにＮ₂ Ｏ，Ｎ₂ ，ＮＯ等のガスを混入させた雰囲
気とすればよい。このような窒素を混入した雰囲気でバ
イアスプラズマ酸化処理を行なうことにより、酸化膜
中、又はＳｉ基板と酸化膜との界面に存在するＳｉ未結
合手に窒素を結合させて、酸窒化膜を形成することがで
きる。これにより、比較的窒素が均一に分布した酸窒化
膜が得られるので、これをゲート絶縁膜として利用する
と、ゲート電極からの不純物，特にボロンのＳｉ基板へ
の突き抜けに起因するしきい値電圧のばらつきを阻止す
る機能の向上を図ることができる利点がある。上述の窒
素を含むガスのうちでも、ＮＯガス分子がもっとも小さ
く、膜中に窒素原子が導入されやすいことから、ＮＯガ
スを用いることがより好ましいといえる。酸窒化膜は、
ボロンの拡散を防止する働きがあり、しきい値電圧のバ
ラツキを抑制することができる。

【０１１１】なお、ＳＴＩ（Shallow Trench Isolatio
n）構造を有するＭＯＳＦＥＴにおいては、ゲート酸化
膜を熱処理により形成すると下地のＳｉ基板の面方位に
よりゲート酸化膜厚が異なる。ここで、ＳＴＩのエッジ
部分のＳｉ基板面の方位は（１１１）であり、その部分
の酸化膜厚は薄くなる。そのため、ゲート電極に電圧を
印加すると酸化膜が薄いＳＴＩのエッジ部分に電界が集
中しゲート酸化膜の信頼性を悪化させる。しかし、本発
明のバイアスプラズマ酸化処理によって形成された酸化
膜は膜厚のSi基板の面方位依存性がないため、シンニン
グによるゲート酸化膜の信頼性低下はない利点も有す
る。

【０１１２】（第２の実施形態）図１４（ａ）〜（ｄ）
および図１５（ａ）〜（ｃ）は、ポリメタルゲート又は
ポリサイドゲート構造を有する第２の実施形態のＣＭＯ
Ｓデバイスの製造工程を示す断面図である。本実施形態
においては、ゲート絶縁膜やゲート電極のパターニング
が終了した時点から説明し、それまでの工程の図示およ
び説明は省略するが、図１４（ａ）に示す工程に至るま
でに、第１の実施形態における図４（ａ）〜（ｄ）など
に示す工程に準じたバイアスプラズマ酸化処理を含む工
程を行なってもよいし、従来の製造工程のごとく、本発
明のバイアスプラズマ酸化処理を含まない工程を行なっ
てもよいものとする。

【０１１３】図１４（ａ）に示す工程では、Ｓｉ基板１
１上には、ＰＭＯＳＦＥＴ形成領域ＲｐとＰＭＯＳＦＥ
Ｔ形成領域Ｒｎとを区画するためのトレンチ分離領域１
２が形成されている。ＰＭＯＳＦＥＴ形成領域Ｒｐに
は、Ｎ型ウエル領域１５と、ゲート絶縁膜１７ａと、ポ
リシリコンからなる下部電極２７ａと、タングステンや
チタンシリサイドなどの金属からなる上部電極２８ａ
と、酸化シリコンからなるゲート上保護膜２９ａとが形
成されており、下部電極２７ａおよび上部電極２８ａに
よってポリメタル構造のゲート電極３０ａが構成されて
いる。ＮＭＯＳＦＥＴ形成領域Ｒｎには、Ｐ型ウエル領
域１６と、ゲート絶縁膜１７ｂと、ポリシリコンからな
る下部電極２７ｂと、タングステンやチタンシリサイド
などの金属からなる上部電極２８ｂと、酸化シリコンか
らなるゲート上保護膜２９ｂとが形成されており、下部
電極２７ｂおよび上部電極２８ｂによってポリメタル構
造のゲート電極３０ｂが構成されている。このポリメタ
ル構造のゲート電極３０ａ，３０ｂ等は、基板上に、ポ
リシリコン膜とタングステン膜等とシリコン酸化膜とを
順次堆積した後、フォトリソグラフィーにより、ゲート
形成領域を覆うフォトレジスト膜Ｐｒ６を形成し、この
フォトレジスト膜Ｐｒ６をマスクとするドライエッチン
グにより形成されたものである。

【０１１４】次に、図１４（ｂ）に示す工程で、フォト
レジスト膜Ｐｒ６を付けたままで、酸素（又は酸素およ
び窒素）を含む雰囲気中，基板温度１８０℃，バイアス
パワー１０００Ｗの条件で５分間バイアスプラズマ酸化
処理を行なって、活性領域に露出しているＳｉ基板１１
の表面から下部電極２７ａ，２７ｂの側面に亘って、厚
みが約６ｎｍの酸化膜（又は酸窒化膜）からなる汚染保
護用絶縁膜３１を形成する。

【０１１５】次に、図１４（ｃ）に示す工程で、アッシ
ング及びＲＣＡ洗浄によりフォトレジスト膜Ｐｒ６を除
去する。このとき、タングステン等の金属によって構成
されている上部電極２８ａ，２８ｂの側面がエッチング
されて後退する。ただし、活性領域におけるＳｉ基板１
１の表面は汚染保護用絶縁膜３１によって覆われている
ので、上部電極２８ａ，２８ｂのエッチングによってＲ
ＣＡ洗浄の際の洗浄液に溶け込んだ金属イオンがＳｉ基
板１１内に侵入するのが阻止される。

【０１１６】次に、図１４（ｄ）に示す工程で、ＮＭＯ
ＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥＴ形成領域
Ｒｐを開口したフォトレジスト膜Ｐｒ７を形成した後、
このフォトレジスト膜Ｐｒ７およびＰＭＯＳＦＥＴのゲ
ート電極３０ａなどをマスクとするＰ型不純物のイオン
注入により、ＰＭＯＳＦＥＴの低濃度ソース・ドレイン
領域１９を形成する。その後、アッシング及びＲＣＡ洗
浄によりフォトレジスト膜Ｐｒ７を除去する。その際、
ＲＣＡ洗浄によって、汚染保護用絶縁膜３１もエッチン
グ作用を受けるので、フォトレジスト膜Ｐｒ７を除去し
た後、バイアスプラズマ酸化処理を行なって、汚染保護
用絶縁膜３１の厚みを元の厚みに回復させておくことが
好ましい。

【０１１７】次に、図１５（ａ）に示す工程で、ＰＭＯ
ＳＦＥＴ形成領域Ｒｐを覆い、ＮＭＯＳＦＥＴ形成領域
Ｒｎを開口したフォトレジスト膜Ｐｒ８を形成した後、
このフォトレジスト膜Ｐｒ８およびＮＭＯＳＦＥＴのゲ
ート電極３０ｂなどをマスクとするＮ型不純物のイオン
注入により、ＮＭＯＳＦＥＴの低濃度ソース・ドレイン
領域２０を形成する。その後、アッシング及びＲＣＡ洗
浄によりフォトレジスト膜Ｐｒ８を除去する。その際、
ＲＣＡ洗浄によって、汚染保護用絶縁膜３１もエッチン
グ作用を受けるので、フォトレジスト膜Ｐｒ８を除去し
た後、バイアスプラズマ酸化処理を行なって、汚染保護
用絶縁膜３１の厚みを元の厚みに回復させておくことが
好ましい。

【０１１８】次に、図１５（ｂ）に示す工程で、基板上
にシリコン酸化膜３２を堆積した後、図１５（ｃ）に示
す工程で、これをエッチバックして、各ＭＯＳＦＥＴの
ゲート上保護膜２９ａ，２９ｂおよびゲート電極３０
ａ，３０ｂの側面に酸化膜サイドウォール３２ａ，３２
ｂを形成する。その後、図示しないが、ＮＭＯＳＦＥＴ
形成領域Ｒｎを覆い、ＰＭＯＳＦＥＴ形成領域Ｒｐを開
口したフォトレジスト膜を形成した後、このフォトレジ
スト膜，ＰＭＯＳＦＥＴのゲート電極３０ａおよび酸化
膜サイドウォール３２ａをマスクとするＰ型不純物のイ
オン注入により、ＰＭＯＳＦＥＴの高濃度ソース・ドレ
イン領域２１を形成する。次に、ＰＭＯＳＦＥＴ形成領
域Ｒｐを覆い、ＮＭＯＳＦＥＴ形成領域Ｒｎを開口した
フォトレジスト膜を形成した後、このフォトレジスト
膜，ＮＭＯＳＦＥＴのゲート電極３０ｂおよび酸化膜サ
イドウォール３２ｂをマスクとするＮ型不純物のイオン
注入により、ＮＭＯＳＦＥＴの高濃度ソース・ドレイン
領域２２を形成する。

【０１１９】その後、高濃度ソース・ドレイン領域２
１，２２上の汚染保護用絶縁膜３１を除去してから、Ｃ
ｏ等のリフラクトリ金属膜の堆積，リフラクトリ金属と
Ｓｉ基板１１との反応などの処理を行なって、高濃度ソ
ース・ドレイン領域２１，２２の上部にシリサイド膜を
形成することもできる。

【０１２０】本実施形態の製造方法によると、図１４
（ｃ）に示すように、フォトレジスト膜Ｐｒ６をアッシ
ング及びＲＣＡ洗浄により除去する前に、フォトレジス
ト膜Ｐｒ６を付けた状態でバイアスプラズマ酸化処理に
よって汚染保護用絶縁膜３１を形成しているので、その
後、図１４（ｃ）に示す工程で、フォトレジスト膜Ｐｒ
６を除去する際に上部電極２８ａ，２８ｂがエッチング
されても、Ｓｉ基板１１に上部電極２８ａ，２８ｂを構
成する金属イオンが侵入するのを抑制することができ
る。したがって、Ｓｉ基板１１内への金属イオンの侵入
に起因する接合リークを効果的に抑制することができ
る。このとき、バイアスプラズマ酸化処理は、２００℃
以下の低温で行なわれるので、フォトレジスト膜Ｐｒ６
を除去する必要がないことが、バイアスプラズマ酸化処
理の重要な特徴である。つまり、フォトレジスト膜Ｐｒ
６の除去に伴う異物の発生を招くことなく、Ｓｉ基板１
１の表面を保護するための汚染保護用絶縁膜３１を形成
することができる。

【０１２１】また、バイアスプラズマ酸化処理による低
温での酸化処理を行なっているので、フォトレジスト膜
を除去する際のＲＣＡ洗浄によってソース・ドレイン領
域がエッチングされてシート抵抗が増大するのを確実に
防止することができる。

【０１２２】しかも、バイアスプラズマ酸化処理は、２
００℃以下の低温で行なわれるので、金属で構成されて
いる上部電極２８ａ，２８ｂの酸化を招くこともない。

【０１２３】なお、バイアスプラズマ酸化処理は低温で
おこなわれるため、ウエル注入等のバイアスプラズマ酸
化処理前に形成された接合プロファイルは変化しないと
いう利点もある。

【０１２４】なお、本発明は、ポリメタル構造のゲート
電極，ポリサイド構造のゲート電極，メタル構造のゲー
ト電極など、金属を含むゲート電極を有するすべての種
類の半導体装置の製造に適用することができる。

【０１２５】次に、第２の実施形態の変形例について説
明する。この変形例においては、酸化膜サイドウォール
に代えて窒化膜サイドウォールを用いる。

【０１２６】図１６は、本変形例におけるＣＭＯＳデバ
イスの断面図である。この変形例においては、図１４
（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）に示す工程と
基本的には同じ処理を行なってＰＭＯＳＦＥＴ及びＮＭ
ＯＳＦＥＴを形成するが、その際、酸化膜からなるゲー
ト上保護膜２９ａ，２９ｂに代えて窒化膜からなるゲー
ト上保護膜５１ａ，５１ｂを形成し、酸化膜サイドウォ
ール３２ａ，３２ｂに代えて窒化膜サイドウォール５２
ａ，５２ｂを形成する。その他の部分の構造は、図１４
（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）に示す工程と
同じ処理によって設けられたものである。

【０１２７】そして、この変形例においては、図１５
（ｃ）に示す工程の後、基板上に、ＢＰＳＧ膜からなる
層間絶縁膜５５を堆積した後、層間絶縁膜５５を貫通し
て高濃度ソース・ドレイン領域２１，２２に到達するコ
ンタクトホールを開口し、コンタクトホールに窒化チタ
ンなどのバリア膜を挟んでタングステン膜を埋め込んで
プラグ５６を形成する。さらに、層間絶縁膜５５の上
に、プラグ５６に接続されるアルミニウム合金膜からな
る配線層５７を形成する。

【０１２８】このとき、窒化膜からなるゲート上保護膜
５１ａ，５１ｂや、窒化膜サイドウォール５２ａ，５２
ｂが設けられていることで、コンタクトホールがゲート
電極３０ａ，３０ｂとオーバーラップする領域に形成さ
れたとしても、コンタクトホールがゲート電極３０ａ，
３０ｂに達することはない。すなわち、コンタクトホー
ルを形成するためのマスクに対してゲート電極形成用マ
スクとの位置の合わせずれを考慮したマージンを設ける
必要がなく、いわゆるＳＡＣ（セルフアラインコンタク
ト）プロセスを適用することができる。

【０１２９】ここで、本変形例においては、図１４
（ｂ）に示すごとく、金属膜からなる上部電極２８ａ，
２８ｂの特性に悪影響を与えることなく、バイアスプラ
ズマ酸化処理によって下部電極２７ａ，２７ｂの側面上
及びＳｉ基板１１の上面上のみに汚染防止用保護膜３１
を形成することで、その上に窒化膜サイドウォール５２
ａ，５２ｂを設けても、窒化膜によるチャネル領域等へ
の応力の印加を確実に抑制することができる。したがっ
て、窒化膜サイドウォール５２ａ，５２ｂを設けても、
ＰＭＯＳＦＥＴやＮＭＯＳＦＥＴの電気的な特性を良好
に維持することができる。

【０１３０】なお、ポリメタル構造やポリサイドのゲー
ト電極を有するＣＭＯＳデバイスにおいては、ゲート電
極及び窒化膜からなるゲート上保護膜全体の側面上に酸
化膜サイドウォールを挟んで窒化膜サイドウォールを形
成する方法が知られている。しかし、この方法において
は、セルフアライメントにコンタクトを形成しようとす
ると、以下の不具合がある。すなわち、コンタクトホー
ルがゲート電極に跨って形成された場合、極めて薄くな
っている窒化膜サイドウォールの上端部がエッチングさ
れやすくなり、その部分から酸化膜サイドウォールがエ
ッチングされて、コンタクトホールがゲート電極（上部
電極）に到達することがある。したがって、ソース・ド
レイン領域とゲート電極との電気的短絡を確実に防止し
ようとすると、ＳＡＣプロセスを実施することが困難と
なる。

【０１３１】それに対し、この変形例の製造方法によっ
て形成されたＣＭＯＳデバイスにおいては、窒化膜から
なるゲート上保護膜５１ａ，５１ｂと窒化膜サイドウォ
ール５２ａ，５２ｂとがゲート上保護膜５１ａ，５１ｂ
の厚み分だけ接しているので、コンタクトホールがゲー
ト電極に跨って形成されたとしても、コンタクトホール
がゲート電極に達するのを確実に防止することができ
る。しかも、窒化膜サイドウォール５２ａ，５２ｂは薄
くできるので、ＭＯＳＦＥＴの微細化は容易である。す
なわち、ポリメタルゲート構造又はポリサイド構造とＳ
ＡＣ構造とを有しながら、微細化に有利なＣＭＯＳデバ
イスが得られることになる。

【０１３２】（第３の実施形態）図１７（ａ）〜（ｃ）
および図１８（ａ）〜（ｃ）は、サリサイド構造を有す
る第３の実施形態のＣＭＯＳデバイスの製造工程を示す
断面図である。本実施形態においては、ゲート絶縁膜や
ゲート電極のパターニングが終了した時点から説明し、
それまでの工程の図示および説明は省略するが、図１７
（ａ）に示す工程に至るまでに、第１の実施形態におけ
る図４（ａ）〜（ｄ）などに示す工程に準じたバイアス
プラズマ酸化処理を含む工程を行なってもよいし、従来
の製造工程のごとく、本発明のバイアスプラズマ酸化処
理を含まない工程を行なってもよいものとする。

【０１３３】図１７（ａ）に示す工程では、Ｓｉ基板１
１上には、ＰＭＯＳＦＥＴ形成領域ＲｐとＰＭＯＳＦＥ
Ｔ形成領域Ｒｎとを区画するためのトレンチ分離領域１
２が形成されている。ＰＭＯＳＦＥＴ形成領域Ｒｐに
は、Ｎ型ウエル領域１５と、ゲート絶縁膜１７ａと、ポ
リシリコンからなるゲート電極１８ａとが形成されてい
る。ＮＭＯＳＦＥＴ形成領域Ｒｎには、Ｐ型ウエル領域
１６と、ゲート絶縁膜１７ｂと、ポリシリコンからなる
ゲート電極１８ｂとが形成されている。

【０１３４】次に、図１７（ｂ）に示す工程で、酸素を
含む雰囲気中，基板温度１８０℃，バイアスパワー１０
００Ｗの条件で５分間バイアスプラズマ酸化処理を行な
って、活性領域に露出しているＳｉ基板１１の表面から
ゲート電極１８ａ，１８ｂの側面および上面に亘って、
厚みが約６ｎｍの被覆酸化膜３５を形成する。ただし、
ここでのバイアスプラズマ酸化処理は、３００℃程度の
温度で行なってもよい。

【０１３５】次に、図１７（ｃ）に示す工程で、ＮＭＯ
ＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥＴ形成領域
Ｒｐを開口したフォトレジスト膜Ｐｒ９を形成した後、
このフォトレジスト膜Ｐｒ９およびＰＭＯＳＦＥＴのゲ
ート電極１８ａをマスクとして、注入エネルギー８ｋｅ
Ｖ，ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2の条件で、
フッ化ボロン（ＢＦ₂ ⁺）（又はボロンＢ⁺ ）のイオン注
入を行なって、ＰＭＯＳＦＥＴの低濃度ソース・ドレイ
ン領域１９を形成する。その後、フォトレジスト膜Ｐｒ
９をアッシング及びＲＣＡ洗浄によって除去する。この
ときのアッシングによるフォトレジスト膜Ｐｒ９の除去
は、酸素ガス雰囲気下でプラズマを印加する処理，つま
りバイアスプラズマ酸化処理と同じ処理により行なわれ
るが、このときのバイアスパワーを、図１７（ｂ）にお
けるバイアスプラズマ酸化処理よりも小さくする。これ
により、図１７（ｃ）に示す工程において形成された被
覆絶縁膜３５の厚みが酸化によって増大するのを防止す
ることができる。すなわち、Ｓｉ基板１１に形成された
低濃度ソース・ドレイン領域１９を酸化膜が浸食するこ
とによる不純物プロファイルの変化を防止することがで
き、このときの不純物プロファイルの変化に起因するＭ
ＯＳＦＥＴの電気特性の変化又は劣化を防止することが
できる。

【０１３６】そして、アッシング後のＲＣＡ洗浄の際に
は、低濃度ソース・ドレイン領域１９は被覆絶縁膜３５
で覆われているのでエッチングを受けることがなく、低
濃度ソース・ドレイン領域１９の抵抗の上昇を防止する
ことができる。

【０１３７】次に、図１８（ａ）に示す工程で、ＰＭＯ
ＳＦＥＴ形成領域Ｒｐを覆い、ＮＭＯＳＦＥＴ形成領域
Ｒｎを開口したフォトレジスト膜Ｐｒ１０を形成した
後、このフォトレジスト膜Ｐｒ１０およびＮＭＯＳＦＥ
Ｔのゲート電極１８ｂをマスクとして、注入エネルギー
１０ｋｅＶ，ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2の
条件で、ヒ素（Ａｓ⁺ ）（又はリンＰ⁺ ）のイオン注入
を行なって、ＮＭＯＳＦＥＴの低濃度ソース・ドレイン
領域２０を形成する。その後、アッシング及びＲＣＡ洗
浄により、フォトレジスト膜Ｐｒ１０を除去する。この
ときのアッシングによるフォトレジスト膜Ｐｒ１０の除
去の際も、バイアスパワーを、図１７（ｂ）におけるバ
イアスプラズマ酸化処理よりも小さくする。すなわち、
被覆絶縁膜３５の厚みが酸化によって増大するのを防止
し、低濃度ソース・ドレイン領域２０の不純物プロファ
イルの変化に起因するＭＯＳＦＥＴの電気特性の変化又
は劣化を防止するのである。

【０１３８】その後、電気炉投入前には、また、パーテ
ィクル除去のためのＲＣＡ洗浄を行なう。ただし、フォ
トレジスト膜Ｐｒ１０を除去した後、パーティクル除去
のための洗浄を行なう前にバイアスプラズマ酸化処理を
行なって、被覆酸化膜３５の厚みを元の厚みに回復させ
ておくことが好ましい。ＲＣＡ洗浄の際に、被覆酸化膜
３５がエッチング作用を受けるからである。

【０１３９】次に、図１８（ｂ）に示す工程で、パーテ
ィクル除去の目的で洗浄工程を施した後、被覆酸化膜３
５を除去した後、基板上にシリコン酸化膜３２を堆積す
る。このとき、パーティクル除去の目的でＲＣＡ洗浄を
施す際に半導体活性領域に被覆酸化膜がなくなりそうな
ときは、その洗浄前にバイアスプラズマ絶縁膜を形成し
ておく。

【０１４０】さらに、図１８（ｃ）に示す工程で、シリ
コン酸化膜３２をエッチバックして、各ＭＯＳＦＥＴの
ゲート電極１８ａ，１８ｂの側面上に酸化膜サイドウォ
ール３２ａ，３２ｂを形成する。その後、図示しない
が、ＮＭＯＳＦＥＴ形成領域Ｒｎを覆い、ＰＭＯＳＦＥ
Ｔ形成領域Ｒｐを開口したフォトレジスト膜を形成した
後、このフォトレジスト膜，ＰＭＯＳＦＥＴのゲート電
極１８ａおよび酸化膜サイドウォール３２ａをマスクと
するＰ型不純物のイオン注入により、ＰＭＯＳＦＥＴの
高濃度ソース・ドレイン領域２１を形成する。次に、Ｐ
ＭＯＳＦＥＴ形成領域Ｒｐを覆い、ＮＭＯＳＦＥＴ形成
領域Ｒｎを開口したフォトレジスト膜を形成した後、こ
のフォトレジスト膜，ＮＭＯＳＦＥＴのゲート電極１８
ｂおよび酸化膜サイドウォール３２ｂをマスクとするＮ
型不純物のイオン注入により、ＮＭＯＳＦＥＴの高濃度
ソース・ドレイン領域２２を形成する。

【０１４１】この後、サリサイド工程を行なうが、この
工程は、第１の実施形態で説明したとおりなので、図示
および詳細な説明は省略する。

【０１４２】本実施形態によると、図１７（ｂ）に示す
工程で、ゲート電極１８ａ，１８ｂを覆う被覆絶縁膜３
５を形成する際に、バイアスプラズマ酸化処理による低
温での酸化処理を行なっているので、フォトレジスト膜
を除去する際のＲＣＡ洗浄によってソース・ドレイン領
域がエッチングされて、シート抵抗が増大するのを確実
に防止することができる。

【０１４３】しかも、従来の熱酸化法により酸化膜を形
成する場合のごとく、９００〜１０００℃の熱処理によ
ってＰＭＯＳＦＥＴのゲート電極１８ａからボロンがゲ
ート酸化膜１７ａを突き抜けてＮ型ウエル領域１５に拡
散するのを抑制することができる。また、ＳＴＩ構造に
おいて、高温の熱処理に起因する基板内の転位の発生な
どを招くこともない。すなわち、信頼性の低下や、ＰＭ
ＯＳＦＥＴのしきい値電圧のバラツキの増大を防止する
ことができる。また、基板内の不純物プロファイルの変
化をも抑制することができる。

【０１４４】また、図１７（ｃ）や図１８（ａ）に示す
フォトレジスト膜Ｐｒ９，Ｐｒ１０を除去するためのア
ッシングを、図１７（ｂ）におけるバイアスプラズマ酸
化処理よりも小さくすることにより、図１７（ｃ）に示
す工程において形成された被覆絶縁膜３５の厚みが酸化
によって増大するのを防止することができる。すなわ
ち、Ｓｉ基板１１に形成された低濃度ソース・ドレイン
領域１９，２０を酸化膜が浸食することによって、低濃
度ソース・ドレイン領域１９，２０におけるピーク濃度
を有する部分が酸化膜に変化するなどの不具合を防止す
ることができる。そして、この不純物プロファイルの変
化に起因するＭＯＳＦＥＴの電気特性の変化又は劣化を
防止することができる。

【０１４５】図１９（ａ），（ｂ）は、本実施形態にお
いて形成されたＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのＩ
on−Ｉoff 特性を示す図である。図１９（ａ），（ｂ）
において、横軸はＭＯＳＦＥＴの飽和電流Ｉon（μＡ）
を表し、縦軸はオフリーク電流Ｉoff を表している。同
図において、白丸印はバイアスプラズマ酸化処理による
被覆絶縁膜の形成を行なっていない比較例のＭＯＳＦＥ
Ｔのデータを示し、黒三角印は本実施形態のバイアスプ
ラズマ酸化処理による被覆絶縁膜の形成を行なったＭＯ
ＳＦＥＴのデータを示している。図１９（ａ），（ｂ）
から、本実施形態のＭＯＳＦＥＴは、比較例のＭＯＳＦ
ＥＴに比べると、同じ飽和電流値を与えるものに対する
オフリーク電流値が低減していることがわかる。つま
り、いわゆるオフリーク特性が向上していることがわか
る。

【０１４６】（第４の実施形態）図２０（ａ）〜（ｃ）
は、本実施形態における半導体装置のトレンチ分離領域
を形成する工程の一部を示す断面図である。

【０１４７】図２０（ａ）に示す工程で、Ｓｉ基板１１
の上にパッド酸化膜４１とマスク用窒化膜４２とを堆積
した後、フォトリソグラフィーにより、トレンチを形成
しようとする領域を開口したフォトレジスト膜（図示せ
ず）を形成し、このフォトレジスト膜をマスクとするエ
ッチングにより、マスク用窒化膜４２のうちトレンチを
形成しようとする領域の上方に位置する部分を開口す
る。そして、フォトレジスト膜を除去した後、マスク用
窒化膜４２をマスクとするドライエッチングを行なっ
て、Ｓｉ基板１１にトレンチ４３を形成する。その後の
ＲＣＡ洗浄や希フッ酸エッチング（ＢＨＦ）によって、
パッド酸化膜４４のうちトレンチ４３の側壁に露出して
いる部分がエッチング作用を受けるので、パッド酸化膜
４１が後退して空隙部４４が形成される。

【０１４８】次に、図２０（ｂ）に示す工程で、図１に
示すプラズマ装置を用い、酸素を含む雰囲気中，基板温
度１８０℃，バイアスパワー１０００Ｗの条件で５分間
バイアスプラズマ酸化処理を行なう。この処理によっ
て、トレンチ内の厚みが約１０ｎｍの電界緩和用酸化膜
４５が形成される。そして、この電界緩和用酸化膜４５
により、Ｓｉ基板１１のトレンチ４３内に露出している
部分の上端部の急峻なエッジが丸められ、ここの形成さ
れるＭＯＳＦＥＴの電界集中に起因するゲート絶縁膜の
破壊やハンプ現象などを抑制することができる。

【０１４９】次に、図２０（ｃ）に示す工程で、基板の
全面上にＣＶＤ酸化膜を堆積した後、これをエッチバッ
クすることにより、トレンチ内にＣＶＤ酸化膜を埋め込
んでトレンチ分離領域４６を形成する。

【０１５０】本実施形態によると、バイアスプラズマ酸
化処理によって電界緩和用酸化膜４５を形成しているの
で、従来の熱酸化法による酸化膜のごとく、パッド酸化
膜やマスク用窒化膜の形状の影響を受けることがなく、
電界を緩和するためのエッジのまるめ形状が良好にな
る。また、２００℃以下の低温下におけるバイアスプラ
ズマ酸化処理によって電界緩和用酸化膜４５を形成して
いるので、酸化膜４５の形成に起因する応力の発生を抑
制することができる。したがって、Ｓｉ基板１１中にお
ける転位等の欠陥の発生を抑制することができる。

【０１５１】なお、バイアスプラズマ酸化処理による電
界緩和用酸化膜４５を形成した後に、熱酸化による追加
酸化を行なって、その後、ＣＶＤ酸化膜をトレンチ内に
埋め込んでもよい。その場合にも、バイアスプラズマ酸
化処理によってトレンチ内におけるＳｉ基板１１のエッ
ジ部は丸められているので、熱酸化法による追加酸化を
行っても、ホーン現象は生じない。

【０１５２】なお、上記各実施形態においては、バイア
スプラズマ酸化処理によってＳｉ層の表面を酸化（又は
酸窒化）することのみについて説明したが、本発明はか
かる実施形態に限定されるものではない。たとえば、Ｇ
ｅ層，ＳｉＧｅ層，ＳｉＧｅＣ層，ＧａＡｓ層，ＡｌＧ
ａＡｓ層など、各種半導体層にバイアスプラズマ酸化処
理を施して、酸化膜又は酸窒化膜を形成することによっ
ても、上記各実施形態と同様の効果を発揮することがで
きる。

【０１５３】また、ＳＯＩ基板におけるＳＴＩの溝を形
成した後にプラズマ酸化膜を形成してもよい。

【０１５４】

【発明の効果】本発明の絶縁膜の形成方法又はこれを利
用した半導体装置の製造方法によると、バイアスが付加
されたプラズマを用いて、半導体を低温で酸化すること
によって絶縁膜を形成するようにしたので、絶縁膜の厚
みの均一化や、フォトレジスト膜を付けたままでの絶縁
膜の形成，修復，ポリシリコン膜の段差の緩和，トレン
チ内の基板エッジの緩和などを可能とし、多岐に亘る効
果を発揮することができる。

【図面の簡単な説明】

【図１】本発明の各実施形態において用いるバイアスプ
ラズマ発生装置の構成を概略的に示す断面図である。

【図２】（ａ），（ｂ）は、バイアスプラズマ酸化処理
により形成されたシリコン酸化膜の厚みの処理時間依存
性とバイアス依存性とを示すデータである。

【図３】予め初期酸化膜が形成されているウエハーにバ
イアスプラズマ酸化処理を行なって得られる酸化膜厚み
の増大量の初期酸化膜の厚みに対する依存性を示す図で
ある。

【図４】（ａ）〜（ｄ）は、トレンチ分離構造とデュア
ルゲート構造とを有する第１の実施形態のＣＭＯＳデバ
イスの製造工程のうちウエルまでの注入工程を示す断面
図である。

【図５】（ａ）〜（ｄ）は、トレンチ分離構造とデュア
ルゲート構造とを有する第１の実施形態のＣＭＯＳデバ
イスの製造工程のうちゲート用ポリシリコン膜への不純
物のイオン注入までの工程を示す断面図である。

【図６】（ａ）〜（ｄ）は、トレンチ分離構造とデュア
ルゲート構造とを有する第１の実施形態のＣＭＯＳデバ
イスの製造工程のうちゲート電極の形成までの工程を示
す断面図である。

【図７】（ａ）〜（ｄ）は、トレンチ分離構造とデュア
ルゲート構造とを有する第１の実施形態のＣＭＯＳデバ
イスの製造工程のうちサリサイド工程までの工程を示す
断面図である。

【図８】（ａ）〜（ｅ）は、それぞれ順に、ＮＭＯＳＦ
ＥＴのチャネル領域，ＰＭＯＳＦＥＴのチャネル領域，
ほぼイントリンシックな基板，Ｎ型ポリシリコン膜，Ｐ
型ポリシリコン膜にバイアスプラズマ酸化処理を行なっ
て形成された酸化膜のＴＥＭ像を示す図である。

【図９】第１の本実施形態におけるバイアスプラズマ酸
化処理によって形成されたゲート絶縁膜を有するＰＭＯ
ＳＦＥＴに対するＱＢＤ評価結果を示す図である。

【図１０】熱酸化膜（９００℃のパイロ酸化）をゲート
絶縁膜として有する従来のＰＭＯＳＦＥＴに対するＱＢ
Ｄ評価結果を示す図である。

【図１１】（ａ）〜（ｅ）は、図６（ａ）に示す断面に
直交する断面におけるゲート電極の構造のみを抜き出し
て、バイアスプラズマ酸化処理工程およびシリサイド化
工程を示す断面図である。

【図１２】（ａ），（ｂ）は、イオン注入後のＮ型，Ｐ
型ポリシリコン膜の表面における段差をＡＦＭにより立
体的に観察した図、及びイオン注入後のＮ型，Ｐ型ポリ
シリコン膜の一断面における微小段差を示す図である。

【図１３】バイアスプラズマ酸化処理の有無によるポリ
サイド膜の電気抵抗値の相違を示す図である。

【図１４】（ａ）〜（ｄ）は、ポリメタルゲート構造な
どを有する第２の実施形態のＣＭＯＳデバイスの製造工
程のうちの前半部分を示す断面図である。

【図１５】（ａ）〜（ｃ）は、ポリメタルゲート構造な
どを有する第２の実施形態のＣＭＯＳデバイスの製造工
程のうちの後半部分を示す断面図である。

【図１６】第２の実施形態の変形例におけるＳＡＣ構造
を有するＣＭＯＳデバイスの断面図である。

【図１７】（ａ）〜（ｃ）は、サリサイド構造を有する
第３の実施形態のＣＭＯＳデバイスの製造工程のうちの
前半部分を示す断面図である。

【図１８】（ａ）〜（ｃ）は、サリサイド構造を有する
第３の実施形態のＣＭＯＳデバイスの製造工程のうちの
後半部分を示す断面図である。

【図１９】（ａ），（ｂ）は、第３の実施形態により形
成されたＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのＩon−Ｉ
off 特性をプラズマ酸化処理のないものと比較するため
のデータである。

【図２０】（ａ）〜（ｃ）は、第４の実施形態における
半導体装置のトレンチ分離領域を形成する工程の一部を
示す断面図である。

【図２１】（ａ）〜（ｄ）は、トレンチ分離構造とデュ
アルゲート構造とを有する従来のＣＭＯＳデバイスの製
造工程農地の前半部分を示す断面図である。

【図２２】（ａ）〜（ｄ）は、トレンチ分離構造とデュ
アルゲート構造とを有する従来のＣＭＯＳデバイスの製
造工程のうち後半部分を示す断面図である。

【図２３】（ａ）〜（ｄ）は、ポリメタル構造を有する
従来のＣＭＯＳデバイスの製造工程を示す断面図であ
る。

【図２４】（ａ）〜（ｃ）は、図２２（ｄ）に示す断面
に直交する断面におけるゲート電極の構造のみを抜き出
して、シリサイド化工程を示す断面図である。

【図２５】従来の半導体装置であるＣＭＯＳインバータ
のゲート電極およびその下方の部分を示す平面図であ
る。

【図２６】従来のトレンチ分離領域の形状を示す断面図
である。

【符号の説明】

１ チャンバー ２ 下部電極 ３ バイアス電極 ４ 処理用ウエハー ５ 高周波電源 ６ コンデンサ １１ Ｓｉ基板 １２ トレンチ分離領域 １３ 保護酸化膜 １５ Ｎ型ウエル領域 １６ Ｐ型ウエル領域 １７ ゲート絶縁膜 １８ ポリシリコン膜 １９ 低濃度ソース・ドレイン領域 ２０ 低濃度ソース・ドレイン領域 ２１ 高濃度ソース・ドレイン領域 ２２ 高濃度ソース・ドレイン領域 ２３ａ，２３ｂ 酸化膜サイドウォール ２４ Ｃｏ膜 ２５ シリサイド層 ２７ 上部電極 ２８ 下部電極 ２９ ゲート上保護膜 ３０ ゲート電極 ３１ 汚染保護用絶縁膜 ３２ シリコン酸化膜 ３２ａ，３２ｂ 酸化膜サイドウォール ３５ 被覆絶縁膜 ４１ パッド酸化膜 ４２ マスク用窒化膜 ４３ トレンチ ４４ 空隙部 ４５ 電界緩和用酸化膜 ４６ トレンチ分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中岡 弘明 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 山本 明広 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 原田 佳尚 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (30)

【特許請求の範囲】
1. 【請求項１】 半導体層を有する基板を処理室内に設置
   するステップ（ａ）と、 上記処理室を酸素を含む雰囲気に維持した状態で、処理
   室内に上記基板方向へのバイアスが付加されたプラズマ
   を発生させて、上記半導体層にバイアスが付加されたプ
   ラズマを照射するステップ（ｂ）とを含み、 上記基板の露出している半導体層の上に、少なくとも酸
   素と半導体との反応による絶縁膜を形成することを特徴
   とする絶縁膜の形成方法。
2. 【請求項２】 請求項１記載の絶縁膜の形成方法におい
   て、 上記ステップ（ｂ）では、上記バイアスの大きさを調整
   することにより、上記絶縁膜の厚みを制御することを特
   徴とする絶縁膜の形成方法。
3. 【請求項３】 請求項１又は２記載の絶縁膜の形成方法
   において、 上記ステップ（ｂ）を、３００℃以下の温度で行なうこ
   とを特徴とする絶縁膜の形成方法。
4. 【請求項４】 請求項３記載の絶縁膜の形成方法におい
   て、 上記ステップ（ｂ）を、２００℃以下の温度で行なうこ
   とを特徴とする絶縁膜の形成方法。
5. 【請求項５】 請求項４記載の絶縁膜の形成方法におい
   て、 上記ステップ（ｂ）を、上記基板上にフォトレジスト膜
   が形成されている状態で行なうことを特徴とする絶縁膜
   の形成方法。
6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
   の絶縁膜の形成方法において、 上記絶縁膜は、ＭＩＳトランジスタのゲート絶縁膜であ
   ることを特徴とする絶縁膜の形成方法。
7. 【請求項７】 請求項６記載の絶縁膜の形成方法におい
   て、 少なくとも上記工程（ｂ）の前に、半導体基板内に、第
   １導電型不純物がドープされた第１の活性領域と、第２
   導電型不純物がドープされた第２の活性領域とを形成す
   る工程を含み、 上記工程（ｂ）では、上記第１および第２の活性領域の
   上に第１の絶縁膜および第２の絶縁膜を形成することを
   特徴とする絶縁膜の形成方法。
8. 【請求項８】 請求項１〜７のうちいずれか１つに記載
   の絶縁膜の形成方法において、 上記ステップ（ｂ）の後に、上記絶縁膜の熱処理を行な
   うステップをさらに含むことを特徴とする絶縁膜の形成
   方法。
9. 【請求項９】 請求項１〜８のうちいずれか１つに記載
   の絶縁膜の形成方法において、 上記ステップ（ｂ）を、窒素と酸素とを含む雰囲気中で
   行なうことを特徴とする絶縁膜の形成方法。
10. 【請求項１０】 請求項９記載の絶縁膜の形成方法にお
    いて、 上記工程（ｂ）を、ＮＯガスを含む（酸窒化）雰囲気中
    で行なうことを特徴とする絶縁膜の形成方法。
11. 【請求項１１】 請求項９記載の絶縁膜の形成方法にお
    いて、 上記工程（ｂ）を、酸素とＮ₂ とを含む（酸窒化）雰囲
    気中で行なうことを特徴とする絶縁膜の形成方法。
12. 【請求項１２】 請求項１〜８のうちいずれか１つに記
    載の絶縁膜の形成方法において、 上記ステップ（ｂ）を、Ｏ₂ を含み実質的に窒素を含ま
    ない雰囲気中で行なうことを特徴とする絶縁膜の形成方
    法。
13. 【請求項１３】 半導体基板の第１，第２の活性領域上
    に絶縁膜を形成する工程（ａ）と、 上記第２の活性領域を覆い上記第１の活性領域上を開口
    した第１のフォトレジスト膜を形成する工程（ｂ）と、 上記第１のフォトレジスト膜の上方から上記第１の活性
    領域内に不純物イオンを注入する工程（ｃ）と、 上記第１のフォトレジスト膜を除去する工程（ｄ）と、 上記半導体基板に、酸素を含む雰囲気中で半導体基板側
    へのバイアスが付加されたプラズマを照射して、上記絶
    縁膜の厚みを回復させる工程（ｅ）と、 上記第１の活性領域を覆い上記第２の活性領域上を開口
    した第２のフォトレジスト膜を形成する工程（ｆ）と、 上記第２のフォトレジスト膜の上方から上記第２の活性
    領域内に不純物イオンを注入する工程（ｇ）とを含む半
    導体装置の製造方法。
14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 上記工程（ｃ）は、ＭＩＳＦＥＴのしきい値制御用の不
    純物イオンの注入工程であることを特徴とする半導体装
    置の製造方法。
15. 【請求項１５】 半導体基板の上に、半導体膜を形成す
    る工程（ａ）と、 上記半導体膜の上に半導体膜の一部を覆い、該一部に隣
    接する他の一部を開口した第１のフォトレジスト膜を形
    成した後、第１のフォトレジスト膜の上方から上記半導
    体膜内に第１導電型不純物イオンを注入する工程（ｂ）
    と、 上記第１のフォトレジスト膜を除去した後、上記半導体
    膜の上に上記他の一部を覆い上記一部を開口した第２の
    フォトレジスト膜を形成した後、第２のフォトレジスト
    膜の上方から上記半導体膜内に第２導電型不純物イオン
    を注入する工程（ｃ）と、 上記第２のフォトレジスト膜を除去する工程（ｄ）と、 上記半導体基板に、酸素を含む雰囲気中で半導体基板側
    へのバイアスが付加されたプラズマを照射して、上記半
    導体膜の上に少なくとも酸素と半導体との反応による絶
    縁膜を形成する工程（ｅ）とを含む半導体装置の製造方
    法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記工程（ａ）の前に、半導体基板の第１導電型ＭＩＳ
    ＦＥＴ形成領域と第２導電型ＭＩＳＦＥＴ形成領域との
    上にそれぞれゲート絶縁膜を形成する工程をさらに含
    み、 上記工程（ａ）では、上記各ゲート絶縁膜の上に、上記
    第１および第２導電型ＭＩＳＦＥＴ形成領域にまたがる
    半導体膜を形成し、 上記工程（ｂ）および（ｃ）では、上記一部を上記第２
    導電型ＭＩＳＦＥＴ形成領域と、上記他の一部を上記第
    １導電型ＭＩＳＦＥＴ形成領域とし、 上記工程（ｄ）の後に、上記半導体膜をパターニングし
    て、上記第１導電型ＭＩＳＦＥＴ形成領域と上記第２導
    電型ＭＩＳＦＥＴ形成領域とにまたがるデュアルゲート
    型のゲート電極を形成する工程をさらに含むことを特徴
    とする半導体装置の製造方法。
17. 【請求項１７】 請求項１５又は１６記載の半導体装置
    の製造方法において、 少なくとも上記工程（ｄ）の後に、上記工程（ｅ）で形
    成された絶縁膜の少なくとも一部の厚み分を除去した
    後、上記半導体膜の上部をシリサイド化する工程をさら
    に含むことを特徴とする半導体装置の製造方法。
18. 【請求項１８】 半導体基板上に絶縁膜を形成する工程
    （ａ）と、 上記絶縁膜の上に半導体膜を形成する工程（ｂ）と、 フォトレジスト膜をマスクとするエッチングにより上記
    半導体膜をパターニングして、ＭＩＳＦＥＴのゲート電
    極を形成するとともに、上記絶縁膜のうち上記半導体膜
    の一部の下方に位置する部分を露出させる工程（ｃ）
    と、 上記フォトレジスト膜を残したままで、上記半導体基板
    に、酸素を含む雰囲気中で半導体基板側へのバイアスが
    付加されたプラズマを照射して、上記露出している絶縁
    膜の上に残存する半導体膜のエッチング残りを酸化する
    工程（ｄ）とを含む半導体装置の製造方法。
19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法において、 上記工程（ｄ）の後に、酸化されたエッチング残りと上
    記絶縁膜の露出している部分とを除去する工程と、 上記半導体基板のうち絶縁膜の除去によって露出した部
    分の上をシリサイド化する工程とをさらに含むことを特
    徴とする半導体装置の製造方法。
20. 【請求項２０】 請求項１８又は１９記載の半導体装置
    の製造方法において、 上記工程（ｄ）を、２００℃以下の温度で行なうことを
    特徴とする半導体装置の製造方法。
21. 【請求項２１】 半導体基板上に、第１の絶縁膜と少な
    くとも金属を含む導体膜とを順次堆積する工程（ａ）
    と、 フォトレジスト膜をマスクとするエッチングにより、上
    記導体膜と上記第１の絶縁膜とをパターニングして、ゲ
    ート電極及びゲート絶縁膜を形成する工程（ｂ）と、 上記フォトレジスト膜を残したままで、上記半導体基板
    に、酸素を含む雰囲気中で半導体基板側へのバイアスが
    付加されたプラズマを照射して、少なくとも半導体基板
    の露出している部分の上に、酸素と半導体との反応によ
    る第２の絶縁膜を形成する工程（ｃ）と、 上記フォトレジスト膜を除去する工程（ｄ）と、 上記半導体基板内の上記ゲート電極の両側方に位置する
    領域に不純物を導入して、ソース・ドレイン領域を形成
    する工程（ｅ）とを含む半導体装置の製造方法。
22. 【請求項２２】 請求項２１記載の半導体装置の製造方
    法において、 上記工程（ａ）では、上記導体膜としてポリシリコン膜
    とその上に積層された金属膜とを形成し、 上記工程（ｂ）では、上記ゲート電極としてポリシリコ
    ン膜からなる下部電極と金属膜からなる上部電極とを形
    成し、 上記工程（ｃ）では、上記下部電極の側面上にも上記第
    ２の絶縁膜を形成することを特徴とする半導体装置の製
    造方法。
23. 【請求項２３】 請求項２２記載の半導体装置の製造方
    法において、 上記工程（ａ）では、上記導体膜の上にさらにシリコン
    窒化膜を形成し、 上記工程（ｂ）では、上記上部電極の上に窒化膜からな
    るゲート上保護膜を形成し、 上記工程（ｄ）の後に、上記ポリシリコン膜及び金属膜
    の側面上に、窒化膜サイドウォールを形成する工程
    （ｆ）と、 基板上に、シリコン酸化膜からなる層間絶縁膜を堆積す
    る工程（ｇ）と、 上記層間絶縁膜を貫通して上記ソース・ドレイン領域に
    到達するコンタクトホールを、上記ゲート電極に対して
    自己整合的に形成する工程（ｈ）とをさらに含むことを
    特徴とする半導体装置の製造方法。
24. 【請求項２４】 請求項２１〜２３のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｃ）を、２００℃以下の温度で行なうことを
    特徴とする半導体装置の製造方法。
25. 【請求項２５】 半導体基板の第１導電型ＭＩＳＦＥＴ
    形成領域の上に第１のゲート絶縁膜を挟んで第１導電型
    不純物を含む半導体膜からなる第１のゲート電極を、上
    記半導体基板の第２導電型ＭＩＳＦＥＴ形成領域の上に
    第２のゲート絶縁膜を挟んで第２導電型不純物を含む半
    導体膜からなる第２のゲート電極をそれぞれ形成する工
    程（ａ）と、 上記半導体基板に、酸素を含む雰囲気中で半導体基板側
    へのバイアスが付加されたプラズマを照射して、上記半
    導体基板および上記第１，第２のゲート電極の露出して
    いる部分の上に少なくとも酸素と半導体との反応による
    被覆絶縁膜を形成する工程（ｂ）と、 上記第２導電型ＭＩＳＦＥＴ形成領域を覆い、上記第１
    導電型ＭＩＳＦＥＴ形成領域を開口した第１のフォトレ
    ジスト膜および上記第１のゲート電極をマスクとして第
    １導電型不純物のイオン注入を行なって、上記第１導電
    型ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程
    （ｃ）と、 上記第１のフォトレジスト膜を除去する工程（ｄ）と、 上記第１導電型ＭＩＳＦＥＴ形成領域を覆い、上記第２
    導電型ＭＩＳＦＥＴ形成領域を開口した第２のフォトレ
    ジスト膜および上記第２のゲート電極をマスクとして第
    ２導電型不純物のイオン注入を行なって、上記第２導電
    型ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程
    （ｅ）とを含む半導体装置の製造方法。
26. 【請求項２６】 請求項２５記載の半導体装置の製造方
    法において、 上記工程（ｂ）を、３００℃以下の温度で行なうことを
    特徴とする半導体装置の製造方法。
27. 【請求項２７】 請求項２５又は２４記載の半導体装置
    の製造方法において、 上記工程（ｄ）では、上記工程（ｂ）におけるバイアス
    以下のバイアスが付加されたプラズマを照射してフォト
    レジスト膜を除去することを特徴とする半導体装置の製
    造方法。
28. 【請求項２８】 半導体基板上にパッド酸化膜とマスク
    用窒化膜とを順次堆積する工程（ａ）と、 上記マスク用窒化膜およびパッド酸化膜のうちトレンチ
    形成領域を開口する工程（ｂ）と、 上記マスク用窒化膜をマスクとするエッチングにより、
    上記半導体基板にトレンチを形成する工程（ｃ）と、 上記半導体基板に、酸素を含む雰囲気中で半導体基板側
    へのバイアスが付加されたプラズマを照射して、上記半
    導体基板のうち上記トレンチ内に露出している部分の上
    に少なくとも酸素と半導体との反応による丸め用絶縁膜
    を形成する工程（ｄ）と、 上記トレンチ内に絶縁膜を埋め込んでトレンチ分離領域
    を形成する工程（ｅ）とを含む半導体装置の製造方法。
29. 【請求項２９】 請求項２８記載の半導体装置の製造方
    法において、 上記工程（ｄ）の後で上記工程（ｅ）の前に、熱酸化を
    行なって上記丸め用絶縁膜の厚みを増大させる工程をさ
    らに含むことを特徴とする半導体装置の製造方法。
30. 【請求項３０】 請求項２８又は２９記載の半導体装置
    の製造方法において、 上記工程（ｄ）を、３００℃以下の温度で行なうことを
    特徴とする半導体装置の製造方法。