JP2735486B2 - Mosfetの製造方法 - Google Patents
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Description
係り、特に、高集積度の装置中に低濃度ドープドレイン
(Lightly Doped Drain;LDD)を有する MOS 型の電解効果
トランジスタ(Field Effect Transistor;FET)の製造方
法に関する。
い回路性能と高集積度とが要求される。従って、金属酸
化物半導体電界効果トランジスタ(Metal Oxide Semicon
ductorField Effect Transistor;MOSFET)の場合におい
ても、半導体集積回路形成の技術は、装置の寸法を縮小
するための努力の結果として、サブミクロンの範囲まで
縮小されている。種々な素子間の機能的な平衡は、水平
方向の寸法の縮小とそれに比例する垂直方向の寸法の縮
小によってのみ達せられる。すなわち、素子寸法の縮小
の結果としてソース〜ドレイン間の間隔が縮小された場
合には、素子特性の望ましくない変動が生じ、その典型
的な例の一つがショートチャンネル効果である。もしこ
のショートチャンネル効果を解決しなければならない場
合には、水平方向の縮小、すなわちゲート長さの縮小を
図らなければならない。さらに、垂直方向の縮小、すな
わちゲート絶縁誘電体の厚さ及び接合深さの減少も図ら
なければならない。また、印加電圧も下げ、半導体基板
のドーピング濃度も上げなければならない。特に、チャ
ンネル領域のイオン注入深さに対するドーピングの輪郭
を制御する必要がある。
圧は、該半導体素子が用いられる電子装置用の電源を満
足するものでなければならない。従って、半導体素子の
寸法が縮小される一方で、回路の印加電源に対する電気
的ディメンションは縮減されない。MOS 素子の場合、特
にnMOS トランジスタの場合、チャンネルの縮小の結果
としてソース〜ドレイン間の間隔は縮小される。従っ
て、ソースから供給された電子はドレイン接合のチャン
ネル近傍のピンチオフ近くの高電界によって急速に加速
され、ホットキャリアを生成する。このように、n MOS
トランジスタはこれらのホットキャリアに弱い(Chenmin
g Huet et al.,“Hot‐Electron‐InducedMOSFET Degra
dation Motal , Monitor and Improvement”,IEEE Tran
sactionson Electron Devices , Vol.ED‐32,No.2(Febr
uary 1985)pp.375‐385 参照)。
定性は、短チャンネル長及び高印加電圧によって生じ
る、ドレイン接合近傍の高電界によって引き起こされ
る。このようにして生成されたホットキャリアはゲート
絶縁層中に注入され、基板電流を形成する。このため
に、ホットキャリアに弱い n MOS 素子を改善ししかも
短チャンネル長を有するものとして、1978年に低濃度ド
ープドレイン(Lightly DopedDrain;LDD)構造が提案され
た(K.Saito et al.,“A New Short Channel MOSFETwith
Lightly Doped Drain”,Densi Tsushin Rengo Taikai
(in Japanese)(April 1978),p.220)。
ネルと高濃度ドープn+ソース/ドレインとの間に自己整
合的な低濃度ドープn~領域を配置した特徴を有するも
のである。このn~濃度ドープ領域はドレイン接合近傍
の高電界を広げ、これによってソースから供給されたキ
ャリア電子が急速に加速されることがなく、ホットキャ
リアによる電流の不安定性を解決することができる。1
メガ DRAM 以上の半導体素子について研究が進められて
おり、LDD を有する MOSFET の製造技術が種々の形で提
案されている。この中で最も典型的なものは、ゲートの
側壁のそれぞれの上に側壁スペーサを設けることによっ
て LDD を形成する方法で、この技術は殆どの量産に用
いられている。
スタ形成の従来の製造方法を示す図である。まず、(a)
の工程において、シリコン基板10上に活性領域10aと隔
離領域10bとを形成し、次に全表面上にゲート絶縁層を
形成し、次にその上にポリシリコン層13'を形成し、次
にその上にキャップゲート酸化物層14'を形成する。
ト酸化物層及びポリシリコン層をホトエッチング法によ
ってエッチングして、ゲート電極13を形成する。
量、低注入エネルギーでイオン注入(リンイオン)を行っ
て、n~領域101を形成する。
D)によって全表面にシリコン酸化物層15を蒸着して、側
壁スペーサを形成する。
オンエッチング(RIE)法によって全表面をエッチングバ
ックして、キャップゲート酸化物層14及びゲート13の側
面上にシリコン酸化物層15の一部を残留させる。この工
程で、ゲートで保護されていないゲート絶縁層もエッチ
ングされ、シリコン基板の表面が露出する。このように
して、シリコン酸化物層15の一部及びゲート絶縁層12の
一部からなる側壁スペーサ15'が、キャップゲート酸化
物層14及びゲート13の側壁上に形成される。
を多くしてn型ドーパントイオンの注入を行い、高濃度
で深い接合を有するn+ドープのソース/ドレイン領域10
2を形成する。この条件下で、ゲート側壁スペーサ15'
は、ソース/ドレイン領域形成のための高濃度イオン注
入時の障壁の役割を果たす。これによって、ゲートのチ
ャンネルCとソース/ドレイン領域102との間に行われる
高濃度ドーピングに影響を及ぼされることなく、n~接
合101'が形成される。(Paul J.Tsang et al.“Fabricat
ion of High Performance LDDFET's with Oxide Sidewa
ll‐Spacer Technology” IEEE Transactions on Elect
ron Devices , Vol.ED‐29 , No.4 (April1982) 参
照)。
た LDD 素子の形成工程には幾つかの問題があり、特
に、高集積度、高品位を要求される半導体素子形成の将
来の技術としては不適である。この技術においては、ゲ
ート側壁スペーサ形成のために、CVD 方による酸化物の
蒸着及びエッチングバックが行われ、エッチングの際に
シリコン基板の活性領域が露出され、汚染される。さら
に、シリコン基板の活性領域がオーバーエッッチングさ
れ、シリコン基板が損傷を受ける。さらに、オーバーエ
ッチングの深さがパターンの集積度によりシリコンウエ
ハの位置によって不均一となり、これによって半導体素
子の電気的特性が不均一となる。
エッチングの際に用いられるCF3、CHF3及びO2等のプラ
ズマラジカル種がシリコン基板中に侵入する。これによ
って、エッチングの際の RF 出力によっても異なるが、
CFX‐重合体、Si‐C、Si‐O、Si‐O‐C を含む化合物の
層が約500Åの厚さで形成される。図3は、従来技術に
おいて、CF3、CHF3、O2 等を用いて酸化物層のエッチン
グを行う際にプラズマラジカル種がシリコン基板中に侵
入し、汚染した場合について、二次イオンマススペクト
ロスコピー(Secondary Ion Mass Spectroscopy;SIMS)を
用いて分析を行った結果を示した図である。図におい
て、X軸はシリコン表面からの深さ、すなわちスパッタ
リング時間に対する投射範囲の値を、Y軸は濃度を単位
なしの相対値を対数値で示したものである。図の結果か
ら、シリコン表面近傍の F 、O 、C の濃度はシリコン
の濃度よりも高く、これらの元素が CFX重合体、Si‐
C、Si‐O、Si‐O‐C のような化合物層を表面から約500
Åの厚さで形成していることがわかる。
積度の素子においては、上記化合物の結合箇所が junct
ion power 下で空乏領域に存在し、これがキャリヤを発
生させるトラップ中心の役割をして、接合漏洩電流が増
大することになる。この発見は、Jeong Kim et al.,“C
leaning Process for Removing of Oxide Etch Residu
e”,Proceedings of Contamination Control and Defec
t Reduction in Semiconductor Manufacturing I ,pp.4
08‐415, 1992 ,Toronto 中に開示されている(図4及び
5に要約)。
る少数キャリヤの寿命時間(少数キャリヤがシリコン中
に存在する時間)の変動をグラフ的に示した図である。
図に見られるように、少数キャリヤの寿命時間は、シリ
コンウエハの元来の状態での値、すなわちエッチング前
の値、約100μs、に回復する。図で、点“a”は、酸化
物側壁エッチング前の原ウエハ自体(基板)における少数
キャリヤの寿命時間を示す。また、点“d”は反応性イ
オンエッチ(Reactive Ion Etch;RIE)による酸化物側壁
エッチング後すなわち損傷を受けた後のウエハにおける
寿命を示す。また、点“b”は損傷箇所を RIE によっ
て除去した後のウエハでの寿命を示す。また、点“c”
は損傷箇所を低損傷化学乾式シリコン基板エッチ(Low D
amage Chemical Dry Si Substrate Etch ;CDE)法によっ
て除去したウエハでの寿命を示す。少数キャリヤの寿命
は、側壁スペーサ形成のための酸化物のエッチング直後
では、約10μsまで下がる(“d”点)。損傷基板は、CD
E を施すことによって、100μs以上まで回復する
(“c”点)。また、損傷基板を RIE によって除去する
と、寿命は50μs以上まで改善される(“d”点)。すな
わち、損傷を受けたあるいは汚染された箇所を除去する
ことによってシリコン基板の品質は元の状態まで回復す
る。
ペーサ形成の際の洗浄方法に対する依存性を示す。図5
からわかるように、シリコン基板を過剰にエッチングす
ると、損傷領域が増大し漏洩電流も増大するが、損傷箇
所あるいは汚染箇所を除去すると、接合特性は改善され
る。換言すれば、従来技術においてゲート側壁近傍に接
合領域を損傷なしに形成するためには、過剰のエッチン
グを行い、低損傷の化学乾式エッチングを行うことが要
求される。
なわち、接合電流が、LDD 構造を有する MOS 素子の側
壁端部から接合層を横切る転位線によって生じるという
ことである。図6に示すように、ゲート側壁スペーサは
シリコン基板に対してほぼ直角に形成されるので、側壁
スペーサがシリコン基板と交わる角部に応力が集中す
る。従って、スペーサの角部から基体のバルクに向かっ
て形成される転位線555によって示されるように、結晶
欠陥が形成される。この転位線が接合の漏洩電流を増大
させ、データ保持特性が悪化する。図6は、従来の半導
体素子において、LDD 及び二酸化シリコンゲート側壁ス
ペーサを有する MOSFET の断面図である。As+イオン注
入及びそれに続くアニーリング間に形成される転位ルー
プ500及び501はシリコン基板50上にループ状に現れる。
上層の結晶欠陥500は不純物イオンの深さ中心 RPに位置
し、下層の結晶欠陥501は非結晶質部分と結晶質部分と
の境界に位置する。特に、熱的特性の差によって発生す
る応力はゲート53の側壁スペーサ55の角に集中し、結果
として、結晶欠陥が転位線555によって示されるように
発生する。
の結合エネルギーよりも大きくなることによって生じる
と予測される。従って、図6に示すように、応力の分布
はゲート側壁スペーサの形状によって異なる。図7は、
従来の半導体素子において、LDD を有するnMOSFET の
ゲート側壁スペーサからシリコン基板への応力分布を示
した図である。図7の(a)によって説明すれば、不純物
拡散層600及び601における結晶欠陥は、シリコン基板60
とゲート側壁酸化物層65との熱膨張率の差によって、側
壁スペーサ65から生じる。急峻な形状の側壁が形成され
た場合には、応力は側壁端に集中し、5.4×109dyn/cm2
の値を示す。この応力の値は結晶の結合エネルギーを超
えており、これによって結晶欠陥“S”が生じる。すな
わち、また、図7の(b)に示すように、側壁がより急峻
でなく形成された場合には、応力は側壁端に集中し、2.
7×109dyn/cm2の値を示す。このようにして、“S'”で
示すような欠陥が若干現れる。ここでも、また、シリコ
ン基板60'とゲート側壁酸化物層65'との熱膨張差によっ
て、ゲート63'の側壁スペーサ65が拡散層600'及び601'
に影響を与える。
応力は、ゲート側壁スペーサの形状およびスペーサ〜基
体間の角度によって、2.7×109〜5.4×109dyn/cm2の範
囲内で変動する。側壁スペーサが基体に対して急峻であ
ればあるほど、結晶欠陥すなわち転位発生の頻度は大き
い(Shigeo Onishi et al.:“Formation of a DefectFre
e Junction Layer by Controlling Defects Due to As+
Implantation”IEEE/ERPS ,1991 ,pp.255‐259 参
照)。
合漏洩電流との関係を示した図である。ここで、X軸は
従来のゲート側壁スペーサの輪郭に基づく転位線の深さ
を示し、Y軸は漏洩電流の大きさを示す。この図から、
側壁スペーサの急峻度が大きければ大きいほど漏洩電流
が大きいことがわかる。
容範囲も小さくなる。これによって、CVD 法による酸化
物層の蒸着(ゲート側壁スペーサの形成において重要な
工程)の際、および、そのエッチングの際に、プラズマ
種が基体中に侵入するという未解決の問題が残る。ま
た、側壁スペーサの輪郭に起因する転位のような結晶欠
陥による素子特性の低下のような別の問題もある。この
ために、従来の側壁スペーサの利用による LDD 素子の
製造方法を改善する研究が進められている。また、側壁
スペーサ使用による LDD 形成の問題を解決するための
代替の方法の研究が進められている。
停止層の追加及び側壁スペーサの使用による LDD トラ
ンジスタ形成方法の改善について説明する。すなわち、
まず、ゲート73をパターニングし、次いで側壁スペーサ
75形成のための CVD SiO2のエッチングバックの際にシ
リコン基板70を保護するために、ゲート絶縁層及びパッ
ド酸化物層72上にエッチング停止層777(ポリシリコンあ
るいは Si3N4)を形成する。次いで、CVD SiO275を蒸着
し、エッチングバックして、シリコン基板の過剰エッチ
ング及びプラズマ種による汚染を妨げる。最終工程(図
の(c))で、高濃度不純物ドープ領域n+を形成するため
にイオン注入を行い、スペーサ75を除去した後、低濃度
不純物ドープ領域n~を形成するためにイオン注入を行
う。
ーサの輪郭によって生じる転位の結晶欠陥の問題を解決
することにはならない。
別の方法はオーバーハング技術であり、この方法は、Si
O2/Si3N4/ポリシリコン/SiO2の積層構造をゲートパター
ニングした後、ポリシリコンを過剰にエッチングして、
SiO2/Si3N4オーバーハングを形成するというものであ
る。上記オーバーハングをマスクとして As+ソース/ド
レイン注入を行い、次いで、n~領域を形成するため
に、上記オーバーハングを除去してn~イオン注入を行
う(Seiki Ogura et al.:“Design and Characteristics
of the Lightly Doped Drain‐Source (LDD) Insulate
d Gate Field−Effect Transistor”IEEE Transactions
on Electron Devices , Vol.ED‐27 , No.8(August 19
80) p.1360 参照)。
チャンネルを持つようになり、結果的にホットキャリヤ
が生じ、ホットキャリヤの不安定性の問題が起こる。こ
の問題を解決するために、LDD を有するトランジスタが
提案され、実際には、LDD はゲート側壁スペーサを用い
て形成される。しかし、16M DRAM以上の高集積素子にお
いては、側壁スペーサを用いて形成された LDD は上記
のような理由で不適合となる。
うな種々の問題点を有していた。本発明の目的は、上記
従来技術の有していた課題を解決して、イオン注入防止
層として側壁スペーサを用いることなしに LDD MOSFET
を形成することができる、従って、16M DRAM 以上の高
集積半導体素子を製造するのに好適な MOS トランジス
タの製造方法を提供することにある。
導体基板上に第一の絶縁層、導電物質からなる第一の導
電層及び他の導電物質(例えばケイ化物)からなる第二
の導電層を順次形成する工程と、(2)上記第二の導電
層の所定の箇所をエッチングして、第二の導電層のパタ
ーンを形成する工程と、(3)上記第二の導電層のパタ
ーンの側面に、仮の側壁スペーサを形成する工程と、
(4)上記の第二の導電層のパターン及び上記の仮の側
壁スペーサをマスクとして上記第一の導電層の所定の箇
所をエッチングした後、上記半導体基板内に高濃度の第
一のドーパント埋込層を形成する工程と、(5)上記の
仮の側壁スペーサを除去し、次いで上記第二の導電層の
パターンをマスクとして上記第一の導電層をエッチング
することによってゲート電極を形成し、さらに、上記半
導体基板内に低濃度の第二のドーパント埋込層を形成す
る工程とからなる製造方法とすることによって達成する
ことが出来る。
実施例によって具体的に説明する。
ついて説明する。図の(a)において、まず、p型シリコ
ン基板90上に隔離領域及び活性領域(共に図示せず)を形
成し、次いで、シリコン基板90の表面を熱酸化させるこ
とによって、ゲート絶縁層である第一の絶縁層91を100
Åの厚さで形成する。次に、低圧化学蒸着(Low Pressur
e Chemical Vapour Deposition;LPCVD)法によって、第
一の絶縁層91上に第一の導電層となる非結晶性のポリシ
リコン層あるいは同時ドープのポリシリコン層(以下、
導電層92と記す)を2000Åの厚さで形成させ、次いで、
CVD 法によって第二の導電層となるケイ化物層(以下、
補助層93と記す)を導電層92上に1500Åの厚さで蒸着さ
せる。次いで、補助層93上にホトレジストを塗工し、露
出、現像及びゲート形成マスクを用いてホトレジストパ
ターン900を形成する。
ホトレジストパターン900によって保護されていない部
分を反応性イオンエッチング(Reactive Ion Etching;RI
E)法によって除去する。このようにして、ポリシリコン
層上すなわちゲート電極を形成すべき導電層92上に残留
する補助層93からなる補助層パターン93'を確定した
後、H2SO4/H2O2混合液中に浸漬してホトレジストパター
ン900を除去する。
ーン93'の側面上及び露出導電層92の表面に仮の層94で
ある窒化シリコン層を1500Åの厚さで蒸着させる。
スプラズマを用いて、第三の絶縁層94上に、導電層92の
表面が露出するまで、RIE を施す。このようにして、酸
化物層からなる補助層パターン93'上に窒化シリコンか
らなる側壁スペーサ94'が形成される。
リコン層すなわち導電層92について、HBr/Cl2ガスプラ
ズマを用い、また、残留側壁スペーサ94'(第三の絶縁
層)及び補助層パターン93'をエッチング防止層として用
いて、乾式異方性エッチングを行う。このエッチングは
酸化物層すなわち第一の絶縁層が露出するまで行い、こ
れによって導電層パターン92'が形成される。このよう
にして形成されるパターン92'の幅は、ゲートの設計値
よりも側壁スペーサ94'の厚さの2倍ほど大きく形成さ
れ、後のドレイン/ソース領域形成のためのイオン注入
の際のイオン注入防止層としての役割を果たす。このよ
うにして、広げられた幅が、シリコン基板90上すなわち
側壁スペーサの下部領域に、LDD形成用のイオン埋込層
形成箇所を提供する。エッチングの際、シリコン基板は
第一の絶縁層によって保護されているので、図2〜4に
述べた基板の汚染の問題が解決される。
ー40keVの As+イオンを用い、イオン注入防止層として
導電層パターン92'あるいは補助層パターン93'および側
壁スペーサ94'を用いて、ウエハの全表面上に高濃度ド
ープソース/ドレイン領域形成用の第一のイオン注入を
行う。結果として、As+イオンがシリコン基板中に注入
され、第一のドーパント埋込層902が形成される。この
条件下で、従来方法の場合とは異なり、シリコン基板に
直接接している側壁スぺーサ及びゲートは用いられず、
寸法の大きい導電層パターンが用いられるので、図6〜
9に関連して述べた素子の電気的特性に影響を及ぼす問
題は排除される。
ペーサ94'を形成する窒化物層を温度180℃のH3PO4溶液
中に浸漬する湿式エッチングによって除去する。これに
よって、補助層93'の幅が、ゲート形成マスクを用いて
図10の(a)の工程で定めたホトレジストパターンの幅と
同一になる。さらに、補助層パターン93'の幅は、第二
の絶縁層パターンの下部に配置された導電層パターンの
幅よりも小さくなる。
ガスプラズマを用い、また、補助層パターン93'をエッ
チング防止層として用いて、反応性イオンエッチングを
行う。このようにして、導電層パターン92'のエッチン
グ防止層93'で保護されていない部分が異方的に除去さ
れ、ゲート92''が形成される。この条件下で、シリコン
基板90の表面は第一の絶縁層91によって保護されてお
り、基板の過剰エッチング及び汚染が妨げられる。次
に、低濃度ドープドレイン(LDD)を形成するために、リ
ンイオンを用い、表面イオン濃度2.0×1013ions/cm2、
エネルギー30keVで、イオン注入防止層として補助層パ
ターン93'あるいはゲート92''を用いて、ウエハの全表
面に第二のイオン注入を行う。結果として、第一のドー
パントイオン埋込層902上に LDD 形成用の第二のドーパ
ントイオン埋込層901が形成される。
の上面及び側面、ゲート92''の側面及び第一の絶縁層91
の表面に、ゲート92''絶縁用の第四の絶縁層95である酸
化物層を1500Åの厚さで蒸着させる。続いて、ソース/
ドレイン領域及び LDD 形成のための第二のドーパント
埋込層901及び第一のドーパント埋込層902のようなドー
パント埋込層を温度870℃で40分加熱し、LDD 901'及び
ソース/ドレイン領域を形成して、本発明による LDD MO
SFET の形成を完了する。
ばケイ化物(例えばタングステンケイ化物)を1500Åの
厚さで蒸着させることによって形成する。また、同様の
方法で、NMOSFET だけでなく、PMOSFET を形成すること
もできる。PMOSFET 形成の際に第一及び第二のイオン注
入を行う場合、使用イオンは BF2+あるいは B+イオンで
ある。
側壁スペーサ形成用の酸化物層のエッチングの際に現れ
る問題点は全て排除される。すなわち、シリコン基板の
不均一性を生じる基板の過剰エッチングのような問題、
基板へのプラズマガスの侵入、これによる基板の汚染、
これによる半導体素子特性の低下(接合における漏洩電
流の増大)などは全て解決される。さらに、スペーサの
輪郭に起因する応力によって生じた後、スペーサの角部
から基板の内部に向けて成長する結晶欠陥の発生は、不
特定箇所における TR 欠陥すなわちメモリセルの不特定
ビット欠陥を生じることになるが、LDD 型トランジスタ
を本発明の方法によって形成すると、この問題は解消さ
れ、結果的に素子の収率が大幅に改善される。さらに、
本発明の半導体素子は、極めて低い接合電流が要求さ
れ、製造が極めて難しい次世代の高集積メモリ素子用の
単位トランジスタとして最適である。
に適用すると、工程を単純化させることができる。この
工程を図12によって説明する。まず、図の(a)に示すよ
うに、p井戸及びn井戸形成工程完了後、半導体基板10
1上にゲート酸化物層102を成長させる。次いで、該層上
に、ポリシリコンゲート形成用のポリシリコン層103
(第1の導電層)を蒸着し、さらに、ケイ化物層(第2
の導電層)を十分な厚さで蒸着あるいは成長させる。次
に、ゲートマスクを用いたホトエッチングによって上記
ケイ化物層をエッチングし、これによって、ケイ化物か
らなるゲートパターン104を形成する。次に、Si3N4を蒸
着し、エッチングバックして、ケイ化物ゲートパターン
104の側面にスペーサ105を形成し、その後ウエハ全面に
CVD 酸化膜106を蒸着する。
S 領域をホトレジスト PR で被覆して NMOS 領域のみを
開口し、これによって CVD 酸化物層106を除去する。こ
の条件下で、ケイ化物ゲートパターン104のケイ化物層
でエッチングを停止させる。これは、エッチング時間を
十分に調節するか、ポリシリコン上に熱酸化によって酸
化物層を形成した後のエッチング速度を低くすることに
よって達成することができ、これによって CVD 酸化物
のみが除去される。
た状態に置き、次に図の(b)に示すように、窒化物スペ
ーサ105及び NMOS 領域のケイ化物層104をマスクとして
ポリシリコン層103を乾式エッチングすることによっ
て、ソース/ドレイン領域形成用のイオン注入マスクと
して十分な大きさの仮のゲート電極103'を形成する。次
に、n+ドーパントをイオン注入し、熱処理してソース/
ドレイン領域107を形成する。この条件下で、シリコン
のエッチングを防止するために、n+イオン注入後、O2
ガス雰囲気中900℃で数分間の酸化を行う。次に、H3PO4
溶液(180℃)中に浸漬することによって窒化物スペーサ
層105を除去し、さらに、残留ケイ化物層104をマスクと
して仮のゲート電極103'を除去してゲート電極108を形
成し、さらにn~イオンを注入して LDD 領域110を形成
する。
化物層109を蒸着する。次いで、PMOS 領域にホトプロセ
スを施して、NMOS 領域の場合と同様に LDDを形成す
る。
に適用した場合には、二つのマスキング工程を飛ばすこ
とができる。すなわち、n~、n+、p~及びp+のイオン
注入には四つのマスクが必要であるが、本発明の方法に
よれば、これらのマスクの中の二つしか必要としない。
程を開示しているが、本発明の方法はこの特許の有して
いる問題を解決している。これをやや詳細に説明すれ
ば、この特許においては、NMOS 領域形成のためのホト
工程後にn+イオン注入を行い、次いで処分可能な側壁
スペーサを除去し、さらにn~イオンの注入を行ってい
る。すなわち、二つのマスキング工程、すなわち CMOS
トランジスタ用の NMOS 工程及び PMOS 工程のそれぞれ
の一つを飛ばすことの可能な方法を開示している。この
方法の利点は下記の通りである。すなわち、n+イオン
注入後に熱処理を行い、n~イオンの注入を接合形成後
に行っていることである。この方法で、接合のみが極め
て薄い形で形成され、深いミクロンスケールの素子のシ
ョートチャンネル特性が改善される。さらに、処分可能
な側壁スペーサを形成し、このスペーサを用いることに
よってn+イオン注入を行い、次いでこの層を除去した
後、n~イオン注入を行う。結果として、一つのマスキ
ング工程を減らすことができる。すなわち、CMOS トラ
ンジスタの場合には、NMOS 及び PMOS から各々一つの
マスキング工程を減じることができ、結果的に二つのマ
スキング工程を減じることができる。
いでn+イオンの注入を行う。n+イオン注入間に生じる
格子欠陥を除去するために、高温、長時間の熱処理を行
う。これによって、n~の接合の長さが広げられ、従っ
て、深いサブミクロン素子のショートチャンネル特性が
低下する。これが従来技術の問題点である。しかし、上
記米国特許は下記のようにこの問題を解決している。す
なわち、まずn+イオンの注入を行い、次いで熱処理を
行い、次にn~イオンの注入を行う。この場合、n~イオ
ン注入の濃度が低いことによって格子欠陥は殆ど排除さ
れる。これによって、熱処理工程が最小限度に止めら
れ、n~接合の拡張の問題が解決される。
上記処分可能なスペーサのエッチングの際に、ゲート酸
化物層の損失が問題となる。また、上記処分可能なスペ
ーサは主として CVD Al 、W 系からなっており、ゲート
酸化物層の汚染を生じることになる。さらに、上記処分
可能なスペーサのエッチングの際、ゲート酸化物に損失
を生じ、素子の信頼性が低下するという結果になる。
製造方法においては、処分可能な LDDスペーサを適切な
金属を蒸着させることによって形成し、これによって、
ゲート酸化物の汚染及びエッチング間のゲート酸化物の
損失というような問題点を解決することができる。すな
わち、ゲートポリシリコン上に酸化物層及び Si3N4窒化
物層を蒸着させることによってゲートパターンを間接的
に形成し、これによって問題を解決している。さらに、
工程の単純化及び素子の最適化を得、かつ、素子の信頼
性を改善することができる。この条件下で、ホトレジス
トは180℃ H3PO4の窒化物層のエッチング工程に耐え得
ないので、CVD 酸化物保護層を形成する。もし、窒化物
層エッチングの工程に耐え得るホトレジストを用いるこ
とができれば、CVD 保護層は省略することができ、ホト
レジストだけを用いて工程をさらに簡略化することがで
きる。
よる製造手順を説明するための断面図。
析結果で、CF3、CHF3、O2等のガスを用いて酸化物層を
エッチングしたときの侵入プラズマ種によるシリコン基
板の汚染状態を示す図。
れる少数キャリヤの寿命時間を説明するための図。
洩電流との関係を示す図。
FETの部分断面図。
FET のゲート側壁からシリコン基板に向けての応力分布
を説明するための図。
エッチング停止層を添加した LDD トランジスタの形成
方法を説明するための図。
係を示す図。
の形成の手順を示す部分断面図。
の形成の手順を示す部分断面図。
5、15'、55、65、65'、72、91、93、93'、95、102、10
6、109、777…絶縁層、901、902…イオン埋込層、90
1'、110… LDD 領域、13、13'、53、63、63'、73、92、
92'、92''、103、103'…ポリシリコン、102’、107…ソ
ース/ドレイン、500、501…結晶欠陥、555…転位線、60
0、600'、601、601'…不純物拡散領域、900…ホトレジ
スト、S 、S'…応力。
Claims (23)
- 【請求項1】下記工程からなることを特徴とするMOS
FETの製造方法。 (1)半導体基板上に第一の絶縁層、導電物質からなる
第一の導電層及び他の導電物質からなる第二の導電層を
順次形成する工程、 (2)上記第二の導電層の所定の箇所をエッチングし
て、第二の導電層のパターンを形成する工程、 (3)上記第二の導電層のパターンの側面に、仮の側壁
スペーサを形成する工程、 (4)上記の第二の導電層のパターン及び上記の仮の側
壁スペーサをマスクとして上記第一の導電層の所定の箇
所をエッチングした後、上記半導体基板内に高濃度の第
一のドーパント埋込層を形成する工程、 (5)上記の仮の側壁スペーサを除去し、次いで上記第
二の導電層のパターンをマスクとして上記第一の導電層
をエッチングすることによってゲート電極を形成し、さ
らに、上記半導体基板内に低濃度の第二のドーパント埋
込層を形成する工程。 - 【請求項2】上記工程(1)において、第一の絶縁層
を、シリコン酸化物を形成するために、熱酸化処理によ
って形成することを特徴とする請求項1記載のMOSF
ETの製造方法。 - 【請求項3】上記工程(1)において、上記第一の導電
層がポリシリコンからなることを特徴とする請求項1記
載のMOSFETの製造方法。 - 【請求項4】上記工程(1)において、上記第一の導電
層を、LPCVD法を適用して、同時ドープしたポリシ
リコンを2000Åの厚さに蒸着することによって形成
することを特徴とする請求項1記載のMOSFETの製
造方法。 - 【請求項5】上記工程(1)において、上記仮の側壁ス
ペーサがシリコン窒化物からなるこ とを特徴とする請求
項1記載のMOSFETの製造方法。 - 【請求項6】上記の仮の側壁スペーサを、LPCVD法
を適用してシリコン窒化物を1500Åの厚さで蒸着
し、CHF 3 /CF 4 ガスプラズマを用いてシリコン窒化
物層を異方的にエッチングし、上記第一の導電層をエッ
チング停止層として用いることによって形成することを
特徴とする請求項1記載のMOSFETの製造方法。 - 【請求項7】上記第一の導電層を、上記第二の導電層の
パターン及び上記の仮のスペーサをエッチング抑制層と
して用い、また上記第一の絶縁層をエッチング停止層と
して用い、HBr/Cl 2 ガスプラズマを用いた乾式エッ
チング処理を適用することによってエッチングすること
を特徴とする請求項1記載のMOSFETの製造方法。 - 【請求項8】上記の第一のドーパント埋込層を、第一の
イオン注入法、すなわち、濃度5.0×10 15 ions/c
m 2 、エネルギー40keVのAsイオンを用いた注入法に
基づいて形成することを特徴とする請求項1記載のMO
SFETの製造方法。 - 【請求項9】上記第二のドーパント埋込層を、濃度2.
0×10 13 ions/cm 2 、エネルギー30keVのリンイオ
ンを用いた第二のイオン注入法に基づいて形成すること
を特徴とする請求項1記載のMOSFETの製造方法。 - 【請求項10】上記の仮のスペーサを、130℃の温度
でH 3 PO 4 溶液中に浸漬することによる湿式エッチング
法に基づいて形成することを特徴とする請求項1記載の
MOSFETの製造方法。 - 【請求項11】上記第二の導電層がケイ化物からなるこ
とを特徴とする請求項1記載のMOSFETの製造方
法。 - 【請求項12】上記第一の導電層をLPCVD法により
同時ドープのポリシリコンを厚さ20 00Åに蒸着する
ことによって形成し、上記第二の導電層としてケイ化物
を厚さ1500Åに蒸着することによって形成すること
を特徴とする請求項1記載のMOSFETの製造方法。 - 【請求項13】上記の仮の側壁スペーサを、シリコン窒
化物をLPCVD法によって1500Åの厚さに蒸着
し、CHF 3 /CF 4 ガスプラズマを用いて上記窒化物層
を異方的にエッチングし、上記第一の導電層をエッチン
グ停止層として用いることことによって形成することを
特徴とする請求項1記載のMOSFETの製造方法。 - 【請求項14】上記工程(5)の後、上記第一及び第二
のドーパント埋込層を870℃で40分間熱処理するこ
とを特徴とする請求項1記載のMOSFETの製造方
法。 - 【請求項15】上記半導体基板がp型のシリコン基板で
あることを特徴とする請求項1記載のMOSFETの製
造方法。 - 【請求項16】上記第一のドーパント埋込領域を、濃度
5×10 15 ions/cm 2 、エネルギー40keVのBF 2 イ
オンあるいはBイオンを用いて形成することを特徴とす
る請求項1記載のMOSFETの製造方法。 - 【請求項17】上記第二のドーパント埋込領域を、濃度
2.0×10 13 ions/cm 2 、エネルギー30keVのBF 2
イオンあるいはBイオンを用いて形成することを特徴と
する請求項1記載のMOSFETの製造方法。 - 【請求項18】下記工程からなることを特徴とするCM
OSトランジスタの製造方法。 (1)半導体基板上に絶縁層、導電物質からなる第一の
導電層及び他の導電物質からなる第二の導電層を順次形
成し、上記第二の導電層の所定箇所をエッチングして第
二の導電層のパターンを形成し、該第二の導電層のパタ
ーンの側面に仮の側壁スペーサを形成する工程 、(2)NMOS領域を規定し、上記仮の側壁スペーサ及
び上記NMOS領域の 第二の導電層のパターンをマスク
として上記第一の導電層をエッチングした後、上記のエ
ッチングした第一の導電層をマスクとしてn型の高濃度
ドープ領域を形成し、次いで上記の仮の側壁スペーサを
除去し、上記第二の導電層のパターンをマスクとして第
一の導電層をエッチングしてNMOSゲート電極を形成
し、さらに、該NMOSゲート電極をマスクとしてn型
の低濃度領域を形成する工程、 (3)PMOS領域を規定し、上記仮の側壁スペーサ及
び上記PMOS領域の第二の導電層のパターンをマスク
として上記第一の導電層をエッチングした後、上記エッ
チングした第一の導電層をマスクとしてp型の高濃度領
域を形成し、次いで上記仮の側壁スペーサを除去し、上
記第二の導電層のパターンをマスクとして上記第一の導
電層をエッチングしてPMOSゲート電極を形成し、さ
らに、上記PMOSゲート電極をマスクとしてp型の低
濃度ドープ領域を形成する工程。 - 【請求項19】上記の仮の側壁スペーサが、上記第一の
導電層及び上記第二の導電層に対してエッチング選択性
を有するシリコン窒化物からなることを特徴とする請求
項18記載のMOSFETの製造方法。 - 【請求項20】上記(2)の工程において、n型高濃度
ドープ領域を形成した後、O 2 ガス雰囲気中で約900
℃で数分間熱処理することを特徴とする請求項18記載
のMOSFETの製造方法。 - 【請求項21】上記(1)の工程後、第一の酸化物層を
形成し、NMOS工程間にNMOS領域を開口するこ
と、及び、上記(2)の工程後、第二の酸化物層を形成
し、PMOS工程間にPMOS領域を開口することを特
徴とする請求項18記載のMOSFETの製造方法。 - 【請求項22】上記半導体基板がpウェル及びnウェル
を備えていることを特徴とする請求項18記載のMOS
FETの製造方法。 - 【請求項23】上記第二の導電層がケイ化物からなるこ
とを特徴とする請求項18記載のMO SFETの製造方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940001118A KR0129125B1 (ko) | 1994-01-21 | 1994-01-21 | 반도체 소자의 ldd mosfet 제조방법 |
KR1994-1118 | 1994-01-21 |
Publications (2)
Publication Number | Publication Date |
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