KR20000011692A - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법을 제공하는 것으로서, 반도체기판에 웰이 형성되고, 반도체기판의 표면은 열산화되어 소자분리절연막을 형성한다. 불순물이 반도체기판내에 주입되어 소자분리절연막 직하에 가아드링을 형성하고, 그 후에 반도체기판을 상기 열산화시의 온도보다 높은 온도로 급속가열처리하는 급속가열어닐링(RTA : Rapid Thermal Annealing : 이하 RTA라고 부른다)이 행해진다. 그 후에, 예컨데, 불순물을 반도체기판에 주입하여, MOS 트랜지스터와 커패시터를 형성한 후, 수소 신터링 처리가 계면트랩준위저감처리로서 행해진다. RTA에 의해 불순물프로파일에 양향을 미치지 않고 결정결함이 해소되며, 계면트랩준위저감처리에 의해 계면트랩준위가 저감되므로, 소자분리절연막상의 리크전류가 저감된다. 결과적으로, 반도체 장치내의 소자분리절연막상의 계면트랩준위와 결정결함을 개선하는 것이 가능하여, 소자분리절연막상의 리크전류를 억제하며, 불순물 프로파일에대한 RTA의 영향을 제거한다.

Description

반도체장치의 제조방법{ SEMICONDUCTOR DEVICE MANUFACTURING METHOD }
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 소자분리영역에서의 리크전류를 저감시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치에서, 반도체기판의 주면은 소자분리절연막에 의해 전기적으로 서로 독립되어 있는 소자형성영역으로 분리되는데, 반도체/절연막계면에서 계면트랩준위나 결정결함등에 의한 전류가 종종 발생하여, 리크전류를 증가시키는 일이 있다. 예컨데, 1-트랜지스터형의 DRAM을 제조하는 경우에, P형 실리콘기판의 표면은 LOCOS법에 의해 선택산화되어, 실리콘 산화막으로 이루어지는 소자분리절연막을 형성하고, 상기 소자분리절연막에 의해 분리된 소자형성영역을 형성한다. 상기 소자형성영역에 게이트절연막과 게이트전극이 형성되고, 실리콘기판의 소자형성영역으로 N형불순물 이온이 주입되어, 소스영역과 드레인영역을 형성한다. 그리고, 층간절연막을 형성한 후, 소스영역에 콘택트홀이 개구되고, 상기 콘택트홀에 정보축적용의 용량전극, 용량절연막 및 데이터선으로 소용되는 대향전극이 형성되어, 메모리셀을 구성한다. 그러나 이 DRAM에서는, 상기 소스영역은 소자분리절연막에 인접한 영역에 형성되기 때문에, 용량전극에 축적된 정보는 소스영역으로부터 소자분리절연막과 반도체기판사이의 계면을 통해 리크하여, 그 결과 기록되어지는 기록정보의 홀드특성이 열화되어 버린다. 상기 리크전류의 원인은, 소자분리절연막을 형성하는 공정에서의 선택적산화에 의해 형성된 소자분리절연막이 소자분리절연막과 반도체기판사이의 계면트랩준위를 형성시키고, 결정결함이 상기 계면에서 발생하기 때문이라고 여겨진다. 상기의 제반사정을 고려하여, 종래에는 리크전류를 억제하기 위해서, 소자분리절연막이 형성된 후의 공정에서, 예켄데, H2분위기에서 400 내지 450℃, 10 내지 100분 정도의 열처리를 행하는 소위 계면트랩준위저감처리가 행해졌다. 또한, 상기 계면의 결정결함을 해소하기 의한 열처리를 행하는 것도 제안되고 있다.
상기와 같은 계면의 결정결함을 해소하기 위한 열처리로서, 종래에는 로를 이용한 비교적 장 시간동안 기판을 가열하는 어닐링(상기와 같이 로를 이용하는 어닐링은 이하 FA라고 칭한다)이 행해진다. 그러나, 이 FA에서는, 가열시간이 길기 때문에, 반도체기판에 형성된 불순물확산층의 불순물프로파일의 재분포가 생기고, 소자특성의 열화를 생기게 하는 일이 있다. 예를 들면, 상기한 바와 같은 DRAM과 같이, 소자분리절연막의 직하에 형성된 가아드링을 구비한 소자에 대해 FA를 행하면, 소자분리절연막 직하에 있어서의 리크전류의 저감효과는 얻어진다. 그러나, 소자분리절연막 직하의 가아드링을 구성하는 일도전형의 불순물은, 이 FA에 의해 이 가아드링에 접하여 형성되어 있는 MOS트랜지스터의 활성영역내에 확산되어 접합면를 완만한 것으로 하고, 특히, 게이트 폭 방향으로 채널폭을 좁게하여, 트랜지스터 특성을 열화시킨다. 또한, MOS트랜지스터의, 소스·드레인영역이 형성된 후에, FA처리가 행해지는 경우에, 소스/드레인영역에 대한 불순물 프로파일이 완만해져, 트랜지스터의 특성을 열화시킨다.
상술한 바로부터 알수 있듯이, 종래의 반도체 제조방법에 따르면, 소자분리절연막의 형성중에 생기는 계면트랩준위와 결정결함에 의한 리크전류가 현저한 것이 되어, 계면트랩준위저감처리를 행하여도 결정결함때문에 생긴다고 여겨하는 리크전류의 저감은 용이하지 않다. 또한, 결정결함을 해소하기 위해 FA가 행해지면, 이번에는 반도체장치에 형성되어 있는 불순물층의 불순물 프로파일이 영향을 받아, 소자특성을 열화시킨다. 이 때문에, 종래에는 결정결함을 해소하기 위한 FA는, 불순물층을 형성하기 전에 행해진다. 그러나, 실제의 반도체장치에서는, 반도체기판에 P형, N형의 웰을 형성한 후에 소자분리절연막 형성공정이 주로 행해지므로, 소자분리절연막이 형성된 시점에서는 이미 불순물층이 형성되어 있다. 더욱이, 근년에는 고에너지의 이온주입만으로 웰영역을 형성하는 방법이 제안되고 있는데, 그 방법은 그 이후의 공정에서 행해지는 고온열처리 때문에 불순물프로파일을 완만하게하는 단점도 있다. 그 때문에, 상기한 불순물프로파일에 영향을 주는 일없이 FA를 행함에 의해 결정결함을 해소하는 것은 사실상 불가능하다.
본 발명의 목적은, 절연막/반도체계면에서 결정결함이 개선가능하여 소자분리절연막상에서의 리크전류를 억제하고, 불순물프로파일에 대한 영향이 제거가능하여 트랜지스터 특성을 개선한 반도체장치의 제조방법에 관한것이다.
본 발명에 의한 반도체장치의 제조방법에 있어서, 반도체기판의 표면은 열산화 되어 소자분리절연막을 형성한다. 상기 소자분리절연막을 형성한 후에 상기 반도체기판이 열산화되는 온도보다도 높은 온도로 상기 반도체기판을 급속가열처리하는 RTA(Rapid Thermal Annealing)공정이 행해진다. 상기 RTA공정의 이전 혹은 이후에 상기 반도체기판에 불순물이 주입된다. 그 후, 계면트랩준위저감처리공정이 행해진다. 예컨데, 본 발명이 MOS트랜지스터와 커퍼시터를 구비하는 메모리셀의 제조방법에 적용되는 경우, 반도체기판에 적어도 하나의 도전형 웰영역을 형성하는 공정과, 상기 반도체기판의 표면을 선택적으로 열산화하여 열산화막을 포함하는 소자분리절연막을 형성하고, 상기 소자분리절연막에 의하여 상기 반도체기판에 소자형성영역을 형성하는 공정과, 적어도 상기 소자분리절연막에 대해 일도전형의 고농도불순물을 주입하여 상기 소자분리절연막의 직하에 채널스토퍼를 형성하는 공정과, 상기 소자분리절연막에 게이트절연막 및 게이트전극을 형성하는 공정과, 상기 소자분리절연막과 게이트전극을 마스크로 하여 상기 소자형성영역에 반대도전형의 불순물을 주입하여 소스/드레인 영역을 형성하는 공정과, 상기 소자형셩영역을 덮는 층간절연막을 형성함과 함께, 상기 층간절연막에 콘택트홀을 개구하고, 이 콘택트홀을 통하여 상기 소스영역에 전기접촉되는 용량전극을 형성하는 공정과, 상기 용량전극상에 용량절연막 및 대향전극을 형성하여 커패시터를 구성하는 공정과, 상기 반도체기판에 대하여 계면트랩준위저감처리를 행하는 공정을 포함하는 본 발명에 의한 반도체장치 제조방법은, 상기 소자분리절연막이 열산화 되는 온도보다도 높은 온도로 반도체 기판에 RTA를 행하는 공정을 포함하는 것으로서, 상기 공정은 상기 소자분리절연막을 형성하는 공정의 이후부터, 상기 수소분위기 상에서 저온열처리를 행하는 공정까지의 사이의 임의의 공정중에 행해지는 것을 특징으로 한다.
본 발명의 각 공정은 다음의 처리공정이면 양호하다. 즉, 상기 RTA는 온도의 급속한 승온 및 감온이 가능한 로를 이용한 열처리에 의해 행해진다. 상기 열산화막이 형성되는 열산화온도는 900℃ 내지 1100℃이고, 상기 급속가열처리 공정은 950℃이상의 온도, 1℃/초 이상의 승온 및 감온속도로 행해진다. 상기 소자분리절연막의 제조공정으로서, 상기 반도체기판의 표면을 선택산화하여 두터운 열산화막을 형성하는 공정 또는 상기 반도체기판의 표면에 오목홈을 형성하여, 상기 오목홈의 내면 및 저면을 열산화하여 열산화막을 형성하며, 더욱이 상기 오목홈 내에 절연재 또는 기타 재료를 매입하는 공정이 채용될 수 있다. 또한, 상기 계면트랩준위저감처리공정은, 수소를 사용한 저온처리 공정이다.
열산화막을 형성하기위한 열산화 온도보다도 높은 온도에서의 RTA을 행함에 의해, 소자분리절연막과 반도체기판사이의 결정결함은 해소되며, 계면트랩준위저감처리를 행함으로서 소자분리절연막의 직하의 반도체기판상의 계면트랩준위를 저감하여, 소자분리절연막상의 리크전류를 저감한다. 또한, RTA에 의한 급속가열처리에 기인해, 반도체기판상에 형성되어 있는 불순물층의 불순물프로파일의 영향은 거의 없어, 불순물층을 구성요소로 포함하고 있는 소자의 특성 열화가 방지된다.
도1은 본 발명에 따른 제1실시예의 제조공정을 도시한 흐름도.
도2a 내지 도2k는 본 발명에 따른 제1실시예의 제조공정을 공정 순으로 도시한 횡단면도.
도3은 본 발명에 따른 제1실시예의 불순물프로파일 특성과 리크전류의 측정결과를 도시한 그래프.
도4는 불순물프로파일에 대한 FA와 RTA의 영향을 비교한 측정예.
도5a 내지 도5c는 불순물프로파일에 대한 FA와 RTA의 영향을 비교한 측정예.
도6a 내지 도6b는 불순물프로파일에 대한 FA와 RTA의 영향을 비교한 측정예.
도7a 내지 도7b는 제1실시예에 있어서 상이한 온도에서 RTA를 각각 행하는 경우의 리크특성과 불순물프로파일 특성을 도시한 도면.
도8은 본 발명의 제2실시예의 제조공정을 도시한 흐름도.
도9a 내지 도9b는 제2실시예에 있어서 상이한 온도에서 RTA를 각각 행하는 경우의 리크특성과 불순물프로파일 특성을 도시한 도면.
도10은 본 발명의 제3실시예의 제조공정을 도시한 흐름도.
도11a 내지 도11b는 제3실시예에 있어서 상이한 온도에서의 RTA를 각각 행하는 경우의 리크특성과 불순물프로파일 특성을 도시하는 도면
도12a 내지 도12b는 본 발명의 제4실시예의 주요공정을 공정 순으로 도시한 횡단면도.
< 도면의 주요부분에 대한 간단한 설명 >
11 : 실리콘기판 12 : P형웰
13 : 실리콘산화막 14 : 실리콘질화막
16 : 소자분리절연막 18 : 가아드링
20 : 게이트전극 22 : 소오스/드레인영역
23 : 층간절연막 25 : 용량전극
26 : 용량절연막 27 : 대향전극
31 : 실리콘기판 32 : P형웰
35 : 오목홈 36 : 실리콘산화막
38 : 가아드링 39 : 실리콘산화막
40 : 소자분리절연막
이하, 본 발명의 실시예가 첨부된 도면과 관련하여 상세히 기술될 것이다. 도1은 본 발명이 일 트랜지스터형의 DRAM에 적용된 제조방법의 개략을 공정순으로 도시한 흐름도이다. 이 실시형태에서는, 반도체기판에 웰이 형성하고(S101), 소자형성영역을 형성하기 위한 소자분리절연막이 형성된다(S102).
그 후, 상기 반도체기판에 불순물이 도입되어 소자분리절연막의 직하에 가아드링(또는 채널스토퍼)을 형성하고(S103), 그 후에 RTA가 행해져 소자분리절연막 직하의 반도체기판의 계면상의 결정결함을 해소한다(S104). 그 후에, 소자형성영역상에 게이트전극이 형성되고, 불순물이 도입되어 소스·드레인영역을 형성하여 MOS트랜지스터를 형성한다(S105). 용량축적용 커패시터가 형성된 이후(S106), 수소 신터링이 행해지고(S107), DRAM메모리셀이 형성된다.
도2a 내지 도2k는 도1의 흐름도에 따라 DRAM 메모리를 제조하는 일 예를 제조공정순으로 도시하는 단면도이다. 우선 도2a에 도시된 바와 같이, N형 실리콘기판(11)의 소요의 영역에 P형 불순물이 도입되고, 또한 확산되어 P형 웰(12)를 형성한다.
뒤이어, 도2b에 도시된 바와 같이, 상기 실리콘기판(11)의 표면에 열산화법에 의해 얇은 실리콘산화막(13)이 형성된다, 상기 실리콘산화막(13)상에 실리콘질화막(14)이 형성된다. 그 후에, 상기 실리콘질화막(14) 상에 포토레지스트막(15A)이 형성되고, 포토리소그라피 공정에 의해 포토레지스트막(15)이 소요의 패턴으로 형성된다.
도2c에 도시된 바와 같이, 상기 포토레지스트막(15)을 마스크로 하여, 상기 실리콘질화막(14) 및 실리콘산화막(13)이 선택적으로 에칭되어, 소자분리절연막이 형성되는 상기 실리콘기판(11)의 영역의 표면을 노정한다.
도2d에 도시된 바와 같이 980℃에서의 열처리(LOCOS산화)가 행해져 상기 실리콘기판의 노정면을 열산화하여, 소자분리절연막으로서 두터운 실리콘산화막(16)을 형성한다. 상기 열산화를 행한 후, 상기 소자분리절연막(16) 직하의 상기 실리콘기판(11)과 소자분리절연막과의 계면에는, 상기 실리콘기판(11)을 구성하는 실리콘 단결정의 결정결함이 생겨, 해당 계면에서의 계면트랩준위가 증가된다.
뒤이어, 상기 실리콘질화막(14)과 실리콘산화막(13)을 제거한 후, 도2E에 되시된 바와 같이, 포토레지스트(15B)를 마스크로 하여 상기 실리콘기판(11)의 표면에 대하여 보론(B)이 이온주입된다. 이때의 보론의 주입에너지 및 도스량이 적절히 설정됨으로서, 소자분리절연막(16)과 실리콘기판(11)사이의 계면에 연한 깊이로 이온이 주입되어, 이온주입층(17)이 형성된다. 여기서 상기 주입에너지는 100KeV, 도스량은 2×12(1/cm2)로 설정된다. 소자형성영역에 이온을 주입해서 얻어진 보론의 이온주입층(17)은 실리콘기판(11)의 깊은 위치에 있기 때문에, 후에 형성되는 MOS트랜지스터의 특성에 영향을 주지 않는다.
그 후, 예컨데, 상기 기판(11)이 급속히 가열되어 열처리되는 것과 같이, 상기 실리콘기판(11)에 대한 RTA(Rapid Thermal Annealing)가 실행된다. 여기서는, RTA로서 램프어닐링이 실행되어, 질소 분위기에서 상기 실리콘기판(11)이 상기 소자분리절연막(16)을 형성할 때의 온도인 예컨데, 980℃보다도 고온인 1050℃에서 약 30초의 가열처리가 실행된다. 상기 RTA처리의 결과로서, 소자분리절연막(16) 직하에 있어서의 실리콘기판(11)과 소자분리절연막(16)사이의 계면상의 결정결함이 해소된다.
또한, 이 열처리의 결과로서, 도2F에 도시된 바와 같이 상기 선행공정에서의 이온 주입에 의해 형성된 보론의 이온주입층(17)은 상기 소자분리절연막(16) 직하의 실리콘기판(11)과 상기 소자분리절연막(16)사이의 계면을 따라 고농도로 도핑된 P형 불순물층으로서 형성되어, 이 P형 불순물층은, 상기 소자분리절연막(16)사이에 놓여 상호 인접 배치된 소자간의 내압을 높이기 위한 채널스토퍼, 즉 가아드링(18)으로서 형성된다.
그런 후에, 도2F에 도시된 바와 같이, 실리콘기판(11)의 표면이 열산화되어 200Å 정도의 두께의 게이트절연막으로서 소용되는 실리콘산화막(19)을 형성한다. 그 후, 상기 실리콘산화막(19)상에 제1 폴리실리콘막(20)이 3000Å 정도의 두께로 형성된다. 상기 제1 폴리실리콘막(20)상에 포토레지스트막(21)이 형성된다. 상기 포토레지스트막(21)은 포토리소그라피 처리에 의해 소요된 패턴의 마스크로 형성된다. 상기 마스크를 이용하여 상기 제1 폴리실리콘막(20)과 실리콘산화막(19)이 선택적으로 에칭되어, 상기 막들을 게이트절연막(19) 및 게이트산화막(20)으로 형성된다.
그 후, 도2G에 도시된 바와 같이, 상기 소자분리절연막(16)과 게이트전극(20)을 이용하여 셀프 얼라인 기술에 의해 상기 실리콘기판(11)의 소자형성영역에 인(P)이 이온주입된다. 여기서는, 이온 주입 에너지는 30KeV로서, 도스량은 5×13(1/cm2)으로 하고 있다. 이 소스/드레인 영역(22)은, 소위 LDD구조로 형성가능하다. 그 경우에는, 상기 영역(22)은 인 이온과 같은 이온으로 상기 기판(11)을 먼저 저농도로 도핑하고, 그 후 상기 게이트전극(20)의 측면상에 사이드월을 형성하고, 비소를 고농도로 이온 주입하는 것에 의해 형성가능하다.
그 후에, 도2H에 도시된 바와 같이, 1μm정도의 두께의 산화막이 전면상에 성막되어 층간절연막(23)이 형성된다.
그 후, 도2I에 도시된 바와 같이, 상기 소스·드레인영역(22)의 소스영역(22S)에 대응하는 상기 층간절연막(23)은 선택적으로 에칭되어 콘택트홀(24)이 개구된다.
도2J에 도시된 바와 같이, 전면상에 제2폴리실리콘막(25)이 퇴적되어 상기 콘택트홀(24)내에 매입된다. 동시에 상세한 설명은 생략되겠지만 포토레지스트를 사용하여 포토리소그래피기술에 의해 상기 폴리실리콘막(25)은 소요의 패턴으로 선택 에칭된다. 결과적으로, 제2폴리실리콘막(25)은 상기 소스영역(22S)에 전기적으로 접속된 용량전극(25)으로서 형성된다.
다음에, 도2K에 도시된 바와 같이, 전면상에 실리콘질화막(26)이 성막되고, 상기 실리콘질화막(26)상에 제3폴리실리콘막(27)이 형성된다. 상기 제3폴리실리콘막(27) 및 실리콘질화막(26)은 적어도 상기 표면상에 상기 용량전극(25)을 남기도록 선택적으로 에칭되어, 상기 실리콘질화막(26)은 용량절연막으로서, 상기 제3실리콘막(27)은 대향전극으로 소용되는 커패시터가 구성된다.
상기의 일련의 공정 후에, 예컨데 저온열처리와 같은 계면트랩준위저감처리가 수소분위기에서 신터링공정을 위해 행해진다. 상기 수소신터링공정 이후에, 게이트절연막(19) 직하의 실리콘기판(11)상의 채널영역의 계면트랩준위가 조정된다. 상기 신터링공정에 의해, 상기 소자분리절연막(16) 직하의 실리콘기판(11)과 상기 소자분리절연막(16) 사이의 계면은 또한 조정된다.
따라서, 이상의 공정에 의해, 한개의 MOS트랜지스터와 한개의 커패시터로서 구성되는 DRAM의 메모리셀이 완성된다.
다음에, 상기 실시예의 메모리셀(이하 "실시예의 셀"이라 부른다)의 특성을 평가하기 위해, 상기 언급한 공정과 일부 다른 공정에 의해, 비교셀이 형성된다. 실시예의 셀과 비교셀과의 특성의 비교결과가 기술될 것이다. 이하의 셀은 비교셀로서 준비되었다.
제1 비교셀 : RTA 공정이 포함된 공정은 행하나, 수소 신터링 공정은 행하지 않고 얻어진 것.
제2 비교셀 : RTA 공정을 제외하고는 동일한 공정으로 얻어진 것.
제3 비교셀 : RTA 공정과 수소 신터링 공정 어느 것도 행하지 않고 얻어진 것.
상기 리크특성과 불순물프로파일특성은 본 발명에 의한 실시예의 셀과 제1 내지 제3비교셀에 대해 각각 측정되었다. 여기서는, 용량전극에 축적되는 정보로서의 전하가 소자분리절연막 직하를 통해 셀의 소스영역에서부터 인접한 셀까지 리크되는 리크특성은 이하의 방법에 의해 측정된다. 역방향 전류는 소스영역과 기판사이에 인가된 역바이어스(3V)를 인가함으로서 측정된다. 또한, 불순물프로파일특성에 대해서, 불순물프로파일, 예컨데, 접합 커패시티와 밀접한 관계가 있는 공핍층의 확산은, 소스 영역의 인 이온과 보론이온이 상호 확산하여 완만한 불순물프로파일을 제공하는 상태를 파악하기 위해, 측정된다.
도3은 상기 측정결과를 도시하고 있다. 리크특성에 대하여 보면, 수소 신터링 공정이 실행되지 않은 제1비교셀과 제3비교셀의 리크특성에 대해서, RTA 공정이 행해진 제1 비교셀의 리크전류가 제3비교셀의 리크전류와 비교하여 어느정도 리크전류가 저감됨을 알수있다. 그러나, 어느 것도 기대하는 만큼 리크전류의 저감효과가 얻어지지 않는다. 한편, 수소 신터링을 행한 본 발명에 의한 실시예의 셀과 제2비교셀에 대해서, 수소 신터링을 행하지 않은 제1 및 제3비교셀 보다 리크전류의 저감효과가 높음을 알수있다. 특히 RTA를 행한 본 발명셀은 제2 비교셀보다도 리크전류의 저감효과가 현저높다. 상기 측정 결과로부터, 본 발명에 의한 실시예의 셀에있어서, RTA는 소자분리절연막 직하에 있어서의 실리콘기판의 결정결함을 해소가능하고, 결정결함 때문이라고 여겨지는 리크전류를 저감하여, 상기한 DRAM메모리셀에서의 용량전극으로부터의 데이터 리크를 억제함을 확인시켜 주었다.
불순물프로파일특성에 대해 보면, RTA를 행한 본 발명에 의한 실시예의 셀과 제1비교셀은, RTA를 행하지 않은 제2비교셀과 제3비교셀보다도 불순물프로파일의 공핍층이 약간 넓어짐을 알수있다. 전자와 후자사이의 그 차는 미소하고, 따라서, 이 것으로 부터 RTA는 불순물프로파일을 느슨하게 하는것에는 영향을 거의 미치지 않음을 알 수 있다. 또한 상기의 불순물 프로파일 특성은 수소 신터링을 실행하거나 실행하지 않거나 동일한 특성이다. 따라서, 수소 신터링은 불순물프로파일특성에 거의 영향을 미치지 않음을 알 수 있다.
이하, RTA는 불순물프로파일 특성에 거의 영향을 미치지 않다는 것을 확인하는 실험결과가 기술될 것이다. 도4는, N형 실리콘기판에 P형 웰을 형성하고, 상기 실리콘기판의 표면에 소자분리절연막을 실리콘산화막으로서 형성하고, 상기에서 언급된 바와같은 가아드링을 형성하는 조건과 동일한 조건으로 보론이온을 주입하고, 그 후, 상기 소스/드레인의 형성 조건과 동일한 조건하에 인 이온을 주입하는 상기 실시예에 따라 제조된 DRAM메모리셀의 경우에서와 같은 일 예를 도시하는 전형적인 횡단면도이다. 상기 실리콘기판의 XX선, YY선상의 불순물프로파일은 그후 확인되었다.
도5A는 소자분리절연막에 있어서의 불순물프로파일로서, 소자분리절연막(16) 직하에 제공된 가아드링(18)으로서 보론이온의 농도피크를 도시한다. 도6A는 소자형성영역의 불순물프로파일로서, 실리콘기판(11)의 표면측에서 하방으로 본다면, 인이온의 농도피크는 소스영역(22S)으로서 존재하고, 그 후, 보론이온의 농도피크는 상기 웰(12)로서 존재한다. 상기에서 언급된 RTA에 대한 조건(1050℃, 30초)과 동일한 조건하에서, 셀은 상기 실리콘기판에 대해 RTA를 행하는 공정과, FA 또는 노를 사용한 어닐링(1050℃, 10분)을 행하는 공정을 포함하는 공정을 통해 각각 제조된다. 상기 셀의 불순물프로파일은 조사되었다.
도5B 및 도6B는, RTA를 행하는 경우의 불순물프로파일의 경우로서, 불순물프로파일이 많이 변하지 않음을 도시하고 있다. 도5 및 도6C는 FA를 행하는 경우의 불순물프로파일로서, 불순물프로파일이 느슨한 것을 도시하고 있다. 상기로 부터 판단하면, 불순물프로파일특성에 대한 RTA의 영향은 극히 적고 무시할 수 있는것임을 확인할 수 있다.
한편, 상기 리크 특성과 불술물프로파일에 대한 RTA의 온도가 미치는 영향에 대한 측정이 행해졌다. 상기 측정에서, RTA 시간은 30초로 고정되고, 셀은 RTA를 행하지 않은 공정을 통해 제조된 것이고, RTA온도는 1050℃, 1150℃로서, 각각의 셀에 대한 역방향전류와 접합용량에 대한 측정이 행해졌다. 도7A 및 도7B는 상기 측정결과를 도시한 것이다. 측정결과로부터 자명하듯이, 리크특성에 대해서는 온도가 높을수록 리크전류는 더욱 억제가능해진다. 불순물프로파일에 대해서는, RTA의 온도 의존성이 적다. 즉, RTA온도를 고온으로 하더라도, 불순물프로파일특성은 저하되지 않는다. 따라서, 본 발명에 따르면, RTA가 적어도 소자분리절연막의 형성온도보다도 약간 높은 온도, 내지는 충분히 높은 온도로 행해지는 경우,불순물프로파일특성을 열화시키는 일 없이, 즉, MOS트랜지스터의 특성을 열화시키는 일 없이 리크전류가 적은 DRAM의 메모리셀을 제조하는것이 가능함이 명확해진다. 또한, LOCOS법에 의해 소자분리절연막의 형성하는 경우에는, 통상 900℃ 내지 1100℃에서의 열처리가 행해지기 때문에, 900℃ 내지 100℃ 보다도 높은 온도로 RTA가 실행됨이 가능하다.
상기 실시예에서는, RTA의 공정은, 가아드링을 형성한 직후에 행해진다. 그러나 도8의 흐름도에서 도시된 바와같이, RTA공정은 소자분리절연막이 형성된 직후에 행해져도 좋다. 도8의 흐름도는 도1의 흐름도와 RTA공정의 순서만이 다른것이다. 도8에 있어서, 도1의 흐름도의 개개 공정에 대응하는 공정은 도1의 번호화 동일 부호가 붙어있다. 도9A와 도9B는 예컨데, 1000℃, 1050℃, 1100℃, 1150℃의 상위한 온도로 RTA를 행한 공정을 포함하는 공정으로 제조한 셀의 경우에서, 리크특성과 불순물프로파일특성을 도시하는 도면이다. 제1실시예의 경우와 같이 상기 실시예에서, 리크특성으로부터, 소자분리절연막을 열산화에 의해 형성하는 때에 소자분리절연막과 실리콘기판의 계면의 실리콘기판에 생기는 결정결함은 RTA에 의해 해소가능하고, 리크전류가 억제가능함을 알 수 있다. 도9A에 따르면, RTA가 1000℃에서 행해지는 경우에는, RTA를 행하지 않고 제작한 셀의 경우보다는 리크전류의 방지효과가 적다. 이것은 1000℃의 RTA의 처리온도는 LOCOS법에 의한 소자분리절연막의 형성시의 열산화 온도인 980℃와 거의동일하여, 상기 온도는 실리콘결정을 해소하는데 충분치 않기 때문으로 추측할 수 있다. 상기로 부터, 소자분리절연막이 형성된 직후에 RTA가 실행되는 경우에는, 소자분리절연막을 형성하는 온도보다도 약간 높은 온도, 예컨대 50℃정도 높은 온도로 RTA를 행함에 의해, 리크전류는 효과적으로 억제될 수 있음을 알 수 있다. 상기 경우에, RTA를 행하기 전에는 불순물을 이온 주입하는 가아드링 및 소스/드레인영역이 형성되지 않기 때문에, 불순물프로파일에 미치는 RTA의 영향은 거의 없다.
더욱이, 본 발명에 따르면, 도10의 흐름도에 도시된 바와 같이, 소스영역 및 드레인영역, MOS트랜지스터 및 커패시터를 형성한 이후에 RTA 행해져도 좋다. 상기 도10의 흐름도에 있어서, 도1과 동일한 부호에 의해 도1의 공정과 동일한 공정이 나타나 있다. 도11A와 도11B는 RTA의 온도를 예컨데, 950℃, 1050℃로 상위한 온도로 행하여 셀을 형성하는 경우의 리크특성과 불순물프로파일을 도시하는 도면이다. 상기 제3실시예에 있어서, 이전의 실시예와 유사하게, 리크특성으로부터 소자분리절연막을 열산화에 의해 형성하는 때에 소자분리절연막과 실리콘기판사이의 계면의 실리콘기판상에 생기는 결정결함은 RTA에 의해 해소가능하고, 리크전류가 RTA를 통해 억제될 수 있음을 알 수 있다. 비록 리크전류를 방지하는 효과는, 950℃에서도 어느정도의 달성되지만, 1050℃의 RTA를 행하면 보다 현저한 리크전류의 방지효과가 얻어진다. 한편, 불순물프로파일에 대해서는, 소스영역 및 드레인영역이 형성된 후에 RTA가 실행되기 때문에, 소스영역, 드레인영역에 미치는 RTA 공정의 영향을 완전히 무시하는 것이 곤란하고, 공핍층이 약간 넓어진다. 그러나, MOS트랜지스터의 특성에 미치는 영향은 근소하며, 무시할 수 있는 정도이다. 참고로서, 도11A 및 도11B는 RTA 대신에 FA를 행한 경우의 리크특성과 불순물프로파일특성을 또한 도시한다. 상기에서 도시된 바와같이, FA는 RTA과 거의같은 정도의 리크전류의 억제효과를 제공한다. 그러나, 불순물프로파일에서의 용량의 증가는, 예컨데, 공핍층의 넓어짐이 극히 크는것처럼, 극히 크다. 따라서, MOS트랜지스터의 특성은 그만큼 열화된다고 추측된다.
도12A 및 도12B는 본 발명에 의한 소자분리절연막이 STI(Shallow Trench Isolation)에 적용되는 제4실시예를 기술하는 횡단면도이다. 도12A에 도시된 바와 같이, 실리콘산화막(33), 실리콘질화막(34)은 P형 웰(32)가 형성되는 N형 실리콘기판(31)상에 형성된다. 상기 실리콘질화막(34)과 실리콘산화막(33)은 소요의 패턴으로 각각 형성되고, STI의 형성영역이 형성된다.
뒤이어, 도12B에 도시된 바와 같이, 상기 실리콘질화막(34)과 실리콘산화막(33)을 마스크로 하여, 상기 실리콘기판(31)은 소요하는 깊이까지 이방성 에칭이 되어, 오목홈(35)이 형성된다. 그 후, 상기 실리콘기판(31)의 표면이 1100℃정도로 열산화되어, 상기 오목홈(35)의 내면상에 100Å정도의 실리콘산화막(36)을 형성한다.
그 후, 도12C에 도시된 바와 같이, 상기 실리콘기판(31)에 대해 보론이온이 주입되고, 상기 오목홈(35) 내의 실리콘(36)의 직하에 보론 이온주입층(37)이 형성된다. 보론이온은 소자분리절연막에 깊이 주입되므로, 상기 보론의 주입은 후에 형성되는 MOS트랜지스터의 특성에 영향을 미치지 않는다.
그 후, 상기 실리콘기판(31)에 대하여 RTA가 실행된다. 이전의 실시예의 경우에서와 같이 제4실시예에서도, RTA로서 램프어닐링이 행해지고 있어, 상기 실리콘기판(31)은 질소분위기에서 예컨데, 소자분리절연막이 형성되는 온도 예컨데,1100℃보다 높은 온도인 1150℃에서 30초간 가열된다. 상기 RTA의 처리에 의해, 이전의 실시예의 경우에서와 같이, 후에 소자분리절연막으로 되는 상기 실리콘산화막(36)과 상기 실리콘산화막(36) 직하의 상기 실리콘기판(31)의 계면에서, 결정결함이 해소된다.
주목할 것은, 상기 RTA를 실행한 이후에, 도12D에 도시된 바와 같이, 상기 이온주입층(37)은 채널스토퍼로서 가아드링(38)으로 형성된다는 것이다. 그 후에, 상기 오목홈(35)을 포함하는 실리콘기판(31)의 전면에, 상기 오목홈(35)을 완전히 덮는데 충분한 두께로 CVD법에 의해 실리콘산화막(39)이 퇴적된다. 또한, 상기 실리콘산화막(39)의 표면은 CMP(화학기계적연마)법 또는 에치백법에 의해 에칭되어, 상기막(39)의 표면을 평탄화 한다. 따라서, 실리콘산화막(36 및 39)이 매립된 STI구조의 소자분리절연막(40)이 상기 오목홈(35) 내에 형성되게 된다.
그 후, 도면은 생략되었지만, 상기 제1의 실시예와 마찬가지로, 상기 실리콘질화막 및 실리콘산화막이 에칭 제거되고, 게이트절연막, 게이트전극, 소스 및 드레인의 각 영역이 형성되어 MOS트랜지스터를 형성한다. 그 후, 층간절연막이 형성되고, 콘택트홀이 개구되고, 용량전극, 용량절연막, 대향전극이 형성되어 커패시터를 형성하며, 수소 신터링이 행해져서 DRAM의 메모리셀이 형성된다. 상기 실시예에서, 채널스토퍼로 소용되는 가아드링은 오목홈(35) 아래에만 형성된다. 오목홈에 실리콘산화막을 매입하고, 이온을 주입하여,오목홈의 하부와 P형 웰내에 고농도 P형 영역을 동시에 형성하는 것도 가능하다.
상기와 같이 형성된 DRAM메모리셀에 있어서의 데이터 리크특성, 즉 STI의 소자분리절연막 직하에 있어서의 리크특성 뿐만아니라 가아드링 및 소스영역과 드레인영역에 있어서의 불순물프로파일에 대해 측정이 행해진다. 도5에 도시한 것과 마찬가지의 측정결과가 얻어 질 수 있다. 상기 실시예에서, 이하의 내용이 발견되었다.즉, STI구조의 소자분리절연막을 형성할 때에 실리콘기판의 표면에 형성한 오목홈의 내면은 1100℃의 온도에서 산화처리되기 때문에, 상기 1100℃보다 약간 높은 온도인 1150℃에서 RTA를 행함에 의해, 리크특성을 개선가능하다는 것이 판명되었다. 또한, 이전의 실시예에서의 경우와 마찬가지로, RTA 처리는 가아드링을 구성하는 P형 불순물층에 대한 불순물프로파일의 영향이 거의 없어, MOS트랜지스터의 특성을 열화하는 일도 없음이 판명되었다. 상기로부터 자명한듯이, 본 발명에 따르면, 소자분리절연막이 STI구조인 경우에도, RTA 처리를 행하면, 소자분리절연막 직하의 실리콘기판과 상기 소자분리저연막 사이의 계면상의 결정결함을 해소하고, 리크전류를 억제함을 확인되었다. 게다가, RTA는 불순물프로파일에 악영향을 주지 않음이 확인되었다.
주목할 점은, 상기 RTA공정은 가아드링이 형성된 직후에 행해진다는 순서에는 제한을 받지 않는다는 점이다. 즉, 상기 RTA공정은, 상기 RTA공정이 열산화에 의해 상기 오목홈내에 실리콘산화막을 형성하는 공정의 이후라는 조건이 충족되는 한, 가아드링이 형성되기 이전 또는 가아드 링 및 소스/드레인 영역이 형성된 이후에 행해져도 양호하다는 것이 확인되었다. 또한, 수소 신터링이 최종적으로 실행된다면, 소자분리절연막에 있어서의 리크전류를 제어하는 것이 가능함이 확인되었다. 또한, STI 구조의 소자분리절연막을 형성하는 경우에 있어서도, 오목홈 내면이 열산화될 때의 온도가 제1의 실시예에서의 경우와 거의 같거나 조금 낮은 정도인 예컨데, 980℃ 전후인 경우에는, 제1의 실시예의 경우와 마찬가지로 1000℃ 내지 1050℃의 온도에서 RTA를 실행하여 리크전류가 효과적으로 억제되는것이 가능하다. 즉, 열산화에 의해 소자분리절연막을 형성하는 온도보다 높은 온도에서 RTA를 실행함으로서 결정결함을 해소하고, 리크전류를 억제하는 것이 가능하게 된다는 것이다.
지금까지 기술된 실시예에 있어서, 본 발명은 DRAM의 메모리셀에 있어서의 데이터 리크를 억제하는 경우에 적용되었다. 그러나, 본 발명은 열산화법에 의해 소자분리절연막이 형성되며,더욱이 소자분리절연막의 직하의 리크전류의 저감이 요구되는 어떠한 반도체장치에도 적용가능하다. 본 발명에 따르면, 소자분리절연막이 형성된 후에 RTA를 행하고, 그 후에 수소 신터링을 행하여 계면트랩준위를 저감하는 것이 필요하다. 그러므로, 만일 본 발명이 반도체장치의 제조공정의 일 공정으로서 수소 신터링 공정을 본래적으로 포함하고 있는 방법에 의해 반도체장치에 적용된는 경우에는, 단지 RTA를 부가하든가 혹은 종래의 FA 대신에 RTA를 행하면 충분하다. 결과적으로, 제조공정을 대폭적으로 증가하는 것과 같은 일도 없고, 리크전류가 용이하게 낮고, 트랜지스터 특성의 열화가 없는 반도체장치를 제조하는 것이 가능하게 된다. 상기 실시예에서는 RTA를 예로서 도시하였으나, 급속히 온도를 변경시키는 것이 가능한 로에 의한 어닐링도 채용가능하다.
이상 설명한바와 같이 본 발명에 따르면, 소자분리절연막은 열산화에 의해 형성되고, 상기 RTA가 그 후에 실행되고, 그 후에 계면트랩준위저감의 처리가 행해진다. 따라서, 소자분리절연막 직하에 있어서의 반도체기판상의 결정결함을 해소하며, 또한 소자분리절연막과 반도체기판사이의 계면트랩준위를 저감함으로서, 결정결함 및 계면트랩준위의 원인이라고 여겨지는 리크전류를 저감가능하다. 만일 본 발명이 메모리셀에 적용된 때에는, 특히 소자분리절연막상의 리크전류의 원인이라고 여겨지는 데이터 리크를 억제하여, 고품질의 메모리셀, 내지는 반도체장치를 제조할 수가 있다. 또한 상기 RTA가 행해지더라도, 상기 RTA는 반도체기판에 형성된 불순물층에 대한 불순물프로파일을 완만하게 하지않으며, MOS트랜지스터, 혹은 기타 소자의 특성 열화를 유발하지도 않는다.

Claims (13)

  1. 반도체장치의 제조방법에 있어서,
    반도체기판의 표면을 열산화하여, 소자분리절연막을 형성하는 공정과,
    상기 반도체기판의 표면이 열산화 되는 경우의 온도보다 높은 온도로, 상기 반도체 기판에 급속가열처리하는 공정과,
    상기 반도체기판에 불순물을 주입하는 공정과,
    계면트랩준위저감처리를 행하는 공정을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  2. 반도체장치의 제조방법에 있어서,
    상기 반도체기판의 표면을 열산화하여 소자분리절연막을 형성하는 공정과,
    상기 반도체기판에 불순물을 주입하는 공정과,
    상기 반도체기판이 열산화되는 경우의 온도보다 높은 온도로 상기 반도체기판에 급속가열처리하는 공정과,
    계면트랩준위저감처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체장치 제조방법에 있어서,
    반도체기판에 적어도 하나의 도전형 웰영역을 형성하는 공정과,
    상기 반도체기판의 표면을 선택적으로 열산화하여 열산화된 막을 포함하는 소자분리절연막을 형성하며, 상기 소자분리절연막에 의해 상기 반도체 기판상에 소자형성영역을 형성하는 공정과,
    적어도 상기 소자분리절연막으로 일 도전형의 고농도불순물을 주입하여, 상기 소자분리절연막의 직하에 채널스토퍼를 형성하는 공정과,
    상기 소자형성영역에 게이트절연막 및 게이트전극을 형성하는 공정과,
    상기 소자분리절연막과 게이트전극을 마스크로 사용하여, 상기 소자형성영역의 도전형과 반대되는 도전형의 불순물을 상기 소자형성영역에 주입하여, 소오스/드레인영역을 형성하는 공정과,
    상기 소자형성영역을 피복하는 층간절연막을 형성하며, 상기 층간절연막에 콘택트홀을 개구하고, 상기 콘택트홀을 통하여 상기 소오스영역에 전기접속된 용량전극을 형성하는 공정과,
    용량절연막과 대향전극을 상기 용량전극상에 형성하여 커패시터를 구성하는 공정과,
    상기 반도체기판에 대하여 계면트랩준위저감처리를 행하는 공정과,
    소자분리절연막이 열산화 되는 경우의 온도보다 높은 온도로 반도체 기판에 급속가열처리를 행하는 공정을 포함하는 것으로서,
    상기의 급속가열처리를 행하는 공정은, 상기 소자분리절연막을 형성하는 공정의 직후의 공정부터 수소분위기에서 저온열처리를 행하는 공정까지를 포함하는 임의의 공정중에 실행되는 것을 특징으로 하는 반도체장치 제조방법.
  4. 상기 제1항 내지 제3항의 어느 한 항에 있어서, 상기 급속가열공정은 램프어닐링공정인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 상기 제1항 내지 제3항의 어느 한 항에 있어서, 상기 급속가열공정은 급속승온 및 감온이 가능한 어닐링공정인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 상기 제1항 내지 제5항의 어느 한 항에 있어서, 상기 열산화막이 형성되는 열산화온도는 800℃ 내지 1100℃이고, 상기 급속가열공정은 950℃이상의 온도에서 승온 및 감온속도를 1℃/초 이상으로 하여 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 상기 제3항 내지 제6항의 어느 한 항에 있어서, 상기 급속가열공정은, 상기 소자분리절연막을 형성한 공정의 직후에 행해짐을 특징으로하는 반도체장치의 제조방법.
  8. 상기 제3항 내지 제6항의 어느 한 항에 있어서, 상기 급속가열공정은, 상기 채널스토퍼를 형성하는 공정의 직후에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 상기 제3항 내지 제6항의 어느 한 항에 있어서, 상기 급속가열공정은, 상기 소오스/드레인영역을 형성한 이후에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 상기 제1항 내지 제10항의 어느 한 항에 있어서, 상기 소자분리절연막을 형성하는 공정은, 상기 반도체기판의 표면을 선택적으로 산화하여, 두터운 열산화막 을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 상기 제1항 내지 제9항의 어느 한 항에 있어서, 상기 소자분리절연막을 형성하는 공정은, 상기 반도체기판의 표면에 오목홈을 형성하고, 상기 오목홈의 저면과 내면을 열산화하여 열산화막을 형성하고, 상기 오목홈내에 절연재 혹은 기타의 재료를 매입하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 상기 제1항 내지 제11항의 어느 한 항에 있어서, 상기 계면트랩준위저감처리공정은, 수소를 사용한 저온열처리공정인 것을 특징으로하는 반도체장치의 제조방법.
  13. 상기 제1항내지 제12항의 어느 한 항에 있어서, 계면트랩준위저감처리공정은 가열처리공정인 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435805B1 (ko) * 2002-08-14 2004-06-10 삼성전자주식회사 모스 트랜지스터의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305680B1 (ko) * 1999-08-26 2001-11-01 윤종용 반도체 집적회로의 커패시터 제조방법
JP3557989B2 (ja) * 2000-02-28 2004-08-25 株式会社日立製作所 化学物質総合管理システム
JP4505930B2 (ja) * 2000-03-03 2010-07-21 富士通株式会社 局所格子歪測定方法とそれを利用した微小な装置の製造方法
JP2001297996A (ja) * 2000-04-13 2001-10-26 Nec Corp 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体
US6342445B1 (en) * 2000-05-15 2002-01-29 Micron Technology, Inc. Method for fabricating an SrRuO3 film
AU2002367179A1 (en) * 2001-12-26 2003-07-15 Tokyo Electron Limited Substrate treating method and production method for semiconductor device
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor
JP2006286720A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
JP2010103242A (ja) * 2008-10-22 2010-05-06 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US10163686B2 (en) * 2015-03-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal sensor arrangement and method of making the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575545B2 (ja) * 1990-07-05 1997-01-29 株式会社東芝 半導体装置の製造方法
JPH05110031A (ja) 1991-10-16 1993-04-30 Sony Corp ダイナミツクｒａｍ
JPH07283304A (ja) 1994-04-12 1995-10-27 Sony Corp 分離酸化膜の形成方法
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP2812217B2 (ja) 1994-09-08 1998-10-22 日本電気株式会社 半導体装置の製造方法
JP2751859B2 (ja) * 1995-03-15 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH0964194A (ja) 1995-08-22 1997-03-07 Nippon Steel Corp 半導体装置の製造方法
JPH09148570A (ja) 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置の製造方法
JP3528458B2 (ja) 1996-09-17 2004-05-17 ソニー株式会社 半導体装置の製造方法
US5843817A (en) * 1997-09-19 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435805B1 (ko) * 2002-08-14 2004-06-10 삼성전자주식회사 모스 트랜지스터의 제조 방법

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