JP4039854B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、半導体基板に溝を形成することにより素子間を分離する工程を含む半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化及び高速化を実現するために、デザインルールのさらなる縮小が検討されている。今日では、256MDRAM(DynamicRandom Access Memory)の試作、及びゲート長0.1μmのCMOS(Complementary Metal Oxide Semiconductor)トランジスタの試作が発表されている。このようなトランジスタの微細化の進展により、スケーリング則に従ったデバイスサイズの縮小化と、それに伴う動作の高速化とが期待される。
【0003】
デバイスの微小化においては、トランジスタの微細化と同時に、微細化したトランジスタ間を分離する素子分離技術の向上が非常に重要になってくる。
従来、素子分離の技術としてはLOCOS法が用いられてきたが、素子間を酸化分離する際のシリコン酸化膜の横方向の広がり(バーズビーク)により、素子分離幅を十分に縮小することができなくなってきている。そこで、素子間に素子分離用の溝を形成し、シリコン酸化膜を埋め込むことにより素子分離を行うSTI(Shallow Trench Isoration)法が提案されている。
【0004】
STI法を用いることにより、LOCOS法でのバーズビークによる素子分離幅の制限が解消されるため、デバイスのさらなる微細化を進めることができる。
しかしながら、このようなSTI法を採用した場合、溝の上側コーナー部がLOCOS法に比較して尖った形状となり、トランジスタを作成すると、ゲートからチャネルへの電界がコーナー部で集中するために、溝の上側コーナー部においてしきい電圧が低下する。そして、このしきい電圧が低下した部分を介して、リーク電流が流れやすくなるという問題が生じる。
【0005】
この問題を回避するために、溝の上側コーナー部を丸めることにより、電界集中を抑制することが知られているが、電界集中によるしきい電圧の低下を抑制したとしても、溝の上側コーナー部における不純物拡散によりしきい電圧が変動する問題が生じる。例えば、nMOSFETにおいては通常チャネルにボロンを注入しているが、ボロンはシリコン酸化膜に向けて外方拡散するため、溝の上側コーナー部でのボロン濃度が低下する。その結果、溝の上側コーナー部においてしきい電圧の低い部分が生じる。
【0006】
そこで、溝の上側コーナー部において、不純物拡散に起因するしきい電圧の低下が発生することを抑制する技術が、特開2000−150878号公報において提案されている。この提案された半導体装置の製造方法では、まず、半導体基板上に素子分離のための溝を形成する。そして、前記半導体基板の主面に対して斜め方向から、チャネル領域を形成するための不純物と同じ電導型の不純物をイオン注入する。
【0007】
【発明が解決しようとする課題】
従来例にあっては、上記のように、溝の上側コーナー部における不純物拡散に起因するしきい電圧の低下を抑制するために、チャネル領域と同じ電導型の不純物をイオン注入している。これを基板上に第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域とを有するCMOSトランジスタに適用する場合を考えると、チャネルと同じ電導型の不純物をイオン注入するためには、例えば、第1電導型のチャネル領域に第1電導型の不純物をイオン注入する場合を考えると、第2電導型のチャネル領域をマスクする必要が生じてくる。
【0008】
しかし、素子が微細化されるにつれてイオン注入時にマスクによるシャドーイングが発生しイオン注入が不可能となるため、マスク工程を今後も使いつづけることは困難である。したがって、マスク工程を用いずに半導体基板全面に不純物をイオン注入することが必要となる。ところが、例えば第1電導型の溝の上側コーナー部における不純物拡散によるしきい電圧の低下を抑制するために、第1の電導型の不純物イオンを半導体基板全面に注入したとすると、当然のことながら第2電導型のチャネル領域にも第1電導型の不純物が注入されることになり、第2電導型の溝の上側コーナー部においては不純物の働きが相殺されてしきい電圧が低下してしまい、このしきい電圧が低下した部分を介してリーク電流が流れやすくなるという問題が発生する。
【0009】
この発明の目的は、上記問題点を解決し、第1電導型および第2電導型のそれぞれのチャネルにおいて、溝の上側コーナー部のしきい電圧の変動を抑制することで、この部分におけるリーク電流の増大を抑えることができる半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】
請求項1の半導体装置の製造方法は、第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、半導体基板に素子を分離するための溝を形成する第1の工程と、熱酸化によって前記溝の上側コーナー部を丸める第2の工程と、前記溝の上側コーナー部を含む半導体基板全面に第1の不純物を注入する第3の工程と、前記第1電導型と第2電導型のチャネルとなる領域を形成するために第2の不純物を注入する第4の工程と、前記半導体基板に熱処理を行う第5の工程と、を含むことをその要旨とする。
【0011】
請求項2の半導体装置の製造方法は、請求項1の発明において、前記第3の工程は、前記溝の形成に用いたマスク材料を残したまま、前記溝の上側コーナー部を含む半導体基板全面に不純物を注入することをその要旨とする。
請求項3の半導体装置の製造方法は、第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、半導体基板にシリコン酸化膜およびシリコン窒化膜を堆積する第1の工程と、レジストマスクを用いて、前記シリコン酸化膜およびシリコン窒化膜をパターニングする第2の工程と、前記レジストを除去する第3の工程と、前記パターニングしたシリコン窒化膜をマスクとして半導体基板に溝を形成する第4の工程と、熱酸化処理により前記溝の上部コーナー部を丸める第5の工程と、前記シリコン窒化膜をマスクとして、前記溝の上側コーナー部を含む半導体基板全面に第1の不純物注入を行う第6の工程と、前記第1電導型と第2電導型のチャネルとなる領域を形成するために第2の不純物を注入する第7の工程と、前記半導体基板に熱処理を行う第8の工程と、を含むことをその要旨とする。
【0012】
請求項4の半導体装置の製造方法は、請求項1〜3のいずれか1項の発明において、前記半導体基板全面に注入する第1の不純物がボロンであることをその要旨とする。
請求項5の半導体装置の製造方法は、請求項1〜4のいずれか1項の発明において、前記半導体基板に行う熱処理の温度が700℃〜1100℃であることをその要旨とする。
請求項6の半導体装置の製造方法は、請求項1〜5のいずれか1項の発明において、前記熱酸化の温度が1000〜1200℃で酸化膜厚が50〜600nmであることをその要旨とする。
【0013】
請求項7の半導体装置の製造方法は、請求項1〜6のいずれか1項の発明において、前記チャネル領域を形成するための第2の不純物として、前記第1電導型のチャネルにおいてはボロンイオンを用い、前記第2電導型のチャネルにおいては砒素または燐イオンを用いることをその要旨とする。
【0014】
【発明の実施の形態】
本発明の第一の実施形態を図1〜図9に示す製造プロセス断面図に従って説明する。
工程1(図1参照):p型単結晶シリコン基板30の主表面上おいて、シリコン酸化膜31、シリコン窒化膜32を順に形成する。次にレジストを塗布し、パターニングした後、このレジストをマスクとして、シリコン窒化膜32、シリコン酸化膜31をパターニングし、レジストを除去した後、前記パターニングしたシリコン窒化膜をマスクとしてシリコン基板30に溝33を形成する。溝33を介して、左側がnMOSFETを形成する領域、右側がpMOSFETを形成する領域である。なお、p型単結晶シリコン基板30が本発明における「半導体基板」の一例である。
【0015】
工程2(図2参照):熱酸化処理を行うことにより溝33の内壁にシリコン酸化膜35を50nmから600nm堆積することで溝の上側コーナー部34を丸める(丸め酸化)。丸め酸化の熱処理温度は1000℃から1200℃の範囲で行う。コーナー部の形状を丸くするためにはできるだけ酸化種の拡散律速によって酸化することが好ましいので、酸化種は拡散係数が低いものを選び、酸化温度は高いほうがよい。したがって、昇温中の温度が低い段階ではできるだけ酸化が起こらないように酸素濃度を低く抑え、酸化種に拡散係数の小さいO2を用いるDry酸化法を用いることが有効である。
【0016】
工程3(図3参照):シリコン基板30に垂直な方向に対して20°〜70°の角度で、4〜8方向から、シリコン基板30全面にボロンをイオン注入する。溝の上側コーナー部34にボロンが十分注入されるような方向からイオン注入を行う。注入エネルギーとしては、半導体基板表面に注入した不純物の濃度のピークがくる程度の低いエネルギーで十分であり、10〜30keVで行う。注入量は5×1011cm-2〜1×1014cm-2でよい。ここで注入量が5×1012cm-2以上になると、接合リーク電流が急激に増大するため、これを抑えるためには注入量を5×1012cm-2以下にすることが好ましい。
【0017】
工程4(図4参照):CVD法によりシリコン酸化膜36を溝33内に埋め込み、900℃〜1200℃、1分〜30分の熱処理を行い、シリコン酸化膜の膜質の安定化を行う。
工程5(図5参照):前記シリコン窒化膜32をストッパーとして、CMP(Chemical Mechanical Polish)法により余分なシリコン酸化膜36を除去する。
【0018】
工程6(図6参照):ウエットエッチングによりシリコン窒化膜32、シリコン酸化膜31を除去する。ここで、CVD法により形成されたシリコン酸化膜36は熱酸化により形成されたシリコン酸化膜31よりもエッチレートが高いために図6に示すように溝の上側コーナー部34においてシリコン酸化膜36が窪んだ状態になる。
【0019】
工程7(図7参照):イオン注入保護膜となるシリコン酸化膜37を熱酸化により形成し、pMOSFET領域にイオン注入マスク38をしてnMOSFETを形成する領域にボロンを注入し、p型のチャネル領域を39を形成する。
工程8(図8参照):nMOSFET領域にイオン注入マスク40をしてpMOSFETを形成する領域に砒素を注入し、n型のチャネル領域41を形成する。
【0020】
工程9(図9参照)ウエットエッチングによりシリコン酸化膜37を除去した後、ゲート酸化膜42を熱酸化により形成する。熱酸化温度は800〜900℃で行う。次に多結晶シリコン膜を堆積し、これをパターニングしてゲート電極43を形成する。その後、イオン注入により、nMOSFET領域には砒素を、pMOSFET領域にはボロンを注入してソース・ドレイン領域を形成し、RTA(Rapid Thermal Annealing)法によって700〜1100℃、0.1〜30秒の熱処理を行って不純物を活性化させ、ソース・ドレインを形成する。
【0021】
ここで、ゲート酸化膜形成およびソース・ドレインの活性化のときの熱処理によって、溝の上側コーナー部34のボロンが酸化膜に向かって外方拡散するために、溝の上側コーナー部34においてボロン濃度が低下する。
本実施形態においては、工程2において溝の上側コーナー部34を丸めることで、ゲート電極43から溝の上側コーナー部34に向かう電界分布が変化する。この様子を示したのが図10である。図10(a)は丸め酸化を行わない場合であって、溝の上側コーナー部34が尖った形状をしているために、図10(a)のAにおいて電界集中が著しく発生し、しきい電圧が低下してしまう。図10(b)は丸め酸化を行った場合であって、丸め酸化を行うと溝の上側コーナー部34が丸まり、電界集中は減少する。一方、溝の上側コーナー部が丸まることで図10(b)のBに示すように空乏層が横方向に広がっていき、チャネルが反転するために多くの空乏電荷を必要とするようになるのでこの部分のしきい電圧が高くなる。
【0022】
次の工程3において溝の上側コーナー部34にボロンをイオン注入している。この注入によって、nMOSFETの溝の上側コーナー部においてはボロンの濃度が増大して、つまりp型不純物濃度が増大し、その結果、しきい電圧が上昇する。一方、pMOSFETの溝の上側コーナー部においてはp型不純物であるボロンがpMOSFETのチャネルを形成するn型不純物である砒素の働きを相殺してしきい電圧が低下する。この段階においては、nMOSFETはしきい電圧が上昇した状態であり、pMOSFETはしきい電圧が低下した状態である。
【0023】
次に工程9において、nMOSFETのチャネルを形成するボロンが酸化膜に向かって外方拡散するために、nMOSFETにおいてはしきい電圧が低下して、工程2および3におけるしきい電圧の上昇と相殺する。すなわち、nMOSFETのしきい電圧の変動を抑制することができる。一方、pMOSFETにおいてはn型不純物である砒素の働きを相殺していたボロンが減少するので、しきい電圧が上昇し、工程3におけるしきい電圧の低下を相殺する。すなわち、pMOSFETのしきい電圧の変動を抑制することができる。
【0024】
ここで、本実施形態に示すようにしきい電圧の変動を抑制するには、工程2の丸め酸化における溝の上側コーナー部の丸まりおよび工程3の不純物の注入量および工程9におけるボロンの不純物拡散の3者の関係を調整する必要がある。すなわち、nMOSFETにおいては工程2におけるしきい電圧の上昇と工程3におけるしきい電圧の上昇および工程9におけるしきい電圧の低下が相殺されるように、また、pMOSFETにおいては工程2におけるしきい電圧の上昇と工程3におけるしきい電圧の低下および工程9におけるしきい電圧の上昇が相殺されるようにするのである。これにはまず、工程2の丸め酸化における溝の上側コーナー部の丸まりとしきい電圧の変動量の関係を明らかにする。コーナー部の丸まりを変えるには丸め酸化膜厚を変えることで容易に行えるので、丸め酸化膜厚をパラメータにとってしきい電圧の変動量を測定する。しきい電圧の変動量はゲート幅が十分広いトランジスタとターゲットとなるゲート幅が狭いトランジスタのしきい電圧の差(ΔVt)を測定すればよい。
【0025】
図11は横軸に丸め酸化膜厚をとって、縦軸にΔVtをプロットしたものである。このように丸め酸化膜厚を大きくする、すなわち丸め酸化における丸まりの半径を大きくすることでΔVtが上昇していく。ここでnMOSFETにおいてpMOSFETよりもΔVtが低下しているのは、pMOSFETにおいては不純物拡散によるΔVtの低下がないが、nMOSFETにおいては工程9におけるボロンの不純物拡散によりΔVtが低下するからである。次に工程3におけるボロンのイオン注入によってnMOSFETのΔVtを増加させ、pMOSFETのΔVtを低下させることで、両者のΔVtを同じにすると、図12の太線のようになる。この図においてnMOSFET、pMOSFETのΔVtがともに0になる条件を選べばよい。この条件で工程2の丸め酸化、工程3の不純物注入および工程9の熱処理を行うことで、溝の上側コーナー部におけるしきい電圧の変動がない安定した特性のデバイスを作成することができる。なお、ここではしきい電圧の変動(ΔVt)を0にしているが、ΔVtの目標値はデバイスに要求される性能値に応じて適宜設定されるべきものである。
【0026】
以上の実施形態にあっては、以下の通りの作用効果を呈する。
(1)丸め酸化およびボロンのイオン注入によってあらかじめnMOSFETの溝の上側コーナー部34におけるしきい電圧が上がるようにしているために、その後の熱処理で不純物が拡散することによるこの部分のしきい電圧の低下を相殺することができ、nMOSFETの溝の上側コーナー部34におけるリーク電流の増大を抑制することができる。
(2)丸め酸化によってあらかじめpMOSFETの溝の上側コーナー部34におけるしきい電圧が上がるようにしているために、半導体基板全面にボロンを注入することによるこの部分のしきい電圧の低下を相殺することができ、pMOSFETの溝の上側コーナー部34におけるリーク電流の増大を抑制することができる。
(3)半導体基板全面にボロンを注入することにより、イオン注入マスクによりイオン注入領域を制限する必要がなくなり、イオン注入時にマスクによるシャドーイングが起こることがなく、確実に溝の上側コーナー部に不純物を導入し、溝の上側コーナー部におけるしきい電圧の低下を抑制することができる。
【0027】
なお、今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、以上に説明した実施形態は、以下の通り変更しても良い。
【0028】
単結晶シリコン基板(半導体基板)に代えて、導電性基板やガラスなどの絶縁性基板を用いる、すなわち、上記した実施形態では、単結晶シリコン基板上に電界効果型トランジスタを形成する例を示しているが、本発明はこれに限らず、例えば薄膜トランジスタのように絶縁性基板の上に半導体層を形成し、この半導体層にデバイスを形成するものに対しても十分に適用が可能である。
【0029】
なお、本発明の半導体基板は、通常の半導体基板のみならず、このような半導体層を含む広い概念である。
【0030】
【発明の効果】
本発明にあっては、半導体基板に第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域が混在するものにおいて、溝の上側コーナー部におけるしきい電圧の変動を抑制することができる。
【図面の簡単な説明】
【図1】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図2】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図3】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図4】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図5】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図6】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図7】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図8】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図9】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図10】丸め酸化によって溝の上側コーナー部における空乏層の横方向広がりが大きくなることを示す図である。
【図11】丸め酸化膜厚とゲート幅が十分広いトランジスタに対するゲート幅が狭いトランジスタのしきい電圧の相関を示す図である。
【図12】丸め酸化膜厚とゲート幅が十分広いトランジスタに対するゲート幅が狭いトランジスタのしきい電圧の相関を示す図である。
【符号の説明】
30 p型単結晶シリコン基板
31 シリコン酸化膜
32 シリコン窒化膜
33 溝
34 溝の上側コーナー部
35 シリコン酸化膜
36 シリコン酸化膜
37 シリコン酸化膜
38 イオン注入マスク
39 p型のチャネル領域
40 イオン注入マスク
41 n型のチャネル領域
42 ゲート酸化膜
43 ゲート電極
44 空乏層
Claims (7)
- 第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、
半導体基板に素子を分離するための溝を形成する第1の工程と、
熱酸化によって前記溝の上側コーナー部を丸める第2の工程と、
前記溝の上側コーナー部を含む半導体基板全面に第1の不純物を注入する第3の工程と、前記第3の工程の後、前記第1電導型のチャネルとなる領域を形成するために第2の不純物を注入する第4の工程と、
前記第4の工程の後、前記第2電導型のチャネルとなる領域を形成するために第3の不純物を注入する第5の工程と、
前記半導体基板に熱処理を行う第6の工程と、
を含み、
前記第1電導型のチャネル領域の半導体基板の第1のしきい値は、前記第2の工程に起因して第1の上昇をし、前記第3の工程に起因して第2の上昇をし、前記第6の工程に起因して第1の低下をし、前記第1のしきい値の変動は前記第1の上昇と前記第2の上昇と前記第1の低下とにより相殺され、
前記第2電導型のチャネル領域の半導体基板の第2のしきい値は、前記第2の工程に起因して第3の上昇をし、前記第3の工程に起因して第2の低下をし、前記第6の工程に起因して第4の上昇をし、前記第2のしきい値の変動は前記第3の上昇と前記第4の上昇と前記第2の低下とにより相殺されることを特徴とした半導体装置の製造方法。 - 前記第3の工程は、前記溝の形成に用いたマスク材料を残したまま、前記溝の上側コーナー部を含む半導体基板全面に不純物を注入することを特徴とする、請求項1に記載の半導体装置の製造方法。
- 第1電導型のチャネル領域と第1電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、
半導体基板にシリコン酸化膜およびシリコン窒化膜を堆積する第1の工程と、
レジストマスクを用いて、前記シリコン酸化膜およびシリコン窒化膜をパターニングする第2の工程と、
前記レジストを除去する第3の工程と、前記パターニングしたシリコン窒化膜をマスクとして半導体基板に溝を形成する第4の工程と、
熱酸化処理により前記溝の上側コーナー部を丸める第5の工程と、
前記シリコン窒化膜をマスクとして、前記溝の上側コーナー部を含む半導体基板全面に第1の不純物注入を行う第6の工程と、
前記第6の工程の後、前記第1電導型のチャネルとなる領域を形成するために第2の不純物を注入する第7の工程と、
前記第7の工程の後、前記第2電導型のチャネルとなる領域を形成するために第3の不純物を注入する第8の工程と、
前記半導体基板に熱処理を行う第9の工程と、
を含み、
前記第1電導型のチャネル領域の半導体基板の第1のしきい値は、前記第5の工程に起因して第1の上昇をし、前記第6の工程に起因して第2の上昇をし、前記第9の工程に起因して第1の低下をし、前記第1のしきい値の変動は前記第1の上昇と前記第2の上昇と前記第1の低下とにより相殺され、
前記第2電導型のチャネル領域の半導体基板の第2のしきい値は、前記第5の工程に起因して第3の上昇をし、前記第6の工程に起因して第2の低下をし、前記第9の工程に起因して第4の上昇をし、前記第2のしきい値の変動は前記第3の上昇と前記第4の上昇と前記第2の低下とにより相殺されることを特徴とした半導体装置の製造方法。 - 前記半導体基板全面に注入する第1の不純物がボロンであることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体基板に行う熱処理の温度が700℃〜1100℃であることを特徴とする、請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記熱酸化の温度が1000〜1200℃で酸化膜厚が50〜600nmであることを特徴とする、請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の不純物にはボロンイオンを用い、前記第3の不純物には砒素または燐イオンを用いることを特徴とする、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
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